JP3057436B2 - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
- Publication number
- JP3057436B2 JP3057436B2 JP10177010A JP17701098A JP3057436B2 JP 3057436 B2 JP3057436 B2 JP 3057436B2 JP 10177010 A JP10177010 A JP 10177010A JP 17701098 A JP17701098 A JP 17701098A JP 3057436 B2 JP3057436 B2 JP 3057436B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- semiconductor substrate
- gate insulating
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000000758 substrate Substances 0.000 claims description 65
- 239000012535 impurity Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims 1
- 239000011800 void material Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
- H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体デバイス及
びその製造方法に関し、特に高電圧で動作できるMAS
FET(Metal Air Semiconductor Field Effect Transi
stor) 及びその製造方法に関する。
びその製造方法に関し、特に高電圧で動作できるMAS
FET(Metal Air Semiconductor Field Effect Transi
stor) 及びその製造方法に関する。
【0002】
【従来の技術】一般に、MOSデバイスは、半導体Si
の表面に酸化膜SiO2 を形成し、その上に金属を形成
した構造である。そのうち、電界効果トランジスタは、
第1導電型シリコン基板表面に酸化膜からなるゲート絶
縁膜を形成し、基板の所定の位置にゲート電極が形成さ
れ、基板のゲート電極の両側にソース/ドレイン不純物
領域が形成されたものである。この種のMOSFETは
ゲート電極の電位によってソース/ドレイン間に流れる
電流(チャネル電流)を制御する。
の表面に酸化膜SiO2 を形成し、その上に金属を形成
した構造である。そのうち、電界効果トランジスタは、
第1導電型シリコン基板表面に酸化膜からなるゲート絶
縁膜を形成し、基板の所定の位置にゲート電極が形成さ
れ、基板のゲート電極の両側にソース/ドレイン不純物
領域が形成されたものである。この種のMOSFETは
ゲート電極の電位によってソース/ドレイン間に流れる
電流(チャネル電流)を制御する。
【0003】以下、従来のMOSFETについて添付図
面を参照して説明する。図1は従来のMOSFETの構
造平面図であり、図2は図1のI−I’線上の構造断面
図であり、図3は図1のII−II’線上の構造断面図であ
り、図4は図1のI−I’線上の従来のMOSFETの
工程断面図である。従来のn-チャネルMOSFETの
構造は、p型半導体基板1上にアクティブ領域及びフィ
ールド領域が定められ、フィールド領域にフィールド酸
化膜2が形成され、アクティブ領域の所定部位にゲート
絶縁膜3、ゲート電極4、及びキャップゲート絶縁膜5
が形成される。そして、ゲート電極4とキャップゲート
絶縁膜5の側面には絶縁膜側壁7が形成され、絶縁膜側
壁7の下側の半導体基板1には低濃度n型不純物領域6
が形成され、絶縁膜側壁7の両側の半導体基板1にはソ
ース/ドレイン領域である高濃度n型不純物領域8が形
成される。
面を参照して説明する。図1は従来のMOSFETの構
造平面図であり、図2は図1のI−I’線上の構造断面
図であり、図3は図1のII−II’線上の構造断面図であ
り、図4は図1のI−I’線上の従来のMOSFETの
工程断面図である。従来のn-チャネルMOSFETの
構造は、p型半導体基板1上にアクティブ領域及びフィ
ールド領域が定められ、フィールド領域にフィールド酸
化膜2が形成され、アクティブ領域の所定部位にゲート
絶縁膜3、ゲート電極4、及びキャップゲート絶縁膜5
が形成される。そして、ゲート電極4とキャップゲート
絶縁膜5の側面には絶縁膜側壁7が形成され、絶縁膜側
壁7の下側の半導体基板1には低濃度n型不純物領域6
が形成され、絶縁膜側壁7の両側の半導体基板1にはソ
ース/ドレイン領域である高濃度n型不純物領域8が形
成される。
【0004】かかる構造を有する従来のn-チャネルM
OSFETの製造方法を図4に基づいて説明する。図4
aに示すように、p型半導体基板1のフィールド領域に
フィールド酸化膜2を形成し、アクティブ領域に酸化膜
でゲート絶縁膜3を形成する。図4bに示すように、ゲ
ート絶縁膜3の所定部位にゲート電極4、キャップゲー
ト絶縁膜5を順次に形成し、ゲート電極4及びキャップ
ゲート絶縁膜5をマスクに用いて低濃度n型不純物イオ
ンを注入する。図4cに示すように、全面に絶縁膜を堆
積し、異方性エッチングしてゲート電極4及びキャップ
ゲート絶縁膜5の側面に絶縁膜側壁7を形成する。さら
に、図4dに示すように、キャップゲート絶縁膜5及び
絶縁膜側壁7をマスクに用いた高濃度n型不純物イオン
の注入で絶縁膜側壁7の両側の半導体基板1にソース/
ドレイン領域である高濃度n型不純物領域8を形成す
る。
OSFETの製造方法を図4に基づいて説明する。図4
aに示すように、p型半導体基板1のフィールド領域に
フィールド酸化膜2を形成し、アクティブ領域に酸化膜
でゲート絶縁膜3を形成する。図4bに示すように、ゲ
ート絶縁膜3の所定部位にゲート電極4、キャップゲー
ト絶縁膜5を順次に形成し、ゲート電極4及びキャップ
ゲート絶縁膜5をマスクに用いて低濃度n型不純物イオ
ンを注入する。図4cに示すように、全面に絶縁膜を堆
積し、異方性エッチングしてゲート電極4及びキャップ
ゲート絶縁膜5の側面に絶縁膜側壁7を形成する。さら
に、図4dに示すように、キャップゲート絶縁膜5及び
絶縁膜側壁7をマスクに用いた高濃度n型不純物イオン
の注入で絶縁膜側壁7の両側の半導体基板1にソース/
ドレイン領域である高濃度n型不純物領域8を形成す
る。
【0005】このような従来のMOSFETの動作は以
下の通りである。上記の従来のMOSFETはゲート電
極4と半導体基板1間のゲート絶縁膜3として酸化膜を
使用している。ゲート電極4にしきい値電圧以上の電圧
を印加すると、ゲート電極4の下側の半導体基板にチャ
ネルが形成されて、ソース及びドレイン領域間に電流が
流れる。このとき、MOSFETが動作可能な最大電圧
は、素子のホットキャリヤライフタイム(hot carrier l
ife time) が10年を満足するドレイン電圧Vdd、或
いはゲート酸化膜のTDDB(Time-Dependent Dielectr
ic Breakdown), SILC(Stress Induced Leakage Cu
rrent)、FN(Fowler-Nordheim)及びストレス印加時の
MOSFET特性の劣化等のような信頼性の特性が10
年を満足するゲート電圧によって決定される。
下の通りである。上記の従来のMOSFETはゲート電
極4と半導体基板1間のゲート絶縁膜3として酸化膜を
使用している。ゲート電極4にしきい値電圧以上の電圧
を印加すると、ゲート電極4の下側の半導体基板にチャ
ネルが形成されて、ソース及びドレイン領域間に電流が
流れる。このとき、MOSFETが動作可能な最大電圧
は、素子のホットキャリヤライフタイム(hot carrier l
ife time) が10年を満足するドレイン電圧Vdd、或
いはゲート酸化膜のTDDB(Time-Dependent Dielectr
ic Breakdown), SILC(Stress Induced Leakage Cu
rrent)、FN(Fowler-Nordheim)及びストレス印加時の
MOSFET特性の劣化等のような信頼性の特性が10
年を満足するゲート電圧によって決定される。
【0006】
【発明が解決しようとする課題】上述したような従来の
MOSFETでは以下のような問題点があった。従来の
MOSFETでは、絶縁膜側壁の下側の半導体基板に低
濃度n型不純物領域が形成されるので、チャネル長が短
くなればなるほどドレイン電界が強くなり、MOSFE
Tの動作特性がゲート絶縁膜又は絶縁膜側壁と半導体基
板との間の界面で発生する界面状態とゲート絶縁膜又は
絶縁膜側壁内で発生する電荷トラップとにより変化し、
ついには回路が誤動作するようになる。ゲート絶縁膜の
厚さが薄くなればなるほどゲート絶縁膜の信頼性の特性
は悪くなり、デバイスが誤動作する最大電圧が最大のゲ
ート電圧に近くなるため、高電圧では動作することがで
きなくなる。本発明は、上記の問題点を解決するために
なされたものであり、高電圧で動作できる半導体デバイ
ス及びその製造方法を提供することが目的である。
MOSFETでは以下のような問題点があった。従来の
MOSFETでは、絶縁膜側壁の下側の半導体基板に低
濃度n型不純物領域が形成されるので、チャネル長が短
くなればなるほどドレイン電界が強くなり、MOSFE
Tの動作特性がゲート絶縁膜又は絶縁膜側壁と半導体基
板との間の界面で発生する界面状態とゲート絶縁膜又は
絶縁膜側壁内で発生する電荷トラップとにより変化し、
ついには回路が誤動作するようになる。ゲート絶縁膜の
厚さが薄くなればなるほどゲート絶縁膜の信頼性の特性
は悪くなり、デバイスが誤動作する最大電圧が最大のゲ
ート電圧に近くなるため、高電圧では動作することがで
きなくなる。本発明は、上記の問題点を解決するために
なされたものであり、高電圧で動作できる半導体デバイ
ス及びその製造方法を提供することが目的である。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体デバイスは、ゲート絶縁膜に代え
て、ゲート電極と基板との間に空隙を形成させたことを
特徴とする。その空隙内は真空にすることが望ましい。
めの本発明の半導体デバイスは、ゲート絶縁膜に代え
て、ゲート電極と基板との間に空隙を形成させたことを
特徴とする。その空隙内は真空にすることが望ましい。
【0008】上記の目的を達成するための本発明の半導
体デバイスの製造方法は、第1導電型の半導体基板のア
クティブ領域上に順次にゲート絶縁膜及びゲート電極を
形成し、半導体基板のゲート電極の両側にソース/ドレ
イン不純物領域を形成し、しかる後ゲート絶縁膜を除去
して、そのゲート絶縁膜が除去された部分を空隙のまま
残してゲート電極を含む半導体基板の全面に絶縁膜を形
成することを特徴とする。
体デバイスの製造方法は、第1導電型の半導体基板のア
クティブ領域上に順次にゲート絶縁膜及びゲート電極を
形成し、半導体基板のゲート電極の両側にソース/ドレ
イン不純物領域を形成し、しかる後ゲート絶縁膜を除去
して、そのゲート絶縁膜が除去された部分を空隙のまま
残してゲート電極を含む半導体基板の全面に絶縁膜を形
成することを特徴とする。
【0009】
【発明の実施の形態】かかる本発明実施形態の半導体デ
バイス及びその製造方法を添付図面に基づき詳述する。
図5は本発明の第1実施形態のMASFETの構造平面
図であり、図6は図5のI−I’線上の断面図であり、
図7は図5のII−II’線上の断面図であり、図8は図5
のI−I’線上の本発明の第1実施形態のMASFET
の製造工程を示す断面図である。本第1実施形態のMA
SFETの構造は、p型半導体基板1上にアクティブ領
域とフィールド領域が定められ、フィールド領域にフィ
ールド酸化膜2が形成され、アクティブ領域の所定部位
にゲート電極4及びキャップゲート絶縁膜5が形成され
ているが、本実施形態では、ゲート電極4と基板1との
間にゲート絶縁膜に代えて空隙3が形成されている。ゲ
ート電極4及びキャップゲート絶縁膜5の側面には絶縁
膜側壁7が形成され、絶縁膜側壁7の下側の半導体基板
1には低濃度n型不純物領域6が形成され、絶縁膜側壁
7の両側の半導体基板1にはソース/ドレイン領域の高
濃度n型不純物領域8が形成される。
バイス及びその製造方法を添付図面に基づき詳述する。
図5は本発明の第1実施形態のMASFETの構造平面
図であり、図6は図5のI−I’線上の断面図であり、
図7は図5のII−II’線上の断面図であり、図8は図5
のI−I’線上の本発明の第1実施形態のMASFET
の製造工程を示す断面図である。本第1実施形態のMA
SFETの構造は、p型半導体基板1上にアクティブ領
域とフィールド領域が定められ、フィールド領域にフィ
ールド酸化膜2が形成され、アクティブ領域の所定部位
にゲート電極4及びキャップゲート絶縁膜5が形成され
ているが、本実施形態では、ゲート電極4と基板1との
間にゲート絶縁膜に代えて空隙3が形成されている。ゲ
ート電極4及びキャップゲート絶縁膜5の側面には絶縁
膜側壁7が形成され、絶縁膜側壁7の下側の半導体基板
1には低濃度n型不純物領域6が形成され、絶縁膜側壁
7の両側の半導体基板1にはソース/ドレイン領域の高
濃度n型不純物領域8が形成される。
【0010】このようなゲート電極と基板との間に空隙
を有する第1実施形態のMASFETの製造方法を図8
に基づいて説明する。図8aに示すように、p型半導体
基板1のフィールド領域にフィールド酸化膜2を形成
し、アクティブ領域にゲート絶縁膜3を形成する。ゲー
ト絶縁膜3の所定部位にゲート電極4、キャップゲート
絶縁膜5を順次に形成し、ゲート電極4及びキャップゲ
ート絶縁膜5をマスクに用いて半導体基板1に低濃度n
型不純物イオンを注入して低濃度n型不純物領域6を形
成する。
を有する第1実施形態のMASFETの製造方法を図8
に基づいて説明する。図8aに示すように、p型半導体
基板1のフィールド領域にフィールド酸化膜2を形成
し、アクティブ領域にゲート絶縁膜3を形成する。ゲー
ト絶縁膜3の所定部位にゲート電極4、キャップゲート
絶縁膜5を順次に形成し、ゲート電極4及びキャップゲ
ート絶縁膜5をマスクに用いて半導体基板1に低濃度n
型不純物イオンを注入して低濃度n型不純物領域6を形
成する。
【0011】図8bに示すように、全面に絶縁膜を堆積
し、異方性エッチングしてゲート電極4及びキャップゲ
ート絶縁膜5の側面に絶縁膜側壁7を形成する。絶縁膜
側壁7及びキャップゲート絶縁膜5をマスクに用いた高
濃度n型不純物イオンの注入で絶縁膜側壁7の両側の前
記半導体基板1にソース/ドレイン領域である高濃度n
型不純物領域8を形成する。図8cに示すように、全面
に感光膜9を堆積し、アクティブ領域上のキャップゲー
ト絶縁膜5、ゲート電極4、絶縁膜側壁7、及び絶縁膜
側壁7に隣接する高濃度n型不純物領域8が所定部分露
出されるように感光膜9をパターニングし、その後、ゲ
ート絶縁膜3を除去する。ゲート絶縁膜3が除去された
後も図5に示すようにゲート電極4は両端がフィールド
酸化膜2の上に載っているので、基板との間に空間、即
ち空隙を維持する。図8dに示すように、感光膜9を全
部除去し、キャップゲート絶縁膜5、絶縁膜側壁7を含
む基板の全表面に絶縁膜10を形成する。その絶縁膜1
0は絶縁膜側壁7から一部基板1との間に入り込むが、
ゲート電極4と基板1との間にまで入り込まない。従っ
て、絶縁膜側壁7及びゲート電極4と半導体基板1との
間は空隙12となる。その際、絶縁膜10の形成を真空
中で行えば空隙12の中を真空にすることができる。
し、異方性エッチングしてゲート電極4及びキャップゲ
ート絶縁膜5の側面に絶縁膜側壁7を形成する。絶縁膜
側壁7及びキャップゲート絶縁膜5をマスクに用いた高
濃度n型不純物イオンの注入で絶縁膜側壁7の両側の前
記半導体基板1にソース/ドレイン領域である高濃度n
型不純物領域8を形成する。図8cに示すように、全面
に感光膜9を堆積し、アクティブ領域上のキャップゲー
ト絶縁膜5、ゲート電極4、絶縁膜側壁7、及び絶縁膜
側壁7に隣接する高濃度n型不純物領域8が所定部分露
出されるように感光膜9をパターニングし、その後、ゲ
ート絶縁膜3を除去する。ゲート絶縁膜3が除去された
後も図5に示すようにゲート電極4は両端がフィールド
酸化膜2の上に載っているので、基板との間に空間、即
ち空隙を維持する。図8dに示すように、感光膜9を全
部除去し、キャップゲート絶縁膜5、絶縁膜側壁7を含
む基板の全表面に絶縁膜10を形成する。その絶縁膜1
0は絶縁膜側壁7から一部基板1との間に入り込むが、
ゲート電極4と基板1との間にまで入り込まない。従っ
て、絶縁膜側壁7及びゲート電極4と半導体基板1との
間は空隙12となる。その際、絶縁膜10の形成を真空
中で行えば空隙12の中を真空にすることができる。
【0012】一方、本発明の第2実施形態による半導体
デバイス及びその製造方法は以下の通りである。図9は
本発明の第2実施形態のMASFETの構造平面図であ
り、図10は図9のI−I’線上の断面図であり、図1
1は図9のII−II’線上の断面図であり、図12は図9
のI−I’線上の製造工程の断面図である。本発明の第
2実施形態のMASFETの構造は、本発明の第1実施
形態のゲート電極4と基板1の間に空隙12を有する構
造においてゲート電極4と絶縁膜側壁7との間にも空隙
11aを有するように形成したものである。すなわち、
第2実施形態のMASFETの構造は、p型半導体基板
1のフィールド領域にフィールド酸化膜2が形成され、
アクティブ領域の所定部位に半導体基板1と間に空隙1
2を設けてゲート電極4及びキャップゲート絶縁膜5が
形成される。この第2実施形態は、さらにゲート電極4
及びキャップゲート絶縁膜5の側面の絶縁膜側壁7とゲ
ート電極4との間に一定の空隙11aを有する。絶縁膜
側壁7の下側の半導体基板1には低濃度n型不純物領域
6が形成され、絶縁膜側壁7の両側の半導体基板1には
ソース/ドレイン領域の高濃度n型不純物領域8が形成
される。キャップゲート絶縁膜5、絶縁膜側壁7、高濃
度n型不純物領域8、及びフィールド酸化膜2の表面に
絶縁膜10が形成される。
デバイス及びその製造方法は以下の通りである。図9は
本発明の第2実施形態のMASFETの構造平面図であ
り、図10は図9のI−I’線上の断面図であり、図1
1は図9のII−II’線上の断面図であり、図12は図9
のI−I’線上の製造工程の断面図である。本発明の第
2実施形態のMASFETの構造は、本発明の第1実施
形態のゲート電極4と基板1の間に空隙12を有する構
造においてゲート電極4と絶縁膜側壁7との間にも空隙
11aを有するように形成したものである。すなわち、
第2実施形態のMASFETの構造は、p型半導体基板
1のフィールド領域にフィールド酸化膜2が形成され、
アクティブ領域の所定部位に半導体基板1と間に空隙1
2を設けてゲート電極4及びキャップゲート絶縁膜5が
形成される。この第2実施形態は、さらにゲート電極4
及びキャップゲート絶縁膜5の側面の絶縁膜側壁7とゲ
ート電極4との間に一定の空隙11aを有する。絶縁膜
側壁7の下側の半導体基板1には低濃度n型不純物領域
6が形成され、絶縁膜側壁7の両側の半導体基板1には
ソース/ドレイン領域の高濃度n型不純物領域8が形成
される。キャップゲート絶縁膜5、絶縁膜側壁7、高濃
度n型不純物領域8、及びフィールド酸化膜2の表面に
絶縁膜10が形成される。
【0013】かかる構造を有する本発明の第2実施形態
のMASFETの製造方法を図12に基づいて説明す
る。図12aに示すように、p型半導体基板1のフィー
ルド領域にフィールド酸化膜2を形成する。アクティブ
領域の半導体基板1の所定部位にゲート絶縁膜3、ゲー
ト電極4、及びキャプゲート絶縁膜5を順次形成する。
ゲート電極4の側面及び露出された基板1の表面に薄い
酸化膜等の第1絶縁膜11を形成する。この第1絶縁膜
11は熱酸化方法で酸化膜を形成する。ゲート電極4及
びキャップゲート絶縁膜5をマスクに用いてゲート電極
4の両側の半導体基板1に低濃度n型不純物イオンを注
入して低濃度n型不純物領域6を形成する。
のMASFETの製造方法を図12に基づいて説明す
る。図12aに示すように、p型半導体基板1のフィー
ルド領域にフィールド酸化膜2を形成する。アクティブ
領域の半導体基板1の所定部位にゲート絶縁膜3、ゲー
ト電極4、及びキャプゲート絶縁膜5を順次形成する。
ゲート電極4の側面及び露出された基板1の表面に薄い
酸化膜等の第1絶縁膜11を形成する。この第1絶縁膜
11は熱酸化方法で酸化膜を形成する。ゲート電極4及
びキャップゲート絶縁膜5をマスクに用いてゲート電極
4の両側の半導体基板1に低濃度n型不純物イオンを注
入して低濃度n型不純物領域6を形成する。
【0014】図12bに示すように、全面に絶縁膜を堆
積し、異方性エッチングして第1絶縁膜11及びキャッ
プゲート絶縁膜5の側面に絶縁膜側壁7を形成する。絶
縁膜側壁7及びキャップゲート絶縁膜5をマスクに用い
た高濃度n型不純物イオンの注入で絶縁膜側壁7の両側
の半導体基板1にソース/ドレイン領域である高濃度n
型不純物領域8を形成する。図12c及び図9に示すよ
うに、全面に感光膜9を堆積し、アクティブ領域上のキ
ャップゲート絶縁膜5、絶縁膜側壁7、及び絶縁膜側壁
7に隣り合う高濃度n型不純物領域8が所定部分露出さ
れるように感光膜9をパターニングする。このとき、感
光膜9のパターンは図9に示すようにアクティブ領域の
中心部分が露出されるようにする。その後、第1絶縁膜
11及びゲート絶縁膜3を除去する。ゲート絶縁膜3は
ゲート電極4の下側に一部残す。図12dに示すよう
に、感光膜9を全部除去し、キャップゲート絶縁膜5、
絶縁膜側壁7を含む基板の全表面に第2絶縁膜10を形
成する。これにより、第1絶縁膜11及びゲート絶縁膜
3が除去された部分の絶縁膜側壁7とゲート電極4との
間11aと、ゲート電極、絶縁側壁7と半導体基板1と
の間12に空隙が形成される。
積し、異方性エッチングして第1絶縁膜11及びキャッ
プゲート絶縁膜5の側面に絶縁膜側壁7を形成する。絶
縁膜側壁7及びキャップゲート絶縁膜5をマスクに用い
た高濃度n型不純物イオンの注入で絶縁膜側壁7の両側
の半導体基板1にソース/ドレイン領域である高濃度n
型不純物領域8を形成する。図12c及び図9に示すよ
うに、全面に感光膜9を堆積し、アクティブ領域上のキ
ャップゲート絶縁膜5、絶縁膜側壁7、及び絶縁膜側壁
7に隣り合う高濃度n型不純物領域8が所定部分露出さ
れるように感光膜9をパターニングする。このとき、感
光膜9のパターンは図9に示すようにアクティブ領域の
中心部分が露出されるようにする。その後、第1絶縁膜
11及びゲート絶縁膜3を除去する。ゲート絶縁膜3は
ゲート電極4の下側に一部残す。図12dに示すよう
に、感光膜9を全部除去し、キャップゲート絶縁膜5、
絶縁膜側壁7を含む基板の全表面に第2絶縁膜10を形
成する。これにより、第1絶縁膜11及びゲート絶縁膜
3が除去された部分の絶縁膜側壁7とゲート電極4との
間11aと、ゲート電極、絶縁側壁7と半導体基板1と
の間12に空隙が形成される。
【0015】又、本発明の第3実施形態の半導体デバイ
ス及びその製造方法は以下の通りである。図13は本発
明の第3実施形態のMASFETの構造平面図であり、
図14は図13のI−I’線上の断面図であり、図15
は図13のII−II’線上の断面図であり、図16は図1
3のI−I’線上の製造工程の断面図である。本第3実
施形態の半導体デバイスは、本発明の第2実施形態の半
導体デバイスにおいてゲート電極と絶縁膜側壁との間の
空隙を形成するにあたって、その空隙をキャップゲート
絶縁膜と絶縁膜側壁との間にまで延長させた形状であ
る。すなわち、第3実施形態のMASFETの構造は、
p型半導体基板1上のフィールド領域にフィールド酸化
膜2が形成され、アクティブ領域の所定部位に前記半導
体基板1と一定の空隙を設けてゲート電極4及びキャッ
プゲート絶縁膜5が形成されている。ゲート電極4及び
キャップゲート絶縁膜5と一定の空隙を保ってゲート電
極4及びキャップゲート絶縁膜5の側面に絶縁膜側壁7
が形成されている。すなわち、半導体基板1とゲート電
極4との間、ゲート電極4及びキャップゲート絶縁膜5
と絶縁膜側壁7との間に空隙が形成されている。半導体
基板の絶縁膜側壁7の下側には低濃度n型不純物領域6
が形成され、絶縁膜側壁7の両側にはソース/ドレイン
領域である高濃度n型不純物領域8が形成される。キャ
ップゲート絶縁膜5、絶縁膜側壁7、高濃度n型不純物
領域8、及びフィールド酸化膜2の表面は絶縁膜10で
覆われている。
ス及びその製造方法は以下の通りである。図13は本発
明の第3実施形態のMASFETの構造平面図であり、
図14は図13のI−I’線上の断面図であり、図15
は図13のII−II’線上の断面図であり、図16は図1
3のI−I’線上の製造工程の断面図である。本第3実
施形態の半導体デバイスは、本発明の第2実施形態の半
導体デバイスにおいてゲート電極と絶縁膜側壁との間の
空隙を形成するにあたって、その空隙をキャップゲート
絶縁膜と絶縁膜側壁との間にまで延長させた形状であ
る。すなわち、第3実施形態のMASFETの構造は、
p型半導体基板1上のフィールド領域にフィールド酸化
膜2が形成され、アクティブ領域の所定部位に前記半導
体基板1と一定の空隙を設けてゲート電極4及びキャッ
プゲート絶縁膜5が形成されている。ゲート電極4及び
キャップゲート絶縁膜5と一定の空隙を保ってゲート電
極4及びキャップゲート絶縁膜5の側面に絶縁膜側壁7
が形成されている。すなわち、半導体基板1とゲート電
極4との間、ゲート電極4及びキャップゲート絶縁膜5
と絶縁膜側壁7との間に空隙が形成されている。半導体
基板の絶縁膜側壁7の下側には低濃度n型不純物領域6
が形成され、絶縁膜側壁7の両側にはソース/ドレイン
領域である高濃度n型不純物領域8が形成される。キャ
ップゲート絶縁膜5、絶縁膜側壁7、高濃度n型不純物
領域8、及びフィールド酸化膜2の表面は絶縁膜10で
覆われている。
【0016】かかる構造を有する本発明の第3実施形態
のMASFETの製造方法は以下の通りである。図16
aに示すように、p型半導体基板1のフィールド領域に
フィールド酸化膜2を形成する。アクティブ領域の半導
体基板1の所定部位にゲート絶縁膜3、ゲート電極4、
及びキャップゲート絶縁膜5を順次に形成する。キャッ
プゲート絶縁膜5の表面、ゲート電極4の側面、及び露
出された半導体基板1の表面にわたって薄い酸化膜等の
第1絶縁膜11を形成する。この第1絶縁膜11はCV
D方法で形成する。ゲート電極4及びキャップゲート絶
縁膜5をマスクに用いてゲート電極4の両側の半導体基
板1に低濃度n型不純物イオンを注入して低濃度n型不
純物領域6を形成する。
のMASFETの製造方法は以下の通りである。図16
aに示すように、p型半導体基板1のフィールド領域に
フィールド酸化膜2を形成する。アクティブ領域の半導
体基板1の所定部位にゲート絶縁膜3、ゲート電極4、
及びキャップゲート絶縁膜5を順次に形成する。キャッ
プゲート絶縁膜5の表面、ゲート電極4の側面、及び露
出された半導体基板1の表面にわたって薄い酸化膜等の
第1絶縁膜11を形成する。この第1絶縁膜11はCV
D方法で形成する。ゲート電極4及びキャップゲート絶
縁膜5をマスクに用いてゲート電極4の両側の半導体基
板1に低濃度n型不純物イオンを注入して低濃度n型不
純物領域6を形成する。
【0017】図16bに示すように、全面に絶縁膜を堆
積し異方性エッチングして第1絶縁膜11の側面に絶縁
膜側壁7を形成する。絶縁膜側壁7及びキャップゲート
絶縁膜5をマスクに用いた高濃度n型不純物イオンの注
入で絶縁膜側壁7の両側の前記半導体基板1にソース/
ドレイン領域である高濃度n型不純物領域8を形成す
る。図16c及び図13に示すように、全面に感光膜9
を堆積し、アクティブ領域上のキャップゲート絶縁膜
5、絶縁膜側壁7、及び絶縁膜側壁7に隣り合う高濃度
n型不純物領域8が所定部分露出されるように感光膜9
をパターニングし、第1絶縁膜11及びゲート絶縁膜3
を除去する。この際、感光膜9のパターンは図13に示
すようにアクティブ領域の中心部分が露出されるように
する。図16dに示すように、感光膜9を全部除去し、
キャップゲート絶縁膜5、絶縁膜側壁7を含む基板の全
表面に第2絶縁膜10を形成する。このとき、第1絶縁
膜11とゲート絶縁膜3が除去された部分の絶縁膜側壁
7及びゲート電極と半導体基板1との間、且つゲート電
極4及びキャップゲート絶縁膜5と絶縁膜側壁7との間
に空隙が形成される。
積し異方性エッチングして第1絶縁膜11の側面に絶縁
膜側壁7を形成する。絶縁膜側壁7及びキャップゲート
絶縁膜5をマスクに用いた高濃度n型不純物イオンの注
入で絶縁膜側壁7の両側の前記半導体基板1にソース/
ドレイン領域である高濃度n型不純物領域8を形成す
る。図16c及び図13に示すように、全面に感光膜9
を堆積し、アクティブ領域上のキャップゲート絶縁膜
5、絶縁膜側壁7、及び絶縁膜側壁7に隣り合う高濃度
n型不純物領域8が所定部分露出されるように感光膜9
をパターニングし、第1絶縁膜11及びゲート絶縁膜3
を除去する。この際、感光膜9のパターンは図13に示
すようにアクティブ領域の中心部分が露出されるように
する。図16dに示すように、感光膜9を全部除去し、
キャップゲート絶縁膜5、絶縁膜側壁7を含む基板の全
表面に第2絶縁膜10を形成する。このとき、第1絶縁
膜11とゲート絶縁膜3が除去された部分の絶縁膜側壁
7及びゲート電極と半導体基板1との間、且つゲート電
極4及びキャップゲート絶縁膜5と絶縁膜側壁7との間
に空隙が形成される。
【0018】
【発明の効果】上述したように、本発明においては、ゲ
ート電極と半導体基板との間に、ゲート絶縁膜の代わり
に空隙を形成させてあるため、ゲート電極と半導体基板
間の漏洩電流を減少させることができるとともに、高い
ゲート電圧を使用することができる。これにより、トラ
ンジスタ動作時に発生するホットキャリヤが半導体基板
の界面に界面状態を発生させないばかりでなく、ゲート
酸化膜内で電荷トラップが発生しない。したがって、高
いドレイン電圧を使用することができ、ひいては高電圧
で動作することができる。ゲート電極と絶縁膜側壁との
間にも空隙を形成させると、ゲート電極をより一層低い
誘電率を有する物質(空気)で隔離させるため、漏洩電
流等、上記の効果を向上させることができ、熱酸化工程
で第1絶縁膜を形成するため工程を単純化させることが
できる。
ート電極と半導体基板との間に、ゲート絶縁膜の代わり
に空隙を形成させてあるため、ゲート電極と半導体基板
間の漏洩電流を減少させることができるとともに、高い
ゲート電圧を使用することができる。これにより、トラ
ンジスタ動作時に発生するホットキャリヤが半導体基板
の界面に界面状態を発生させないばかりでなく、ゲート
酸化膜内で電荷トラップが発生しない。したがって、高
いドレイン電圧を使用することができ、ひいては高電圧
で動作することができる。ゲート電極と絶縁膜側壁との
間にも空隙を形成させると、ゲート電極をより一層低い
誘電率を有する物質(空気)で隔離させるため、漏洩電
流等、上記の効果を向上させることができ、熱酸化工程
で第1絶縁膜を形成するため工程を単純化させることが
できる。
【図1】 従来のMOSFETの構造平面図。
【図2】 図1のI−I’線上の構造断面図。
【図3】 図1のII−II’線上の構造断面図。
【図4】 図1のI−I’線上の従来のMOSFETの
工程断面図。
工程断面図。
【図5】 本発明の第1実施形態のMASFETの平面
構造図。
構造図。
【図6】 図5のI−I’線上のMASFETの構造断
面図。
面図。
【図7】 図5のII−II’線上のMASFETの構造断
面図。
面図。
【図8】 図5のI−I’線上の本発明の第1実施形態
のMASFETの工程断面図。
のMASFETの工程断面図。
【図9】 本発明の第2実施形態のMASFETの平面
構造図。
構造図。
【図10】 図9のI−I’線上のMASFETの構造
断面図。
断面図。
【図11】 図9のII−II’線上のMASFETの構造
断面図。
断面図。
【図12】 図9のI−I’線上の本発明の第2実施形
態のMASFETの工程断面図。
態のMASFETの工程断面図。
【図13】 本発明の第3実施形態のMASFETの構
造平面図。
造平面図。
【図14】 図13のI−I’線上のMASFETの構
造断面図。
造断面図。
【図15】 図13のII−II’線上のMASFETの構
造断面図。
造断面図。
【図16】 図13のI−I’線上の本発明の第3実施
形態のMASFETの工程断面図。
形態のMASFETの工程断面図。
1 半導体基板 2 フィールド酸化膜 3 ゲート絶縁膜 4 ゲート電極 5 キャップゲート絶縁膜 6 低濃度不純物領域 7 絶縁膜側壁 8 不純物領域 9 感光膜 10、11 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平9−246544(JP,A) 特開 平7−193233(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項1】 第1導電型半導体基板のアクティブ領域
に形成されたゲート電極及びこのゲート電極上に形成さ
れたキャップゲート絶縁膜と、 半導体基板とゲート電極との間に形成された空隙と、 ゲート電極及びキャップゲート絶縁膜の側面に形成され
た絶縁膜側壁と、 半導体基板の絶縁膜側壁の下側に形成された低濃度第2
導電型不純物領域と、 半導体基板の絶縁膜側壁の両側の箇所に形成された高濃
度第2導電型不純物領域と、そしてキャップゲート絶縁
膜及び絶縁膜側壁を含む基板の全面に形成された保護膜
と、を備え、 前記空隙が、ゲート電極及びキャップゲート絶縁膜と絶
縁膜側壁との間へも拡張されて形成されることを特徴と
する半導体デバイス。 - 【請求項2】 第1導電型半導体基板のアクティブ領域
上にゲート絶縁膜、ゲート電極、及びキャップゲート絶
縁膜を順次形成する段階と、キャップゲート絶縁膜の表面、 ゲート電極の両側面及び
半導体基板の表面に第1絶縁膜を形成する段階と、ゲート電極の両側の半導体基板に 低濃度第2導電型不純
物領域を形成する段階と、 キャップゲート絶縁膜及び第1絶縁膜の側面に絶縁膜側
壁を形成する段階と、絶縁膜側壁の両側の半導体基板に高濃度第2導電型不純
物領域を形成する段階と、 ゲート絶縁膜及び第1絶縁膜を除去する段階と、 ゲート絶縁膜及び第1絶縁膜が除去された部分が空隙と
なるよう、キャップゲート絶縁膜及び絶縁膜側壁を含む
半導体基板の全面に第2絶縁膜を形成する段階と、 を備えることを特徴とする半導体デバイスの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR49795/1997 | 1997-09-29 | ||
KR1019970049795A KR100236101B1 (ko) | 1997-09-29 | 1997-09-29 | 반도체 소자 및 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11111972A JPH11111972A (ja) | 1999-04-23 |
JP3057436B2 true JP3057436B2 (ja) | 2000-06-26 |
Family
ID=19521928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10177010A Expired - Fee Related JP3057436B2 (ja) | 1997-09-29 | 1998-06-24 | 半導体デバイス及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5895246A (ja) |
JP (1) | JP3057436B2 (ja) |
KR (1) | KR100236101B1 (ja) |
DE (1) | DE19832552B4 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
KR100239422B1 (ko) * | 1997-10-28 | 2000-01-15 | 김영환 | 반도체 소자 및 제조 방법 |
JP2000091561A (ja) * | 1998-09-14 | 2000-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6255145B1 (en) * | 1999-01-08 | 2001-07-03 | International Business Machines Corporation | Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product |
JP2002222878A (ja) | 2001-01-26 | 2002-08-09 | Mitsubishi Electric Corp | 不揮発性半導体装置およびその製造方法 |
US6512266B1 (en) * | 2001-07-11 | 2003-01-28 | International Business Machines Corporation | Method of fabricating SiO2 spacers and annealing caps |
US6468877B1 (en) * | 2001-07-19 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner |
US8022489B2 (en) * | 2005-05-20 | 2011-09-20 | Macronix International Co., Ltd. | Air tunnel floating gate memory cell |
JP2008270641A (ja) * | 2007-04-24 | 2008-11-06 | Elpida Memory Inc | 電界効果トランジスタ |
JP2009129981A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPWO2009107562A1 (ja) * | 2008-02-29 | 2011-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
KR20160148795A (ko) * | 2015-06-16 | 2016-12-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
KR20180096123A (ko) * | 2017-02-20 | 2018-08-29 | 에스케이하이닉스 주식회사 | 트랜지스터 제조 방법 및 이를 이용한 링 오실레이터 제조방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59106172A (ja) * | 1982-12-07 | 1984-06-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電界効果トランジスタの製造方法 |
JPS61183969A (ja) * | 1985-02-08 | 1986-08-16 | Hitachi Ltd | 電界効果トランジスタ |
JPS63177469A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | 半導体装置 |
JPH06120490A (ja) * | 1992-10-06 | 1994-04-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5395779A (en) * | 1994-04-08 | 1995-03-07 | United Microelectronics Corporation | Process of manufacture of split gate EPROM device |
US5693545A (en) * | 1996-02-28 | 1997-12-02 | Motorola, Inc. | Method for forming a semiconductor sensor FET device |
JP3413823B2 (ja) * | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
TW346652B (en) * | 1996-11-09 | 1998-12-01 | Winbond Electronics Corp | Semiconductor production process |
US5736446A (en) * | 1997-05-21 | 1998-04-07 | Powerchip Semiconductor Corp. | Method of fabricating a MOS device having a gate-side air-gap structure |
-
1997
- 1997-09-29 KR KR1019970049795A patent/KR100236101B1/ko not_active IP Right Cessation
-
1998
- 1998-02-27 US US09/031,821 patent/US5895246A/en not_active Expired - Fee Related
- 1998-06-24 JP JP10177010A patent/JP3057436B2/ja not_active Expired - Fee Related
- 1998-07-20 DE DE19832552A patent/DE19832552B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11111972A (ja) | 1999-04-23 |
US5895246A (en) | 1999-04-20 |
KR100236101B1 (ko) | 1999-12-15 |
DE19832552B4 (de) | 2008-10-23 |
DE19832552A1 (de) | 1999-04-08 |
KR19990027354A (ko) | 1999-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3049492B2 (ja) | Mosfet及びその製造方法 | |
US6277675B1 (en) | Method of fabricating high voltage MOS device | |
JP3221766B2 (ja) | 電界効果トランジスタの製造方法 | |
US5804856A (en) | Depleted sidewall-poly LDD transistor | |
JPH01205470A (ja) | 半導体装置およびその製造方法 | |
JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
US6455380B2 (en) | Semiconductor device and method for fabricating the same | |
US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
JP3075225B2 (ja) | 半導体装置の製造方法 | |
KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
JP3057439B2 (ja) | 半導体デバイスの製造方法 | |
US6621118B2 (en) | MOSFET, semiconductor device using the same and production process therefor | |
US5159417A (en) | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof | |
JPH11289089A (ja) | 半導体装置及びその製造方法 | |
JPS6025028B2 (ja) | 半導体装置の製造方法 | |
KR100732023B1 (ko) | 반도체 장치 | |
JPS63227059A (ja) | 半導体装置およびその製造方法 | |
JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
JP3016340B2 (ja) | 半導体装置及びその製造方法 | |
US6936517B2 (en) | Method for fabricating transistor of semiconductor device | |
JPH03175670A (ja) | 半導体装置の製造方法 | |
KR100504196B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
JPH05218068A (ja) | Mos型電界効果トランジスタおよびその製法 | |
JPH09307102A (ja) | 半導体装置 | |
KR20010005300A (ko) | 반도체소자의 비대칭 트랜지스터 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |