JP3057436B2 - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス及
びその製造方法に関し、特に高電圧で動作できるＭＡＳ
ＦＥＴ(Metal Air Semiconductor Field Effect Transi
stor) 及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳデバイスは、半導体Ｓｉ
の表面に酸化膜ＳｉＯ2 を形成し、その上に金属を形成
した構造である。そのうち、電界効果トランジスタは、
第１導電型シリコン基板表面に酸化膜からなるゲート絶
縁膜を形成し、基板の所定の位置にゲート電極が形成さ
れ、基板のゲート電極の両側にソース／ドレイン不純物
領域が形成されたものである。この種のＭＯＳＦＥＴは
ゲート電極の電位によってソース／ドレイン間に流れる
電流（チャネル電流）を制御する。
【０００３】以下、従来のＭＯＳＦＥＴについて添付図
面を参照して説明する。図１は従来のＭＯＳＦＥＴの構
造平面図であり、図２は図１のＩ−Ｉ’線上の構造断面
図であり、図３は図１のII−II’線上の構造断面図であ
り、図４は図１のＩ−Ｉ’線上の従来のＭＯＳＦＥＴの
工程断面図である。従来のｎ-チャネルＭＯＳＦＥＴの
構造は、ｐ型半導体基板１上にアクティブ領域及びフィ
ールド領域が定められ、フィールド領域にフィールド酸
化膜２が形成され、アクティブ領域の所定部位にゲート
絶縁膜３、ゲート電極４、及びキャップゲート絶縁膜５
が形成される。そして、ゲート電極４とキャップゲート
絶縁膜５の側面には絶縁膜側壁７が形成され、絶縁膜側
壁７の下側の半導体基板１には低濃度ｎ型不純物領域６
が形成され、絶縁膜側壁７の両側の半導体基板１にはソ
ース／ドレイン領域である高濃度ｎ型不純物領域８が形
成される。
【０００４】かかる構造を有する従来のｎ-チャネルＭ
ＯＳＦＥＴの製造方法を図４に基づいて説明する。図４
ａに示すように、ｐ型半導体基板１のフィールド領域に
フィールド酸化膜２を形成し、アクティブ領域に酸化膜
でゲート絶縁膜３を形成する。図４ｂに示すように、ゲ
ート絶縁膜３の所定部位にゲート電極４、キャップゲー
ト絶縁膜５を順次に形成し、ゲート電極４及びキャップ
ゲート絶縁膜５をマスクに用いて低濃度ｎ型不純物イオ
ンを注入する。図４ｃに示すように、全面に絶縁膜を堆
積し、異方性エッチングしてゲート電極４及びキャップ
ゲート絶縁膜５の側面に絶縁膜側壁７を形成する。さら
に、図４ｄに示すように、キャップゲート絶縁膜５及び
絶縁膜側壁７をマスクに用いた高濃度ｎ型不純物イオン
の注入で絶縁膜側壁７の両側の半導体基板１にソース／
ドレイン領域である高濃度ｎ型不純物領域８を形成す
る。
【０００５】このような従来のＭＯＳＦＥＴの動作は以
下の通りである。上記の従来のＭＯＳＦＥＴはゲート電
極４と半導体基板１間のゲート絶縁膜３として酸化膜を
使用している。ゲート電極４にしきい値電圧以上の電圧
を印加すると、ゲート電極４の下側の半導体基板にチャ
ネルが形成されて、ソース及びドレイン領域間に電流が
流れる。このとき、ＭＯＳＦＥＴが動作可能な最大電圧
は、素子のホットキャリヤライフタイム(hot carrier l
ife time) が１０年を満足するドレイン電圧Ｖｄｄ、或
いはゲート酸化膜のＴＤＤＢ(Time-Dependent Dielectr
ic Breakdown)， ＳＩＬＣ(Stress Induced Leakage Cu
rrent）、ＦＮ(Fowler-Nordheim)及びストレス印加時の
ＭＯＳＦＥＴ特性の劣化等のような信頼性の特性が１０
年を満足するゲート電圧によって決定される。
【０００６】
【発明が解決しようとする課題】上述したような従来の
ＭＯＳＦＥＴでは以下のような問題点があった。従来の
ＭＯＳＦＥＴでは、絶縁膜側壁の下側の半導体基板に低
濃度ｎ型不純物領域が形成されるので、チャネル長が短
くなればなるほどドレイン電界が強くなり、ＭＯＳＦＥ
Ｔの動作特性がゲート絶縁膜又は絶縁膜側壁と半導体基
板との間の界面で発生する界面状態とゲート絶縁膜又は
絶縁膜側壁内で発生する電荷トラップとにより変化し、
ついには回路が誤動作するようになる。ゲート絶縁膜の
厚さが薄くなればなるほどゲート絶縁膜の信頼性の特性
は悪くなり、デバイスが誤動作する最大電圧が最大のゲ
ート電圧に近くなるため、高電圧では動作することがで
きなくなる。本発明は、上記の問題点を解決するために
なされたものであり、高電圧で動作できる半導体デバイ
ス及びその製造方法を提供することが目的である。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体デバイスは、ゲート絶縁膜に代え
て、ゲート電極と基板との間に空隙を形成させたことを
特徴とする。その空隙内は真空にすることが望ましい。
【０００８】上記の目的を達成するための本発明の半導
体デバイスの製造方法は、第１導電型の半導体基板のア
クティブ領域上に順次にゲート絶縁膜及びゲート電極を
形成し、半導体基板のゲート電極の両側にソース／ドレ
イン不純物領域を形成し、しかる後ゲート絶縁膜を除去
して、そのゲート絶縁膜が除去された部分を空隙のまま
残してゲート電極を含む半導体基板の全面に絶縁膜を形
成することを特徴とする。
【０００９】
【発明の実施の形態】かかる本発明実施形態の半導体デ
バイス及びその製造方法を添付図面に基づき詳述する。
図５は本発明の第１実施形態のＭＡＳＦＥＴの構造平面
図であり、図６は図５のＩ−Ｉ’線上の断面図であり、
図７は図５のII−II’線上の断面図であり、図８は図５
のＩ−Ｉ’線上の本発明の第１実施形態のＭＡＳＦＥＴ
の製造工程を示す断面図である。本第１実施形態のＭＡ
ＳＦＥＴの構造は、ｐ型半導体基板１上にアクティブ領
域とフィールド領域が定められ、フィールド領域にフィ
ールド酸化膜２が形成され、アクティブ領域の所定部位
にゲート電極４及びキャップゲート絶縁膜５が形成され
ているが、本実施形態では、ゲート電極４と基板１との
間にゲート絶縁膜に代えて空隙３が形成されている。ゲ
ート電極４及びキャップゲート絶縁膜５の側面には絶縁
膜側壁７が形成され、絶縁膜側壁７の下側の半導体基板
１には低濃度ｎ型不純物領域６が形成され、絶縁膜側壁
７の両側の半導体基板１にはソース／ドレイン領域の高
濃度ｎ型不純物領域８が形成される。
【００１０】このようなゲート電極と基板との間に空隙
を有する第１実施形態のＭＡＳＦＥＴの製造方法を図８
に基づいて説明する。図８ａに示すように、ｐ型半導体
基板１のフィールド領域にフィールド酸化膜２を形成
し、アクティブ領域にゲート絶縁膜３を形成する。ゲー
ト絶縁膜３の所定部位にゲート電極４、キャップゲート
絶縁膜５を順次に形成し、ゲート電極４及びキャップゲ
ート絶縁膜５をマスクに用いて半導体基板１に低濃度ｎ
型不純物イオンを注入して低濃度ｎ型不純物領域６を形
成する。
【００１１】図８ｂに示すように、全面に絶縁膜を堆積
し、異方性エッチングしてゲート電極４及びキャップゲ
ート絶縁膜５の側面に絶縁膜側壁７を形成する。絶縁膜
側壁７及びキャップゲート絶縁膜５をマスクに用いた高
濃度ｎ型不純物イオンの注入で絶縁膜側壁７の両側の前
記半導体基板１にソース／ドレイン領域である高濃度ｎ
型不純物領域８を形成する。図８ｃに示すように、全面
に感光膜９を堆積し、アクティブ領域上のキャップゲー
ト絶縁膜５、ゲート電極４、絶縁膜側壁７、及び絶縁膜
側壁７に隣接する高濃度ｎ型不純物領域８が所定部分露
出されるように感光膜９をパターニングし、その後、ゲ
ート絶縁膜３を除去する。ゲート絶縁膜３が除去された
後も図５に示すようにゲート電極４は両端がフィールド
酸化膜２の上に載っているので、基板との間に空間、即
ち空隙を維持する。図８ｄに示すように、感光膜９を全
部除去し、キャップゲート絶縁膜５、絶縁膜側壁７を含
む基板の全表面に絶縁膜１０を形成する。その絶縁膜１
０は絶縁膜側壁７から一部基板１との間に入り込むが、
ゲート電極４と基板１との間にまで入り込まない。従っ
て、絶縁膜側壁７及びゲート電極４と半導体基板１との
間は空隙１２となる。その際、絶縁膜１０の形成を真空
中で行えば空隙１２の中を真空にすることができる。
【００１２】一方、本発明の第２実施形態による半導体
デバイス及びその製造方法は以下の通りである。図９は
本発明の第２実施形態のＭＡＳＦＥＴの構造平面図であ
り、図１０は図９のＩ−Ｉ’線上の断面図であり、図１
１は図９のII−II’線上の断面図であり、図１２は図９
のＩ−Ｉ’線上の製造工程の断面図である。本発明の第
２実施形態のＭＡＳＦＥＴの構造は、本発明の第１実施
形態のゲート電極４と基板１の間に空隙１２を有する構
造においてゲート電極４と絶縁膜側壁７との間にも空隙
１１ａを有するように形成したものである。すなわち、
第２実施形態のＭＡＳＦＥＴの構造は、ｐ型半導体基板
１のフィールド領域にフィールド酸化膜２が形成され、
アクティブ領域の所定部位に半導体基板１と間に空隙１
２を設けてゲート電極４及びキャップゲート絶縁膜５が
形成される。この第２実施形態は、さらにゲート電極４
及びキャップゲート絶縁膜５の側面の絶縁膜側壁７とゲ
ート電極４との間に一定の空隙１１ａを有する。絶縁膜
側壁７の下側の半導体基板１には低濃度ｎ型不純物領域
６が形成され、絶縁膜側壁７の両側の半導体基板１には
ソース／ドレイン領域の高濃度ｎ型不純物領域８が形成
される。キャップゲート絶縁膜５、絶縁膜側壁７、高濃
度ｎ型不純物領域８、及びフィールド酸化膜２の表面に
絶縁膜１０が形成される。
【００１３】かかる構造を有する本発明の第２実施形態
のＭＡＳＦＥＴの製造方法を図１２に基づいて説明す
る。図１２ａに示すように、ｐ型半導体基板１のフィー
ルド領域にフィールド酸化膜２を形成する。アクティブ
領域の半導体基板１の所定部位にゲート絶縁膜３、ゲー
ト電極４、及びキャプゲート絶縁膜５を順次形成する。
ゲート電極４の側面及び露出された基板１の表面に薄い
酸化膜等の第１絶縁膜１１を形成する。この第１絶縁膜
１１は熱酸化方法で酸化膜を形成する。ゲート電極４及
びキャップゲート絶縁膜５をマスクに用いてゲート電極
４の両側の半導体基板１に低濃度ｎ型不純物イオンを注
入して低濃度ｎ型不純物領域６を形成する。
【００１４】図１２ｂに示すように、全面に絶縁膜を堆
積し、異方性エッチングして第１絶縁膜１１及びキャッ
プゲート絶縁膜５の側面に絶縁膜側壁７を形成する。絶
縁膜側壁７及びキャップゲート絶縁膜５をマスクに用い
た高濃度ｎ型不純物イオンの注入で絶縁膜側壁７の両側
の半導体基板１にソース／ドレイン領域である高濃度ｎ
型不純物領域８を形成する。図１２ｃ及び図９に示すよ
うに、全面に感光膜９を堆積し、アクティブ領域上のキ
ャップゲート絶縁膜５、絶縁膜側壁７、及び絶縁膜側壁
７に隣り合う高濃度ｎ型不純物領域８が所定部分露出さ
れるように感光膜９をパターニングする。このとき、感
光膜９のパターンは図９に示すようにアクティブ領域の
中心部分が露出されるようにする。その後、第１絶縁膜
１１及びゲート絶縁膜３を除去する。ゲート絶縁膜３は
ゲート電極４の下側に一部残す。図１２ｄに示すよう
に、感光膜９を全部除去し、キャップゲート絶縁膜５、
絶縁膜側壁７を含む基板の全表面に第２絶縁膜１０を形
成する。これにより、第１絶縁膜１１及びゲート絶縁膜
３が除去された部分の絶縁膜側壁７とゲート電極４との
間１１ａと、ゲート電極、絶縁側壁７と半導体基板１と
の間１２に空隙が形成される。
【００１５】又、本発明の第３実施形態の半導体デバイ
ス及びその製造方法は以下の通りである。図１３は本発
明の第３実施形態のＭＡＳＦＥＴの構造平面図であり、
図１４は図１３のＩ−Ｉ’線上の断面図であり、図１５
は図１３のII−II’線上の断面図であり、図１６は図１
３のＩ−Ｉ’線上の製造工程の断面図である。本第３実
施形態の半導体デバイスは、本発明の第２実施形態の半
導体デバイスにおいてゲート電極と絶縁膜側壁との間の
空隙を形成するにあたって、その空隙をキャップゲート
絶縁膜と絶縁膜側壁との間にまで延長させた形状であ
る。すなわち、第３実施形態のＭＡＳＦＥＴの構造は、
ｐ型半導体基板１上のフィールド領域にフィールド酸化
膜２が形成され、アクティブ領域の所定部位に前記半導
体基板１と一定の空隙を設けてゲート電極４及びキャッ
プゲート絶縁膜５が形成されている。ゲート電極４及び
キャップゲート絶縁膜５と一定の空隙を保ってゲート電
極４及びキャップゲート絶縁膜５の側面に絶縁膜側壁７
が形成されている。すなわち、半導体基板１とゲート電
極４との間、ゲート電極４及びキャップゲート絶縁膜５
と絶縁膜側壁７との間に空隙が形成されている。半導体
基板の絶縁膜側壁７の下側には低濃度ｎ型不純物領域６
が形成され、絶縁膜側壁７の両側にはソース／ドレイン
領域である高濃度ｎ型不純物領域８が形成される。キャ
ップゲート絶縁膜５、絶縁膜側壁７、高濃度ｎ型不純物
領域８、及びフィールド酸化膜２の表面は絶縁膜１０で
覆われている。
【００１６】かかる構造を有する本発明の第３実施形態
のＭＡＳＦＥＴの製造方法は以下の通りである。図１６
ａに示すように、ｐ型半導体基板１のフィールド領域に
フィールド酸化膜２を形成する。アクティブ領域の半導
体基板１の所定部位にゲート絶縁膜３、ゲート電極４、
及びキャップゲート絶縁膜５を順次に形成する。キャッ
プゲート絶縁膜５の表面、ゲート電極４の側面、及び露
出された半導体基板１の表面にわたって薄い酸化膜等の
第１絶縁膜１１を形成する。この第１絶縁膜１１はＣＶ
Ｄ方法で形成する。ゲート電極４及びキャップゲート絶
縁膜５をマスクに用いてゲート電極４の両側の半導体基
板１に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不
純物領域６を形成する。
【００１７】図１６ｂに示すように、全面に絶縁膜を堆
積し異方性エッチングして第１絶縁膜１１の側面に絶縁
膜側壁７を形成する。絶縁膜側壁７及びキャップゲート
絶縁膜５をマスクに用いた高濃度ｎ型不純物イオンの注
入で絶縁膜側壁７の両側の前記半導体基板１にソース／
ドレイン領域である高濃度ｎ型不純物領域８を形成す
る。図１６ｃ及び図１３に示すように、全面に感光膜９
を堆積し、アクティブ領域上のキャップゲート絶縁膜
５、絶縁膜側壁７、及び絶縁膜側壁７に隣り合う高濃度
ｎ型不純物領域８が所定部分露出されるように感光膜９
をパターニングし、第１絶縁膜１１及びゲート絶縁膜３
を除去する。この際、感光膜９のパターンは図１３に示
すようにアクティブ領域の中心部分が露出されるように
する。図１６ｄに示すように、感光膜９を全部除去し、
キャップゲート絶縁膜５、絶縁膜側壁７を含む基板の全
表面に第２絶縁膜１０を形成する。このとき、第１絶縁
膜１１とゲート絶縁膜３が除去された部分の絶縁膜側壁
７及びゲート電極と半導体基板１との間、且つゲート電
極４及びキャップゲート絶縁膜５と絶縁膜側壁７との間
に空隙が形成される。
【００１８】
【発明の効果】上述したように、本発明においては、ゲ
ート電極と半導体基板との間に、ゲート絶縁膜の代わり
に空隙を形成させてあるため、ゲート電極と半導体基板
間の漏洩電流を減少させることができるとともに、高い
ゲート電圧を使用することができる。これにより、トラ
ンジスタ動作時に発生するホットキャリヤが半導体基板
の界面に界面状態を発生させないばかりでなく、ゲート
酸化膜内で電荷トラップが発生しない。したがって、高
いドレイン電圧を使用することができ、ひいては高電圧
で動作することができる。ゲート電極と絶縁膜側壁との
間にも空隙を形成させると、ゲート電極をより一層低い
誘電率を有する物質（空気）で隔離させるため、漏洩電
流等、上記の効果を向上させることができ、熱酸化工程
で第１絶縁膜を形成するため工程を単純化させることが
できる。
【図面の簡単な説明】
【図１】 従来のＭＯＳＦＥＴの構造平面図。
【図２】 図１のＩ−Ｉ’線上の構造断面図。
【図３】 図１のII−II’線上の構造断面図。
【図４】 図１のＩ−Ｉ’線上の従来のＭＯＳＦＥＴの
工程断面図。
【図５】 本発明の第１実施形態のＭＡＳＦＥＴの平面
構造図。
【図６】 図５のＩ−Ｉ’線上のＭＡＳＦＥＴの構造断
面図。
【図７】 図５のII−II’線上のＭＡＳＦＥＴの構造断
面図。
【図８】 図５のＩ−Ｉ’線上の本発明の第１実施形態
のＭＡＳＦＥＴの工程断面図。
【図９】 本発明の第２実施形態のＭＡＳＦＥＴの平面
構造図。
【図１０】 図９のＩ−Ｉ’線上のＭＡＳＦＥＴの構造
断面図。
【図１１】 図９のII−II’線上のＭＡＳＦＥＴの構造
断面図。
【図１２】 図９のＩ−Ｉ’線上の本発明の第２実施形
態のＭＡＳＦＥＴの工程断面図。
【図１３】 本発明の第３実施形態のＭＡＳＦＥＴの構
造平面図。
【図１４】 図１３のＩ−Ｉ’線上のＭＡＳＦＥＴの構
造断面図。
【図１５】 図１３のII−II’線上のＭＡＳＦＥＴの構
造断面図。
【図１６】 図１３のＩ−Ｉ’線上の本発明の第３実施
形態のＭＡＳＦＥＴの工程断面図。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ キャップゲート絶縁膜 ６ 低濃度不純物領域 ７ 絶縁膜側壁 ８ 不純物領域 ９ 感光膜 １０、１１ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−246544（ＪＰ，Ａ) 特開 平７−193233（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板のアクティブ領域
    に形成されたゲート電極及びこのゲート電極上に形成さ
    れたキャップゲート絶縁膜と、 半導体基板とゲート電極との間に形成された空隙と、 ゲート電極及びキャップゲート絶縁膜の側面に形成され
    た絶縁膜側壁と、 半導体基板の絶縁膜側壁の下側に形成された低濃度第２
    導電型不純物領域と、 半導体基板の絶縁膜側壁の両側の箇所に形成された高濃
    度第２導電型不純物領域と、そしてキャップゲート絶縁
    膜及び絶縁膜側壁を含む基板の全面に形成された保護膜
    と、を備え、 前記空隙が、ゲート電極及びキャップゲート絶縁膜と絶
    縁膜側壁との間へも拡張されて形成されることを特徴と
    する半導体デバイス。
  2. 【請求項２】 第１導電型半導体基板のアクティブ領域
    上にゲート絶縁膜、ゲート電極、及びキャップゲート絶
    縁膜を順次形成する段階と、キャップゲート絶縁膜の表面、 ゲート電極の両側面及び
    半導体基板の表面に第１絶縁膜を形成する段階と、ゲート電極の両側の半導体基板に 低濃度第２導電型不純
    物領域を形成する段階と、 キャップゲート絶縁膜及び第１絶縁膜の側面に絶縁膜側
    壁を形成する段階と、絶縁膜側壁の両側の半導体基板に高濃度第２導電型不純
    物領域を形成する段階と、 ゲート絶縁膜及び第１絶縁膜を除去する段階と、 ゲート絶縁膜及び第１絶縁膜が除去された部分が空隙と
    なるよう、キャップゲート絶縁膜及び絶縁膜側壁を含む
    半導体基板の全面に第２絶縁膜を形成する段階と、 を備えることを特徴とする半導体デバイスの製造方法。
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