KR0137919B1 - 고집적화에 적합한 반도체 기억장치 - Google Patents

고집적화에 적합한 반도체 기억장치

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KR0137919B1
KR0137919B1 KR1019940022928A KR19940022928A KR0137919B1 KR 0137919 B1 KR0137919 B1 KR 0137919B1 KR 1019940022928 A KR1019940022928 A KR 1019940022928A KR 19940022928 A KR19940022928 A KR 19940022928A KR 0137919 B1 KR0137919 B1 KR 0137919B1
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야수히꼬 쭈끼가와
시게루 기꾸다
히로시 이야모또
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

침(7)이 2행과 2열의 최소한 네개의 영역으로 구분된다.
각 영역에는, 메모리어레이 블록(1)이 일정한 피치로 열방향으로 배치된 대응하는 제1제어회로(2a-2c) 사이에 배치된다.
칼럼디코더는 제1제어회로(2c)에 인접하게 배치된다.
제2제어회로(3a,3b)는 제1제어회로(2a-2c)에 대응하여 배치된다.
칼럼디코더(4)측의 제2제어회로를 제외한 제2제어회로가 동일 패턴으로 형성된다.

Description

고집적화에 적합한 반도체기억장치
제1도는 본 발명의 제1실시예에 따른 반도체기억장치의 구조를 나타내는 다이어그램.
제2도는 제1도에 표시된 제1 및 제2제어회로의 제1의 구체적인 예를 나타내는 다이어그램.
제3도는 제2도에 표시된 제2제어회로의 동작을 설명하는 타이밍 챠트.
제4도는 제1도에 표시된 제1 및 제2제어회로의 제2의 구체적인 예를 나타내는 다이어그램.
제5도는 제1도에 표시된 반도체기억장치의 전원배선, 그라운드배선 및 디커플링 커패시터의 배치를 설명하는 다이어그램.
제6도는 제1도에 표시된 메모리어레이 블록의 제1구조를 설명하는 다이어그램.
제7도는 스페어 워드선과 노이즈 캔슬 워드선의 제어회로의 구조를 나타내는 다이어그램.
제8도는 워드선과 노이즈 캔슬 워드선의 구조를 나타내는 다이어그램.
제9도와 제10도는 노이즈 캔슬 워드선의 동작을 각각 설명하는 제1, 제2 다이어그램.
제11도는 제1도에 표시된 메모리어레이 블록의 제2구조를 설명하는 다이어그램.
제12도는 더미 워드선과 노이즈 캔슬 워드선의 배치를 설명하는 다이어그램.
제13도와 제14도는 더미 워드선과 스페어 워드선의 제1, 제2 배치를 각각 설명하는 다이어그램.
제15-17도는 더미 워드선, 노이즈 캔슬 워드선 및 스페어 워드선의 제1-3 배치를 각각 설명하는 다이어그램.
제18도와 제19도는 더미 비트선과 스페어 비트선의 제1, 2 배치를 설명하는 다이어그램.
제20도와 제21도는 일측에 메모리셀어레이 블록이 형성되어 있지 않은 제1제어회로의 구조를 나타내는 제1, 2 다이어그램.
제22도는 본 발명의 다른 실시예에 다른 반도체기억장치의 구조를 나타내는 다이어그램.
제23도는 종래의 반도체기억장치의 구조를 나타내는 다이어그램.
제24-26도는 제23도에 표시된 제1제어회로의 구조를 나타내는 제1-3다이어그램.
제27도는 제23도에 표시된 메모리어레이 블록의 구조를 나타내는 다이어그램.
제28도는 제1도의 한 평면의 확대도.
제29도는 제2제어회로에 포함된 비트선 분리신호를 전달하는 신호선의 레이아웃을 설명하는 다이어그램.
본 발명은 정보를 기억하는 반도체기억장치에 관한 것으로, 더욱 상세하게는 고집적화에 적합한 반도체기억장치에 관한 것이다.
반도체기억장치는 모든 장치에서 사용된다.
기억용량의 매년 증가하는 추세이다.
기억용량은 증가는 반도체장치에 배치되는 소자의 수의 증가를 가져온다. 그러므로, 종래의 것과 유사한 형태내에 많은 수의 소자를 배치하기 위하여는 고집적화가 중요한 기술이다.
이하 첨부한 도면을 참조하여 종래의 반도체기억장치를 설명한다.
제23도는 종래의 반도체기억장치의 구조를 나타내는 다이어그램이다.
제23도를 참조하면, 반도체기억장치는 메모리어레이 블록(101), 제1제어회로(102a-102c), 제2제어회로(103a-103c), 칼럼디코더(104), 로우디코더(105), 배선부(106)와 칩(107)을 포함한다.
칩(107)은 2행 2열의 네개의 영역으로 나누어진다.
각 영역은 메모리어레이 블록(101), 제1제어회로(102a-102c), 제2제어회로(103a-103c), 칼럼디코더(104), 로우디코더(105) 및 배선부(106)를 포함한다.
영역은 칩(107)의 중심에 대칭으로 맞추어져 있다.
메모리어레이 블록(101)은 매트릭스상으로 배치된 복수의 메모리셀과, 열 방향으로 연장된 복수의 비트선과, 행방향으로 연장된 복수의 워드선을 포함한다.
제1제어회로(102a-102c)는 메모리어레이 블록(101)의 비트선으로부터 제공되는 정보신호를 센스 증폭기로 증폭하여 증폭된 정보신호를 I/O 선으로 출력한다.
제1제어회로(102)는 양측에 배치된 메모리셀어레이 블록(101)의 비트선의 하나가 선택되는 공유의 센스 증폭기 구조를 가진다.
제2제어회로(103a-103c)은 배선부(106)를 통하여 제1제어호로(102a-102c)에 접속되어 제1제어회로(102a-102c)의 동작을 제어한다.
칼럼디코더(104)는 외부에서 인가된 어드레스 신호에 응답하여 제1제어회로(102a-102c)에 포함된 소정의 센스 증폭기를 선택한다.
로우디코더(105)는 외부에서 인가되는 어드레스 신호에 대응하여 소정의 워드선을 활성화시킨다.
각 블록의 배치를 이하 설명한다.
제1제어회로(102a-102c)는 대응하는 메모리어레이 블록(101)을 게재하여 피치 L로 규칙적으로 배치된다.
그러므로, 제1제어회로(102)의 수는 메모리어레이 블록(1)의 수보다 1만큼 더 크다.
칼럼디코더(104)는 가장 안쪽의 제1제어회로(102c)와 접하도록 배치된다. 로우 디코더(105)는 대응하는 메모리어레이 블록(1)과 접하도록 배치된다.
따라서, 로우 디코더(105)와 메모리어레이 블록(1)은 그 수가 같다.
제2제어회로(103a-103c)은 대응하는 배선부(106)를 게재하여 제1제어회로(102a-102c)의 행방향으로 배치된다.
열방향의 제2제어회로(103a-103c)의 길이는 L'이다.
제2제어회로(103a)의 열방향의 외측은 제1제어회로(102a)의 열방향의 외측과 맞추어져 형성된다.
제2제어회로(103c)의 열방향의 내측은 제1제어회로(102c)의 열방향의 내측과 맞추어져 형성된다.
제2제어회로(103b)의 중심선은 제1제어회로(102b)의 중심선과 맞추어져 형성된다.
제23도에 표시된 메모리어레이 블록과 제1제어회로를 이하 상세히 설명한다.
양측에 배치된 메모리어레이 블록(101)을 가지는 제1제어회로(102b)에 대하여 우선 설명한다.
제24도는 제23도에 표시된 제1제어회로와 메모리어레이 블록의 구조를 나타내는 제1 다이어그램이다.
제24도에서는, 메모리어레이 블록(101)이 워드선 WL, 비트선 BL0, /BL0(본 명세서, 도면과 청구범위에서는 BL 앞의/ 온 BL의 반전을 표시한다), BL1, /BL1과 메모리셀(125,126)를 포함한다.
간단하게 나타내기 위하여, 복수의 메모리셀중의 2개의 메모리셀(125,126), 복수의 비트선중의 4개의 비트선 BL0, /BL0, BL1, /BL1과 복수의 워드선중의 1개의 워드선 WL만을 제24도에 표시하였다.
메모리셀(125)은 트랜지스터 Q129와 커패시터 C100를 포함한다.
제24도에서와 같이, 메모리셀은 1 트랜지스터와 1 커패시터의 구조를 가지고 있다.
비트선 BL0, BL0은 좌측의 제1제어회로(102b)에 접속되고, 비트선 BL1, /BL1은 우측의 제2제어회로(102b)에 접속된다.
메모리셀로부터의 데이타 판독이나 기록에 있어서는, 소정의 워드선, 예를 들면 워드선 WL이 로우 디코더(105)에 의하여 활성화되고, 선택된 소정의 메모리셀의 데이타가 비트선 예를 들면 비트선 BL0, BL0을 통하여 제2제어회로(102b)로 제공된다.
제2제어회로(102b)는 센스증폭기(120)와 트랜지스터 Q121-Q129를 포함한다.
제1스위치를 구성하는 트랜지스터 Q121, Q122는 좌측의 제1제어회로(102b)의 경우에는 제1제어회로(102b)와 가장 왼쪽의 메모리셀어레이(101)의 비트선간의 접속을 제어한다.
센스증폭기(120)는 메모리셀로부터 1개의 비트선에 전달된 데이타를 비트선쌍을 구성하는 1개의 비트선과 다른 비트선 사이에서 차동증폭한다.
제2스위치를 구성하는 트랜지스터 Q123는 비트선쌍의 전위를 동화시킨다.
제3스위치를 구성하는 트랜지스터 Q124, Q125는 비트선쌍의 전위를 소정의 전위 VBL로 프리차지 한다.
제4스위치를 구성하는 트랜지스터 Q126, Q127는 센스증폭기(120)에 의하여 증폭된 데이타를 외부로 전달한다.
제5스위치를 구성하는 트랜지스터 Q128, Q129는 좌측의 제1제어회로(120b)의 경우에는 제1제어회로(102b)와 우측 메모리어레이 블록(101)의 비트선쌍 BL0, /BL0간의 접속을 제어한다.
제2제어회로(102b)는 상기와 같이 구성된다.
제2제어회로(102b)는 제1과 제5스위치 Q121, Q122, Q128, Q129에 의하여 양측에 형성된 메모리어레이 블록(101)의 비트선쌍중 소정의 비트선쌍을 선택한다.
선택된 비트선쌍의 정보신호를 센스증폭기(120)로 증폭한 후에, 제2제어회로(102b)는 제4스위치 Q126, Q127를 통하여 증폭된 정보신호르 외부로 전달한다.
양단에 배치된 제1제어회로(102a,102c)에 대하여 설명한다.
제25,26도는 제23도에 표시된 메모리셀어레이 블록과 제1제어회로의 구성을 나타내는 제2, 3의 다이어그램이다.
제25도에 표시된 제1제어회로(102a)는 메모리어레이 블록(101)이 제1제어회로(102a)의 좌측에 배치되지 않기 때문에 제1제어회로 Q121, Q122의 외측접촉이 개방상태라는 점에서 제24도에 표시된 제1제어회로(102b)와는 상이하다.
제26도에 표시된 제1제어회로(102c)는 메모리어레이 블록(101)이 제1제어회로(102c)의 우측에 배치되지 않기 때문에, 상기와 유사하게, 제5스위치 Q128, Q129의 외측접촉이 개방상태라는 점에서 제24도에 표시된 제1제어회로(102b)와 상이하다.
따라서, 양측에 배치된 메모리어레이 블록을 선택하고 소정의 메모리셀의 데이타를 증폭하여 출력하는 제1제어회로(102b)와 비교해 볼때, 제1제어회로(102a,102c)는 일측에 배치된 메모리어레이 블록(101)의 메모리셀의 데이타만을 증폭하여 출력한다.
메모리어레이 블록(101)에 대하여 보다 상세히 설명한다.
반도체기억장치의 고집적화에 따라, 메모리셀, 워드선 및 비트선의 물리적인 사이즈가 더욱 작게된다.
따라서, 메모리어레이의 전체표면을 균일하게 처리하는 것이 어렵게 된다.
통상동작에서 사용되는 워드선과 거의 동일한 형태의 더미 워드선(dummy word line)과 통상동작에서 사용되는 비트선과 거의 동일한 형태의 더미 비트선(dummy bit line)을 메모리셀어레이의 주변에 배치하는 것에 의하여 통상의 워드선과 비트선이 균일한 형태로 배치된다.
제27도는 제23도에 표시된 메모리어레이 블록을 구조를 나타내는 다이어그램이다.
제27도에서, 메모리어레이 블록은 워드선의 션트영역(shunt region)(111)과 메모리어레이(110)를 포함한다.
메모리어레이(110)는 일반적으로 션트영역(111)과 제1제어회로(102)에 의하여 둘러싸인 영역에 배치된다.
메모리어레이(110)는 통상동작에서 사용되는 복수의 워드선, 비트선과 메모리셀(도시되지 않음)을 포함한다.
메모리어레이(110)의 주변에는, 통상의 워드선과 거의 동일한 형태의 더미 워드선 DWL과 통상의 비트선과 거의 동일한 형태의 더미 비트선 DBL이 상술한 바와같이 통상의 워드선, 비트선과 메모리셀의 가공정도를 개선하기 위하여 배치된다.
그 결과, 메모리어레이(110)의 가공정도가 향상되어, 통상의 비트선, 워드선과 메모리셀의 불량율이 감소한다.
상기 구조로 인하여 종래의 반도체기억장치는 다음과 같은 문제점을 가지고 있다.
제23도에서와 같이, 제2제어회로(103a)는 그 우측이 배선부(106)에 접속되고, 제2제어회로(103b)는 그 중심이 배선부(106)에 접속되며, 제2제어회로(103c)는 그 좌측이 배선부(106)에 접속된다.
그러므로, 배선부(106)와 제2제어회로(103a-103c)의 각각의 접속을 위해서는 3가지 패턴이 필요하여, 디자인 효율이 낮아진다.
제2제어회로의 폭 L'이 제1제어회로의 피치 L보다 항상 작아야만 하기 때문에, 대응하는 제2제어회로 103a와 103c 사이에는 사용되지 않는 공간이 있게 되어, 고집적화를 곤란하게 한다.
메모리어레이 블록(101)이 형성되어 있지 않은 측의 제1혹은 제5스위치의 접촉이 개방상태이기 때문에, 접촉이 비정상적으로 차지되어, 장치의 오동작과 장치의 신뢰성을 악화를 야기시킨다.
이 문제는 메모리셀의 전하용량이 고집적화에 따라 저하될때 현저하게 나타나서, 장치의 고집적화를 방해하게 된다.
고집적화를 위하여, 제27도에 표시된 것과 같이 메모리어레이(110a-110d)의 주변에 더미 비트선 DBL과 더미 워드선 DWL을 배치하는 것에 의하여 통상동작에서 사용되는 비트선, 워드선과 메모리셀의 형상을 균일하게 유지하는 것이 불가능하다.
고집적화를 이루는 것은 곤란하였다.
본 발명의 하나의 목적은 고집적화를 가능하게 하는 반도체기억장치를 제공하는 것이다.
본 발명의 다른 목적은 형태균일성이 높고 수율이 높은 반도체기억장치를 제공하는 것이다.
본 발명의 또다른 목적은 신뢰성이 높으면서 동작이 안정된 반도체기억장치를 제공하는 것이다.
본 발명의 일특징에 다른 반도체기억장치는 행방향으로 배치된 복수의 메모리어레이 블록과, 각 메모리어레이 블록의 일측에 배치되고 최소한 센스증폭기회로를 포함하는 복수의 제1제어회로와, 복수의 제1제어회로의 일단측에 형성된 제1제어회로와 평행하게 배치된 칼럼디코더와, 각 메모리어레이 블록에 대응하여 배치된 복수의 로우 디코더와, 각 제1제어회로에 대응하여 배치된 복수의 제2제어회로와를 포함한다.
반도체기판의 표면의 칼럼디코더 형성영역의 넓이는 반도체기판의 표면의 메모리어레이 블록 형성영역의 넓이와 실질적으로 동일하다.
제2제어회로는 복수의 제1제어회로중 칼럼디코더측에 배치된 하나의 제1제어회로에 대응하는 제2제어회로를 제외하고는 동일한 패턴으로 형성된다.
상기와 같은 구조로 인하여 가공정도가 높은 장치를 형성할 뿐만 아니라 장치의 디자인 효율을 개선하는 것이 가능하게 되어, 고집적화가 이루어진다.
본 발명의 다른 특징에 따른 반도체기억장치는 행과 열로 배치된 복수의 메모리셀과, 복수의 메모리셀중 하나의 행과 열 방향의 메모리셀을 선택하기 위한 복수의 선택선과, 복수의 선택선중 양단의 선택선의 외측에 배치되고 선택선과 거의 동일한 형태인 더미 선택선과, 더미 선택선과 복수의 선택선 사이에 배치되고 선택선과 거의 동일한 스페어 선택선과를 포함한다.
상기 구조에 의하여, 더미 선택선, 스페어 선택선과 선택선은 메모리어레이 블록의 주변으로부터 순서대로 배치된다.
따라서, 내측에 위치한 선택서과 메모리셀의 형태균일과 수율을 향상하는 것이 가능하게 되어, 고집적화가 이루어진다.
본 발명의 또 다른 특징에 따르면, 반도체기억장치는 행과 열로 배치된 복수의 메모리셀과, 복수의 메모리셀중 행방향 메모리셀을 선택하기 위한 복수의 워드선과, 복수의 메모리셀 중 열방향의 메모리셀을 선택하기 위한 복수의 비트선과, 복수의 워드선중 양단의 워드선이 외측에 배치되고 워드선과 거의 동일한 형태인 더미 워드선과, 더미 워드선과 복수의 워드선 사이에 배치되어 비트선의 전위변동을 캔슬하는 노이즈 캔슬 워드선(noise cancel word line)과를 포함한다.
상기 구조에 의하여, 더미 워드선과 노이즈 캔슬 워드선은 메모리 블록의 주변으로부터 순서대로 배치된다.
워드선, 비트선과 메모리셀은 메모리어레이 블록의 내측에 배치될 수 있다.
그러므로, 워드선, 비트선과 메모리셀의 형태균일과 수율을 향상하는 것이 가능하게 되어, 고집적화가 이루어진다.
본 발명의 더욱 다른 특징에 따르면, 반도체기억장치는 행방향으로 배치되고 정보를 기억하는 복수의 메모리어레이 블록과, 각 메모리어레이 블록의 일측에 배치되고 메모리어레이 블록으로부터 제공되는 정보신호를 증폭하는 복수의 증폭회로와를 포함한다.
증폭회로는 또한 양측에 배치된 메모리어레이 블록을 선택적으로 접속하는 제1, 제2 접속회로를 포함한다.
메모리어레이 블록이 접속되지 않는 증폭회로의 제1, 제2접속회로의 접속점은 소정전위로 고정된다.
상기 구조로 인하여, 메모리어레이 블록에 접속되지 않은 제1, 제2 접속회로의 접속점은 비정상적으로 차지되지 않는다.
그 결과, 오동작을 방지하고, 장치의 신뢰성을 향상하며, 고집적화를 달성하는 것이 가능하다.
본 발명의 상술한 또 그 이외의 목적, 특성, 특징 및 잇점은 첨부한 도면을 참조한 본 발명의 다음 상세한 설명에서 더욱 분명해질 것이다.
본 발명의 일실시예를 도면을 참조하여 이하 설명한다
제1도는 본 발명의 일실시예에 따른 반도체기억장치로서 기능하다는 DRAM(Dynamic Random Access Memory)의 구조를 나타태는 다이어그램이다.
제1도에 표시된 반도체기억장치는 메모리어레이 블록(1), 제1제어회로(2a-2~), 제2제어회로(3a,3b), 컬럼디코더(4), 로우디코더(5), 배선부(6) 및 칩(7)을 포함한다.
반도체기억장치의 칩(7)은 4개의 평면(plane)으로 나누어진다.
각 평면은 메모리어레이 블록(1), 제1제어회로(2a-2c), 제2제어회로(3a,3b), 칼럼디코더(4), 로우디코더(5) 및 배선부(6)를 포함한다.
각 평면은 4개의 평면의 중심에 대하여 대칭으로 2행 2열에 배치된다.
각 회로의 동작이 제23도에 표시된 종래의 기억장치의 동작과 유사하므로, 설명은 반복하지 않는다.
각 회로의 배치를 이하 설명한다.
제1제어회로(2a-2c)는 일정피치 L로 열방향으로 배치된다.
메모리어레이 블록(1)은 대응하는 제1제어회로(2a-2c) 사이에 배치된다.
로우 디코더(5)는 대응하는 배선부(6) 사이에 배치된다.
칼럼디코더(4)는 각 평면의 내측에 형성된 제1제어회로(2c)와 접하도록 배치된다.
제2제어회로(2c)의 일측은 배선부(6)를 매개로하여, 열방향의 제1제어회로(2a-2c)의 대응하는 하나의 외측에 실질적으로 맞추어진다.
그 결과, 배선부(6)과 제2제어회로(3a,3b)의 접속부는 동일 패턴을 사용하여 형성되어, 반도체장치의 디자인 효율이 향상된다.
제2제어회로(3a)의 넓이는 제1제어회로(2a-2c)의 피치 L까지 증가하여, 고집적화에 적합한 형상을 이룬다.
따라서, 거의 L-자 형상으로 굽어져서, 제2제어회로(3b)가 배선부(6) 및 칼럼디코더(4)의 주변과 접하도록 배치되어, 칩(7)상의 스페이스 유효하게 만든다.
제2제어회로(3b)가 거의 L-자 형상으로 굽어지기 때문에, 평면은 외형상 凹부분이 없다.
다른 회로를 빈 공간에 배치하는 경우에, 凸의 제2제어회로(3b)를 우회하여 접속할 필요가 없다.
그 결과, 배선이 용이하고 짧게 되어, 배선을 통하여 전달되는 신호의 고속을 향상할 수 있게 된다.
배선부(6)가 제2제어회로(3a,3b)와 제1제어회로(2a-2c) 사이에서 배선부의 기능을 하지만, 배선부(6)는 그 안에 제2제어회로(3a)의 일부를 포함하고 있다.
제2제어회로(3a,3b)에 포함된 회로의 구체적인 예를 설명한다.
제2제어회로(3a)에는, 메모리어레이 블록 제어회로와 센스증폭기 제어회로가 포함되어 있다.
칼럼 디코더(4)의 측면에 제2제어회로(3b)에는 예를 들면 센스증폭기 제어회로가 포함되고, 메모리어레이 블록는 포함되지 않는다.
모든 메모리어레이 블록에 대하여 하나의 메모리블록 제어회로가 필요하기 때문에 n개의 메모리어레이 블록이 배치되는 경우에는 n개의 메모리어레이 블록 제어회로가 필요하다.
센스증폭기 제어회로에 있어서는, 센스증폭기를 포함하는 모든 제1제어회로에 대하여 하나의 센스증폭기 제어회로가 필요하기 때문에, n+1개의 센스증폭기 제어회로가 필요하다.
메모리어레이 블록 제어회로는 예를 들면, 블록으로 분할된 프리디코드 신호를 발생하기 위한 프리디코드 신호 발생회로와, 노이즈 캔슬 워드선을 구동하기 위한 노이즈 캔슬 워드선 구동회로와, 워드선을 활성화 또는 비활성화 하는 신호를 발생하기 위한 워드선 활성화신호 발생회로를 포함한다.
이 회로들은 워드선을 활성화 또는 비활성화하는데 필요하고 모든 메모리어레이 블록에 필요한 어드레스지정과 관련된다.
메모리어레이 블록 제어회로는 또한 스페어 워드선의 선택과 관련된 회로를 포함한다.
이 회로는 스페어 워드선이 모든 메모리어레이 블록에 배치되는 경우에 필요하다.
메모리어레이 블록은 또한, 비트선 분리신호 ΦBLRΦBLL를 발생하기 위한 비트선 분리신호 발생회로를 포함한다.
모든 메모리어레이 블록에 대하여 2개의 비트선 분리신호가 필요하기 때문에, 제1제어회로 중 양단에 배치된 제1제어회로(2a,2c)에 대하여는 비트선 분리신호 발생회로의 일부가 필요하다.
이러한 경우에, 불필요한 비트선 분리신호 ΦBLR혹은 3ΦBLL을 발생하기 위한 비트선 분리신호 발생회로의 일부가 배치되지 않는다.
비트선과 제1제어회로간의 접속을 제어하는 제1스위치 Q71, Q72 혹은 제5스위치 Q98, Q99의 게이트에는 접지전위가 인가되는데 이에 관하여는 후술하고, 제1 혹은 제5스위치는 오프 상태이다(제20, 21도 참조).
센스증폭기 제어회로에 포함된 회로는 통상의 I/O 구성과 계층 I/O 구성과는 상이하다.
예를 들면, 통상 I/O 구성에서는, 센스증폭기 제어회로는 비트선 이퀄라이저 신호를 발생하기 위한 비트선 이퀄라이저 신호 발생회로와, 센스증폭기 구동신호 ΦN, ΦP를 발생하기 위한 센스증폭기 구동신호 발생회로를 포함한다.
센스증폭기 구동신호 ΦN,ΦP는 때때로 2단계 센스를 위하여 센스증폭기 구동신호 대신 ΦNFΦNS의 2개의 신호를 발생한다.
계층 I/O 구성에서는 센스증폭기 제어회로는 또한 서브 I/O 선과 메인 I/O선간의 접속을 위한 스위치게이트를 제어하는 신호를 발생하기 위한 스위치 게이트 제어신호 발생회로를 포함한다.
상술한 회로는 필요한 경우 제2제어회로(3a,3b)에 포함된다.
비트선 분리신호발생회로의 일부와 워드선 활성화신호 발생회로의 일부가 제1도에 표시된 배선부(8)의 소정영역에 배치된다.
상기 회로의 각 배치에 대하여 보다 상세히 설명한다.
상기 회로의 각 배치에 대하여 보다 상세히 설명한다.
제28도는 1개의 평면의 확대도로서, 제1도에 표시된 좌측상단 평면을 나타낸다.
제28도를 참조하면, 제2제어회로(3a)의 각부분(31a,31b)은 배선부(6a-6c)에 배치된다.
더욱 구체적으로는, 상술한 바와 같이 메모리어레이 블록 제어회로의 워드선 활성화신호 발생회로의 일부와 비트선 분리신호 발생회로의 일부가 제2제어회로(3a)의 31a, 31b의 부분에 배치된다.
따라서, 제2제어회로(3a)는 워드선 활성화신호 발생회로의 일부와 비트선 분리신호 발생회로의 일부를 제외한 메모리어레이 블록 제어신호와 센스증폭기 제어신호를 포함한다.
반면, 제2제어회로(3b)는 센스증폭기 제어회로를 포함하나, 메모리어레이 블록 제어회로는 포함하지 않는다.
예를 들면, 가장 오른쪽의 제2제어회로(3a)의 일부(31a)는 배선부(6a)에 배치된다.
가장 우측의 제2제어회로(3a)의 다른 일부(31b)는 우측으로부터 제2배선부(6b)에 배치된다.
다른 제2제어회로(3a)와 그들의 일부(31a,31b)도 유사하게 배치된다.
따라서, 제2제어회로(3a)와 그들의 일부(31a,31b)가 동일한 패턴으로 반복적으로 배치되므로, 디자인 효율을 향상시키고 반도체장치의 가공정도를 향상시킨다.
이 배열은 고집적화에 적합하다.
제2제어회로(3a)의 양단은 일부(31b)의 좌단부와 인접하는 제2제어회로(3a)의 일부(31b)의 좌단에 의하여 규정된다.
따라서, 칼럼디코더(4)에 대향하는 가장 우측의 제2제어회로(3a)는 제2제어회로(3a)의 일부(31b)의 폭만큼 배선부(6a)의 우측단부로부터 내측으로 이동된다.
반면, 칼럼디코더(4)의 단부에 위치하는 제2제어회로(3b)는 배선부(6c)와 칼럼디코더(4)의 측면을 따라 배치된다.
제2제어회로(2b)는 거의 L-자 형태로 굽어진다.
그러므로, 칩(7)상에 여분의 공간이 없게 되어, 공간의 효과적인 이용을 가능하게 한다.
제29도를 참조하여 제2제어회로에 포함된 비트선 분리신호를 전달하기 위한 신호선의 레이아웃을 이하 설명한다.
제28도와 유사하게, 제29도는 제1도에 표시된 4개의 평면중 우측 상단의 평면을 표시하는 확대 다이어그램이다.
동일한 패턴으로 배치되지 않는 제2제어회로(3b)와 칼럼디코더(4)는 표시되지 않았다.
제29도를 참조하면, 비트선 분리신호를 전달하는 신호선 BL1-BL4이 제2제어회로(3a)에 각각 배치된다.
예를 들면, 신호선 BS2의 일단은 우측의 배선부(6b)에 포함된 제2제어회로(3a)의 일부(31b)까지 연장되고, 신호선 BS2의 타단은 좌측의 배선부(6b)에 포함된 제2제어회로(3a)의 일부(31a)까지 연장된다.
그러므로, 제2제어회로(3a)는 패턴으로서 제29도의 굵은선으로 표시된 부분을 사용하여 반복적으로 배치된다.
대응하는 신호선이 없는 부분에 있어서는, 신호선의 단부 T1이 점지전위로 접속되고, 신호선의 단부 T2는 예를 들면 개방상태이다.
좌측의 신호선의 단부 T3는 접지전위에 접속된다.
상술한 배치에 의하여, 제2제어회로(2a)의 배치패턴을 반복하여 칩(7)에 복수의 제2제어회로를 형성하는 것이 가능하다.
반도체장치의 디자인 효율과 가공정도가 향상되어, 고집적화에 적합한 반도체기억장치를 제공한다.
제1제어회로와 제2제어회로와 대하여 더욱 상세히 설명한다.
제2도는 제1도에 표시된 제1 및 제2제어회로의 제1구체적인 예의 구성을 나타내는 다이어그램이다.
제2도를 참조하면, 제1제어회로(2)는 센스증폭기 (21)와 트랜지스터 Q1, Q2, Q7-Q13를 포함한다.
센스증폭기(21)는 트랜지스터 Q3-Q6를 포함한다.
제2제어회로는 상기 소자를 각각 복수로 포함하고, 복수의 비트선을 제어한다.
제2제어회로(3)는 트랜지스터 Q21-Q25를 포함한다.
블록선택신호 B와 센스타이밍신호 ST는 제2제어회로(3)에 인가된다.
제2제어회로(3)는 블록선택신호 B에 응답하여 동작하고, 센스타이밍신호 ST에 응답하는 워드선 WL의 신호에 대하여 PMOS 센스증폭기 구동신호 ΦP와 NMOS 센스증폭기 구동신호 ΦN의 지연시간을 설정한다.
그러므로, 제2제어회로(3)는 블록선택신호 B와 센스타이밍신호 ST에 기초하여 소정회로(도시되지 않음)로 내부에서, 비트선 분리신호 ΦBLR,ΦBLL, 이퀄라이저신호 ΦEQ, PMOS 센스증폭기 구동신호 ΦP, NMOS 센스증폭기 구동신호 ΦN및 비트선쌍을 프리차지하기 위한 소정전위 VBL의 신호를 발생하여, 각 신호를 제1제어회로(2)로 출력한다.
제1스위치를 구성하는 제1제어회로(2)의 트랜지스터 Q1, Q2는 비트선 분리신호 ΦBLR에 응답하여 턴온 혹은 턴오프되어 비트선쌍 BLR, /BLR과 제1제어회로(2)간의 접속을 제어한다.
제5스위치를 구성하는 트랜지스터 Q12, Q13는 비트선분리신호 ΦBLL에 응답하여 턴온 혹은 턴오프되어 비트선쌍 BLL, /BLL과 제1제어회로(2)간의 접속을 제어한다.
센스증폭기(21)는, PMOS 및 NMOS 센스증폭기 구도신호 ΦP, ΦN을 게이트에서 받아들이는 트랜지스터 Q24, Q25의 출력신호로, 접속되는 비트선쌍으로부터 제공되는 데이타신호를 차동증폭한다.
트랜지스터 Q7는 제2스위치를 구성하며, 게이트에서 이퀄라이저신호 ΦEQ를 받아들여, 접속되는 비트선쌍의 전위를 등화시킨다.
트랜지스터 Q8, Q9는 제3스위치를 구성하며, 게이트에서 이퀄라이저신호 ΦEQ를 받아들여 접속된 비트선상의 전위를 소정전위 BBL로 프리챠지한다.
트랜지스터 Q10, Q11는 제4스위치를 구성하며, 센스증폭기(21)에 의하여 증폭된 데이타신호를 외부로 출력한다.
제2제어회로(3)의 동작을 이하 설명한다.
제3도는 제2도에 표시된 제2제어회로의 동작을 설명하는 타이밍챠트이다.
제2제어회로(3)는 이퀄라이저신호 ΦEQ를 전원전압 VCC로부터 접지전위로 풀다운하고, 비트선분리신호 ΦBLLΦBLR의 하나를 승압전압 Vpp으로부터 접지전위로 풀다운한다.
워드선 WL의 신호의 상승시간으로부터 센스타이밍신호 ST에 의하여 설정되는 소정의 지연시간 T 동안의 지연후에, 제2제어회로(3)는 PMOS 센스증폭기 구동신호 ΦP를 전원전압 VCC으로부터 접지전위로 풀다운하고, NMOS 트랜지스터 센스증폭기 구동신호 ΦN를 접지전위로부터 전원전압 VCC으로 풀업한다.
이에 응답하여, 비트선 BL, /BL의 신호는 제3도에서와 같이 변화되고, 센스증폭기(21)에 의하여 증폭된다.
상기 동작에 의하여, 제1제어회로(2)는 제2제어회로(3)에 의하여 제어되고, 제1제어회로(2)는 양측에 배치된 메모리셀어레이의 소정의 비트선쌍의 데이타신호를 증폭하여 출력한다. 제4도를 참조하여 제1도에 표시된 제1 및 제2제어회로의 제2구체적인 예를 이하 설명한다.
제4도에 표시된 제2제어회로(30)는, 제2제어회로(30)가 PMOS 및 NMOS 센스증폭기 구동신호 ΦP, ΦN을 제1제어회로(20)로 바로 출력하고, 게이트에서 PMOS에서 NMOS 센스증폭기 구동신호 ΦP,ΦN을 받아들이는 트랜지스터 Q33, Q38이 제1제어회로(20)의 센스증폭기(22)에 또한 설치되어 있다는 점에서 제2도에 표시된 제2제어회로(3)와 상이하다.
상기 사항을 제외하고는 제4도에 표시된 제1제어회로(20)와 제2제어회로(30)의 동작이 제2도에 표시된 제1제어회로(2) 및 제2제어회로(3)의 동작과 유사하므로, 설명을 반복하지 않는다.
상기와 같이 동작하는 제1 및 제2회로는 제1도에 표시된 제1제어회로(2a-2c) 및 제2제어회로(3a,3b)로서 배치될 수 있다.
그러나, 제2제어회로(3b)는 이미 설명한 바와 같이 비트선분리신호 발생회로와 같은 메모리어레이 블록 제어회로는 포함하지 않는다.
제5도를 참조하여 반도체장치내의 전원배선, 그라운드배선 및 전원배선과 접지배선간의 디커플링커패시터의 배치에 관하여 설명한다.
제5도는 칩(7)의 4코너중 하나를 표시한다.
제5도를 참조하면, 전원배선 VL과 그라운드배선 GL은 칩(7)의 주변에 배치되고, 전원 그라운드 노이즈의 억제를 위한 디커플링 커패시터 DC는 전원배선 VL과 그라운드배선 GL 사이에 배치된다.
제1도에서와 같이, 본 실시예에서는 칩(7)의 주변부의 평면이 불규칙적이지 않기 때문에, 전원배선 VL, 그라운드배선 GL 및 더커플링 커패시터 DC를 평면의 주변과 접하도록 배치하는 것이 가능하다.
칩 사이즈는 증가하지 않고, 상기 배치되는 고집적화에 적합하다.
제1도에 표시된 메모리어레이 블록(1)을 보다 상세히 설명한다.
제6도는 제1도에 표시된 메모리어레이 블록의 제1구성을 나타내는 다이어그램이다.
제6도를 참조하면, 메모리어레이 블록은 워드선의 션트영역(11), 메모리어레이(10), 더미 비트선 DBL, 더미 워드선 DWL, 노이즈 캔슬 워드선 NCWL 및 스페어 워드선 SWL을 포함한다.
제6도에 표시된 메모리어레이 블록에서는, 하나의 더미 비트선이 메모리 어레이(10)의 상하측 각각에 배치되고, 하나의 더미 워드선 DWL과 두개의 스페어 워드선 SWL이 메모리어레이(10)의 좌측에 배치되며, 하나의 더미 워드선 DWL, 두개의 노이즈 캔슬 워드선 NCWL 및 두개의 스페어 워드선 SWL이 메모리어레이(10)의 우측에 배치된다.
통상 동작에서 사용되는 복수의 비트선, 워드선 및 메모리셀이 각 메모리어레이(도시되지 않음)에 배치된다.
통상의 비트선, 워드선 및 메모리셀이 메모리어레이의 가장 안쪽에 배치되기 때문에, 통상의 비트선, 워드선 및 메모리셀의 형태의 균일과 수율이 향상된다.
더미 워드선 DWL, 노이즈 캔슬 워드선 NCWL, 및 스페어 워드선 SWL의 배치순서에 대해서는, 더미 워드선 DWL은 가장 바깥쪽에 배치되고, 노이즈 캔슬 워드선 NCWL은 더미 워드선에 인접하게 위치하며, 스페어 워드선 SWL이 최종적으로 배치된다.
더미 워드선 DWL은 전기적으로 기능하지 않는다.
반면, 노이즈 캔슬 워드선 NCWL은 메모리셀의 독출에 직접 관련하지 않는다.
그러나, 워드선을 선택하고 메모리셀의 데이타를 독출함에 있어서, 노이즈 캔슬 워드선 NCWL은, 워드선과 비트선간의 용량 커플링에 의한 비트선의 전위변동을 캔슬하도록 선택된 워드선에 역향으로 동작하여, 메모리셀의 독출 마진을 향상시킨다.
따라서, 노이즈 캔슬 워드선 NCWL이 더미 워드선 DWL의 내측에 배치되는 것이 바람직하다.
상술한 바와 같이 노이즈 캔슬 워드선 NCWL이 메모리셀의 독출에는 직접 관련하지 않지만, 통상 워드선에 결함이 발생하는 경우에는 스페어 워드선 SWL이 통상의 워드선을 대신한다.
대체후에, 스페어 워드선 SWL은 메모리셀의 동작을 기록하는데 사용된다.
그러므로, 스페어 워드선 SWL을 노이즈 캔슬 워드선 NCWL의 내측에 배치하는 것이 바람직하다.
유사한 이유로, 스페어 비트선이 더미 비트선 DBL의 내측에 배치되는 것이 바람직하다.
상기 규칙에 따라 더미 비트선, 스페어 비트선, 더미 워드선, 노이즈 캔슬 워드선 및 스페어 워드선을 배치하는 것에 의하여, 통상의 비트선, 워드선 및 메모리셀의 형태의 균일과 수율이 향상될 수 있다.
동시에, 스페어 비트선, 스페어 워드선 및 노이즈 캔슬 워드선의 원래 기능이 손상되지 않는다.
더미 워드선, 스페어 워드선 및 노이즈 캔슬 워드선의 동작을 이하 설명한다.
제7도는 스페어 워드선과 노이즈 캔슬 워드선을 제어하는 제어회로의 구성을 나타내는 다이어그램이다.
제7도를 참조하면, 스페어 워드선과 노이즈 캔슬 워드선을 제어하는 제어회로는 비교기(51,52)와, 게이트(G1-G3)를 포함한다.
소정의 워드선을 선택하기 위한 디코드된 어드레스신호 A가 비교기(51)에 인가된다.
어드레스신호 A에 응답하여, 비교기(51)는 신호 NED0 혹은 NED1를 풀업한다.
신호 NED0 혹은 NED1에 응답하여, 소정의 스페어 워드선 SWL이 활성화되고, 통상의 워드선을 대신한다.
비교기(52)도 유사하게 동작한다.
어드레스 신호 A와 신호 NED0-NED3의 논리함의 반전신호가 게이트 G8에 인가된다.
게이트 G8는 입력신호의 논리적(logical product)의 반전신호를 노이즈 캔슬 워드선 NCWL으로 출력한다.
게이트 G8의 출력은 게이트 G6에서 반전되어 통상의 워드선 WL으로 출력된다.
따라서, 노이즈 캔슬 워드선 NCWL은 워드선택시에 워드선과 역상으로 구동되어, 워드선과 비트선의 용량 커플링에 의한 비트선의 전위변동을 캔슬한다.
더미 워드선 DWL이 전기적으로 기능하지 않기 때문에, 더미 워드선 DWL은 접지전위로 접속된다.
노이즈 캔슬 워드선의 동작을 더욱 상세히 설명한다.
제8도는 워드선과 노이즈 캔슬 워드선의 구성을 나타내는 다이어그램이다.
제8도에서와 같이, 트랜지스터 Q61와 커패시터 C61로 구성된 메모리셀(61)은 비트선 BL과 워드선 WL0에 접속된다.
유사하게, 메모리셀(62)은 워드선 WL1과 비트선 /BL에 접속되고, 메모리셀(63)은 노이즈 캔슬 워드선 NCWL0과 비트선 BL에 접속되며, 메모리셀(64)은 노이즈 캔슬 워드선 NCWL1과 비트선 /BL에 접속된다.
제9도는 노이즈 캔슬 워드선의 동작을 설명하는 제1다이어그램이다.
제9도에서와 같이, 메모리셀(61)이 선택되고 워드선 WL0이 상승할때, 노이즈 캔슬 워드선 NCWL0은 풀다운되고, 워드선 WL0과 역상으로 구동된다.
그 결과, 워드선과 비트선간의 용량 커플링에 의한 비트선의 전위변동을 캔슬하는 것이 가능하다.
제10도는 노이즈 캔슬 워드선의 동작을 설명하는 제2 다이어그램이다.
제10도에서와 같이, 메모리셀(62)이 선택되고, 워드선 WL1이 상승할때 노이즈 캔슬 워드선 NCWL1은 풀다운되고 워드선 WL1과 역상으로 구동된다.
상기와 유사하게, 워드선과 비트선간의 용량 커플링에 의한 비트선의 전위변동을 캔슬하는 것이다.
제11도를 참조하여 메모리어레이 블록의 제2구성을 이하 설명한다.
제11도에 표시된 메모리어레이 블록은 하나의 더미 워드선 DWL, 하나의 노이즈 캔슬 워드선 NCWL과 두개의 스페어 워드선 SWL이 메모리어레이(10)의 좌측에 배치되고, 하나의 더미 워드선 DWL, 하나의 노이즈 캔슬 워드선 NCWL과 두개의 스페어 워드선 SWL이 유사하게 메모리어레이(10)의 우측에 배치된다는 점에서 제6도에 표시된 메모리어레이 블록과 상이하다.
제11도에 표시된 배치에서는, 각 워드선이 대칭으로 배치되기 때문이다. 각 워드선의 내측에 배치된 통상의 워드선, 비트선과 메모리셀의 형태의 균일을 향상하는 것이 가능하다.
노이즈 캔슬 워드선, 스페어 워드선 및 스페어 비트선의 배치의 다른 예를 설명한다.
제12도는 더미 워드선과 노이즈 캔슬 워드선의 배치를 설명하는 다이어그램이다.
제12도에 표시된 바와 같이, 더미 워드선을 배치하기 위한 영역(14)은 통상의 워드선을 배치하기 위한 영역(12)의 좌측에 설정도고, 노이즈 캔슬 워드선을 배치하는 영역(15)은 영역(12)의 우측에 설정되며, 다른 영역(14)은 영역(15)의 우측에 설정된다.
제13도는 더미 워드선과 스페어 워드선의 제1배치를 설명하는 다이어그램이다.
제13도에서, 더미 워드선을 배치하기 위한 영역(14)은 통상 워드선을 배치하기 위한 영역(12)의 좌측에 설정되고, 스페어 워드선을 배치하기 위한 영역(13)은 영역(12)의 우측에 설정되며, 다른 영역(14)은 영역(13)의 우측에 설정된다.
제14도는 더미 워드선과 스페어 워드선의 제2배치를 설명하는 다이어그램이다.
제14도에서, 스페어 워드선을 배치하기 위한 영역(13)은 통상의 워드선을 배치하기 위한 영역(12)의 좌측에 설정되고, 더미 워드선은 배치하기 위한 영역(14)은 영역(13)의 좌측에 설정된다.
다른 영역(13)은 영역(12)의 우측에 설정되고, 다른 영역(14)은 다른 영역(13)의 우측에 설정된다.
제15도는 더미 워드선, 노이즈 캔슬 워드선 및 스페어 워드선의 제1배치를 설명하는 다이어그램이다.
제15도에서, 스페어 워드선을 배치하기 위한 영역(13)은 통상 워드선을 배치하기 위한 영역(12)의 좌측에 설정되고 더미 워드선을 배치하기 위한 영역(14)은 영역(13)의 좌측에 설정된다.
노이즈 캔슬 워드선을 배치하기 위한 영역(15)은 영역(12)의 우측에 설정되고, 다른 영역(14)은 영역(15)의 우측에 설정된다.
제16도는 더미 워드선, 노이즈 캔슬 워드선 및 스페어 워드선의 제2배치를 설명하는 다이어그램이다.
제16도에서, 스페어 워드선을 배치하기 위한 영역(13)은 통상 워드선을 배치하기 위한 영역(12)의 좌측에 배치되고, 더미 워드선을 배치하기 위한 영역(14)은 영역(13)의 좌측에 설정된다.
다른 영역(13)은 영역(12)의 우측에 설정되고, 노이즈 캔슬 워드선을 배치하기 위한 영역(15)은 다른 영역(13)의 우측에 설정되며, 다른 영역(14)은 영역(15)의 우측에 설정된다.
제17도는 더미 워드선, 노이즈 캔슬 워드선 및 스페어 워드선의 제3배치를 설명하는 다이어그램이다.
제17도에서, 스페어 워드선을 배치하기 위한 영역(13)은 영역(12)의 외측에 설정되고,영역(15)은 영역(13)의 외측에 설정되고, 영역(14)은 영역(15)의 외측에 설정된다.
더미 비트선과 스페어 비트선의 다른 배치예에 대하여 설명한다.
제18도는 더미 비트선과 스페어 비트선의 제1배치를 설명하는 다이어그램이다.
제18도에서, 더미 비트선을 배치하기 위한 영역(18)은 통상 비트선을 배치하기 위한 영역(17)의 상측에 설정된다.
스페어 비트선을 배치하기 위한 영역(19)은 영역(17)의 하측에 설정되고, 다른 영역(18)은 영역(19)의 하측에 설정된다.
제19도는 더미 비트선과 스페어 비트선의 제2배치를 설명하는 다이어그램이다.
제19도에서, 스페어 비트선을 배치하기 위한 영역(19)은 영역(17)의 상측과 하측에 설정되고 영역(18)은 영역(19)의 상측과 하측에 배치된다.
더미 비트선, 스페어 비트선, 더미 워드선, 노이즈 캔슬 워드선 및 스페어 워드선의 배치는 상기 각 예들에 한정되지 않는다.
더미 워드선은 최외각측에만 배치되어야 하고, 노이즈 캔슬 워드선 혹은 스페어 워드선은 인접한 더미 워드선의 내측에 배치되어야만 한다.
최소한 하나의 더미 워드선과 최소한 하나의 스페어 워드선이 형성되어야 한다.
더미 워드선과 스페어 워드선의 수는 집적화 정도에 따라 설정될 수 있다.
스페어 워드선과 노이즈 캔슬 워드선 모두가 사용되는 경우에, 스페어 워드선은 내측에 배치되어야만 한다.
더미 비트선과 스페어 비트선의 배치는 상기 각 예들에 한정되지는 않는다.
더미 비트선은 최외극측에 배치되어야 하고, 스페어 비트선은 인접하는 더미 비트선의 내측에 배치되어야 한다.
최소한 하나의 더미 비트선과 최소한 하나의 스페어 비트선이 배치되어야 한다.
더미 비트선과 스페어 비트선의 수는 집적화 정도에 따라 설정될 수 있다.
제1도에서와 같이 4개의 평면을 포함하는 칩(7)의 경우, 메모리어레이 블록(1)의 더미 워드선, 스페어 워드선과 노이즈 캔슬 워드선의 배치순서와 더미 비트선과 스페어 비트선의 배치순서가 4개의 평면에서 동일한 패턴으로 설정된다면, 어드레스 구성은 전체 칩상에서 동일한 패턴이라는 잇점이 있다.
더미 워드선, 스페어 워드선과 노이즈 캔슬 워드선의 배치순서와 더미 비트선과 스페어 비트선의 배치순서가 4개의 평면의 중심에 대하여 대칭으로 설정되는 경우에는, 4개의 평면이 칩(7)의 중심에 대하여 대칭이 되어, 레이아웃이 용이하게된다.
메모리어레이 블록(1)이 일측에 형성되어 있지 않은 제1제어회로(2a,2c)에 대하여 이하 설명한다.
제20도와 제21도는 일측에만 메모리어레이 블록이 형성된 제1제어회로의 구성을 나타내는 다이어그램이다.
제20도와 제21도에 표시된 제1제어회로(2a,2c)는, 메모리어레이 블록이 형성되어 있지 않은 측면의 제1스위치 Q71, Q72와 제5스위치 Q98, Q99의 접촉이 비트선쌍의 프리차지되는 소정정위 VBL(=VCC/2)로 고정되고, 접지전위가 제1 및 제5스위치를 구성하는 트랜지스터 Q71, Q72, Q98, Q99의 게이트에 항상 인가된다는 점에서 제2도에 표시된 제1제어회로(2)와 상이하다.
그 결과, 접촉이 비정상적인 전위를 얻는 것을 방지할 수 있게 되어, 장치의 오기능을 방지하고 장치의 신뢰성을 향상시킨다.
접촉이 비트선쌍의 스탠드바이시에 이퀄라이저레벨인 VCC/2에 고정되기 때문에, 트랜지스터의 오프상태시에 누설전류가 서브쓰레스홀드(subthreshold) 누설전류에 의하여 발생되지 않고, 스탠드바이-전류가 증가하지 않는다는 잇점이 있다.
상기 실시예들은 DRAM에 적응하여 설명되었지만, DRAM에 부착된 노이즈 캔슬 워드선을 제어하여, 본 발명을 일반적인 다른 반도체기억장치에 적용하여 동일한 효과를 기대할 수 있다.
본 발명은 제1도에 표시된 2행 2열의 4개의 평면을 포함하는 반도체기억장치에 제한되지는 않는다.
본 발명은 단위로서 2행 2열의 4개의 평면을 사용하여 복수의 평면을 포함하는 반도체기억장치에 유사하게 적용될 수 있다.
제22도는 본 발명의 다른 실시예에 따른 반도체기억장치의 구성을 나타내는 다이어그램이다.
제22도에서, 반도체기억장치는 칩(7)과 8개의 평면(8)을 포함한다.
각 평면(8)의 상세한 구성은 제1도와 관련하여 설명한 평면과 유사하다.
제22도에서 표시된 바와 같이, 각 평면의 주변이 불규칙적이지 않기 때문에 우수한 형태균일과 고집적화를 실현할 수 있다.
비록 본 발명이 상세히 설명되었지만, 이는 설명과 예시를 위한 것이며 제한을 두는 것이 아니고, 본 발명의 정신과 영역은 첨부한 특허청구 범위에 의하여 제한된다는 것은 분명하다.

Claims (25)

  1. 행방향으로 배치된 복수의 메모리어레이 블록(1)과,
    상기 각 메모리어레이 블록의 일측에 배치되고 최소한 센스증폭기 회로를 포함하는 복수의 제1제어회로(2a-2c)와,
    상기 복수의 제1제어회로중 일단측에 배치된 제1제어회로와 평행하게 배치된 칼럼디코더(4)와,
    상기 메모리어레이 블록에 대응하여 배치된 복수의 로우 디코더(5)와,
    상기 제1제어회로에 대응하여 배치된 복수의 제2제어회로(3a,3b)와를 포함하고,
    반도체기판의 표면의 상기 복수의 로우 디코더 각각의 형성영역의 폭이 반도체기판의 표면의 상기 메모리어레이 블록 각각의 형성영역의 폭과 실질적으로 동일하고,
    복수의 제1제어회로중 상기 칼럼디코더 측에 위치한 하나의 제1제어회로에 대응하는 제2제어회로를 제외하고는 제2제어회로(3a)가 동일한 패턴으로 형성되는 반도체기억장치.
  2. 제1항에 있어서,
    반도체기판의 표면의 상기 복수의 제2제어회로중 동일한 패턴으로 형성된 제2제어회로(3a) 각각의 형성영역의 폭이 반도체기판의 표면의 상기 제1제어회로의 각각의 형성영역과 반도체기판의 표면의 상기 로우 디코더 각각의 형성영역의 폭과의 합과 실질적으로 동일한 반도체기억장치.
  3. 제1항에 있어서,
    반도체기판의 표면의 상기 제2제어회로중 상기 칼럼디코더측에 위치한 제2제어회로(3b)의 형성영역이 상기 제1제어회로중 대응하는 제1제어회로(2c)의 측면까지 연장되고, 그 단부가 상기 칼럼디코더의 단부의 내측에 위치하는 반도체기억장치.
  4. 제3항에 있어서,
    상기 복수의 로우 디코더 각각이 대응하는 상기 메모리어레이 블록과 제2제어회로 사이에 배치되는 반도체기억장치.
  5. 제1항에 있어서,
    상기 제1제어회로와 대응하는 상기 제2제어회로를 접속하기위한 복수의 배선영역(6a-6c)을 또한 포함하고,
    상기 복수의 제2제어회로중 동일한 패턴으로 형성된 제2제어회로의 일부가 상기 배선영역에 배치되는 반도체기억장치.
  6. 제5항에 있어서,
    상기 메모리어레이 블록이,
    행과 열방향으로 배치된 복수의 메모리셀(61,62)과,
    상기 복수의 메모리셀중 행방향의 메모리셀을 선택하기 위한 복수의 워드선 WL과,
    상기 센스증폭기 회로에 접속되고, 상기 복수의 메모리셀중 열방향의 메모리셀을 선택하기 위한 복수의 비트선 BL, /BL과를 포함하고,
    상기 복수의 제2제어회로중 동일한 패턴으로 형성된 제2제어회로 각각이, 최소한 상기 메모리어레이 블록을 제어하기 위한 메모리어레이 블록 제어회로를 포함하고,
    상기 메모리어레이 블록 제어회로가,
    상기 복수의 워드선중 소정의 워드선을 활성화하기 위한 신호를 발생하는 워드선 활성화신호 발생회로와,
    상기 복수의 비트선중 소정의 비트선과 상기 센스증폭기 회로간의 접속을 제어하기 위한 비트선 분리신호 ΦBLR, ΦBLL을 발생하는 비트선 분리신호 발생회로와를 포함하며,
    상기 워드선 활성화신호 발생회로와 상기 비트선 분리신호 발생회로의 일부(31a,31b)가 상기 배선영역의 부분에 배치되는 반도체기억장치.
  7. 제6항에 있어서,
    상기 배선영역의 일부가,
    상기 배선영역의 상기 칼럼디코더측 일단에 위치하는 제1영역(31a)과,
    상기 배선영역의 상기 칼럼디코더측에 대향하는 타단에 위치하는 제2영역(31b)과를 포함하고,
    상기 복수의 제2회로중 동일한 패턴으로 형성된 제2제어회로가 2개의 상기 배선영역과 접하도록 배치되고,
    제2제어회로중 동일한 패턴으로 형성된 제2제어회로의 각각의 상기 칼럼디코더측의 일측이 상기 2개의 배선영역중 칼럼디코더측의 배선영역의 제2영역의 상기 칼럼디코더측과 실질적으로 맞추어져 형성되고,
    제2제어회로중 동일한 패턴으로 형성된 제2제어회로의 각각의 타방측이 상기 2개의 배선영역중 칼럼디코더에 대향하는 측의 배선영역의 제2영역의 상기 칼럼디코더측과 실질적으로 맞추어진 반도체기억장치.
  8. 제1항에 있어서,
    상기 복수의 제2제어회로중 동일한 패턴으로 형성된 제2제어회로 각각이,
    상기 복수의 메모리어레이 블록중 대응하는 메모리어레이 블록의 동작을 제어하는 메모리어레이 블록 제어회로와,
    상기 복수의 제1제어회로중 대응하는 제1제어회로에 포함된 센스증폭기 회로의 동작을 제어하는 센스증폭기 제어회로를 포함하고,
    상기 복수의 제2제어회로중 상기 칼럼디코더측에 위치한 제2제어회로가 상기 센스증폭기 제어회로를 포함하는 반도체기억장치.
  9. 제8항에 있어서,
    상기 메모리어레이 블록 제어회로가,
    프리디코드 신호를 발생하는 프리디코드 신호 발생회로와,
    노이즈 캔슬 워드선을 구동하는 노이즈 캔슬 워드선 구동회로와,
    워드선을 활성화하기 위한 신호를 발생하는 워드선 발생신호 발생회로와,
    스페어 워드선을 선택하는 스페어 워드선 선택회로와,
    비트선 분리신호를 발생하는 비트선 분리신호 발생회로를 포함하고,
    상기 센스증폭기 제어회로가,
    비트선 이퀄라이저 신호를 발생하는 비트선 이퀄라이저 신호 발생회로와,
    센스증폭기 구동신호를 발생하는 센스증폭기 구동신호 발생회로를 포함하는 반도체기억장치.
  10. 제9항에 있어서,
    상기 센스증폭기 구동회로가 서브 입/출력선과 메인 입/출력선을 접속하기 위한 스위치 게이트를 제어하는 신호를 발생하는 스위치 게이트 제어신호 발생회로를 또한 포함하는 반도체기억장치.
  11. 제1항에 있어서,
    상기 복수의 메모리어레이 블록, 상기 복수의 제1제어회로, 상기 칼럼 디코더, 상기 복수의 로우 디코더 및 상기 복수의 제2제어회로를 각각 포함하는 2개의 형성영역을 반도체기판의 표면에 또한 포함하고,
    상기 칼럼디코더가 반도체기판의 표면의 상기 2개의 형성영역의 중심에 배치되는 반도체기억장치.
  12. 제1항에 있어서,
    상기 복수의 메모리어레이 블록이 각각,
    행과 열방향으로 배치된 복수의 메모리셀(61,62)과,
    상기 복수의 메모리셀중 하나의 행방향과 열방향들의 메모리셀을 선택하는 복수의 선택선 WL, BL, /BL과,
    상기 복수의 선택선중 양단의 선택선의 외측에 배치되고 상기 선택선과 실질적으로 동일한 형태를 가지는 더미 선택선 DWL, DBL과,
    상기 더미 선택선과 상기 복수의 선택선 사이에 배치되고, 상기 선택선과 실질적으로 동일한 형태를 가지는 스페어 선택선 SWL과를 포함하는 반도체기억장치.
  13. 제12항에 있어서,
    상기 복수의 선택선이, 상기 복수의 메모리셀중 행방향의 메모리셀을 선택하는 복수의 워드선 WL을 포함하고,
    상기 더미 선택선이, 상기 워드선과 실질적으로 동일한 형태를 가지는 더미 워드선 DWL을 포함하며,
    상기 스페어 선택선이, 상기 워드선과 실질적으로 동일한 형태를 가지는 스페어 워드선 SWL을 포함하는 반도체기억장치.
  14. 제13항에 있어서,
    상기 메모리어레이 블록이, 상기 비트선의 전위변동을 캔슬하기 위하여 상기 더미 워드선과 상기 스페어 워드선 사이에 배치된 노이즈 캔슬 워드선 NCWL을 포함하는 반도체기억장치.
  15. 제12항에 있어서,
    상기 복수의 선택선이, 상기 복수의 메모리셀중 열방향의 메모리셀을 선택하는 복수의 비트선 BL, /BL을 포함하고,
    상기 더미 선택선이, 상기 비트선과 실질적으로 동일한 형태를 가지는 더미 비트선 DBL을 포함하며,
    상기 스페어 선택선이, 상기 비트선과 실질적으로 동일한 형태를 가지는 스페어 비트선과를 포함하는 반도체기억장치.
  16. 제1항에 있어서,
    상기 메모리블록 각각이,
    행과 열방향으로 배치된 복수의 메모리셀(61,62)과,
    상기 복수의 메모리셀중 행방향의 메모리셀을 선택하기 위한 복수의 워드선 WL과,
    상기 복수의 메모리셀중 열방향의 메모리셀을 선택하기 위한 복수의 비트선 BL, /BL과,
    상기 복수의 워드선중 양단의 워드선의 외측에 배치되고, 상기 워드선과 실질적으로 동일한 형태를 가지는 더미 워드선 DWL과,
    상기 비트선의 전위변동을 캔슬하기 위하여 상기 더미 워드선과 상기 복수의 워드선 사이에 배치된 노이즈 캔슬 워드선 NCWL과를 포함하는 반도체기억장치.
  17. 제1항에 있어서,
    상기 복수의 제1제어회로 각각이,
    상기 센스증폭기 회로와 양측에 배치된 상기 메모리어레이 블록의 하나를 선택적으로 접속하는 제1 및 제2접속수단 Q71, Q72, Q78, Q79,Q91, Q92, Q98, Q99과를 또한 포함하고,
    상기 메모리어레이 블록이 접속되지 않은 상기 제1제어회로의 상기 제1 및 제2접속수단 Q71, Q72, Q98. Q99의 접속점이 소정전위로 고정되는 반도체기억장치.
  18. 제17항에 있어서,
    상기 복수의 메모리어레이 블록 각각이,
    행과 열방향으로 배치된 복수의 메모리셀(61,62)과,
    상기 복수의 메모리셀중 행방향의 메모리셀을 선택하는 복수의 워드선 WL과,
    상기 복수의 메모리셀중 열방향의 메모리셀을 선택하는 복수의 비트선 BL, /BL과를 포함하고,
    상기 소정전위가 비트선이 프리차지되는 프리차지전위를 포함하는 반도체기억장치.
  19. 행과 열방향으로 배치된 복수의 메모리셀(61,62)과,
    상기 복수의 메모리셀중 하나의 행방향과 열방향들의 메모리셀을 선택하는 복수의 선택선 WL, BL, /BL과,
    상기 복수의 선택선중 양단의 선택선의 외측에 배치되고, 상기 선택선과 실질적으로 동일한 형태를 갖는 더미 선택선 DWL, DBL과,
    상기 더미 선택선과 상기 복수의 선택선 사이에 배치되고, 상기 선택선과 실질적으로 동일한 형태를 가지는 스페어 선택선 SWL과를 포함하는 반도체기억장치.
  20. 제19항에 있어서,
    상기 선택선이, 상기 복수의 메모리셀중 행방향의 메모리셀을 선택하는 복수의 워드선을 포함하고,
    상기 더미 선택선이, 상기 워드선과 실질적으로 동일한 형태를 가지는 더미 워드선 DWL을 포함하며,
    상기 스페어 선택선이, 상기 워드선과 실질적으로 동일한 형태를 가지는 스페어 워드선 SWL을 포함하는 반도체기억장치.
  21. 제20항에 있어서,
    상기 복수의 메모리셀중 열방향의 메모리셀을 선택하는 복수의 비트선 BL, /BL과
    상기 비트선의 전위변동을 캔슬하기 위하여 상기 더미 워드선과 상기 스페어 워드선의 사이에 배치된 노이즈 캔슬 워드선 NCWL과를 또한 포함하는 반도체기억장치.
  22. 제19항에 있어서,
    상기 복수의 선택선이, 상기 복수의 메모리셀중 열방향의 메모리셀을 선택하는 복수의 비트선 BL, /BL을 포함하고,
    상기 더미 선택선이, 상기 비트선과 실질적으로 동일한 형태를 가지는 더미 비트선 DBL을 포함하며,
    상기 스페어 선택선이, 상기 비트선과 실질적으로 동일한 형태를 가지는 스페어 비트선을 포함하는 반도체기억장치.
  23. 행과 열방향으로 배치된 복수의 메모리셀(61,62)과,
    상기 복수의 메모리셀 중 행방향의 메모리셀을 선택하는 복수의 워드선 WL과,
    상기 복수의 메모리셀중 열방향의 메모리셀을 선택하는 복수의 비트선 BL, /BL과,
    상기 복수의 워드선중 양단의 워드선의 외측에 배치되고, 상기 워드선과 실질적으로 동일한 형태를 가지는 더미 워드선 DWL과,
    상기 비트선의 전위변동을 캔슬하기 위하여 상기 더미 워드선과 상기 복수의 워드선 사이에 배치되는 노이즈 캔슬 워드선 NCWL과를 포함하는 반도체기억장치.
  24. 기억정보를 위하여 행방향으로 배치된 복수의 메모리어레이 블록(1)과,
    상기 메모리어레이 블록으로부터 제공되는 정보신호를 증폭하기 위하여 상기 각 메모리어레이 블록의 일측에 배치되는 복수의 증폭수단(2a-2c)과를 포함하고,
    상기 복수의 증폭수단이,
    상기 복수의 메모리어레이 블록중 양단에 배치된 메모리어레이 블록의 하나를 선택적으로 접속하기위한 제1 및 제2접속수단 Q71, Q72, Q78, Q79, Q91, Q92, Q98, Q99과,
    상기 메모리어레이 블록이 접속되지 않은 증폭수단의 제1 및 제2접속수단 Q71, Q72, Q98, Q99의 각 접속점이 소정전위로 고정되는 반도체기억장치.
  25. 제24항에 있어서,
    상기 메모리어레이 블록 각각이,
    행과 열방향으로 배치된 복수의 메모리셀(80,81,90,91)과,
    상기 복수의 메모리셀중 행방향의 메모리셀을 선택하는 복수의 워드선 WL과,
    상기 복수의 메모리셀중 열방향의 메모리셀을 선택하는 복수의 비트선 BL, /BL과를 포함하고,
    상기 소정전위가 비트선이 프리차지되는 프리차지전위를 포함하는 반도체기억장치.
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