KR100411917B1 - 저소비 전류에 의해 고속으로 동작하는 반도체 기억 장치 - Google Patents

저소비 전류에 의해 고속으로 동작하는 반도체 기억 장치 Download PDF

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KR100411917B1
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Abstract

본 발명에 따르면, 정규 비트선(BL, /BL)과 리프레쉬 비트선(RBL, /RBL) 각각에 열 선택 게이트(CSG, RCSG)를 마련한다. 리프레쉬 요구와 데이터 액세스 지시가 동일 행에 대해서 실행될 때, 리프레쉬 및 데이터 액세스 중의 어느 1개가 일찍 지시되었는지를 판단하고, 그 판단 결과에 따라 정규 비트선쌍 및 리프레쉬 비트선쌍 중의 한쪽을 내부 데이터선(IOL, /IOL)에 접속한다.
따라서, 리프레쉬와 통상 액세스가 경합해도 액세스 시간이 증대하는 일이 없는 반도체 기억 장치가 제공된다.

Description

저소비 전류에 의해 고속으로 동작하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE OPERATING AT HIGH SPEED WITH LOW CURRENT CONSUMPTION}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 저소비 전류에 의해 고속으로 동작하는 대기억 용량의 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 하나로서 다이나믹 랜덤 액세스 메모리((DRAM)가 알려져 있다. 이 DRAM은 캐패시터에 전하의 형태로 정보를 기억하고, 이 캐패시터의 축적 전하를 액세스 트랜지스터를 거쳐서 대응하는 비트선에 판독한 후, 센스 앰프 회로에 의해 증폭하여 데이터를 판독한다.
이러한 DRAM에 있어서는 메모리 셀은 1트랜지스터/1캐패시터로 구성되기 때문에, 그의 점유 면적이 작아 대기억 용량의 메모리를 소점유 면적으로 실현할 수 있다.
한편, 최근의 반도체 기억 장치의 고속 동작, 소비 전류의 저감 및 처리 시스템의 소형화 등의 목적을 위해서, 이 반도체 기억 장치의 소자의 미세화가 실행된다. 이 소자의 미세화에 따라 메모리 셀 캐패시터의 면적도 작아지고, 따라서 용량값이 작아진다. 메모리 셀 캐패시터의 용량값이 작아지면, 캐패시터에 대해서 동일 전압 레벨의 데이터를 기입하더라도 유지 전하량이 저감된다. 이러한 유지전하량의 저감을 보상하기 위해서, 주기적으로 리프레쉬 동작이 실행된다. 이 리프레쉬 동작에 있어서 메모리 셀 캐패시터에 저장된 데이터를 비트선에 판독한 후 센스 앰프에 의해 증폭하고, 이 증폭 데이터를 본래의 캐패시터에 재기입한다.
따라서, 미세화된 소자에 있어서 데이터 유지 특성이 열화한 경우, 이러한 데이터 유지 특성의 열화를 보상하기 위해서는 리프레쉬 주기를 짧게 할 필요가 있다. 그러나, 리프레쉬 주기를 짧게 한 경우, 리프레쉬 동작 동안에 외부의 처리 장치는 이 DRAM으로 액세스할 수 없어 처리 시스템의 성능이 저하한다.
또, 리프레쉬 간격이 짧아진 경우, 리프레쉬 동작을 위한 소비 전류가 증가된다. 특히, 배터리 구동형 휴대 기기 등의 데이터 유지 모드(예를 들면, 슬립 모드)에 있어서 요구되는 저(低)대기(stanby) 전류 조건을 만족시킬 수 없고, 이러한 저소비 전류가 요구되는 배터리 구동형의 휴대 기기 등의 용도로 적용할 수 없게 된다.
이러한 DRAM의 리프레쉬의 문제를 해소하는 방법의 하나로서 DRAM을 SRAM(Static Random Access Memory)과 같이 동작시키는 의사(pseudo) SRAM(PSRAM)이 알려져 있다. 이 PSRAM에 있어서는 메모리 액세스 사이클중 1사이클 내에서 통상의 데이터의 기입/판독을 실행하는 사이클과 리프레쉬를 실행하는 리프레쉬 사이클이 연속해서 실행된다. 1개의 액세스 사이클시에 리프레쉬가 실행되기 때문에, 외부 액세스에 대해서 리프레쉬를 숨길 수 있어 DRAM을 외관상 SRAM으로서 동작시킬 수 있다.
그러나, PSRAM의 경우 1액세스 사이클 내에서 2개의 사이클을 실행할 필요가 있고, 사이클 시간을 짧게 할 수 없게 된다는 문제가 생긴다. 특히, 현재의 0.18㎛ 레벨의 제조 기술에 있어서는 SRAM에 필요하게 되는 70∼80나노초(㎱)의 동작 사이클을 실현하는 것은 곤란하다.
이러한 리프레쉬를 외부 액세스와 독립적으로 실행하기 위한 구성이 예를 들면 일본 특허 공개 평성 제 2-21488 호 공보, 일본 특허 공개 소화 제 61-11993 호 공보 및 일본 특허 공개 소화 제 55-153194 호 공보 등에 개시되어 있다.
도 50은 종래의 다이나믹형 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면이다. 도 50에 있어서 메모리 셀 MC의 각 행에 대응하여 정규 워드선 WL 및 리프레쉬 워드선 RWL이 배치된다. 도 50에 있어서는 2행의 정규 워드선 WL0 및 WL1과 2행의 리프레쉬 워드선 RWL0 및 RWL1을 도시하고, 또는 2개의 메모리 셀 MC0 및 MC1을 대표적으로 도시한다. 이들 메모리 셀 열에 대응하여 정규 비트선 BL 및 /BL와 리프레쉬 비트선 RBL 및 /RBL가 배치된다.
메모리 셀 MC(MC0, MC1)는 데이터 액세스용 트랜지스터 Tr1, 리프레쉬용 액세스 트랜지스터 Tr2 및 정보를 기억하는 캐패시터 C를 포함한다. 이 캐패시터 C의 주전극 노드(기억 노드) SN이 액세스 트랜지스터 Tr1 및 Tr2에 공통으로 결합된다. 메모리 셀 MC0에 있어서는 액세스 트랜지스터 Tr1이 정규 워드선 WL0 상의 신호에 응답하여 기억 노드 SN을 정규 비트선 BL에 결합하고, 리프레쉬용 액세스 트랜지스터 Tr2가 리프세쉬 워드선 RWL0의 신호에 응답하여 기억 노드 SN을 리프레쉬 비트선 RBL에 접속한다.
메모리 셀 MC1에 있어서는 통상 액세스 트랜지스터 Tr1이 정규 워드선 WL1 상의 신호에 응답하여 기억 노드 SN을 비트선 /BL에 결합하고, 리프레쉬용 액세스 트랜지스터 Tr2가 리프레쉬 워드선 RWL1 상의 신호에 응답하여 기억 노드 SN을 리프레쉬 비트선 /RBL에 결합한다.
리프레쉬 비트선 RBL 및 /RBL에 대해서는 리프레쉬 센스 앰프 활성화 신호 φRS에 응답하여 활성화되는 리프레쉬 센스 앰프 RSA가 배치되고, 정규 비트선 BL 및 /BL에는 센스 앰프 활성화 신호 φS의 활성화에 응답하여 활성화되는 센스 앰프 SA가 접속된다. 정규 비트선 BL 및 /BL는 열 선택 신호 Y에 응답하는 열 선택 게이트 CSG를 거쳐서 내부 데이터선쌍 IOP에 결합된다.
이 도 50에 도시되는 구성에 있어서 통상의 데이터 액세스시에 있어서는 정규 워드선 WL(WL0, WL1)을 선택 상태로 구동한다. 이 경우에는 메모리 셀 MC (MC0, MC1)의 기억 데이터가 비트선 BL 또는 /BL에 판독된다. 다음에, 이 정규 비트선 BL 및 /BL 상에 판독된 데이터를 (정규) 센스 앰프 SA에 의해 차동 증폭한다. 그 후, 열 선택 신호 Y에 의해 열 선택 게이트 CSG를 도통 상태로 해서 정규 비트선 BL 및 /BL를 내부 데이터선쌍 IOP에 결합하고, 데이터의 기입/판독이 실행된다.
이 데이터 액세스 동작과는 비동기로 리프레쉬 워드선 RWL(RWL0, RWL1)을 선택 상태로 구동한다. 이 경우, 메모리 셀 MC(MC0, MC1)의 기억 데이터가 리프레쉬 비트선 RBL 및 /RBL에 판독되고, 리프레쉬 센스 앰프 RSA에 의해 메모리 셀 데이터가 차동 증폭되어 래치되며, 다시 본래의 메모리 셀에 재기입된다.
따라서, 리프레쉬 동작을 데이터 액세스 동작과는 비동기로 내부에서 실행할 수 있고, 따라서 외부에 대해서는 이 반도체 기억 장치내의 리프레쉬 동작을 숨길 수 있고, 내부에서의 리프레쉬 주기에 관계없이 이 반도체 기억 장치로 액세스할 수 있다.
도 50에 도시하는 바와 같이, 데이터 액세스를 실행하기 위한 정규 비트선쌍BL 및 /BL와 리프레쉬를 실행하기 위한 리프레쉬 비트선 RBL 및 /RBL를 별도로 마련하는 것에 의해서, 데이터 액세스와 리프레쉬를 비동기로 실행할 수 있다.
그러나, 이 동일한 메모리 셀에 대해서 센스 동작 전에 리프레쉬 및 데이터 액세스가 동시에 실행된 경우에는 이하의 문제가 발생한다. 즉, 예를 들면 정규 워드선 WL0 및 리프레쉬 워드선 RWL0이 동시에 선택 상태로 구동된 경우, 액세스 트랜지스터 Tr1 및 Tr2에 의해 캐패시터 C가 비트선 BL 및 RBL에 결합된다. 이들 비트선 BL 및 RBL은 거의 동일한 기생 용량을 갖고 있다. 따라서, 이 캐패시터 C에 축적된 전하가 비트선 BL 및 RBL로 분산해서 전달된다. 즉, 비트선 BL의 전압변화는 이 경우 1/2배로 된다. 센스 앰프 SA는 도 51에 도시하는 바와 같이, 비트선 BL 및 /BL의 전압차(판독 전압) ΔV를 증폭하고 있다. 따라서, 이 센스 앰프 SA가 동작하기 전에 캐패시터 C가 비트선 BL 및 RBL에 접속된 경우, 도 51에 있어서 점선으로 도시하는 바와 같이 판독 전압은 ΔV/2로 된다. 따라서, 센스 앰프 SA의 동작 마진이 작아져 정확한 데이터의 증폭을 실행할 수 없게 된다는 문제가 발생한다.
또, 센스 앰프 SA 및 RSA가 동시에 활성화되는 경우, 이들 센스 앰프 SA 및 RSA는 메모리 셀 MC0의 액세스 트랜지스터 Tr1 및 Tr2를 거쳐서 공통으로 결합되기 때문에, 이들 센스 앰프 SA 및 RSA의 동작 특성에 따라 역방향으로 메모리 셀 데이터의 판독이 실행된 경우(판독 전압이 작기 때문에) 데이터의 오(誤)판독이 발생한다.
이러한 데이터 액세스 동작과 리프레쉬 동작의 경합을 방지하기 위해서, 일본 특허 공개 평성 제 2-21488 호 공보에 있어서는 데이터 액세스시에 있어서 리프레쉬 동작을 정지시키는 구성이 개시되어 있다. 즉, 도 52에 도시하는 바와 같이 정규 워드선 WL이 선택되면, 정규 비트선 BL 및 /BL의 센스 동작이 완료할 때까지의 기간에 리프레쉬 인에이블 신호 /REN를 비활성 상태로 하고, 그 동안에 리프레쉬 동작을 금지시키고 있다.
따라서, 이 경우 데이터 액세스가 리프레쉬보다 먼저 실행될 때에는 데이터의 경합을 방지하여 데이터 액세스를 실행할 수 있다. 그러나, 리프레쉬가 먼저 실행되었을 때 데이터 액세스가 계속해서 실행되는 경우에 대해서는 이 선행 기술은 전혀 고려하고 있지 않다. 따라서, 이 경우 리프레쉬가 먼저 실행되고 데이터 액세스가 계속해서 실행되는 경우에 데이터의 경합을 회피할 수 없고, 판독 전압이 작아져 정확한 데이터의 판독 및 리프레쉬를 실행할 수 없게 된다는 문제가 발생한다.
본 발명의 목적은 사이클 시간을 데이터 유지 특성을 저하시키지 않고 단축할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 리프레쉬 및 정규 행 선택이 동시에 실행되는 경우에 있어서도 액세스 시간을 증대시키지 않고 정확하게 데이터의 액세스를 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 어레이부의 구성을 도시한 도면,
도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,
도 3은 본 발명의 실시예 1에 따른 반도체 기억 장치의 통상 액세스시의 동작을 도시한 신호 파형도,
도 4는 본 발명의 실시예 1에 따른 반도체 기억 장치의 리프레쉬시의 동작을 도시한 신호 파형도,
도 5는 도 1에 있어서의 반도체 기억 장치의 워드선 다중 선택시의 동작을 도시한 신호 파형도,
도 6은 도 2에 도시된 재정(裁定) 회로의 동작을 도시한 신호 파형도,
도 7은 도 2에 도시된 리프레쉬 타이머의 구성을 개략적으로 도시한 도면,
도 8은 도 2에 도시된 리프레쉬 지시 신호 발생 회로의 구성을 개략적으로 도시한 도면,
도 9는 도 2에 도시된 리프레쉬 지시 신호 발생 회로의 다른 구성을 개략적으로 도시한 도면,
도 10은 도 2에 도시된 재정 회로의 구성을 도시한 도면,
도 11은 도 2에 도시된 정규 행계 제어 회로 및 리프레쉬 행계 제어 회로의 구성을 도시한 도면,
도 12는 도 10 및 도 11에 도시된 행계 제어 회로 및 재정 회로의 동작을 도시한 신호 파형도,
도 13은 도 2에 도시된 열 선택 제어 회로의 구성을 개략적으로 도시한 도면,
도 14는 도 13에 도시된 일치 검출 회로의 구성을 도시한 도면,
도 15는 도 13에 도시된 전환 회로의 구성을 도시한 도면,
도 16은 본 발명의 실시예 2에 따른 반도체 기억 장치의 어레이부의 구성을 도시한 도면,
도 17은 도 16에 도시된 메모리 유닛의 기억 노드쌍의 경시 전압 변화를 도시한 도면,
도 18은 도 16에 있어서의 메모리 유닛의 비트선 판독 전압을 개략적으로 도시한 도면,
도 19는 도 16에 도시된 메모리 유닛의 기생 게이트 용량을 도시한 도면,
도 20은 도 19에 도시된 메모리 유닛의 동작을 도시한 신호 파형도,
도 21은 본 발명의 실시예 3에 따른 반도체 기억 장치의 메모리 셀의 레이아웃을 개략적으로 도시한 도면,
도 22는 도 21에 도시된 메모리 셀 캐패시터의 단면 구조를 개략적으로 도시한 도면,
도 23은 본 발명의 실시예 4에 따른 메모리 셀 캐패시터의 단면 구조를 개략적으로 도시한 도면,
도 24는 본 발명의 실시예 5에 따른 메모리 셀 캐패시터의 단면 구조를 개략적으로 도시한 도면,
도 25는 도 24에 도시된 메모리 셀의 레이아웃을 개략적으로 도시한 도면,
도 26은 본 발명의 실시예 6에 따른 메모리 셀 캐패시터의 단면 구조를 개략적으로 도시한 도면,
도 27은 본 발명의 실시예 7에 따른 반도체 기억 장치의 메모리 셀의 레이아웃을 개략적으로 도시한 도면,
도 28a 및 도 28b는 도 27에 도시된 정규 및 리프레쉬 비트선의 컨택트부의 구성을 개략적으로 도시한 도면,
도 29는 본 발명의 실시예 8에 따른 반도체 기억 장치의 어레이부의 레이아웃을 개략적으로 도시한 도면,
도 30a 및 도 30b는 도 29에 도시된 정규 및 리프레쉬 비트선의 컨택트 영역의 구조를 개략적으로 도시한 도면,
도 31은 본 발명의 실시예 9에 따른 메모리 셀의 레이아웃을 개략적으로 도시한 도면,
도 32는 본 발명의 실시예 10에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면,
도 33은 도 32에 도시된 센스 앰프대 및 메모리 블럭의 구성을 더 상세하게 도시한 도면,
도 34는 도 33에 도시된 블럭 선택 신호를 발생하는 부분의 구성을 개략적으로 도시한 도면,
도 35는 도 33에 도시된 메모리 셀의 정규 및 리프레쉬 비트선의 배치를 개략적으로 도시한 도면,
도 36은 본 발명의 실시예 11에 따른 내부 칩 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면,
도 37은 도 36에 도시된 회로의 동작을 도시한 신호 파형도,
도 38은 본 발명의 실시예 11의 변경예 1의 구성을 개략적으로 도시한 도면,
도 39는 도 38에 도시된 회로의 동작을 도시한 신호 파형도,
도 40은 본 발명의 실시예 11의 변경예 2의 동작을 도시한 신호 파형도,
도 41은 본 발명의 실시예 12에 따른 내부 칩 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면,
도 42는 본 발명의 실시예 12에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,
도 43은 도 40에 도시된 어드레스 변환 회로의 구성을 도시한 도면,
도 44는 본 발명의 실시예 12에 따른 모드 변환 회로의 구성을 도시한 도면,
도 45는 본 발명의 실시예 12에 따른 재정 회로의 구성을 도시한 도면,
도 46은 도 42∼도 45에 도시된 회로의 동작을 도시한 신호 파형도,
도 47은 본 발명의 실시예 12에 있어서의 열 선택 제어 회로에 포함되는 전환 회로의 구성을 도시한 도면,
도 48은 본 발명의 실시예 12의 변경예를 개략적으로 도시한 도면,
도 49는 본 발명의 실시예 13에 따른 반도체 집적 회로 장치의 구성을 개략적으로 도시한 도면,
도 50은 종래의 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면,
도 51은 도 50에 도시된 반도체 기억 장치의 동작을 도시한 신호 파형도,
도 52는 종래의 반도체 기억 장치의 리프레쉬/통상 액세스 재정 동작을 도시한 신호 파형도.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 정규(正規) 행계 회로
3 : 리프레쉬 행계 회로 4 : 열 선택 회로
5 : 리프레쉬 타이머 10 : 입력 버퍼 회로
11 : 리프레쉬 지시 신호 발생 회로
12 : 재정 회로 13 : 정규 행계 제어 회로
14 : 리프레쉬 행계 제어 회로 15 : 열 선택 제어 회로
본 발명에 따른 반도체 기억 장치는 행렬 형상으로 배열되는 복수의 메모리 셀, 메모리 셀의 열에 대응하여 배치되고 각각에 대응하는 열의 메모리 셀이 접속되며 또한 각각이 제 1 정규 비트선과 제 2 정규 비트선을 갖는 복수의 정규 비트선쌍, 메모리 셀의 열에 대응하여 배치되고 각각에 대응하는 열의 메모리 셀이 접속되며 또한 각각이 제 1 리프레쉬 비트선과 제 2 리프레쉬 비트선을 갖는 복수의 리프레쉬 비트선쌍을 구비한다. 이들 복수의 메모리 셀의 각각은 대응하는 정규 비트선쌍의 제 1 및 제 2 정규 비트선의 한쪽과 기억 노드의 사이에 배치되는 제 1 트랜지스터 및 기억 노드와 대응하는 열의 제 1 및 제 2 리프레쉬 비트선의 한쪽 사이에 접속되는 제 2 트랜지스터를 포함한다.
본 발명에 따른 반도체 기억 장치는 메모리 셀의 행에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀의 제 1 트랜지스터가 접속되는 복수의 정규 워드선, 메모리 셀의 행에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀의 제 2 트랜지스터가 접속되는 복수의 리프레쉬 워드선, 리프레쉬 어드레스에 따라 복수의 리프레쉬 워드선의 어드레스 지정된 리프레쉬 워드선을 선택하기 위한 리프레쉬 행 선택 회로, 외부 어드레스에 따라 복수의 정규 워드선으로부터 어드레스 지정된 정규 워드선을 선택하기 위한 정규 행 선택 회로, 리프레쉬 어드레스와 외부 어드레스의 일치/불일치를 판정하기 위한 판정 회로, 리프레쉬 요구 신호와 메모리 셀 선택 사이클 개시 지시 신호의 활성화 타이밍을 비교하기 위한 비교 회로, 판정 회로가 일치를 검출하고 또한 비교 회로가 리프레쉬 요구 신호의 활성화가 빠르다는 것을 나타낼 때에 리프레쉬 비트선쌍을 거쳐서 데이터의 액세스를 하기 위한 액세스 수단을 더 포함한다.
리프레쉬 어드레스와 외부 어드레스가 동일 행을 지정하고 있을 때에는 리프레쉬 요구가 일찍 발생된 경우에 리프레쉬 비트선쌍을 거쳐서 데이터 액세스를 하는 것에 의해서, 가령 리프레쉬 동작과 데이터 액세스 동작의 중재가 실행되는 경우에 있어서도 데이터 액세스를 대기할 필요가 없어 고속으로 데이터 액세스(데이터의 기입/판독)를 실행할 수 있다.
또, 내부에서 리프레쉬 동작이 외부 액세스와는 비동기로 실행되기 때문에, 외부 장치는 이 리프레쉬 동작을 고려하지 않고 고속으로 데이터 액세스를 실행할 수 있어 고속의 처리 시스템을 구축할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 어레이부의 구성을 도시한 도면이다. 도 1에 있어서는 1개의 메모리 셀 열에 대응하여 배치되는 비트선쌍에 대응하는 부분의 구성을 도시하고 있다. 여기서, 이하의 설명에 있어서 「메모리 셀 열」은 1개의 열 선택 신호 Y 및 YR에 의해 선택되는 메모리 셀 열을 나타낸다.
도 1에 있어서 메모리 셀 MC1-MCn이 n행에 배치된다. 메모리 셀 MC1-MCn에대해 공통으로 정규 비트선쌍 BL 및 /BL와 리프레쉬 비트선쌍 RBL 및 /RBL가 배치된다. 또, 메모리 셀의 행에 대응하여 리프레쉬 워드선 RWL1-RWLn과 정규 워드선 WL1-WLn이 배치된다. 따라서, 메모리 셀의 1행에 리프레쉬 워드선 WL 및 정규 워드선 WL이 배치된다.
메모리 셀 MC1-MCn의 각각은 정보를 기억하기 위한 캐패시터 Cs와 액세스용의 트랜지스터 NQ 및 RQ를 포함한다. 캐패시터 Cs는 기억 노드 SN과 셀 플레이트 노드 CP 사이에 접속된다. 이 셀 플레이트 노드 CP에는 예를 들면 어레이 전원 전압의 1/2배의 중간 전압이 인가된다.
정규 액세스 트랜지스터 NQ는 대응하는 정규 워드선 WL(WL1-WLn 상의 신호선 선택 신호 φWL(φWL1-φWLn)에 응답하여 기억 노드 SN을 대응하는 정규 비트선 BL (또는 /BL)에 결합한다. 리프레쉬 액세스 트랜지스터 RQ는 대응하는 리프레쉬 워드선 RWL(RWL1-RWLn) 상의 리프레쉬 워드선 구동 신호 φRWL(φRWL1-φRWLn)에 응답하여 기억 노드를 대응하는 리프레쉬 비트선 RBL(또는 /RBL)에 결합한다. 메모리 셀 MC1-MCn은 비트선 BL 및 RBL과 워드선 WL 및 RWL의 교차부 또는 비트선 /BL 및/RBL와 워드선 WL 및 RWL의 교차부에 대응하여 배치된다.
정규 비트선 BL 및 /BL에 대해서는 센스 앰프 SA가 마련되고, 리프레쉬 비트선 RBL 및 /RBL에는 리프레쉬 센스 앰프 RSA가 배치된다. 이들 센스 앰프 SA 및 리프레쉬 센스 앰프 RSA는 각각 센스 앰프 활성화 신호 φS, /φS 및 리프레쉬 센스 앰프 활성화 신호 φRS, /φRS에 따라 활성화되고, 활성화시에 대응하는 비트선쌍의 전압을 차동 증폭하고 또한 래치한다.
정규 비트선 BL 및 /BL에 프리차지 지시 신호 φPR 및 이퀄라이즈(등화) 지시 신호 φEQ에 따라 활성화되고 정규 비트선 BL 및 /BL를 소정의 프리차지 전압 VBL로 프리차지하고 또한 이퀄라이즈하는 정규 비트선 프리차지/이퀄라이즈 회로 PEQ가 더 마련되고, 리프레쉬 비트선 RBL 및 /RBL에 리프레쉬 프리차지 지시 신호 φRPR 및 리프레쉬 이퀄라이즈 지시 신호 φREQ에 따라 활성화되고 활성화시에 리프레쉬 비트선 RBL 및 /RBL를 비트선 프리차지 전압 VBL로 프리차지하고 또한 이퀄라이즈하는 리프레쉬 비트선 프리차지/이퀄라이즈 회로 RPEQ가 더 마련된다.
비트선 프리차지/이퀄라이즈 회로 PEQ는 프리차지 지시 신호 φPR의 활성화에 응답하여 도통하고 정규 비트선 BL 및 /BL로 프리차지 전압 VBL을 전달하는 프리차지용 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) T2 및 T3과 이퀄라이즈 지시 신호 φEQ에 응답하여 도통하고 비트선 BL 및 /BL를 전기적으로 단락시키는 이퀄라이즈용 MOS 트랜지스터 T1을 포함한다.
리프레쉬 비트선 프리차지/이퀄라이즈 회로 RPEQ는 리프레쉬 이퀄라이즈 지시 신호 φREQ에 응답하여 도통하고 리프레쉬 비트선 RBL 및 /RBL를 전기적으로 단락시키는 이퀄라이즈용 MOS 트랜지스터 RT1과 리프레쉬 프리차지 지시 신호 φRPR의 활성화에 응답하여 도통하고 리프레쉬 비트선 RBL 및 /RBL로 프리차지 전압 VBL을 전달하는 프리차지용 MOS 트랜지스터 RT2 및 RT3을 포함한다.
정규 비트선 BL 및 /BL에 대해서, (정규) 열 선택 신호 Y에 응답하여 도통하고 정규 비트선 BL 및 /BL를 내부 데이터선 IOL 및 /IOL에 접속하는 열 선택 게이트 CSG가 더 마련된다. 리프레쉬 비트선 RBL 및 /RBL에 대해서 리프레쉬 열 선택신호 RY에 따라 리프레쉬 비트선 RBL 및 /RBL를 내부 데이터선 IOL 및 /IOL에 결합하는 리프레쉬 열 선택 게이트 RCSG가 마련된다.
이들 열 선택 게이트 CSG 및 리프레쉬 열 선택 게이트 RCSG는 각각 비트선쌍 BL 및 /BL와 리프레쉬 비트선쌍 RBL 및 /RBL에 대응하여 마련된다.
이 도 1에 도시되는 구성에 있어서 정규 워드선 WL(예를 들면 WL1)이 선택된 경우에는 정규 워드선 구동 신호 φWL1이 H 레벨로 구동되고, 메모리 셀 MC1의 정규 액세스 트랜지스터 NQ가 도통하고, 그의 기억 노드 SN이 정규 비트선 BL에 결합되고, 캐패시터 Cs의 축적 전하가 정규 비트선 BL로 전달된다. 그 후, 센스 앰프 SA가 센스 앰프 활성화 신호 φS, /φS의 활성화에 따라 활성화되어 비트선 BL 및 /BL의 전압을 차동 증폭한다. 상보(complementary)의 비트선 /BL에는 메모리 셀은 접속되어 있지 않기 때문에, 비트선 /BL는 프리차지 전압 VBL 레벨이다.
한편, 리프레쉬 워드선 RWL(예를 들면 RWL1)이 선택된 경우에는 리프레쉬 워드선 구동 신호 φRW1이 선택 상태로 구동되고, 메모리 셀 MC1의 리프레쉬 액세스 트랜지스터 RQ가 온 상태로 되고, 메모리 셀 캐패시터 Cs의 축적 전하가 리프레쉬 비트선 RBL에 판독된다. 다음에, 리프레쉬 센스 앰프 활성화 신호 φRS, /φRS가 활성화되고 리프레쉬 센스 앰프 RSA가 활성화되어, 리프레쉬 비트선 RBL 및 /RBL의 전압을 차동 증폭한다.
다른 행이 선택되고 있는 경우 예를 들면 정규 워드선 WL1과 리프레쉬 워드선 RWL2가 선택되고 있는 경우에는 메모리 셀 MC1의 기억 데이터는 비트선 BL 및/BL에 판독되어 센스 앰프 SA에 의해 증폭되고 래치된다. 메모리 셀 MC2의 기억데이터는 리프레쉬 비트선 RBL 및 /RBL에 판독되어 리프레쉬 센스 앰프 RSA에 의해 증폭되고 래치된다. 따라서, 다른 행에 대해서 동시에 또는 병행해서 데이터 액세스와 리프레쉬가 실행되는 경우에는 이들 리프레쉬 비트선 RBL 및 /RBL와 정규 비트선 BL 및 /BL는 따로따로 마련되어 있기 때문에, 데이터의 충돌은 발생하지 않고 외부로부터 액세스를 실행할 수 있다. 이 경우에는 정규 열 선택 신호 Y가 선택 상태로 구동되고, 정규 비트선 BL 및 /BL가 내부 데이터선 IOL 및 /IOL에 결합된다.
한편, 동일 행으로 액세스한 경우에는 센스 동작이 충돌하지 않도록 행 선택 동작을 중재할 필요가 있다. 이 중재 동작에 있어서 리프레쉬 동작이 먼저 실행되거나 또는 통상의 데이터 액세스가 먼저 실행된다. 리프레쉬 요구가 먼저 발행된 경우에는 리프레쉬 열 선택 신호 RY를 선택 상태로 구동하고 리프레쉬 비트선 RBL 및 /RBL를 내부 데이터선 IOL 및 /IOL에 결합한다. 따라서, 이 중재 동작이 실행되고 있는 경우에 있어서도 이 중재 기간을 대기해서 열 선택을 실행할 필요가 없어 고속 액세스를 실현할 수 있다.
도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 2에 있어서 반도체 기억 장치는 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(1), 외부로부터의 어드레스 신호(외부 어드레스) ADD에 따라 메모리 셀 어레이(1)의 어드레스 지정된 행에 대응하는 정규 워드선을 선택하기 위한 정규 행계 회로(2), 메모리 셀 어레이(1)의 리프레쉬 행에 대응하는 리프레쉬 워드선을 리프레쉬 어드레스 RFADD에 따라 선택하기 위한리프레쉬 행계 회로(3), 외부로부터의 칩 인에이블 신호(메모리 셀 선택 사이클 개시 지시 신호) /CEex를 수신하여 내부 칩 인에이블 신호(메모리 셀 선택 지시 신호) CE를 생성하는 입력 버퍼 회로(10), 소정의 시간 간격으로 리프레쉬 요구 신호 φREQ를 발행하는 리프레쉬 타이머(5), 리프레쉬 요구 신호 φREQ의 활성화에 응답하여 리프레쉬 지시 신호 RREQ를 생성하는 리프레쉬 지시 신호 발생 회로(11), 내부 칩 인에이블 신호 CE와 리프레쉬 지시 신호 RREQ에 따라 정규 행계 제어 회로(13) 및 리프레쉬 행계 제어 회로(14) 중의 한쪽을 먼저 활성화시키기 위한 재정 회로(arbitrating circuit)(12)를 포함한다.
이 재정 회로(12)는 내부 칩 인에이블 신호 CE 및 리프레쉬 지시 신호 RREQ 중의 어느 1개가 빠른 타이밍에서 활성화되었는지에 따라, 정규 행계 제어 회로(13) 및 리프레쉬 행계 제어 회로(14)에 대한 행 선택 동작 지시 신호(활성화 신호) NOR 및 REF 중의 한쪽을 활성화시킨다. 내부 칩 인에이블 신호 CE가 빠른 타이밍에서 활성화된 경우에는 이 재정 회로(12)는 정규 행 활성화 신호 NOR을 활성화하여 정규 행계 제어 회로(13)에 인가한다. 리프레쉬 지시 신호 RREQ가 빠른 타이밍에서 활성화된 경우에는 재정 회로(12)는 리프레쉬 활성화 신호 REF를 활성화하여 리프레쉬 행계 제어 회로(14)에 인가한다. 리프레쉬 지시 신호 RREQ는 리프레쉬 요구 신호 φREQ의 발행에 응답하여 활성화되고, 리프레쉬 행계 제어 회로(14)에 있어서 리프레쉬 동작이 완료하면 비활성화된다.
정규 행계 제어 회로(13) 및 리프레쉬 행계 제어 회로(14)는 리프레쉬 동작과 정규 로우 액세스(행 선택)가 중첩할 때, 각각 센스 동작 완료후에 상대방을 인에이블한다. 정규 행계 제어 회로(13)는 내부 칩 인에이블 신호 CE의 활성화시에 인에이블되고, 재정 회로(12)의 제어하에서 선택적으로 활성화되어 정규 행계 제어 신호를 발생해서 정규 행계 회로(2)에 인가한다. 리프레쉬 행계 제어 회로(14)는 리프레쉬 지시 신호 RREQ의 활성화시에 인에이블되고, 재정 회로(12)의 제어하에서 선택적으로 활성화된다.
또, 정규 행계 제어 회로(13)는 내부 칩 인에이블 신호 CE가 활성 상태에 있고 또한 정규 행 활성화 신호 NOR이 비활성 상태일 때에는 리프레쉬 행계 제어 회로(14)로부터의 리프레쉬 센스 앰프 활성화 신호의 활성화에 응답하여 활성화되어 정규 행계 제어 신호를 활성화시킨다. 한편, 리프레쉬 행계 제어 회로(14)는 리프레쉬 지시 신호 RREQ가 활성화되고, 리프레쉬 활성화 신호 REF가 비활성 상태인 경우에는 정규 행계 제어(13)로부터의 정규 센스 앰프 활성화 신호의 활성화에 응답하여 리프레쉬 행계 제어 신호를 활성화시킨다.
이 반도체 기억 장치는 또, 메모리 셀 어레이(1)의 각 열(정규 비트선쌍 및 리프레쉬 비트선쌍)에 대응하여 마련되는 정규 열 선택 게이트 및 리프레쉬 열 선택 게이트를 포함하는 열 선택 회로(4), 리프레쉬 어드레스 신호 RFADD 및 외부로부터의 어드레스 신호 ADD의 일치/불일치와 재정 회로(12)로부터의 정규 행 활성화 신호 NOR 및 리프레쉬 활성화 신호 REF에 따라 선택적으로 정규 열 선택 신호 Y 및 리프레쉬 열 선택 신호 RY 중의 한쪽을 생성해서 열 선택 회로(4)에 인가하는 열 선택 제어 회로(15)를 포함한다.
열 선택 제어 회로(15)는 외부 어드레스 ADD에 포함되는 열 어드레스를 디코드하는 컬럼 디코더를 포함한다. 통상의 데이터 액세스와 리프레쉬 동작이 병행해서 실행되고 또한 동일 행에 대해서 이들 리프레쉬 및 정규 행 선택이 실행되는 경우, 열 선택 제어 회로(15)는 이 정규 행 선택 활성화 신호 및 리프레쉬 활성화 신호 REF에 따라 빨리 지시가 실행된 동작에 대한 열 선택 신호 Y 또는 RY를 활성화시킨다. 따라서, 리프레쉬가 먼저 실행되고 있는 경우에 동일 행이 선택되고 있는 경우에는 리프레쉬 열 선택 게이트에 대한 리프레쉬 열 선택 신호 RY가 외부 어드레스 ADD에 따라 생성된다. 반대의 경우에는 열 선택 신호 Y가 외부 어드레스 ADD에 따라 생성되어 열 선택 회로(4)로 인가된다.
다음에, 각 부의 구성 및 동작에 대해서 설명한다. 우선, 데이터 액세스 및 리프레쉬의 재정을 실행하는 회로의 동작 및 구성에 대해서 설명한다.
도 3은 통상 데이터 액세스 동작시의 신호 파형을 도시한 도면이다. 도 3에 있어서 통상 액세스 동작시에 있어서는 리프레쉬 지시 신호 RREQ는 비활성 상태의 L 레벨로 유지된다. 외부로부터의 칩 인에이블 신호 /CEex가 L 레벨로 되면, 입력 버퍼 회로(10)가 내부 칩 인에이블 신호 CE를 H 레벨로 상승시킨다. 재정 회로(12)는 내부 칩 인에이블 신호의 활성화에 따라 정규 행 활성화 신호 NOR을 활성화시킨다. 정규 행 제어 회로(13)는 내부 칩 인에이블 신호 CE와 정규 행 활성화 신호 NOR에 따라 워드선 구동 타이밍 신호 φWLX 및 센스 앰프 활성화 신호 φS를 순차 활성화하여 정규 행계 회로(2)에 인가한다. 정규 행계 회로(2)가 이 워드선 구동 타이밍 신호 φWLX에 따라 어드레스 신호 AD에 의해 지정된 워드선을 선택 상태로 구동하고, 선택 워드선에 접속되는 메모리 셀의 데이터가 판독된다. 다음에, 센스 앰프 활성화 신호 φS(및 /φS)의 활성화에 따라 센스 앰프가 활성화되고, 비트선 BL 및 /BL의 전압이 차동 증폭된다.
열 선택 제어 회로(15)는 정규 행 활성화 신호 NOR이 활성 상태에 있고 리프레쉬 활성화 신호 REF가 비활성 상태에 있기 때문에, 이 어드레스 신호 ADD에 포함되는 열 어드레스를 디코드하고, 정규 열 선택 신호 Y를 생성하여 열 선택 회로(4)에 인가한다. 정규 비트선쌍이 선택되어 내부 데이터선에 접속되고, 선택 열에 대해서 데이터의 기입 또는 판독이 실행된다.
외부로부터의 칩 인에이블 신호 /CEex가 H 레벨로 되면 1개의 액세스 사이클이 완료하고, 내부 칩 인에이블 신호 CE가 비활성화되며, 따라서, 재정 회로(12)는 정규 행 활성화 신호 NOR을 L 레벨의 비활성 상태로 구동한다. 이 정규 행 활성화 신호 NOR의 비활성화에 따라 워드선 구동 타이밍 신호 φWLX 및 센스 앰프 활성화 신호 φS가 비활성화되고, 정규 비트선 BL 및 /BL는 다시 본래의 프리차지 상태로 복귀한다.
이 반도체 기억 장치에 있어서 외부로부터의 칩 인에이블 신호 /CEex가 이용되어 메모리 셀로의 데이터의 액세스가 제어된다. 즉, 이 반도체 기억 장치는 의사 SRAM으로서 이용되고, 이 외부로부터의 칩 인에이블 신호 /CEex에 따라 어드레스 신호를 래치하고, 내부에서 행 어드레스 및 열 어드레스에 따라 행 선택 및 열 선택을 순차 실행하여 데이터 액세스를 실행한다.
도 4는 대기 상태(데이터 유지 모드 또는 통상 동작 모드시의 대기 사이클) 시에 있어서의 리프레쉬 동작을 도시한 신호 파형도이다. 이 대기 상태시에 있어서는 내부 칩 인에이블 신호 CE는 L 레벨의 비활성 상태에 있다. 따라서, 외부로부터의 데이터 액세스는 실행되지 않는다. 리프레쉬 타이머(5)가 소정의 시간 간격(예를 들면 16㎲)마다 리프레쉬 요구 신호 φREQ를 활성화시킨다. 이 리프레쉬 요구 신호 φREQ에 따라 리프레쉬 지시 신호 발생 회로(11)는 리프레쉬 지시 신호 RREQ를 활성화시킨다. 재정 회로(12)는 내부 칩 인에이블 신호 CE가 비활성 상태에 있기 때문에, 리프레쉬 지시 신호 RREQ의 활성화에 응답하여 리프레쉬 활성화 신호 REF를 활성화해서 리프레쉬 행계 제어 회로(14)에 인가한다.
리프레쉬 행계 제어 회로(14)는 리프레쉬 지시 신호 RREQ와 리프레쉬 활성화 신호 REF의 활성화에 따라 리프레쉬 워드선 구동 타이밍 신호 φRWLX 및 리프레쉬 센스 앰프 활성화 신호 φRS를 순차 활성화시킨다. 따라서, 리프레쉬 비트선 RBL 및 /RBL에 메모리 셀 데이터가 판독되고, 다음에 증폭되어 데이터의 재기입이 실행된다. 리프레쉬 지시 신호 RREQ는 이 리프레쉬 센스 앰프 활성화 신호 φRS가 활성화되고 나서 소정 시간 경과후에 L 레벨로 된다. 따라서, 리프레쉬 활성화 신호 REF가 비활성화되고, 리프레쉬 워드선 구동 타이밍 신호 φRWLX 및 리프레쉬 센스 앰프 활성화 신호 φRS가 비활성화되어, 리프레쉬 비트선 RBL 및 /RBL가 본래의 중간 전압 레벨로 복귀한다.
리프레쉬 동작시에 있어서는 데이터 액세스는 실행되지 않기 때문에, 열 선택 신호 Y 및 YR은 비선택 상태에 있다. 즉, 열 선택 제어 회로(15)는 비활성 상태로 유지된다.
재정 회로(12)는 이 리프레쉬 동작과 외부로부터의 데이터 액세스 동작(로우액세스 동작)이 경합할 때에 재정 동작을 실행하고, 정규 행계 제어 회로(13)에 대한 정규 행 활성화 신호 NOR 및 리프레쉬 행계 제어 회로(14)에 대한 리프레쉬 활성화 신호 REF 중의 한쪽을 활성화시킨다. 이 재정 동작에 의해, 이하의 이점이 얻어진다.
여기서, 도 5에 도시하는 바와 같이 외부로부터의 데이터 액세스가 시작되고, 다음에 리프레쉬 동작이 실행되는 상태를 고려한다. 이 경우, 우선 시각 ta에 있어서 정규 워드선 구동 타이밍 신호 φWLX가 선택 상태로 구동되고, 정규 비트선 BL 및 /BL로 메모리 셀의 기억 데이터가 전달된다. 여기서, 이 정규 비트선 BL 및 /BL의 전압차(판독 전압)를 ΔV로 한다.
계속해서, 시각 tb에 있어서 리프레쉬 워드선 선택 구동 타이밍 신호 φRWLX가 활성 상태로 구동된다. 리프레쉬 어드레스가 데이터 액세스의 로우 어드레스와 동일한 경우에는 동일 행의 메모리 셀이 선택되기 때문에, 이 메모리 셀 캐패시터 C의 축적 전하가 리프레쉬 비트선 RBL 및 /RBL로 전달된다. 이 메모리 셀의 캐패시터 C에 축적된 전하는 이미 정규 비트선 BL 및 /BL로 전달되어 있고, 이 전하가 재이동된다. 결과적으로, 메모리 셀 캐패시터 C의 축적 전하가 비트선 RBL 및 BL(또는 /BL 및 /RBL)로 전달된다. 따라서, 정규 비트선 BL 및 /BL의 전압차는 1/2배인 ΔV/2로 되고, 또 리프레쉬 비트선 RBL 및 /RBL의 전압차도 ΔV/2로 된다.
시각 tc에 있어서 정규 센스 앰프 활성화 신호 φS가 활성화될 때, 이 판독 전압 ΔV/2를 차동 증폭한다. 따라서, 이 판독 전압 ΔV/2가 센스 마진 이하인 경우에 센스 앰프가 오동작하고, 도 5에 도시하는 바와 같이 H 레벨 데이터 및 L 레벨 데이터를 반전시켜 센스 동작을 실행한다. 이 정규 센스 앰프의 센스 동작시에 있어서는 정규 액세스 트랜지스터 NQ 및 리프레쉬 액세스 트랜지스터 RQ에 의해 정규 비트선 BL 및 리프레쉬 비트선 RBL이 상호 접속되고, 이 정규 센스 앰프 SA가 정규 비트선 BL 및 리프레쉬 비트선 RBL을 동시에 구동할 필요가 생겨 센스 동작이 느려지게 된다. 이 경우, 정규 센스 앰프의 한쪽의 센스 노드에는 상보의 비트선 /BL가 접속될 뿐이며, 센스 노드의 부하가 불평형으로 되어 정확한 센스 동작을 실행할 수 없게 된다. 이 정규 센스 앰프의 센스 동작에 의해 또 메모리 셀이 접속되는 리프레쉬 비트선으로 전하가 유입하여 리프레쉬 비트선의 전압 레벨도 변화한다.
다음에, 시각 td에 있어서 리프레쉬 센스 앰프 활성화 신호 φRS가 활성화되고, 리프레쉬 센스 앰프가 센스 동작을 실행한다. 따라서, 이 경우 정규 센스 앰프에 의해서 오판독이 실행되고 있으며, 리프레쉬 센스 앰프도 잘못된 데이터의 증폭 동작을 실행한다.
따라서, 이 통상의 데이터 액세스 및 리프레쉬 동작이 센스 동작이 실행되기 전에 병행해서 실행된 경우, 비트선에 판독되는 판독 전압이 1/2배로 되어 정확하게 센스 동작을 실행할 수 없게 된다. 이러한 센스 앰프의 오동작을 방지하기 위해서 재정 회로(12)에 의한 재정 동작을 실행하고, 빠른 타이밍에서 활성화된 동작 모드에 대응하는 워드선(정규 워드선 또는 리프레쉬 워드선)을 선택 상태로 구동하여 그의 센스 동작이 완료한 후에 다른 쪽의 워드선의 선택 동작을 실행한다. 이것에 의해, 메모리 셀에서 판독된 판독 전압이 리프레쉬 비트선 및 정규 비트선으로 분산되는 것을 방지할 수 있어 정확한 센스 동작을 실행할 수 있다.
이것에 의해, 통상의 데이터 액세스 및 리프레쉬 동작이 병행해서 실행되고 또한 동일 행이 선택된 경우에 있어서도 정확하게 판독 전압을 ΔV로 해서 센스 동작을 실행할 수 있다.
도 6은 도 2에 도시된 재정 회로(12)의 동작을 도시한 신호 파형도이다. 도 6에 있어서 내부 칩 인에이블 신호 CE가 리프레쉬 지시 신호 RREQ보다 빠른 타이밍에서 활성화된 경우에는 재정 회로(12)는 정규 행 활성화 신호 NOR을 활성화시키고, 리프레쉬 활성화 신호 REF를 리프레쉬 지시 신호 RREQ가 활성화되더라도 비활성 상태로 유지한다. 이 경우에는 행계 제어 회로(13)가 활성화되고, 정규 행계 회로(2)에 의해 행 선택 및 센스 동작을 실행시킨다.
한편, 리프레쉬 지시 신호 RREQ가 내부 칩 인에이블 신호 CE보다 빠른 타이밍에서 활성화된 경우에는 재정 회로(12)는 리프레쉬 활성화 신호 REF를 리프레쉬 지시 신호 RREQ에 따라 활성화시킨다. 내부 칩 인에이블 CE가 활성화되더라도 재정 회로(12)는 정규 행 활성화 신호 NOR을 비활성 상태로 유지한다. 따라서, 리프레쉬 행계 제어 회로(14)가 활성화되고, 리프레쉬 행계 회로(3)에 의해 리프레쉬 동작을 실행한다.
즉, 재정 회로(12)는 내부 칩 인에이블 신호 CE와 리프레쉬 지시 신호 RREQ의 타이밍 관계에 따라 정규 행 활성화 신호 NOR과 리프레쉬 활성화 신호 REF 중의 한쪽을 활성화시킨다. 정규 행계 제어 회로(13)는 내부 칩 인에이블 신호 CE가 활성 상태에 있고 또한 정규 행 활성화 신호 NOR이 활성 상태일 때에는 소정의 타이밍에서 정규 워드선의 선택 및 센스 동작을 실행한다. 한편, 정규 행계 제어 회로(13)는 내부 칩 인에이블 신호 CE가 활성 상태에 있고 또한 정규 행 활성화 신호 NOR이 비활성 상태일 때에는 리프레쉬 행계 제어 회로(14)로부터의 리프레쉬 센스 앰프 활성화 신호의 활성화에 응답하여 정규 행 선택 동작을 실행한다.
마찬가지로, 리프레쉬 행계 제어 회로(14)는 리프레쉬 지시 신호 RREQ가 활성 상태에 있고 또한 리프레쉬 활성화 신호 REF가 활성 상태일 때에는 이 소정의 시퀀스로 리프레쉬 행 선택 및 리프레쉬 센스 앰프의 활성화를 실행한다. 한편, 리프레쉬 행계 제어 회로(14)는 리프레쉬 지시 신호 RREQ가 활성 상태에 있고 또한 리프레쉬 지시 신호 REF가 비활성 상태일 때에는 정규 행계 제어 회로(13)로부터의 정규 센스 앰프 활성화 신호의 활성화에 응답하여 리프레쉬 행의 선택을 실행한다. 재정 회로의 재정 동작시에 있어서는 리프레쉬 어드레스 및 통상의 데이터 액세스를 위한 외부 로우 어드레스의 일치/불일치의 판정은 실행되지 않는다. 이 판정 동작으로 인해 행 선택 개시 타이밍이 지연되는 것을 회피하기 위해서이다. 다음에, 각 회로의 구성에 대해서 설명한다.
(리프레쉬 타이머의 구성)
도 7은 도 2에 도시된 리프레쉬 타이머(5)의 구성을 개략적으로 도시한 도면이다. 도 7에 있어서 리프레쉬 타이머(5)는 전원 전압 VCC가 투입되면 발진 동작을 실행하고, 발진 신호 OSC를 생성하는 링 발진기(5a), 링 발진기(5a)로부터의 발진 신호 OSC를 카운트하는 카운터(5b), 카운터(5b)로부터의 카운트업 신호 φUP에따라 원샷의 펄스 신호를 발생하는 원샷 펄스 발생 회로(5c)를 포함한다. 이 원샷 펄스 발생 회로(5c)로부터 리프레쉬 요구 신호 φREQ가 발생된다.
카운터(5b)는 링 발진기(5a)로부터의 발진 신호 OSC를 카운트하고, 이 링 발진기(5a)의 발진 주기에 의해 결정되는 소정수만큼 발진 신호 OSC의 수를 카운트하면(예를 들면 16㎲의 기간에 대응하는 수를 카운트하면), 카운트업 신호 φUP를 활성화시킨다. 원샷 펄스 발생 회로(5c)는 이 카운트 업 신호 φUP에 따라 리프레쉬 요구 신호 φREQ를 생성한다. 따라서, 리프레쉬 요구 신호 φREQ는 카운터(5b)의 카운트업시에 발생된다.
또한, 카운터(5b)에 있어서 링 발진기(5a)로부터의 발진 신호 OSC를 분주하는 분주 회로가 마련되어 있어도 좋다. 또, 카운터(5b)는 그의 최대 카운트값에서 초기값으로 카운트값이 복귀할 때에 카운트업 신호 φUP를 발생해도 좋고, 또 카운터(5b)의 카운트 가능범위내의 중간값으로서 카운트값이 소정값에 도달했을 때에 카운트업 신호 φUP를 생성하고, 그 카운트값이 카운트업 신호 φUP에 따라 초기값으로 리세트되는 구성이어도 좋다.
(리프레쉬 지시 신호 발생 회로의 구성)
도 8은 도 2에 도시된 리프레쉬 지시 신호 발생 회로(11)의 구성을 개략적으로 도시한 도면이다. 도 8에 있어서 리프레쉬 지시 신호 발생 회로(11)는 리프레쉬 요구 신호 φREQ의 활성화에 응답하여 원샷의 펄스 신호를 발생하는 원샷 펄스 발생 회로(11a)를 포함한다. 이 원샷 펄스 발생 회로(11a)로부터 리프레쉬 지시신호 RREQ가 출력된다. 리프레쉬 지시 신호 RREQ는 리프레쉬 요구가 인가되어 리프레쉬 센스 앰프 회로가 동작하고, 메모리 셀 데이터의 리프레쉬(재기입)가 완료할 때까지의 시간폭을 갖는다.
(리프레쉬 지시 신호 발생 회로의 변경예)
도 9는 도 2에 도시된 리프레쉬 지시 신호 발생 회로(11)의 변경예의 구성을 도시한 도면이다. 도 9에 있어서 리프레쉬 지시 신호 발생 회로(11)는 리프레쉬 센스 앰프 활성화 신호 φRS를 소정 시간 지연시키는 지연 회로(11b), 리프레쉬 요구 신호 φREQ의 활성화에 응답하여 세트되고 또한 지연 회로(1lb)의 출력 신호에 응답하여 리세트되며, 그의 출력 Q로부터 리프레쉬 지시 신호 RREQ를 발생하는 세트/리세트 플립플롭(11c)을 포함한다.
이 도 9에 도시하는 구성에 있어서는 리프레쉬 센스 앰프가 동작하고, 메모리 셀 데이터의 리프레쉬가 실행된 후에 리프레쉬 지시 신호 RREQ가 비활성 상태로 구동된다. 이것에 의해, 제조 파라미터의 변동이 발생하여 센스 앰프 활성화 타이밍이 어긋나더라도, 정확하게 메모리 셀 데이터의 리프레쉬가 완료한 후에 리프레쉬 지시 신호 RREQ를 리세트할 수 있다.
또한, 도 2에 도시한 재정 회로(12)에 있어서는 리프레쉬 요구 신호와 내부 칩 인에이블 신호가 병행해서 활성화된 경우, 빠른 어느 한쪽의 행계 제어 회로를 우선 활성화시키고, 다음에 다른 쪽의 행계 제어 회로를 활성화시킨다. 즉, 통상 액세스 및 리프레쉬 중의 일찍 지시된 동작이 실행된 후에 다음에 늦은 쪽의 지시에 따른 동작이 실행된다. 따라서, 리프레쉬 활성화 신호 REF 및 정규 행 활성화 신호 NOR 중의 한쪽이 비활성 상태로 유지되더라도, 리프레쉬 요구가 인가된 경우에는 리프레쉬가 실행된다. 따라서, 리프레쉬 센스 앰프 활성화 신호 φRS는 통상 액세스와 리프레쉬 동작이 겹친 경우에도 활성화되기 때문에, 이 리프레쉬 요구 신호 φREQ에 따라 리프레쉬 지시 신호 RREQ를 활성화시키고 리프레쉬 완료후 리프레쉬 지시 신호 RREQ를 비활성화할 수 있다. 이것에 의해, 재정 회로에 의해 리프레쉬가 늦게 실행되는 경우에 있어서도 확실하게 리프레쉬를 실행할 수 있고, 1리프레쉬 기간 리프레쉬가 실행되지 않게 되는 것을 방지할 수 있어 확실하게 메모리 셀 데이터를 유지할 수 있다.
(재정 회로의 구성)
도 10은 도 2에 도시된 재정 회로(12)의 구성을 개략적으로 도시한 도면이다. 도 10에 있어서 재정 회로(12)는 리프레쉬 지시 신호 RREQ와 내부 칩 인에이블 신호 CE를 수신하는 게이트 회로(12a), 리프레쉬 지시 신호 RREQ의 상승에 응답하여 원샷의 펄스 신호 φRREQ를 발생하는 원샷 펄스 발생 회로(12g), 원샷 펄스 신호 φRREQ에 응답하여 게이트 회로(12a)의 출력 신호를 통과시키는 전송 게이트(12h), 전송 게이트(12h)로부터의 신호의 상승에 응답하여 세트되고 또한 리프레쉬 지시 신호 RREQ의 하강에 응답하여 리세트되는 세트/리세트 플립플롭(12b), 리프레쉬 지시 신호 RREQ와 내부 칩 인에이블 신호 CE를 수신하는 게이트 회로(12c), 내부 칩 인에이블 신호 CE의 상승에 응답하여 원샷의 펄스 신호 φCE를생성하는 원샷 펄스 발생 회로(12e), 원샷 펄스 신호 φCE에 응답하여 게이트 회로(12c)의 출력 신호를 통과시키는 전송 게이트(12f), 전송 게이트(12f)로부터의 신호의 상승에 응답하여 세트되고 또한 내부 칩 인에이블 신호 CE의 하강에 응답하여 리세트되는 세트/리세트 플립플롭(12d)을 포함한다.
게이트 회로(12a)는 리프레쉬 지시 신호 RREQ가 H 레벨이고 또한 내부 칩 인에이블 신호 CE가 L 레벨일 때에 H 레벨의 신호를 출력한다. 게이트 회로(12c)는 리프레쉬 지시 신호 RREQ가 L 레벨이고 또한 내부 칩 인에이블 신호 CE가 H 레벨일 때에 H 레벨의 신호를 출력한다. 플립플롭(12b)으로부터 리프레쉬 활성화 신호 REF가 출력되고, 세트/리세트 플립플롭(12d)으로부터 정규 행 활성화 신호 NOR가 출력된다.
게이트 회로(12a)는 리프레쉬 지시 신호 RREQ가 내부 칩 인에이블 신호 CE보다 빠른 타이밍에서 활성화된 것을 검출하고, 게이트 회로(12c)는 리프레쉬 지시 신호 RREQ보다 내부 칩 인에이블 신호 CE가 빠른 타이밍에서 활성화된 것을 검출한다. 전송 게이트(12h)의 도통시에 게이트 회로(12a)의 출력 신호가 L 레벨인 경우에는 세트/리세트 플립플롭(12d)은 리세트 상태를 유지한다. 전송 게이트(12f)의 도통시에 게이트 회로(12c)의 출력 신호가 L 레벨인 경우에는 세트/리세트 플립플롭(12d)은 리세트 상태를 유지한다.
따라서, 이 재정 회로(12)에 있어서는 내부 칩 인에이블 신호 CE가 빠른 타이밍에서 활성화되었을 때에는 게이트 회로(12a)가 디스에이블 상태로 되고, 리프레쉬 지시 신호 RREQ가 발생되더라도 리프레쉬 활성화 신호 REF는 L 레벨로 유지된다. 한편, 리프레쉬 지시 신호 RREQ가 빠른 타이밍에서 활성화된 경우에는 게이트 회로(12c)가 디스에이블로 되고, 내부 칩 인에이블 신호 CE가 발생되더라도 정규 행 활성화 신호 NOR은 비활성 상태를 유지한다.
이 재정 회로(12)에 의해, 빠른 타이밍에서 활성화된 행 선택 동작이 지시된 행계 회로에 대해서 동작 활성화 신호를 인가할 수 있다. 나중에 상세하게 설명하는 바와 같이, 늦은 타이밍에서 행 선택이 지시된 행계 회로에 있어서는 이 빠른 타이밍에서 활성화된 행계 회로에 의한 센스 동작의 완료후에 행 선택 동작이 활성화된다.
(행계 제어 회로의 구성)
도 11은 도 2에 도시된 행계 제어 회로(13, 14)의 구성을 개략적으로 도시한 도면이다. 도 11에 있어서 정규 행계 제어 회로(13)는 내부 칩 인에이블 신호 CE를 소정 시간 τ1 지연시키는 지연 회로(13a), 정규 행 활성화 신호 NOR과 지연 회로(13a)의 출력 신호를 수신하는 AND 회로(13b), 리프레쉬 행계 제어 회로(14)로부터의 리프레쉬 센스 앰프 활성화 신호 φRS와 지연 회로(13a)의 출력 신호를 수신하는 AND 회로(13c), AND 회로(13b, 13c)의 출력 신호를 수신하는 OR 회로(13d), OR 회로(13d)의 출력 신호의 상승에 응답하여 세트되고 정규 워드선 구동 타이밍 신호 φWLX를 생성하는 세트/리세트 플립플롭(13e), 세트/리세트 플립플롭(13e)이 출력하는 워드선 구동 타이밍 신호 φWLX를 소정 시간 τ2 지연시키는 지연 회로(13f), 지연 회로(13f)의 출력 신호의 활성화에 응답하여 세트되고 출력 Q로부터 센스 앰프 활성화 신호 φS를 출력하는 세트/리세트 플립플롭(13g)을 포함한다. 워드선 구동 타이밍 신호 φWLX는 정규 행 디코더에 인가되고, 워드선 디코드 신호와 논리가 취해져 선택 정규 워드선상으로 전달된다.
리프레쉬 행계 제어 회로(14a)는 리프레쉬 지시 신호 RREQ를 소정 시간 τ1 지연시키는 지연 회로(14a), 지연 회로(14a)의 출력 신호와 리프레쉬 활성화 신호 REF를 수신하는 AND 회로(14b), 정규 행계 제어 회로(13)로부터의 센스 앰프 활성화 신호 φS와 지연 회로(14a)의 출력 신호를 수신하는 AND 회로(14c), AND 회로(14b, 14c)의 출력 신호를 수신하는 OR 회로(14d), OR 회로(14d)의 출력 신호의 상승에 응답하여 세트되고 리프레쉬 워드선 구동 타이밍 신호 φRWLX를 활성화시키는 세트/리세트 플립플롭(14e), 리프레쉬 워드선 구동 타이밍 신호 φRWLX를 소정 시간 τ2 지연시키는 지연 회로(14f), 지연 회로(14f)의 출력 신호의 상승에 응답하여 세트되고 리프레쉬 센스 앰프 활성화 신호 φRS를 활성화시키는 세트/리세트 플립플롭(14g)을 포함한다.
재정 회로(12)에 있어서는 상기 도 10에 도시하는 구성에 부가하여, 리프레쉬 지시 신호 RREQ와 내부 칩 인에이블 신호 CE를 수신하여 리세트 신호 RST를 활성화시키는 NOR 회로(12e)가 마련된다. 이 리세트 신호 RST가 활성화되면, 세트/리세트 플립플롭(13e, 13g, 14e, 14g)이 리세트되고, 행계 제어 회로(13, 14)가 비활성화된다. 다음에, 이 도 11에 도시하는 행계 제어 회로의 동작을 도 12에 도시하는 신호 파형도를 참조하여 설명한다.
도 12를 참조하면, 리프레쉬 지시 신호 RREQ가 내부 칩 인에이블 신호 CE보다 빠른 타이밍에서 인가된 경우의 동작에 대해서 설명한다. 이 경우, 앞서 설명한 바와 같이 리프레쉬 활성화 신호 REF가 리프레쉬 지시 신호 RREQ의 활성화에 따라 활성화된다. 한편, 정규 행 활성화 신호 NOR은 L 레벨을 유지한다. 리프레쉬 행계 제어 회로(14)에 있어서는 지연 회로(14a)로부터의 지연 리프레쉬 지시 신호 RREQD가 H 레벨로 상승하면, 리프레쉬 활성화 신호 REF가 H 레벨에 있기 때문에 AND 회로(14b)의 출력 신호가 H 레벨로 되고, 따라서 OR 회로(14d)의 출력 신호가 H 레벨로 구동된다. 이 OR 회로(14d)의 출력 신호의 상승에 응답하여 세트/리세트 플립플롭(14e)이 세트되고, 리프레쉬 워드선 구동 타이밍 신호 φRWLX가 H 레벨로 구동되고, 리프레쉬 워드선의 선택이 실행된다.
리프레쉬 워드선 구동 타이밍 신호 φRWLX가 활성 상태로 구동된 후, 지연 회로(14f)가 갖는 지연 시간 τ2가 경과한 후에 세트/리세트 플립플롭(14g)이 세트되고 리프레쉬 센스 앰프 활성화 신호 φRS가 활성화된다.
한편, 정규 행계 제어 회로(13)에 있어서는 내부 칩 인에이블 신호 CE가 활성 상태로 되고 시간 τ1 경과후 지연 내부 칩 인에이블 신호 CED가 활성화되더라도, 정규 행 활성화 신호 NOR은 L 레벨이며 AND 회로(13b)의 출력 신호는 L 레벨이다. 따라서, 리프레쉬 센스 앰프 활성화 신호 φRS가 활성 상태로 될 때까지 이 AND 회로(13c)의 출력 신호는 L 레벨을 유지하고, 따라서 OR 회로(13d)의 출력 신호도 L 레벨을 유지하기 때문에 정규 행 선택 동작은 정지된다.
리프레쉬 센스 앰프 활성화 신호 φRS가 활성화되면 AND 회로(13c)의 출력 신호가 H 레벨로 되고, 따라서 OR 회로(13d)의 출력 신호에 의해 세트/리세트 플립플롭(13e)이 세트된다. 따라서, 정규 워드선 구동 타이밍 신호 φRWLX는 리프레쉬 센스 앰프 활성화 신호 φRS가 활성화된 후에 활성화된다.
따라서, 정규 워드선과 리프레쉬 워드선이 센스 동작 개시전에 모두 선택되는 워드선 다중 선택의 문제를 방지할 수 있다. 즉, 리프레쉬 센스 앰프 활성화 신호 φRS에 의해 리프레쉬 동작이 실행되고, 메모리 셀 캐패시터에 전원 전압 VCC 및 접지 전압 VSS 레벨의 전압이 기입된 후에 동일 행 어드레스의 정규 워드선이 선택 상태로 구동된다. 이 경우, 메모리 셀 캐패시터의 기억 데이터가 정규 비트선으로 전달될 뿐이며, 이 때 리프레쉬 센스 앰프에서 정규 비트선으로 전류가 흘러 정규 비트선의 전압 레벨(판독 전압)이 메모리 셀 데이터에 따라 크게 변화한다. 다음에, 지연 회로(13f)의 출력 신호가 H 레벨로 상승하면, 센스 앰프 활성화 신호 φS가 활성화되고 정규 비트선의 전압의 차동 증폭이 실행된다.
리프레쉬 센스 앰프 활성화 신호 φRS가 활성화된 후 리프레쉬 지시 신호 RREQ가 비활성화되고, 따라서 리프레쉬 활성화 신호 REF가 리세트된다. 그러나, 리프레쉬 동작이 완료하더라도 내부 칩 인에이블 신호 CE는 H 레벨에 있고, NOR 회로(12e)로부터의 리세트 신호 RST는 L 레벨을 유지하고, 리프레쉬계의 제어 신호 φRWLX 및 φRS의 리세트는 실행되지 않는다.
여기서, 리프레쉬 지시 신호 RREQ는 앞서 도 8 및 도 9에 있어서 도시한 바와 같이, 원샷 펄스의 형태로 발생되어도 좋고 또 리프레쉬 센스 앰프 활성화 신호 φRS의 활성화후 소정 시간 경과후에 리세트되어도 좋다. 원샷 펄스의 형태로 발생되는 경우에 있어서도 이 리프레쉬 지시 신호 RREQ의 펄스폭은 지연 시간 τ1 및τ2의 합보다 충분히 길면(τ1+τ2+τ3의 시간폭), 리프레쉬 도통시 액세스경합시의 재정 동작시에 리프레쉬가 늦게 실행되는 경우에도 정확하게 리프레쉬를 실행할 수 있다.
데이터 액세스가 완료하여 내부 칩 인에이블 신호 CE가 L 레벨로 하강하면, NOR 회로(12e)로부터의 리세트 신호 RST가 H 레벨로 되고, 세트/리세트 플립플롭(13e, 13g, 14e, 14g)이 리세트되고, 정규 행계 제어 회로(13) 및 리프레쉬 행계 제어 회로(14)가 초기 상태로 복귀한다.
이 리프레쉬 동작시에 데이터 액세스를 하는 경우, 내부 칩 인에이블 신호 CE가 H 레벨로 되고 나서 정규 워드선이 선택될 때까지 시간 τ1+Δt가 필요하다. 이 시간 Δt는 지연 회로(13a)의 출력 신호 CED가 H 레벨로 되고 나서 정규 워드선 구동 타이밍 신호 φWLX가 활성 상태로 구동될 때까지 필요로 되는 기간이다. 이 시간 Δt가 최대로 되는 것은 리프레쉬 지시 신호 RREQ와 내부 칩 인에이블 신호 CE가 거의 동시에 인가될 때이며, 최대 시간 Δtm은 시간 τ2로 된다.
통상의 데이터 액세스가 단독으로 실행되는 경우, 지연 회로(13a)로부터의 지연 칩 인에이블 신호 CED와 정규 행 활성화 신호 NOR이 모두 활성 상태로 되었을 때에 정규 워드선 구동 타이밍 신호 φWLX가 활성화된다. 따라서, 이 시간 Δt만큼 내부 동작이 통상의 동작시보다도 지연된다. 이 워드선 선택으로부터 센스 앰프 활성화까지 소요되는 시간은 통상 10㎱∼15㎱ 사이의 시간이다. 내부 칩 인에이블 신호 CE가 정규로 입력되었을 때의 통상의 액세스 시간은 30㎱∼40㎱이다. 따라서, 이들을 고려하면 사이클 시간은 40㎱∼55㎱로 되고, 프리차지 시간의 10㎱를 포함시켜도 사이클 시간을 70㎱ 이내로 들어가게 할 수 있다. 이와 같이, 고속으로 동작하고 또한 정확하게 데이터의 액세스를 실행할 수 있는 반도체 기억 장치를 실현할 수 있다.
특히, 리프레쉬가 먼저 실행되는 경우, 리프레쉬 비트선쌍에 먼저 데이터가 판독된다. 따라서, 이 리프레쉬 비트선쌍을 선택하는 것에 의해, 이 재정을 위해 필요로 되는 시간 Δt의 영향을 받지 않고 통상 액세스시의 타이밍에서 열 선택을 실행하여 데이터 액세스를 실행할 수 있다. 따라서, 이 경우 사이클 시간은 통상의 액세스 시간과 다를 바 없고, 재정 동작의 영향을 받지 않아 고속으로 동작하고 또한 정확하게 데이터의 액세스를 실행할 수 있는 반도체 기억 장치를 실현할 수 있다.
또한, 내부 칩 인에이블 신호 CE가 먼저 활성화되고 리프레쉬 지시 신호 RREQ가 다음에 활성화되는 경우에는 도 12에 있어서의 리프레쉬용의 신호와 정규 워드선 선택용의 신호를 교체하는 것에 의해서, 그의 동작 파형이 얻어진다.
(열 선택 제어 회로(15)의 구성)
도 13은 도 2에 도시된 열 선택 제어 회로(15)의 구성을 개략적으로 도시한 도면이다. 도 13에 있어서는 내부 어드레스 발생부의 구성도 아울러 도시한다. 내부 어드레스 발생부는 외부로부터의 로우 어드레스 신호 XAD를 내부 칩 인에이블 신호 CE에 따라 페치하여 래치하는 X 어드레스 입력 버퍼(22), 외부로부터의 컬럼 어드레스 신호 YAD를 내부 칩 인에이블 신호 CE에 따라 페치하여 래치하는 Y어드레스 입력 버퍼(24), 리프레쉬 지시 신호 RREQ에 따라 리프레쉬 어드레스 신호를 생성하는 리프레쉬 어드레스 카운터(20), 리프레쉬 어드레스 래치 지시 신호 RAL에 따라 리프레쉬 어드레스 카운터(20)로부터의 리프레쉬 어드레스 신호를 페치하여 래치하고 내부 리프레쉬 어드레스 신호 RA를 생성하는 리프레쉬 어드레스 입력 버퍼(21)를 포함한다. X 어드레스 입력 버퍼(22)로부터의 내부 로우 어드레스 신호 XA가 정규 행계 회로에 포함되는 정규 X 디코더에 인가된다. 리프레쉬 어드레스 입력 버퍼(21)로부터의 내부 리프레쉬 어드레스 신호 RA는 리프레쉬 행계 회로에 포함되는 리프레쉬 X 디코더에 인가된다.
열 선택 제어 회로(15)는 X 어드레스 입력 버퍼(22)로부터의 내부 로우 어드레스 신호 XA와 리프레쉬 어드레스 입력 버퍼(21)로부터의 내부 리프레쉬 어드레스 신호 RA의 일치를 검출하는 일치 검출 회로(23), Y어드레스 입력 버퍼(24)로부터의 내부 컬럼 어드레스 신호를 디코드하고 컬럼 디코드 신호 YF를 생성하는 Y디코더(25), 재정 회로(12)로부터의 정규 행 활성화 신호 NOR 및 리프레쉬 활성화 신호 REF와 일치 검출 회로(23)의 출력 신호에 따라 Y디코더(25)로부터의 열 디코드 신호 YF에 따라 정규 열 선택 신호 Y 및 리프레쉬 열 선택 신호 YR 중의 한쪽을 활성화시키는 전환 회로(27)를 포함한다.
이 전환 회로(27)에 의해 동일 행에 대해서 리프레쉬와 데이터 액세스가 실행되는 경우, 빠른 타이밍에서 실행된 동작에 대응하는 열 선택 게이트를 열 디코드 신호 YF에 따라 선택한다. 이것에 의해, 빠른 타이밍에서 데이터 액세스를 실행할 수 있고, 상기 도 12에 도시하는 지연 시간 Δt의 시간을 대기할 필요가 없어고속 액세스가 실현된다.
도 14는 도 13에 도시된 일치 검출 회로(23)의 구성의 1예를 도시한 도면이다. 도 14에 있어서 일치 검출 회로(23)는 내부 리프레쉬 어드레스 신호 RA 및 내부 X 어드레스 신호 XA의 대응하는 비트의 쌍 XA0-XAk 및 RA0-RAk를 각각 수신하는 EXOR 회로(30-1∼30-k), 이들 EXOR 회로(30-1∼30-k)의 출력 신호를 수신하는 NOR 회로(31), NOR 회로(31)의 출력 신호를 수신하는 인버터 회로(32)를 포함한다.
EXOR 회로(30-i)는 어드레스 비트 XAi 및 RAi를 수신한다. 이들 비트의 논리값이 일치하고 있는 경우에는 EXOR 회로(30-i)는 L 레벨의 신호를 출력한다. 따라서, 리프레쉬 어드레스 RA와 X 어드레스 XA가 일치하고 있는 경우에는 이들 EXOR 회로(30-1∼30-k)의 출력 신호는 전부 L 레벨로 된다. NOR 회로(31)는 입력 신호가 전부 L 레벨일 때에 H 레벨의 신호를 출력한다.
따라서, NOR 회로(31)로부터의 일치 검출 신호 RC가 H 레벨로 되면, 리프레쉬 행과 데이터 액세스 행이 동일하다는 것이 표시된다. 인버터 회로(32)는 일치 검출 신호 RC의 반전 신호 /RC를 생성하고 있고, 리프레쉬 행 및 통상 데이터 액세스 행이 불일치하는 경우에는 이 인버터 회로(32)로부터의 불일치 검출 신호 /RC가 H 레벨로 된다.
도 15는 도 13에 도시된 전환 회로(27)의 구성의 1예를 도시한 도면이다. 도 15에 있어서 전환 회로(27)는 리프레쉬 활성화 신호 REF와 불일치 검출 신호 /RC를 수신하는 AND 회로(27a), AND 회로(27a)의 출력 신호와 상보의 리프레쉬 활성화 신호 /REF(또는 정규 행 활성화 신호 NOR)를 수신하는 OR 회로(27b), 리프레쉬 활성화 신호 REF와 일치 검출 신호 RC와 열 선택 활성화 신호 φYF를 수신하는 AND 회로(27c), OR 회로(27b)의 출력 신호와 열 선택 활성화 신호 φYF를 수신하는 AND 회로(27d)를 포함한다. 리프레쉬 동작시에 있어서는 열 선택 동작은 실행되지 않는다. 따라서, 리프레쉬 열 선택 신호에 대한 활성화 타이밍 신호로서 내부 칩 인에이블 신호 CE의 지연 신호에 응답하여 활성화되고 또한 내부 칩 인에이블 신호 CE의 비활성화에 응답하여 비활성화되는 열 선택 활성화 신호 φYF를 이용한다.
이 열 선택 활성화 신호 φYF는 내부 칩 인에이블 신호 CE가 활성화되어 정규 워드선의 선택 및 정규 센스 앰프의 활성화가 통상 액세스시에 실행되는 시간(τ1+τ2)보다 지연 시간 τ3만큼 늦게 활성화된다. 통상 액세스시에 정규 센스 앰프가 활성화되어 센스 동작이 완료하고, 정규 비트선의 전압 레벨이 확정된 시점에서 이 열 선택 활성화 신호 φYF가 활성화된다. 따라서, 리프레쉬 동작시에 열 선택 동작은 실행되지 않더라도, 이 내부 칩 인에이블 신호 CE를 이용하여 열 선택 활성화 신호 φYF를 생성하는 것에 의해, 리프레쉬 열 선택 신호를 생성할 수 있다.
이 전환 회로(27)는 또 Y 디코더(25)가 출력하는 열 디코드 신호 YFl-YFm 각각에 대응하여 마련되는 AND 회로의 쌍 AN 및 RAN을 포함한다. 열 디코드 신호 YF1에 대해서는 AND 회로 AN1 및 RAN1이 마련되고, 디코드 신호 YF2에 대해서는 AND 회로 AN2 및 RAN2가 마련된다. 열 디코드 신호 YFm에 대해서는 AND 회로 ANm 및 RANm이 마련된다. AND 회로 ANl-ANm은 AND 회로(27d)로부터의 정규 열 선택 활성화 신호 φY의 활성화시 대응하는 열 디코드 신호에 따라 정규 열 선택 신호 Yl-Ym을 생성한다. AND 회로 RAN1-RANm은 AND 회로(27c)가 출력하는 리프레쉬 열 선택 활성화 신호 φYR에 따라 인에이블되고, 열 디코드 신호 YF1-YFm에 따라 리프레쉬 열 선택 신호 YR1-YRm을 생성한다. 다음에, 이 도 15에 도시하는 전환 회로(27)의 동작에 대해서 설명한다.
리프레쉬 요구가 통상의 액세스 동작 지시보다 빠른 경우에는 리프레쉬 활성화 신호 REF가 활성화되고, 정규 행 활성화 신호 NOR 또는 신호 /REF가 비활성화된다. 리프레쉬 활성화 신호 REF의 활성화시에 있어서, 통상 액세스가 지정되었을 때 리프레쉬 어드레스 신호 RA와 외부로부터의 행 어드레스 신호 XA가 일치하고 있는 경우에는 일치 검출 신호 RC가 H 레벨로 되고, 불일치 검출 신호 /RC는 L 레벨로 된다. OR 회로(27b)의 출력 신호는 이 조건하에 있어서는 L 레벨이며, AND 회로(27d)의 출력 신호 φY가 L 레벨을 유지한다. 열 선택 활성화 신호 φYF가 H 레벨로 되면, AND 회로(27c)의 출력 신호 φYR이 H 레벨로 되고, 열 디코드 신호 YF1-YFm에 따라 리프레쉬 열 선택 신호 YR1-YRm 중의 어느 1개가 선택 상태인 H 레벨로 되고, 리프레쉬 열 선택 게이트를 거쳐서 리프레쉬 비트선쌍이 내부 데이터선쌍에 결합된다.
어드레스 불일치의 경우에는 일치 검출 신호 RC가 L 레벨이며, 반면에 불일치 검출 신호 /RC가 H 레벨로 된다. 따라서, AND 회로(27c)의 출력 신호는 L 레벨로 되고, 반면에 AND 회로(27a)의 출력 신호가 H 레벨로 되며, 따라서 OR 회로(27b)의 출력 신호가 H 레벨로 된다. 따라서, 열 선택 활성화 신호 φYF가 활성화되면, AND 회로(27d)로부터의 정규 열 선택 활성화 신호 φY가 활성 상태로 되고, 열 디코드 신호 YF1-YFm에 따라 정규 열 선택 신호 Y1-Ym 중의 어느 1개가 선택 상태로 구동된다.
리프레쉬 요구보다 통상 동작 지시가 빠른 경우에는 상보의 리프레쉬 활성화 신호 /REF(정규 행 활성화 신호 NOR)가 H 레벨로 되고, OR 회로(27b)의 출력 신호가 H 레벨로 된다. 한편, 리프레쉬 활성화 신호 REF가 L 레벨이며, AND 회로(27c)의 출력 신호 φYR는 L 레벨이다. 따라서, 이 경우에 있어서는 열 선택 활성화 신호 φYF에 따라 정규 열 선택 활성화 신호 φY가 활성화되고, 정규 열 선택 신호 Y1-Ym이 열 디코드 신호 YF1-YFm에 따라 생성된다.
리프레쉬만이 실행되고 통상 액세스가 실행되지 않는 경우에는 열 선택 활성화 신호 φYF는 L 레벨이고, 따라서 열 선택 활성화 신호 φYR 및 φY는 모두 L 레벨이며, 열 선택 신호 Y1-Ym 및 YR1-YRm은 모두 L 레벨을 유지하고 열 선택 동작은 실행되지 않는다.
또, 데이터 액세스만이 실행되는 경우에는 OR 회로(27b)의 출력 신호가 H 레벨로 되고 열 선택 활성화 신호 φYF가 H 레벨로 되면, 정규 열 선택 활성화 신호 φY가 활성화되어 정규 열 선택 신호 Y1-Ym 중의 1개가 열 디코드 신호 YF1-YFm에 따라 선택 상태로 구동된다.
상술한 설명에 있어서는 정규 열 선택 신호 Y1-Ym 중의 1개 또는 리프레쉬 열 선택 신호 YR1-YRm 중의 1개가 선택 상태로 구동된다고 설명하고 있다. 그러나, 열 디코드 신호 YF1-YFm의 복수개가 병렬로 활성화되어 복수 비트의 데이터의 액세스가 실행되어도 좋다. 이 경우, 내부 데이터선쌍이 복수 비트 마련된다.
이상과 같이, 본 발명의 실시예 1에 의하면 리프레쉬와 데이터의 통상 액세스가 병행해서 실행되는 경우, 리프레쉬 행 어드레스와 외부로부터의 선택할 행 어드레스가 일치하는 경우에는 빠른 타이밍에서 활성화된 동작 모드에 대응하는 열 선택 게이트를 선택하도록 구성하고 있고, 리프레쉬 동작과 통상의 데이터 액세스가 중첩되는 경우에 있어서도 고속으로 액세스를 실현할 수 있다.
(실시예 2)
도 16은 본 발명의 실시예 2에 따른 반도체 기억 장치의 어레이부의 구성을 도시한 도면이다. 이 도 16에 있어서는 메모리 유닛 MU1-MUn이 1열로 정렬하여 배치된다. 메모리 유닛 MU1-MUn의 각각은 정규 비트선 BL 및 리프레쉬 비트선 RBL에 결합되는 메모리 셀 MCa와 정규 비트선 /BL 및 리프레쉬 비트선 /RBL에 접속되는 메모리 셀 MCb를 포함한다. 메모리 유닛 MU1-MUn의 각각에 있어서는 메모리 셀 MCa 및 MCb는 동일한 정규 워드선 WL(WL1-WLn) 및 리프레쉬 워드선 RWL(RWL1-RWLn)에 접속된다.
즉, 도 16에 도시하는 구성에 있어서는 메모리 유닛 MU1-MUn은 2개의 메모리 셀 MCa 및 MCb를 포함하고, 워드선 선택시에 있어서는 상보의 데이터를 대응하는 비트선쌍에 판독한다.
메모리 셀 MCa는 기억 노드 SN1과 셀 플레이트 전압원 사이에 접속되는 캐패시터 C1, 대응하는 정규 워드선 WL(WL1-WLn) 상의 워드선 선택 신호 φWL(φWL1-φWLn)에 응답하여 기억 노드 SN1을 비트선 BL에 접속하는 정규 액세스트랜지스터 NQ1, 대응하는 리프레쉬 워드선 RWL(RWL1-RWLn) 상의 리프레쉬 워드선 구동 신호 φRWL(φRWL1-φRWLn)에 응답하여 도통하고, 기억 노드 SN1을 리프레쉬 비트선 RBL에 접속하는 리프레쉬 액세스 트랜지스터 RQ1을 포함한다.
메모리 셀 MCb는 기억 노드 SN2와 셀 플레이트 전압원 사이에 접속되는 캐패시터 C2, 대응하는 정규 워드선 WL 상의 정규 워드선 구동 신호 φWL에 응답하여 도통하고, 기억 노드 SN2를 비트선 /BL에 접속하는 정규 액세스 트랜지스터 NQ2, 대응하는 리프레쉬 워드선 RWL 상의 리프레쉬 워드선 구동 신호 φRWL에 응답하여 기억 노드 SN2를 리프레쉬 비트선 /RBL에 접속하는 리프레쉬 액세스 트랜지스터 RQ2를 포함한다.
따라서, 이들 메모리 셀 MCa 및 MCb는 동시에 선택되어 정규 비트선 BL 및 /BL 또는 리프레쉬 비트선 RBL 및 /RBL에 상보의 데이터가 판독된다. 즉, 메모리 유닛 MU1-MUn에 있어서 2개의 메모리 셀을 마련하고, 1비트의 데이터를 2개의 셀에서 기억한다. 다른 구성은 도 1에 도시한 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고 그의 상세한 설명은 생략한다.
이 도 16에 도시하는 바와 같이, 정규 비트선쌍 BL 및 /BL 또는 리프레쉬 비트선쌍 RBL 및 /RBL에 상보의 데이터를 판독하는 것에 의해서, 이하의 이점이 얻어진다.
도 17은 도 16에 도시한 메모리 유닛 MU의 기억 노드 SN1 및 SN2의 전압의 경시 변화를 개략적으로 도시한 도면이다. 도 17에 있어서는 기억 노드 SN1에 H 레벨 데이터가 저장되고, 기억 노드 SN2에 L 레벨 데이터가 저장된 경우의 전압변화를 도시한다.
기억 노드 SN1은 리프레쉬완료 직후 또는 데이터 기록 직후에 있어서는 그의 전압 레벨이 전원 전압 VCC 레벨이다. 누설 전류에 의해 이 기억 노드 SN1의 전압 레벨이 지수 함수적으로 저하한다. 한편, 기억 노드 SN2는 데이터의 재기입 직후 또는 기입 직후는 접지 전압 VSS 레벨이다. 통상, 기판 영역은 부전압 VBB 레벨로 바이어스되고 있기 때문에, 이 기억 노드 SN2의 전압 레벨도 마찬가지로 부전압 VBB를 향해 지수 함수적으로 저하한다.
여기서, 시각 Ta에 있어서 기억 노드 SN1의 전압이 V1로 되었을 때가 센스 마진의 한계이며, 판독 전압 ΔV가 이것보다 작아지면 잘못된 센스 동작이 실행된다. 따라서, 종래에 있어서는 시간 Ta보다 짧은 간격으로 리프레쉬를 실행할 필요가 있다. 여기서, 판독 전압 한계값 ΔVm은 비트선쌍 프리차지 전압 VBL이 중간 전압 VCC/2인 경우, V1-(VCC/2)로 표시된다. 통상, 기억 노드 SN1만이 비트선 BL(또는 리프레쉬 비트선 RBL)에 접속되고, 상보의 비트선 /BL(또는 상보의 리프레쉬 비트선 /RBL)는 프리차지 전압 VBL(=VCC/2)로 유지되고 있고, 센스 앰프가 이 판독 전압 한계값 ΔVm 이상의 크기의 판독 전압 ΔV를 차동 증폭하고 있다.
본 실시예 2에 있어서는 기억 노드 SN1 및 SN2가 모두 비트선 BL 및 /BL 또는 리프레쉬 비트선 RBL 및 /RBL에 동시에 결합된다. 따라서, 비트선 BL 및 /BL(또는 리프레쉬 비트선 RBL 및 /RBL)의 전압차가 ΔVa로 되고, 가령 한쪽의 비트선의 판독 전압 ΔV가 판독 전압 한계값 이하이더라도 비트선간의 전압차는 판독 전압한계값 ΔVm보다도 충분히 크다. 따라서, 시각 Ta에 있어서 메모리 셀 데이터를판독하더라도, 정확하게 데이터의 센스 동작을 실행할 수 있다. 즉, 리프레쉬 간격을 대폭으로 길게 할 수 있고, 데이터 유지 모드 등에 있어서 실행되는 리프레쉬 동작에 의한 소비 전류를 대폭으로 저감할 수 있다. 따라서, 휴대 기기 등의 저대기 전류가 요구되는 용도 등에 있어서 이 본 실시예 2의 구성을 이용할 수 있다.
도 18은 데이터 판독시의 정규 비트선 BL 및 /BL의 전압 파형을 개략적으로 도시한 도면이다. 도 18에 있어서는 정규 비트선 BL에 H 레벨 데이터가 판독되는 경우의 신호 파형을 도시한다. 중간 전압 VBL로 프리차지되고 있던 정규 비트선 BL 및 /BL는 메모리 셀의 선택에 의해 그의 전압 레벨이 변화한다. 비트선 BL은 중간 전압 VBL로부터 전압 ΔVh만큼 그의 전압 레벨이 상승하고, 반면에 상보의 정규 비트선 /BL는 중간 전압 VBL로부터 전압 ΔV1만큼 그의 전압 레벨이 저하한다. 정규 센스 앰프는 이 비트선 BL 및 /BL의 전압을 차동 증폭하기 때문에, 센스 앰프에 대해서는 전압 ΔVh+ΔV1의 전압차가 인가된다. 따라서, 거의 2배의 판독 전압을 센스 앰프에 인가할 수 있고, 소자가 미세화되어 판독 전압이 작아지더라도 센스 앰프의 동작 마진을 대폭으로 개선할 수 있고, 센스 동작을 정확하게 실행할 수 있다. 또, 종래와 마찬가지의 센스 마진이면, 센스 개시 타이밍을 빠르게 할 수 있어 고속 액세스가 실현된다.
도 19는 메모리 셀 유닛 MU의 구성을 도시한 도면이다. 정규 액세스 트랜지스터 NQ1 및 NQ2에는 게이트 용량 PC1 및 PC2가 각각 존재하고, 또 리프레쉬 액세스 트랜지스터 RQ1 및 RQ2에는 게이트 용량 RPC1 및 RPC2가 각각 존재한다. 게이트 용량 PC1 및 PC2는 각각 정규 워드선 WL과 정규 비트선 BL 및 /BL 사이를 용량결합하고, 게이트 용량 RPC1 및 RPC2는 각각 리프레쉬 워드선 RWL 및 /RWL와 리프레쉬 비트선 RBL 및 /RBL를 각각 용량 결합한다.
여기서, 정규 워드선 WL의 선택시 정규 워드선 WL의 전압 레벨이 상승한 경우, 이 게이트 용량 PC1 및 PC2에 의한 용량 결합에 의해 정규 비트선 BL 및 /BL의 전압 레벨이 변화한다. 이 경우, 도 20에 도시하는 바와 같이 게이트 용량 PC1 및 PC2에 의해 이들 정규 비트선 BL 및 /BL에 동상(common phase)의 노이즈가 나타나고, 메모리 셀 유닛 MU로부터 판독된 데이터에 중첩된다. 따라서, 정규 비트선 BL 및 /BL에는 동상의 노이즈가 중첩된 메모리 셀 데이터가 판독되어 센스 동작이 실행된다. 이 센스 동작시에 있어서는 정규 센스 앰프는 정규 비트선 BL 및 /BL의 전압을 차동 증폭하기 때문에, 이 노이즈가 상쇄되어 정확한 센스 동작을 실행할 수 있다.
정규 워드선 WL이 비선택 상태로 구동되는 경우에는 이들 정규 비트선 BL 및 /BL는 정규 센스 앰프에 의해 그의 전압 레벨이 래치되고 있고, 이 정규 워드선 WL의 전압 레벨의 변화가 메모리 셀 데이터에 악영향을 미치는 것이 방지된다.
리프레쉬 액세스 트랜지스터 RQ1 및 RQ2의 게이트 용량 RPC1 및 RPC2도 마찬가지로 리프레쉬 워드선 RWL의 선택시에 동상의 노이즈를 리프레쉬 비트선 RBL 및 /RBL에 발생시킨다. 따라서, 이 리프레쉬 동작시에 있어서도 정확하게 리프레쉬 센스 앰프에 의해 동상 노이즈가 상쇄되어 메모리 셀 데이터의 리프레쉬를 실행할 수 있다.
즉, 쌍을 이루는 비트선에 상보 데이터를 판독하도록 구성하는 것에 의해,판독 전압을 크게 할 수 있음과 동시에 워드선 선택시의 액세스 트랜지스터의 게이트 용량(기생 용량)에 의한 노이즈를 쌍을 이루는 비트선에 동일 방향으로 일으킬 수 있어 센스 동작시에 이들의 동상 노이즈가 캔슬(cancel)된다. 따라서, 노이즈 소거용의 더미 워드선 등을 마련할 필요가 없고, 또 더미 워드선을 선택 워드선의 어드레스에 있어서 우수 워드선용 더미 워드선 및 기수 워드선용 더미 워드선 사이에서 전환할 필요도 없어 제어가 간략화된다.
이 실시예 2에 있어서도 리프레쉬 비트선쌍에 리프레쉬 열 선택 게이트 RCSG가 마련되어 있고, 리프레쉬 동작 및 통상 데이터 액세스 동작시의 재정 결과 및 동일 행 어드레스가 지정되었는지의 판정 결과에 따라 정규 열 선택 게이트 및 리프레쉬 열 선택 게이트 중의 한쪽에 대해서 열 선택 동작이 실행된다.
이상과 같이, 본 발명의 실시예 2에 의하면 상보 데이터를 정규 비트선쌍 및 리프레쉬 비트선쌍 각각에 판독하도록 구성하고 있어 데이터 유지 시간을 길게 할 수 있고 리프레쉬 회수를 저감할 수 있으며, 따라서 데이터 유지에 필요한 전류를 저감할 수 있다. 또, 동작 노이즈가 쌍을 이루는 비트선에 나타나기 때문에, 센스 동작의 노이즈 마진을 크게 할 수 있어 안정된 센스 동작을 보증할 수 있다.
(실시예 3)
도 21은 본 발명의 실시예 3에 따른 메모리 어레이의 레이아웃을 개략적으로 도시한 도면이다. 도 21은 도 16에 도시된 어레이 구조 즉 상보 데이터가 비트선쌍에 판독되는 구성의 메모리 셀의 레이아웃을 도시한 것이다. 도 21에 있어서는3행 2열로 배치된 메모리 셀 유닛 MU를 도시한다. 2개의 리프레쉬 워드선 RWL1 및 RWL2와 정규 워드선 WL2 및 WL3이 각각 쌍을 이루어 인접해서 배치된다. 그 후, 이 2개의 리프레쉬 워드선의 세트와 2개의 정규 워드선의 세트가 교대로 배치된다.
리프레쉬 워드선 RWL과 정규 워드선 WL 사이에 캐패시터 컨택트(31)가 행 방향으로 정렬하여 배치된다. 이 캐패시터 컨택트(31)는 메모리 트랜지스터(액세스 트랜지스터)와 캐패시터를 전기적으로 접속하기 위한 컨택트이다.
열 방향으로 연장하여 정규 비트선 BL1, BL2, /BL1 및 /BL2와 리프레쉬 비트선 RBL1, /RBL1, RBL2 및 /RBL2가 배치된다. 이 비트선 배치에 있어서는 정규 비트선 BL(또는 /BL)과 리프레쉬 비트선 RBL(/RBL)이 교대로 배치된다.
정규 워드선 WL과 정규 비트선 BL(/BL)의 교차부에 대응하여 메모리 셀 트랜지스터 NQ가 배치되고, 리프레쉬 비트선 RBL(또는 /RBL)과 리프레쉬 워드선 RWL의 교차부에 대응하여 리프레쉬 액세스 트랜지스터 RQ가 배치된다. 도 21에 있어서는 정규 워드선 WL1과 정규 비트선 BL1의 교차부에 대응하여 배치되는 메모리 액세스 트랜지스터 QN1 및 리프레쉬 워드선 RWL1과 리프레쉬 비트선 RBL1의 교차부에 대응하여 배치되는 리프레쉬 액세스 트랜지스터 RQ를 대표적으로 도시한다.
쌍을 이루는 정규 워드선 WL과 리프레쉬 워드선 RWL의 피치로 캐패시터를 구성하는 용량 소자(32)가 배치된다. 이 용량 소자(32)는 기억 노드가 캐패시터 컨택트(31)를 거쳐서 대응하는 액세스 트랜지스터의 불순물 영역과 결합된다.
메모리 셀 MCa 및 MCb에 의해 메모리 셀 유닛 MU가 형성된다. 메모리 셀 MCa 및 MCb 각각에 있어서 2개의 액세스 트랜지스터 NQ 및 RQ의 캐패시터컨택트(31)가 불순물 영역(34)에 의해 상호 결합된다.
이 도 21에 도시하는 레이아웃과 같이 횡 T자형의 메모리 트랜지스터쌍을 열 방향을 따라 2개의 워드선마다 배치하고, 메모리 셀내에 있어서 쌍을 이루는 트랜지스터의 한쪽 도통 노드가 불순물 영역을 공유하는 구성으로 하는 것에 의해, 종래의 1 트랜지스터/1캐패시터형의 메모리 셀의 레이아웃을 이용하여 2트랜지스터/1캐패시터의 메모리 셀을 배치할 수 있다.
용량 소자(32a, 32b)가 캐패시터 컨택트(31)를 거쳐서 불순물 영역(34)에 결합되어 있고, 그의 기억 노드 전극은 분리되어 있다. 용량 소자(32a, 32b)에 의해 1개의 캐패시터 C1이 형성되고, 또 용량 소자(32c) 및(32d)에 의해 1개의 캐패시터 C2가 형성된다.
또, 정규 워드선 사이에 정규 비트선과 액세스 트랜지스터를 접속하기 위한 비트선 컨택트(30)가 배치되고, 또 리프레쉬 워드선 사이에 리프레쉬 비트선과 리프레쉬 액세스 트랜지스터의 전기적 접속을 취하기 위한 리프레쉬 비트선 컨택트(35)가 배치된다.
도 22는 도 21에 도시된 1점 쇄선 A-A에 따른 단면 구조를 개략적으로 도시한 도면이다. 도 22에 있어서 용량 소자(32a)는 비트선 BL1 및 RBL1 사이의 영역에 형성되는 캐패시터 컨택트로 연장하는 다리(leg) 영역(32aa)과 다리 영역(32aa)에 의해 전기적으로 접속되는 단면이 U자 형상인 기억 노드(32ab)를 포함한다. 다리 영역(32aa)은 캐패시터 컨택트(도시하지 않음) 영역에 형성되어 불순물 영역(34)에 결합된다. 이 불순물 영역(34)은 N형 불순물 영역이다.
용량 소자(32b)는 용량 소자(32a)와는 별도의 영역에 형성되고, 비트선 RBL1 및 /RBL1 사이에 캐패시터 컨택트(도시하지 않음)를 거쳐서 형성되는 다리 영역(32ba)과 다리 영역(32ba) 상에 형성되는 단면이 U자 형상인 기억 노드 전극(32bb)을 포함한다.
이 단면이 U자 형상인 기억 노드 전극(32ab, 32bb)과 셀 플레이트 전극층의 대향하는 부분에 의해 용량이 형성된다. 셀 플레이트 전극층(36)은 폴리 실리콘 등의 고융점 금속층으로 형성되고, 또 기억 노드 전극(32ab, 32bb)도 마찬가지로 폴리 실리콘 등의 고융점 금속으로 형성된다. 캐패시터 절연막은 용량값을 가능한 한 크게 하기 위해서, 예를 들면 실리콘 질화막 및 실리콘 산화막의 2층 구조의 고유전율의 절연막으로 형성된다.
이 도 22에 도시하는 구성에 있어서 용량 소자(32a, 32b)는 불순물 영역(34)을 거쳐서 전기적으로 결합되고, 따라서 메모리 셀의 캐패시터 C1이 이들 용량 소자(32a, 32b)의 병렬 접속체에 의해 부여된다.
메모리 셀 캐패시터로서 원통형의 적층(스택) 캐패시터를 이용하는 것에 의해, 단면이 U자 형상인 기억 노드(32ab, 32bb)의 표면적을 크게 할 수 있고, 따라서 이 단위 면적당의 용량의 용량값을 크게 할 수 있다.
통상의 DRAM의 1트랜지스터/1캐패시터형 메모리 셀에 있어서는 캐패시터 컨택트(31)는 불순물 영역(34)을 거쳐서 전기적으로 접속되지 않고 서로 분리되어 있다. 따라서, 종래와 마찬가지의 메모리 셀 레이아웃을 이용하여 불순물 영역(34)이 캐패시터 컨택트 양자(1개의 메모리 셀내에 있어서의)를 전기적으로 접속하도록레이아웃하는 것만으로 2트랜지스터/1캐패시터형의 메모리 셀을 실현할 수 있고, 또 리프레쉬 비트선 및 정규 비트선을 교대로 배치하는 것에 의해 4트랜지스터/2캐패시터형의 메모리 셀 유닛을 실현할 수 있다. 즉, 종래의 메모리 셀의 제조 공정에 있어서 단지 불순물 영역을 형성하기 위한 마스크만을 변경하는 것만으로 용이하게 상보 데이터를 비트선쌍에 판독하는 메모리 유닛을 형성할 수 있다.
또한, 메모리 셀 캐패시터의 구조로서는 단면이 U자 형상인 중공 원통형의 적층 캐패시터가 1예로서 설명되어 있다. 그러나, 다른 구조의 메모리 셀 캐패시터가 이용되어도 좋다.
또, 비트선 BL(/BL) 및 RBL(/RBL)은 기억 노드보다 하층의 동일 배선층에 형성되고, 소자 활성 영역 외부에 교대로 배치된다.
이상과 같이, 본 발명의 실시예 3에 의하면 메모리 셀 트랜지스터(액세스 트랜지스터)의 불순물 영역을 연장시켜 2개의 캐패시터 컨택트를 접속하도록 구성하고 있어, 종래와 마찬가지의 제조 공정을 이용하여 상보 데이터를 비트선쌍에 이용할 수 있는 2트랜지스터/1캐패시터형 메모리 셀을 실현하고 또한 상보 데이터를 기억하는 메모리 셀 유닛을 배치할 수 있다. 이 도 22에 도시하는 레이아웃은 도 1에 도시하는 어레이 구조에도 적용할 수 있다.
(실시예 4)
도 23은 본 발명의 실시예 4에 따른 메모리 셀 캐패시터의 구조를 개략적으로 도시한 도면이다. 도 23에 도시하는 구성에 있어서는 도 22에 도시하는 구성에부가해서, 기억 노드 전극(32ab, 32bb)이 도전층(38)에 의해 상호 접속되고, 이들 기억 노드 전극(32ab, 32bb)이 이 도전층(38)을 거쳐서 전기적으로 접속된다. 따라서, 이 도전층(38)에 의해 셀 플레이트 전극층(36)과의 사이에 추가의 용량이 형성되어 용량값을 더 크게 할 수 있다. 이 도전층(38)은 기억 노드(32ab, 32bb)와 마찬가지로 폴리 실리콘 등의 고융점 금속으로 형성된다. 이 도전층(38)과 셀 플레이트 전극층(36) 사이에는 캐패시터 절연막이 형성된다.
도 23에 도시하는 메모리 셀 캐패시터의 다른 구성은 도 22에 도시하는 구성과 동일하다. 이 서로 분리하여 형성되는 기억 노드 전극(32ab, 32bb)을 도전층(38)에 의해 상호 접속하는 것에 의해서, 도전층(38)을 새로운 용량으로서 이용할 수 있어 소점유 면적으로 큰 용량값을 갖는 메모리 셀 캐패시터를 실현할 수 있다.
(실시예 5)
도 24는 본 발명의 실시예 5에 따른 메모리 셀 캐패시터의 구조를 개략적으로 도시한 도면이다. 도 24에 있어서는 메모리 셀 트랜지스터(액세스 트랜지스터)의 불순물 영역은 각각 형성되고, 용량 소자(32a, 32b)의 기억 노드 전극(32aa, 32ba)이 도전층(38)에 의해 상호 접속된다. 즉, 용량 소자(32a, 32b)는 불순물 영역을 거쳐서 상호 접속되는 것은 아니라 도전층(38)을 거쳐서 상호 접속된다.
기판 영역이 P형 반도체층이며, 따라서 불순물 영역(37a, 37b)과 기판 영역 사이의 PN 접합의 면적을 충분히 저감할 수 있다. 이 PN 접합의 면적을 저감하는것에 의해 접합 누설 전류를 저감하여 데이터 유지 특성을 더 개선한다.
도 25는 도 24에 도시된 메모리 셀 캐패시터의 평면 레이아웃을 개략적으로 도시한 도면이다. 도 25에 도시하는 바와 같이, 불순물 영역(37a)은 액세스 트랜지스터 NQ1의 한쪽 도통 노드(기억 노드)로 되고, 또 불순물 영역(37b)은 리프레쉬 트랜지스터 RQ1의 한쪽 도통 노드로 된다. 이들 불순물 영역(37a, 37b)은 서로 분리되어 있다. 비트선 컨택트(30)를 거쳐서 액세스 트랜지스터 NQ1이 정규 비트선 BL1에 접속되고, 또 리프레쉬 비트선 컨택트(35)를 거쳐서 리프레쉬 트랜지스터 RQ1이 리프레쉬 비트선 RBL1에 접속된다. 따라서, 이 경우 메모리 셀 트랜지스터(액세스 트랜지스터)의 레이아웃이 동일하고, 비트선이 정규 및 리프레쉬 비트선을 포함하는 것만으로 종래의 DRAM 셀의 제조 공정을 전혀 변경하는 일없이 용이하게 누설 전류가 저감된 2트랜지스터/1캐패시터형의 메모리 셀을 실현할 수 있다.
(실시예 6)
도 26은 본 발명의 실시예 6에 따른 메모리 셀 캐패시터의 용량 소자의 구조를 개략적으로 도시한 도면이다. 도 26에 있어서, 용량 소자(32)는 N형 불순물 영역(40)에 결합되는 기억 노드(42), 캐패시터 절연막을 거쳐서 기억 노드(42)와 대향하여 배치되는 셀 플레이트 전극층(44), 이 셀 플레이트 전극층(44) 상에 배치되는 비트선 도전층(46)을 포함한다. 기억 노드(42)는 중공 원통형이다. 이 비트선 하부에 기억 노드 전극층(42)을 배치하는 것에 의해, 기억 노드(42)의 측벽 면적을 충분히 크게 할 수 있어 소점유 면적으로 큰 용량값을 갖는 용량 소자를 실현할 수있다.
이 기억 노드 전극층(42)은 도 22∼도 24에 도시하는 구성의 용량 소자와 마찬가지로 전기적으로 접속된다. 즉, 도전층에 의해 기억 노드가 상호 접속되고, 불순물 영역(40)이 연속하여 연장해서 배치된다. 또, 이것 대신에 불순물 영역(40)이 각각 분리되고, 기억 노드 전극층(42)만이 도전층에 의해 상호 접속된다. 이들 구성 중의 어느 1개가 이용되어도 좋다.
도 26에 도시하는 구성은 메모리 셀 캐패시터가 비트선 BL 또는 리프레쉬 비트선 RBL 하부에 형성되어 있고, 캐패시터 언더 비트선(CUB) 구조라고 불린다. 이러한 구조를 이용하는 것에 의해, 소점유 면적으로 큰 용량값을 갖는 메모리 셀 캐패시터를 실현할 수 있다. 또, 비트선 도전층(46)을 메모리 셀 캐패시터의 상부에 배치하는 것에 의해 이 비트선에 인가되는 응력을 작게 할 수 있고, 따라서 비트선도전층(46)을 금속 배선층으로 형성할 수 있어 비트선의 저항을 저감할 수 있다는 효과를 아울러 얻을 수 있다.
(실시예 7)
도 27은 본 발명의 실시예 7에 따른 반도체 기억 장치의 메모리 셀의 레이아웃을 개략적으로 도시한 도면이다. 도 27에 있어서는 메모리 셀을 형성하는 소자 활성 영역(54)이 열 방향으로 연장해서 배치된다. 액세스 트랜지스터 NQ는 비트선 컨택트(50)를 거쳐서 대응하는 정규 비트선에 접속되고, 또 리프레쉬 트랜지스터 RQ는 리프레쉬 비트선 컨택트(52)를 거쳐서 대응하는 리프레쉬 비트선에 결합된다.따라서, 이 도 27에 도시하는 배치에 있어서, 열 방향에 있어서는 정규 비트선 컨택트(50), 캐패시터 컨택트(31) 및 리프레쉬 비트선 컨택트(52)가 정렬하여 배치되고, 또 행 방향에 있어서 동일한 종류의 컨택트가 각 열에 대응하여 정렬해서 배치된다.
소자 활성 영역(54) 사이의 영역에 정규 비트선 및 리프레쉬 비트선이 배치된다. 이들 정규 비트선 BL 및 리프레쉬 비트선 RBL과 상보의 정규 비트선/BL 및 상보의 리프레쉬 비트선 /RBL가 행 방향에 있어서 이 소자 활성 영역(54) 사이의 영역에 교대로 배치된다. 즉, 소자 활성 영역(54)에 관해서 대향하여 비트선 BL 및 RBL과 상보의 비트선 BL 및 /BL가 대향하여 배치된다. 도 27에 있어서는 비트선 BL1, RBL1, /BL1 및 /RBL1을 대표적으로 도시한다.
소자 활성 영역(54) 사이의 영역을 가능한 한 작게 하기 위해서, 정규 비트선 BL 및 /BL와 리프레쉬 비트선 RBL 및 /RBL는 서로 다른 배선층에 형성된다. 이것에 의해, 비트선의 배선 점유 면적을 저감하고 어레이 면적을 저감한다. 이들 정규 및 리프레쉬 비트선이 소자 활성 영역(54) 사이의 영역에 배치되기 때문에, 도 27에 도시하는 바와 같이 비트선 BL 및 RBL은 인출선(51, 53)에 의해 대응하는 비트선 컨택트(50, 52)에 결합된다.
이 도 27에 도시되는 메모리 셀 레이아웃에 있어서는 1개의 워드선이 선택된 경우에는 상보 비트선에 메모리 셀 데이터가 판독된다. 따라서, 이 도 27에 도시하는 메모리 셀의 레이아웃은 도 16에 도시하는 구성에 대응하고, 더 고밀도로 메모리 유닛을 배치할 수 있고 어레이 면적을 저감할 수 있다.
도 28a는 정규 비트선 컨택트(50) 부분의 구성을 개략적으로 도시한 도면이다. 도 28a에 있어서 정규 비트선 BL1의 상층에 이것과 정렬하여 리프레쉬 비트선 RBL1이 배치된다. 정규 비트선 컨택트(50)는 인출선(51)을 거쳐서 정규 비트선 BL1에 결합된다. 비트선 컨택트(50)는 소자 활성 영역(54)의 불순물 영역(54a)에 접속된다. 또, 정규 비트선 컨택트(50) 영역 근방에서 인출선(51)에 의해 정규 비트선 BL1이 비트선 컨택트 영역까지 인출되고, 불순물 영역(54a)에 이 비트선 컨택트(50)를 거쳐서 결합된다.
도 28b는 리프레쉬 비트선 컨택트(52) 부분의 구성을 개략적으로 도시한 도면이다. 리프레쉬 비트선 RBL1이 인출선(53)에 의해 리프레쉬 비트선 컨택트(52)에 결합된다. 이 리프레쉬 비트선 컨택트(52)는 소자 활성 영역(54)에 포함되는 불순물 영역(54b)에 결합된다. 이들 불순물 영역(54a, 54b)은 정규 워드선 WL 및 리프레쉬 워드선 RWL의 거리만큼 떨어져 있다. 즉, 리프레쉬 비트선 컨택트(52)는 리프레쉬 워드선의 쌍 사이에 형성되고, 반면에 비트선 컨택트(50)는 정규 워드선의 쌍 사이에 형성된다.
이 도 28a 및 도 28b에 도시하는 바와 같이, 정규 비트선 BL 및 리프레쉬 비트선 RBL을 다른 배선층에 배치하는 것에 의해, 이들 비트선의 레이아웃 점유 면적을 저감할 수 있다. 또, 인출선(51, 53)을 이용하여 이들 비트선 BL 및 RBL을 대응하는 비트선 컨택트에 접속하는 것만으로 용이하게 다층의 배선층에 악영향을 미치지 않고 비트선 컨택트를 형성할 수 있다.
이상과 같이, 본 발명의 실시예 7에 의하면 리프레쉬 비트선 및 정규 비트선을 다른 배선층에 형성하고 있기 때문에, 비트선의 배치 면적을 저감할 수 있다. 또, 메모리 셀 트랜지스터(액세스 트랜지스터)를 형성하는 소자 활성 영역을 열 방향으로 연장시켜 배치하고 있고, 행 방향에 당접하는 영역은 소자 활성 영역에 있어서는 존재하지 않기 때문에 메모리 셀 형성 영역의 면적을 저감할 수 있고, 따라서 메모리 셀 어레이 면적을 저감할 수 있다. 또한, 이 도 28에 도시하는 구성에 있어서는 정규 비트선의 상층에 리프레쉬 비트선이 형성되어 있다. 그러나, 리프레쉬 비트선의 상층에 정규 비트선이 형성되어도 좋다.
(실시예 8)
도 29는 본 발명의 실시예 8에 따른 반도체 기억 장치의 메모리 어레이부의 레이아웃을 개략적으로 도시한 도면이다. 도 29에 도시하는 구성에 있어서는 소자 활성 영역(54) 사이의 영역에 정규 비트선 BL 및 /BL(BL1, /BL1)가 배치된다. 소자 활성 영역(54)과 중첩하도록 열 방향으로 연장하여 리프레쉬 비트선 RBL 및 /RBL(RBL1, /RBL1)가 배치된다. 이들 정규 비트선 BL 및 /BL와 리프레쉬 비트선 RBL 및 /RBL는 서로 다른 배선층에 교대로 형성된다. 즉, 정규 비트선쌍 사이에 리프레쉬 비트선이 배치되고, 리프레쉬 비트선쌍 사이에 정규 비트선이 배치된다(평면도적으로 보아). 소자 활성 영역(54)과 중첩하도록 리프레쉬 비트선 RBL 및/RBL가 교대로 배치되고, 또 소자 활성 영역(54)의 외부 영역에 있어서 정규 비트선 BL 및 /BL가 교대로 배치된다.
이 도 29에 도시하는 배치에 있어서는 정규 비트선 BL 및 /BL와 리프레쉬 비트선 RBL 및 /RBL는 평면도적으로 보아 중첩되어 있지 않다. 따라서, 이들 비트선간 용량을 저감할 수 있고, 따라서 고속으로 판독 데이터를 대응하는 센스 앰프로 전달할 수 있다. 또, 예를 들면 리프레쉬 완료와 통상 액세스 실행이 동시에 실행되는 경우, 이들 정규 비트선과 리프레쉬 비트선은 역방향으로 신호가 변화되고, 통상 액세스에 대한 결합 노이즈가 악영향을 미쳐 정확한 데이터의 판독을 실행할 수 없게 될 가능성이 있다. 이 비트선간 용량을 저감하는 것에 의해, 노이즈의 영향을 억제하여 정확하게 메모리 셀 데이터의 센스를 실행할 수 있다.
도 30a는 도 29에 도시된 레이아웃에 있어서의 정규 비트선 컨택트(50)의 영역의 구성을 개략적으로 도시한 도면이다. 도 30a에 있어서 리프레쉬 비트선 RBL1이 정규 비트선 BL1보다 상층에 형성된다. 정규 비트선 컨택트(50)는 인출선(51)을 거쳐서 정규 비트선 BL1에 결합된다. 정규 비트선 컨택트(50)는 소자 활성 영역(54)에 포함되는 불순물 영역(54c)에 접속된다. 이 경우, 단지 정규 비트선 컨택트 영역에 있어서 인출선(51)이 형성될 뿐이며, 비트선 BL1 및 RBL1의 결합 용량을 충분히 작게 할 수 있다.
도 30b는 리프레쉬 비트선 컨택트(52) 부분의 구성을 개략적으로 도시한 도면이다. 리프레쉬 비트선 RBL1은 소자 활성 영역(54)과 평면도적으로 보아 중첩하도록 배치되어 있고, 리프레쉬 비트선 컨택트(52)는 인출선을 마련하지 않고 직접 리프레쉬 비트선 RBL과 소자 활성 영역에 포함되는 불순물 영역(54b)을 접속한다. 정규 비트선 BL1은 소자 활성 영역(54)의 외부의 영역에 배치되어 있고, 이 리프레쉬 비트선 컨택트(52)가 정규 비트선 BL1의 레이아웃에 악영향을 미치는 것을 방지할 수 있다.
또한, 이 도 30a 및 도 30b에 도시한 구조에 있어서도 리프레쉬 비트선이 정규 비트선보다 하층에 형성되어도 좋다.
이상과 같이, 본 발명의 실시예 8에 의하면 리프레쉬 비트선과 정규 비트선을 다른 배선층에 형성하고 있어, 어레이 면적이 작은 반도체 기억 장치를 실현할 수 있다. 또, 소자 활성 영역과 리프레쉬 비트선은 정렬하도록 배치하고 있어, 리프레쉬 비트선의 레이아웃 면적을 저감할 수 있다. 또, 소자 활성 영역은 직선형상으로 연장하고 있을 뿐이며, 실시예 7과 마찬가지로 메모리 셀 어레이 면적도 저감할 수 있다.
또한, 이 도 29에 도시하는 레이아웃에 있어서는 리프레쉬 비트선이 소자 활성 영역의 외부 영역에 배치되고, 정규 비트선이 소자 활성 영역과 중첩하도록 배치되어도 좋다.
(실시예 9)
도 31은 본 발명의 실시예 9에 따른 메모리 셀의 레이아웃을 개략적으로 도시한 도면이다. 도 31에 있어서 용량 소자(32)가 행 및 열 방향으로 정렬하여 배치된다. 이들 정규 워드선 및 리프레쉬 워드선 사이의 영역에 있어서 이들 용량 소자(32)에 대해서 캐패시터 컨택트(31)가 마련되고, 이 반도체 기판 표면에 형성된 불순물 영역(66)에 의해 4개의 용량 소자(32)가 상호 접속된다. 즉, 행 방향에 있어서 4개의 인접하는 용량 소자(32)가 불순물 영역(66)에 의해 상호 접속된다.
행 방향에 있어서는 4개의 용량 소자에 대해서 3열 걸러 불순물 영역(66)에 접속하는 불순물 영역(65)이 형성된다. 불순물 영역(65)은 1행씩 어긋나서 배치된다. 불순물 영역(65)이 메모리 액세스 트랜지스터의 정규 비트선 또는 리프레쉬 비트선에 접속하는 불순물 영역으로 된다. 불순물 영역(65)은 리프레쉬 워드선 사이 또는 정규 워드선 사이의 영역에 행 방향에 있어서 3열 걸러 형성된다. 정규 워드선 WL에 인접하는 불순물 영역(65)은 비트선 컨택트(60)를 거쳐서 대응하는 정규 비트선 BL 또는 /BL에 접속되고, 리프레쉬 워드선에 인접하는 불순물 영역(65)은 리프레쉬 비트선 컨택트(62)를 거쳐서 리프레쉬 비트선 RBL 또는 /RBL에 접속된다. 정규 워드선 WL과 불순물 영역(65)과 비트선 컨택트(60)에 의해서 정규 비트선에 접속하는 액세스 트랜지스터 NQ가 형성된다. 불순물 영역(65)과 리프레쉬 워드선과 리프레쉬 비트선 컨택트(62)에 의해 리프레쉬 비트선에 접속하는 리프레쉬 트랜지스터 RQ가 형성된다. 메모리 셀 MC는 4개의 용량 소자(32)와 2개의 불순물 영역(65)에 의해 형성된다. 이 도 31에 있어서 사선으로 나타내는 영역(64)이 소자 활성 영역이다.
이 도 31에 도시하는 구성에 있어서는 정규 비트선 BL 및 /BL와 정규 워드선 WL의 교차부에 대응하여 액세스 트랜지스터 NQ가 배치되고, 리프레쉬 비트선 RBL 및 /RBL와 리프레쉬 워드선 RWL의 교차부에 대응하여 리프레쉬 트랜지스터 RQ가 배치된다. 따라서, 이 도 31에 도시하는 구성에 있어서는 단지 정규 비트선 BL 및 /BL 중의 한쪽 또는 리프레쉬 비트선 RBL 및 /RBL 중의 한쪽에 메모리 셀 데이터가 판독된다.
이 도 31에 도시하는 레이아웃에 있어서는 우선 캐패시터를 형성하는 용량 소자(32)를 행 및 열 방향으로 정렬하여 배치하고, 행 방향에 있어서 4개의 용량 소자를 불순물 영역(66)에 의해 상호 접속하고, 트랜지스터를 형성하기 위한 불순물 영역(65)을 행 방향에 있어서 3열 걸러 형성하여 비트선 컨택트를 거쳐서 대응하는 비트선에 접속한다. 따라서, 레이아웃이 용이하고, 용이하게 2트랜지스터/1캐패시터형의 메모리 셀을 실현할 수 있다. 또, 메모리 셀 캐패시터가 4개의 용량 소자(32)에 의해 형성되기 때문에 그의 용량값을 충분히 크게 할 수 있고, 소자가 미세화되더라도 그 큰 용량값에 의해 안정하게 정보를 기억할 수 있다.
여기서, 도 31에 있어서는 정규 워드선 WL1-WL3 및 리프레쉬 워드선 RWL1-WRL3을 도시한다. 2개의 리프레쉬 워드선의 조와 2개의 정규 워드선 WL의 조가 교대로 행 방향으로 배치된다. 또, 비트선 BL1, /BL1, BL2 및 /BL2와 리프레쉬 비트선 RBL1, /RBL1, RBL2, /RBL2를 도시하지만, 이들 정규 비트선 및 리프레쉬 비트선은 교대로 배치된다.
또한, 이 도 31에 도시하는 레이아웃에 있어서, 불순물 영역(65)은 행 방향에 있어서 돌출하는 영역에 있어서 대응하는 비트선(정규 비트선 또는 리프레쉬 비트선)에 비트선 컨택트((60) 또는 (62))를 거쳐서 접속되는 것이 아니라, 용량 소자와 정렬하는 영역에 있어서 비트선 컨택트를 거쳐서 대응하는 비트선(정규 비트선 또는 리프레쉬 비트선)과 컨택트가 취해지도록 구성되어도 좋다. 이 경우, 행 방향에 있어서 돌출하는 영역이 없고, 행 방향에 있어서의 용량 소자의 피치를 작게 하여 고밀도로 용량 소자를 배치할 수 있다.
이상과 같이, 본 발명의 실시예 10에 의하면 4개의 용량 소자에 메모리 셀 캐패시터를 구성하여 비트선쌍의 한쪽의 비트선에 메모리 셀을 접속하도록 구성하고 있고, 미세화된 소자에 있어서도 충분히 큰 용량값을 갖는 메모리 셀 캐패시터를 용이하게 배치할 수 있다. 또, 용량 소자를 행 및 열 방향으로 정렬하여 배치하고, 트랜지스터 형성을 위한 불순물 영역을 규칙적으로 배치하고 있을 뿐이며, 그의 레이아웃은 규칙성을 갖고 있어 용이하게 2트랜지스터/1캐패시터형의 메모리 셀을 레이아웃할 수 있다.
(실시예 10)
도 32는 본 발명의 실시예 10에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면이다. 도 32에 있어서 메모리 셀 어레이는 복수의 메모리 블럭 MB0-MBm으로 분할된다. 메모리 블럭 MB0-MBm의 각각에 있어서는 정규 비트선과 리프레쉬 비트선이 교대로 배치된다. 또, 메모리 블럭 MB0-MBm의 각각에 있어서는 정규 비트선 BL 및 리프레쉬 비트선 RBL이 배치되거나 또는 상보의 정규 비트선 /BL 및 상보의 리프레쉬 비트선 /RBL가 배치된다. 즉, 이 도 32에 도시하는 구성에 있어서는 비트선은 「오픈 비트선 구조」로 배치된다.
메모리 블럭 MB0-MBm 사이에 정규 센스 앰프대 SAB와 리프레쉬 센스 앰프대가 교대로 배치된다. 도 32에 있어서는 메모리 블럭 MB0 및 MB1 사이에 배치되는 정규 센스 앰프대 SAB0, 메모리 블럭 MB1과 도시하지 않은 메모리 블럭 MB2 사이에 배치되는 리프레쉬 센스 앰프대 RSAB1, 메모리 블럭 MBm과 도시하지 않은 메모리블럭 MB(m-1) 사이에 배치되는 리프레쉬 센스 앰프대 RSABm을 도시한다.
메모리 블럭 MB0의 외부에 또 리프레쉬 센스 앰프대 RSAB0이 배치되고, 메모리 블럭 MBm의 외부에 정규 센스 앰프대 SABm이 배치된다.
메모리 어레이의 한쪽 측에 정규 행 디코더/제어 회로(70)가 배치되고, 다른 쪽 측에 리프레쉬 행 디코더/제어 회로(71)가 배치된다. 또, 메모리 블럭 MB0-MBm에 공통으로 열 선택 제어 회로(15)가 배치된다. 이 열 선택 제어 회로(15)로부터의 열 선택 신호가 리프레쉬 센스 앰프대 RSAB0-RSABm 및 정규 센스 앰프대 SAB0-SABm에 마련되는 열 선택 게이트에 공통으로 인가된다.
리프레쉬 센스 앰프대 RSAB0은 메모리 블럭 MB0에 배치되는 리프레쉬 비트선 RBL0-RBLn과 도시하지 않은 리프레쉬 더미 비트선의 전압을 차동 증폭한다. 정규 센스 앰프대 SAB0은 메모리 블럭 MB0에 포함되는 정규 비트선 BL0-BLn과 메모리 블럭 MB1에 포함되는 정규 비트선 /BL0-/BLn의 전압을 각각 차동 증폭한다. 리프레쉬 센스 앰프대 RSAB1은 메모리 블럭 MB1의 리프레쉬 비트선 /RBL0-/RBLn와 도시하지 않은 메모리 블럭 MB2의 리프레쉬 비트선 RBL0-RBLn의 전압을 차동 증폭한다. 리프레쉬 센스 앰프대 RSABm은 메모리 블럭 MBm의 리프레쉬 비트선 /RBL0-/RBLn와 도시하지 않은 메모리 블럭 MB(m-1)의 리프레쉬 비트선 RBL0-RBLn의 전압을 차동 증폭한다. 정규 센스 앰프대 SABm은 메모리 블럭 MBm의 정규 비트선/BL0-/BLn와 도시하지 않은 더미 비트선의 전압을 차동 증폭한다.
이 도 32에 도시하는 바와 같이, 리프레쉬 센스 앰프대와 정규 센스 앰프대를 교대로 배치하는 것에 의해, 각 센스 앰프대에 있어서는 정규 비트선의 피치 또는 리프레쉬 비트선의 피치로 정규 센스 앰프 또는 리프레쉬 센스 앰프를 배치할 수 있고, 이 정규 비트선과 리프레쉬 비트선 사이의 피치를 작게 하여 고밀도로 메모리 셀을 배치할 수 있다.
도 33은 2개의 메모리 블럭에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 33에 있어서는 메모리 블럭 MBu에 있어서 정규 비트선 BL과 리프레쉬 비트선 RBL이 교대로 배치된다. 정규 비트선 BL 및 리프레쉬 비트선 RBL에 대해서 1열의 메모리 셀이 접속된다. 도 33에 있어서는 1개의 메모리 셀 MC1을 대표적으로 도시한다. 이 메모리 셀 MC1은 정규 워드선 WL1과 리프레쉬 워드선 RWL1에 접속된다. 메모리 셀 MC1은 액세스 트랜지스터 NQ 및 RQ와 캐패시터 Cs를 포함한다.
메모리 블럭 MB1에 있어서는 정규 비트선 /BL와 리프레쉬 비트선 /RBL1이 교대로 배치된다. 이들 비트선 /BL 및 /RBL1에 대해서도 1열의 메모리 셀이 접속되지만, 도 33에 있어서는 1개의 메모리 셀 MCk를 대표적으로 도시한다. 이 메모리 셀 MCk는 정규 워드선 WLk 및 리프레쉬 워드선 RWLk에 접속된다.
정규 센스 앰프대에 있어서는 비트선 BL 및 /BL가 정규 센스 앰프 SA에 결합된다. 리프레쉬 비트선 RBL은 리프레쉬 센스 앰프 RSAu에 접속되고, 또 정규 비트선 /RBL1은 리프레쉬 센스 앰프 RSA1에 접속된다. 정규 센스 앰프 SA에 대해서 이퀄라이즈 지시 신호 φEQ에 따라 센스 노드 NA 및 NB를 이퀄라이즈하는 이퀄라이즈용 트랜지스터 T6과 프리차지 지시 신호 φPR에 따라 센스 노드 NA 및 NB로 각각 프리차지 전압 VBL을 전달하는 프리차지용 트랜지스터 T7 및 T8이 마련된다.
리프레쉬 센스 앰프 RSAu에 대해서도 마찬가지로 리프레쉬 이퀄라이즈 지시신호 φREQ에 응답하여 리프레쉬 센스 노드 RNA 및 RNB를 이퀄라이즈하는 이퀄라이즈용 트랜지스터 RT6과 리프레쉬 프리차지 지시 신호 φRPR에 따라 프리차지 전압 VBL을 리프레쉬 센스 노드 RNA 및 RNB로 전달하는 프리차지용 트랜지스터 RT7 및 RT8이 마련된다.
리프레쉬 센스 앰프 RSA1에 대해서도 마찬가지로 이퀄라이즈 트랜지스터 및 프리차지용 트랜지스터가 마련되지만, 이들은 프리차지/이퀄라이즈 회로 RPEQ로서 블럭으로 나타낸다.
센스 앰프 SA가 배치되는 정규 센스 앰프대에 있어서 국부(local) 데이터선 LIO 및 /LIO가 배치되고, 또 리프레쉬 센스 앰프 RSAu가 배치되는 센스 앰프대에 있어서 리프레쉬 국부 데이터선쌍 /RLIOu 및 RLIOu가 배치된다. 리프레쉬 센스 앰프 RSA1이 배치되는 리프레쉬 센스 앰프대에 있어서도 리프레쉬 국부 데이터선 /RLIO1 및 RLIO1이 배치된다.
국부 데이터선 LIO 및 /LIO는 블럭 선택 게이트 BSG를 거쳐서 전역(global) 데이터선 GIO, /GIO에 결합된다. 리프레쉬 국부 데이터선 /RLIOu 및 RLIOu도 블럭 선택 게이트 RBSGu를 거쳐서 전역 데이터선 /GIO 및 GIO에 결합된다. 리프레쉬 국부 데이터선 /RLIO1 및 RLIO1은 블럭 선택 게이트 RBSC1을 거쳐서 전역 데이터선 /RLIO1 및 RLIO1에 결합된다. 블럭 선택 게이트 BSG, RBSGu 및 RBSG1은 블럭 선택 신호 φbr2, φbr1 및 φbr3에 응답하여 각각 도통한다.
또, 센스 앰프 SA에 대해서 정규 열 선택 신호 Y에 응답하여 센스 노드 NA 및 NB를 국부 데이터선 LIO 및 /LIO에 접속하는 정규 열 선택 트랜지스터 T9 및T10이 배치된다. 리프레쉬 센스 앰프 RSAu에 대해서도 리프레쉬 열 선택 신호 RY에 응답하여 리프레쉬 센스 노드 RNA 및 RNB를 리프레쉬 국부 데이터선 /RBLu 및 RLIOu에 접속하는 리프레쉬 열 선택 트랜지스터 RT9 및 RT10이 배치된다. 리프레쉬 센스 앰프 RSA1에 대해서도 마찬가지로 리프레쉬 열 선택 트랜지스터가 배치되지만, 이들은 블럭 RCSG로 나타낸다.
열 선택 신호 Y 및 RY는 도 32에 도시하는 열 선택 제어 회로(15)에서 인가된다.
워드선 WL1 및 RWL1이 병행해서 선택될 때, 블럭 선택 게이트 RBSGu 및 BSG가 도통하고, 국부 데이터선쌍 /RBLu 및 RLIOu와 LIO, /LIO가 전역 데이터선 GIO 및 /GIO에 접속된다. 이 상태에서 열 선택이 실행되고, 정규 열 선택 신호 Y 또는 리프레쉬 열 선택 신호 RY가 선택 상태로 구동되며, 예를 들면 메모리 셀 MC1이 전역 데이터선 GIO 및 /GIO에 결합된다.
이러한 정규 센스 앰프와 리프레쉬 센스 앰프를 각각 별개의 영역에 배치하는 것에 의해 고밀도로 2트랜지스터/1캐패시터형 메모리 셀을 배치할 수 있고, 또 센스 앰프의 피치 조건도 「1트랜지스터/1캐패시터형 메모리 셀」을 「폴디드(folded) 비트선(2교점) 구성」으로 배치한 경우와 마찬가지로 되어, 여유를 갖고 센스 앰프 SA 및 RSA를 배치할 수 있다.
도 34는 블럭 선택 신호 φbr을 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 34에 있어서 블럭 선택 신호 발생부는 내부 칩 인에이블 신호 CE의 활성화에 응답하여 외부로부터의 어드레스 신호(도 13에 도시하는 X 어드레스 입력버퍼(22)를 거쳐서 인가됨) 중의 블럭 어드레스 ADDb를 디코드하여 블럭 선택 신호 BS0-BSm 중의 1개를 활성화시키는 블럭 디코더(74)와 블럭 디코더(74)로부터의 인접 메모리 블럭에 대한 블럭 선택 신호 BSi 및 BSj를 수신하여 블럭 선택 신호 φbr을 생성하는 OR 회로(75)를 포함한다. 즉, 내부 칩 인에이블 신호 CE가 활성 상태로 되고 데이터 액세스가 실행되는 것이 표시되었을 때에 블럭 선택 신호 φbr을 활성화시킨다. 따라서, 리프레쉬 동작만이 실행되는 경우에는 블럭 선택 신호 φbr (φbr1-φbr3…)은 비활성 상태로 유지한다.
데이터 액세스가 실행될 때 즉 내부 칩 인에이블 신호 CE가 활성 상태로 되면, 리프레쉬 국부 데이터선 RLIO 및 /RLIO와 정규 국부 데이터선 LIO 및 /LIO가 전역 데이터선 GIO 및 /GIO에 접속된다.
또한, 블럭 선택 신호 φbr은 로우/리프레쉬 경합의 판정 및 로우 어드레스의 일치/불일치의 판정 결과에 따라 생성하여 리프레쉬 국부 데이터선 및 정규 국부 데이터선 중의 한쪽이 전역 데이터선에 접속되도록 구성되어도 좋다. 리프레쉬 선택 게이트에 대해서는 블럭 선택 신호 φbr과 일치 검출 신호와 리프레쉬 활성화 신호 REF의 논리곱의 신호를 인가하고, 정규 블럭 선택 게이트 BSG에 대해서는 블럭 선택 신호 φbr과 불일치 검출 신호와 정규 행 활성화 신호 NOR의 논리곱의 신호를 인가한다. 정규 국부 데이터선쌍 및 리프레쉬 국부 데이터선쌍 중의 한쪽만이 전역 데이터선쌍에 결합되기 때문에, 전역 데이터선쌍의 부하를 경감시킬 수 있고 고속으로 내부 데이터를 전송할 수 있다.
도 35는 도 33에 도시하는 메모리 블럭 MBu에 있어서의 메모리 셀의 레이아웃을 개략적으로 도시한 도면이다. 도 35에 있어서는 정규 비트선 BL1-BL4와 리프레쉬 비트선 RBL1-RBL4가 교대로 배치된다. 리프레쉬 워드선의 쌍 및 정규 워드선의 쌍이 교대로 열 방향으로 배치된다. 이 도 35에 도시하는 메모리 셀의 레이아웃은 도 21에 도시하는 메모리 셀의 레이아웃과 동일하다. 상보의 비트선 /BL 및 /RBL 대신에 비트선 BL 및 RBL이 배치된다. 이 도 35에 도시하는 레이아웃에 있어서는 도 21에 도시하는 레이아웃에 대응하는 부분에는 동일한 참조번호를 붙인다. 따라서, 이 도 35에 도시하는 바와 같이 「오픈 비트선 구조」로 메모리 셀을 배치하는 경우, 통상의 1트랜지스터/1캐패시터형의 메모리 셀의 레이아웃을 이용하여 2개의 용량 소자를 전기적으로 접속해서 메모리 셀 캐패시터를 구성하는 것뿐이며, 용이하게 메모리 셀을 오픈 비트선 구조로 배치할 수 있다.
이상과 같이, 본 발명의 실시예 10에 의하면 2트랜지스터/1캐패시터형의 메모리 셀을 「오픈 비트선 구조」로 배치하고 있어 고밀도로 메모리 셀을 배치할 수 있다. 또, 리프레쉬 센스 앰프 및 정규 센스 앰프를 각각의 영역에 배치하고 있어 센스 앰프의 피치 조건이 완화되고, 비트선 피치가 작아지는 경우에 있어서도 충분히 여유를 갖고 센스 앰프를 배치할 수 있다.
(실시예 11)
도 36은 본 발명의 실시예 11에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 36에 있어서는 내부 칩 인에이블 신호 CE를 발생하기 위해서, 외부로부터의 어드레스 신호 ADD의 변화를 검출하는 어드레스 변화검출 회로(80), 어드레스 변화 검출 회로(80)로부터의 어드레스 변화 검출 신호 φATD의 활성화에 응답하여 세트되는 세트/리세트 플립플롭(81), 센스 앰프 활성화 신호 φS를 소정 시간 지연시켜 세트/리세트 플립플롭(81)의 리세트 입력 R에 인가하는 지연 회로(82)가 마련된다. 세트/리세트 플립플롭(81)의 출력 Q로부터 내부 칩 인에이블 신호 CE가 생성된다. 어드레스 신호 ADD는 도 13에 도시하는 X 어드레스 XAD 및 Y어드레스 YAD를 포함한다. 다음에, 이 도 36에 도시하는 내부 칩 인에이블 신호 발생계의 동작을 도 37에 도시하는 신호 파형도를 참조하여 설명한다.
외부 어드레스 신호 ADD가 변화하면, 어드레스 변화 검출 회로(80)가 어드레스 변화 검출 신호 φATD를 활성화시킨다. 따라서, 세트/리세트 플립플롭(81)이 세트되고 내부 칩 인에이블 신호 CE가 활성화된다. 이 내부 칩 인에이블 신호 CE가 활성화되면, 어드레스 입력 버퍼(어드레스 입력 버퍼(22), (24))가 래치 상태로 되고, 외부로부터의 어드레스 신호 ADD에 따라 내부의 X 어드레스 신호 XA 및 내부 Y어드레스 신호 YA를 생성한다.
이 내부 칩 인에이블 신호 CE의 활성화에 따라 정규 워드선의 선택 및 정규 센스 앰프의 활성화가 순차 실행된다. 정규 센스 앰프 활성화 신호 φS가 활성화되고 정규 비트선쌍으로 메모리 셀 데이터가 전달되면, 다음에 Y어드레스 신호 YA에 따라 열 선택이 실행되고, 데이터 판독 동작시에 있어서는 선택 열의 메모리 셀의 데이터가 판독된다. 이 데이터 판독까지 소요되는 시간을 고려하여 지연 회로(82)의 지연 시간이 결정된다. 센스 앰프 활성화 신호 φS가 활성화되면, 지연 회로(82)가 갖는 지연 시간이 경과한 후 지연 회로(82)의 출력 신호가 H 레벨로되고, 세트/리세트 플립플롭(81)이 리세트되고, 내부 칩 인에이블 신호 CE가 비활성 상태로 되어 1개의 액세스 사이클이 완료한다.
외부로부터의 어드레스 신호 ADD는 액세스 사이클 기간중에 홀드 시간 경과후 변화한다. 이 경우, 어드레스 변화 검출 회로(80)가 어드레스 변화 검출 신호 φATD를 활성화시킨다. 그러나, 세트/리세트 플립플롭(81)은 이 때 세트 상태에 있기 때문에, 내부 칩 인에이블 신호 CE는 어떠한 영향을 받는 일도 없다.
지연 회로(82)의 지연 시간에 따라 반도체 기억 장치의 사이클 시간을 결정할 수 있고, 또 외부로부터 칩 인에이블 신호를 인가할 필요가 없어 핀 단자 수를 저감할 수 있다.
(변경예 1)
도 38은 본 발명의 실시예 11의 변경예 1의 구성을 도시한 도면이다. 이 도 38에 도시하는 구성에 있어서는 어드레스 변화 검출 신호 φATD가 활성화되면, 그의 출력 /Q의 신호를 페치하고 출력 Q로부터 페치한 신호를 출력하는 D형 플립플롭(84)이 마련된다. 이 D형 플립플롭(84)의 출력 Q로부터 내부 칩 인에이블 신호 CE가 생성된다. 어드레스 변화 검출 신호 φATD는 도 36에 도시하는 어드레스 변화 검출 회로(80)로부터 인가된다. D형 플립플롭(84)은 리세트 신호 RST에 의해 초기 상태에 있어서 내부 칩 인에이블 신호 CE를 L 레벨의 비활성 상태로 리세트한다. 다음에, 이 도 38에 도시하는 D형 플립플롭(84)의 동작을 도 39에 도시하는 신호 파형도를 참조하여 설명한다.
시각 ta에 있어서 어드레스 신호 ADD가 변화하고 어드레스 변화 검출 신호 φATD가 활성화되면, D형 플립플롭(84)은 그의 출력 /Q의 H 레벨의 신호를 페치하여 출력 Q로부터 출력한다. 따라서, 이 어드레스 변화 검출 신호 φATD의 활성화에 응답하여 내부 칩 인에이블 신호 CE가 활성화된다. 내부 칩 인에이블 신호 CE의 활성화에 따라 내부에서 정규 행의 선택 동작이 실행된다. 액세스 사이클 기간중 어드레스 신호 ADD는 그의 상태가 고정된다.
시각 tb에 있어서 어드레스 신호 ADD가 변화하고 무효 상태로 된 경우에 마찬가지로 어드레스 변화 검출 신호 φATD가 활성화되고, 따라서 이 D형 플립플롭(84)의 출력 /Q가 L 레벨이기 때문에 내부 칩 인에이블 신호 CE가 비활성화된다.
어드레스 신호 ADD가 시각 tc에 있어서 변화하면, 어드레스 변화 검출 신호 φATD가 활성화되고, 다시 내부 칩 인에이블 신호 CE가 활성화된다. 이 어드레스 신호 ADD에 의해 액세스 사이클이 결정된다. 이 경우에도 외부로부터 칩 인에이블 신호를 인가할 필요가 없어 핀 단자 수를 저감할 수 있다.
또한, 시각 tb∼시각 tc 사이의 시간은 반도체 기억 장치에 있어서 내부가 프리차지 상태로 복귀하는 소위 RAS 프리차지 시간 tRP로 설정하는 것이 바람직하다. 이것에 의해, 반도체 기억 장치 내부에 있어서 전부를 프리차지 상태로 복귀시킨 후에 다음의 액세스를 실행할 수 있다.
(변경예 2)
도 40은 본 발명의 실시예 11의 변경예 2의 동작을 도시한 신호 파형도이다. 이 도 40에 있어서는 외부 어드레스 신호 ADD의 변화에 따라 어드레스 변화 검출 신호 φATD가 생성된다. 어드레스 변화 검출 신호 φATD에 따라 소정의 시간폭을 갖는 리세트 신호 RSTS를 생성한다. 이 리세트 신호 RSTS가 비활성화되면, 내부 칩 인에이블 신호 CE를 활성화시킨다. 내부 칩 인에이블 신호 CE는 상시 어드레스 변화 검출 신호 φATD에 의해 리세트한다. 리세트 신호 RSTS는 정규 행계 제어 회로 및 재정 회로로 인가되고, 그 시간폭은 RAS 프리차지 시간 tRP를 갖는다. 따라서, 어드레스 변화 검출 신호 φATD가 인가되어 1개의 메모리 사이클이 시작되면, 내부에서 또 정규 행의 선택 동작이 개시된다. 이 리세트 신호 RSTS의 활성화 타이밍을 리프레쉬와 정규 로우 액세스의 재정을 실행하기 위한 기준 타이밍 신호로서 이용한다. 즉, 재정 회로(12)(도 2 참조)로는 내부 칩 인에이블 신호 CE 대신에 이 리세트 신호 RSTS가 인가되고, 재정 회로(12)는 리프레쉬 지시 신호 RREQ 및 리세트 신호 RSTS의 타이밍의 관계에 따라 정규 행 활성화 신호 NOR 및 리프레쉬 활성화 신호 REF를 선택적으로 활성화시킨다. 즉, 이 리세트 신호 RSTS에 의해 1개의 메모리 사이클이 결정되고, 이 리세트 신호 RSTS가 메모리 선택 사이클 개시 지시 신호로서 이용된다. 도 40에 도시하는 구성에서는 1개의 메모리 사이클이 프리차지 동작부터 시작한다.
도 41은 도 40에 도시하는 동작 순서를 실현하는 회로 구성의 1예를 도시한 도면이다. 도 41에 있어서 내부 칩 인에이블 신호 발생계는 어드레스 변화 검출신호 φATD의 활성화에 응답하여 소정의 시간폭을 갖는 원샷의 펄스 신호를 발생하는 원샷 펄스 발생 회로(86) 및 원샷 펄스 발생 회로(86)로부터의 리세트 신호 RSTS의 상승에 응답하여 세트되고 또한 어드레스 변화 검출 신호 φATD의 활성화에 응답하여 리세트되는 세트/리세트 플립플롭(88)을 포함한다. 이 원샷 펄스 발생 회로(86)로부터의 리세트 신호 RSTS가 재정 회로(12)로 인가되어 리프레쉬 동작과의 경합의 재정이 실행된다. 이 리세트 신호 RSTS는 또 정규 행계 제어 회로로 인가된다. 이 리세트 신호 RSTS는 도 11에 도시하는 NOR 회로(12j)로부터의 리세트 신호 RST와 논리합이 취해져 세트/리세트 플립플롭(13e, 13g)으로 인가된다. 세트/리세트 플립플롭(88)으로부터 내부 칩 인에이블 신호 CE가 생성된다.
이 리세트 신호 RSTS에 의해 정규 행계 회로를 리세트하는 경우, 내부에서 리프레쉬 동작과 행 액세스가 실행되고 있는 경우가 있다. 통상의 외부 액세스가 먼저 실행되고 있는 경우, 우선 내부 칩 인에이블 신호 CE에 따라 정규 행계 회로가 동작하고, 다음에 리프레쉬 행계 회로가 정규 센스 앰프 활성화 신호의 활성화에 응답하여 동작한다. 리프레쉬 행계 제어 회로로부터의 리프레쉬 센스 앰프 활성화 신호의 활성화 전에 리세트 신호 RSTS가 활성화되더라도, 정규 행계 회로의 정규 센스 앰프가 리세트될 뿐이며, 리프레쉬 센스 앰프 회로는 센스 동작을 실행하여 메모리 셀 데이터의 리프레쉬를 실행한다. 따라서, 이 타이밍에서 정규 행계 회로의 프리차지를 실행하더라도 아무런 문제도 발생하지 않는다. 그 후, 다시 리프레쉬 동작이 실행될 때에 내부의 칩 인에이블 신호 CE가 상승하면, 그 때에는 리프레쉬 동작중으로서 리프레쉬 센스 앰프 활성화 신호가 활성 상태에 있기 때문에,도 11에 도시하는 지연 회로(13a)의 지연 시간 경과후에 정규 워드선이 선택 상태로 구동된다.
리프레쉬 동작이 먼저 실행되는 경우에는 리프레쉬 지시 신호 RREQ에 따라 리프레쉬 행계 회로 및 정규 행계 회로가 동작한다. 따라서, 이 경우 어드레스 변화 검출 신호 φATD에 따라 정규 행계 회로를 일단 프리차지 상태로 해도 리프레쉬 동작에 아무런 악영향을 미치지 않는다. 내부 칩 인에이블 신호 CE는 이 프리차지 동작이 완료할 때까지 활성화되지 않기 때문에, 정규 워드선 선택 동작은 실행되지 않아 전혀 악영향은 발생하지 않는다.
이상과 같이, 본 발명의 실시예 11에 의하면 어드레스 변화를 검출하여 내부의 칩 인에이블 신호를 생성하도록 구성하고 있어 신호 입력 단자 수를 저감할 수 있고, 따라서 칩 면적을 저감할 수 있다.
(실시예 12)
도 42는 본 발명의 실시예 12에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 42에 있어서는 행 어드레스에 관련된 부분의 구성을 도시한다. 도 42에 있어서 반도체 기억 장치는 외부로부터의 X 어드레스 신호 XAD와 리프레쉬 어드레스 카운터(20)로부터의 리프레쉬 어드레스 신호 RFADD를 받고 테스트 모드 지시 신호 TEST에 따라 한쪽을 선택하여 리프레쉬 어드레스 신호 RFA를 생성하는 어드레스 변환 회로(90), 어드레스 변환 회로(90)로부터의 리프레쉬 어드레스 신호 RFA를 받고 내부 리프레쉬 어드레스 신호 RA를 생성하는 리프레쉬 어드레스 입력 버퍼(21), X 어드레스 입력 버퍼(22)로부터의 내부 행 어드레스 신호 XA를 디코드하고 워드선 구동 타이밍 신호 φWLX에 따라 워드선 선택 신호φWL을 생성하는 정규 X 디코더(92), 내부 리프레쉬 어드레스 신호 RA를 디코드하고 리프레쉬 워드선 구동 타이밍 신호 φRWLX에 따라 리프레쉬 워드선 선택 신호 φRWL을 생성하는 리프레쉬 X 디코더(94)를 포함한다. 정규 X 디코더(92) 및 리프레쉬 X 디코더(94)는 각각 워드선 구동 회로를 포함하고 있고, 디코드 결과에 따라 이 워드선 구동 타이밍 신호 φWLX 및 φRWLX에 따라 어드레스 지정된 행에 대응하는 워드선 선택 신호를 활성 상태로 구동한다.
도 43은 도 42에 도시하는 어드레스 변환 회로(90)의 구성의 1예를 도시한 도면이다. 도 43에 있어서는 어드레스 변환 회로(90)는 리프레쉬 어드레스 카운터(20)로부터의 리프레쉬 어드레스 신호 RFADD와 상보의 테스트 모드 지시 신호 /TEST를 수신하는 AND 회로(90a), 외부로부터의 X 어드레스 신호 XAD와 테스트 모드 지시 신호 TEST를 수신하는 AND 회로(90b), AND 회로(90a, 90b)의 출력 신호를 수신하여 리프레쉬 어드레스 신호 RFA를 생성하는 OR 회로(90c)를 포함한다. 테스트 모드 지시 신호 TEST 및 /TEST는 서로 상보적인 신호로서, 테스트 모드시에 있어서는 테스트 모드 지시 신호 TEST가 H 레벨로 된다.
테스트 모드 지시 신호 TEST가 H 레벨일 때에는 상보의 테스트 모드 지시 신호 /TEST는 L 레벨이며, AND 회로(90a)는 리프레쉬 어드레스 카운터(20)로부터의 리프레쉬 어드레스 신호 RFADD의 전달을 금지한다. 따라서, 테스트 모드시에 있어서는 외부로부터의 X 어드레스 신호 XAD에 따라 리프레쉬 어드레스 신호 RFA가 생성된다.
테스트 모드 지시 신호 TEST가 L 레벨일 때에는 상보의 테스트 모드 지시 신호 /TEST가 H 레벨이다. 따라서, 이 테스트 모드 이외의 동작 모드시(이하, 통상 동작 모드라고 한다)에 있어서는 리프레쉬 어드레스 카운터(20)로부터의 리프레쉬 어드레스 신호 RFADD에 따라 리프레쉬 어드레스 신호 RFA가 생성된다.
이 도 43에 도시하는 어드레스 변환 회로(90)는 실질적으로 멀티플렉서 회로로서, 리프레쉬 어드레스 신호 RFADD 및 X 어드레스 신호 XAD의 각 비트에 대응하여 AND 게이트가 마련된다.
테스트 모드시에 있어서는 리프레쉬 어드레스와 통상 액세스의 행 어드레스를 일치시킨다. 테스트 모드시에 있어서는 리프레쉬 어드레스 신호 RFADD가 이용되지 않기 때문에, 리프레쉬 타이머의 동작이 금지되도록 구성되어도 좋다(테스트 모드 지시 신호 TEST에 의해 리프레쉬 타이머내의 링 발진기의 동작을 정지시킨다).
도 44는 본 발명의 실시예 12에 있어서의 행계 활성화 신호를 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 44에 있어서는 행계 활성화 신호 발생부는 테스트 모드 지시 신호 TEST 및 /TEST에 따라 리프레쉬 지시 신호 RREQ 및 내부 칩 인에이블 신호 CE 중의 한쪽을 선택하여 내부 리프레쉬 지시 신호 RREQ1을 생성하는 제어 변환 회로(100), 이 제어 변환 회로(100)로부터의 내부 리프레쉬 지시 신호 RREQ1과 내부 칩 인에이블 신호 CE를 받고 상보의 테스트 모드 지시 신호 /TEST에 따라 리프레쉬 활성화 신호 REF 및 정규 행 활성화 신호 NOR을 활성화시키는 재정 회로(12)를 포함한다.
리프레쉬 지시 신호 RREQ 및 내부 칩 인에이블 신호 CE는 도 2에 도시하는 리프레쉬 지시 신호 발생 회로(11) 및 입력 버퍼 회로(10)로부터 각각 인가된다.
제어 변환 회로(100)는 리프레쉬 지시 신호 RREQ와 상보의 테스트 모드 지시 신호 /TEST를 수신하는 AND 회로(100a), 내부 칩 인에이블 신호 CE와 테스트 모드 지시 신호 TEST를 수신하는 AND 회로(100b), AND 회로(100a, 100b)의 출력 신호를 수신하는 OR 회로(100c)를 포함한다. OR 회로(100c)로부터 내부 리프레쉬 지시 신호 RREQ1이 생성된다.
이 제어 변환 회로(100)의 구성에 있어서, 테스트 모드 지시 신호 TEST가 H 레벨일 때에는 내부 칩 인에이블 신호 CE에 따라 내부 리프레쉬 지시 신호 RREQ1이 생성된다. 한편, 상보의 테스트 모드 지시 신호 /TEST가 H 레벨인 통상 동작 모드시에 있어서는 AND 회로(100a) 및 OR 회로(100c)를 거쳐서 리프레쉬 지시 신호 발생 회로(11)로부터의 리프레쉬 지시 신호 RREQ에 따라 내부 리프레쉬 지시 신호 RREQ1이 생성된다.
즉, 테스트 모드시에 있어서는 외부로부터의 제어하에서 리프레쉬를 실행한다. 재정 회로(12)는 상기 도 10에 도시하는 구성과는 달리 테스트 모드 지시 신호 TEST가 H 레벨일 때에는 재정 동작은 실행하지 않고, 내부 리프레쉬 지시 신호 RREQ1 및 내부 칩 인에이블 신호 CE에 따라 각각 리프레쉬 활성화 신호 REF 및 정규 행 활성화 신호 NOR를 생성한다. 따라서, 이 테스트 모드시에 있어서는 리프레쉬 지시 신호 RREQ1이 내부 칩 인에이블 신호 CE에 따라 생성되고 있기 때문에, 내부 칩 인에이블 신호 CE에 따라 리프레쉬 동작 및 정규 행 선택 동작이 동시에 실행된다.
도 45는 도 44에 도시된 재정 회로(12)의 구성의 1예를 도시한 도면이다. 도 45에 도시하는 재정 회로(12)는 도 10에 도시하는 재정 회로의 구성과 이하의 점에서 다르다. 즉, 이 도 45에 도시하는 재정 회로(12)에 있어서는 상보의 테스트 모드 지시 신호 /TEST와 내부 리프레쉬 지시 신호 RREQ1을 수신하는 AND 회로(12m) 및 상보의 테스트 모드 지시 신호 /TEST와 내부 칩 인에이블 신호 CE를 수신하는 AND 회로(12n)가 마련된다. AND 회로(12k)의 출력 신호가 게이트 회로(12c)의 상보의 입력에 인가되고, AND 회로(12n)의 출력 신호가 게이트 회로(12a)의 상보의 입력에 인가된다.
이 도 45에 도시하는 구성에 있어서는 상보의 테스트 모드 지시 신호 /TEST가 L 레벨일 때에는 AND 회로(12m, 12n)의 출력 신호는 L 레벨이다. 따라서, 게이트 회로(12a, 12c)가 인에이블되고, 전송 게이트(12h, 12f)를 통해서 내부 리프레쉬 지시 신호 RREQ1 및 내부 칩 인에이블 신호 CE에 따라 세트/리세트 플립플롭(12b, 12d)이 세트된다. 따라서, 내부 리프레쉬 지시 신호 RREQ1이 H 레벨로 상승하면 리프레쉬 활성화 신호 REF가 활성화되고, 또 내부 칩 인에이블 신호 CE가 활성화되면 정규 행 활성화 신호 NOR도 활성화된다. 내부 리프레쉬 지시 신호 RREQ1이 내부 칩 인에이블 신호 CE에 따라 테스트 모드시 생성되고 있기 때문에, 테스트 모드시에 있어서는 이 내부 칩 인에이블 신호 CE에 따라 리프레쉬 활성화 신호 REF 및 정규 행 활성화 신호 NOR이 활성화된다.
통상 동작 모드시에 있어서는 상보의 테스트 모드 지시 신호 /TEST가 H 레벨이며, AND 회로(12m, 12n)는 버퍼로서 동작하고, 내부 리프레쉬 지시 신호 RREQ1 및 내부 칩 인에이블 신호 CE를 각각 통과시킨다. 따라서, 이 상태에 있어서는 게이트 회로(12a, 12c)와 전송 게이트(12h, 12f)에 의해 내부 리프레쉬 지시 신호 RREQ1(RREQ) 및 내부 칩 인에이블 신호 CE의 타이밍 관계의 판정이 실행되고, 그 판정 결과에 따라 리프레쉬 활성화 신호 REF 및 정규 행 활성화 신호 NOR 중의 한쪽이 활성화된다.
이 실시예 12에 있어서는 정규 행계 제어 회로 및 리프레쉬 행계 제어 회로의 구성은 상기 도 11에 도시하는 구성과 동일하다. 다음에, 이 도 42∼도 45에 도시하는 구성의 동작을 도 46에 도시하는 신호 파형도를 참조하여 설명한다.
테스트 모드시에 있어서는 테스트 모드 지시 신호 TEST는 H 레벨로 설정된다. 이 상태에서 외부로부터의 칩 인에이블 신호에 따라 내부 칩 인에이블 신호 CE가 H 레벨로 활성화되면, 도 42에 도시하는 X 어드레스 입력 버퍼(22)로 동시에 X 어드레스 신호 XAD가 인가되고 그곳에서 페치된다. 이 도 42에 도시하는 어드레스 변환 회로(90)는 X 어드레스 신호 XAD에 따라 리프레쉬 어드레스 신호 RFA를 생성한다. 내부 칩 인에이블 신호 CE가 H 레벨로 상승하면, 제어 변환 회로(100)에 의해 내부 리프레쉬 지시 신호 RREQ1이 H 레벨로 상승한다.
도 44 및 도 45에 도시하는 재정 회로(12)에 있어서는 상보의 테스트 모드 지시 신호 /TEST가 L 레벨이기 때문에, 이 내부 리프레쉬 지시 신호 RREQ1 및 내부 칩 인에이블 신호 CE에 따라 리프레쉬 활성화 신호 REF 및 정규 행 활성화 신호NOR을 H 레벨의 활성 상태로 구동한다. 행계 제어 회로의 구성은 도 11에 도시하는 구성과 동일하며, 이들 내부 칩 인에이블 신호 CE 및 내부 리프레쉬 지시 신호 RREQ1이 H 레벨로 상승하면, 소정 시간 경과후에 워드선 구동 타이밍 신호 φWLX 및 φRWLX가 상승하고, 도 42에 도시하는 정규 X 디코더(92) 및 리프레쉬 X 디코더(94)에 의해 정규 워드선 선택 신호 φWL 및 리프레쉬 워드선 선택 신호 φRWL이 H 레벨로 상승한다. 따라서, 비트선 BL, /BL 및 RBL, /RBL에 각각 선택 메모리 셀의 데이터가 판독된다. 이 경우, 1개의 캐패시터에 정규 비트선 및 리프레쉬 비트선의 2개의 비트선이 접속되기 때문에, 각 비트선의 판독 전압은 약 1/2배 정도의 크기로 된다. 다음에, 소정 시간이 경과하면 센스 앰프 활성화 신호 φS 및 φRS가 활성화되고, 이들 비트선 BL, /BL 및 RBL, /RBL의 전압이 차동 증폭된다.
1개의 동작 사이클이 완료하면, 내부 칩 인에이블 신호 CE가 H 레벨에서 L 레벨로 하강하고, 각 제어 신호가 비활성 상태의 L 레벨로 되고, 비트선 BL, /BL 및 RBL, /RBL도 프리차지 상태로 복귀한다.
이 테스트 모드에 있어서 메모리 셀에서 판독된 데이터의 판독 전압은 거의 ΔV/2이다. 따라서, 통상의 동작시에 있어서보다 판독 전압이 작게 되어 있고, 이 상태에서 센스 동작이 정확하게 실행되는지의 여부를 검출하는 것에 의해 센스 마진을 검출한다. 즉, "1" 및 "0"의 데이터를 각 메모리 셀에 기입하고, 다음에 그 기입 데이터를 판독하고, 판독 데이터와 기입 데이터의 논리의 일치/불일치를 판단하는 것에 의해서 정확하게 센스 동작이 실행되었는지 여부의 판정을 실행하고, 따라서 센스 마진을 체크한다.
도 47은 본 발명의 실시예 12에 있어서의 열 선택 제어 회로에 포함되는 전환 회로(27)의 구성을 개략적으로 도시한 도면이다. 이 도 47에 도시하는 전환 회로의 구성은 도 15에 도시하는 전환 회로(27)의 구성에 대응한다. 도 47에 있어서는 1조의 열 선택 신호 φY 및 φYR에 대응하는 부분의 구성을 도시한다.
도 47에 있어서는 전환 회로(27)는 리프레쉬 활성화 신호 REF와 일치 검출 신호 RC를 수신하는 AND 회로(27f), 테스트 모드 지시 신호 TESTr과 AND 회로(27f)의 출력 신호를 수신하는 OR 회로(27g), OR 회로(27g)의 출력 신호와 열 선택 활성화 신호 φYF를 수신하여 리프레쉬 열 선택 신호 φYR을 생성하는 AND 회로(27h)를 포함한다. 테스트 모드 지시 신호 TESTr은 리프레쉬 열을 거쳐서 테스트 데이터의 기입/판독을 실행하는 경우에 활성화된다.
전환 회로(27)는 또 리프레쉬 활성화 신호 REF와 불일치 검출 신호 /RC를 수신하는 AND 회로(27a), 정규 행 활성화 신호 NOR와 테스트 모드 지시 신호 TESTa와 AND 회로(27a)의 출력 신호를 수신하는 OR 회로(27i), 열 선택 활성화 신호 φYF와 OR 회로(27a)의 출력 신호를 수신하여 정규 열 선택 신호 φY를 생성하는 AND 회로(27d)를 포함한다. 테스트 모드 지시 신호 TESTa는 정규 비트선을 거쳐서 테스트 데이터의 기입/판독을 실행하는 경우에 활성화된다.
동일 메모리 셀의 데이터에 대해서 정규 센스 앰프 및 리프레쉬 센스 앰프에 의해 센스 동작을 실행한 경우, 이들 정규 센스 앰프 및 리프레쉬 센스 앰프의 테스트를 각각 실행할 수 있다. 리프레쉬 워드선 및 정규 워드선을 동시에 선택하는테스트 모드에 있어서는 메모리 셀을 거쳐서 정규 비트선 및 리프레쉬 비트선이 결합된 상태에서 정규 센스 앰프 및 리프레쉬 센스 앰프가 동시에 활성화된다. 따라서, 센스 동작시에 있어서 정규 센스 앰프 및 리프레쉬 센스 앰프의 특성이 다른 경우, 정규 센스 앰프와 리프레쉬 센스 앰프가 서로 역방향으로 비트선을 구동하는 상태가 발생하는 것이 고려된다. 이 경우, 데이터 부정 상태로서 오데이터가 판독되고 센스 마진이 작다고 판정된다.
또, 한쪽의 센스 앰프 회로의 구동력이 다른 쪽의 센스 앰프 회로의 구동력보다 큰 경우, 모두 잘못된 상태가 판독되거나 또는 모두 정확한 상태로 설정되는 경우가 존재한다. 이들은 정규 센스 앰프 및 리프레쉬 센스 앰프 각각에 그의 래치 데이터를 판독하는 것에 의해, 정규 센스 앰프 및 리프레쉬 센스 앰프의 센스 마진을 각각 체크할 수 있다.
또한, 테스트 모드 지시 신호 TEST, TESTr 및 TESTa는 외부로부터 직접 인가되어도 좋고, 신호의 타이밍 관계에 따라 설정되어도 좋고, 또 레지스터 회로에 커맨드에 의해 설정되어도 좋다.
(변경예)
도 48은 본 발명의 실시예 12의 변경예의 구성을 개략적으로 도시한 도면이다. 이 도 48에 도시하는 구성에 있어서는 X 어드레스 입력 버퍼(22) 및 정규 X 디코더(92)로 테스트 모드 지시 신호 TEST(또는 TESTr)가 인가된다. 이 테스트 모드 지시 신호 TEST(또는 TESTr)는 도 11에 도시하는 지연 회로(13a)에 인가된다.테스트 모드 지시 신호 TEST(또는 TESTr)가 H 레벨로 되면, X 어드레스 입력 버퍼(22) 및 정규 X 디코더(92)는 비활성 상태로 유지된다. 또, 도 11에 도시하는 지연 회로(13a)도 비활성 상태로 되고, 내부 칩 인에이블 신호 CE가 활성화되더라도 그의 지연 활성화 신호 CED를 비활성 상태로 유지한다. 다른 구성은 상기 도 42∼45 및 도 47에 도시한 구성과 동일하다.
이 변경예에 있어서는 테스트 모드 지시 신호 TEST(또는 TESTr)가 활성화되면, 도 11에 도시하는 정규 행계 제어 회로(13)는 비활성 상태로 유지된다. 따라서, 정규 행계 회로는 비활성 상태를 유지하고, 정규 워드선의 선택 동작은 실행되지 않는다. 또, 이 때에는 X 어드레스 입력 버퍼(22) 및 정규 X 디코더(92)도 비활성 상태를 유지한다. 한편, 테스트 모드 지시 신호 TEST의 활성 상태시에는 어드레스 변환 회로(90)가 외부로부터의 X 어드레스 신호 XAD에 따라 내부 리프레쉬 어드레스 신호 RFA를 생성하고, 리프레쉬 어드레스 입력 버퍼(21)로부터 리프레쉬 어드레스 신호 RA가 생성된다. 테스트 모드시에 있어서는 내부 칩 인에이블 신호 CE의 활성화에 따라 리프레쉬 활성화 신호 REF가 활성화되고, 리프레쉬 워드선 구동 타이밍 신호 φRWLX가 활성화된다. 따라서, 외부 어드레스에 따라 리프레쉬 워드선의 선택을 실행할 수 있다. 이 때, 또 테스트 모드 지시 신호 TEST(또는 TESTr)에 의해 리프레쉬 비트선쌍을 거쳐서 데이터의 기입/판독을 실행하는 것에 의해 리프레쉬 워드선 불량을 검출할 수 있다.
또, 외부로부터의 신호(외부 칩 인에이블 신호 또는 어드레스 변화 검출 신호)에 의해 리프레쉬 워드선의 선택/비선택 타이밍을 결정할 수 있고, 리프레쉬 타이머를 이용하는 것보다 고속으로 리프레쉬 워드선을 선택상태로 구동할 수 있다. 따라서, 예를 들면 리프레쉬 워드선의 전압 응력의 가속 등의 번인 테스트를 고속으로 실행할 수 있다. 또, 리프레쉬 비트선과 리프레쉬 워드선 사이의 단락 불량 등도 정규 워드선의 불량 검출을 마찬가지로 해서 고속으로 검출할 수 있다.
이상과 같이, 본 발명의 실시예 12에 의하면 외부의 제어하에서 리프레쉬 워드선의 선택 상태를 결정할 수 있고, 센스 마진 및 고속의 리프레쉬 워드선 불량의 검출 테스트를 실행할 수 있다.
(실시예 13)
도 49는 본 발명의 실시예 13에 따른 반도체 집적 회로 장치의 구성을 개략적으로 도시한 도면이다. 도 49에 있어서 반도체 집적 회로 장치(110)는 동일 반도체 기판에 집적화된 로직(112)과 본 발명에 따른 반도체 기억 장치(114)를 포함한다. 메모리를 DRAM으로 작성하는 경우, 본 발명을 이용한 경우 1개의 메모리 셀이 2개의 트랜지스터와 1개의 캐패시터이며, 또 리프레쉬 및 정규 액세스용으로 비트선 및 워드선이 필요하게 된다. 따라서, 본 발명의 메모리의 어레이 면적은 통상의 1트랜지스터/1캐패시터형의 메모리 셀의 DRAM에 비해 4배로 된다. 한편, SRAM의 메모리 셀은 6개의 트랜지스터 또는 4개의 트랜지스터와 2개의 부하 소자로 구성되기 때문에, 통상의 DRAM에 비해 그의 메모리 어레이부의 면적이 7∼8배로 된다. 따라서, SRAM의 셀의 점유 면적은 본 발명의 셀의 1.75배∼2배의 점유 면적으로 된다. 따라서, 2트랜지스터/1캐패시터의 메모리 셀을 이용하더라도 SRAM보다그의 점유 면적을 저감할 수 있다. 따라서, 이 반도체 기억 장치(114)는 그의 액세스 사이클이 70㎱(나노초)로 고속이며, 특히 통상 동작시 리프레쉬를 외부의 처리 장치에 대해 숨길 수 있어 고속 액세스가 가능하다. 따라서, 현재의 휴대 기기에 있어서 워크 메모리로서 이용되고 있는 SRAM 대신에 본 발명에 따른 반도체 기억 장치(114)를 이용하는 것에 의해, 소점유 면적으로 대기억 용량의 워크 메모리를 갖는 반도체 집적 회로 장치(110)를 실현할 수 있다.
또한, 도 49에 도시하는 반도체 집적 회로 장치(110)에 있어서는 통상의 시스템 LSI와 마찬가지로 DRAM 및 플래쉬 메모리가 동일 칩상에 집적화되어도 좋다.
이상과 같이, 본 발명의 실시예 13에 의하면 로직과 반도체 집적 회로 장치를 집적화하고 있기 때문에, 휴대 기기 등의 용도에 있어서 소점유 면적으로 고속 동작하는 대기억 용량의 메모리를 갖는 처리 시스템을 실현할 수 있다.
이상과 같이, 본 발명에 의하면 리프레쉬 비트선과 정규 비트선을 갖는 구성에 있어서 동일 행에 대해서 통상 액세스와 리프레쉬가 동시에 실행되는 경우, 리프레쉬 요구와 통상 액세스 지시의 타이밍을 비교하여 리프레쉬 요구가 빠른 경우에는 리프레쉬 비트선을 거쳐서 데이터의 액세스를 실행하도록 구성하고 있고, 리프레쉬와 통상 액세스가 경합하는 경우에 있어서도 데이터 액세스를 대기할 필요가 없어 고속 동작하는 반도체 기억 장치를 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 행렬 형상으로 배열되는 복수의 메모리 셀과,
    상기 메모리 셀의 열에 대응하여 배치되고 각각에 대응하는 열의 메모리 셀이 접속되며 또한 각각이 제 1 정규 비트선과 제 2 정규 비트선을 갖는 복수의 정규 비트선쌍과,
    상기 메모리 셀의 열에 대응하여 배치되고 각각에 대응하는 열의 메모리 셀이 접속되며 또한 각각이 제 1 리프레쉬 비트선과 제 2 리프레쉬 비트선을 갖는 복수의 리프레쉬 비트선쌍
    을 구비하되,
    상기 복수의 메모리 셀의 각각은
    대응하는 정규 비트선쌍의 제 1 및 제 2 정규 비트선 중의 한쪽과 기억 노드 사이에 배치되는 제 1 트랜지스터, 상기 기억 노드와 정전압원 사이에 접속되는 캐패시터, 상기 기억 노드와 대응하는 열의 제 1 및 제 2 리프레쉬 비트선 중의 한쪽 사이에 접속되는 제 2 트랜지스터를 포함하고,
    상기 메모리 셀의 행에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀의 제 1 트랜지스터가 접속되는 복수의 정규 워드선과,
    상기 메모리 셀의 행에 대응하여 배치되고 각각에 대응하는 행의 메모리 셀의 제 2 트랜지스터가 접속되는 복수의 리프레쉬 워드선과,
    리프레쉬 어드레스에 따라 상기 복수의 리프레쉬 워드선의 어드레스 지정된리프레쉬 워드선을 선택하기 위한 리프레쉬 행 선택 회로와,
    외부 어드레스에 따라 상기 복수의 정규 워드선으로부터 어드레스 지정된 정규 워드선을 선택하기 위한 정규 행 선택 회로와,
    상기 리프레쉬 어드레스와 상기 외부 어드레스의 일치/불일치를 판정하기 위한 판정 회로와,
    리프레쉬 요구 신호와 메모리 셀 선택 사이클 개시 지시 신호의 활성화 타이밍을 비교하기 위한 비교 회로와,
    상기 판정 회로가 일치를 검출하고 또한 상기 비교 회로가 상기 리프레쉬 요구 신호의 활성화가 빠른 것을 나타낼 때에 상기 리프레쉬 비트선쌍을 거쳐서 데이터의 액세스를 행하기 위한 액세스 수단을 구비하는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 액세스 수단은
    상기 복수의 리프레쉬 비트선쌍에 대응하여 마련되고 각각이 도통시 대응하는 리프레쉬 비트선쌍을 내부 데이터 버스에 결합하기 위한 복수의 리프레쉬 열 선택 게이트와,
    상기 복수의 정규 비트선쌍에 대응하여 마련되고 각각이 도통시 대응하는 정규 비트선쌍을 상기 내부 데이터 버스에 결합하기 위한 복수의 정규 열 선택 게이트와,
    상기 판정 회로로부터의 일치 검출 신호와 상기 비교 회로의 상기 리프레쉬 요구 신호의 활성화가 빠르다는 지시에 응답하여 열 어드레스에 따라 생성된 열 선택 신호를 상기 복수의 리프레쉬 열 선택 게이트에 인가하기 위한 열 선택 회로를 구비하는
    반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 각 열에 있어서 메모리 셀이 쌍을 이루어 배치되고, 상기 복수의 정규 워드선의 정규 워드선의 선택시에 상기 선택 정규 워드선과 교차하는 정규 비트선쌍 각각의 제 1 및 제 2 정규 비트선 양자에 메모리 셀 데이터가 판독되고 또한 상기 복수의 리프레쉬 워드선의 리프레쉬 워드선의 선택시에 이 선택 리프레쉬 워드선과 교차하는 리프레쉬 비트선쌍 각각의 제 1 및 제 2 리프레쉬 비트선 양자에 메모리 셀 데이터가 판독되는 반도체 기억 장치.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762951B2 (en) 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
KR100619580B1 (ko) * 1999-05-14 2006-09-05 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치
US7381638B1 (en) * 1999-06-09 2008-06-03 National Semiconductor Corporation Fabrication technique using sputter etch and vacuum transfer
TW572980B (en) * 2000-01-12 2004-01-21 Jsr Corp Aqueous dispersion for chemical mechanical polishing and chemical mechanical polishing process
US6628551B2 (en) * 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
US8391039B2 (en) 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP2002359296A (ja) * 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
US6643732B1 (en) * 2001-11-14 2003-11-04 Etron Technology, Inc. Delayed read/write scheme for SRAM interface compatible DRAM
JP4022392B2 (ja) * 2001-12-11 2007-12-19 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置およびそのテスト方法並びにテスト回路
US6537919B1 (en) * 2001-12-19 2003-03-25 Taiwan Semiconductor Manufacturing Company Process to remove micro-scratches
JP2003257178A (ja) * 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US20030235089A1 (en) * 2002-04-02 2003-12-25 Gerhard Mueller Memory array with diagonal bitlines
JP2003317472A (ja) * 2002-04-17 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
US6981187B1 (en) * 2002-11-06 2005-12-27 Nanoamp Solutions, Inc. Test mode for a self-refreshed SRAM with DRAM memory cells
JP2004199842A (ja) * 2002-12-20 2004-07-15 Nec Micro Systems Ltd 半導体記憶装置及びその制御方法
JP3836802B2 (ja) * 2003-03-31 2006-10-25 株式会社東芝 半導体記憶装置およびその救済方法並びにテスト方法
WO2004102807A1 (ja) 2003-05-14 2004-11-25 Fujitsu Limited 電子回路の動作安定化方法及びその電子装置
JP2004355760A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp データ記憶回路
DE10329370B3 (de) * 2003-06-30 2005-01-27 Infineon Technologies Ag Schaltung und Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US20050079703A1 (en) * 2003-10-09 2005-04-14 Applied Materials, Inc. Method for planarizing an interconnect structure
US6897147B1 (en) * 2004-01-15 2005-05-24 Taiwan Semiconductor Manufacturing Company Solution for copper hillock induced by thermal strain with buffer zone for strain relaxation
US7300875B2 (en) * 2004-02-11 2007-11-27 Infineon Technologies Richmond, Lp Post metal chemical mechanical polishing dry cleaning
US20050214949A1 (en) * 2004-03-26 2005-09-29 Fuji Photo Film Co., Ltd. Process for producing chemical product and quality inspection process for chemical used in same
US7042786B2 (en) * 2004-04-26 2006-05-09 Infineon Technologies Ag Memory with adjustable access time
US7199045B2 (en) * 2004-05-26 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-filled openings for submicron devices and methods of manufacture thereof
US7307013B2 (en) * 2004-06-30 2007-12-11 Sandisk 3D Llc Nonselective unpatterned etchback to expose buried patterned features
JP4114652B2 (ja) * 2004-08-20 2008-07-09 セイコーエプソン株式会社 強誘電体メモリ
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
KR100642749B1 (ko) * 2005-01-25 2006-11-10 삼성전자주식회사 Ｍｉｍ 커패시터의 제조 방법 및 ｍｉｍ 커패시터
JP4237152B2 (ja) * 2005-03-04 2009-03-11 エルピーダメモリ株式会社 半導体装置の製造方法
TWI385226B (zh) 2005-09-08 2013-02-11 羅門哈斯電子材料Ｃｍｐ控股公司 用於移除聚合物阻障之研磨漿液
JP2007164938A (ja) * 2005-12-16 2007-06-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7538969B2 (en) * 2006-08-23 2009-05-26 Imation Corp. Servo pattern with encoded data
JP5114894B2 (ja) * 2006-08-31 2013-01-09 富士通セミコンダクター株式会社 半導体記憶装置の試験方法及びその半導体記憶装置
CN102754163B (zh) * 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
US9129703B2 (en) * 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
JP5836992B2 (ja) * 2013-03-19 2015-12-24 株式会社東芝 半導体装置の製造方法
KR20150138026A (ko) 2014-05-29 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55153194A (en) 1979-05-18 1980-11-28 Nec Corp Integrated semiconductor memory unit
JPS6111993A (ja) 1984-06-28 1986-01-20 Toshiba Corp 半導体記憶装置
JPH0221488A (ja) 1988-07-07 1990-01-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100226742B1 (ko) 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US6037013A (en) * 1997-03-06 2000-03-14 Texas Instruments Incorporated Barrier/liner with a SiNx-enriched surface layer on MOCVD prepared films
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
JP3371775B2 (ja) 1997-10-31 2003-01-27 株式会社日立製作所 研磨方法
US6214423B1 (en) * 1998-04-16 2001-04-10 Texas Instruments Incorporated Method of forming a polymer on a surface
US5963497A (en) * 1998-05-18 1999-10-05 Silicon Aquarius, Inc. Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same
US6140240A (en) 1999-01-07 2000-10-31 Vanguard International Semiconductor Corporation Method for eliminating CMP induced microscratches
US6010962A (en) 1999-02-12 2000-01-04 Taiwan Semiconductor Manufacturing Company Copper chemical-mechanical-polishing (CMP) dishing
US6136680A (en) 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects

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