JPH07312079A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07312079A JPH07312079A JP6247858A JP24785894A JPH07312079A JP H07312079 A JPH07312079 A JP H07312079A JP 6247858 A JP6247858 A JP 6247858A JP 24785894 A JP24785894 A JP 24785894A JP H07312079 A JPH07312079 A JP H07312079A
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Abstract
(57)【要約】
【目的】 高速でアクセスすることのできる高密度半導
体記憶装置を提供することを目的とする。 【構成】 3本のビット線(BL1〜BL3)の組の両
側のそれぞれに2つのセンスアンプ(10L、12L、
10R、12R)が配置される。ビット線BL1および
BL3は分離トランジスタDG1およびDG3によりメ
モリセル選択動作時に分割される。メモリセルは行方向
および列方向それぞれにおいてワード線とビット線の3
つの交差部あたり2つ配置される。選択ワード線の位置
に従って一方側の2つのセンスアンプにのみビット線が
対をなして接続される。1つのセンスアンプに接続され
る2本のビット線は互いに容量または長さが異なる。ワ
ード線に選択された2つのメモリセルデータが2つのセ
ンスアンプによりそれぞれ正確に検知し増幅される。
体記憶装置を提供することを目的とする。 【構成】 3本のビット線(BL1〜BL3)の組の両
側のそれぞれに2つのセンスアンプ(10L、12L、
10R、12R)が配置される。ビット線BL1および
BL3は分離トランジスタDG1およびDG3によりメ
モリセル選択動作時に分割される。メモリセルは行方向
および列方向それぞれにおいてワード線とビット線の3
つの交差部あたり2つ配置される。選択ワード線の位置
に従って一方側の2つのセンスアンプにのみビット線が
対をなして接続される。1つのセンスアンプに接続され
る2本のビット線は互いに容量または長さが異なる。ワ
ード線に選択された2つのメモリセルデータが2つのセ
ンスアンプによりそれぞれ正確に検知し増幅される。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、ダイナミック・ランダム・アクセス・メモリ
などのダイナミック型半導体記憶装置の高集積化および
高速化のための構成に関する。
し、特に、ダイナミック・ランダム・アクセス・メモリ
などのダイナミック型半導体記憶装置の高集積化および
高速化のための構成に関する。
【0002】
【従来の技術】図50は従来のダイナミック型半導体記
憶装置のメモリアレイ部の構成を概略的に示す図であ
る。図50において、ワード線WLが行方向に配設さ
れ、ビット線BLが列方向に配設される。図50におい
て256本のワード線WL0〜WL255と6本のビッ
ト線BL10〜BL31を例示的に示す。
憶装置のメモリアレイ部の構成を概略的に示す図であ
る。図50において、ワード線WLが行方向に配設さ
れ、ビット線BLが列方向に配設される。図50におい
て256本のワード線WL0〜WL255と6本のビッ
ト線BL10〜BL31を例示的に示す。
【0003】ビット線BLは、3本の隣接するビット線
BL1、BL2およびBL3が組をなすように配置され
る。ここで、符号BL1は、ビット線BL10およびB
L11を総称的に示し、符号BL2はビット線BL20
およびBL21を総称的に示し、符号BL3はビット線
BL30およびBL31を総称的に示す。また、同様
に、符号WLはワード線WL0〜WL255を総称的に
示し、BLは上述のビット線BL10〜BL30、BL
11〜BL31を総称的に示す。
BL1、BL2およびBL3が組をなすように配置され
る。ここで、符号BL1は、ビット線BL10およびB
L11を総称的に示し、符号BL2はビット線BL20
およびBL21を総称的に示し、符号BL3はビット線
BL30およびBL31を総称的に示す。また、同様
に、符号WLはワード線WL0〜WL255を総称的に
示し、BLは上述のビット線BL10〜BL30、BL
11〜BL31を総称的に示す。
【0004】ワード線WLとビット線BLとの交差部に
対応してメモリセルMCが配置される。メモリセルMC
は、ビット線BLの組において1本のワード線により2
つのメモリセルが同時に選択されるように配置される。
たとえば、ビット線BL10〜BL30の組においてワ
ード線WL0とビット線BL10およびBL20との交
差部各々に対応してメモリセルMCが配置され、ワード
線WL1とビット線BL20およびBL30の交差部各
々に対応してメモリセルMCが配置される。また、ワー
ド線WL2とビット線BL10およびBL30の交差部
各々に対応してメモリセルMCが配置される。すなわ
ち、メモリセルMCは、ビット線BLとワード線WLの
交差部3個あたり2つ配置される(行方向および列方向
いずれの方向においても)。
対応してメモリセルMCが配置される。メモリセルMC
は、ビット線BLの組において1本のワード線により2
つのメモリセルが同時に選択されるように配置される。
たとえば、ビット線BL10〜BL30の組においてワ
ード線WL0とビット線BL10およびBL20との交
差部各々に対応してメモリセルMCが配置され、ワード
線WL1とビット線BL20およびBL30の交差部各
々に対応してメモリセルMCが配置される。また、ワー
ド線WL2とビット線BL10およびBL30の交差部
各々に対応してメモリセルMCが配置される。すなわ
ち、メモリセルMCは、ビット線BLとワード線WLの
交差部3個あたり2つ配置される(行方向および列方向
いずれの方向においても)。
【0005】3本のビット線の組各々に対してビット線
BLの両側にセンスアンプ1aおよび1bが配置され
る。ビット線BL1は接続ゲートTG1を介してセンス
アンプ1aに接続され、また接続ゲートTG4を介して
センスアンプ1bに接続される。ビット線BL2は接続
ゲートTG2を介してセンスアンプ1aに接続され、ま
た接続ゲートTG5を介してセンスアンプ1bに接続さ
れる。ビット線BL3は接続ゲートTG3を介してセン
スアンプ1aに接続され、また接続ゲートTG6を介し
てセンスアンプ1bに接続される。
BLの両側にセンスアンプ1aおよび1bが配置され
る。ビット線BL1は接続ゲートTG1を介してセンス
アンプ1aに接続され、また接続ゲートTG4を介して
センスアンプ1bに接続される。ビット線BL2は接続
ゲートTG2を介してセンスアンプ1aに接続され、ま
た接続ゲートTG5を介してセンスアンプ1bに接続さ
れる。ビット線BL3は接続ゲートTG3を介してセン
スアンプ1aに接続され、また接続ゲートTG6を介し
てセンスアンプ1bに接続される。
【0006】接続ゲートTG1は制御信号φ1によりそ
の導通が制御され、接続ゲートTG2は制御信号φ2に
よりその導通が制御され、接続ゲートTG3は制御信号
φ3によりその導通が制御される。接続ゲートTG4は
制御信号φ4によりその導通が制御され、接続ゲートT
G5は制御信号φ5によりその導通が制御され、また接
続ゲートTG6は制御信号φ6によりその導通が制御さ
れる。次に動作について説明する。
の導通が制御され、接続ゲートTG2は制御信号φ2に
よりその導通が制御され、接続ゲートTG3は制御信号
φ3によりその導通が制御される。接続ゲートTG4は
制御信号φ4によりその導通が制御され、接続ゲートT
G5は制御信号φ5によりその導通が制御され、また接
続ゲートTG6は制御信号φ6によりその導通が制御さ
れる。次に動作について説明する。
【0007】図50に示すメモリセルの配置において
は、選択されるワード線の位置に従ってビット線とセン
スアンプとの接続が異なる。メモリセルMCの配置位置
に応じてワード線WLは3つのグループ、すなわち、ワ
ード線WL3n、ワード線WL(3n+1)およびワー
ド線WL(3n+2)のグループに分割される。ここ
で、nは0以上の整数であり、図50に示す配置におい
ては、nは0≦n≦85の関係を満足する。
は、選択されるワード線の位置に従ってビット線とセン
スアンプとの接続が異なる。メモリセルMCの配置位置
に応じてワード線WLは3つのグループ、すなわち、ワ
ード線WL3n、ワード線WL(3n+1)およびワー
ド線WL(3n+2)のグループに分割される。ここ
で、nは0以上の整数であり、図50に示す配置におい
ては、nは0≦n≦85の関係を満足する。
【0008】図51は、1組のビット線についてのビッ
ト線とセンスアンプの接続形態をより詳細に示す図であ
る。図51において、ビット線BL1は接続ゲートTG
1を介してセンスアンプ1aのセンスノードNAに接続
され、かつ接続ゲートTG4を介してセンスアンプ1b
のセンスノードNCに接続される。ビット線BL2は接
続ゲートTG2を介してセンスアンプ1aのセンスノー
ドNPに接続され、かつ接続ゲートTG5を介してセン
スアンプ1bのセンスノードNCに接続される。ビット
線BL3は、接続ゲートTG3を介してセンスアンプ1
aのセンスノードNBに接続され、かつ接続ゲートTG
6を介してセンスアンプ1bのセンスノードNDに接続
される。
ト線とセンスアンプの接続形態をより詳細に示す図であ
る。図51において、ビット線BL1は接続ゲートTG
1を介してセンスアンプ1aのセンスノードNAに接続
され、かつ接続ゲートTG4を介してセンスアンプ1b
のセンスノードNCに接続される。ビット線BL2は接
続ゲートTG2を介してセンスアンプ1aのセンスノー
ドNPに接続され、かつ接続ゲートTG5を介してセン
スアンプ1bのセンスノードNCに接続される。ビット
線BL3は、接続ゲートTG3を介してセンスアンプ1
aのセンスノードNBに接続され、かつ接続ゲートTG
6を介してセンスアンプ1bのセンスノードNDに接続
される。
【0009】センスアンプ1aおよび1bはそれぞれ交
差結合されたトランジスタ対からなるフリップフロップ
の構成を備え、センスアンプ1aはセンスノードNAお
よびNBの電位を差動的に増幅し、センスアンプ1bは
センスノードNCおよびNDの電位を差動的に増幅す
る。
差結合されたトランジスタ対からなるフリップフロップ
の構成を備え、センスアンプ1aはセンスノードNAお
よびNBの電位を差動的に増幅し、センスアンプ1bは
センスノードNCおよびNDの電位を差動的に増幅す
る。
【0010】選択ワード線の位置すなわち選択ワード線
のグループに従ってビット線とセンスアンプとの接続が
異なるため、以下に順に選択ワード線のグループそれぞ
れに対し動作説明をする。ただし、以下の説明におい
て、スタンバイ時においては、ビット線BL1、BL
2、およびBL3はすべてセンスアンプ1aおよび1b
に(センスノード)に接続されており、また図示しない
プリチャージ/イコライズ手段によりたとえば中間電位
Vcc/2(Vccは動作電源電圧)にプリチャージさ
れているとする。
のグループに従ってビット線とセンスアンプとの接続が
異なるため、以下に順に選択ワード線のグループそれぞ
れに対し動作説明をする。ただし、以下の説明におい
て、スタンバイ時においては、ビット線BL1、BL
2、およびBL3はすべてセンスアンプ1aおよび1b
に(センスノード)に接続されており、また図示しない
プリチャージ/イコライズ手段によりたとえば中間電位
Vcc/2(Vccは動作電源電圧)にプリチャージさ
れているとする。
【0011】(i)ワード線WL3nが選択されたと
き:図52に示すように、ワード線WL3nが選択され
た場合には、ビット線BL1およびBL2にそれぞれ異
なるメモリセルのデータが伝達される。この場合には、
制御信号φ1、φ3、φ5およびφ6が“H”となり、
制御信号φ2およびφ4が“L”となる(この制御信号
の発生手法については後に説明する)。この状態におい
ては、ビット線BL1がセンスアンプ1aのセンスノー
ドNAに接続され、ビット線BL2はセンスアンプ1b
のセンスノードNCに接続される。ビット線BL3はセ
ンスアンプ1aのセンスノードNBおよびセンスアンプ
1bのセンスノードNDに接続される。センスアンプ1
aおよび1bとビット線BL1〜BL3の接続が確立さ
れた後、ワード線WL3nの電位が立上り、メモリセル
MCの電位がビット線BL1およびBL2それぞれへ伝
達される。ビット線BL3の電位は所定のプリチャージ
電位である。
き:図52に示すように、ワード線WL3nが選択され
た場合には、ビット線BL1およびBL2にそれぞれ異
なるメモリセルのデータが伝達される。この場合には、
制御信号φ1、φ3、φ5およびφ6が“H”となり、
制御信号φ2およびφ4が“L”となる(この制御信号
の発生手法については後に説明する)。この状態におい
ては、ビット線BL1がセンスアンプ1aのセンスノー
ドNAに接続され、ビット線BL2はセンスアンプ1b
のセンスノードNCに接続される。ビット線BL3はセ
ンスアンプ1aのセンスノードNBおよびセンスアンプ
1bのセンスノードNDに接続される。センスアンプ1
aおよび1bとビット線BL1〜BL3の接続が確立さ
れた後、ワード線WL3nの電位が立上り、メモリセル
MCの電位がビット線BL1およびBL2それぞれへ伝
達される。ビット線BL3の電位は所定のプリチャージ
電位である。
【0012】ビット線BL1およびBL2上の電位変化
量が十分な大きさに達すると、図53に示すように、制
御信号φ1〜φ6がすべて“L”に設定され、接続ゲー
トTG1〜TG6がすべてオフ状態とされ、ビット線B
L1〜BL3はセンスアンプ1aおよび1bから切り離
される。このときには、すでにセンスアンプ1aのセン
スノードNAおよびセンスアンプ1bのセンスノードN
Cの電位は対応のメモリセルの記憶データに従って変化
している。この状態で、センスアンプ1aおよび1bが
活性化され、センスアンプ1aはセンスノードNAおよ
びNBの電位を差動的に増幅し、センスアンプ1bはセ
ンスノードNCおよびNDの電位を差動的に増幅する。
量が十分な大きさに達すると、図53に示すように、制
御信号φ1〜φ6がすべて“L”に設定され、接続ゲー
トTG1〜TG6がすべてオフ状態とされ、ビット線B
L1〜BL3はセンスアンプ1aおよび1bから切り離
される。このときには、すでにセンスアンプ1aのセン
スノードNAおよびセンスアンプ1bのセンスノードN
Cの電位は対応のメモリセルの記憶データに従って変化
している。この状態で、センスアンプ1aおよび1bが
活性化され、センスアンプ1aはセンスノードNAおよ
びNBの電位を差動的に増幅し、センスアンプ1bはセ
ンスノードNCおよびNDの電位を差動的に増幅する。
【0013】この後、図示しない列選択ゲートによりセ
ンスアンプ1aおよび/またはセンスアンプ1bの保持
データが読出される。データ書込時においては、センス
アンプ1aおよび/またはセンスアンプ1bのラッチす
るデータ(センスノードNA、NBおよび/またはN
C、NDの信号電位)が書込データに対応する値に設定
される(図示しない書込手段を介して)。
ンスアンプ1aおよび/またはセンスアンプ1bの保持
データが読出される。データ書込時においては、センス
アンプ1aおよび/またはセンスアンプ1bのラッチす
るデータ(センスノードNA、NBおよび/またはN
C、NDの信号電位)が書込データに対応する値に設定
される(図示しない書込手段を介して)。
【0014】次に、図54に示すように、制御信号φ1
およびφ5が“H”とされ、接続ゲートTG1およびT
G5が導通状態となり、ビット線BLがセンスアンプ1
aのセンスノードNAに接続され、ビット線BL2がセ
ンスアンプ1bのセンスノードNCに接続される。これ
により、ビット線BL1およびBL2上の選択メモリセ
ルに対するリストア動作(またはデータ書込動作)が実
行される。
およびφ5が“H”とされ、接続ゲートTG1およびT
G5が導通状態となり、ビット線BLがセンスアンプ1
aのセンスノードNAに接続され、ビット線BL2がセ
ンスアンプ1bのセンスノードNCに接続される。これ
により、ビット線BL1およびBL2上の選択メモリセ
ルに対するリストア動作(またはデータ書込動作)が実
行される。
【0015】この後、選択ワード線WL3nの電位が
“L”に立下り、センスアンプ1aおよび1bが非活性
状態とされ、次いで制御信号φ1〜φ6が“H”となっ
てビット線BL1〜BL3がそれぞれ対応のセンスノー
ドNA〜NBに接続され、その後、図示しないプリチャ
ージ/イコライズ手段により所定のプリチャージ電位に
プリチャージ/イコライズされる。
“L”に立下り、センスアンプ1aおよび1bが非活性
状態とされ、次いで制御信号φ1〜φ6が“H”となっ
てビット線BL1〜BL3がそれぞれ対応のセンスノー
ドNA〜NBに接続され、その後、図示しないプリチャ
ージ/イコライズ手段により所定のプリチャージ電位に
プリチャージ/イコライズされる。
【0016】(ii)ワード線WL(3n+1)の選択
時:ワード線WL(3n+1)が選択されるとき、同時
に選択される2つのメモリセルMCのデータはビット線
BL2およびBL3へそれぞれ伝達される。ビット線B
L1は所定のプリチャージ電位を維持する。
時:ワード線WL(3n+1)が選択されるとき、同時
に選択される2つのメモリセルMCのデータはビット線
BL2およびBL3へそれぞれ伝達される。ビット線B
L1は所定のプリチャージ電位を維持する。
【0017】したがって、ワード線WL(3n+1)が
選択されるときには、図55に示すように、制御信号φ
1、φ2、φ4およびφ6が“H”とされ、制御信号φ
3およびφ5が“L”に設定される。それにより、ビッ
ト線BL1はセンスアンプ1aのセンスノードNAおよ
びセンスアンプ1bのセンスノードNCに接続され、ビ
ット線BL2がセンスアンプ1aのセンスノードNBに
接続され、ビット線BL3がセンスアンプ1bのセンス
ノードNDに接続される。
選択されるときには、図55に示すように、制御信号φ
1、φ2、φ4およびφ6が“H”とされ、制御信号φ
3およびφ5が“L”に設定される。それにより、ビッ
ト線BL1はセンスアンプ1aのセンスノードNAおよ
びセンスアンプ1bのセンスノードNCに接続され、ビ
ット線BL2がセンスアンプ1aのセンスノードNBに
接続され、ビット線BL3がセンスアンプ1bのセンス
ノードNDに接続される。
【0018】次いで、選択ワード線WL(3n+1)の
電位が立上り、ビット線BL2およびBL3にメモリセ
ルのデータが伝達される。
電位が立上り、ビット線BL2およびBL3にメモリセ
ルのデータが伝達される。
【0019】センスアンプ1aのセンスノードNBおよ
びセンスアンプ1bのセンスノードNDの電位が十分な
大きさになると、図56に示すように、制御信号φ1〜
φ6がすべて“L”に設定される。センスアンプ1aに
おいては、センスノードNAはプリチャージ電位を維持
しており、センスノードNBがビット線BL2上のメモ
リセルのデータに従ってその電位が変化している。セン
スアンプ1bにおいては、センスノードNCはプリチャ
ージ電位を維持しており、センスノードNDはビット線
BL3上のメモリセルMCの記憶データに従ってその電
位が変化している。この状態でセンスアンプ1aおよび
1bが活性化され、センスアンプ1aのセンスノードN
Bおよびセンスアンプ1bのセンスノードNDが伝達さ
れたメモリセルデータに応じて“H”または“L”に充
電または放電されて、その電位がラッチされる。
びセンスアンプ1bのセンスノードNDの電位が十分な
大きさになると、図56に示すように、制御信号φ1〜
φ6がすべて“L”に設定される。センスアンプ1aに
おいては、センスノードNAはプリチャージ電位を維持
しており、センスノードNBがビット線BL2上のメモ
リセルのデータに従ってその電位が変化している。セン
スアンプ1bにおいては、センスノードNCはプリチャ
ージ電位を維持しており、センスノードNDはビット線
BL3上のメモリセルMCの記憶データに従ってその電
位が変化している。この状態でセンスアンプ1aおよび
1bが活性化され、センスアンプ1aのセンスノードN
Bおよびセンスアンプ1bのセンスノードNDが伝達さ
れたメモリセルデータに応じて“H”または“L”に充
電または放電されて、その電位がラッチされる。
【0020】データの書込ないし読出が行なわれると
(書込時にはセンスアンプ1aおよび/または1bのラ
ッチする信号電位が書込データに対応する電位に設定さ
れる)、図57に示すように、制御信号φ2およびφ6
が“H”に設定され、ビット線BL2およびBL3が、
それぞれセンスアンプ1aのセンスノードNBおよびセ
ンスアンプ1bのセンスノードNDに接続される。これ
によりビット線BL2およびBL3上の選択メモリセル
に対する、データのリストア(または書込)が実行され
る。
(書込時にはセンスアンプ1aおよび/または1bのラ
ッチする信号電位が書込データに対応する電位に設定さ
れる)、図57に示すように、制御信号φ2およびφ6
が“H”に設定され、ビット線BL2およびBL3が、
それぞれセンスアンプ1aのセンスノードNBおよびセ
ンスアンプ1bのセンスノードNDに接続される。これ
によりビット線BL2およびBL3上の選択メモリセル
に対する、データのリストア(または書込)が実行され
る。
【0021】この後選択ワード線WL(3n+1)の電
位が“L”に立下り、センスアンプ1aおよび1bが不
活性化されるとともに、制御信号φ1〜φ6が“H”に
設定され、ビット線BL1〜BL3がそれぞれ対応のセ
ンスノードに接続されて、また図示しないプリチャージ
/イコライズ手段により所定電位にプリチャージ/イコ
ライズされる。
位が“L”に立下り、センスアンプ1aおよび1bが不
活性化されるとともに、制御信号φ1〜φ6が“H”に
設定され、ビット線BL1〜BL3がそれぞれ対応のセ
ンスノードに接続されて、また図示しないプリチャージ
/イコライズ手段により所定電位にプリチャージ/イコ
ライズされる。
【0022】(iii )ワード線WL(3n+2)の選択
時:ワード線WL(3n+2)が選択される場合には、
図58に示すように、ビット線BL1およびBL3にメ
モリセルのデータが伝達される。したがってこの場合に
は、図58に示すように、制御信号φ1、φ2、φ5お
よびφ6が“H”に設定され、制御信号φ3およびφ4
が“L”に設定される。これによりビット線BL1がセ
ンスアンプ1aのセンスノードNAに接続され、ビット
線BL2がセンスアンプ1aのセンスノードNBおよび
センスアンプ1bのセンスノードNCに接続され、ビッ
ト線BL3がセンスアンプ1bのセンスノードNDに接
続される。ワード線WL(3n+2)の電位が“H”に
立上ると、ビット線BL1およびBL3の電位がその選
択メモリセルの記憶データに応じて変化し、応じてセン
スノードNAおよびNBの電位もプリチャージ電位から
対応の選択メモリセルの記憶データに応じて変化する。
時:ワード線WL(3n+2)が選択される場合には、
図58に示すように、ビット線BL1およびBL3にメ
モリセルのデータが伝達される。したがってこの場合に
は、図58に示すように、制御信号φ1、φ2、φ5お
よびφ6が“H”に設定され、制御信号φ3およびφ4
が“L”に設定される。これによりビット線BL1がセ
ンスアンプ1aのセンスノードNAに接続され、ビット
線BL2がセンスアンプ1aのセンスノードNBおよび
センスアンプ1bのセンスノードNCに接続され、ビッ
ト線BL3がセンスアンプ1bのセンスノードNDに接
続される。ワード線WL(3n+2)の電位が“H”に
立上ると、ビット線BL1およびBL3の電位がその選
択メモリセルの記憶データに応じて変化し、応じてセン
スノードNAおよびNBの電位もプリチャージ電位から
対応の選択メモリセルの記憶データに応じて変化する。
【0023】センスノードNAおよびNBの電位変化量
が十分な大きさになると、図59に示すように、制御信
号φ1〜φ6がすべて“L”に設定され、ビット線BL
1〜BL3がセンスアンプ1aおよび1bから切り離さ
れる。この状態においてセンスアンプ1aおよび1bが
活性化されてセンス動作を実行する。このセンスアンプ
1aおよび1bのセンス動作により、センスノードNA
およびNDの電位が選択メモリセルの記憶データに応じ
て“H”または“L”に設定される。データの書込/読
出が実行される(データ書込に際してはただセンスアン
プ1aおよび/またはセンスアンプ1bに対してデータ
の書込が行なわれているだけである)。
が十分な大きさになると、図59に示すように、制御信
号φ1〜φ6がすべて“L”に設定され、ビット線BL
1〜BL3がセンスアンプ1aおよび1bから切り離さ
れる。この状態においてセンスアンプ1aおよび1bが
活性化されてセンス動作を実行する。このセンスアンプ
1aおよび1bのセンス動作により、センスノードNA
およびNDの電位が選択メモリセルの記憶データに応じ
て“H”または“L”に設定される。データの書込/読
出が実行される(データ書込に際してはただセンスアン
プ1aおよび/またはセンスアンプ1bに対してデータ
の書込が行なわれているだけである)。
【0024】この後、図60に示すように、制御信号φ
1およびφ6が“H”となり、ビット線BL1およびB
L3がセンスノードNAおよびNDにそれぞれ接続さ
れ、ビット線BL1およびBL3上のそれぞれのメモリ
セルのデータのリストア(または書込)が実行される。
1およびφ6が“H”となり、ビット線BL1およびB
L3がセンスノードNAおよびNDにそれぞれ接続さ
れ、ビット線BL1およびBL3上のそれぞれのメモリ
セルのデータのリストア(または書込)が実行される。
【0025】この後、選択ワード線WL(3n+2)の
電位が“L”に立下り、センスアンプ1aおよび1bが
不活性化される。次いで制御信号φ1〜φ6が“H”と
なり、ビット線BL1〜BL3のイコライズ/プリチャ
ージが実行される。
電位が“L”に立下り、センスアンプ1aおよび1bが
不活性化される。次いで制御信号φ1〜φ6が“H”と
なり、ビット線BL1〜BL3のイコライズ/プリチャ
ージが実行される。
【0026】上述のようなメモリセルの配置の場合、ワ
ード線WLとビット線BLの交差部3個あたり2つのメ
モリセルを配置することができ、1本のワード線とビッ
ト線対の1本のビット線との交差部にメモリセルが配置
され、したがって2つの交差部あたり1つのメモリセル
が配置される通常の「折返しビット線配置」に比べてよ
り高密度でメモリセルをアレイ内に配置することが可能
である。
ード線WLとビット線BLの交差部3個あたり2つのメ
モリセルを配置することができ、1本のワード線とビッ
ト線対の1本のビット線との交差部にメモリセルが配置
され、したがって2つの交差部あたり1つのメモリセル
が配置される通常の「折返しビット線配置」に比べてよ
り高密度でメモリセルをアレイ内に配置することが可能
である。
【0027】また、1つのセンスアンプに接続される2
つのビット線は、互いに平行にかつ隣接して配置されて
おり、かつ一方のビット線にメモリセルのデータが伝達
され、他方は基準電位(プリチャージ電位)に保持され
ており、同相ノイズはセンスアンプにより相殺されてメ
モリセルのデータの検知および増幅を行なうことができ
るという「折返しビット線配置」の利点を保持してい
る。
つのビット線は、互いに平行にかつ隣接して配置されて
おり、かつ一方のビット線にメモリセルのデータが伝達
され、他方は基準電位(プリチャージ電位)に保持され
ており、同相ノイズはセンスアンプにより相殺されてメ
モリセルのデータの検知および増幅を行なうことができ
るという「折返しビット線配置」の利点を保持してい
る。
【0028】
【発明が解決しようとする課題】図61は、接続ゲート
の動作を制御する制御信号を発生するための構成を示す
図である。図61において、制御信号発生系は、外部か
ら与えられるロウアドレスストローブ信号/RASを受
けて内部ロウアドレスストローブ信号φRASを発生す
るRASバッファ900と、RASバッファ900から
の内部ロウアドレスストローブ信号φRASに応答して
センスアンプ活性化信号を発生するセンスアンプ活性化
信号発生回路902と、センスアンプ活性化信号発生回
路902からのセンスアンプ活性化信号に応答してリス
トア動作を開始させるための信号を発生するリストア活
性化信号発生回路904と、RASバッファ900から
の内部ロウアドレスストローブ信号φRASに応答し
て、外部から与えられるアドレス信号(nビット)を取
込んで内部ロウアドレス信号を発生するロウアドレスバ
ッファ906と、ロウアドレスバッファ906からの内
部ロウアドレス信号をデコードして、選択ワード線が3
つのワード線グループのうちのいずれに含まれるかを示
すワード線グループ指定信号を発生する3ウェイデコー
ダ908と、3ウェイデコーダ908からのワード線グ
ループ指定信号に従って接続制御信号φ1〜φ6を発生
する接続制御信号発生回路910を含む。
の動作を制御する制御信号を発生するための構成を示す
図である。図61において、制御信号発生系は、外部か
ら与えられるロウアドレスストローブ信号/RASを受
けて内部ロウアドレスストローブ信号φRASを発生す
るRASバッファ900と、RASバッファ900から
の内部ロウアドレスストローブ信号φRASに応答して
センスアンプ活性化信号を発生するセンスアンプ活性化
信号発生回路902と、センスアンプ活性化信号発生回
路902からのセンスアンプ活性化信号に応答してリス
トア動作を開始させるための信号を発生するリストア活
性化信号発生回路904と、RASバッファ900から
の内部ロウアドレスストローブ信号φRASに応答し
て、外部から与えられるアドレス信号(nビット)を取
込んで内部ロウアドレス信号を発生するロウアドレスバ
ッファ906と、ロウアドレスバッファ906からの内
部ロウアドレス信号をデコードして、選択ワード線が3
つのワード線グループのうちのいずれに含まれるかを示
すワード線グループ指定信号を発生する3ウェイデコー
ダ908と、3ウェイデコーダ908からのワード線グ
ループ指定信号に従って接続制御信号φ1〜φ6を発生
する接続制御信号発生回路910を含む。
【0029】この接続制御信号発生回路910は、また
RASバッファ900からの内部ロウアドレスストロー
ブ信号φRASとセンスアンプ活性化信号発生回路90
2からのセンスアンプ活性化信号とリストア活性化信号
発生回路904からのリストア動作開始を示すリストア
活性化信号とに従って制御信号φ1〜φ6の状態を設定
する。この接続制御信号発生回路910および3ウェイ
デコーダ908の構成については後に詳細に説明する。
RASバッファ900からの内部ロウアドレスストロー
ブ信号φRASとセンスアンプ活性化信号発生回路90
2からのセンスアンプ活性化信号とリストア活性化信号
発生回路904からのリストア動作開始を示すリストア
活性化信号とに従って制御信号φ1〜φ6の状態を設定
する。この接続制御信号発生回路910および3ウェイ
デコーダ908の構成については後に詳細に説明する。
【0030】ロウアドレスバッファ906からの内部ロ
ウアドレス信号はまたロウデコーダ912に与えられ
る。ロウデコーダ912は、RASバッファ900から
の内部ロウアドレスストローブ信号φRASに応答して
活性化されて、与えられた内部ロウアドレス信号をデコ
ードして1つのワード線を選択する信号を発生する。
ウアドレス信号はまたロウデコーダ912に与えられ
る。ロウデコーダ912は、RASバッファ900から
の内部ロウアドレスストローブ信号φRASに応答して
活性化されて、与えられた内部ロウアドレス信号をデコ
ードして1つのワード線を選択する信号を発生する。
【0031】ワードドライバ914は、ロウデコーダ9
12からのワード線選択信号に従って、選択されたワー
ド線(ロウアドレス信号の指定するワード線)上へワー
ド線駆動信号を伝達し、選択されたワード線WLを選択
状態とする(電位を“H”に立上げる)。
12からのワード線選択信号に従って、選択されたワー
ド線(ロウアドレス信号の指定するワード線)上へワー
ド線駆動信号を伝達し、選択されたワード線WLを選択
状態とする(電位を“H”に立上げる)。
【0032】図62に、選択ワード線グループと接続制
御信号発生回路が発生する制御信号の論理との対応関係
を一欄にして示す。図62においては、選択メモリセル
(選択されたワード線に接続されるメモリセル)のデー
タをセンスアンプへ伝達する動作(メモリセル選択動
作)およびリストア動作時における制御信号φ1〜φ6
の論理を各ワード線グループごとに一欄にして示す。ス
タンバイ時においては、制御信号φ1〜φ6はすべて
“H”である。センスアンプが伝達されたメモリセルデ
ータの検知および増幅を行なうセンス動作時において
は、制御信号φ1〜φ6は“L”である。
御信号発生回路が発生する制御信号の論理との対応関係
を一欄にして示す。図62においては、選択メモリセル
(選択されたワード線に接続されるメモリセル)のデー
タをセンスアンプへ伝達する動作(メモリセル選択動
作)およびリストア動作時における制御信号φ1〜φ6
の論理を各ワード線グループごとに一欄にして示す。ス
タンバイ時においては、制御信号φ1〜φ6はすべて
“H”である。センスアンプが伝達されたメモリセルデ
ータの検知および増幅を行なうセンス動作時において
は、制御信号φ1〜φ6は“L”である。
【0033】メモリセル選択動作時の制御信号φ1〜φ
6の状態は、図61に示すRASバッファ900からの
内部ロウアドレスストローブ信号φRASと3ウェイデ
コーダ908からのワード線グループ指定信号に従って
設定される。センス動作時における制御信号φ1〜φ6
の状態はセンスアンプ活性化信号発生回路902からの
センスアンプ活性化信号に従って決定される。リストア
動作時の制御信号φ1〜φ6の状態は、図61に示すリ
ストア活性化信号発生回路904からのリストア活性化
信号とワード線グループ指定信号とに従って設定され
る。接続制御信号発生回路910の最も単純に考えられ
る構成は、ワード線グループそれぞれに対応して制御信
号φ1〜φ6を発生する回路を設け、ワード線グループ
指定信号に従ってこれらの制御信号発生回路の1つのみ
を活性状態とする構成である。非活性状態の制御信号発
生回路は出力ハイインピーダンス状態としておけば、こ
れらの制御信号発生回路の出力をワイヤードOR接続す
ることによりワード線グループ指定信号に従って変化す
る制御信号φ1〜φ6を発生することができる。
6の状態は、図61に示すRASバッファ900からの
内部ロウアドレスストローブ信号φRASと3ウェイデ
コーダ908からのワード線グループ指定信号に従って
設定される。センス動作時における制御信号φ1〜φ6
の状態はセンスアンプ活性化信号発生回路902からの
センスアンプ活性化信号に従って決定される。リストア
動作時の制御信号φ1〜φ6の状態は、図61に示すリ
ストア活性化信号発生回路904からのリストア活性化
信号とワード線グループ指定信号とに従って設定され
る。接続制御信号発生回路910の最も単純に考えられ
る構成は、ワード線グループそれぞれに対応して制御信
号φ1〜φ6を発生する回路を設け、ワード線グループ
指定信号に従ってこれらの制御信号発生回路の1つのみ
を活性状態とする構成である。非活性状態の制御信号発
生回路は出力ハイインピーダンス状態としておけば、こ
れらの制御信号発生回路の出力をワイヤードOR接続す
ることによりワード線グループ指定信号に従って変化す
る制御信号φ1〜φ6を発生することができる。
【0034】ワード線グループの数は3である。ロウア
ドレス信号のビットAiは“0”および“1”のいずれ
かの値を取り、ワード線を特定するロウアドレスは2進
数で表現される。2進数で表現される数値を通常のモジ
ュール3で分類するのは困難である。したがって、通
常、ワード線グループ指定信号を発生するためには、図
61に示すロウアドレスバッファ906からの内部ロウ
アドレス信号の全ビットの値を調べる必要がある。
ドレス信号のビットAiは“0”および“1”のいずれ
かの値を取り、ワード線を特定するロウアドレスは2進
数で表現される。2進数で表現される数値を通常のモジ
ュール3で分類するのは困難である。したがって、通
常、ワード線グループ指定信号を発生するためには、図
61に示すロウアドレスバッファ906からの内部ロウ
アドレス信号の全ビットの値を調べる必要がある。
【0035】図63に、内部ロウアドレス信号が4ビッ
トの場合のロウアドレスとワード線グループ指定信号と
の対応関係を一覧にして示す。図63において、ワード
線グループ指定信号は、ワード線WL3nのグループを
指定する信号T1と、ワード線WL(3n+1)のグル
ープを指定する信号T2と、ワード線WL(3n+2)
のグループを指定する信号T3を含む。ロウアドレスバ
ッファ906から内部ロウアドレス信号が与えられたと
き3ウェイデコーダ908から3つのグループ指定信号
T1〜T3のうちの1つが活性状態(“1”)に設定さ
れる。
トの場合のロウアドレスとワード線グループ指定信号と
の対応関係を一覧にして示す。図63において、ワード
線グループ指定信号は、ワード線WL3nのグループを
指定する信号T1と、ワード線WL(3n+1)のグル
ープを指定する信号T2と、ワード線WL(3n+2)
のグループを指定する信号T3を含む。ロウアドレスバ
ッファ906から内部ロウアドレス信号が与えられたと
き3ウェイデコーダ908から3つのグループ指定信号
T1〜T3のうちの1つが活性状態(“1”)に設定さ
れる。
【0036】図63に見られるように、ロウアドレスの
ビットパターンと対応して発生されるグループ指定信号
との間には明確な関連性は存在しない。したがって、3
ウェイデコーダ908は、この図63に示す関係を満足
するようにロウアドレスの全ビットをデコードしてワー
ド線グループ指定信号を発生する必要がある。
ビットパターンと対応して発生されるグループ指定信号
との間には明確な関連性は存在しない。したがって、3
ウェイデコーダ908は、この図63に示す関係を満足
するようにロウアドレスの全ビットをデコードしてワー
ド線グループ指定信号を発生する必要がある。
【0037】図64に、図63に示すロウアドレスとワ
ード線グループ指定信号の対応関係を実現するための3
ウェイデコーダの構成を示す。図64においては、ワー
ド線グループ指定信号T3を発生する部分は示していな
い。ワード線グループ指定信号T1およびT2に対して
用いられた構成と同様の構成を拡張することによりワー
ド線グループ指定信号T3を発生する部分は形成するこ
とができる。
ード線グループ指定信号の対応関係を実現するための3
ウェイデコーダの構成を示す。図64においては、ワー
ド線グループ指定信号T3を発生する部分は示していな
い。ワード線グループ指定信号T1およびT2に対して
用いられた構成と同様の構成を拡張することによりワー
ド線グループ指定信号T3を発生する部分は形成するこ
とができる。
【0038】図64に示す3ウェイデコーダの構成は、
図63に示すロウアドレス(ビットA3〜A0)とワー
ド線グループ指定信号T1〜T3の対応関係を、変更を
加えずに論理回路で表現している。ロウアドレス各々に
対するワード線グループ指定信号は、初段のANDゲー
トグループAG1における2つのANDゲートG0およ
びG1と、これら2つのANDゲートG0およびG1の
出力を受ける次段のANDゲートグループAG2に含ま
れるANDゲートG2により発生される。たとえばロウ
アドレス(0000)に対するワード線グループ指定信
号は、反転アドレスビット/A3および/A2を受ける
ANDゲートG0および反転アドレスビット/A1およ
び/A0を受けるANDゲートG1ならびにこれら2つ
のANDゲートG0およびG1の出力を受けるANDゲ
ートG2により生成される。ワード線グループ指定信号
T1は、次段のANDゲートグループAG2に含まれる
6個のANDゲートG2の出力を受ける6入力OR回路
OR1により生成される。ワード線グループ指定信号T
2は、次段のANDゲートグループAG2に含まれる5
つのANDゲートG2の出力を受ける5入力OR回路O
R2により生成される。
図63に示すロウアドレス(ビットA3〜A0)とワー
ド線グループ指定信号T1〜T3の対応関係を、変更を
加えずに論理回路で表現している。ロウアドレス各々に
対するワード線グループ指定信号は、初段のANDゲー
トグループAG1における2つのANDゲートG0およ
びG1と、これら2つのANDゲートG0およびG1の
出力を受ける次段のANDゲートグループAG2に含ま
れるANDゲートG2により発生される。たとえばロウ
アドレス(0000)に対するワード線グループ指定信
号は、反転アドレスビット/A3および/A2を受ける
ANDゲートG0および反転アドレスビット/A1およ
び/A0を受けるANDゲートG1ならびにこれら2つ
のANDゲートG0およびG1の出力を受けるANDゲ
ートG2により生成される。ワード線グループ指定信号
T1は、次段のANDゲートグループAG2に含まれる
6個のANDゲートG2の出力を受ける6入力OR回路
OR1により生成される。ワード線グループ指定信号T
2は、次段のANDゲートグループAG2に含まれる5
つのANDゲートG2の出力を受ける5入力OR回路O
R2により生成される。
【0039】図61に示すロウアドレスバッファ906
から内部ロウアドレス信号が与えられたとき、3ウェイ
デコーダ908はこの与えられたロウアドレス信号に従
ってデコード動作を行なってグループ指定信号T1〜T
3の1つを活性状態とする。3ウェイデコーダ908に
おいて、2入力ANDゲートが用いられているのは、A
NDゲートの入力の数が増加すると占有面積が増大する
とともにその構成要素であるトランジスタの数が増加
し、出力信号線に付随する寄生容量が増大し、高速動作
が行なうことができなくなるためである。また、特に、
ANDゲートの場合、出力信号線に直列にトランジスタ
が接続される。入力の数が増加すると直列トランジスタ
の数が増加して、これらのトランジスタのオン抵抗によ
り出力信号線の高速充電を行なうことができなくなり、
高速でワード線グループ指定信号を発生することができ
なくなる。このため、ANDゲートの入力の数は少なく
している。これは、またOR回路においても同様であ
り、高速でグループ指定信号T1〜T3を発生するため
には、複数段のORゲートが用いられる。
から内部ロウアドレス信号が与えられたとき、3ウェイ
デコーダ908はこの与えられたロウアドレス信号に従
ってデコード動作を行なってグループ指定信号T1〜T
3の1つを活性状態とする。3ウェイデコーダ908に
おいて、2入力ANDゲートが用いられているのは、A
NDゲートの入力の数が増加すると占有面積が増大する
とともにその構成要素であるトランジスタの数が増加
し、出力信号線に付随する寄生容量が増大し、高速動作
が行なうことができなくなるためである。また、特に、
ANDゲートの場合、出力信号線に直列にトランジスタ
が接続される。入力の数が増加すると直列トランジスタ
の数が増加して、これらのトランジスタのオン抵抗によ
り出力信号線の高速充電を行なうことができなくなり、
高速でワード線グループ指定信号を発生することができ
なくなる。このため、ANDゲートの入力の数は少なく
している。これは、またOR回路においても同様であ
り、高速でグループ指定信号T1〜T3を発生するため
には、複数段のORゲートが用いられる。
【0040】内部ロウアドレスストローブ信号φRAS
が活性状態となり、内部ロウアドレス信号が確定してか
ら複数段のゲート遅延による時間が経過した後にワード
線グループ指定信号が確定する。これは、以下に述べる
ように高速アクセスに対する大きな障害となる。
が活性状態となり、内部ロウアドレス信号が確定してか
ら複数段のゲート遅延による時間が経過した後にワード
線グループ指定信号が確定する。これは、以下に述べる
ように高速アクセスに対する大きな障害となる。
【0041】今、比較のためにロウデコーダの構成の一
例を図65に示す。図65においては、8ビットの内部
ロウアドレス信号A0〜A7をデコードして1本のワー
ド線を選択状態とする構成を示す。
例を図65に示す。図65においては、8ビットの内部
ロウアドレス信号A0〜A7をデコードして1本のワー
ド線を選択状態とする構成を示す。
【0042】図65において、ロウデコーダ912は、
各々が、2ビットの内部ロウアドレス信号をプリデコー
ドするプリデコーダ920、922、924、および9
26と、プリデコーダ922、924および926の出
力を受ける3入力AND回路921aおよび921bと
を含む。プリデコーダ220、222、224および2
26の各々は、出力信号線220a〜220d、222
a〜222d、224a〜224dおよび226a〜2
26dを含み、デコード結果に従って1本の出力信号線
に活性状態(“H”)の信号を出力する。AND回路9
21aおよび921bは、それぞれ、プリデコーダ92
2、924および926各々から1ビットの出力を受け
る。たとえば、AND回路921aは、プリデコーダ9
22の出力信号線922a上の信号と、プリデコーダ9
24の出力信号線924a上の信号とプリデコーダ92
6の出力信号線926a上の信号とを受ける。AND回
路921aおよび921bは、選択時(与えられた入力
信号がすべて“H”のとき)、4つのワード線を同時に
選択状態とする信号を発生する。
各々が、2ビットの内部ロウアドレス信号をプリデコー
ドするプリデコーダ920、922、924、および9
26と、プリデコーダ922、924および926の出
力を受ける3入力AND回路921aおよび921bと
を含む。プリデコーダ220、222、224および2
26の各々は、出力信号線220a〜220d、222
a〜222d、224a〜224dおよび226a〜2
26dを含み、デコード結果に従って1本の出力信号線
に活性状態(“H”)の信号を出力する。AND回路9
21aおよび921bは、それぞれ、プリデコーダ92
2、924および926各々から1ビットの出力を受け
る。たとえば、AND回路921aは、プリデコーダ9
22の出力信号線922a上の信号と、プリデコーダ9
24の出力信号線924a上の信号とプリデコーダ92
6の出力信号線926a上の信号とを受ける。AND回
路921aおよび921bは、選択時(与えられた入力
信号がすべて“H”のとき)、4つのワード線を同時に
選択状態とする信号を発生する。
【0043】ロウデコーダ912は、さらに、プリデコ
ーダ924の出力とAND回路921aおよび921b
の出力に従って1本のワード線を選択状態とする信号を
発生するゲート回路930を含む。ゲート回路930は
ワード線WL0〜WL7各々に対応して設けられるゲー
ト930a〜930hを含む。AND回路921aに対
してはゲート930a〜930dが設けられ、AND回
路921bに対してはゲート930e〜930hが設け
られる。ゲート930a〜930dは、AND回路92
1aの出力が“H”のときに導通し、プリデコーダ92
4の出力信号線920a、920b、920c、および
920d上の信号をワードドライバ(図示せず)へ伝達
する。ゲート930e〜930hも、AND回路921
bの出力が“H”のときにプリデコーダ920の出力を
ワードドライバへ伝達する。
ーダ924の出力とAND回路921aおよび921b
の出力に従って1本のワード線を選択状態とする信号を
発生するゲート回路930を含む。ゲート回路930は
ワード線WL0〜WL7各々に対応して設けられるゲー
ト930a〜930hを含む。AND回路921aに対
してはゲート930a〜930dが設けられ、AND回
路921bに対してはゲート930e〜930hが設け
られる。ゲート930a〜930dは、AND回路92
1aの出力が“H”のときに導通し、プリデコーダ92
4の出力信号線920a、920b、920c、および
920d上の信号をワードドライバ(図示せず)へ伝達
する。ゲート930e〜930hも、AND回路921
bの出力が“H”のときにプリデコーダ920の出力を
ワードドライバへ伝達する。
【0044】プリデコーダ920は、内部ロウアドレス
信号A0〜A1をデコードし、その出力信号線920a
〜920dのうちの1本の出力信号線上に“H”の信号
を出力する。プリデコーダ922は、内部ロウアドレス
信号A2およびA3をプリデコードし、その出力信号線
922a〜922dの1本の出力信号線に“H”の信号
を出力する。プリデコーダ924は、内部ロウアドレス
信号A4およびA5をプリデコードして、その出力信号
線922a〜922dのうちの1本の出力信号線上に
“H”の信号を出力する。プリデコーダ926は、内部
ロウアドレス信号A6およびA7をプリデコードし、そ
の出力信号線926aおよび926dのうちの1本の出
力信号線に“H”の信号を出力する。すなわち、プリデ
コーダ922、924、および926ならびにAND回
路921aおよび921bにより、4本のワード線を選
択する信号が出力され、プリデコーダ920により、4
本のワード線のうち1本のワード線を選択する信号が出
力される。
信号A0〜A1をデコードし、その出力信号線920a
〜920dのうちの1本の出力信号線上に“H”の信号
を出力する。プリデコーダ922は、内部ロウアドレス
信号A2およびA3をプリデコードし、その出力信号線
922a〜922dの1本の出力信号線に“H”の信号
を出力する。プリデコーダ924は、内部ロウアドレス
信号A4およびA5をプリデコードして、その出力信号
線922a〜922dのうちの1本の出力信号線上に
“H”の信号を出力する。プリデコーダ926は、内部
ロウアドレス信号A6およびA7をプリデコードし、そ
の出力信号線926aおよび926dのうちの1本の出
力信号線に“H”の信号を出力する。すなわち、プリデ
コーダ922、924、および926ならびにAND回
路921aおよび921bにより、4本のワード線を選
択する信号が出力され、プリデコーダ920により、4
本のワード線のうち1本のワード線を選択する信号が出
力される。
【0045】プリデコーダ920、922、924およ
び926は、4本の出力信号線それぞれに対応して設け
られるAND回路(またはNAND回路)を含む。した
がってプリデコーダ920、922、924および92
6における信号遅延は1段のゲート遅延である。したが
って、このロウデコーダ912における信号の伝搬遅延
時間は、2段のゲートによる遅延時間と見ることができ
る。
び926は、4本の出力信号線それぞれに対応して設け
られるAND回路(またはNAND回路)を含む。した
がってプリデコーダ920、922、924および92
6における信号遅延は1段のゲート遅延である。したが
って、このロウデコーダ912における信号の伝搬遅延
時間は、2段のゲートによる遅延時間と見ることができ
る。
【0046】一方、ワード線グループ指定信号を発生す
るための3ウェイデコーダ908においては、8ビット
のアドレス信号をデコードする場合、図64に示す構成
よりもさらにゲートの段数が増加する。したがって3ウ
ェイデコーダにおける遅延時間は、図64に示す構成の
場合よりもさらに大きくなる。したがって、この3ウェ
イデコーダの遅延時間によりワード線選択タイミングお
よびセンスアンプ活性化タイミングが決定されることに
なり、高速でアクセスすることができなくなるという問
題が生じる。
るための3ウェイデコーダ908においては、8ビット
のアドレス信号をデコードする場合、図64に示す構成
よりもさらにゲートの段数が増加する。したがって3ウ
ェイデコーダにおける遅延時間は、図64に示す構成の
場合よりもさらに大きくなる。したがって、この3ウェ
イデコーダの遅延時間によりワード線選択タイミングお
よびセンスアンプ活性化タイミングが決定されることに
なり、高速でアクセスすることができなくなるという問
題が生じる。
【0047】今、図66に示す動作波形図を参照して、
このアクセス時間について説明する。図66に示すよう
に、時刻t0においてロウアドレスストローブ信号/R
ASが“L”に立下ると、ロウアドレスバッファが動作
して内部ロウアドレス信号が確定状態とされる。3ウェ
イデコーダから発生されるワード線グループ指定信号T
1〜T3は時刻t2で確定状態とされ、一方、ロウデコ
ーダの出力は、この時刻t2より早い時刻t1において
確定状態となる。ワード線グループ指定信号T1〜T3
が時刻t2において確定状態となると、制御信号φ1〜
φ6がとるべき状態が決定され、センスアンプとビット
線の接続が確立される。この制御信号φ1〜φ6の状態
確定後、ワード線WLの電位を立上げる必要がある。し
たがって、ロウデコーダの出力が時刻t1において確定
しており、この直後にワード線WLの電位を立上げて選
択状態とすることができるにもかかわらず、ワード線W
Lの電位の立上げは、制御信号φ1〜φ6の状態が確定
する時刻t2以降の時刻t3において行なう必要があ
る。ワード線WLの電位が立上がった後、時刻t4にお
いてセンスアンプ活性化信号が活性状態(図46におい
て“H”として示す)とされ、センス動作が行なわれ
る。したがって、ワード線WLの電位の立上げタイミン
グを時刻t2よりも早くすることができず、センス動作
開始までに長時間を要することになり、アクセス時間が
長くなる。
このアクセス時間について説明する。図66に示すよう
に、時刻t0においてロウアドレスストローブ信号/R
ASが“L”に立下ると、ロウアドレスバッファが動作
して内部ロウアドレス信号が確定状態とされる。3ウェ
イデコーダから発生されるワード線グループ指定信号T
1〜T3は時刻t2で確定状態とされ、一方、ロウデコ
ーダの出力は、この時刻t2より早い時刻t1において
確定状態となる。ワード線グループ指定信号T1〜T3
が時刻t2において確定状態となると、制御信号φ1〜
φ6がとるべき状態が決定され、センスアンプとビット
線の接続が確立される。この制御信号φ1〜φ6の状態
確定後、ワード線WLの電位を立上げる必要がある。し
たがって、ロウデコーダの出力が時刻t1において確定
しており、この直後にワード線WLの電位を立上げて選
択状態とすることができるにもかかわらず、ワード線W
Lの電位の立上げは、制御信号φ1〜φ6の状態が確定
する時刻t2以降の時刻t3において行なう必要があ
る。ワード線WLの電位が立上がった後、時刻t4にお
いてセンスアンプ活性化信号が活性状態(図46におい
て“H”として示す)とされ、センス動作が行なわれ
る。したがって、ワード線WLの電位の立上げタイミン
グを時刻t2よりも早くすることができず、センス動作
開始までに長時間を要することになり、アクセス時間が
長くなる。
【0048】上述のような3ウェイデコーダにおける遅
延の影響をできる限り排除するために、図67に示すよ
うにロウアドレスストローブ信号/RASの活性化(立
下り)に応答して一旦制御信号φ1〜φ6をすべて
“L”として、すべてのビット線とセンスアンプとを切
り離すことが考えられる。この場合、図67に示すよう
に、ロウデコーダの出力が時刻taにおいて確定した後
すぐに、選択ワード線WLの電位を“H”に立上げるこ
とができる。しかしながら、ビット線上の電位が十分変
化した後にセンスアンプを活性化する前に、一旦制御信
号φ1〜φ6を3ウェイデコーダの出力に従って所望の
状態に設定する必要がある。この制御信号φ1〜φ6の
状態確定により、センスアンプのセンスノードの電位が
安定してからセンスアンプ活性化信号を時刻tcにおい
て活性状態とする。したがって、この場合においても、
3ウェイデコーダの出力が確定し、所定時間が経過した
後でなければセンスアンプ活性化信号を確定状態とする
ことができず、センスタイミングを早くすることができ
ず、アクセス時間が長くなる。
延の影響をできる限り排除するために、図67に示すよ
うにロウアドレスストローブ信号/RASの活性化(立
下り)に応答して一旦制御信号φ1〜φ6をすべて
“L”として、すべてのビット線とセンスアンプとを切
り離すことが考えられる。この場合、図67に示すよう
に、ロウデコーダの出力が時刻taにおいて確定した後
すぐに、選択ワード線WLの電位を“H”に立上げるこ
とができる。しかしながら、ビット線上の電位が十分変
化した後にセンスアンプを活性化する前に、一旦制御信
号φ1〜φ6を3ウェイデコーダの出力に従って所望の
状態に設定する必要がある。この制御信号φ1〜φ6の
状態確定により、センスアンプのセンスノードの電位が
安定してからセンスアンプ活性化信号を時刻tcにおい
て活性状態とする。したがって、この場合においても、
3ウェイデコーダの出力が確定し、所定時間が経過した
後でなければセンスアンプ活性化信号を確定状態とする
ことができず、センスタイミングを早くすることができ
ず、アクセス時間が長くなる。
【0049】また、3ウェイデコーダは、ロウアドレス
信号をすべてデコードする必要があり、そのハードウェ
ア量はロウデコーダよりも大きくなり(少なくともワー
ド線グループ指定信号を発生するOR回路の占有面積分
はロウデコーダの面積よりも大きくなる)、装置規模を
小さくすることができなくなるという問題が生じる。
信号をすべてデコードする必要があり、そのハードウェ
ア量はロウデコーダよりも大きくなり(少なくともワー
ド線グループ指定信号を発生するOR回路の占有面積分
はロウデコーダの面積よりも大きくなる)、装置規模を
小さくすることができなくなるという問題が生じる。
【0050】それゆえ、この発明の目的は、高密度メモ
リセル配置の利点を損なうことなく高速アクセスを実現
する半導体記憶装置を提供することである。
リセル配置の利点を損なうことなく高速アクセスを実現
する半導体記憶装置を提供することである。
【0051】この発明の他の目的は、高密度メモリセル
配置および小装置規模を維持する高速アクセス可能な半
導体記憶装置を提供することである。
配置および小装置規模を維持する高速アクセス可能な半
導体記憶装置を提供することである。
【0052】この発明のさらに他の目的は、小占有面積
かつ簡易な回路構成でワード線グループ指定信号を発生
することのできる高密度メモリセル配置を有する半導体
記憶装置を提供することである。
かつ簡易な回路構成でワード線グループ指定信号を発生
することのできる高密度メモリセル配置を有する半導体
記憶装置を提供することである。
【0053】
【課題を解決するための手段】請求項1に係る半導体記
憶装置は、行方向に沿って配置される複数のワード線
と、列方向に沿って配置される複数のビット線と、これ
ら複数のビット線と複数のワード線の交差部に対応して
配置される複数のメモリセルを含む。複数のビット線
は、3本の連続して隣接するビット線が組をなすように
配置される。複数のメモリセルは、ワード線とビット線
の3つの交差部あたり2つのメモリセルが配置されるよ
うに配置される。
憶装置は、行方向に沿って配置される複数のワード線
と、列方向に沿って配置される複数のビット線と、これ
ら複数のビット線と複数のワード線の交差部に対応して
配置される複数のメモリセルを含む。複数のビット線
は、3本の連続して隣接するビット線が組をなすように
配置される。複数のメモリセルは、ワード線とビット線
の3つの交差部あたり2つのメモリセルが配置されるよ
うに配置される。
【0054】請求項1に係る半導体記憶装置はさらに、
ビット線の組各々に対して2つのセンスアンプが配置さ
れかつ各々が対応の組の2本のビット線の信号を差動的
に増幅する複数のセンスアンプと、ビット線の各々に対
応して設けられ、センス動作時に対応のビット線を対応
のセンスアンプに接続するビット線接続手段を含む。ビ
ット線接続手段は、ビット線の各組において特定の1本
のビット線を対応の2つのセンスアンプに接続する手段
を含む。
ビット線の組各々に対して2つのセンスアンプが配置さ
れかつ各々が対応の組の2本のビット線の信号を差動的
に増幅する複数のセンスアンプと、ビット線の各々に対
応して設けられ、センス動作時に対応のビット線を対応
のセンスアンプに接続するビット線接続手段を含む。ビ
ット線接続手段は、ビット線の各組において特定の1本
のビット線を対応の2つのセンスアンプに接続する手段
を含む。
【0055】請求項1に係る半導体記憶装置は、さら
に、メモリセル選択動作時、1つのセンスアンプに接続
される2つのビット線の長さを異ならせるための手段を
備える。
に、メモリセル選択動作時、1つのセンスアンプに接続
される2つのビット線の長さを異ならせるための手段を
備える。
【0056】請求項2に係る半導体記憶装置は、行方向
に沿って配置されるとともに3つのグループにグループ
化される複数のワード線と、列方向に沿って配置される
複数のビット線と、行および列方向両方向において3交
差部あたり2つのメモリセルが配置されるように前記複
数のワード線と複数のビット線の交差部に対応して配置
される複数のメモリセルと、複数のビット線の両側に対
向して配置される複数のセンスアンプとを含む。これら
複数のセンスアンプは、ビット線の両側各々において、
3本のビット線の組あたり2つのセンスアンプが配置さ
れ、かつ各センスアンプは対応の3本のビット線の組に
おける2本のビット線の信号を差動的に増幅する。
に沿って配置されるとともに3つのグループにグループ
化される複数のワード線と、列方向に沿って配置される
複数のビット線と、行および列方向両方向において3交
差部あたり2つのメモリセルが配置されるように前記複
数のワード線と複数のビット線の交差部に対応して配置
される複数のメモリセルと、複数のビット線の両側に対
向して配置される複数のセンスアンプとを含む。これら
複数のセンスアンプは、ビット線の両側各々において、
3本のビット線の組あたり2つのセンスアンプが配置さ
れ、かつ各センスアンプは対応の3本のビット線の組に
おける2本のビット線の信号を差動的に増幅する。
【0057】請求項2に係る半導体記憶装置は、さら
に、各ビット線の両側それぞれにおいて設けられ、対応
のビット線を対応のセンスアンプに接続するための接続
手段を含む。この接続手段は、各ビット線の組におい
て、特定の1本のビット線を対応の2つのセンスアンプ
に接続する特定接続手段を含む。
に、各ビット線の両側それぞれにおいて設けられ、対応
のビット線を対応のセンスアンプに接続するための接続
手段を含む。この接続手段は、各ビット線の組におい
て、特定の1本のビット線を対応の2つのセンスアンプ
に接続する特定接続手段を含む。
【0058】請求項2に係る半導体記憶装置は、さら
に、メモリセル選択動作時、選択されたワード線を含む
第1のワード線グループを指定するワード線位置特定信
号に応答して各ビット線を両側に設けられたセンスアン
プのうち一方の側のセンスアンプから切り離すように接
続手段を制御する手段と、リストア動作時に選択ワード
線を含む第2のワード線グループを指定するワード線グ
ループ指定信号に応答して各組のビット線を対応の2つ
のセンスアンプに選択的に接続するように特定接続手段
を制御する手段と、メモリセル選択動作時、各ビット線
の組各々において特定のビット線と残りのビット線の容
量を異ならせるための手段を含む。ワード線グループ指
定信号は3つのワード線グループのうちの1つのグルー
プを指定し、ワード線位置特定信号は、いずれの側のセ
ンスアンプによりビット線の電位を検知増幅すべきかを
指定する。
に、メモリセル選択動作時、選択されたワード線を含む
第1のワード線グループを指定するワード線位置特定信
号に応答して各ビット線を両側に設けられたセンスアン
プのうち一方の側のセンスアンプから切り離すように接
続手段を制御する手段と、リストア動作時に選択ワード
線を含む第2のワード線グループを指定するワード線グ
ループ指定信号に応答して各組のビット線を対応の2つ
のセンスアンプに選択的に接続するように特定接続手段
を制御する手段と、メモリセル選択動作時、各ビット線
の組各々において特定のビット線と残りのビット線の容
量を異ならせるための手段を含む。ワード線グループ指
定信号は3つのワード線グループのうちの1つのグルー
プを指定し、ワード線位置特定信号は、いずれの側のセ
ンスアンプによりビット線の電位を検知増幅すべきかを
指定する。
【0059】請求項3に係る半導体記憶装置は、請求項
1または2の半導体記憶装置において、センスアンプが
活性化されてセンス動作を行なうとき、各活性化された
センスアンプと各ビット線とを切り離すように接続手段
を制御する手段をさらに備える。
1または2の半導体記憶装置において、センスアンプが
活性化されてセンス動作を行なうとき、各活性化された
センスアンプと各ビット線とを切り離すように接続手段
を制御する手段をさらに備える。
【0060】請求項4に係る半導体記憶装置は、列方向
に配列されかつ3本の連続して隣接するビット線が組を
なすように配置される複数のビット線と、行方向に配置
されるとともに3つのグループにグループ化される複数
のワード線と、これら複数のワード線と複数のビット線
の交差部に対応して配置される複数のメモリセルを含
む。これら複数のメモリセルは、ビット線の各組におい
て2本のビット線と1本のワード線の交差部の各々に対
応してメモリセルを配置されるとともに、異なるグルー
プのワード線は、各ビット線の組において異なるビット
線との交差部に配置されるメモリセルを接続する。
に配列されかつ3本の連続して隣接するビット線が組を
なすように配置される複数のビット線と、行方向に配置
されるとともに3つのグループにグループ化される複数
のワード線と、これら複数のワード線と複数のビット線
の交差部に対応して配置される複数のメモリセルを含
む。これら複数のメモリセルは、ビット線の各組におい
て2本のビット線と1本のワード線の交差部の各々に対
応してメモリセルを配置されるとともに、異なるグルー
プのワード線は、各ビット線の組において異なるビット
線との交差部に配置されるメモリセルを接続する。
【0061】請求項4に係る半導体記憶装置は、さら
に、ワード線の3つのグループ各々に対応して配置され
る第1ないし第3の信号線と、複数のワード線各々に対
応して設けられ、対応のワード線上の信号電位に応答し
て対応の信号線を所定電位に設定するための手段と、こ
れら第1ないし第3の信号線上の信号電位に応答して、
ワード線の3つのグループのうちの1つのグループを特
定するワード線グループ指定信号を発生する信号発生手
段と、ビット線の各組においてビット線の一方側に3本
のビット線あたり2つのセンスアンプが配置されるとと
もに対応の組における2つのビット線の信号電位を差動
的に増幅するための複数のセンスアンプと、センスアン
プのセンス動作時、各ビット線の組において各ビット線
を対応のセンスアンプに接続する接続手段とを含む。こ
の接続手段は、各ビット線の組において特定のビット線
を対応の2つのセンスアンプに同時に接続するとともに
リストア動作時ワード線グループ指定信号に従って各組
のビット線を対応のセンスアンプに接続する手段を含
む。
に、ワード線の3つのグループ各々に対応して配置され
る第1ないし第3の信号線と、複数のワード線各々に対
応して設けられ、対応のワード線上の信号電位に応答し
て対応の信号線を所定電位に設定するための手段と、こ
れら第1ないし第3の信号線上の信号電位に応答して、
ワード線の3つのグループのうちの1つのグループを特
定するワード線グループ指定信号を発生する信号発生手
段と、ビット線の各組においてビット線の一方側に3本
のビット線あたり2つのセンスアンプが配置されるとと
もに対応の組における2つのビット線の信号電位を差動
的に増幅するための複数のセンスアンプと、センスアン
プのセンス動作時、各ビット線の組において各ビット線
を対応のセンスアンプに接続する接続手段とを含む。こ
の接続手段は、各ビット線の組において特定のビット線
を対応の2つのセンスアンプに同時に接続するとともに
リストア動作時ワード線グループ指定信号に従って各組
のビット線を対応のセンスアンプに接続する手段を含
む。
【0062】請求項4に係る半導体記憶装置は、さら
に、メモリセル選択動作時、ビット線の各組において特
定のビット線のメモリセルデータが伝達されるべき部分
の長さを残りのビット線のメモリセルデータが伝達され
るべき部分の長さとを異ならせるようにビット線を分割
する手段を備える。
に、メモリセル選択動作時、ビット線の各組において特
定のビット線のメモリセルデータが伝達されるべき部分
の長さを残りのビット線のメモリセルデータが伝達され
るべき部分の長さとを異ならせるようにビット線を分割
する手段を備える。
【0063】請求項5に係る半導体記憶装置は、請求項
4に係る半導体記憶装置においてセンスアンプが各ビッ
ト線の両側に配置され、かつ選択ワード線がビット線分
割手段による分割ビット線のいずれと交差するかを示す
ワード線位置特定信号に応答して各ビット線の組におい
て、選択ワード線と交差する分割ワード線を対応のセン
スアンプに接続するとともに残りの分割ビット線に対し
て設けられたセンスアンプと残りの分割ビット線および
特定のビット線を切り離す手段をさらに備える。
4に係る半導体記憶装置においてセンスアンプが各ビッ
ト線の両側に配置され、かつ選択ワード線がビット線分
割手段による分割ビット線のいずれと交差するかを示す
ワード線位置特定信号に応答して各ビット線の組におい
て、選択ワード線と交差する分割ワード線を対応のセン
スアンプに接続するとともに残りの分割ビット線に対し
て設けられたセンスアンプと残りの分割ビット線および
特定のビット線を切り離す手段をさらに備える。
【0064】請求項6に係る半導体記憶装置は、行方向
に沿って配置されかつ3つのグループに分割される複数
のワード線と、列方向に沿って、3本のビット線が組を
なすように配置される複数のビット線と、複数のワード
線と複数のビット線との交差部に対応して配置される複
数のメモリセルとを含む。
に沿って配置されかつ3つのグループに分割される複数
のワード線と、列方向に沿って、3本のビット線が組を
なすように配置される複数のビット線と、複数のワード
線と複数のビット線との交差部に対応して配置される複
数のメモリセルとを含む。
【0065】請求項6に係る半導体記憶装置は、さら
に、ビット線の組それぞれに2つのセンスアンプが配置
される複数のセンスアンプと、複数のワード線のグルー
プそれぞれに対応して配置される3本の信号線と、複数
のワード線各々に対応して配置され、対応のワード線の
選択時に該対応のワード線に対応して設けられた信号線
を所定の電位へ駆動する複数のトランジスタ素子とを備
える。
に、ビット線の組それぞれに2つのセンスアンプが配置
される複数のセンスアンプと、複数のワード線のグルー
プそれぞれに対応して配置される3本の信号線と、複数
のワード線各々に対応して配置され、対応のワード線の
選択時に該対応のワード線に対応して設けられた信号線
を所定の電位へ駆動する複数のトランジスタ素子とを備
える。
【0066】請求項7に係る半導体記憶装置は、請求項
6に記載された複数のトランジスタ素子が、対応のワー
ド線上の電位に応答して対応の信号線を所定電位に駆動
する。
6に記載された複数のトランジスタ素子が、対応のワー
ド線上の電位に応答して対応の信号線を所定電位に駆動
する。
【0067】請求項8に係る半導体記憶装置において
は、請求項6に記載の複数のトランジスタ素子の各々
が、ロウアドレス信号をデコードしてワード線選択信号
を発生するロウデコーダの出力信号に応答して対応の信
号線を所定電位に駆動する。
は、請求項6に記載の複数のトランジスタ素子の各々
が、ロウアドレス信号をデコードしてワード線選択信号
を発生するロウデコーダの出力信号に応答して対応の信
号線を所定電位に駆動する。
【0068】請求項9に係る半導体記憶装置は、請求項
6の複数のトランジスタ素子が、各対応のワード線の端
部に設けられる。
6の複数のトランジスタ素子が、各対応のワード線の端
部に設けられる。
【0069】請求項10に係る半導体記憶装置において
は、請求項6記載の複数のトランジスタ素子が、ワード
線シャント領域に配置される。
は、請求項6記載の複数のトランジスタ素子が、ワード
線シャント領域に配置される。
【0070】請求項11に係る半導体記憶装置は、請求
項6の構成に加えて、さらに、ビット線の組それぞれに
2つのセンスアンプが配置される複数のセンスアンプ
と、複数のワード線のグループそれぞれに対応して配置
される3本の信号線と、複数のワード線各々に対応して
配置され、対応のワード線の選択時に該対応のワード線
に対応して設けられた信号線を所定の電位へ駆動する複
数のトランジスタ素子と、これら3本の信号線上の信号
電位をワード線グループ特定信号として、各ビット線の
組において対応の2つのセンスアンプ各々へメモリセル
データが伝達されたビット線と基準ビット線との異なる
対を接続する信号を発生する接続制御手段と、各前記ビ
ット線各々に対応して設けられ、前記接続制御手段の出
力信号に応答して対応のビット線を対応のセンスアンプ
へ接続するスイッチング素子とを備える。
項6の構成に加えて、さらに、ビット線の組それぞれに
2つのセンスアンプが配置される複数のセンスアンプ
と、複数のワード線のグループそれぞれに対応して配置
される3本の信号線と、複数のワード線各々に対応して
配置され、対応のワード線の選択時に該対応のワード線
に対応して設けられた信号線を所定の電位へ駆動する複
数のトランジスタ素子と、これら3本の信号線上の信号
電位をワード線グループ特定信号として、各ビット線の
組において対応の2つのセンスアンプ各々へメモリセル
データが伝達されたビット線と基準ビット線との異なる
対を接続する信号を発生する接続制御手段と、各前記ビ
ット線各々に対応して設けられ、前記接続制御手段の出
力信号に応答して対応のビット線を対応のセンスアンプ
へ接続するスイッチング素子とを備える。
【0071】
【作用】請求項1の半導体記憶装置においては、ビット
線の各組において2つのセンスアンプにより対応のビッ
ト線の信号の検知および増幅が行なわれる。1つのセン
スアンプに接続される2本のビット線の長さが異ならさ
れているため、これら2本のビット線上にメモリセルデ
ータが伝達されても、これら2本のビット線上の信号電
位が異なっており、センスアンプにより確実に2つのメ
モリセルのデータの検知および増幅を行なうことができ
る。センス動作時におけるビット線とセンスアンプとの
接続にはワード線グループを特定する信号は利用されな
いため、速いタイミングで選択ワード線電位の立上げお
よびセンスアンプの活性化を行なうことができる。
線の各組において2つのセンスアンプにより対応のビッ
ト線の信号の検知および増幅が行なわれる。1つのセン
スアンプに接続される2本のビット線の長さが異ならさ
れているため、これら2本のビット線上にメモリセルデ
ータが伝達されても、これら2本のビット線上の信号電
位が異なっており、センスアンプにより確実に2つのメ
モリセルのデータの検知および増幅を行なうことができ
る。センス動作時におけるビット線とセンスアンプとの
接続にはワード線グループを特定する信号は利用されな
いため、速いタイミングで選択ワード線電位の立上げお
よびセンスアンプの活性化を行なうことができる。
【0072】請求項2に係る半導体記憶装置において
は、ビット線の両側各々において3本のビット線あたり
2つのセンスアンプが配置される。ワード線位置特定信
号により、各ビット線の一方側のセンスアンプから切り
離される。このワード線位置特定信号はワード線が2つ
のグループのいずれに属するかを指定することが要求さ
れるだけであり、ロウアドレス信号の上位ビットにより
高速で容易に発生することができる。
は、ビット線の両側各々において3本のビット線あたり
2つのセンスアンプが配置される。ワード線位置特定信
号により、各ビット線の一方側のセンスアンプから切り
離される。このワード線位置特定信号はワード線が2つ
のグループのいずれに属するかを指定することが要求さ
れるだけであり、ロウアドレス信号の上位ビットにより
高速で容易に発生することができる。
【0073】また各ビット線の組においては、3本のビ
ット線はいずれも対応のセンスアンプに接続されるた
め、センス動作時におけるビット線とセンスアンプとの
接続のためには3つのワード線グループの1つを特定す
るための信号は必要とされないため、センスアンプ活性
化タイミングを速くすることができる。またビット線の
容量を異ならせる手段により、1つのセンスアンプに接
続される2本のビット線各々に同じ論理のメモリセルの
データが伝達されても、これら2本のビット線の電位の
変化量は異なるため、確実にメモリセルデータの検知増
幅を行なうことができる。
ット線はいずれも対応のセンスアンプに接続されるた
め、センス動作時におけるビット線とセンスアンプとの
接続のためには3つのワード線グループの1つを特定す
るための信号は必要とされないため、センスアンプ活性
化タイミングを速くすることができる。またビット線の
容量を異ならせる手段により、1つのセンスアンプに接
続される2本のビット線各々に同じ論理のメモリセルの
データが伝達されても、これら2本のビット線の電位の
変化量は異なるため、確実にメモリセルデータの検知増
幅を行なうことができる。
【0074】またリストア動作時には3つのワード線の
1つを特定する信号によりセンスアンプには各々メモリ
セルデータが伝達されたビット線が接続される。これに
より、メモリセルデータが伝達されたビット線をセンス
アンプに接続してリストアを行なうことができる。メモ
リサイクルが始まってからリストア動作開始までには十
分な時間的余裕があり、この3つのワード線グループを
特定する信号はリストア動作前に確定状態とすることが
でき、リストアタイミングを遅くする必要はない。
1つを特定する信号によりセンスアンプには各々メモリ
セルデータが伝達されたビット線が接続される。これに
より、メモリセルデータが伝達されたビット線をセンス
アンプに接続してリストアを行なうことができる。メモ
リサイクルが始まってからリストア動作開始までには十
分な時間的余裕があり、この3つのワード線グループを
特定する信号はリストア動作前に確定状態とすることが
でき、リストアタイミングを遅くする必要はない。
【0075】請求項3に係る半導体記憶装置において
は、センスアンプの活性化時にセンスアンプとビット線
とは切り離されており、センスノードの寄生容量が小さ
くかつバランスしており、高速でセンス動作を行なうこ
とができる。
は、センスアンプの活性化時にセンスアンプとビット線
とは切り離されており、センスノードの寄生容量が小さ
くかつバランスしており、高速でセンス動作を行なうこ
とができる。
【0076】請求項4に係る半導体記憶装置において
は、ワード線の3つのグループ各々に対応して第1ない
し第3の信号線が配置されており、選択ワード線の電位
に従ってこれら第1ないし第3の信号線のうちの1つの
信号線が所定電位に設定される。したがって、これら3
本の信号線の電位の検出によりワード線のグループを特
定することができ、複雑なデコード動作を行なう必要が
なく、簡易な回路構成でワード線電位の立上げ後、高速
でワード線グループ指定信号を発生することができる。
は、ワード線の3つのグループ各々に対応して第1ない
し第3の信号線が配置されており、選択ワード線の電位
に従ってこれら第1ないし第3の信号線のうちの1つの
信号線が所定電位に設定される。したがって、これら3
本の信号線の電位の検出によりワード線のグループを特
定することができ、複雑なデコード動作を行なう必要が
なく、簡易な回路構成でワード線電位の立上げ後、高速
でワード線グループ指定信号を発生することができる。
【0077】請求項5に係る半導体記憶装置において
は、切離し手段により一方側のセンスアンプのみが駆動
されるためセンス動作時の消費電流を低減することがで
きる。
は、切離し手段により一方側のセンスアンプのみが駆動
されるためセンス動作時の消費電流を低減することがで
きる。
【0078】請求項6の半導体記憶装置においては、複
雑なデコード動作を行なうことなく、コード線を3つの
グループに分割して、分割されたワード線グループのう
ちの選択ワード線を特定できる。
雑なデコード動作を行なうことなく、コード線を3つの
グループに分割して、分割されたワード線グループのう
ちの選択ワード線を特定できる。
【0079】請求項7の半導体記憶装置においては、複
数のトランジスタ素子の各々は対応のワード線上の電位
に応答して対応の信号線を所定電位に駆動しており、メ
モリセルのトランジスタと同じトランジスタでこれらの
トランジスタ素子を構成することができ、メモリセルア
レイのメモリセルのレイアウトパターンの周期性を乱す
ことなくトランジスタ素子を配置することができる。
数のトランジスタ素子の各々は対応のワード線上の電位
に応答して対応の信号線を所定電位に駆動しており、メ
モリセルのトランジスタと同じトランジスタでこれらの
トランジスタ素子を構成することができ、メモリセルア
レイのメモリセルのレイアウトパターンの周期性を乱す
ことなくトランジスタ素子を配置することができる。
【0080】請求項8の半導体記憶装置においては、ト
ランジスタ素子はロウデコーダの出力信号に応答してお
り、選択ワード線の電位立上げとほぼ同時に信号線の電
位を所定電位に駆動することができ、高速でワード線グ
ループを特定することが可能となる。
ランジスタ素子はロウデコーダの出力信号に応答してお
り、選択ワード線の電位立上げとほぼ同時に信号線の電
位を所定電位に駆動することができ、高速でワード線グ
ループを特定することが可能となる。
【0081】請求項9の半導体記憶装置においては、ト
ランジスタ素子はワード線の端部に設けられており、メ
モリアレイ部のメモリセルのレイアウトに何ら悪影響を
及ぼすことはない。
ランジスタ素子はワード線の端部に設けられており、メ
モリアレイ部のメモリセルのレイアウトに何ら悪影響を
及ぼすことはない。
【0082】請求項10の半導体記憶装置においては、
複数のトランジスタ素子がワード線シャント領域に形成
されており、これらのトランジスタ素子によるアレイ占
有面積の増大が防止される。
複数のトランジスタ素子がワード線シャント領域に形成
されており、これらのトランジスタ素子によるアレイ占
有面積の増大が防止される。
【0083】請求項11の半導体記憶装置においては、
複数のトランジスタ素子が、対応のワード線が選択され
たとき、その選択されたワード線が含まれるグループに
対応して駆動する。選択されたワード線のグループは、
この信号線の所定電位により容易に特定される。接続制
御手段がこの信号線上の信号電位に従って、すなわち特
定されたワード線のグループに従ってビット線とセンス
アンプとの接続態様を決定する。スイッチング素子がこ
の接続制御の出力信号に従って、メモリセルデータが読
出された一方のビット線とメモリセルデータの読出しが
されていない基準ビット線とを一方のセンスアンプに接
続し、メモリセルデータが読出された他方のビット線と
基準ビット線とを他方のセンスアンプに接続する。した
がって、複雑な3ウェイデコード処理を行なうことな
く、ワード線選択信号のみに基づいて選択ワード線のグ
ループを特定することができ、選択ワード線の電位立上
げ後、即座に選択ワード線グループに従ってビット線と
センスアンプとを接続することができ、センス開始タイ
ミングを早くすることができる。
複数のトランジスタ素子が、対応のワード線が選択され
たとき、その選択されたワード線が含まれるグループに
対応して駆動する。選択されたワード線のグループは、
この信号線の所定電位により容易に特定される。接続制
御手段がこの信号線上の信号電位に従って、すなわち特
定されたワード線のグループに従ってビット線とセンス
アンプとの接続態様を決定する。スイッチング素子がこ
の接続制御の出力信号に従って、メモリセルデータが読
出された一方のビット線とメモリセルデータの読出しが
されていない基準ビット線とを一方のセンスアンプに接
続し、メモリセルデータが読出された他方のビット線と
基準ビット線とを他方のセンスアンプに接続する。した
がって、複雑な3ウェイデコード処理を行なうことな
く、ワード線選択信号のみに基づいて選択ワード線のグ
ループを特定することができ、選択ワード線の電位立上
げ後、即座に選択ワード線グループに従ってビット線と
センスアンプとを接続することができ、センス開始タイ
ミングを早くすることができる。
【0084】
[第1の実施例]図1はこの発明の第1の実施例である
半導体記憶装置のメモリアレイ部の構成を概略的に示す
図である。図1においては、3本のビット線に関連する
部分の構成を示す。
半導体記憶装置のメモリアレイ部の構成を概略的に示す
図である。図1においては、3本のビット線に関連する
部分の構成を示す。
【0085】図1においては、ビット線BL1〜BL3
(符号は示さず)は、分離ゲートDG1〜DG3それぞ
れにより2分割される。すなわち、ビット線BL1は、
分離ゲートDG1により分割ビット線BL1LおよびB
L1Rに分割され、ビット線BL2は、分離ゲートDG
2により分割ビット線BL2LおよびBL2Rに分割さ
れ、ビット線BL3は、分離ゲートDG3により分割ビ
ット線BL3LおよびBL3Rに分割される。分離ゲー
トDG1およびDG3のゲートには分離制御信号φDが
与えられる。分離ゲートDG2のゲートにはたとえば電
源電位Vccレベルである一定の基準電位が与えられ
る。この分離ゲートDG2は常時導通状態にある。常時
導通状態となる分離ゲートDG2を設けているのは、ビ
ット線BL1(BL1L、BL1R:以下分割ビット線
をまとめて説明する場合には添字LおよびRを省略した
名称を用いる)およびBL3とビット線BL2のレイア
ウトパターンを等しくするためである。
(符号は示さず)は、分離ゲートDG1〜DG3それぞ
れにより2分割される。すなわち、ビット線BL1は、
分離ゲートDG1により分割ビット線BL1LおよびB
L1Rに分割され、ビット線BL2は、分離ゲートDG
2により分割ビット線BL2LおよびBL2Rに分割さ
れ、ビット線BL3は、分離ゲートDG3により分割ビ
ット線BL3LおよびBL3Rに分割される。分離ゲー
トDG1およびDG3のゲートには分離制御信号φDが
与えられる。分離ゲートDG2のゲートにはたとえば電
源電位Vccレベルである一定の基準電位が与えられ
る。この分離ゲートDG2は常時導通状態にある。常時
導通状態となる分離ゲートDG2を設けているのは、ビ
ット線BL1(BL1L、BL1R:以下分割ビット線
をまとめて説明する場合には添字LおよびRを省略した
名称を用いる)およびBL3とビット線BL2のレイア
ウトパターンを等しくするためである。
【0086】ビット線BL1ないしBL3の両側にセン
スアンプ10Lおよび12Lならびに10Rおよび12
Rが設けられる。センスアンプ10Lは、センスノード
NAが接続ゲートTG1Lを介して分割ビット線BL1
Lに接続され、そのセンスノードNBが接続ゲートTG
2Lを介して分割ビット線BL2Lに接続される。セン
スアンプ12Lは、そのセンスノードNAが接続ゲート
TG3Lを介して分割ビット線BL2Lに接続され、そ
のセンスノードNBが接続ゲートTG4Lを介して分割
ビット線BL3Lに接続される。センスアンプ10R
は、そのセンスノードNAが接続ゲートTG1Rを介し
て分割ビット線BL1Rに接続され、そのセンスノード
が接続ゲートTG2Rを介して分割ビット線BL2Rに
接続される。センスアンプ12Rは、そのセンスノード
NAが分割ビット線BL2Rに接続され、そのセンスノ
ードNBが分割ビット線BL3Rに接続される。センス
アンプ10Lおよび12Lはセンスアンプ活性化信号φ
SLに応答して活性化され、センスアンプ10Rおよび
12Rはセンスアンプ活性化信号φSRに応答して活性
化される。
スアンプ10Lおよび12Lならびに10Rおよび12
Rが設けられる。センスアンプ10Lは、センスノード
NAが接続ゲートTG1Lを介して分割ビット線BL1
Lに接続され、そのセンスノードNBが接続ゲートTG
2Lを介して分割ビット線BL2Lに接続される。セン
スアンプ12Lは、そのセンスノードNAが接続ゲート
TG3Lを介して分割ビット線BL2Lに接続され、そ
のセンスノードNBが接続ゲートTG4Lを介して分割
ビット線BL3Lに接続される。センスアンプ10R
は、そのセンスノードNAが接続ゲートTG1Rを介し
て分割ビット線BL1Rに接続され、そのセンスノード
が接続ゲートTG2Rを介して分割ビット線BL2Rに
接続される。センスアンプ12Rは、そのセンスノード
NAが分割ビット線BL2Rに接続され、そのセンスノ
ードNBが分割ビット線BL3Rに接続される。センス
アンプ10Lおよび12Lはセンスアンプ活性化信号φ
SLに応答して活性化され、センスアンプ10Rおよび
12Rはセンスアンプ活性化信号φSRに応答して活性
化される。
【0087】メモリセルMCは、先の従来の技術におい
て説明したものと同様、1本のワード線WLと3本のビ
ット線のうちの2本のビット線の交差部に対応して載置
される。すなわちメモリセルMCは、3交差部あたり2
つ配置される。図1においては、分割ビット線BL1L
〜BL3Lと交差するように配置される5本のワード線
WL0L〜WL5Lに接続されるメモリセルMCの配置
と、また分割ビット線BL1R〜BL3Rと交差するよ
うに配置される5本のワード線WL0R〜WL5Rに接
続されるメモリセルMCの配置を代表的に示す。メモリ
セルMCは、図1において破線枠内に示すように、情報
を記憶するためのメモリセルキャパシタMQとワード線
WL上の信号電位に応答して導通し、ビット線BLとメ
モリセルキャパシタMQを接続するアクセストランジス
タMTを含む。
て説明したものと同様、1本のワード線WLと3本のビ
ット線のうちの2本のビット線の交差部に対応して載置
される。すなわちメモリセルMCは、3交差部あたり2
つ配置される。図1においては、分割ビット線BL1L
〜BL3Lと交差するように配置される5本のワード線
WL0L〜WL5Lに接続されるメモリセルMCの配置
と、また分割ビット線BL1R〜BL3Rと交差するよ
うに配置される5本のワード線WL0R〜WL5Rに接
続されるメモリセルMCの配置を代表的に示す。メモリ
セルMCは、図1において破線枠内に示すように、情報
を記憶するためのメモリセルキャパシタMQとワード線
WL上の信号電位に応答して導通し、ビット線BLとメ
モリセルキャパシタMQを接続するアクセストランジス
タMTを含む。
【0088】接続ゲートTG2LおよびTG3Lのそれ
ぞれのゲートへは接続制御信号φALおよびφBLが与
えられ、接続ゲートTG1LおよびTG4Lのゲートへ
は接続制御信号φCLが与えられる。接続ゲートTG1
RおよびTG4Rのゲートへは接続制御信号φCRが与
えられ、接続ゲートTG2RおよびTG3Rのそれぞれ
のゲートへは接続制御信号φARおよびφBRが与えら
れる。これらの接続制御信号を発生するための構成につ
いて後に詳細に説明する。
ぞれのゲートへは接続制御信号φALおよびφBLが与
えられ、接続ゲートTG1LおよびTG4Lのゲートへ
は接続制御信号φCLが与えられる。接続ゲートTG1
RおよびTG4Rのゲートへは接続制御信号φCRが与
えられ、接続ゲートTG2RおよびTG3Rのそれぞれ
のゲートへは接続制御信号φARおよびφBRが与えら
れる。これらの接続制御信号を発生するための構成につ
いて後に詳細に説明する。
【0089】ワード線は、その接続するメモリセルの配
置位置に応じて3つのグループにグループ化される。す
なわち、選択時にメモリセルデータがビット線BL1お
よびBL2に伝達されるワード線WL3nのグループ
と、選択時メモリセルデータがビット線BL2およびB
L3に伝達されるワード線WL(3n+1)のグルー
プ、および選択時にメモリセルのデータがビット線BL
1およびBL3に伝達されるワード線WL(3n+2)
のグループである。ワード線WLは、さらに、分離ゲー
トDG1〜DG3に対して図の右側および左側のいずれ
にあるかにしたがって2つのグループに分割される。選
択ワード線が分割ビット線BL1L、BL1L、および
BL3Lと交差する場合には、センスアンプ10Lおよ
び12Lが活性化される。選択ワード線WLが分割ビッ
ト線BL1R、BL2R、およびBL3Rと交差する場
合には、センスアンプ10Rおよび12Rが活性化され
る。そのセンスアンプ10L、12Lとセンスアンプ1
0Rおよび12Rのいずれが活性化されるかは、ロウア
ドレス信号の最上位ビットの値により決定することがで
きる。この選択ワード線が分離ゲートDG1〜DG3の
左および右のいずれにあるかに従って制御信号φAL、
φBL、φCLと制御信号φAR、φBRおよびφCR
の一方は非活性状態とされ、他方が活性状態とされる。
次に動作について説明する。
置位置に応じて3つのグループにグループ化される。す
なわち、選択時にメモリセルデータがビット線BL1お
よびBL2に伝達されるワード線WL3nのグループ
と、選択時メモリセルデータがビット線BL2およびB
L3に伝達されるワード線WL(3n+1)のグルー
プ、および選択時にメモリセルのデータがビット線BL
1およびBL3に伝達されるワード線WL(3n+2)
のグループである。ワード線WLは、さらに、分離ゲー
トDG1〜DG3に対して図の右側および左側のいずれ
にあるかにしたがって2つのグループに分割される。選
択ワード線が分割ビット線BL1L、BL1L、および
BL3Lと交差する場合には、センスアンプ10Lおよ
び12Lが活性化される。選択ワード線WLが分割ビッ
ト線BL1R、BL2R、およびBL3Rと交差する場
合には、センスアンプ10Rおよび12Rが活性化され
る。そのセンスアンプ10L、12Lとセンスアンプ1
0Rおよび12Rのいずれが活性化されるかは、ロウア
ドレス信号の最上位ビットの値により決定することがで
きる。この選択ワード線が分離ゲートDG1〜DG3の
左および右のいずれにあるかに従って制御信号φAL、
φBL、φCLと制御信号φAR、φBRおよびφCR
の一方は非活性状態とされ、他方が活性状態とされる。
次に動作について説明する。
【0090】図2に示すように、スタンバイ時において
は、制御信号φAL、φBL、φCL、φAR、φB
R、およびφCRはすべて“H”にあり、また、分離ゲ
ートDG1、DG3、ならびに接続ゲートTG1L、T
G2L、TG3L、TG4L、TG1R、TG2R、T
G3R、およびTG4Rはすべて導通状態にあり、ビッ
ト線BL1、BL2およびBL3はセンスアンプ10
L、12L、10R、および12Rのセンスノードに接
続されている。スタンバイ時においてはビット線BL1
〜BL3はそれぞれ図示しないプリチャージ/イコライ
ズ手段により所定の電位(中間電位Vcc/2)にプリ
チャージされている。
は、制御信号φAL、φBL、φCL、φAR、φB
R、およびφCRはすべて“H”にあり、また、分離ゲ
ートDG1、DG3、ならびに接続ゲートTG1L、T
G2L、TG3L、TG4L、TG1R、TG2R、T
G3R、およびTG4Rはすべて導通状態にあり、ビッ
ト線BL1、BL2およびBL3はセンスアンプ10
L、12L、10R、および12Rのセンスノードに接
続されている。スタンバイ時においてはビット線BL1
〜BL3はそれぞれ図示しないプリチャージ/イコライ
ズ手段により所定の電位(中間電位Vcc/2)にプリ
チャージされている。
【0091】ロウアドレスストローブ信号/RAS(図
示せず)が“L”となると、メモリサイクルが始まる。
図3に示すように、このロウアドレスストローブ信号/
RASの活性化(“L”)に応答して、ビット線BL1
〜BL3のプリチャージ/イコライズ動作が完了すると
ともに、分離制御信号φDが“L”となり、分離ゲート
DG1およびDG3がオフ状態となる。これによりビッ
ト線BL1が分割ビット線BL1LおよびBL1Rに分
割され、ビット線BL3が分割ビット線BL3Lおよび
BL3Rに分割される。接続制御信号φAL、φBL、
φCL、φAR、φBR、およびφCRは依然“H”の
状態を維持しており、センスアンプ10L、12L、1
0R、および12Rにはそれぞれ対応のビット線が接続
されている。
示せず)が“L”となると、メモリサイクルが始まる。
図3に示すように、このロウアドレスストローブ信号/
RASの活性化(“L”)に応答して、ビット線BL1
〜BL3のプリチャージ/イコライズ動作が完了すると
ともに、分離制御信号φDが“L”となり、分離ゲート
DG1およびDG3がオフ状態となる。これによりビッ
ト線BL1が分割ビット線BL1LおよびBL1Rに分
割され、ビット線BL3が分割ビット線BL3Lおよび
BL3Rに分割される。接続制御信号φAL、φBL、
φCL、φAR、φBR、およびφCRは依然“H”の
状態を維持しており、センスアンプ10L、12L、1
0R、および12Rにはそれぞれ対応のビット線が接続
されている。
【0092】次いで、ロウアドレスストローブ信号/R
ASの活性化に応答して取り込まれたロウアドレス信号
がデコードされ、選択ワード線WLの電位が“H”に立
上がる。そのとき、また取り込まれたロウアドレス信号
のたとえば最上位ビットに従って選択ワード線WLがい
ずれの分割ビット線と交差しているかが識別される。
今、選択ワード線WLが分割ビット線BL1LおよびB
L3Lと交差しているため、図4に示すように、制御信
号φAR、φBR、φCRが“L”に設定される。これ
により、分割ビット線BL1RおよびBL3Rがセンス
アンプ10Rおよび12Rから切り離され、ビット線B
L2がセンスアンプ10Rおよび12Rから切り離され
る。
ASの活性化に応答して取り込まれたロウアドレス信号
がデコードされ、選択ワード線WLの電位が“H”に立
上がる。そのとき、また取り込まれたロウアドレス信号
のたとえば最上位ビットに従って選択ワード線WLがい
ずれの分割ビット線と交差しているかが識別される。
今、選択ワード線WLが分割ビット線BL1LおよびB
L3Lと交差しているため、図4に示すように、制御信
号φAR、φBR、φCRが“L”に設定される。これ
により、分割ビット線BL1RおよびBL3Rがセンス
アンプ10Rおよび12Rから切り離され、ビット線B
L2がセンスアンプ10Rおよび12Rから切り離され
る。
【0093】制御信号φAR、φBR、φCRを“L”
とし、分割ビット線BL1R、BL3Rおよびビット線
BL2とセンスアンプ10Rおよび12Rとを切り離す
のは、シェアードセンスアンプ構成において、センスア
ンプ10Rおよび12Rを隣接メモリセルブロック(図
示せず)のメモリセルデータの検知増幅用に利用する構
成に拡張するためである。
とし、分割ビット線BL1R、BL3Rおよびビット線
BL2とセンスアンプ10Rおよび12Rとを切り離す
のは、シェアードセンスアンプ構成において、センスア
ンプ10Rおよび12Rを隣接メモリセルブロック(図
示せず)のメモリセルデータの検知増幅用に利用する構
成に拡張するためである。
【0094】センスアンプ10Lおよび12Lに対して
は、接続制御信号φAL、φBL、φCLが“H”であ
り、分割ビット線BL1L、およびBL3Lがセンスア
ンプ10Lおよび12LのセンスノードNAおよびNB
にそれぞれ接続されており、ビット線BL2がセンスア
ンプ10Lおよび12LのセンスノードNBおよびNA
にそれぞれ接続されている。ビット線BL2と分割ビッ
ト線BL1LおよびBL3Lの長さが異なっており、し
たがって分割ビット線BL1LおよびBL3Lとビット
線BL2がその寄生容量が異なっている。したがって、
ビット線BL2にメモリセルデータが伝達される場合と
分割ビット線BL1LおよびBL3Lにメモリセルデー
タが伝達される場合においてはその電位変化量が異な
る。この構成により、後に詳細に説明するように、選択
ワード線WLが、3つのワード線のグループWL3n、
WL(3n+1)およびWL(3n+2)のいずれに含
まれているかを特定することなくセンス動作を行なうこ
とができる。
は、接続制御信号φAL、φBL、φCLが“H”であ
り、分割ビット線BL1L、およびBL3Lがセンスア
ンプ10Lおよび12LのセンスノードNAおよびNB
にそれぞれ接続されており、ビット線BL2がセンスア
ンプ10Lおよび12LのセンスノードNBおよびNA
にそれぞれ接続されている。ビット線BL2と分割ビッ
ト線BL1LおよびBL3Lの長さが異なっており、し
たがって分割ビット線BL1LおよびBL3Lとビット
線BL2がその寄生容量が異なっている。したがって、
ビット線BL2にメモリセルデータが伝達される場合と
分割ビット線BL1LおよびBL3Lにメモリセルデー
タが伝達される場合においてはその電位変化量が異な
る。この構成により、後に詳細に説明するように、選択
ワード線WLが、3つのワード線のグループWL3n、
WL(3n+1)およびWL(3n+2)のいずれに含
まれているかを特定することなくセンス動作を行なうこ
とができる。
【0095】今、図5に示すように、選択ワード線WL
がワード線WL3nの場合を考える。この場合、ワード
線WL3nと分割ビット線BL1Lおよびビット線BL
2の交差部に配置されたメモリセルMC1およびMC2
が選択される。センスアンプ10Lにおいては、センス
ノードNAにメモリセルMC1のデータが伝達され、そ
のセンスノードNBにメモリセルMC2のデータが伝達
される。センスアンプ12Lにおいては、センスノード
NAにメモリセルMC2のデータが伝達され、そのセン
スノードNBは基準電位を維持する。センスアンプ12
Lにより、メモリセルMC2のデータは確実に検知増幅
される。一方センスアンプ10Lにおいては、センスノ
ードNBの電位を基準として、センスノードNAにメモ
リセルMC1が記憶するデータが伝達される。
がワード線WL3nの場合を考える。この場合、ワード
線WL3nと分割ビット線BL1Lおよびビット線BL
2の交差部に配置されたメモリセルMC1およびMC2
が選択される。センスアンプ10Lにおいては、センス
ノードNAにメモリセルMC1のデータが伝達され、そ
のセンスノードNBにメモリセルMC2のデータが伝達
される。センスアンプ12Lにおいては、センスノード
NAにメモリセルMC2のデータが伝達され、そのセン
スノードNBは基準電位を維持する。センスアンプ12
Lにより、メモリセルMC2のデータは確実に検知増幅
される。一方センスアンプ10Lにおいては、センスノ
ードNBの電位を基準として、センスノードNAにメモ
リセルMC1が記憶するデータが伝達される。
【0096】たとえば、図6に示すように、メモリセル
MC1およびMC2がともに“H”のデータを保持して
いる場合を考える。ビット線BL2の容量C(BL2)
は、分割ビット線BL1Lの容量C(BL1)の約2倍
である。メモリセルキャパシタMQ(図1参照)の容量
をCsとし、ビット線容量をCbとすると、ビット線に
メモリセルデータが読出されたときにビット線上に現れ
る電位変化量ΔVは、Cs/Cbにほぼ比例する。した
がって、ビット線BL1L上の電位変化量はビット線B
L2L上の電位変化量ΔVの2倍となる。センスアンプ
10LはセンスノードNAおよびNBの電位を差動的に
増幅している。したがって、センスアンプ10Lは確実
にメモリセルMC1の記憶データを検出し増幅すること
ができる。
MC1およびMC2がともに“H”のデータを保持して
いる場合を考える。ビット線BL2の容量C(BL2)
は、分割ビット線BL1Lの容量C(BL1)の約2倍
である。メモリセルキャパシタMQ(図1参照)の容量
をCsとし、ビット線容量をCbとすると、ビット線に
メモリセルデータが読出されたときにビット線上に現れ
る電位変化量ΔVは、Cs/Cbにほぼ比例する。した
がって、ビット線BL1L上の電位変化量はビット線B
L2L上の電位変化量ΔVの2倍となる。センスアンプ
10LはセンスノードNAおよびNBの電位を差動的に
増幅している。したがって、センスアンプ10Lは確実
にメモリセルMC1の記憶データを検出し増幅すること
ができる。
【0097】メモリセルMC1およびMC2の記憶デー
タが異なっている場合には、センスアンプ10Lのセン
スノードNAおよびNBの電位がプリチャージ電位から
互いに逆方向に変化するため、この場合においても、セ
ンスアンプ10Lは確実にメモリセルMC1の記憶デー
タを検知し増幅することができる。メモリセルMC1お
よびMC2がともに“L”のデータを保持している場合
でも、図6に示す関係から明らかなように、センスアン
プ10LはメモリセルMC1の記憶データを検知し増幅
することができる。
タが異なっている場合には、センスアンプ10Lのセン
スノードNAおよびNBの電位がプリチャージ電位から
互いに逆方向に変化するため、この場合においても、セ
ンスアンプ10Lは確実にメモリセルMC1の記憶デー
タを検知し増幅することができる。メモリセルMC1お
よびMC2がともに“L”のデータを保持している場合
でも、図6に示す関係から明らかなように、センスアン
プ10LはメモリセルMC1の記憶データを検知し増幅
することができる。
【0098】センスアンプ10Lおよび12Lのセンス
ノードNAおよびNBへのメモリセルデータの伝達動作
時においては、選択ワード線WLがワード線WL3nの
グループに含まれているか否かの判別は何ら行なわれて
いない。したがって、高速でメモリセルデータを読出し
てセンス動作を行なうことができる。センス動作は以下
のように行なわれる。
ノードNAおよびNBへのメモリセルデータの伝達動作
時においては、選択ワード線WLがワード線WL3nの
グループに含まれているか否かの判別は何ら行なわれて
いない。したがって、高速でメモリセルデータを読出し
てセンス動作を行なうことができる。センス動作は以下
のように行なわれる。
【0099】すなわち、図7に示すように、センスアン
プ10Lおよび12LのセンスノードNAおよびNBに
メモリセルデータが伝達されてその電位変化量が十分な
大きさとなったとき、接続制御信号φAL、φBL、お
よびφCLが“L”に設定される。これにより、センス
アンプ10Lおよび12LのセンスノードNAおよびN
Bは分割ビット線BL1LおよびBL3Lならびにビッ
ト線BL2から切り離される。次いでセンスアンプ活性
化信号φSLが活性化され、センスアンプ10Lおよび
12Lがセンス動作を実行する。このように、センスア
ンプ10Lおよび12LをセンスノードNAおよびNB
と対応のビット線と分離してセンス動作を行なうことに
より、センスノードNAおよびNBに付随する寄生容量
を低減するとともに容量のバランスをとることができ、
高速でかつ正確にセンス動作を行なうことができる。
プ10Lおよび12LのセンスノードNAおよびNBに
メモリセルデータが伝達されてその電位変化量が十分な
大きさとなったとき、接続制御信号φAL、φBL、お
よびφCLが“L”に設定される。これにより、センス
アンプ10Lおよび12LのセンスノードNAおよびN
Bは分割ビット線BL1LおよびBL3Lならびにビッ
ト線BL2から切り離される。次いでセンスアンプ活性
化信号φSLが活性化され、センスアンプ10Lおよび
12Lがセンス動作を実行する。このように、センスア
ンプ10Lおよび12LをセンスノードNAおよびNB
と対応のビット線と分離してセンス動作を行なうことに
より、センスノードNAおよびNBに付随する寄生容量
を低減するとともに容量のバランスをとることができ、
高速でかつ正確にセンス動作を行なうことができる。
【0100】センス動作が完了すると、センスアンプ1
0LのセンスノードNAおよびNBが、メモリセルMC
1の記憶データに応じた電位に設定されかつラッチさ
れ、一方センスアンプ12LのセンスノードNAおよび
NBは、メモリセルMC2の記憶データに対応する電位
を保持している。この状態でデータの読出または書込が
行なわれる(書込時にはセンスアンプ10Lおよび12
Lの保持電位が書込データに対応して設定される)。
0LのセンスノードNAおよびNBが、メモリセルMC
1の記憶データに応じた電位に設定されかつラッチさ
れ、一方センスアンプ12LのセンスノードNAおよび
NBは、メモリセルMC2の記憶データに対応する電位
を保持している。この状態でデータの読出または書込が
行なわれる(書込時にはセンスアンプ10Lおよび12
Lの保持電位が書込データに対応して設定される)。
【0101】次いで図8に示すように、センスアンプ1
0Lおよび12Lを分割ビット線BL1Lおよびビット
線BL2と接続してリストア動作(またはデータの書
込)が行なわれる。この場合に、センスアンプ10Lの
センスノードNAはメモリセルMC1が保持すべきデー
タに対応する電位に設定されており、一方センスアンプ
12LはそのセンスノードNAがメモリセルMC2が保
持すべきデータに対応する電位に設定されている。接続
制御信号φALが“L”に設定され、接続制御信号φB
LおよびφCLがともに“H”に設定される。これによ
り、メモリセルMC1およびMC2のリストア動作(ま
たはデータ書込動作)を確実に行なうことができる。
0Lおよび12Lを分割ビット線BL1Lおよびビット
線BL2と接続してリストア動作(またはデータの書
込)が行なわれる。この場合に、センスアンプ10Lの
センスノードNAはメモリセルMC1が保持すべきデー
タに対応する電位に設定されており、一方センスアンプ
12LはそのセンスノードNAがメモリセルMC2が保
持すべきデータに対応する電位に設定されている。接続
制御信号φALが“L”に設定され、接続制御信号φB
LおよびφCLがともに“H”に設定される。これによ
り、メモリセルMC1およびMC2のリストア動作(ま
たはデータ書込動作)を確実に行なうことができる。
【0102】ビット線BL2をセンスアンプ10Lのセ
ンスノードNBに接続すべきかセンスアンプ12Lのセ
ンスノードNAに接続すべきかは、選択ワード線WLが
3つのワード線グループWL3n、WL3n+1)およ
びWL(3n+2)のいずれに属するかを識別すること
により決定する必要がある。メモリサイクルが始まって
からリストア動作を行なうまでに十分な時間的余裕があ
る。したがって、先に説明した3ウェイデコーダを利用
してワード線グループ指定信号を発生し、このワード線
グループ指定信号に基づいて制御信号φALおよびφB
Lの状態を決定する構成が用いられても、十分に時間的
余裕をもって正確に制御φALおよびφBLを所定の状
態に設定することができる。接続制御信号φCLは、選
択されたワード線がグループのいずれであってもリスト
ア動作時に“H”に設定されればよい。
ンスノードNBに接続すべきかセンスアンプ12Lのセ
ンスノードNAに接続すべきかは、選択ワード線WLが
3つのワード線グループWL3n、WL3n+1)およ
びWL(3n+2)のいずれに属するかを識別すること
により決定する必要がある。メモリサイクルが始まって
からリストア動作を行なうまでに十分な時間的余裕があ
る。したがって、先に説明した3ウェイデコーダを利用
してワード線グループ指定信号を発生し、このワード線
グループ指定信号に基づいて制御信号φALおよびφB
Lの状態を決定する構成が用いられても、十分に時間的
余裕をもって正確に制御φALおよびφBLを所定の状
態に設定することができる。接続制御信号φCLは、選
択されたワード線がグループのいずれであってもリスト
ア動作時に“H”に設定されればよい。
【0103】このリストア動作の完了後、選択ワード線
WL3nの電位は“L”に立下り、センスアンプ活性化
信号φSLが非活性状態とされる。接続制御信号φA
L、φBL、φCL、φAR、φBR、φCRが“L”
となり、また分離制御信号φDが“H”となり、図2に
示す状態に復帰する。この後、図示しないイコライズ/
プリチャージ手段により各ビット線BL1、BL2およ
びBL3の電位がプリチャージ/イコライズが実行され
る。
WL3nの電位は“L”に立下り、センスアンプ活性化
信号φSLが非活性状態とされる。接続制御信号φA
L、φBL、φCL、φAR、φBR、φCRが“L”
となり、また分離制御信号φDが“H”となり、図2に
示す状態に復帰する。この後、図示しないイコライズ/
プリチャージ手段により各ビット線BL1、BL2およ
びBL3の電位がプリチャージ/イコライズが実行され
る。
【0104】図9に、選択ワード線WLがワード線WL
(3n+1)である場合のセンスアンプ10Lおよび1
2Lと各ビット線の接続を示す。このワード線WL(3
n+1)が選択された場合には、接続制御信号φAL、
φBL、およびφCLはすべて“H”になる。ビット線
BL2上のメモリセルMC1の保持するデータはセンス
アンプ10Lにより検知増幅される。分割ビット線BL
3L上のメモリセルMC2の保持するデータはセンスア
ンプ12Lにより検知増幅される。したがってワード線
WL(3n+1)が選択された場合においても、3ウェ
イデコーダによるワード線グループ指定信号を用いるこ
となくセンス動作を行なうことができ、高速でデータの
読出(または書込)を行なうことができる。
(3n+1)である場合のセンスアンプ10Lおよび1
2Lと各ビット線の接続を示す。このワード線WL(3
n+1)が選択された場合には、接続制御信号φAL、
φBL、およびφCLはすべて“H”になる。ビット線
BL2上のメモリセルMC1の保持するデータはセンス
アンプ10Lにより検知増幅される。分割ビット線BL
3L上のメモリセルMC2の保持するデータはセンスア
ンプ12Lにより検知増幅される。したがってワード線
WL(3n+1)が選択された場合においても、3ウェ
イデコーダによるワード線グループ指定信号を用いるこ
となくセンス動作を行なうことができ、高速でデータの
読出(または書込)を行なうことができる。
【0105】図10は、ワード線WL(3n+1)が選
択されたときのリストア動作時におけるセンスアンプ1
0Lおよび12Lと外部ビット線との接続を示す図であ
る。図10に示すように、ワード線WL(3n+1)が
選択された場合には、接続制御信号φALおよびφCL
が“H”に設定され、接続制御信号φBLは“L”に設
定される。ビット線BL2がセンスアンプ10Lのセン
スノードNBに接続される。センスアンプ10Lのセン
スノードNBには、先に図9を参照して説明したよう
に、メモリセルMC1が保持すべきデータに対応する電
位が保持されている。またセンスアンプ12Lのセンス
ノードNBには、メモリセルMC2が格納すべき信号電
位が保持されている。したがって、このリストア動作時
の接続制御信号に従ってメモリセルMC1およびMC2
に対するリストア動作(またはデータ書込動作)を確実
に行なうことができる。この場合においても、すでにワ
ード線グループ指定信号(3つのワード線グループのい
ずれかを指定する信号)が確定状態とされており、リス
トアタイミングを遅らせることなくリストア動作を行な
うことができる。
択されたときのリストア動作時におけるセンスアンプ1
0Lおよび12Lと外部ビット線との接続を示す図であ
る。図10に示すように、ワード線WL(3n+1)が
選択された場合には、接続制御信号φALおよびφCL
が“H”に設定され、接続制御信号φBLは“L”に設
定される。ビット線BL2がセンスアンプ10Lのセン
スノードNBに接続される。センスアンプ10Lのセン
スノードNBには、先に図9を参照して説明したよう
に、メモリセルMC1が保持すべきデータに対応する電
位が保持されている。またセンスアンプ12Lのセンス
ノードNBには、メモリセルMC2が格納すべき信号電
位が保持されている。したがって、このリストア動作時
の接続制御信号に従ってメモリセルMC1およびMC2
に対するリストア動作(またはデータ書込動作)を確実
に行なうことができる。この場合においても、すでにワ
ード線グループ指定信号(3つのワード線グループのい
ずれかを指定する信号)が確定状態とされており、リス
トアタイミングを遅らせることなくリストア動作を行な
うことができる。
【0106】図11は、ワード線WL(3n+2)が選
択されたときのセンスアンプ10Lおよび12Lと対応
のビット線との接続態様を示す図である。ワード線WL
(3n+2)が選択された場合においても、メモリセル
データの読出時(メモリセルデータのセンスアンプへの
伝達時)においては、接続制御信号φAL、φBLおよ
びφCLはすべて“H”に保持される。分割ビット線B
L1L上のメモリセルMC1の保持データはセンスアン
プ10Lにより検知増幅される。分割ビット線BL3L
のメモリセルMC2の記憶するデータはセンスアンプ1
2Lにより検知増幅される。したがってこのワード線W
L(3n+2)が選択された場合においても、2つのメ
モリセルMC1およびMC2の含むデータを検知増幅す
ることができる。このセンス動作時においては、選択さ
れたワード線WLがワード線WL(3n+2)であるか
否かを識別する必要がなく、高速でセンス動作を行なう
ことができる。
択されたときのセンスアンプ10Lおよび12Lと対応
のビット線との接続態様を示す図である。ワード線WL
(3n+2)が選択された場合においても、メモリセル
データの読出時(メモリセルデータのセンスアンプへの
伝達時)においては、接続制御信号φAL、φBLおよ
びφCLはすべて“H”に保持される。分割ビット線B
L1L上のメモリセルMC1の保持データはセンスアン
プ10Lにより検知増幅される。分割ビット線BL3L
のメモリセルMC2の記憶するデータはセンスアンプ1
2Lにより検知増幅される。したがってこのワード線W
L(3n+2)が選択された場合においても、2つのメ
モリセルMC1およびMC2の含むデータを検知増幅す
ることができる。このセンス動作時においては、選択さ
れたワード線WLがワード線WL(3n+2)であるか
否かを識別する必要がなく、高速でセンス動作を行なう
ことができる。
【0107】図12にワード線WL(3n+2)が選択
された時のリストア動作時におけるセンスアンプとビッ
ト線との接続態様を示す。図12に示すように、ワード
線WL(3n+2)が選択された時のリストア動作時に
は、制御信号φCLが“H”に設定され、接続制御信号
φALおよびφBLは“L”に設定される。センスアン
プ10Lは、センスノードNAに、分割ビット線BL1
L上のメモリセルMC1が記憶すべきデータに対応する
信号電位を保持している。センスアンプ12Lは、分割
ビット線BL3L上のメモリセルMC2が記憶すべきデ
ータに対応する信号電位を保持している。したがって確
実にメモリセルMC1およびMC2に対するリストア動
作を実行することができる。このときには、ワード線グ
ループ指定信号が利用されるが、すでにワード線グルー
プ指定信号が確定状態とされており、リストア動作タイ
ミングを特に遅らせる必要はない。
された時のリストア動作時におけるセンスアンプとビッ
ト線との接続態様を示す。図12に示すように、ワード
線WL(3n+2)が選択された時のリストア動作時に
は、制御信号φCLが“H”に設定され、接続制御信号
φALおよびφBLは“L”に設定される。センスアン
プ10Lは、センスノードNAに、分割ビット線BL1
L上のメモリセルMC1が記憶すべきデータに対応する
信号電位を保持している。センスアンプ12Lは、分割
ビット線BL3L上のメモリセルMC2が記憶すべきデ
ータに対応する信号電位を保持している。したがって確
実にメモリセルMC1およびMC2に対するリストア動
作を実行することができる。このときには、ワード線グ
ループ指定信号が利用されるが、すでにワード線グルー
プ指定信号が確定状態とされており、リストア動作タイ
ミングを特に遅らせる必要はない。
【0108】以上のように、3本のビット線の組に対応
してセンスアンプを両側に2つづつ設け、メモリセルデ
ータの読出時(メモリセルデータにセンスアンプ伝達
時)において特定のビット線(BL2)と残りのビット
線BL1およびBL3の長さ(または容量)を異ならせ
ることにより、以下に示すように選択されたワード線が
3つのグループのいずれに含まれるかを特定する必要な
く高速でワード線の電位の立上げおよびセンス動作を実
行することができ、高速アクセスを実現することができ
る。
してセンスアンプを両側に2つづつ設け、メモリセルデ
ータの読出時(メモリセルデータにセンスアンプ伝達
時)において特定のビット線(BL2)と残りのビット
線BL1およびBL3の長さ(または容量)を異ならせ
ることにより、以下に示すように選択されたワード線が
3つのグループのいずれに含まれるかを特定する必要な
く高速でワード線の電位の立上げおよびセンス動作を実
行することができ、高速アクセスを実現することができ
る。
【0109】すなわち、図13に示すように、ロウアド
レスストローブ信号/RASが活性状態の“L”となる
と、この活性状態から、ロウアドレスストローブ信号に
従ってワード線の選択、接続制御信号φA、φB、およ
びφCの非活性化(“L”)およびセンスアンプ活性化
信号φSの活性化をワード線グループ指定信号T1〜T
3を用いることなく実行することができ、図62の動作
シーケンスに比べて高速でデータの書込および読出を行
なうことができる。図13においては時刻tbにおいて
はワード線グループ指定信号T1〜T3が確定状態とな
り、時刻tcにおいては接続制御信号φA、φBおよび
φCの状態が設定されてリストア動作が実行される。ロ
ウアドレスストローブ信号/RASが活性状態となる時
刻taからリストア動作が開始される時刻tcまでは十
分時間的余裕があり、その時刻tc以前にワード線グル
ープ指定信号T1〜T3を確定状態とすることができる
(時刻tb)。
レスストローブ信号/RASが活性状態の“L”となる
と、この活性状態から、ロウアドレスストローブ信号に
従ってワード線の選択、接続制御信号φA、φB、およ
びφCの非活性化(“L”)およびセンスアンプ活性化
信号φSの活性化をワード線グループ指定信号T1〜T
3を用いることなく実行することができ、図62の動作
シーケンスに比べて高速でデータの書込および読出を行
なうことができる。図13においては時刻tbにおいて
はワード線グループ指定信号T1〜T3が確定状態とな
り、時刻tcにおいては接続制御信号φA、φBおよび
φCの状態が設定されてリストア動作が実行される。ロ
ウアドレスストローブ信号/RASが活性状態となる時
刻taからリストア動作が開始される時刻tcまでは十
分時間的余裕があり、その時刻tc以前にワード線グル
ープ指定信号T1〜T3を確定状態とすることができる
(時刻tb)。
【0110】なお、図13においては、制御信号φA、
φB、およびφCならびにセンスアンプ活性化信号φS
はそれぞれの添字“R”および“L”を省略している。
これは単に選択ワード線が分離トランジスタの左右いず
れの側にあるかに従って一方のセンスアンプ活性化信号
および接続制御信号の活性化されるだけであり、活性化
される信号は同じ波形を有するためである。
φB、およびφCならびにセンスアンプ活性化信号φS
はそれぞれの添字“R”および“L”を省略している。
これは単に選択ワード線が分離トランジスタの左右いず
れの側にあるかに従って一方のセンスアンプ活性化信号
および接続制御信号の活性化されるだけであり、活性化
される信号は同じ波形を有するためである。
【0111】図14は、接続制御信号の発生に関連する
部分の構成を示すブロック図である。図14において、
接続制御信号発生系は、ロウアドレスストローブ信号/
RASを受けて内部ロウアドレスストローブ信号φRA
Sを発生するRASバッファ20と、RASバッファ2
0からの内部ロウアドレスストローブ信号φRASに応
答してセンス開始指示信号φSIを発生するセンス開始
指示回路22と、センス開始指示回路22からのセンス
開始指示信号φSIに応答してセンスアンプ活性化信号
φSを発生するセンスアンプ活性化信号発生回路24
と、センスアンプ活性化信号発生回路24からのセンス
アンプ活性化信号φSに応答してリストア開始指示信号
φRIを発生するリストア開始指示回路26を含む。
部分の構成を示すブロック図である。図14において、
接続制御信号発生系は、ロウアドレスストローブ信号/
RASを受けて内部ロウアドレスストローブ信号φRA
Sを発生するRASバッファ20と、RASバッファ2
0からの内部ロウアドレスストローブ信号φRASに応
答してセンス開始指示信号φSIを発生するセンス開始
指示回路22と、センス開始指示回路22からのセンス
開始指示信号φSIに応答してセンスアンプ活性化信号
φSを発生するセンスアンプ活性化信号発生回路24
と、センスアンプ活性化信号発生回路24からのセンス
アンプ活性化信号φSに応答してリストア開始指示信号
φRIを発生するリストア開始指示回路26を含む。
【0112】センス開始指示回路22は、内部ロウアド
レスストローブ信号φRASが活性状態の“H”となっ
てから所定時間経過後にセンス開始指示信号φSIを活
性状態(“H”)とする。センスアンプ活性化信号発生
回路24は、センス開始指示信号φSIが活性状態とな
るとセンスアンプ活性化信号φSを活性状態とする。セ
ンスアンプは交差結合された1対のpチャネルトランジ
スタで構成され、対応のビット線対のうち高電位のビッ
ト線を電源電位レベルに駆動するためのpチャネルセン
スアンプ部分と、交差結合されたnチャネルMOSトラ
ンジスタで構成され、対応のビット線対のうち低電位の
ビット線を接地電位レベルへ駆動するnチャネルセンス
アンプ部分を含む。これらのpチャネルセンスアンプ部
分およびnチャネルセンスアンプ部分へは別々のセンス
アンプ活性化信号(pチャネルセンスアンプ部分へは
“L”の信号、またnチャネルセンスアンプ部分には
“H”の信号)が与えられるが、これらはセンスアンプ
活性化信号φSにより示されている。リストア開始指示
回路26は、このセンスアンプ活性化信号φSが活性状
態となってから所定の時間経過後リストア開始指示信号
φRIを活性状態とする。
レスストローブ信号φRASが活性状態の“H”となっ
てから所定時間経過後にセンス開始指示信号φSIを活
性状態(“H”)とする。センスアンプ活性化信号発生
回路24は、センス開始指示信号φSIが活性状態とな
るとセンスアンプ活性化信号φSを活性状態とする。セ
ンスアンプは交差結合された1対のpチャネルトランジ
スタで構成され、対応のビット線対のうち高電位のビッ
ト線を電源電位レベルに駆動するためのpチャネルセン
スアンプ部分と、交差結合されたnチャネルMOSトラ
ンジスタで構成され、対応のビット線対のうち低電位の
ビット線を接地電位レベルへ駆動するnチャネルセンス
アンプ部分を含む。これらのpチャネルセンスアンプ部
分およびnチャネルセンスアンプ部分へは別々のセンス
アンプ活性化信号(pチャネルセンスアンプ部分へは
“L”の信号、またnチャネルセンスアンプ部分には
“H”の信号)が与えられるが、これらはセンスアンプ
活性化信号φSにより示されている。リストア開始指示
回路26は、このセンスアンプ活性化信号φSが活性状
態となってから所定の時間経過後リストア開始指示信号
φRIを活性状態とする。
【0113】接続制御信号発生系は、さらに、RASバ
ッファ20からの内部ロウアドレスストローブ信号φR
ASに応答して外部から与えられたアドレス信号を取込
み内部ロウアドレス信号を発生するロウアドレスバッフ
ァ28と、RASバッファ20からのロウアドレススト
ローブ信号φRASに応答して活性化され、ロウアドレ
スバッファ28からの内部ロウアドレス信号をデコード
し、3つのワード線グループのうちのいずれかを特定す
るワード線グループ指定信号(T1〜T3)を発生する
3ウェイデコーダ30と、内部ロウアドレスストローブ
信号に応答して活性化され(この経路は示さず)、ロウ
アドレスバッファ28からの所定数(図14においては
1ビット)の上位ビットのロウアドレス信号(An)を
デコードし、選択ワード線が分離ゲートに関して右のグ
ループに含まれるか左のグループに含まれるかを判定す
るL/R判定回路32と、3ウェイデコーダ30からの
ワード線グループ指定信号、L/R判定回路32からの
ワード線グループ指定信号φG、センス開始指示回路2
2からのセンス開始指示信号φSIおよびリストア開始
指示回路26からのリストア開始指示信号φRIを受け
て接続制御信号φAL、φAR、φBL、φBR、φC
L、およびφCRを発生する制御信号発生回路34を含
む。
ッファ20からの内部ロウアドレスストローブ信号φR
ASに応答して外部から与えられたアドレス信号を取込
み内部ロウアドレス信号を発生するロウアドレスバッフ
ァ28と、RASバッファ20からのロウアドレススト
ローブ信号φRASに応答して活性化され、ロウアドレ
スバッファ28からの内部ロウアドレス信号をデコード
し、3つのワード線グループのうちのいずれかを特定す
るワード線グループ指定信号(T1〜T3)を発生する
3ウェイデコーダ30と、内部ロウアドレスストローブ
信号に応答して活性化され(この経路は示さず)、ロウ
アドレスバッファ28からの所定数(図14においては
1ビット)の上位ビットのロウアドレス信号(An)を
デコードし、選択ワード線が分離ゲートに関して右のグ
ループに含まれるか左のグループに含まれるかを判定す
るL/R判定回路32と、3ウェイデコーダ30からの
ワード線グループ指定信号、L/R判定回路32からの
ワード線グループ指定信号φG、センス開始指示回路2
2からのセンス開始指示信号φSIおよびリストア開始
指示回路26からのリストア開始指示信号φRIを受け
て接続制御信号φAL、φAR、φBL、φBR、φC
L、およびφCRを発生する制御信号発生回路34を含
む。
【0114】3ウェイデコーダ30の構成は、図62に
示す構成と同様であり、ロウアドレスバッファ28から
与えられるロウアドレス信号の全ビットをデコードして
3つのワード線グループ指定信号T1、T2およびT3
のうちのいずれかを活性状態とする。L/R判定回路3
2は、1ビットのロウアドレス信号(メモリセルアレイ
が2分割のとき)Anの“H”および“L”に従ってワ
ード線位置特定信号φGを発生する。制御信号発生回路
34の構成については後に詳細に説明するが、各種内部
制御信号に従って各接続制御信号の活性/非活性を制御
する。
示す構成と同様であり、ロウアドレスバッファ28から
与えられるロウアドレス信号の全ビットをデコードして
3つのワード線グループ指定信号T1、T2およびT3
のうちのいずれかを活性状態とする。L/R判定回路3
2は、1ビットのロウアドレス信号(メモリセルアレイ
が2分割のとき)Anの“H”および“L”に従ってワ
ード線位置特定信号φGを発生する。制御信号発生回路
34の構成については後に詳細に説明するが、各種内部
制御信号に従って各接続制御信号の活性/非活性を制御
する。
【0115】ロウデコーダ36は、内部ロウアドレスス
トローブ信号φRASに応答して(この経路は図示せ
ず)、ロウアドレスバッファ28からの内部ロウアドレ
ス信号をデコードし、選択されたワード線を指定する信
号を発生する。ワードドライバ38は、このロウデコー
ダ36からのワード線指定信号に従って選択されたワー
ド線を選択状態(“H”)へ駆動する。ワードドライバ
38は、リストア開始指示回路26からのリストア開始
指示信号φRIに従って、リストア動作時にこの選択ワ
ード線の電位を電源電位Vccよりもさらに昇圧しても
よい。
トローブ信号φRASに応答して(この経路は図示せ
ず)、ロウアドレスバッファ28からの内部ロウアドレ
ス信号をデコードし、選択されたワード線を指定する信
号を発生する。ワードドライバ38は、このロウデコー
ダ36からのワード線指定信号に従って選択されたワー
ド線を選択状態(“H”)へ駆動する。ワードドライバ
38は、リストア開始指示回路26からのリストア開始
指示信号φRIに従って、リストア動作時にこの選択ワ
ード線の電位を電源電位Vccよりもさらに昇圧しても
よい。
【0116】図15は、接続制御信号の発生態様を示す
図である。図15において、センス動作時(信号φSI
が“H”のとき)、接続制御信号φA、φB、およびφ
Cはすべて“L”である。ここで、接続制御信号φA、
φB、およびφCは、先の動作波形図13と同様、添字
“R”および“L”は省略している。リストア動作時
(信号φRIが“H”のとき)、接続制御信号φA、φ
B、φCはワード線グループ指定信号T1〜T3に従っ
て選択的に活性状態とされる。ワード線グループ指定信
号T1が“H”のときには、接続制御信号φB、および
φCが“H”となり、接続制御信号φAは“L”とな
る。ワード線グループ指定信号T2が“H”のときに
は、接続制御信号φA、およびφCが“H”となり、接
続制御信号φBが“L”となる。ワード線グループ指定
信号T3が“H”のときには、接続制御信号φCが
“H”となり、接続制御信号φA、およびφBが“L”
となる。スタンバイ時およびワード線選択時(センス動
作前)の期間においては、接続制御信号φA、φB、お
よびφCはすべて“H”である。
図である。図15において、センス動作時(信号φSI
が“H”のとき)、接続制御信号φA、φB、およびφ
Cはすべて“L”である。ここで、接続制御信号φA、
φB、およびφCは、先の動作波形図13と同様、添字
“R”および“L”は省略している。リストア動作時
(信号φRIが“H”のとき)、接続制御信号φA、φ
B、φCはワード線グループ指定信号T1〜T3に従っ
て選択的に活性状態とされる。ワード線グループ指定信
号T1が“H”のときには、接続制御信号φB、および
φCが“H”となり、接続制御信号φAは“L”とな
る。ワード線グループ指定信号T2が“H”のときに
は、接続制御信号φA、およびφCが“H”となり、接
続制御信号φBが“L”となる。ワード線グループ指定
信号T3が“H”のときには、接続制御信号φCが
“H”となり、接続制御信号φA、およびφBが“L”
となる。スタンバイ時およびワード線選択時(センス動
作前)の期間においては、接続制御信号φA、φB、お
よびφCはすべて“H”である。
【0117】図16は、図14に示す制御信号発生回路
の構成の一例を示す図である。図16において、制御信
号発生回路34は、リストア開始指示信号φRIとワー
ド線グループ指定信号T2を受けるAND回路42と、
リストア開始指示信号φRIとワード線グループ指定信
号T1を受けるAND回路44と、センス開始指示信号
φSIとAND回路42の出力とを受ける2入力EXN
OR回路45と、センス開始指示信号φSIとAND回
路44の出力を受ける2入力EXNOR回路37と、セ
ンス開始指示信号φSIとリストア開始指示信号φRI
を受ける2入力EXNOR回路49を含む。
の構成の一例を示す図である。図16において、制御信
号発生回路34は、リストア開始指示信号φRIとワー
ド線グループ指定信号T2を受けるAND回路42と、
リストア開始指示信号φRIとワード線グループ指定信
号T1を受けるAND回路44と、センス開始指示信号
φSIとAND回路42の出力とを受ける2入力EXN
OR回路45と、センス開始指示信号φSIとAND回
路44の出力を受ける2入力EXNOR回路37と、セ
ンス開始指示信号φSIとリストア開始指示信号φRI
を受ける2入力EXNOR回路49を含む。
【0118】AND回路42は、リストア開始指示信号
φRIおよびワード線グループ指定信号T2がともに
“H”のときに“H”の信号を出力する。AND回路4
4は、リストア開始指示信号φRIおよびワード線グル
ープ指定信号T1がともに“H”のときに“H”の信号
を出力する。EXNOR回路45、47および49の各
々は、その両入力に与えられた信号の論理が一致したと
きに“H”の信号を出力する。AND回路42および4
4のそれぞれの出力は、リストア開始指示信号φRIが
“H”となるとワード線グループ指定信号T1およびT
2に従って“H”または“L”となる。センス開始指示
信号φSIはリストア開始指示信号φRIよりも先に活
性状態にされる。したがって、センス開始指示信号φS
Iが“H”となると、EXNOR回路45、47および
49の出力φA、φB、およびφCはすべて“L”とな
る。リストア開始指示信号φRIが“H”となると、こ
のときにはセンス開始指示信号φSIも“H”であり、
EXNOR回路49の出力φCが“H”となる。接続制
御信号φAおよびφBはワード線グループ指定信号T2
およびT1の状態に従ってその電位レベルが決定され
る。スタンバイ時においては、センス開始指示信号φS
Iおよびリストア開始指示信号φRIはともに“L”で
あり、接続制御信号φA、φB、およびφCはすべて
“H”となる。この図16に示す構成により、図15に
示す接続制御信号の論理を実現することができる。
φRIおよびワード線グループ指定信号T2がともに
“H”のときに“H”の信号を出力する。AND回路4
4は、リストア開始指示信号φRIおよびワード線グル
ープ指定信号T1がともに“H”のときに“H”の信号
を出力する。EXNOR回路45、47および49の各
々は、その両入力に与えられた信号の論理が一致したと
きに“H”の信号を出力する。AND回路42および4
4のそれぞれの出力は、リストア開始指示信号φRIが
“H”となるとワード線グループ指定信号T1およびT
2に従って“H”または“L”となる。センス開始指示
信号φSIはリストア開始指示信号φRIよりも先に活
性状態にされる。したがって、センス開始指示信号φS
Iが“H”となると、EXNOR回路45、47および
49の出力φA、φB、およびφCはすべて“L”とな
る。リストア開始指示信号φRIが“H”となると、こ
のときにはセンス開始指示信号φSIも“H”であり、
EXNOR回路49の出力φCが“H”となる。接続制
御信号φAおよびφBはワード線グループ指定信号T2
およびT1の状態に従ってその電位レベルが決定され
る。スタンバイ時においては、センス開始指示信号φS
Iおよびリストア開始指示信号φRIはともに“L”で
あり、接続制御信号φA、φB、およびφCはすべて
“H”となる。この図16に示す構成により、図15に
示す接続制御信号の論理を実現することができる。
【0119】制御ゲート回路50は、接続制御信号φ
A、φBおよびφCを受け、ワード線位置特定信号φG
に従って、選択されたワード線グループ(分離ゲートに
関してのグループ)に対する接続制御信号を発生する。
A、φBおよびφCを受け、ワード線位置特定信号φG
に従って、選択されたワード線グループ(分離ゲートに
関してのグループ)に対する接続制御信号を発生する。
【0120】図17は、図16に示す制御ゲート回路の
構成の一例を示す図である。図17においては、接続制
御信号φALおよびφARを発生する部分の構成を示
す。残りの接続制御信号φBL、φBR、φCL、およ
びφCRの発生する部分もこの図17に示す構成と同じ
構成を有する。図17においては、また図14に示すL
/R判定回路の構成の一例をあわせて示す。
構成の一例を示す図である。図17においては、接続制
御信号φALおよびφARを発生する部分の構成を示
す。残りの接続制御信号φBL、φBR、φCL、およ
びφCRの発生する部分もこの図17に示す構成と同じ
構成を有する。図17においては、また図14に示すL
/R判定回路の構成の一例をあわせて示す。
【0121】図17において、L/R判定回路32は、
内部ロウアドレスストローブ信号φRASに応答して導
通して1ビットの内部ロウアドレス信号Anを通過させ
る転送ゲート61と、ロウアドレスストローブ信号φR
ASの非活性時に導通し、その出力ノードを電源電位V
ccレベルにプリチャージするプリチャージトランジス
タ62を含む。図17において、転送ゲート61は、n
チャネルMOSトランジスタで構成され、かつプリチャ
ージトランジスタ62は、pチャネルMOSトランジス
タで構成される。スタンバイ時には内部ロウアドレスス
トローブ信号φRASは“L”であり、転送ゲート61
がオフ状態、プリチャージトランジスタ62がオン状態
であり、そのL/R判定回路42の出力ノードが電源電
位レベルの“H”にプリチャージされる。
内部ロウアドレスストローブ信号φRASに応答して導
通して1ビットの内部ロウアドレス信号Anを通過させ
る転送ゲート61と、ロウアドレスストローブ信号φR
ASの非活性時に導通し、その出力ノードを電源電位V
ccレベルにプリチャージするプリチャージトランジス
タ62を含む。図17において、転送ゲート61は、n
チャネルMOSトランジスタで構成され、かつプリチャ
ージトランジスタ62は、pチャネルMOSトランジス
タで構成される。スタンバイ時には内部ロウアドレスス
トローブ信号φRASは“L”であり、転送ゲート61
がオフ状態、プリチャージトランジスタ62がオン状態
であり、そのL/R判定回路42の出力ノードが電源電
位レベルの“H”にプリチャージされる。
【0122】メモリセル選択動作時において、内部ロウ
アドレスストローブ信号φRASは“H”となり、転送
ゲート61がオン状態、プリチャージトランジスタ62
がオフ状態となる。L/R判定回路の出力ノードには、
内部ロウアドレス信号Anが伝達される。このL/R判
定回路32の出力ノードにはワード線位置特定信号φG
が発生される。
アドレスストローブ信号φRASは“H”となり、転送
ゲート61がオン状態、プリチャージトランジスタ62
がオフ状態となる。L/R判定回路の出力ノードには、
内部ロウアドレス信号Anが伝達される。このL/R判
定回路32の出力ノードにはワード線位置特定信号φG
が発生される。
【0123】制御ゲート回路50は、L/R判定回路3
2の出力するワード線位置特定信号φGと接続制御信号
φAを受ける2入力AND回路64と、ワード線位置特
定信号φGを反転するインバータ回路63と、インバー
タ回路63の出力と接続制御信号φAを受ける2入力A
ND回路65を含む。スタンバイ時においては、信号φ
GおよびφAはともに“H”であり、接続制御信号φA
LおよびφARはともに“H”である。メモリセル選択
動作時においては、AND回路64および65の一方が
ワード線位置特定信号φGに従ってイネーブルされる。
接続制御信号φAが“H”であれば、接続制御信号φA
LおよびφARの一方が活性状態とされる。
2の出力するワード線位置特定信号φGと接続制御信号
φAを受ける2入力AND回路64と、ワード線位置特
定信号φGを反転するインバータ回路63と、インバー
タ回路63の出力と接続制御信号φAを受ける2入力A
ND回路65を含む。スタンバイ時においては、信号φ
GおよびφAはともに“H”であり、接続制御信号φA
LおよびφARはともに“H”である。メモリセル選択
動作時においては、AND回路64および65の一方が
ワード線位置特定信号φGに従ってイネーブルされる。
接続制御信号φAが“H”であれば、接続制御信号φA
LおよびφARの一方が活性状態とされる。
【0124】センスアンプ活性化信号φSLおよびφS
Rは、図14に示すセンスアンプ活性化信号発生回路2
4からのセンスアンプ活性化信号φSに従って、図17
に示す制御ゲート回路50と同様の構成を用いて発生さ
れる。
Rは、図14に示すセンスアンプ活性化信号発生回路2
4からのセンスアンプ活性化信号φSに従って、図17
に示す制御ゲート回路50と同様の構成を用いて発生さ
れる。
【0125】図18は、この発明に従う半導体記憶装置
のデータ入出力に関連する部分の構成を示す図である。
図18においては、1ビット単位でデータの入出力が行
なわれる構成が示される。この図18に示す構成は、多
ビットの入出力を同時に行なう構成に容易に拡張するこ
とができる。また、図18においては、データ入出力は
同じピン端子を介して行なわれるように示される。デー
タ入力とデータ出力がそれぞれ別々にピン端子を介して
行なわれる構成であってもよい。
のデータ入出力に関連する部分の構成を示す図である。
図18においては、1ビット単位でデータの入出力が行
なわれる構成が示される。この図18に示す構成は、多
ビットの入出力を同時に行なう構成に容易に拡張するこ
とができる。また、図18においては、データ入出力は
同じピン端子を介して行なわれるように示される。デー
タ入力とデータ出力がそれぞれ別々にピン端子を介して
行なわれる構成であってもよい。
【0126】図18において、メモリセルアレイ100
は、図1に示すメモリセルの配置を有する。すなわちビ
ット線BL1〜BL3(図18には示さず)が組をなし
て配置される。
は、図1に示すメモリセルの配置を有する。すなわちビ
ット線BL1〜BL3(図18には示さず)が組をなし
て配置される。
【0127】メモリセルアレイ6の両側各々において、
3本のビット線の組に1つのセンスアンプ10(10
L、10R)および12(12L、12R)が配置され
るように複数のセンスアンプが整列して配置される。セ
ンスアンプ各々に対応して、列選択信号Y(YL,Y
R)に応答して導通し、センスアンプのセンスノードを
内部データ線IO(IOL、IOR)および/IO(/
IOL、/IOR)に接続する列選択ゲートSG(SG
L、SGR)が設けられる。すなわち、センスアンプ1
0Lおよび12Lに対しては列選択ゲートSGL1およ
びSGL2が設けられ、センスアンプ10Rおよび12
Rに対しては列選択ゲートSGR1およびSGR2が設
けられる。図18においては、メモリセルアレイ100
の両側それぞれにおいて2・m個の列選択ゲートが設け
られた場合が一例として示される。列選択ゲートSGL
1およびSGL2は、導通時にはセンスアンプ10Lお
よび12Lのセンスノードを入力データ線IOLおよび
/IOLに接続する。列選択ゲートSGR1およびSG
R2は、導通時には、センスアンプ10Rおよび12R
のセンスノードを入力データ線IORおよび/IORに
接続する。列選択ゲートSGL(SGL1、SGL2)
へは列選択信号YL(YL1〜YL2m)が与えられ、
列選択ゲートSGR(SGR1、SGR2)へは列選択
信号YR(YR1〜YR2m)が与えられる。2つのセ
ンスアンプ10Lおよび12Lと対応の列選択ゲートS
GL1およびSGL2は、3本のビット線の組に対応し
て設けられる。図18においては、この3本のビット線
の組に対応して設けられるセンスアンプおよび列選択ゲ
ートの構成を列選択単位CSLとして示す。同様、セン
スアンプ10Rおよび12Rならびに対応の列選択ゲー
トSGR1およびSGR2を列選択単位CSRとして示
す。メモリセルアレイ100の両側それぞれにおいてm
個の列選択単位が設けられているため、メモリセルアレ
イ100においては、m・3のビット線が設けられる。
3本のビット線の組に1つのセンスアンプ10(10
L、10R)および12(12L、12R)が配置され
るように複数のセンスアンプが整列して配置される。セ
ンスアンプ各々に対応して、列選択信号Y(YL,Y
R)に応答して導通し、センスアンプのセンスノードを
内部データ線IO(IOL、IOR)および/IO(/
IOL、/IOR)に接続する列選択ゲートSG(SG
L、SGR)が設けられる。すなわち、センスアンプ1
0Lおよび12Lに対しては列選択ゲートSGL1およ
びSGL2が設けられ、センスアンプ10Rおよび12
Rに対しては列選択ゲートSGR1およびSGR2が設
けられる。図18においては、メモリセルアレイ100
の両側それぞれにおいて2・m個の列選択ゲートが設け
られた場合が一例として示される。列選択ゲートSGL
1およびSGL2は、導通時にはセンスアンプ10Lお
よび12Lのセンスノードを入力データ線IOLおよび
/IOLに接続する。列選択ゲートSGR1およびSG
R2は、導通時には、センスアンプ10Rおよび12R
のセンスノードを入力データ線IORおよび/IORに
接続する。列選択ゲートSGL(SGL1、SGL2)
へは列選択信号YL(YL1〜YL2m)が与えられ、
列選択ゲートSGR(SGR1、SGR2)へは列選択
信号YR(YR1〜YR2m)が与えられる。2つのセ
ンスアンプ10Lおよび12Lと対応の列選択ゲートS
GL1およびSGL2は、3本のビット線の組に対応し
て設けられる。図18においては、この3本のビット線
の組に対応して設けられるセンスアンプおよび列選択ゲ
ートの構成を列選択単位CSLとして示す。同様、セン
スアンプ10Rおよび12Rならびに対応の列選択ゲー
トSGR1およびSGR2を列選択単位CSRとして示
す。メモリセルアレイ100の両側それぞれにおいてm
個の列選択単位が設けられているため、メモリセルアレ
イ100においては、m・3のビット線が設けられる。
【0128】内部データ線IOL、/IOLおよびIO
R、/IORの一方にメモリセルデータが読出されるか
または書込データが伝達される。この内部データ線の選
択はIO選択回路70により行なわれる。IO選択回路
70は、ワード線位置特定信号φGに従って内部データ
線IOL、/IOLおよびIOR、/IORの一方を選
択し、入出力回路72に接続する。入出力回路72は、
このIO選択回路70により選択された内部データ線と
データの授受を行なう。
R、/IORの一方にメモリセルデータが読出されるか
または書込データが伝達される。この内部データ線の選
択はIO選択回路70により行なわれる。IO選択回路
70は、ワード線位置特定信号φGに従って内部データ
線IOL、/IOLおよびIOR、/IORの一方を選
択し、入出力回路72に接続する。入出力回路72は、
このIO選択回路70により選択された内部データ線と
データの授受を行なう。
【0129】列選択信号を発生するために、CASバッ
ファ80と、コラムアドレスバッファ82と、コラムデ
コーダ84とが設けられる。CASバッファ80は、内
部ロウアドレスストローブ信号φRAS(図14に示す
RASバッファ20から発生される)に応答して活性化
され、コラムアドレスストローブ信号/CASから内部
コラムアドレスストローブ信号φCASを発生する。コ
ラムアドレスバッファ82は、内部コラムアドレススト
ローブ信号φCASに応答して活性化され、外部アドレ
ス信号から内部コラムアドレス信号を発生する。コラム
デコーダ84は、内部コラムアドレスストローブ信号φ
CASに応答して活性化され、コラムアドレスバッファ
82からの内部コラムアドレス信号をデコードする。こ
のコラムデコーダ84は、ワード線位置特定信号φGに
従って、列選択信号YL(YL1〜YL2m)およびY
R(YR1〜YR2m)の一方の列選択信号を発生す
る。
ファ80と、コラムアドレスバッファ82と、コラムデ
コーダ84とが設けられる。CASバッファ80は、内
部ロウアドレスストローブ信号φRAS(図14に示す
RASバッファ20から発生される)に応答して活性化
され、コラムアドレスストローブ信号/CASから内部
コラムアドレスストローブ信号φCASを発生する。コ
ラムアドレスバッファ82は、内部コラムアドレススト
ローブ信号φCASに応答して活性化され、外部アドレ
ス信号から内部コラムアドレス信号を発生する。コラム
デコーダ84は、内部コラムアドレスストローブ信号φ
CASに応答して活性化され、コラムアドレスバッファ
82からの内部コラムアドレス信号をデコードする。こ
のコラムデコーダ84は、ワード線位置特定信号φGに
従って、列選択信号YL(YL1〜YL2m)およびY
R(YR1〜YR2m)の一方の列選択信号を発生す
る。
【0130】図1に示すように、1つのビット線の組
(3本のビット線)においては同時に2つのメモリセル
が選択される。3つのワード線グループのいずれが選択
されかにかかわらず同時に選択された2つのメモリセル
のうち、図1において上側に位置するメモリセルのデー
タはセンスアンプ10L(または10R)により検知、
増幅およびラッチされ、下側に位置するメモリセルのデ
ータはセンスアンプ12L(または12R)により検
知、増幅、およびラッチされる。したがって、列選択信
号YL(またはYR)により1つの列選択ゲートを導通
状態として対応のセンスアンプのセンスノードを内部デ
ータ線に接続することにより、正確にアドレス指定され
たメモリセルのデータの読出および書込を行なうことが
できる。すなわち、センスアンプの数が2m個であり、
メモリセルアレイ100に含まれるビット線の数は3・
mである。2m個のセンスアンプのうちの1つのセンス
アンプを選択することにより、3m本のビット線のうち
の所望のメモリセルのデータが伝達されたビット線を容
易に選択することができ、正確にデータの入出力を行な
うことができる。
(3本のビット線)においては同時に2つのメモリセル
が選択される。3つのワード線グループのいずれが選択
されかにかかわらず同時に選択された2つのメモリセル
のうち、図1において上側に位置するメモリセルのデー
タはセンスアンプ10L(または10R)により検知、
増幅およびラッチされ、下側に位置するメモリセルのデ
ータはセンスアンプ12L(または12R)により検
知、増幅、およびラッチされる。したがって、列選択信
号YL(またはYR)により1つの列選択ゲートを導通
状態として対応のセンスアンプのセンスノードを内部デ
ータ線に接続することにより、正確にアドレス指定され
たメモリセルのデータの読出および書込を行なうことが
できる。すなわち、センスアンプの数が2m個であり、
メモリセルアレイ100に含まれるビット線の数は3・
mである。2m個のセンスアンプのうちの1つのセンス
アンプを選択することにより、3m本のビット線のうち
の所望のメモリセルのデータが伝達されたビット線を容
易に選択することができ、正確にデータの入出力を行な
うことができる。
【0131】なお図18に示す構成においては、コラム
デコーダ84は、ワード線位置特定信号φGに従って列
選択信号YLおよびYRの一方を選択状態としている。
コラムデコーダ84は、コラムアドレスバッファ82か
らの内部コラムアドレス信号をデコードして列選択信号
YLiおよびYRiを同時に発生する構成とされてもよ
い。この場合、メモリセルアレイ100の両側に設けら
れた列選択ゲートに対し同じ列選択信号を伝達するた
め、別々の列選択信号を発生する構成に比べて回路規模
を低減することができる。
デコーダ84は、ワード線位置特定信号φGに従って列
選択信号YLおよびYRの一方を選択状態としている。
コラムデコーダ84は、コラムアドレスバッファ82か
らの内部コラムアドレス信号をデコードして列選択信号
YLiおよびYRiを同時に発生する構成とされてもよ
い。この場合、メモリセルアレイ100の両側に設けら
れた列選択ゲートに対し同じ列選択信号を伝達するた
め、別々の列選択信号を発生する構成に比べて回路規模
を低減することができる。
【0132】[ワード線グループ指定信号発生の代替構
成]図19は、ワード線グループ指定信号を発生するた
めの代替構成を示す図である。図19において、3つの
ワード線グループそれぞれに対応して設けられる3本の
信号線162、164および166と、ワード線WLそ
れぞれに対応して設けられ、対応のワード線の信号電位
に応答して導通し、対応のワード線の属するグループに
対応して設けられた信号線の電位を所定電位レベルへ駆
動するグループ特定トランジスタDTを含む。図19に
おいては、ワード線WL0〜WLpが設けられおり、ワ
ード線WL0〜WLpそれぞれに対応してグループ特定
トランジスタDT0〜DTpが設けられている場合が一
例として示される。第1のワード線グループWL3n
(nは0ないしpの任意の整数)に対して設けられたグ
ループ特定トランジスタDT3nは、信号線162に一
方導通端子が接続され、そのゲートが対応ワード線WL
3nに接続され、その他方導通端子が接地電位に接続さ
れるnチャネルMOSトランジスタで構成される。第2
のグループのワード線WL(3n+1)に対して設けら
れるグループ特定トランジスタDT(3n+1)は、そ
の一方導通端子が信号線164に接続され、そのゲート
が対応のワード線WL(3n+1)に接続され、その他
方導通端子が接地電位に接続されるnチャネルMOSト
ランジスタで構成される。第3のグループのワード線W
L(3n+2)に対して設けられたグループ特定トラン
ジスタDT(3n+2)は、その一方導通端子が信号線
166に接続され、そのゲートが対応のワード線WL
(3n+2)に接続され、その他方導通端子が接地電位
に接続されるnチャネルMOSトランジスタで構成され
る。図19においては、p=3n+2の関係を満たし、
ワード線WLpに対して設けられたワード線グループ特
定トランジスタDTpが信号線166をワード線WLp
の選択時に接地電位に放電するように示される。
成]図19は、ワード線グループ指定信号を発生するた
めの代替構成を示す図である。図19において、3つの
ワード線グループそれぞれに対応して設けられる3本の
信号線162、164および166と、ワード線WLそ
れぞれに対応して設けられ、対応のワード線の信号電位
に応答して導通し、対応のワード線の属するグループに
対応して設けられた信号線の電位を所定電位レベルへ駆
動するグループ特定トランジスタDTを含む。図19に
おいては、ワード線WL0〜WLpが設けられおり、ワ
ード線WL0〜WLpそれぞれに対応してグループ特定
トランジスタDT0〜DTpが設けられている場合が一
例として示される。第1のワード線グループWL3n
(nは0ないしpの任意の整数)に対して設けられたグ
ループ特定トランジスタDT3nは、信号線162に一
方導通端子が接続され、そのゲートが対応ワード線WL
3nに接続され、その他方導通端子が接地電位に接続さ
れるnチャネルMOSトランジスタで構成される。第2
のグループのワード線WL(3n+1)に対して設けら
れるグループ特定トランジスタDT(3n+1)は、そ
の一方導通端子が信号線164に接続され、そのゲート
が対応のワード線WL(3n+1)に接続され、その他
方導通端子が接地電位に接続されるnチャネルMOSト
ランジスタで構成される。第3のグループのワード線W
L(3n+2)に対して設けられたグループ特定トラン
ジスタDT(3n+2)は、その一方導通端子が信号線
166に接続され、そのゲートが対応のワード線WL
(3n+2)に接続され、その他方導通端子が接地電位
に接続されるnチャネルMOSトランジスタで構成され
る。図19においては、p=3n+2の関係を満たし、
ワード線WLpに対して設けられたワード線グループ特
定トランジスタDTpが信号線166をワード線WLp
の選択時に接地電位に放電するように示される。
【0133】第1のグループのワード線WL3nに対応
して設けられたグループ特定トランジスタDT3nは信
号線162にワイヤードOR接続され、第2のグループ
のワード線WL(3n+1)に対して設けられたワード
線グループ特定トランジスタDT(3n+1)は信号線
164にワイヤードOR接続され、第3のグループのワ
ード線WL(3n+2)に対して設けられたワード線グ
ループ特定トランジスタDT(3n+2)は信号線16
6にワイヤードOR接続される。
して設けられたグループ特定トランジスタDT3nは信
号線162にワイヤードOR接続され、第2のグループ
のワード線WL(3n+1)に対して設けられたワード
線グループ特定トランジスタDT(3n+1)は信号線
164にワイヤードOR接続され、第3のグループのワ
ード線WL(3n+2)に対して設けられたワード線グ
ループ特定トランジスタDT(3n+2)は信号線16
6にワイヤードOR接続される。
【0134】回路ブロック150はさらに、信号線16
2、164および166上の信号電位に従ってワード線
グループ指定信号T1、T2およびT3を発生するグル
ープ指定信号発生回路170を含む。
2、164および166上の信号電位に従ってワード線
グループ指定信号T1、T2およびT3を発生するグル
ープ指定信号発生回路170を含む。
【0135】メモリセルアレイ100では、先に説明し
たものと同様、行方向(ワード線延在方向)および列方
向(ビット線延在方向)いずれの方向においても3交差
点あたり2つのメモリセルMCが配置される。メモリセ
ルMCは、メモリキャパシタMQおよびアクセストラン
ジスタMTを備える。図19においては、メモリセルア
レイ100の一方側に設けられた列選択単位CSL1、
CSL2のみを例示的に示す。このメモリセルアレイ1
00の両側には、図18に示す構成と同様、列選択単位
CSLおよびCSRがそれぞれ3本のビット線の組に対
応して配置される。次に動作について簡単に説明する。
たものと同様、行方向(ワード線延在方向)および列方
向(ビット線延在方向)いずれの方向においても3交差
点あたり2つのメモリセルMCが配置される。メモリセ
ルMCは、メモリキャパシタMQおよびアクセストラン
ジスタMTを備える。図19においては、メモリセルア
レイ100の一方側に設けられた列選択単位CSL1、
CSL2のみを例示的に示す。このメモリセルアレイ1
00の両側には、図18に示す構成と同様、列選択単位
CSLおよびCSRがそれぞれ3本のビット線の組に対
応して配置される。次に動作について簡単に説明する。
【0136】スタンバイ時において、信号線162、1
64および166は、たとえば電源電位Vccレベルの
基準電位レベルにプリチャージされている。後に詳細構
成は説明するが、グループ指定信号発生回路160から
発生されるワード線グループ指定信号T1、T2、およ
びT3はすべて“L”になる。
64および166は、たとえば電源電位Vccレベルの
基準電位レベルにプリチャージされている。後に詳細構
成は説明するが、グループ指定信号発生回路160から
発生されるワード線グループ指定信号T1、T2、およ
びT3はすべて“L”になる。
【0137】ワード線選択動作時においては、ワードド
ライバ38により、ロウデコーダ(図示せず)の出力に
より選択されたワード線の電位が“H”に立上り、残り
のワード線(非選択ワード線)は接地電位レベルを維持
する。今、ワード線WL0が選択されたと想定する。こ
の場合、ワード線WL0に接続されるメモリセルMCの
データが対応のビット線BLに読出される。このメモリ
セルデータの読出と並行してワード線WL0に対して設
けられたグループ特定トランジスタDT0がオン状態と
なり、信号線162の電位がプリチャージ電位レベルか
ら接地電位レベルへと放電される。残りのワード線グル
ープ特定トランジスタDT1〜DTpはオフ状態を維持
している。したがって信号線164および166はプリ
チャージ時の基準電位を維持している。グループ指定信
号発生回路170は、この信号線162の電位低下を検
出し、グループ指定信号T1を“H”とする。
ライバ38により、ロウデコーダ(図示せず)の出力に
より選択されたワード線の電位が“H”に立上り、残り
のワード線(非選択ワード線)は接地電位レベルを維持
する。今、ワード線WL0が選択されたと想定する。こ
の場合、ワード線WL0に接続されるメモリセルMCの
データが対応のビット線BLに読出される。このメモリ
セルデータの読出と並行してワード線WL0に対して設
けられたグループ特定トランジスタDT0がオン状態と
なり、信号線162の電位がプリチャージ電位レベルか
ら接地電位レベルへと放電される。残りのワード線グル
ープ特定トランジスタDT1〜DTpはオフ状態を維持
している。したがって信号線164および166はプリ
チャージ時の基準電位を維持している。グループ指定信
号発生回路170は、この信号線162の電位低下を検
出し、グループ指定信号T1を“H”とする。
【0138】ワード線WL1が選択されたときには、ワ
ード線グループ特定トランジスタDT1がオン状態とな
り、信号線164の電位が低下する。ワード線WL2が
選択されたときには、信号線166はワード線グループ
特定トランジスタDT2により放電され、その電位が低
下する。グループ指定信号発生回路170は、この信号
線162、164、および166のいずれの信号電位が
低下しているかを識別してワード線グループ指定信号T
1、T2、およびT3を発生する。
ード線グループ特定トランジスタDT1がオン状態とな
り、信号線164の電位が低下する。ワード線WL2が
選択されたときには、信号線166はワード線グループ
特定トランジスタDT2により放電され、その電位が低
下する。グループ指定信号発生回路170は、この信号
線162、164、および166のいずれの信号電位が
低下しているかを識別してワード線グループ指定信号T
1、T2、およびT3を発生する。
【0139】図19に示す構成の場合、先に説明した3
ウェイデコーダのような複雑なデコード動作は行なう必
要がない。選択されたワード線が属するグループに対応
する信号線の電位が低下するだけであり、容易に選択さ
れたワード線のグループを識別してワード線グループ指
定信号T1〜T3を発生することができる。また信号線
162、164および166の長さはビット線BL(B
L1〜BLq)とほぼ同じ長さであり、その配線抵抗お
よび寄生容量はビット線以下とすることができ(信号線
162、164および166各々に接続されるワード線
グループ特定トランジスタの数はビット線に接続される
メモリセルトランジスタの数よりも少ない)、高速で信
号線162、164および166を放電することができ
る。
ウェイデコーダのような複雑なデコード動作は行なう必
要がない。選択されたワード線が属するグループに対応
する信号線の電位が低下するだけであり、容易に選択さ
れたワード線のグループを識別してワード線グループ指
定信号T1〜T3を発生することができる。また信号線
162、164および166の長さはビット線BL(B
L1〜BLq)とほぼ同じ長さであり、その配線抵抗お
よび寄生容量はビット線以下とすることができ(信号線
162、164および166各々に接続されるワード線
グループ特定トランジスタの数はビット線に接続される
メモリセルトランジスタの数よりも少ない)、高速で信
号線162、164および166を放電することができ
る。
【0140】図20は、図19に示すグループ指定信号
発生回路の構成の一例を示す図である。図20において
は、信号線162、164および166それぞれにワイ
ヤードOR接続されるグループ特定トランジスタは、信
号線162、164および166各々に対して1つのト
ランジスタDT3n、DT(3n+1)およびDT(3
n+2)で代表的に示す。トランジスタDT3n、DT
(3n+1)およびDT(3n+2)各々のゲートがワ
ード線WL3n、WL(3n+1)およびWL(3n+
2)に接続される。
発生回路の構成の一例を示す図である。図20において
は、信号線162、164および166それぞれにワイ
ヤードOR接続されるグループ特定トランジスタは、信
号線162、164および166各々に対して1つのト
ランジスタDT3n、DT(3n+1)およびDT(3
n+2)で代表的に示す。トランジスタDT3n、DT
(3n+1)およびDT(3n+2)各々のゲートがワ
ード線WL3n、WL(3n+1)およびWL(3n+
2)に接続される。
【0141】グループ指定信号発生回路170は、信号
線162、164および166上の信号電位を反転する
インバータIV1、IV2、およびIV3と、内部ロウ
アドレスストローブ信号φRASの非活性時(“L”の
とき)導通して信号線162、164、および166を
電源電位Vccレベルに充電するpチャネルMOSトラ
ンジスタPT1、PT2およびPT3を含む。インバー
タIV1からワード線グループ指定信号T1が発生さ
れ、インバータIV2からワード線グループ指定信号T
2が出力され、インバータIV3からワード線グループ
指定信号T3が出力される。次に図20に示す回路の動
作を、その動作波形図である図21を参照して説明す
る。
線162、164および166上の信号電位を反転する
インバータIV1、IV2、およびIV3と、内部ロウ
アドレスストローブ信号φRASの非活性時(“L”の
とき)導通して信号線162、164、および166を
電源電位Vccレベルに充電するpチャネルMOSトラ
ンジスタPT1、PT2およびPT3を含む。インバー
タIV1からワード線グループ指定信号T1が発生さ
れ、インバータIV2からワード線グループ指定信号T
2が出力され、インバータIV3からワード線グループ
指定信号T3が出力される。次に図20に示す回路の動
作を、その動作波形図である図21を参照して説明す
る。
【0142】スタンバイ時においては、ロウアドレスス
トローブ信号/RASは“H”であり、内部ロウアドレ
スストローブ信号φRASは“L”である。この状態に
おいては、ワード線WLの電位は“L”であり、グルー
プ特定トランジスタDT3n、DT(3n+1)および
DT(3n+2)はすべてオフ状態にされる。トランジ
スタPT1、PT2およびPT3は“L”のロウアドレ
スストローブ信号φRASによりオン状態となり、信号
線162、164および166は電源電位Vccレベル
に充電する。したがって、インバータIV1〜IV3か
らのワード線グループ指定信号T1〜T3が“L”にな
る。
トローブ信号/RASは“H”であり、内部ロウアドレ
スストローブ信号φRASは“L”である。この状態に
おいては、ワード線WLの電位は“L”であり、グルー
プ特定トランジスタDT3n、DT(3n+1)および
DT(3n+2)はすべてオフ状態にされる。トランジ
スタPT1、PT2およびPT3は“L”のロウアドレ
スストローブ信号φRASによりオン状態となり、信号
線162、164および166は電源電位Vccレベル
に充電する。したがって、インバータIV1〜IV3か
らのワード線グループ指定信号T1〜T3が“L”にな
る。
【0143】ロウアドレスストローブ信号/RASが
“L”に立下ると、内部ロウアドレスストローブ信号φ
RASが“H”に立上がり、メモリセル選択動作が開始
される。この内部ロウアドレスストローブ信号φRAS
の立上りに応答して、ロウデコーダの動作が開始され、
ロウアドレス信号により指定されたワード線WLの電位
が“H”に立上る。この選択ワード線WLの電位が
“H”に立上ると、対応のグループ特定トランジスタD
T(DT3n、またはDT(3n+1)またはDT(3
n+2))がオン状態となり、対応の信号線が接地電位
レベルへと放電される。このとき、すでにトランジスタ
PT1、PT2およびPT3は“H”の内部ロウアドレ
スストローブ信号φRASによりオフ状態となってお
り、選択ワード線のグループに従って、信号線162、
164および166のいずれかの電位が接地電位へと低
下する。信号線162、164および166のいずれか
の信号電位がインバータIV1、IV2およびIV3の
入力論理しきい値よりも低くなると対応のワード線グル
ープ指定信号が“H”となる。これにより、選択された
ワード線がいずれのグループに属するかを識別すること
ができる。
“L”に立下ると、内部ロウアドレスストローブ信号φ
RASが“H”に立上がり、メモリセル選択動作が開始
される。この内部ロウアドレスストローブ信号φRAS
の立上りに応答して、ロウデコーダの動作が開始され、
ロウアドレス信号により指定されたワード線WLの電位
が“H”に立上る。この選択ワード線WLの電位が
“H”に立上ると、対応のグループ特定トランジスタD
T(DT3n、またはDT(3n+1)またはDT(3
n+2))がオン状態となり、対応の信号線が接地電位
レベルへと放電される。このとき、すでにトランジスタ
PT1、PT2およびPT3は“H”の内部ロウアドレ
スストローブ信号φRASによりオフ状態となってお
り、選択ワード線のグループに従って、信号線162、
164および166のいずれかの電位が接地電位へと低
下する。信号線162、164および166のいずれか
の信号電位がインバータIV1、IV2およびIV3の
入力論理しきい値よりも低くなると対応のワード線グル
ープ指定信号が“H”となる。これにより、選択された
ワード線がいずれのグループに属するかを識別すること
ができる。
【0144】メモリサイクルが完了すると、ロウアドレ
スストローブ信号/RASが“H”となり、内部ロウア
ドレスストローブ信号φRASが“L”となり、選択ワ
ード線WLの電位が“L”となる。これにより、導通状
態にあったワード線グループ特定トランジスタDTがオ
フ状態となり、信号線162、164および166はオ
ン状態となったトランジスタPT1、PT2およびPT
3により電源電位Vccレベルに充電される。“H”に
あったワード線グループ指定信号が“L”となる。
スストローブ信号/RASが“H”となり、内部ロウア
ドレスストローブ信号φRASが“L”となり、選択ワ
ード線WLの電位が“L”となる。これにより、導通状
態にあったワード線グループ特定トランジスタDTがオ
フ状態となり、信号線162、164および166はオ
ン状態となったトランジスタPT1、PT2およびPT
3により電源電位Vccレベルに充電される。“H”に
あったワード線グループ指定信号が“L”となる。
【0145】以上のように、この図19および20に示
すグループ指定信号発生回路ブロックを利用することに
より、小占有面積で高速に選択ワード線が属するワード
線グループを特定するワード線グループ指定信号を容易
に発生することができる。
すグループ指定信号発生回路ブロックを利用することに
より、小占有面積で高速に選択ワード線が属するワード
線グループを特定するワード線グループ指定信号を容易
に発生することができる。
【0146】なお、図20に示すグループ指定信号発生
回路の構成において、プリチャージ用のpチャネルMO
SトランジスタPT1〜PT3は、高抵抗の負荷抵抗
(プルアップ抵抗)で置換えられてもよい。また、イン
バータIV1〜IV3の入力論理しきい値を十分高い値
に設定すれば、信号線162、164および166の電
位がその入力論理しきい値よりも低くなったときにイン
バータIV1〜IV3の出力の論理が反転するため、よ
り高速でワード線グループ指定信号を発生することがで
きる。この場合には、グループ特定トランジスタDT3
n、DT3(n+1)およびDT(3n+2)として、
メモリセルアレイ100に含まれるメモリセルトランジ
スタMTと同一サイズのトランジスタを利用しても、た
とえその電流駆動力が小さくても、高速でワード線グル
ープ指定信号T1〜T3を確定状態に設定することがで
きる。
回路の構成において、プリチャージ用のpチャネルMO
SトランジスタPT1〜PT3は、高抵抗の負荷抵抗
(プルアップ抵抗)で置換えられてもよい。また、イン
バータIV1〜IV3の入力論理しきい値を十分高い値
に設定すれば、信号線162、164および166の電
位がその入力論理しきい値よりも低くなったときにイン
バータIV1〜IV3の出力の論理が反転するため、よ
り高速でワード線グループ指定信号を発生することがで
きる。この場合には、グループ特定トランジスタDT3
n、DT3(n+1)およびDT(3n+2)として、
メモリセルアレイ100に含まれるメモリセルトランジ
スタMTと同一サイズのトランジスタを利用しても、た
とえその電流駆動力が小さくても、高速でワード線グル
ープ指定信号T1〜T3を確定状態に設定することがで
きる。
【0147】また、ワード線グループ特定トランジスタ
DT0〜DTpとして、メモリセルトランジスタMTと
同一サイズおよび同一パターンのトランジスタを利用す
れば、何ら追加の製造工程を付加することなくグループ
特定トランジスタを作成することができる。またこの場
合には、小占有面積でワード線グループ特定トランジス
タを配置することができる。
DT0〜DTpとして、メモリセルトランジスタMTと
同一サイズおよび同一パターンのトランジスタを利用す
れば、何ら追加の製造工程を付加することなくグループ
特定トランジスタを作成することができる。またこの場
合には、小占有面積でワード線グループ特定トランジス
タを配置することができる。
【0148】また、図20に示すグループ指定信号発生
回路の構成に代えて、ROM(リード・オンリー・メモ
リ)においてデータ読出のために用いられているよう
な、信号線に電流が流れるか否かを検出することにより
データを読出す電流センス型センスアンプの構成を利用
することもできる。この電流センス型センスアンプの構
成の場合、電流の流れる信号線に対応するグループ指定
信号を“H”とする。
回路の構成に代えて、ROM(リード・オンリー・メモ
リ)においてデータ読出のために用いられているよう
な、信号線に電流が流れるか否かを検出することにより
データを読出す電流センス型センスアンプの構成を利用
することもできる。この電流センス型センスアンプの構
成の場合、電流の流れる信号線に対応するグループ指定
信号を“H”とする。
【0149】図22は、図19に示すグループ指定信号
発生ブロックを用いた際の接続制御信号を発生するため
の構成を例示的に示すブロック図である。図22におい
て、図14に示す接続制御信号を発生するための構成と
対応する部分には同一の参照番号を付す。図22に示す
構成においては、ワードドライバ38からのワード線駆
動信号WLはメモリセルアレイ100のワード線(図示
せず)へ与えられる。メモリセルアレイ100における
各ワード線の電位がグループ指定信号発生ブロック15
0により検出され、選択されたワード線が属するグルー
プを示すグループ指定信号が発生されて制御信号発生回
路34へ与えられる。制御信号発生回路34へは、L/
R判定回路32からのワード線位置特定信号φGが与え
られる。図22においては図14に示す3ウェイデコー
ダは用いられていない。グループ指定信号発生回路ブロ
ック150は論理ゲート回路としては、インバータ回路
を含んでいるだけである。したがってこのグループ指定
信号発生回路ブロック150の占有面積は、図14に示
す3ウェイデコーダ30の占有面積よりも大幅に低減す
ることができる(3ウェイデコーダには、各ワード線に
対応して複数の論理ゲートが必要とされる)。またグル
ープ指定信号発生回路ブロック150における信号伝搬
遅延は、出力部のインバータ段の遅延時間および信号線
162、164および166の放電に有する時間のみで
あり、高速でワード線グループ指定信号T1、T2およ
びT3を発生することができる。これにより、高密度高
集積化に適した構造を備える高速動作する半導体記憶装
置を実現することができる。
発生ブロックを用いた際の接続制御信号を発生するため
の構成を例示的に示すブロック図である。図22におい
て、図14に示す接続制御信号を発生するための構成と
対応する部分には同一の参照番号を付す。図22に示す
構成においては、ワードドライバ38からのワード線駆
動信号WLはメモリセルアレイ100のワード線(図示
せず)へ与えられる。メモリセルアレイ100における
各ワード線の電位がグループ指定信号発生ブロック15
0により検出され、選択されたワード線が属するグルー
プを示すグループ指定信号が発生されて制御信号発生回
路34へ与えられる。制御信号発生回路34へは、L/
R判定回路32からのワード線位置特定信号φGが与え
られる。図22においては図14に示す3ウェイデコー
ダは用いられていない。グループ指定信号発生回路ブロ
ック150は論理ゲート回路としては、インバータ回路
を含んでいるだけである。したがってこのグループ指定
信号発生回路ブロック150の占有面積は、図14に示
す3ウェイデコーダ30の占有面積よりも大幅に低減す
ることができる(3ウェイデコーダには、各ワード線に
対応して複数の論理ゲートが必要とされる)。またグル
ープ指定信号発生回路ブロック150における信号伝搬
遅延は、出力部のインバータ段の遅延時間および信号線
162、164および166の放電に有する時間のみで
あり、高速でワード線グループ指定信号T1、T2およ
びT3を発生することができる。これにより、高密度高
集積化に適した構造を備える高速動作する半導体記憶装
置を実現することができる。
【0150】[第2の実施例]図23はこの発明の第2
の実施例である半導体記憶装置のメモリセルアレイ部の
構成を示す図である。図23に示す構成においては、ビ
ット線BL1およびBL3の中央部に設けられた分離ト
ランジスタDG1およびDG3のゲートへは電源電位V
ccレベルの一定の定電圧が与えられ、これらの分離ト
ランジスタDG1およびDG3は常時導通状態となる。
一方、ビット線BL2の中央に設けられた分離トランジ
スタDG2は、分離制御信号φDを受け、メモリセル選
択動作時にはビット線BL2は分割ビット線BL2Lお
よびBL2Rに分割される。他の構成は図1に示す構成
と同様である。ビット線の分割が図1に示す構成と図2
3に示す構成とは異なっているため、この図23に示す
構成において、ビット線とセンスアンプの接続態様も異
なる。以下に動作について説明する。
の実施例である半導体記憶装置のメモリセルアレイ部の
構成を示す図である。図23に示す構成においては、ビ
ット線BL1およびBL3の中央部に設けられた分離ト
ランジスタDG1およびDG3のゲートへは電源電位V
ccレベルの一定の定電圧が与えられ、これらの分離ト
ランジスタDG1およびDG3は常時導通状態となる。
一方、ビット線BL2の中央に設けられた分離トランジ
スタDG2は、分離制御信号φDを受け、メモリセル選
択動作時にはビット線BL2は分割ビット線BL2Lお
よびBL2Rに分割される。他の構成は図1に示す構成
と同様である。ビット線の分割が図1に示す構成と図2
3に示す構成とは異なっているため、この図23に示す
構成において、ビット線とセンスアンプの接続態様も異
なる。以下に動作について説明する。
【0151】図24に示すように、スタンバイ時におい
ては、接続制御信号φAL、φBL、φCL、φAR、
φBR、およびφCRはすべて“H”にあり、また分離
制御信号φDも“H”にある。ビット線BL1、BL2
およびBL3はそれぞれ所定の基準電位(中間電位Vc
c/2)にプリチャージ/イコライズされている。また
ビット線BL1はセンスアンプ10Lおよび10Rのセ
ンスノードNAに接続されており、またビット線BL2
はセンスアンプ10Lおよび10RのセンスノードNB
に接続されかつセンスアンプ12Lおよび12Rのセン
スノードNAに接続されている。ビット線BL3はセン
スアンプ12Lおよび12RのセンスノードNBに接続
されている。
ては、接続制御信号φAL、φBL、φCL、φAR、
φBR、およびφCRはすべて“H”にあり、また分離
制御信号φDも“H”にある。ビット線BL1、BL2
およびBL3はそれぞれ所定の基準電位(中間電位Vc
c/2)にプリチャージ/イコライズされている。また
ビット線BL1はセンスアンプ10Lおよび10Rのセ
ンスノードNAに接続されており、またビット線BL2
はセンスアンプ10Lおよび10RのセンスノードNB
に接続されかつセンスアンプ12Lおよび12Rのセン
スノードNAに接続されている。ビット線BL3はセン
スアンプ12Lおよび12RのセンスノードNBに接続
されている。
【0152】ロウアドレスストローブ信号/RAS(図
示せず)が“L”に立下ると、メモリサイクルが始ま
る。このロウアドレスストローブ信号/RASの立下り
に応答して内部ロウアドレスストローブ信号φRASが
発生され、図25に示すように分離制御信号φDが
“L”となる。これによりビット線BL2は分割ビット
線BL2LおよびBL2Rに分割される。接続制御信号
φAL、φBL、φCL、φAR、φBR、およびφC
Rはすべて“H”にある。内部ロウアドレスストローブ
信号φRASの立上りに応答して、ロウアドレス信号の
取込およびデコードが行なわれ、対応のワード線が選択
されて選択ワード線の電位が“H”に立上がる。ワード
線WL0が選択されたときには、ビット線BL1および
分割ビット線BL2Lにメモリセルのデータが伝達され
る。ワード線WL1が選択されたときには、分割ビット
線BL2Lおよびビット線BL3にメモリセルのデータ
が伝達される。ワード線WL2が選択されたときにはビ
ット線BL1およびBL3にメモリセルのデータが伝達
される。
示せず)が“L”に立下ると、メモリサイクルが始ま
る。このロウアドレスストローブ信号/RASの立下り
に応答して内部ロウアドレスストローブ信号φRASが
発生され、図25に示すように分離制御信号φDが
“L”となる。これによりビット線BL2は分割ビット
線BL2LおよびBL2Rに分割される。接続制御信号
φAL、φBL、φCL、φAR、φBR、およびφC
Rはすべて“H”にある。内部ロウアドレスストローブ
信号φRASの立上りに応答して、ロウアドレス信号の
取込およびデコードが行なわれ、対応のワード線が選択
されて選択ワード線の電位が“H”に立上がる。ワード
線WL0が選択されたときには、ビット線BL1および
分割ビット線BL2Lにメモリセルのデータが伝達され
る。ワード線WL1が選択されたときには、分割ビット
線BL2Lおよびビット線BL3にメモリセルのデータ
が伝達される。ワード線WL2が選択されたときにはビ
ット線BL1およびBL3にメモリセルのデータが伝達
される。
【0153】次に、図26に示すように、接続制御信号
φAL、φBL、φCL、φAR、φBRおよびφCR
をすべて“L”とし、センスアンプ10L、12L、1
0Rおよび12Rをビット線BL1、BL2およびBL
3から切り離す。この状態でセンスアンプ活性化信号φ
SLおよびφSRを活性状態とする。図26において
は、センスアンプ活性化信号の活性状態を“H”で示
す。この状態でデータの書込または読出が実行される。
センス動作の完了後、リストア動作が実行される。リス
トア動作時においては、ビット線とセンスアンプの接続
態様が異なる。以下、選択されたワード線のグループそ
れぞれについてリストア時のビット線とセンスアンプの
接続について説明する。
φAL、φBL、φCL、φAR、φBRおよびφCR
をすべて“L”とし、センスアンプ10L、12L、1
0Rおよび12Rをビット線BL1、BL2およびBL
3から切り離す。この状態でセンスアンプ活性化信号φ
SLおよびφSRを活性状態とする。図26において
は、センスアンプ活性化信号の活性状態を“H”で示
す。この状態でデータの書込または読出が実行される。
センス動作の完了後、リストア動作が実行される。リス
トア動作時においては、ビット線とセンスアンプの接続
態様が異なる。以下、選択されたワード線のグループそ
れぞれについてリストア時のビット線とセンスアンプの
接続について説明する。
【0154】(i)ワード線WL3nが選択されたと
き:図27に示すように、接続制御信号φALおよびφ
BLは“H”とし、接続制御信号φCLは“L”とす
る。接続制御信号φCRを“H”にし、接続制御信号φ
ARおよびφBRを“L”とする。分割ビット線BL2
Lがセンスアンプ10LのセンスノードNBおよびセン
スアンプ12LのセンスノードNAに接続される。セン
スアンプ10RのセンスノードNAはビット線BL1に
接続される。センスアンプ12RのセンスノードNBは
ビット線BL3に接続される。分割ビット線BL2Lの
容量はビット線BL1およびBL3の容量よりも小さ
い。したがって、分割ビット線BL2L上に現れた読出
電圧(ワード線選択時に分割ビット線に現れる電位変化
量)はビット線BL1に現れる読出電圧よりも大きい。
したがって、センスアンプ10LのセンスノードNBお
よびセンスアンプ12LのセンスノードNAにはメモリ
セルMC2の保持データに対応する信号電位が現れてお
り、接続制御信号φALおよびφBLを“H”とするこ
とにより、センスアンプ10LのセンスノードNBおよ
びセンスアンプ12LのセンスノードNAが分割ビット
線BL2Lに接続され、メモリセルMC2に対するリス
トア動作が実行される。
き:図27に示すように、接続制御信号φALおよびφ
BLは“H”とし、接続制御信号φCLは“L”とす
る。接続制御信号φCRを“H”にし、接続制御信号φ
ARおよびφBRを“L”とする。分割ビット線BL2
Lがセンスアンプ10LのセンスノードNBおよびセン
スアンプ12LのセンスノードNAに接続される。セン
スアンプ10RのセンスノードNAはビット線BL1に
接続される。センスアンプ12RのセンスノードNBは
ビット線BL3に接続される。分割ビット線BL2Lの
容量はビット線BL1およびBL3の容量よりも小さ
い。したがって、分割ビット線BL2L上に現れた読出
電圧(ワード線選択時に分割ビット線に現れる電位変化
量)はビット線BL1に現れる読出電圧よりも大きい。
したがって、センスアンプ10LのセンスノードNBお
よびセンスアンプ12LのセンスノードNAにはメモリ
セルMC2の保持データに対応する信号電位が現れてお
り、接続制御信号φALおよびφBLを“H”とするこ
とにより、センスアンプ10LのセンスノードNBおよ
びセンスアンプ12LのセンスノードNAが分割ビット
線BL2Lに接続され、メモリセルMC2に対するリス
トア動作が実行される。
【0155】一方、ビット線BL1上のメモリセルMC
1の保持データはセンスアンプ10RのセンスノードN
Aにより検知増幅されている。したがって、接続制御信
号φCRを“H”とすることにより、センスアンプ10
RのセンスノードNAに保持されていたメモリセルMC
1のデータがメモリセルMC1へ書込まれることにな
り、メモリセルMC1に対するリストア動作が実行され
る。ビット線BL3については、分割ビット線BL2R
にはメモリセルデータは伝達されていなかったため、セ
ンスアンプ12Rがセンス動作をしても、ビット線BL
3には選択メモリセルは存在しないため、誤動作は生じ
ない。
1の保持データはセンスアンプ10RのセンスノードN
Aにより検知増幅されている。したがって、接続制御信
号φCRを“H”とすることにより、センスアンプ10
RのセンスノードNAに保持されていたメモリセルMC
1のデータがメモリセルMC1へ書込まれることにな
り、メモリセルMC1に対するリストア動作が実行され
る。ビット線BL3については、分割ビット線BL2R
にはメモリセルデータは伝達されていなかったため、セ
ンスアンプ12Rがセンス動作をしても、ビット線BL
3には選択メモリセルは存在しないため、誤動作は生じ
ない。
【0156】(ii)ワード線WL(3n+1)が選択さ
れたとき:ワード線WL(3n+1)が選択された場合
には、図28に示すように、接続制御信号φAL、φB
L、およびφCRが“H”に設定され、接続制御信号φ
CL、φAR、およびφBRが“L”に設定される。こ
の接続状態は図27に示すワード線WL3nが選択され
たときの接続状態と同じである。この状態においても、
ビット線BL2L上のメモリセルMC1およびビット線
BL3上のメモリセルMC2に対するリストア動作が正
確に行なわれる。すなわち、分割ビット線BL2L上の
メモリセルMC1に対してはセンスアンプ10Lおよび
12Lによりリストアが行なわれ、ビット線BL3上の
メモリセルMC2に対してはセンスアンプ12Rにより
リストアが実行される。この図28に示す構成において
も、分割ビット線BL2Lの容量がビット線BL3のそ
れよりも小さいことを利用している。
れたとき:ワード線WL(3n+1)が選択された場合
には、図28に示すように、接続制御信号φAL、φB
L、およびφCRが“H”に設定され、接続制御信号φ
CL、φAR、およびφBRが“L”に設定される。こ
の接続状態は図27に示すワード線WL3nが選択され
たときの接続状態と同じである。この状態においても、
ビット線BL2L上のメモリセルMC1およびビット線
BL3上のメモリセルMC2に対するリストア動作が正
確に行なわれる。すなわち、分割ビット線BL2L上の
メモリセルMC1に対してはセンスアンプ10Lおよび
12Lによりリストアが行なわれ、ビット線BL3上の
メモリセルMC2に対してはセンスアンプ12Rにより
リストアが実行される。この図28に示す構成において
も、分割ビット線BL2Lの容量がビット線BL3のそ
れよりも小さいことを利用している。
【0157】(iii )ワード線WL(3n+2)が選択
されたとき:この場合には、図29に示すように、接続
制御信号φCLが“H”に設定され、残りの接続制御信
号φAL、φBL、φAR、φBR、およびφCRはす
べて“L”に設定される。ビット線BL1がセンスアン
プ10LのセンスノードNAに接続され、ビット線BL
3がセンスアンプ12LのセンスノードNBに接続され
る。したがってこの場合においても、ビット線BL1上
のメモリセルMC1およびビット線BL3上のメモリセ
ルMC2に対するリストア動作を確実に実行することが
できる。
されたとき:この場合には、図29に示すように、接続
制御信号φCLが“H”に設定され、残りの接続制御信
号φAL、φBL、φAR、φBR、およびφCRはす
べて“L”に設定される。ビット線BL1がセンスアン
プ10LのセンスノードNAに接続され、ビット線BL
3がセンスアンプ12LのセンスノードNBに接続され
る。したがってこの場合においても、ビット線BL1上
のメモリセルMC1およびビット線BL3上のメモリセ
ルMC2に対するリストア動作を確実に実行することが
できる。
【0158】図30は、接続制御信号の動作時における
論理を示す図である。センス動作時には接続制御信号φ
AL〜φCLはすべて“L”である。ワード線WL3n
の選択時にはリストア時接続制御信号φAL、φBLお
よびφCRが“H”である。ワード線WL(3n+1)
の選択時においても、接続制御信号φAL、φBLおよ
びφCRが“H”である。ワード線WL(3n+2)の
選択時には接続制御信号φCLが“H”である。
論理を示す図である。センス動作時には接続制御信号φ
AL〜φCLはすべて“L”である。ワード線WL3n
の選択時にはリストア時接続制御信号φAL、φBLお
よびφCRが“H”である。ワード線WL(3n+1)
の選択時においても、接続制御信号φAL、φBLおよ
びφCRが“H”である。ワード線WL(3n+2)の
選択時には接続制御信号φCLが“H”である。
【0159】図30に示す接続制御信号の論理は、図2
3に示す分離トランジスタDG1〜DG3について左側
のワード線が接続されたときのものである。図23に示
す分離トランジスタDG1〜DG3に対して右側のワー
ド線が選択された場合には接続制御信号φAL〜φCL
と接続制御信号φAR〜φCRの各動作における論理が
入れ代わる。選択ワード線がこの図23に示す論理トラ
ンジスタDG1〜DG3の右側に存在するか左側に存在
するかは、内部ロウアドレス信号のたとえば最上位ビッ
トAnの値により識別することができる。スタンバイ時
においては、接続制御信号φAL〜φCL、φAR〜φ
CRがすべて“H”である。
3に示す分離トランジスタDG1〜DG3について左側
のワード線が接続されたときのものである。図23に示
す分離トランジスタDG1〜DG3に対して右側のワー
ド線が選択された場合には接続制御信号φAL〜φCL
と接続制御信号φAR〜φCRの各動作における論理が
入れ代わる。選択ワード線がこの図23に示す論理トラ
ンジスタDG1〜DG3の右側に存在するか左側に存在
するかは、内部ロウアドレス信号のたとえば最上位ビッ
トAnの値により識別することができる。スタンバイ時
においては、接続制御信号φAL〜φCL、φAR〜φ
CRがすべて“H”である。
【0160】図31は、図30に示す論理を実現するた
めの回路構成の一例を示す図である。図31において、
センス開始指示信号φSIおよびリストア開始指示信号
φRIは図22に示す制御信号と同じである。図31に
おいて、接続制御信号発生系は、センス開始指示信号φ
SIおよびリストア開始指示信号φRIを受ける2入力
EXNOR回路202と、ワード線グループ指定信号T
1およびT2を受ける2入力OR回路204と、EXN
OR回路202の出力とOR回路204の出力を受ける
AND回路206と、EXNOR回路202の出力とワ
ード線グループ指定信号T3を受けるAND回路208
を含む。EXNOR回路202は、リストア開始時すな
わちセンス開始指示信号φSIおよびリストア開始指示
信号φRIがともに“H”となったときに“H”の信号
を出力する。OR回路204は、ワード線グループ指定
信号T1およびT2の一方が“H”となったとき“H”
の信号を出力する。したがって、AND回路206から
は、センス動作時には“L”の信号が出力され、リスト
ア動作時においてワード線グループ指定信号T1および
T2の一方が“H”となると“H”の信号が出力され
る。AND回路208からは、リストア動作時において
ワード線グループ指定信号T3が“H”となったときに
“H”の信号が出力される。
めの回路構成の一例を示す図である。図31において、
センス開始指示信号φSIおよびリストア開始指示信号
φRIは図22に示す制御信号と同じである。図31に
おいて、接続制御信号発生系は、センス開始指示信号φ
SIおよびリストア開始指示信号φRIを受ける2入力
EXNOR回路202と、ワード線グループ指定信号T
1およびT2を受ける2入力OR回路204と、EXN
OR回路202の出力とOR回路204の出力を受ける
AND回路206と、EXNOR回路202の出力とワ
ード線グループ指定信号T3を受けるAND回路208
を含む。EXNOR回路202は、リストア開始時すな
わちセンス開始指示信号φSIおよびリストア開始指示
信号φRIがともに“H”となったときに“H”の信号
を出力する。OR回路204は、ワード線グループ指定
信号T1およびT2の一方が“H”となったとき“H”
の信号を出力する。したがって、AND回路206から
は、センス動作時には“L”の信号が出力され、リスト
ア動作時においてワード線グループ指定信号T1および
T2の一方が“H”となると“H”の信号が出力され
る。AND回路208からは、リストア動作時において
ワード線グループ指定信号T3が“H”となったときに
“H”の信号が出力される。
【0161】接続制御信号発生系はさらに、内部ロウア
ドレス信号の最上位ビットAnとAND回路206の出
力を受けるAND回路210と、AND回路206の出
力と内部ロウアドレス信号の最上位ビットAnを反転し
て受けるAND回路212と、AND回路208の出力
とロウアドレス信号最上位ビットAnを受けるEXNO
R回路214と、AND回路208の出力とロウアドレ
ス信号の最上位ビットAnを受けるEXOR回路216
と、内部ロウアドレスストローブ信号φRASの反転信
号/φRASとAND回路210の出力を受けるOR回
路218と、反転内部ロウアドレスストローブ信号/φ
RASとAND回路212の出力を受けるOR回路22
0と、EXNOR回路214の出力と反転内部ロウアド
レスストローブ信号/φRASを受けるOR回路222
と、反転内部ロウアドレスストローブ信号/φRASと
EXOR回路216の出力を受けるOR回路224を含
む。OR回路218から接続制御信号φALおよびφB
Lが出力される。
ドレス信号の最上位ビットAnとAND回路206の出
力を受けるAND回路210と、AND回路206の出
力と内部ロウアドレス信号の最上位ビットAnを反転し
て受けるAND回路212と、AND回路208の出力
とロウアドレス信号最上位ビットAnを受けるEXNO
R回路214と、AND回路208の出力とロウアドレ
ス信号の最上位ビットAnを受けるEXOR回路216
と、内部ロウアドレスストローブ信号φRASの反転信
号/φRASとAND回路210の出力を受けるOR回
路218と、反転内部ロウアドレスストローブ信号/φ
RASとAND回路212の出力を受けるOR回路22
0と、EXNOR回路214の出力と反転内部ロウアド
レスストローブ信号/φRASを受けるOR回路222
と、反転内部ロウアドレスストローブ信号/φRASと
EXOR回路216の出力を受けるOR回路224を含
む。OR回路218から接続制御信号φALおよびφB
Lが出力される。
【0162】OR回路220から接続制御信号φARお
よびφDRが出力される。OR回路222から接続制御
信号φCRが出力される。OR回路224から接続制御
信号φCLが出力される。
よびφDRが出力される。OR回路222から接続制御
信号φCRが出力される。OR回路224から接続制御
信号φCLが出力される。
【0163】図30に示す接続制御信号の論理はロウア
ドレスの最上位ビットAnが“H”のときに実現され
る。最上位ビットAnが“H”のときには、AND回路
210はバッファ回路として機能し、AND回路212
は“L”の信号を出力する。EXNOR回路214は、
最上位ビットAnが“H”のときにはバッファ回路とし
て機能し、最上位ビットAnが“L”のときにはインバ
ータとして機能する。EXOR回路216は最上位ビッ
トAnが“H”のときにはインバータとして機能し、最
上位ビットAnが“L”のときにはバッファとして機能
する。したがって、EXNOR回路214の出力とEX
OR回路216の出力は常時論理が反転する。OR回路
218、220、222および224は反転内部ロウア
ドレスストローブ信号/RASが“L”のときにはバッ
ファとして機能し、この反転内部ロウアドレスストロー
ブ信号/RASが“H”のときにはOR回路218、2
20、222、および224は“H”の信号を出力す
る。これにより、スタンバイ時には“H”となり、セン
ス動作時には“L”となり、リストア動作時には選択的
に“H”または“L”となる接続制御信号が発生され
る。
ドレスの最上位ビットAnが“H”のときに実現され
る。最上位ビットAnが“H”のときには、AND回路
210はバッファ回路として機能し、AND回路212
は“L”の信号を出力する。EXNOR回路214は、
最上位ビットAnが“H”のときにはバッファ回路とし
て機能し、最上位ビットAnが“L”のときにはインバ
ータとして機能する。EXOR回路216は最上位ビッ
トAnが“H”のときにはインバータとして機能し、最
上位ビットAnが“L”のときにはバッファとして機能
する。したがって、EXNOR回路214の出力とEX
OR回路216の出力は常時論理が反転する。OR回路
218、220、222および224は反転内部ロウア
ドレスストローブ信号/RASが“L”のときにはバッ
ファとして機能し、この反転内部ロウアドレスストロー
ブ信号/RASが“H”のときにはOR回路218、2
20、222、および224は“H”の信号を出力す
る。これにより、スタンバイ時には“H”となり、セン
ス動作時には“L”となり、リストア動作時には選択的
に“H”または“L”となる接続制御信号が発生され
る。
【0164】図32は、1ビットのデータの入出力を行
なう部分の構成を示す図である。図32においては、4
つのセンスアンプ10L、12L、10Rおよび12R
を代表的に示す。データ読出系は、センスアンプ10L
に対応して設けられた内部データ線IObおよび/IO
bと、センスアンプ12Lに対応して設けられる内部デ
ータ線IOaおよび/IOaと、センスアンプ10Rに
対応して設けられる内部データ線IOcおよび/IOc
と、センスアンプ12Rに対応して設けられるメインデ
ータ線IOdおよび/IOdを含む。センスアンプ10
L、12L、10Rおよび12Rは、列選択信号Yに従
って対応の内部データ線に接続される。この列選択信号
はコラムデコーダ42から出力される。IO選択回路2
30は、ワード線グループ指定信号T1、T2およびT
3と、最下位コラムアドレス信号ビットCA0と最上位
ロウアドレス信号ビットAnに従って4対の内部データ
線から1対の内部データ線を選択して入出力回路232
に接続する。
なう部分の構成を示す図である。図32においては、4
つのセンスアンプ10L、12L、10Rおよび12R
を代表的に示す。データ読出系は、センスアンプ10L
に対応して設けられた内部データ線IObおよび/IO
bと、センスアンプ12Lに対応して設けられる内部デ
ータ線IOaおよび/IOaと、センスアンプ10Rに
対応して設けられる内部データ線IOcおよび/IOc
と、センスアンプ12Rに対応して設けられるメインデ
ータ線IOdおよび/IOdを含む。センスアンプ10
L、12L、10Rおよび12Rは、列選択信号Yに従
って対応の内部データ線に接続される。この列選択信号
はコラムデコーダ42から出力される。IO選択回路2
30は、ワード線グループ指定信号T1、T2およびT
3と、最下位コラムアドレス信号ビットCA0と最上位
ロウアドレス信号ビットAnに従って4対の内部データ
線から1対の内部データ線を選択して入出力回路232
に接続する。
【0165】列選択信号Yは内部コラムアドレス信号の
うち最下位ビットCA0を除く残りの上位コラムアドレ
ス信号ビットをデコードして発生されて4つのセンスア
ンプ10L、12L、10Rおよび12Rを対応の内部
データ線に接続する。コラムアドレスストローブ信号φ
CASに応答してコラムアドレスバッファ241が内部
コラムアドレス信号を生成し、その最下位ビットCA0
がIO選択回路230へ与えられる。残りの内部コラム
アドレス信号はコラムデコーダ242によりデコードさ
れて列選択信号Yが生成される。
うち最下位ビットCA0を除く残りの上位コラムアドレ
ス信号ビットをデコードして発生されて4つのセンスア
ンプ10L、12L、10Rおよび12Rを対応の内部
データ線に接続する。コラムアドレスストローブ信号φ
CASに応答してコラムアドレスバッファ241が内部
コラムアドレス信号を生成し、その最下位ビットCA0
がIO選択回路230へ与えられる。残りの内部コラム
アドレス信号はコラムデコーダ242によりデコードさ
れて列選択信号Yが生成される。
【0166】図33に、IO選択回路230の選択動作
を示す。最上位ロウアドレス信号ビットAnが“H”の
とき(図23に示す左側の分割メモリセルアレイ内に選
択ワード線が存在するとき)、最下位コラムアドレス信
号ビットCAの値およびワード線グループ指定信号T1
〜T3の値に従って選択される内部データ線の種類が決
定される。
を示す。最上位ロウアドレス信号ビットAnが“H”の
とき(図23に示す左側の分割メモリセルアレイ内に選
択ワード線が存在するとき)、最下位コラムアドレス信
号ビットCAの値およびワード線グループ指定信号T1
〜T3の値に従って選択される内部データ線の種類が決
定される。
【0167】(i)CA=0のとき:2つのメモリセル
のうち上側のメモリセルを指定 この状態においては、ワード線WL3nが選択された場
合には、内部データ線IOc、および/IOcが選択さ
れる(図27参照)。ワード線WL(3n+1)が選択
された場合には、内部データ線IOa、/IOaが選択
される(図28参照)。ワード線WL(3n+2)が選
択された場合には、内部データ線IOb、および/IO
bが選択される(図29参照)。
のうち上側のメモリセルを指定 この状態においては、ワード線WL3nが選択された場
合には、内部データ線IOc、および/IOcが選択さ
れる(図27参照)。ワード線WL(3n+1)が選択
された場合には、内部データ線IOa、/IOaが選択
される(図28参照)。ワード線WL(3n+2)が選
択された場合には、内部データ線IOb、および/IO
bが選択される(図29参照)。
【0168】(ii)CA=1のとき:2つのメモリセル
のうち下側のメモリセルを指定 この場合には、ワード線WL3nが選択された場合に
は、内部データ線IOb、および/IObが選択される
(図27参照)。ワード線WL(3n+1)が選択され
た場合には、内部データ線IOd、/IOdが選択され
る(図28参照)。ワード線WL(3n+2)が選択さ
れた場合には、内部データ線IOa、および/IOaが
選択される(図29参照)。
のうち下側のメモリセルを指定 この場合には、ワード線WL3nが選択された場合に
は、内部データ線IOb、および/IObが選択される
(図27参照)。ワード線WL(3n+1)が選択され
た場合には、内部データ線IOd、/IOdが選択され
る(図28参照)。ワード線WL(3n+2)が選択さ
れた場合には、内部データ線IOa、および/IOaが
選択される(図29参照)。
【0169】[An=0のとき]この状態は、図23に
示す右側の分割アレイにおいて選択ワード線が存在する
状態を示す。この場合においても、最下位コラムアドレ
ス信号ビットCA0の値に従って異なる内部データ線が
選択される。
示す右側の分割アレイにおいて選択ワード線が存在する
状態を示す。この場合においても、最下位コラムアドレ
ス信号ビットCA0の値に従って異なる内部データ線が
選択される。
【0170】(i)CA=0のとき:ワード線WL3n
が選択された場合には、内部データ線IOb、/IOb
が選択される。ワード線WL(3n+1)が選択された
場合には、内部データ線IOd、/IOdが選択され
る。ワード線WL(3n+2)が選択された場合には、
内部データ線IOc、および/IOcが選択される。
が選択された場合には、内部データ線IOb、/IOb
が選択される。ワード線WL(3n+1)が選択された
場合には、内部データ線IOd、/IOdが選択され
る。ワード線WL(3n+2)が選択された場合には、
内部データ線IOc、および/IOcが選択される。
【0171】(ii)CA=1のとき:ワード線WL3n
が選択された場合には、内部データ線IOcおよび/I
Ocが選択される。ワード線WL(3n+1)が選択さ
れた場合には、内部データ線IOaおよび/IOaが選
択される。ワード線WL(3n+2)が選択された場合
には、内部データ線IOd、および/IOdが選択され
る。
が選択された場合には、内部データ線IOcおよび/I
Ocが選択される。ワード線WL(3n+1)が選択さ
れた場合には、内部データ線IOaおよび/IOaが選
択される。ワード線WL(3n+2)が選択された場合
には、内部データ線IOd、および/IOdが選択され
る。
【0172】図33に示す制御動作は、通常のマルチプ
レクサを用いて容易に実現することができる。3つの信
号AnおよびCA0およびワード線グループ指定信号T
i(i=1〜3)を組合せて対応の内部データ線を選択
する構成を利用すればよい。
レクサを用いて容易に実現することができる。3つの信
号AnおよびCA0およびワード線グループ指定信号T
i(i=1〜3)を組合せて対応の内部データ線を選択
する構成を利用すればよい。
【0173】上述の構成を用いることにより、複雑な内
部デコード動作を行なうことなく容易に1ビットのデー
タの入出力を正確に行なうことができる。なお、ワード
線グループ指定信号については、3ウェイデコーダが用
いられてもよく、また図19に示す回路ブロック150
の構成が利用されてもよい。
部デコード動作を行なうことなく容易に1ビットのデー
タの入出力を正確に行なうことができる。なお、ワード
線グループ指定信号については、3ウェイデコーダが用
いられてもよく、また図19に示す回路ブロック150
の構成が利用されてもよい。
【0174】以上のように、この第2の実施例に従え
ば、センス動作までに3つのワード線グループのうちの
1つを選択する動作を完了する必要がなく、速いタイミ
ングでセンス動作を行なうことができ、高速でデータの
入出力を行なうことができる。また、ワード線およびビ
ット線の3つの交差点の中で2つのメモリセルが配置さ
れるため、高密度でメモリセルを配置することができ
る。
ば、センス動作までに3つのワード線グループのうちの
1つを選択する動作を完了する必要がなく、速いタイミ
ングでセンス動作を行なうことができ、高速でデータの
入出力を行なうことができる。また、ワード線およびビ
ット線の3つの交差点の中で2つのメモリセルが配置さ
れるため、高密度でメモリセルを配置することができ
る。
【0175】[第3の実施例]図34は、この発明の第
3の実施例である半導体記憶装置のメモリセルアレイ部
の構成を示す図である。図34においては、1組のビッ
ト線(3本のビット線)に対する構成を示す。
3の実施例である半導体記憶装置のメモリセルアレイ部
の構成を示す図である。図34においては、1組のビッ
ト線(3本のビット線)に対する構成を示す。
【0176】図34において、メモリセルアレイは、列
方向(ビット線延在方向)に沿って4つのメモリブロッ
クMG0〜MG3に分割される。ビット線BL1は、分
離トランジスタDT10、DT11、およびDT12に
より、4つのメモリブロックに対応して4つの分割ビッ
ト線BL10、BL11、BL12およびBL13に分
割される。分割ビット線BL10にはメモリブロックM
G0に含まれるメモリセルMCが接続される。分割ビッ
ト線BL11には、メモリブロックMG1に含まれるメ
モリセルが接続される。分割ビット線BL12にはメモ
リブロックMG2に含まれるメモリセルが接続される。
分割ビット線BL13にはメモリブロックMG3に含ま
れるメモリセルが接続される。分離トランジスタDT1
0、DT11、およびDT12のゲートへは、それぞれ
分離制御信号φD1、φD2、およびφD4が与えられ
る。これらの分離制御信号φD1、φD2、およびφD
4は、後にその構成は説明するが、選択されたワード線
が含まれるメモリブロックに応じて選択的に活性/非活
性化される。
方向(ビット線延在方向)に沿って4つのメモリブロッ
クMG0〜MG3に分割される。ビット線BL1は、分
離トランジスタDT10、DT11、およびDT12に
より、4つのメモリブロックに対応して4つの分割ビッ
ト線BL10、BL11、BL12およびBL13に分
割される。分割ビット線BL10にはメモリブロックM
G0に含まれるメモリセルMCが接続される。分割ビッ
ト線BL11には、メモリブロックMG1に含まれるメ
モリセルが接続される。分割ビット線BL12にはメモ
リブロックMG2に含まれるメモリセルが接続される。
分割ビット線BL13にはメモリブロックMG3に含ま
れるメモリセルが接続される。分離トランジスタDT1
0、DT11、およびDT12のゲートへは、それぞれ
分離制御信号φD1、φD2、およびφD4が与えられ
る。これらの分離制御信号φD1、φD2、およびφD
4は、後にその構成は説明するが、選択されたワード線
が含まれるメモリブロックに応じて選択的に活性/非活
性化される。
【0177】ビット線BL2は、分離トランジスタDT
aにより2つの分割ビット線BL2LおよびBL2Rに
分割される。分割ビット線BL2Lにはメモリブロック
MG0およびMG1に含まれるメモリセルが接続され、
分割ビット線BL2RにはメモリブロックMG2および
MG3に含まれるメモリセルが接続される。分離トラン
ジスタDTaのゲートへは分離制御信号φD3が与えら
れる。
aにより2つの分割ビット線BL2LおよびBL2Rに
分割される。分割ビット線BL2Lにはメモリブロック
MG0およびMG1に含まれるメモリセルが接続され、
分割ビット線BL2RにはメモリブロックMG2および
MG3に含まれるメモリセルが接続される。分離トラン
ジスタDTaのゲートへは分離制御信号φD3が与えら
れる。
【0178】ビット線BL3は、分離トランジスタDT
30、DT31およびDT32により、4つの分割ビッ
ト線BL31、BL32、BL33に分割される。分割
ビット線BL30には、メモリブロックMG0に含まれ
るメモリセルが接続され、分割ビット線BL31にはメ
モリブロックMG1に含まれるメモリセルが接続され
る。分割ビット線BL32には、メモリブロックMG2
に含まれるメモリセルが接続され、分割BL33にはメ
モリブロックMG3に含まれるメモリセルが接続され
る。分離トランジスタDT30、DT31およびDT3
2のゲートへは、分離制御信号φD1、φD2およびφ
D4が与えられる。
30、DT31およびDT32により、4つの分割ビッ
ト線BL31、BL32、BL33に分割される。分割
ビット線BL30には、メモリブロックMG0に含まれ
るメモリセルが接続され、分割ビット線BL31にはメ
モリブロックMG1に含まれるメモリセルが接続され
る。分割ビット線BL32には、メモリブロックMG2
に含まれるメモリセルが接続され、分割BL33にはメ
モリブロックMG3に含まれるメモリセルが接続され
る。分離トランジスタDT30、DT31およびDT3
2のゲートへは、分離制御信号φD1、φD2およびφ
D4が与えられる。
【0179】分割ビット線BL10HA続ゲートTG1
Lを介してセンスアンプ10Lの一方のセンスノードに
接続される。分割ビット線BL2Lは、接続ゲートTG
2Lを介してセンスアンプ10Lの他方のセンスノード
に接続され、かつ接続ゲートTG3Lを介してセンスア
ンプ12Lの一方のセンスノードに接続される。分割ビ
ット線BL30は、接続ゲートTG4Lを介してセンス
アンプ12Lの他方のセンスノードに接続される。接続
ゲートTG1Lのゲートには接続制御信号φCが与えら
れる。接続ゲートTG2Lのゲートへは接続制御信号φ
ALに与えられ、接続ゲートTG3Lのゲートへは接続
制御信号φBLが与えられる。接続ゲートTG4Lのゲ
ートへは接続制御信号φCLが与えられる。
Lを介してセンスアンプ10Lの一方のセンスノードに
接続される。分割ビット線BL2Lは、接続ゲートTG
2Lを介してセンスアンプ10Lの他方のセンスノード
に接続され、かつ接続ゲートTG3Lを介してセンスア
ンプ12Lの一方のセンスノードに接続される。分割ビ
ット線BL30は、接続ゲートTG4Lを介してセンス
アンプ12Lの他方のセンスノードに接続される。接続
ゲートTG1Lのゲートには接続制御信号φCが与えら
れる。接続ゲートTG2Lのゲートへは接続制御信号φ
ALに与えられ、接続ゲートTG3Lのゲートへは接続
制御信号φBLが与えられる。接続ゲートTG4Lのゲ
ートへは接続制御信号φCLが与えられる。
【0180】分割ビット線BL13は接続ゲートTG1
Rを介してセンスアンプ10Rの一方のセンスノードに
接続される。分割ビット線BL2Rは接続ゲートTG2
Rを介してセンスアンプ10Rの他方のセンスノードに
接続され、かつ接続ゲートTG3Rを介してセンスアン
プ12Rの一方のセンスノードに接続される。分割ビッ
ト線BL13は、接続ゲートTG4Rを介してセンスア
ンプ12Rの他方のセンスノードに接続される。接続ゲ
ートTG1Rのゲートへは接続制御信号φCRが与えら
れ、接続ゲートTG2Rのゲートへは接続制御信号φA
Rが与えられ、接続ゲートTG3Rのゲートへは接続制
御信号φBRが与えられる。接続ゲートTG4Rのゲー
トへは接続制御信号φCRが与えられる。
Rを介してセンスアンプ10Rの一方のセンスノードに
接続される。分割ビット線BL2Rは接続ゲートTG2
Rを介してセンスアンプ10Rの他方のセンスノードに
接続され、かつ接続ゲートTG3Rを介してセンスアン
プ12Rの一方のセンスノードに接続される。分割ビッ
ト線BL13は、接続ゲートTG4Rを介してセンスア
ンプ12Rの他方のセンスノードに接続される。接続ゲ
ートTG1Rのゲートへは接続制御信号φCRが与えら
れ、接続ゲートTG2Rのゲートへは接続制御信号φA
Rが与えられ、接続ゲートTG3Rのゲートへは接続制
御信号φBRが与えられる。接続ゲートTG4Rのゲー
トへは接続制御信号φCRが与えられる。
【0181】4つのメモリブロックMG0〜MG3は、
2ビットの内部ロウアドレス信号により識別される。図
34においては、一例として、ロウアドレス信号の最上
位2ビットAnおよびAn-1によりメモリブロックMG
0〜MG3が指定される場合が示される。
2ビットの内部ロウアドレス信号により識別される。図
34においては、一例として、ロウアドレス信号の最上
位2ビットAnおよびAn-1によりメモリブロックMG
0〜MG3が指定される場合が示される。
【0182】メモリセルMCは、列方向および行方向い
ずれの方向においても、ワード線とビット線の3つの交
差点あたり2個のメモリセルが配置される。次に動作に
ついて説明する。
ずれの方向においても、ワード線とビット線の3つの交
差点あたり2個のメモリセルが配置される。次に動作に
ついて説明する。
【0183】スタンバイ時においては、図35に示すよ
うに、分離制御信号および接続制御信号はすべて“H”
にあり、ビット線BL1はセンスアンプ10Lおよび1
0RのセンスノードNAに接続され、ビット線BL2は
センスアンプ10Lおよび10RのセンスノードNBに
接続されるとともにセンスアンプ12Lおよび12Rの
センスノードNAに接続される。ビット線BL3はセン
スアンプ12Lおよび12RのセンスノードNBに接続
される。これらのビット線BL1、BL2、およびBL
3はすべて所定の電位(中間電位)にプリチャージされ
かつイコライズされている。
うに、分離制御信号および接続制御信号はすべて“H”
にあり、ビット線BL1はセンスアンプ10Lおよび1
0RのセンスノードNAに接続され、ビット線BL2は
センスアンプ10Lおよび10RのセンスノードNBに
接続されるとともにセンスアンプ12Lおよび12Rの
センスノードNAに接続される。ビット線BL3はセン
スアンプ12Lおよび12RのセンスノードNBに接続
される。これらのビット線BL1、BL2、およびBL
3はすべて所定の電位(中間電位)にプリチャージされ
かつイコライズされている。
【0184】メモリセル選択動作が始まると、ロウアド
レスストローブ信号/RASが“L”に立下り、内部ロ
ウアドレスストローブ信号が“H”となる。この内部ロ
ウアドレスストローブ信号の立上りに応答して、内部ロ
ウアドレス信号が取り込まれ、内部ロウアドレス信号が
発生される。この内部ロウアドレス信号の最上位2ビッ
トの値に従って、分離制御信号が選択的に非活性化され
る。
レスストローブ信号/RASが“L”に立下り、内部ロ
ウアドレスストローブ信号が“H”となる。この内部ロ
ウアドレスストローブ信号の立上りに応答して、内部ロ
ウアドレス信号が取り込まれ、内部ロウアドレス信号が
発生される。この内部ロウアドレス信号の最上位2ビッ
トの値に従って、分離制御信号が選択的に非活性化され
る。
【0185】今、図36に示すように、メモリブロック
MG0に含まれるワード線WL0が指定された状態を考
える。この場合には、分離制御信号φD1およびφD3
が“L”となり、分離ゲートDT10がオフ状態とな
り、分割ビット線BL1Lのみがセンスアンプ10Lの
センスノードNAに接続される。同様に分離ゲートDT
aがオフ状態となり、分割ビット線BL2Lがセンスア
ンプ10LのセンスノードNBおよびセンスアンプ12
LのセンスノードNAに接続される。またセンスアンプ
12LのセンスノードNBには分割ビット線BL3Lが
接続される(分離ゲートDT30は分離制御信号φD1
によりオフ状態になる)。このときまた接続制御信号φ
AR、φBR、およびφCRは“L”に設定される。
MG0に含まれるワード線WL0が指定された状態を考
える。この場合には、分離制御信号φD1およびφD3
が“L”となり、分離ゲートDT10がオフ状態とな
り、分割ビット線BL1Lのみがセンスアンプ10Lの
センスノードNAに接続される。同様に分離ゲートDT
aがオフ状態となり、分割ビット線BL2Lがセンスア
ンプ10LのセンスノードNBおよびセンスアンプ12
LのセンスノードNAに接続される。またセンスアンプ
12LのセンスノードNBには分割ビット線BL3Lが
接続される(分離ゲートDT30は分離制御信号φD1
によりオフ状態になる)。このときまた接続制御信号φ
AR、φBR、およびφCRは“L”に設定される。
【0186】この図36に示す構成において、選択ワー
ド線WL0の電位が“H”に立上ると、センスアンプ1
0LのセンスノードNAに分割ビット線BL10上のメ
モリセルMCのデータが伝達され、センスアンプ10L
のセンスノードNBおよびセンスアンプ12Lのセンス
ノードNAには分割ビット線BL2L上のメモリセルの
データが伝達される。分割ビット線BL2Lの長さ(容
量)は分割ビット線BL1Lのそれよりも十分大きい。
したがって、センスアンプ10LのセンスノードNAに
は、センスアンプ10LのセンスノードNBの電位変化
よりも大きい電位変化が生じる。
ド線WL0の電位が“H”に立上ると、センスアンプ1
0LのセンスノードNAに分割ビット線BL10上のメ
モリセルMCのデータが伝達され、センスアンプ10L
のセンスノードNBおよびセンスアンプ12Lのセンス
ノードNAには分割ビット線BL2L上のメモリセルの
データが伝達される。分割ビット線BL2Lの長さ(容
量)は分割ビット線BL1Lのそれよりも十分大きい。
したがって、センスアンプ10LのセンスノードNAに
は、センスアンプ10LのセンスノードNBの電位変化
よりも大きい電位変化が生じる。
【0187】次いで、図37に示すように、接続制御信
号φAL、φBL、φCLをすべて“L”とし、分割ビ
ット線BL1L、BL2L、およびBL3Lをセンスア
ンプ10Lおよび12Lから分離する。次いでセンスア
ンプ活性化信号φSLを活性状態とし、センスアンプ1
0Lおよび12Lによりそれらのセンスノード上の信号
電位を差動的に増幅する。センスアンプ10Lのセンス
ノードNAには分割ビット線BL1L上のメモリセルの
データが保持されており、センスアンプ12Lのセンス
ノードNAには分割ビット線BL2L上のメモリセルの
データが保持されている。
号φAL、φBL、φCLをすべて“L”とし、分割ビ
ット線BL1L、BL2L、およびBL3Lをセンスア
ンプ10Lおよび12Lから分離する。次いでセンスア
ンプ活性化信号φSLを活性状態とし、センスアンプ1
0Lおよび12Lによりそれらのセンスノード上の信号
電位を差動的に増幅する。センスアンプ10Lのセンス
ノードNAには分割ビット線BL1L上のメモリセルの
データが保持されており、センスアンプ12Lのセンス
ノードNAには分割ビット線BL2L上のメモリセルの
データが保持されている。
【0188】リストア動作時においては、図38に示す
ように、接続制御信号φBL、φCLを“H”とし、接
続制御信号φALを“L”とする。これにより、センス
アンプ10LのセンスノードNAが分割ビット線BL1
Lに接続され、センスアンプ12LのセンスノードNA
が分割ビット線BL2Lに接続される。残りの接続制御
信号および分離制御信号はセンス動作時の状態を保持し
ている。
ように、接続制御信号φBL、φCLを“H”とし、接
続制御信号φALを“L”とする。これにより、センス
アンプ10LのセンスノードNAが分割ビット線BL1
Lに接続され、センスアンプ12LのセンスノードNA
が分割ビット線BL2Lに接続される。残りの接続制御
信号および分離制御信号はセンス動作時の状態を保持し
ている。
【0189】これにより、分割ビット線BL1Lおよび
BL2L上の選択されたメモリセルへのリストア動作が
完了する。
BL2L上の選択されたメモリセルへのリストア動作が
完了する。
【0190】メモリブロックMG0に含まれるワード線
が選択された場合、センス動作完了までは、図36およ
び図37に示す動作と同じ動作が実行される。選択され
たワード線が属するグループに従ってリストア動作時に
おけるセンスアンプと分割ビット線の接続態様が異な
る。
が選択された場合、センス動作完了までは、図36およ
び図37に示す動作と同じ動作が実行される。選択され
たワード線が属するグループに従ってリストア動作時に
おけるセンスアンプと分割ビット線の接続態様が異な
る。
【0191】図39(A)に示すように、メモリブロッ
クMG0においてワード線WL1が選択された場合に
は、リストア動作時には、接続制御信号φALおよびφ
CLが“H”に設定され、接続制御信号φBLが“L”
に設定される。これにより、センスアンプ10Lのセン
スノードNBは分割ビット線BL2Lに接続され、セン
スアンプ12LのセンスノードNBは分割ビット線BL
30に接続される。分割ビット線BL2Lの容量(長
さ)は分割ビット線BL30の容量(長さ)よりも大き
い。したがって、センスアンプ10LのセンスノードN
Bには分割ビット線BL2L上のメモリセルへ書込むべ
き信号電位が保持されており、センスアンプ12Lのセ
ンスノードNBには分割ビット線BL30上のメモリセ
ルが保持すべき信号電位が保持されている。したがっ
て、図39(A)に示すように、接続制御信号φALお
よびφCLを“H”にすることによって選択されたメモ
リセルに対し正確にリストア動作を実行することができ
る。
クMG0においてワード線WL1が選択された場合に
は、リストア動作時には、接続制御信号φALおよびφ
CLが“H”に設定され、接続制御信号φBLが“L”
に設定される。これにより、センスアンプ10Lのセン
スノードNBは分割ビット線BL2Lに接続され、セン
スアンプ12LのセンスノードNBは分割ビット線BL
30に接続される。分割ビット線BL2Lの容量(長
さ)は分割ビット線BL30の容量(長さ)よりも大き
い。したがって、センスアンプ10LのセンスノードN
Bには分割ビット線BL2L上のメモリセルへ書込むべ
き信号電位が保持されており、センスアンプ12Lのセ
ンスノードNBには分割ビット線BL30上のメモリセ
ルが保持すべき信号電位が保持されている。したがっ
て、図39(A)に示すように、接続制御信号φALお
よびφCLを“H”にすることによって選択されたメモ
リセルに対し正確にリストア動作を実行することができ
る。
【0192】メモリブロックMG0においてワード線W
L2が選択された場合には、リストア動作時には接続制
御信号φCLが“H”に設定され、接続制御信号φAL
およびφBLは“L”に設定される。これにより、分割
ビット線BL10はセンスアンプ10Lのセンスノード
NAに接続され、分割ビット線BL30はセンスアンプ
12LのセンスノードNBに接続される。これにより、
分割されたメモリセルに対し正確にリストア動作を実行
することができる。
L2が選択された場合には、リストア動作時には接続制
御信号φCLが“H”に設定され、接続制御信号φAL
およびφBLは“L”に設定される。これにより、分割
ビット線BL10はセンスアンプ10Lのセンスノード
NAに接続され、分割ビット線BL30はセンスアンプ
12LのセンスノードNBに接続される。これにより、
分割されたメモリセルに対し正確にリストア動作を実行
することができる。
【0193】メモリブロックMG1に含まれるワード線
が選択された場合には、分離制御信号φD2が“L”に
設定され、分離制御信号φD3が“H”に設定される。
この設定は、先に説明したように、メモリ選択動作開始
時において与えられるロウアドレス信号の最上位2ビッ
トの値により実現される。接続制御信号φAL、φB
L、およびφCLは“H”に設定され、接続制御信号φ
AL、φBLおよびφCLは“L”に設定される。分割
ビット線BL10およびBL11がセンスアンプ10L
のセンスノードNAに接続され、ビット線BL2(BL
2LおよびBL2R)がセンスアンプ10Lのセンスノ
ードNBおよびセンスアンプ12LのセンスノードNA
に接続される。センスアンプ12LのセンスノードNB
には、分割ビット線BL30およびBL31が接続され
る。
が選択された場合には、分離制御信号φD2が“L”に
設定され、分離制御信号φD3が“H”に設定される。
この設定は、先に説明したように、メモリ選択動作開始
時において与えられるロウアドレス信号の最上位2ビッ
トの値により実現される。接続制御信号φAL、φB
L、およびφCLは“H”に設定され、接続制御信号φ
AL、φBLおよびφCLは“L”に設定される。分割
ビット線BL10およびBL11がセンスアンプ10L
のセンスノードNAに接続され、ビット線BL2(BL
2LおよびBL2R)がセンスアンプ10Lのセンスノ
ードNBおよびセンスアンプ12LのセンスノードNA
に接続される。センスアンプ12LのセンスノードNB
には、分割ビット線BL30およびBL31が接続され
る。
【0194】この接続形態は、分割ビット線BL10お
よびBL11を分割ビット線BL1Lとし、かつ分割ビ
ット線BL30およびBL31を分割ビット線BL3L
とすれば、図1に示す第1の実施例の分割ビット線とセ
ンスアンプの接続形態と同じである。したがって、この
メモリブロックMG1に含まれるワード線が選択された
場合には、第1の実施例の場合と同様にして、センスお
よびリストア動作が実行される。すなわち、センス動作
時においては、図37に示すように、接続制御信号φA
Lおよび、φBLおよびφCLが“L”に設定され、セ
ンスアンプ10Lおよび12Lは、分割ビット線BL1
L、BL3Lおよびビット線BL2から切り離されてセ
ンス動作が実行される。リストア動作時においては、メ
モリブロックMG1に含まれるワード線が属するグルー
プに従って接続形態が異なる。このリストア動作時の接
続形態は図38、図39(A)および図39(B)にそ
れぞれ示すものと同じである。単に分離制御信号の状態
が異なっているだけである。したがってその説明は省略
する。
よびBL11を分割ビット線BL1Lとし、かつ分割ビ
ット線BL30およびBL31を分割ビット線BL3L
とすれば、図1に示す第1の実施例の分割ビット線とセ
ンスアンプの接続形態と同じである。したがって、この
メモリブロックMG1に含まれるワード線が選択された
場合には、第1の実施例の場合と同様にして、センスお
よびリストア動作が実行される。すなわち、センス動作
時においては、図37に示すように、接続制御信号φA
Lおよび、φBLおよびφCLが“L”に設定され、セ
ンスアンプ10Lおよび12Lは、分割ビット線BL1
L、BL3Lおよびビット線BL2から切り離されてセ
ンス動作が実行される。リストア動作時においては、メ
モリブロックMG1に含まれるワード線が属するグルー
プに従って接続形態が異なる。このリストア動作時の接
続形態は図38、図39(A)および図39(B)にそ
れぞれ示すものと同じである。単に分離制御信号の状態
が異なっているだけである。したがってその説明は省略
する。
【0195】メモリブロックMG2のワード線WLが選
択された場合には、図41に示すように、分離制御信号
φD1、φD3、およびφD4が“H”を維持し、分離
制御信号φD2が“L”に設定される。接続制御信号に
ついては、接続制御信号φAL、φBL、φCLが
“L”に設定され、接続制御信号φAR、φBR、およ
びφCRが“H”に設定される。分割ビット線BL1R
がセンスアンプ10RのセンスノードNAに接続され
る。ビット線BL2がセンスアンプ10Rのセンスノー
ドNBおよびセンスアンプ12RのセンスノードNAに
接続される。分割BL3Rはセンスアンプ12Rのセン
スノードNBに接続される。
択された場合には、図41に示すように、分離制御信号
φD1、φD3、およびφD4が“H”を維持し、分離
制御信号φD2が“L”に設定される。接続制御信号に
ついては、接続制御信号φAL、φBL、φCLが
“L”に設定され、接続制御信号φAR、φBR、およ
びφCRが“H”に設定される。分割ビット線BL1R
がセンスアンプ10RのセンスノードNAに接続され
る。ビット線BL2がセンスアンプ10Rのセンスノー
ドNBおよびセンスアンプ12RのセンスノードNAに
接続される。分割BL3Rはセンスアンプ12Rのセン
スノードNBに接続される。
【0196】この後、センスアンプ10Rおよび12R
によるセンス動作およびリストア動作が実行される。こ
のセンス動作およびリストア動作は第1の実施例におけ
る場合と同様である。メモリブロックMG2において選
択されたワード線WLが含まれるグループ(WL3n、
WL(3n+1)およびWL(3n+2))に従ってリ
ストア動作時の接続形態が決定される。このリストア動
作時の接続形態は第1の実施例の場合と同様である。
によるセンス動作およびリストア動作が実行される。こ
のセンス動作およびリストア動作は第1の実施例におけ
る場合と同様である。メモリブロックMG2において選
択されたワード線WLが含まれるグループ(WL3n、
WL(3n+1)およびWL(3n+2))に従ってリ
ストア動作時の接続形態が決定される。このリストア動
作時の接続形態は第1の実施例の場合と同様である。
【0197】図42に、メモリブロックMG3のメモリ
セルが選択されたときのセンスアンプとビット線の接続
態様を示す。メモリブロックMG3に含まれるワード線
(またはメモリセル)が選択された場合には、分離制御
信号φD3およびφD4が“L”に設定される。分離制
御信号φD1およびφD2は“H”を維持する。接続制
御信号φAR、φBR、およびφCRが“H”となり、
接続制御信号φAL、φBLおよびφCLは“L”に設
定される。分割ビット線BL1はセンスアンプ10Rの
センスノードNAに接続されて分割ビット線BL2Rは
センスアンプ10RのセンスノードNBおよびセンスア
ンプ12RのセンスノードNAに接続される。分割ビッ
ト線BL33はセンスアンプ12RのセンスノードNB
に接続される。分割ビット線BL13と分割ビット線B
L10〜BL12は分離され、分割ビット線BL33は
分割ビット線BL30〜BL32と分離される。この接
続態様においても、分割ビット線BL2Rの容量(長
さ)は分割ビット線BL13およびBL33のそれより
も大きいため、センスアンプ10Rおよび12Rにより
正確にセンスおよびリストア動作を実行することができ
る。リストア動作時におけるセンスアンプ10R、およ
び12Rと分割ビット線BL13、BL2RおよびBL
33の接続は、図31および図39(A)および(B)
に示す接続制御信号φAL、φBL、およびφCLをそ
れぞれ接続制御信号φAR、φBR、およびφCRに置
換えることにより実現される。
セルが選択されたときのセンスアンプとビット線の接続
態様を示す。メモリブロックMG3に含まれるワード線
(またはメモリセル)が選択された場合には、分離制御
信号φD3およびφD4が“L”に設定される。分離制
御信号φD1およびφD2は“H”を維持する。接続制
御信号φAR、φBR、およびφCRが“H”となり、
接続制御信号φAL、φBLおよびφCLは“L”に設
定される。分割ビット線BL1はセンスアンプ10Rの
センスノードNAに接続されて分割ビット線BL2Rは
センスアンプ10RのセンスノードNBおよびセンスア
ンプ12RのセンスノードNAに接続される。分割ビッ
ト線BL33はセンスアンプ12RのセンスノードNB
に接続される。分割ビット線BL13と分割ビット線B
L10〜BL12は分離され、分割ビット線BL33は
分割ビット線BL30〜BL32と分離される。この接
続態様においても、分割ビット線BL2Rの容量(長
さ)は分割ビット線BL13およびBL33のそれより
も大きいため、センスアンプ10Rおよび12Rにより
正確にセンスおよびリストア動作を実行することができ
る。リストア動作時におけるセンスアンプ10R、およ
び12Rと分割ビット線BL13、BL2RおよびBL
33の接続は、図31および図39(A)および(B)
に示す接続制御信号φAL、φBL、およびφCLをそ
れぞれ接続制御信号φAR、φBR、およびφCRに置
換えることにより実現される。
【0198】接続制御信号φAL、φBL、およびφC
L、φAR、φBRおよびφCRの状態は、分割された
メモリセル(ワード線)がメモリブロックMG0および
MG1、ならびにメモリブロックMG2およびMG3の
いずれのブロックに含まれるかにより決定される。この
構成は、ロウアドレス信号の最下位ビットを用いて実現
することができ、第1の実施例における接続制御信号発
生回路(図15および図16参照)を利用することがで
きる。
L、φAR、φBRおよびφCRの状態は、分割された
メモリセル(ワード線)がメモリブロックMG0および
MG1、ならびにメモリブロックMG2およびMG3の
いずれのブロックに含まれるかにより決定される。この
構成は、ロウアドレス信号の最下位ビットを用いて実現
することができ、第1の実施例における接続制御信号発
生回路(図15および図16参照)を利用することがで
きる。
【0199】またデータの入出力の構成も図18を参照
して説明した第1の実施例の構成を利用することができ
る。
して説明した第1の実施例の構成を利用することができ
る。
【0200】図43に、分離制御信号の論理および分離
制御信号発生回路の構成の一例を示す。図43(A)に
示すように、上位2ビットのアドレス信号An、An-1
の値に従って、分離制御信号φD1〜φD4が選択的に
活性化/非活性化される。上位2ビットのアドレス信号
が(1,1)のときにはメモリブロックMG0が指定さ
れる。このときに、分離制御信号φD1およびφD3が
“L”となる。上位2ビットのアドレス信号An、およ
びAn-1が(1,0)および(0,1)であり、メモリ
ブロックMG1およびMG2が指定された場合には、分
離制御信号φD2が“L”となる。2ビットアドレス信
号AnおよびAn-1が(0,0)の場合には、メモリブ
ロックMB3が選択されており、この場合には、論理制
御信号φD3およびφD4が“L”となる。
制御信号発生回路の構成の一例を示す。図43(A)に
示すように、上位2ビットのアドレス信号An、An-1
の値に従って、分離制御信号φD1〜φD4が選択的に
活性化/非活性化される。上位2ビットのアドレス信号
が(1,1)のときにはメモリブロックMG0が指定さ
れる。このときに、分離制御信号φD1およびφD3が
“L”となる。上位2ビットのアドレス信号An、およ
びAn-1が(1,0)および(0,1)であり、メモリ
ブロックMG1およびMG2が指定された場合には、分
離制御信号φD2が“L”となる。2ビットアドレス信
号AnおよびAn-1が(0,0)の場合には、メモリブ
ロックMB3が選択されており、この場合には、論理制
御信号φD3およびφD4が“L”となる。
【0201】図43(B)に示すように、分離制御信号
発生回路は、アドレス信号ビットAnおよびAn-1を受
けるNOR回路302と、アドレス信号ビットAnおよ
びAn-1を受ける2入力EXNOR回路304と、アド
レス信号ビットAnおよびAn−1を受ける2入力NA
ND回路306と、EXNOR回路304の出力を反転
するインバータ回路308と、NOR回路302の出力
と反転内部ロウアドレスストローブ信号/φRASを受
ける2入力OR回路305と、インバータ回路308の
出力と反転内部ロウアドレスストローブ信号/φRAS
を受ける2入力OR回路312と、EXNOR回路30
4の出力と反転内部ロウアドレスストローブ信号/φR
ASを受ける2入力OR回路314と、反転内部ロウア
ドレスストローブ信号/φRASとNAND回路306
の出力を受けるOR回路316を含む。
発生回路は、アドレス信号ビットAnおよびAn-1を受
けるNOR回路302と、アドレス信号ビットAnおよ
びAn-1を受ける2入力EXNOR回路304と、アド
レス信号ビットAnおよびAn−1を受ける2入力NA
ND回路306と、EXNOR回路304の出力を反転
するインバータ回路308と、NOR回路302の出力
と反転内部ロウアドレスストローブ信号/φRASを受
ける2入力OR回路305と、インバータ回路308の
出力と反転内部ロウアドレスストローブ信号/φRAS
を受ける2入力OR回路312と、EXNOR回路30
4の出力と反転内部ロウアドレスストローブ信号/φR
ASを受ける2入力OR回路314と、反転内部ロウア
ドレスストローブ信号/φRASとNAND回路306
の出力を受けるOR回路316を含む。
【0202】OR回路310から分離制御信号φD4が
出力される。OR回路312から分離制御信号φD3が
出力される。OR回路314から分離制御信号φD2が
出力される。OR回路316から分離制御信号φD1が
出力される。OR回路310、312および316のそ
れぞれの一方入力に反転内部ロウアドレスストローブ信
号/φRASを与えているのは、スタンバイ時において
分離制御信号φD1〜φD4をすべて“H”に設定する
ためである。
出力される。OR回路312から分離制御信号φD3が
出力される。OR回路314から分離制御信号φD2が
出力される。OR回路316から分離制御信号φD1が
出力される。OR回路310、312および316のそ
れぞれの一方入力に反転内部ロウアドレスストローブ信
号/φRASを与えているのは、スタンバイ時において
分離制御信号φD1〜φD4をすべて“H”に設定する
ためである。
【0203】[実施例4]図44は、この発明の第4の
実施例である半導体記憶装置の要部の構成を示す図であ
る。図44において、メモリセルアレイは図56に示す
従来の半導体記憶装置と同様の構成を備える。すなわ
ち、3本のビット線が組をなすように配置され、1つの
ビット線の組において1本のワード線と2つのビット線
の交差部にメモリセルMCが配置される。図44におい
ては、4本のワード線WL0〜WL3と、3本のビット
線BL1〜BL3を代表的に示す。ワード線WL0とビ
ット線BL1およびBL2との交差部にそれぞれメモリ
セルMCが配置される。ワード線WL1とビット線BL
2およびBL3の交差部にそれぞれメモリセルMCが配
置される。ワード線WL2とビット線BL1およびBL
3の交差部にメモリセルMCが配置される。ワード線W
L3は、ワード線WL0と同じメモリセル配置を備え
る。すなわち、ワード線も同様に3つのグループに分割
される。
実施例である半導体記憶装置の要部の構成を示す図であ
る。図44において、メモリセルアレイは図56に示す
従来の半導体記憶装置と同様の構成を備える。すなわ
ち、3本のビット線が組をなすように配置され、1つの
ビット線の組において1本のワード線と2つのビット線
の交差部にメモリセルMCが配置される。図44におい
ては、4本のワード線WL0〜WL3と、3本のビット
線BL1〜BL3を代表的に示す。ワード線WL0とビ
ット線BL1およびBL2との交差部にそれぞれメモリ
セルMCが配置される。ワード線WL1とビット線BL
2およびBL3の交差部にそれぞれメモリセルMCが配
置される。ワード線WL2とビット線BL1およびBL
3の交差部にメモリセルMCが配置される。ワード線W
L3は、ワード線WL0と同じメモリセル配置を備え
る。すなわち、ワード線も同様に3つのグループに分割
される。
【0204】ワード線WL0〜WL3それぞれに対応し
て、与えられたアドレス信号Xi,j,k(Xi,Xj
およびXkのプリデコード信号)に従ってワード線選択
信号を発生する単位ロウデコーダRD0〜RD3と、単
位ロウデコーダRD0〜RD3それぞれに対応して設け
られ、対応の単位ロウデコーダの出力信号に応答して対
応のワード線WL0〜WL3へワード線駆動信号を伝達
するワード線ドライブ回路WD0〜WD3が設けられ
る。
て、与えられたアドレス信号Xi,j,k(Xi,Xj
およびXkのプリデコード信号)に従ってワード線選択
信号を発生する単位ロウデコーダRD0〜RD3と、単
位ロウデコーダRD0〜RD3それぞれに対応して設け
られ、対応の単位ロウデコーダの出力信号に応答して対
応のワード線WL0〜WL3へワード線駆動信号を伝達
するワード線ドライブ回路WD0〜WD3が設けられ
る。
【0205】単位ロウデコーダRD0〜RD3の各々
は、アドレス信号(プリデコード信号)Xi,Xjおよ
びXkを受けるNANDゲート300と、NANDゲー
ト300の出力信号を受けるインバータ301と、イン
バータ301の出力信号を受けるインバータ302を含
む。ワード線ドライブ回路WD0〜WD3の各々は、p
チャネルMOSトランジスタPQとnチャネルMOSト
ランジスタNQとから構成されるインバータで構成され
る。pチャネルMOSトランジスタPQのソースへは高
電圧Vppが印加される。これにより、選択ワード線へ
は高電圧Vpp(電源電圧Vccよりも高い電圧レベ
ル)のワード線駆動信号が伝達される。この高電圧Vp
pをワード線駆動信号として伝達する構成の場合、ワー
ドドライバWD0〜WD3の各々が、いわゆる「ハーフ
ラッチ」の構成を有し、対応のワード線上の電圧が接地
電位レベルのときに導通して高電圧Vppをワード線ド
ライブ回路の入力部へ伝達するpチャネルMOSトラン
ジスタが設けられてもよい。またこれに代えて、単位ロ
ウデコーダRD0〜RD3の各々が、高電圧Vppを一
方動作電源電圧として動作する構成が利用されてもよ
い。
は、アドレス信号(プリデコード信号)Xi,Xjおよ
びXkを受けるNANDゲート300と、NANDゲー
ト300の出力信号を受けるインバータ301と、イン
バータ301の出力信号を受けるインバータ302を含
む。ワード線ドライブ回路WD0〜WD3の各々は、p
チャネルMOSトランジスタPQとnチャネルMOSト
ランジスタNQとから構成されるインバータで構成され
る。pチャネルMOSトランジスタPQのソースへは高
電圧Vppが印加される。これにより、選択ワード線へ
は高電圧Vpp(電源電圧Vccよりも高い電圧レベ
ル)のワード線駆動信号が伝達される。この高電圧Vp
pをワード線駆動信号として伝達する構成の場合、ワー
ドドライバWD0〜WD3の各々が、いわゆる「ハーフ
ラッチ」の構成を有し、対応のワード線上の電圧が接地
電位レベルのときに導通して高電圧Vppをワード線ド
ライブ回路の入力部へ伝達するpチャネルMOSトラン
ジスタが設けられてもよい。またこれに代えて、単位ロ
ウデコーダRD0〜RD3の各々が、高電圧Vppを一
方動作電源電圧として動作する構成が利用されてもよ
い。
【0206】ワード線WL0〜WL3のそれぞれのグル
ープに対応して3本の信号線SG0〜SG2が設けられ
る。信号線SG0〜SG2上の信号T0〜T2により、
いずれのグループのワード線が選択されたかを識別す
る。この選択ワード線グループを識別するために、ワー
ド線WL0〜WL3それぞれに対応してグループ検出用
のトランジスタ素子DT0〜DT3が設けられる。トラ
ンジスタ素子DT0〜DT3の各々は、nチャネルMO
Sトランジスタで構成され、対応の単位ロウデコーダに
含まれるインバータ301の出力信号をそのゲートに受
け、対応のワード線が属するグループに対応する信号線
を接地電位レベルへ放電する。すなわちトランジスタ素
子DT0は、導通時、信号線SG0を接地電位レベルへ
放電し、トランジスタ素子DT1は、導通時、信号線S
G1を接地電位レベルへ放電し、トランジスタ素子DT
2は、信号線SG2を接地電位レベルへ放電し、トラン
ジスタ素子DT3は、信号線SG0を接地電位レベルへ
放電する。
ープに対応して3本の信号線SG0〜SG2が設けられ
る。信号線SG0〜SG2上の信号T0〜T2により、
いずれのグループのワード線が選択されたかを識別す
る。この選択ワード線グループを識別するために、ワー
ド線WL0〜WL3それぞれに対応してグループ検出用
のトランジスタ素子DT0〜DT3が設けられる。トラ
ンジスタ素子DT0〜DT3の各々は、nチャネルMO
Sトランジスタで構成され、対応の単位ロウデコーダに
含まれるインバータ301の出力信号をそのゲートに受
け、対応のワード線が属するグループに対応する信号線
を接地電位レベルへ放電する。すなわちトランジスタ素
子DT0は、導通時、信号線SG0を接地電位レベルへ
放電し、トランジスタ素子DT1は、導通時、信号線S
G1を接地電位レベルへ放電し、トランジスタ素子DT
2は、信号線SG2を接地電位レベルへ放電し、トラン
ジスタ素子DT3は、信号線SG0を接地電位レベルへ
放電する。
【0207】単位ロウデコーダRD0〜RD3において
は、対応のワード線が指定されたとき、NANDゲート
300の出力信号がLレベルとされ、インバータ301
の出力信号がHレベルとなる。したがって、選択された
ワード線に対応して設けられたトランジスタ素子DT
(DT0〜DT3)が導通し、対応の信号線SG(SG
0〜SG2)の電位が接地電位レベルへ放電される。
は、対応のワード線が指定されたとき、NANDゲート
300の出力信号がLレベルとされ、インバータ301
の出力信号がHレベルとなる。したがって、選択された
ワード線に対応して設けられたトランジスタ素子DT
(DT0〜DT3)が導通し、対応の信号線SG(SG
0〜SG2)の電位が接地電位レベルへ放電される。
【0208】信号線SG0〜SG2が、選択時に接地電
位レベルへ放電されるのを可能とするために、信号線S
G0〜SG2それぞれに対し、プリチャージ信号CRに
応答して導通し、電源電圧Vccを対応の信号線SG0
〜SG2へ伝達するpチャネルMOSトランジスタPR
T0〜PRT2が設けられる。プリチャージ信号CR
は、スタンバイサイクル時においてLレベルとされ、ト
ランジスタPRT0〜PRT2をオン状態とする。次に
動作について、その動作波形図である図45を参照して
説明する。
位レベルへ放電されるのを可能とするために、信号線S
G0〜SG2それぞれに対し、プリチャージ信号CRに
応答して導通し、電源電圧Vccを対応の信号線SG0
〜SG2へ伝達するpチャネルMOSトランジスタPR
T0〜PRT2が設けられる。プリチャージ信号CR
は、スタンバイサイクル時においてLレベルとされ、ト
ランジスタPRT0〜PRT2をオン状態とする。次に
動作について、その動作波形図である図45を参照して
説明する。
【0209】外部ロウアドレスストローブ信号/RAS
がHレベルのスタンバイ時においては、プリチャージ信
号CRはLレベルにあり、トランジスタPRT0〜PR
T2がオン状態にあり、信号線SG0〜SG2上の信号
T0〜T2はすべてHレベルにある。
がHレベルのスタンバイ時においては、プリチャージ信
号CRはLレベルにあり、トランジスタPRT0〜PR
T2がオン状態にあり、信号線SG0〜SG2上の信号
T0〜T2はすべてHレベルにある。
【0210】単位ロウデコーダRD0〜RD3は、スタ
ンバイ時においては、Hレベルの信号をワード線ドライ
ブ回路WD0〜WD3へ与える。すなわち、インバータ
301の出力信号はLレベルであり、トランジスタ素子
DT0〜DT3はすべてオフ状態にある。
ンバイ時においては、Hレベルの信号をワード線ドライ
ブ回路WD0〜WD3へ与える。すなわち、インバータ
301の出力信号はLレベルであり、トランジスタ素子
DT0〜DT3はすべてオフ状態にある。
【0211】メモリサイクルが始まると、外部ロウアド
レスストローブ信号/RASが活性状態の“L”とな
り、応じてプリチャージ信号CRが非活性状態のHレベ
ルへ立上がる。これにより、トランジスタPRT0〜P
RT2がすべてオフ状態となり、信号線SG0〜SG2
は電源電圧Vccレベルのフローティング状態とされ
る。
レスストローブ信号/RASが活性状態の“L”とな
り、応じてプリチャージ信号CRが非活性状態のHレベ
ルへ立上がる。これにより、トランジスタPRT0〜P
RT2がすべてオフ状態となり、信号線SG0〜SG2
は電源電圧Vccレベルのフローティング状態とされ
る。
【0212】図示しないロウアドレスバッファから(プ
リデコーダを介して)内部アドレス信号(プリデコード
信号)Xi、XjおよびXkが単位ロウデコーダRD0
〜RD3へ与えられ、デコード動作が行なわれる。今、
ワード線WL0が選択されたと仮定する。このときに
は、単位ロウデコーダRD0の出力信号がLレベルとな
り、ワード線ドライブ回路WD0のpチャネルMOSト
ランジスタPQがオン状態となり、ワード線WL0上に
は高電圧Vppレベルのワード線駆動信号が伝達され
る。このワード線電位立上げ動作と並行して、単位ロウ
デコーダRD0のインバータ301の出力信号により、
トランジスタ素子DT0がオン状態となり、信号線SG
0を接地電位レベルへ放電し、ワード線グループ特定信
号T0が活性状態のLレベルとされる。
リデコーダを介して)内部アドレス信号(プリデコード
信号)Xi、XjおよびXkが単位ロウデコーダRD0
〜RD3へ与えられ、デコード動作が行なわれる。今、
ワード線WL0が選択されたと仮定する。このときに
は、単位ロウデコーダRD0の出力信号がLレベルとな
り、ワード線ドライブ回路WD0のpチャネルMOSト
ランジスタPQがオン状態となり、ワード線WL0上に
は高電圧Vppレベルのワード線駆動信号が伝達され
る。このワード線電位立上げ動作と並行して、単位ロウ
デコーダRD0のインバータ301の出力信号により、
トランジスタ素子DT0がオン状態となり、信号線SG
0を接地電位レベルへ放電し、ワード線グループ特定信
号T0が活性状態のLレベルとされる。
【0213】残りの単位ロウデコーダRD1〜RD3に
おいては、インバータ301の出力信号はLレベルであ
り、トランジスタ素子DT1〜DT3はオフ状態であ
り、またワード線ドライブ回路WD1〜WD3では、H
レベルの信号を受けてnチャネルMOSトランジスタN
Qがオン状態となり、ワード線WL1〜WL3の電位は
接地電位レベルにある。
おいては、インバータ301の出力信号はLレベルであ
り、トランジスタ素子DT1〜DT3はオフ状態であ
り、またワード線ドライブ回路WD1〜WD3では、H
レベルの信号を受けてnチャネルMOSトランジスタN
Qがオン状態となり、ワード線WL1〜WL3の電位は
接地電位レベルにある。
【0214】この信号線SG0上の信号T0に従って、
図56に示す制御信号φ1〜φ6が発生される。ワード
線選択動作と並行して選択ワード線グループが特定され
るため、センスアンプとビット線との接続タイミングを
早くすることができ、応じてセンス動作開始タイミング
を早くすることができる。このセンスアンプとビット線
(図44には示さず)とビット線BL1〜BL3との接
続は、図56に参照して説明した動作と同じである。セ
ンスアンプへ、選択されたメモリセルのデータを伝達し
た後、センスアンプとビット線とを切離してセンス動作
が行なわれる。
図56に示す制御信号φ1〜φ6が発生される。ワード
線選択動作と並行して選択ワード線グループが特定され
るため、センスアンプとビット線との接続タイミングを
早くすることができ、応じてセンス動作開始タイミング
を早くすることができる。このセンスアンプとビット線
(図44には示さず)とビット線BL1〜BL3との接
続は、図56に参照して説明した動作と同じである。セ
ンスアンプへ、選択されたメモリセルのデータを伝達し
た後、センスアンプとビット線とを切離してセンス動作
が行なわれる。
【0215】リストア動作時において、図示しない3ウ
ェイデコーダの出力信号により、ビット線とセンスアン
プとが接続される。またデータ入出力のための列選択の
3ウェイデコーダの出力信号に従って行なわれる。3ウ
ェイデコーダは、アドレス信号をデコードして、ワード
線グループを特定する。この場合、3ウェイデコーダの
出力信号が用いられるのは、センス動作が完了した後の
データの書込/読出を行なう時またはリストア動作時で
あり、十分な時間的余裕があり、3ウェイデコーダを用
いても、何らアクセス時間に悪影響をもたらすことなく
データの書込/読出を行なうことができる。この3ウェ
イデコーダに従ってデータの書込/読出を行なう構成
は、先に図56を参照して説明したものと同様である。
このとき、3ウェイデコーダの出力信号を用いることな
く、単に信号線SG0〜SG2上のワード線グループ特
定信号T0〜T2に従ってリストア動作時およびデータ
書込/読出時のビット線とセンスアンプの接続態様が決
定される構成が利用されてもよい。
ェイデコーダの出力信号により、ビット線とセンスアン
プとが接続される。またデータ入出力のための列選択の
3ウェイデコーダの出力信号に従って行なわれる。3ウ
ェイデコーダは、アドレス信号をデコードして、ワード
線グループを特定する。この場合、3ウェイデコーダの
出力信号が用いられるのは、センス動作が完了した後の
データの書込/読出を行なう時またはリストア動作時で
あり、十分な時間的余裕があり、3ウェイデコーダを用
いても、何らアクセス時間に悪影響をもたらすことなく
データの書込/読出を行なうことができる。この3ウェ
イデコーダに従ってデータの書込/読出を行なう構成
は、先に図56を参照して説明したものと同様である。
このとき、3ウェイデコーダの出力信号を用いることな
く、単に信号線SG0〜SG2上のワード線グループ特
定信号T0〜T2に従ってリストア動作時およびデータ
書込/読出時のビット線とセンスアンプの接続態様が決
定される構成が利用されてもよい。
【0216】以上のように、この第4の実施例の構成に
従えば、ワード線のグループそれぞれに対応して信号線
を設け、単位ロウデコーダの出力信号に従って選択ワー
ド線に対応する信号線の電位を所定電位レベルに駆動し
ているため、何ら複雑なデコード動作を必要とすること
なく高速で選択ワード線のグループを特定することがで
き、ビット線とセンスアンプの接続を速いタイミングで
行なうことができ、高速アクセスを実現することができ
る。
従えば、ワード線のグループそれぞれに対応して信号線
を設け、単位ロウデコーダの出力信号に従って選択ワー
ド線に対応する信号線の電位を所定電位レベルに駆動し
ているため、何ら複雑なデコード動作を必要とすること
なく高速で選択ワード線のグループを特定することがで
き、ビット線とセンスアンプの接続を速いタイミングで
行なうことができ、高速アクセスを実現することができ
る。
【0217】[変更例1]図46は、この発明の第4の
実施例の第1の変更例の要部の構成を示す図である。図
46に示す構成においては、ワード線ドライブ回路WD
0〜WD3に近接して信号線SG0〜SG2が配設さ
れ、またワード線ドライブ回路WD0〜WD3に近接し
てトランジスタ素子DT0〜DT3が配設される。トラ
ンジスタ素子DT0〜DT3は、対応のワード線WL0
〜WL3上の電位に応答して導通し、各対応のワード線
のグループに対応する信号線を接地電位レベルへと放電
する。単位ロウデコーダRD0〜RD3およびワード線
ドライブ回路WD0〜WD3の構成は図44に示す構成
と同じである。
実施例の第1の変更例の要部の構成を示す図である。図
46に示す構成においては、ワード線ドライブ回路WD
0〜WD3に近接して信号線SG0〜SG2が配設さ
れ、またワード線ドライブ回路WD0〜WD3に近接し
てトランジスタ素子DT0〜DT3が配設される。トラ
ンジスタ素子DT0〜DT3は、対応のワード線WL0
〜WL3上の電位に応答して導通し、各対応のワード線
のグループに対応する信号線を接地電位レベルへと放電
する。単位ロウデコーダRD0〜RD3およびワード線
ドライブ回路WD0〜WD3の構成は図44に示す構成
と同じである。
【0218】図46においては、さらに、ビット線BL
1〜BL3に対して設けられるセンスアンプSAおよび
ゲート回路TGを示す。ゲート回路TGは、図56に示
すトランジスタTG1〜TG3に対応し、制御信号φ1
〜φ3に応答して関連の3本のビット線BL1〜BL3
のうち、1本のメモリセルデータが伝達されるビット線
と1本の基準ビット線とを選択してセンスアンプSAに
接続する。この制御信号φ1〜φ3は、センス動作時に
おいては、信号線SG0〜SG2上の信号T0〜T2に
従って発生される。信号線SG0〜SG2に対してはそ
れぞれプリチャージ信号CRに応答して電源電圧Vcc
を伝達するプリチャージ用のトランジスタPRT0〜P
RT2が設けられる。
1〜BL3に対して設けられるセンスアンプSAおよび
ゲート回路TGを示す。ゲート回路TGは、図56に示
すトランジスタTG1〜TG3に対応し、制御信号φ1
〜φ3に応答して関連の3本のビット線BL1〜BL3
のうち、1本のメモリセルデータが伝達されるビット線
と1本の基準ビット線とを選択してセンスアンプSAに
接続する。この制御信号φ1〜φ3は、センス動作時に
おいては、信号線SG0〜SG2上の信号T0〜T2に
従って発生される。信号線SG0〜SG2に対してはそ
れぞれプリチャージ信号CRに応答して電源電圧Vcc
を伝達するプリチャージ用のトランジスタPRT0〜P
RT2が設けられる。
【0219】この図46に示す構成において、その動作
は図44に示す構成と同じである。単に、トランジスタ
素子DT0〜DT3のゲート(制御電極)が単位ロウデ
コーダの出力信号を受けるかわりに対応のワード線上の
電位を受ける点が異なっているだけである。この図46
に示す構成においても、ワード線ドライブ回路WD0〜
WD3に近接してトランジスタ素子DT0〜DT3が配
設されており、高速で選択ワード線に対応して設けられ
たトランジスタ素子DT(DT0〜DT3)をオン状態
とすることができ、応じて高速でワード線グループ特定
信号T(T0〜T2)を活性状態(Lレベル)に設定す
ることができる。
は図44に示す構成と同じである。単に、トランジスタ
素子DT0〜DT3のゲート(制御電極)が単位ロウデ
コーダの出力信号を受けるかわりに対応のワード線上の
電位を受ける点が異なっているだけである。この図46
に示す構成においても、ワード線ドライブ回路WD0〜
WD3に近接してトランジスタ素子DT0〜DT3が配
設されており、高速で選択ワード線に対応して設けられ
たトランジスタ素子DT(DT0〜DT3)をオン状態
とすることができ、応じて高速でワード線グループ特定
信号T(T0〜T2)を活性状態(Lレベル)に設定す
ることができる。
【0220】またこの図46に示す構成の場合、トラン
ジスタ素子DT0〜DT3はメモリセルMCに含まれる
アクセストランジスタと同じトランジスタを用いて構成
することができ、メモリアレイにおけるメモリセルのト
ランジスタと同じレイアウトパターンを繰返して形成す
ることができる。
ジスタ素子DT0〜DT3はメモリセルMCに含まれる
アクセストランジスタと同じトランジスタを用いて構成
することができ、メモリアレイにおけるメモリセルのト
ランジスタと同じレイアウトパターンを繰返して形成す
ることができる。
【0221】また、信号線SG0〜SG2とはビット線
BL1〜BL3と同じレベルの配線層を用いて形成する
ことができ、何ら余分の製造工程をもたらすことはな
い。
BL1〜BL3と同じレベルの配線層を用いて形成する
ことができ、何ら余分の製造工程をもたらすことはな
い。
【0222】[変更例2]図47は、この発明の第4の
実施例の第2の変更例を示す図である。この図47に示
す構成においては、トランジスタ素子DT0〜DT3
は、ワード線WL0〜WL3の終端部に配置される。こ
れに合わせて、また信号線SG0〜SG2もメモリアレ
イ340の外部に配置される。他の構成は、図46に示
すものと同じであり、対応する部分には同じ参照番号を
付す。
実施例の第2の変更例を示す図である。この図47に示
す構成においては、トランジスタ素子DT0〜DT3
は、ワード線WL0〜WL3の終端部に配置される。こ
れに合わせて、また信号線SG0〜SG2もメモリアレ
イ340の外部に配置される。他の構成は、図46に示
すものと同じであり、対応する部分には同じ参照番号を
付す。
【0223】この図47に示す構成の動作は、図46に
示す構成の動作と同じである。トランジスタ素子DT0
〜DT3および信号線SG0〜SG2をメモリセルアレ
イ340の外部に配置することにより、メモリセルアレ
イ340内におけるレイアウトパターンに対する影響が
抑制される。またメモリセルアレイ340の外部に信号
線SG0〜SG2を配置するため、この信号線SG0〜
SG2のレイアウトの自由度を大きくでき、信号線SG
0〜SG2のレイアウトが容易となり、応じてトランジ
スタPRT0〜PRT2のレイアウトも容易となる。
示す構成の動作と同じである。トランジスタ素子DT0
〜DT3および信号線SG0〜SG2をメモリセルアレ
イ340の外部に配置することにより、メモリセルアレ
イ340内におけるレイアウトパターンに対する影響が
抑制される。またメモリセルアレイ340の外部に信号
線SG0〜SG2を配置するため、この信号線SG0〜
SG2のレイアウトの自由度を大きくでき、信号線SG
0〜SG2のレイアウトが容易となり、応じてトランジ
スタPRT0〜PRT2のレイアウトも容易となる。
【0224】[変更例3]図48は、この発明の第4の
実施例の第3の変更例の構成を示す図である。図48に
示す構成においては、信号線SG0〜SG2およびトラ
ンジスタ素子DT0〜DT3は、メモリセルアレイ34
0に含まれるワード線シャント領域WSR内に配置され
る。他の構成は図46の構成と同じである。ワード線シ
ャント領域WSR内においては、低抵抗導体であり、ワ
ード線ドライブ回路WD0〜WD3からのワード線駆動
信号を伝達する上層の導電層と、メモリセルのアクセス
トランジスタのゲートを構成するたとえばポリシリコン
で構成されるゲート電極とがコンタクトにより接続され
る(図48においてはこのコンタクト領域は示さず)。
上層の低抵抗配線層と下層のゲート電極層とがコンタク
トされる領域においては、メモリセルは存在しない。こ
のワード線シャント領域WSRにトランジスタ素子DT
0〜DT3を配置することにより、メモリセルアレイ3
40の占有面積の増加を抑制することができる。
実施例の第3の変更例の構成を示す図である。図48に
示す構成においては、信号線SG0〜SG2およびトラ
ンジスタ素子DT0〜DT3は、メモリセルアレイ34
0に含まれるワード線シャント領域WSR内に配置され
る。他の構成は図46の構成と同じである。ワード線シ
ャント領域WSR内においては、低抵抗導体であり、ワ
ード線ドライブ回路WD0〜WD3からのワード線駆動
信号を伝達する上層の導電層と、メモリセルのアクセス
トランジスタのゲートを構成するたとえばポリシリコン
で構成されるゲート電極とがコンタクトにより接続され
る(図48においてはこのコンタクト領域は示さず)。
上層の低抵抗配線層と下層のゲート電極層とがコンタク
トされる領域においては、メモリセルは存在しない。こ
のワード線シャント領域WSRにトランジスタ素子DT
0〜DT3を配置することにより、メモリセルアレイ3
40の占有面積の増加を抑制することができる。
【0225】またこのとき、ワード線シャント領域WS
Rにおいて、トランジスタ素子DT0〜DT3のゲート
電極層および上層の低抵抗導体層両者を接続するように
構成すると、トランジスタ素子DT0〜DT3形成領域
とワード線シャント構造を実現するためのコンタクト領
域を共有することができ、このワード線シャント領域W
SRにより、トランジスタ素子DT0〜DT3を配設し
ても、ワード線シャント領域WSRの占有面積の増大を
抑制することができる。
Rにおいて、トランジスタ素子DT0〜DT3のゲート
電極層および上層の低抵抗導体層両者を接続するように
構成すると、トランジスタ素子DT0〜DT3形成領域
とワード線シャント構造を実現するためのコンタクト領
域を共有することができ、このワード線シャント領域W
SRにより、トランジスタ素子DT0〜DT3を配設し
ても、ワード線シャント領域WSRの占有面積の増大を
抑制することができる。
【0226】[全体の構成]図49は、この発明の第4
の実施例に従う半導体記憶装置の全体の構成を概略的に
示す図である。この図49に示す構成においては、図6
1に示す従来の半導体記憶装置の構成が利用される。対
応する部分には同じ参照番号を付す。
の実施例に従う半導体記憶装置の全体の構成を概略的に
示す図である。この図49に示す構成においては、図6
1に示す従来の半導体記憶装置の構成が利用される。対
応する部分には同じ参照番号を付す。
【0227】図49において、グループ特定回路345
は、信号線SG0〜SG2、トランジスタ素子DT0〜
DT3およびトランジスタ素子PRT0〜PRT2に対
応し、メモリアレイ340に含まれる選択ワード線のグ
ループを特定する信号T0〜T2を発生して接続制御信
号発生回路360へ与える。
は、信号線SG0〜SG2、トランジスタ素子DT0〜
DT3およびトランジスタ素子PRT0〜PRT2に対
応し、メモリアレイ340に含まれる選択ワード線のグ
ループを特定する信号T0〜T2を発生して接続制御信
号発生回路360へ与える。
【0228】接続制御信号発生回路360は、センス動
作時においては、このグループ特定回路345からのワ
ード線グループ特定信号T0〜T2に従って接続制御信
号φ1〜φ6を選択的に活性状態とする。リストア動作
時およびデータの書込動作時においては、接続制御信号
発生回路360は、3ウェイデコーダ908からのデコ
ード信号(ワード線グループ特定信号)に従って制御信
号φ1〜φ6を発生する。3ウェイデコーダ908は、
従来と同様、ロウアドレスバッファ906からの内部ロ
ウアドレス信号をデコードし、選択されたワード線が含
まれるグループを特定する信号を発生する。この3ウェ
イデコーダ908の構成は、図61以降に示す従来の3
ウェイデコーダと同じである。3ウェイデコーダ908
の出力信号が確定状態となるタイミングが遅くても、グ
ループ特定回路345からのワード線グループ特定信号
T0〜T2に従ってセンス動作が行なわれており、3ウ
ェイデコーダ908の出力信号は、リストア動作時また
はデータ書込動作時に利用可能となることが要求される
だけである。したがって、この3ウェイデコーダ908
のデコード動作がアクセス時間に悪影響を及ぼすことは
ない。
作時においては、このグループ特定回路345からのワ
ード線グループ特定信号T0〜T2に従って接続制御信
号φ1〜φ6を選択的に活性状態とする。リストア動作
時およびデータの書込動作時においては、接続制御信号
発生回路360は、3ウェイデコーダ908からのデコ
ード信号(ワード線グループ特定信号)に従って制御信
号φ1〜φ6を発生する。3ウェイデコーダ908は、
従来と同様、ロウアドレスバッファ906からの内部ロ
ウアドレス信号をデコードし、選択されたワード線が含
まれるグループを特定する信号を発生する。この3ウェ
イデコーダ908の構成は、図61以降に示す従来の3
ウェイデコーダと同じである。3ウェイデコーダ908
の出力信号が確定状態となるタイミングが遅くても、グ
ループ特定回路345からのワード線グループ特定信号
T0〜T2に従ってセンス動作が行なわれており、3ウ
ェイデコーダ908の出力信号は、リストア動作時また
はデータ書込動作時に利用可能となることが要求される
だけである。したがって、この3ウェイデコーダ908
のデコード動作がアクセス時間に悪影響を及ぼすことは
ない。
【0229】この3ウェイデコーダ908の出力するワ
ード線グループ特定信号は、また列選択回路354へ与
えられる。列選択回路354は、コラムアドレスバッフ
ァ350の出力する内部コラムアドレス信号をデコード
して列選択信号を発生するコラムデコーダ352からの
列選択信号をまた受ける。列選択回路354は、この3
ウェイデコーダ908の出力するワード線グループ特定
信号とコラムデコーダ352からの列選択信号に従っ
て、一方のセンスアンプを介して3本のビット線の組の
うち2本のビット線を内部データバス(図示せず)に接
続し、選択されたメモリセルのデータを入出力回路35
6へ伝達する。列選択回路354が活性状態とされるの
は、メモリアレイ340においてセンス動作が完了した
後である。したがって、3ウェイデコーダ908の信号
を用いて2つのセンスアンプのうち一方を選択しても、
余裕を持ってビット線の内部データバスへの接続を行な
うことができる。
ード線グループ特定信号は、また列選択回路354へ与
えられる。列選択回路354は、コラムアドレスバッフ
ァ350の出力する内部コラムアドレス信号をデコード
して列選択信号を発生するコラムデコーダ352からの
列選択信号をまた受ける。列選択回路354は、この3
ウェイデコーダ908の出力するワード線グループ特定
信号とコラムデコーダ352からの列選択信号に従っ
て、一方のセンスアンプを介して3本のビット線の組の
うち2本のビット線を内部データバス(図示せず)に接
続し、選択されたメモリセルのデータを入出力回路35
6へ伝達する。列選択回路354が活性状態とされるの
は、メモリアレイ340においてセンス動作が完了した
後である。したがって、3ウェイデコーダ908の信号
を用いて2つのセンスアンプのうち一方を選択しても、
余裕を持ってビット線の内部データバスへの接続を行な
うことができる。
【0230】なお、図49に示す構成において、グルー
プ特定回路345はメモリアレイ340の選択ワード線
上の信号電位に従ってグループ特定信号T0〜T2を発
生するように示されているが、図49に示す破線で表わ
されるように、ロウデコーダ912の出力信号に従って
ワード線グループ特定信号T0〜T2を発生する構成が
利用されてもよい(図44に示す実施例に対応)。
プ特定回路345はメモリアレイ340の選択ワード線
上の信号電位に従ってグループ特定信号T0〜T2を発
生するように示されているが、図49に示す破線で表わ
されるように、ロウデコーダ912の出力信号に従って
ワード線グループ特定信号T0〜T2を発生する構成が
利用されてもよい(図44に示す実施例に対応)。
【0231】以上のように、この第4の実施例に従え
ば、ワード線のグループそれぞれに対応して信号線を設
け、これらの信号線を選択されたワード線に従って所定
の電位に駆動するように構成しているため、従来の2進
数デコーダの構成を用いて高速で3ウェイデコード動作
を行なってセンス動作前にワード線グループ特定信号を
発生することができる半導体記憶装置を実現することが
できる。
ば、ワード線のグループそれぞれに対応して信号線を設
け、これらの信号線を選択されたワード線に従って所定
の電位に駆動するように構成しているため、従来の2進
数デコーダの構成を用いて高速で3ウェイデコード動作
を行なってセンス動作前にワード線グループ特定信号を
発生することができる半導体記憶装置を実現することが
できる。
【0232】なお、また図49に示す構成において、3
ウェイデコーダ908が用いられず、グループ特定回路
345のワード線グループ特定信号T0〜T2のみに基
づいて接続制御信号φ1〜φ6が発生される構成が利用
されてもよい。
ウェイデコーダ908が用いられず、グループ特定回路
345のワード線グループ特定信号T0〜T2のみに基
づいて接続制御信号φ1〜φ6が発生される構成が利用
されてもよい。
【0233】この場合には、3ウェイデコーダ908が
不要となり、装置規模および面積を低減することができ
る。また、列選択回路354は3ウェイデコード信号
(ワード線グループ特定信号)を用いずに、2ビットの
メモリセルを同時に選択するように構成されてもよい。
不要となり、装置規模および面積を低減することができ
る。また、列選択回路354は3ウェイデコード信号
(ワード線グループ特定信号)を用いずに、2ビットの
メモリセルを同時に選択するように構成されてもよい。
【0234】なお、第1および第4の実施例において
は、特に示していないが、センスアンプが2つのメモリ
セルアレイに共用されるシェアードセンスアンプ構成に
も本発明は適用することができる(両側のセンスアンプ
をともに活性化する構成を利用すればよい)。
は、特に示していないが、センスアンプが2つのメモリ
セルアレイに共用されるシェアードセンスアンプ構成に
も本発明は適用することができる(両側のセンスアンプ
をともに活性化する構成を利用すればよい)。
【0235】
【発明の効果】以上のように、この発明に従えば、3本
のビット線を組とし、各ビット線の一方側において、ビ
ット線の各組あたり2つのセンスアンプを配置し、2つ
のセンスアンプ各々と対応のビット線対とを接続すると
ともに1つのセンスアンプに接続されるビット線対のビ
ット線の長さまたは容量を異ならせたため、ビット線と
センスアンプの接続のために、選択メモリセルの位置を
識別するための複雑なデコード動作が必要なく、速いタ
イミングでセンス動作を行なうことが可能となる。
のビット線を組とし、各ビット線の一方側において、ビ
ット線の各組あたり2つのセンスアンプを配置し、2つ
のセンスアンプ各々と対応のビット線対とを接続すると
ともに1つのセンスアンプに接続されるビット線対のビ
ット線の長さまたは容量を異ならせたため、ビット線と
センスアンプの接続のために、選択メモリセルの位置を
識別するための複雑なデコード動作が必要なく、速いタ
イミングでセンス動作を行なうことが可能となる。
【0236】また、この発明に従えば、ワード線のグル
ープそれぞれに対応して信号線を設け、選択されたワー
ド線に従ってこの選択ワード線が含まれるグループに対
応する信号線の電位を所定電位に駆動するように構成し
ているため、3ウェイデコーダを必要とすることなく、
高速でワード線グループを特定することができる。
ープそれぞれに対応して信号線を設け、選択されたワー
ド線に従ってこの選択ワード線が含まれるグループに対
応する信号線の電位を所定電位に駆動するように構成し
ているため、3ウェイデコーダを必要とすることなく、
高速でワード線グループを特定することができる。
【0237】すなわち、請求項1に係る半導体記憶装置
に従えば、3本のビット線を組とし、ビット線の各組に
おいて2つのセンスアンプにより対応のビット線の信号
の検知および増幅が行なわれる。1つのセンスアンプに
接続される2本のビット線の長さは異なるため、2つの
センスアンプは確実に2つのメモリセルのデータを検知
し増幅することができる。センス動作時にビット線とセ
ンスアンプの接続には、ワード線グループを特定するた
めの信号は利用されないため、速いタイミングで選択ワ
ード線の電位の立上げおよびセンスアンプの活性化を行
なうことができ、高速でアクセスすることのできる半導
体記憶装置を実現することができる。
に従えば、3本のビット線を組とし、ビット線の各組に
おいて2つのセンスアンプにより対応のビット線の信号
の検知および増幅が行なわれる。1つのセンスアンプに
接続される2本のビット線の長さは異なるため、2つの
センスアンプは確実に2つのメモリセルのデータを検知
し増幅することができる。センス動作時にビット線とセ
ンスアンプの接続には、ワード線グループを特定するた
めの信号は利用されないため、速いタイミングで選択ワ
ード線の電位の立上げおよびセンスアンプの活性化を行
なうことができ、高速でアクセスすることのできる半導
体記憶装置を実現することができる。
【0238】請求項2に係る半導体記憶装置に従えば、
ビット線の両側各々において、3本のビット線あたり2
つのセンスアンプが配置される。各ビット線は、ワード
線グループ指定信号に従って一方側のセンスアンプから
切り離される。このワード線のグループ特定信号は、ビ
ット線をその両側に設けられたセンスアンプのいずれに
接続するかを指定することが要求されるだけであり、ロ
ウアドレス信号の所定数のビットを用いて高速で容易に
作成することができる。また、各ビット線の組において
3本のビット線はいずれも対応のセンスアンプに接続さ
れるため、センス動作時にビット線とセンスアンプの接
続のために選択メモリセル位置を特定するための信号は
必要とされないため、センスアンプ活性化タイミングを
速くすることができる。また、センスアンプに接続する
ビット線はその容量が異ならされており、1つのセンス
アンプに接続する2つのビット線各々に同じ論理のメモ
リセルデータが伝達されても、これらの2本のビット線
の電位変化量は異なるため、確実にセンスアンプにより
メモリセルデータの検知および増幅を行なうことがで
き、高速で動作する半導体記憶装置を実現することがで
きる。
ビット線の両側各々において、3本のビット線あたり2
つのセンスアンプが配置される。各ビット線は、ワード
線グループ指定信号に従って一方側のセンスアンプから
切り離される。このワード線のグループ特定信号は、ビ
ット線をその両側に設けられたセンスアンプのいずれに
接続するかを指定することが要求されるだけであり、ロ
ウアドレス信号の所定数のビットを用いて高速で容易に
作成することができる。また、各ビット線の組において
3本のビット線はいずれも対応のセンスアンプに接続さ
れるため、センス動作時にビット線とセンスアンプの接
続のために選択メモリセル位置を特定するための信号は
必要とされないため、センスアンプ活性化タイミングを
速くすることができる。また、センスアンプに接続する
ビット線はその容量が異ならされており、1つのセンス
アンプに接続する2つのビット線各々に同じ論理のメモ
リセルデータが伝達されても、これらの2本のビット線
の電位変化量は異なるため、確実にセンスアンプにより
メモリセルデータの検知および増幅を行なうことがで
き、高速で動作する半導体記憶装置を実現することがで
きる。
【0239】また、リストア動作時には、3つのワード
線のグループの1つを指定するワード線グループ指定信
号によりセンスアンプには各々1本のビット線が接続さ
れる。これにより、メモリセルのデータが伝達されたビ
ット線を正確にこの対応のメモリセルのデータを検知し
増幅したセンスアンプに接続してリストア動作を行なう
ことができる。リストア動作までにはメモリサイクルが
始まってから十分な時間的長さがあり、選択されたメモ
リセル位置を特定するための3つのワード線グループの
うちの1つを指定するワード線グループ指定信号をこの
リストア動作時までには確実に確定状態とすることがで
き、リストアタイミングを遅くする必要はなく、高速で
動作する高密度半導体記憶装置を実現することができ
る。
線のグループの1つを指定するワード線グループ指定信
号によりセンスアンプには各々1本のビット線が接続さ
れる。これにより、メモリセルのデータが伝達されたビ
ット線を正確にこの対応のメモリセルのデータを検知し
増幅したセンスアンプに接続してリストア動作を行なう
ことができる。リストア動作までにはメモリサイクルが
始まってから十分な時間的長さがあり、選択されたメモ
リセル位置を特定するための3つのワード線グループの
うちの1つを指定するワード線グループ指定信号をこの
リストア動作時までには確実に確定状態とすることがで
き、リストアタイミングを遅くする必要はなく、高速で
動作する高密度半導体記憶装置を実現することができ
る。
【0240】請求項3に係る半導体記憶装置において
は、センスアンプの活性化時にセンスアンプとビット線
とをすべて切り離すように構成したため、センスアンプ
のセンスノードの寄生容量は小さくかつバランスしてお
り、高速でセンス動作を行なうことができる。
は、センスアンプの活性化時にセンスアンプとビット線
とをすべて切り離すように構成したため、センスアンプ
のセンスノードの寄生容量は小さくかつバランスしてお
り、高速でセンス動作を行なうことができる。
【0241】請求項4に係る発明に従えば、選択された
メモリセル位置を特定する3つのワード線グループ各々
に対応して第1ないし第3の信号線が配設されており、
選択ワード線の電位に従ってこれら第1ないし第3の信
号線のうちの1本の電位が所定電位に設定される。した
がって、これら第1ないし第3の信号線の電位を検出す
ることにより3つのワード線グループのうちの選択ワー
ド線が含まれるグループを容易に特定することができ、
複雑なデコード動作を行なうことなくワード線の電位の
立上げ後高速でワード線グループ指定信号を発生するこ
とができる。また、ワード線グループ指定信号の発生の
ためには、多数の論理ゲートを含むデコード回路が必要
とされず、小占有面積でワード線グループ指定信号を発
生することができ、装置規模を低減することができる。
メモリセル位置を特定する3つのワード線グループ各々
に対応して第1ないし第3の信号線が配設されており、
選択ワード線の電位に従ってこれら第1ないし第3の信
号線のうちの1本の電位が所定電位に設定される。した
がって、これら第1ないし第3の信号線の電位を検出す
ることにより3つのワード線グループのうちの選択ワー
ド線が含まれるグループを容易に特定することができ、
複雑なデコード動作を行なうことなくワード線の電位の
立上げ後高速でワード線グループ指定信号を発生するこ
とができる。また、ワード線グループ指定信号の発生の
ためには、多数の論理ゲートを含むデコード回路が必要
とされず、小占有面積でワード線グループ指定信号を発
生することができ、装置規模を低減することができる。
【0242】請求項5に係る発明においては、ビット線
の一方側に設けられたセンスアンプのみが駆動されるた
め、センス動作時において動作するセンスアンプの数を
低減することができ、センス動作時における消費電流を
低減することができる。
の一方側に設けられたセンスアンプのみが駆動されるた
め、センス動作時において動作するセンスアンプの数を
低減することができ、センス動作時における消費電流を
低減することができる。
【0243】請求項6に係る発明に従えば、複数のワー
ド線のグループそれぞれに対応して信号線を設け、また
複数のワード線それぞれに対応して対応のワード線の選
択時に該対応のワード線が含まれるグループに対応する
信号線を所定電位へ駆動する複数のトランジスタ素子と
を設けたため、高速でワード線グループ特定信号を発生
することができ、応じてセンス開始タイミングを速くす
ることができ、高速アクセスが可能となる。また、単に
各ワード線に対応してトランジスタ素子を設けているだ
けであり、何ら複雑な構成を用いることなく容易にワー
ド線グループ特定信号を発生することができる。
ド線のグループそれぞれに対応して信号線を設け、また
複数のワード線それぞれに対応して対応のワード線の選
択時に該対応のワード線が含まれるグループに対応する
信号線を所定電位へ駆動する複数のトランジスタ素子と
を設けたため、高速でワード線グループ特定信号を発生
することができ、応じてセンス開始タイミングを速くす
ることができ、高速アクセスが可能となる。また、単に
各ワード線に対応してトランジスタ素子を設けているだ
けであり、何ら複雑な構成を用いることなく容易にワー
ド線グループ特定信号を発生することができる。
【0244】請求項7に係る発明に従えば、請求項6の
複数のトランジスタ素子のそれぞれを、対応のワード線
上の電位に応答して導通するように構成しているため、
これらの複数のトランジスタ素子をメモリセルとトラン
ジスタと同じトランジスタで構成することかでき、余分
な製造工程が必要とされず、またメモリアレイのメモリ
セルトランジスタのレイアウトパターンの規則性が失わ
れることもない。
複数のトランジスタ素子のそれぞれを、対応のワード線
上の電位に応答して導通するように構成しているため、
これらの複数のトランジスタ素子をメモリセルとトラン
ジスタと同じトランジスタで構成することかでき、余分
な製造工程が必要とされず、またメモリアレイのメモリ
セルトランジスタのレイアウトパターンの規則性が失わ
れることもない。
【0245】請求項8に係る発明に従えば、請求項6の
複数のトランジスタ素子の各々を、ロウデコーダの出力
信号に応答して導通させるように構成しているため、選
択ワード線の電位立上がりとほぼ同じタイミングでワー
ド線グループ特定信号を確定状態とすることができる。
複数のトランジスタ素子の各々を、ロウデコーダの出力
信号に応答して導通させるように構成しているため、選
択ワード線の電位立上がりとほぼ同じタイミングでワー
ド線グループ特定信号を確定状態とすることができる。
【0246】請求項9に係る発明に従えば、請求項6の
複数のトランジスタ素子をワード線の端部に配置してい
るため、メモリセルアレイのレイアウトに何ら影響を及
ぼすことなく、ワード線グループ特定用のトランジスタ
素子を配置することができる。
複数のトランジスタ素子をワード線の端部に配置してい
るため、メモリセルアレイのレイアウトに何ら影響を及
ぼすことなく、ワード線グループ特定用のトランジスタ
素子を配置することができる。
【0247】請求項10に係る発明に従えば、請求項6
の複数のトランジスタ素子をワード線シャント領域に配
置したため、このワード線グループ特定用のトランジス
タ素子の配置によるアレイ占有面積の増大を抑制するこ
とができる。
の複数のトランジスタ素子をワード線シャント領域に配
置したため、このワード線グループ特定用のトランジス
タ素子の配置によるアレイ占有面積の増大を抑制するこ
とができる。
【0248】請求項11に係る発明に従えば、複数のワ
ード線のグループそれぞれに対応して信号線を設け、ま
た複数のワード線それぞれに対応して対応のワード線の
選択時に該対応のワード線が含まれるグループに対応す
る信号線を所定電位へ駆動する複数のトランジスタ素子
とを設け、この信号線上の信号電位に従ってビット線の
各組においてセンスアンプとビット線とを選択的に接続
するように構成しているため、高速でワード線グループ
特定信号を発生することができ、応じてセンス開始タイ
ミングを速くすることができ、高速アクセスが可能とな
る。また、単に各ワード線に対応してトランジスタ素子
を設けているだけであり、何ら複雑な構成を用いること
なく容易にワード線グループ特定信号を発生することが
できる。
ード線のグループそれぞれに対応して信号線を設け、ま
た複数のワード線それぞれに対応して対応のワード線の
選択時に該対応のワード線が含まれるグループに対応す
る信号線を所定電位へ駆動する複数のトランジスタ素子
とを設け、この信号線上の信号電位に従ってビット線の
各組においてセンスアンプとビット線とを選択的に接続
するように構成しているため、高速でワード線グループ
特定信号を発生することができ、応じてセンス開始タイ
ミングを速くすることができ、高速アクセスが可能とな
る。また、単に各ワード線に対応してトランジスタ素子
を設けているだけであり、何ら複雑な構成を用いること
なく容易にワード線グループ特定信号を発生することが
できる。
【図1】 この発明の第1の実施例による半導体記憶装
置のメモリセルアレイ部の構成を概略的に示す図であ
る。
置のメモリセルアレイ部の構成を概略的に示す図であ
る。
【図2】 この発明の第1の実施例による半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図3】 この発明の第1の実施例である半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図4】 この発明の第1の実施例である半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図5】 この発明の第1の実施例である半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図6】 センスアンプに接続されるビット線の長さ
(容量)を異ならせたときのビット線上に現れる読出電
圧を例示的に示す図である。
(容量)を異ならせたときのビット線上に現れる読出電
圧を例示的に示す図である。
【図7】 この発明の第1の実施例である半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図8】 この発明の第1の実施例である半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図9】 この発明の第1の実施例である半導体記憶装
置の動作を説明するための図である。
置の動作を説明するための図である。
【図10】 この発明の第1の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図11】 この発明の第1の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図12】 この発明の第1の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図13】 この発明の第1の実施例である半導体記憶
装置の動作を示す波形図である。
装置の動作を示す波形図である。
【図14】 この発明の第1の実施例である半導体記憶
装置における制御信号を発生するための周辺回路の構成
を概略的に示すブロック図である。
装置における制御信号を発生するための周辺回路の構成
を概略的に示すブロック図である。
【図15】 この発明の第1の実施例において用いられ
る接続制御信号の論理を示す図である。
る接続制御信号の論理を示す図である。
【図16】 図14に示す制御信号発生回路の構成の一
例を示す図である。
例を示す図である。
【図17】 図16に示す制御ゲート回路の構成を示す
図である。
図である。
【図18】 この発明の第1の実施例である半導体記憶
装置のデータ入出力に関連する部分の構成を概略的に示
す図である。
装置のデータ入出力に関連する部分の構成を概略的に示
す図である。
【図19】 この発明の第2の実施例である半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図20】 図19に示すワード線グループ指定信号を
発生するための回路ブロックの構成を示す図である。
発生するための回路ブロックの構成を示す図である。
【図21】 図20に示す回路ブロックの動作を示す信
号波形図である。
号波形図である。
【図22】 この発明の第2の実施例である半導体記憶
装置の制御信号を発生するための周辺回路の構成を概略
的に示すブロック図である。
装置の制御信号を発生するための周辺回路の構成を概略
的に示すブロック図である。
【図23】 この発明の第2の実施例である半導体記憶
装置のメモリセルアレイ部の構成を示す図である。
装置のメモリセルアレイ部の構成を示す図である。
【図24】 この発明の第2の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図25】 この発明の第2の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図26】 この発明の第2の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図27】 この発明の第2の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図28】 この発明の第2の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図29】 この発明の第2の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図30】 この発明の第2の実施例である半導体記憶
装置における接続制御信号の論理を示す図である。
装置における接続制御信号の論理を示す図である。
【図31】 図30に示す接続制御信号を発生するため
の回路構成を示す図である。
の回路構成を示す図である。
【図32】 この発明の第2の実施例である半導体記憶
装置におけるデータ入出力部の構成を概略的に示す図で
ある。
装置におけるデータ入出力部の構成を概略的に示す図で
ある。
【図33】 図32に示すIO選択回路の動作を示す図
である。
である。
【図34】 この発明の第3の実施例である半導体記憶
装置のメモリセルアレイ部の構成を概略的に示す図であ
る。
装置のメモリセルアレイ部の構成を概略的に示す図であ
る。
【図35】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図36】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図37】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図38】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図39】 (A)および(B)はこの発明の第3の実
施例である半導体記憶装置の動作を説明するための図で
ある。
施例である半導体記憶装置の動作を説明するための図で
ある。
【図40】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図41】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図42】 この発明の第3の実施例である半導体記憶
装置の動作を説明するための図である。
装置の動作を説明するための図である。
【図43】 (A)はこの発明の第3の実施例である半
導体記憶装置における接続制御信号の論理を一覧にして
示した図であり、(B)は(A)に示す論理を実現する
ための回路構成を示す図である。
導体記憶装置における接続制御信号の論理を一覧にして
示した図であり、(B)は(A)に示す論理を実現する
ための回路構成を示す図である。
【図44】 この発明の第4の実施例である半導体記憶
装置の要部の構成を示す図である。
装置の要部の構成を示す図である。
【図45】 図44に示す半導体記憶装置の動作を示す
信号波形図である。
信号波形図である。
【図46】 この発明の第4の実施例の第1の変更例の
構成を示す図である。
構成を示す図である。
【図47】 この発明の第4の実施例の第2の変更例の
構成を示す図である。
構成を示す図である。
【図48】 この発明の第4の実施例の第3の変更例の
構成を示す図である。
構成を示す図である。
【図49】 この発明の第4の実施例の半導体記憶装置
の全体の構成を概略的に示す図である。
の全体の構成を概略的に示す図である。
【図50】 従来の半導体記憶装置のメモリセルアレイ
部の構成を示す図である。
部の構成を示す図である。
【図51】 従来の半導体記憶装置におけるセンスアン
プおよびビット線の接続態様を示す図である。
プおよびビット線の接続態様を示す図である。
【図52】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図53】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図54】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図55】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図56】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図57】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図58】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図59】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図60】 従来の半導体記憶装置の動作を説明するた
めの図である。
めの図である。
【図61】 従来の半導体記憶装置の制御信号を発生す
るための周辺回路の構成を概略的に示すブロック図であ
る。
るための周辺回路の構成を概略的に示すブロック図であ
る。
【図62】 従来の半導体記憶装置における接続制御信
号の論理を示す図である。
号の論理を示す図である。
【図63】 図61に示す3ウェイデコーダの動作を示
すための図である。
すための図である。
【図64】 図61に示す3ウェイデコーダの構成の一
例を示す図である。
例を示す図である。
【図65】 図61に示すロウデコーダの構成の一例を
示す図である。
示す図である。
【図66】 従来の半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図67】 従来の半導体記憶装置における別の動作シ
ーケンスを示す信号波形図である。
ーケンスを示す信号波形図である。
10L、10R センスアンプ、12L、12R セン
スアンプ、MC メモリセル、BL1、BL2、BL3
ビット線、20 RASバッファ、22 センス開始
指示回路、24 センスアンプ活性化信号発生回路、2
6 リストア開始指示回路、28 ロウアドレスバッフ
ァ、30 3ウェイデコーダ、34 制御信号発生回
路、32 L/R判定回路、36 ロウデコーダ、38
ワードドライバ、50 接続ゲート回路、70 IO
選択回路、72 入出力回路、80CASバッファ、8
2 コラムアドレスバッファ、84 コラムデコーダ、
150 回路ブロック、170 グループ指定信号発生
回路、DT0〜DTp グループ指定信号発生のための
グループ特定トランジスタ、162、164、166
信号線、230 IO選択回路、232 入出力回路、
240 メモリセルアレイ、241 コラムアドレスバ
ッファ、242 コラムデコーダ、RD0〜RD3 単
位ロウデコーダ、WD0〜WD3 ワード線駆動回路、
SG0〜SG3 信号線、WSR ワード線シャント領
域、340 メモリアレイ、345グループ特定回路、
360 接続制御信号発生回路。
スアンプ、MC メモリセル、BL1、BL2、BL3
ビット線、20 RASバッファ、22 センス開始
指示回路、24 センスアンプ活性化信号発生回路、2
6 リストア開始指示回路、28 ロウアドレスバッフ
ァ、30 3ウェイデコーダ、34 制御信号発生回
路、32 L/R判定回路、36 ロウデコーダ、38
ワードドライバ、50 接続ゲート回路、70 IO
選択回路、72 入出力回路、80CASバッファ、8
2 コラムアドレスバッファ、84 コラムデコーダ、
150 回路ブロック、170 グループ指定信号発生
回路、DT0〜DTp グループ指定信号発生のための
グループ特定トランジスタ、162、164、166
信号線、230 IO選択回路、232 入出力回路、
240 メモリセルアレイ、241 コラムアドレスバ
ッファ、242 コラムデコーダ、RD0〜RD3 単
位ロウデコーダ、WD0〜WD3 ワード線駆動回路、
SG0〜SG3 信号線、WSR ワード線シャント領
域、340 メモリアレイ、345グループ特定回路、
360 接続制御信号発生回路。
Claims (11)
- 【請求項1】 行方向に沿って配置される複数のワード
線と、 列方向に沿って配置されかつ3本の連続して隣接するビ
ット線が組をなすように配置される複数のビット線と、 3つの交差部あたり2つのメモリセルが配置されるよう
に前記複数のワード線と前記複数のビット線の交差部に
対応して配置される複数のメモリセルと、 前記ビット線の組各々に対して2つのセンスアンプが配
置されかつ各々が対応のビット線の組の2本のビット線
の信号を差動的に増幅するための複数のセンスアンプ
と、 前記ビット線の各々に対応して設けられ、センス時に対
応のビット線を対応のセンスアンプに接続するためのビ
ット線接続手段とを備え、前記ビット線接続手段は各ビ
ット線の組において1本の特定のビット線を対応の2つ
のセンスアンプに接続する手段を含み、 メモリセル選択動作時、1つのセンスアンプに接続され
る2つのビット線の長さを異ならせるための手段を備え
る、半導体記憶装置。 - 【請求項2】 行方向に沿って配置されるとともに3つ
のグループにグループ化される複数のワード線と、 列方向に沿って配置される複数のビット線と、 行および列方向両方向において3つの交差部あたり2つ
のメモリセルが配置されるように前記複数のワード線と
前記複数のビット線の交差部に対応して配置される複数
のメモリセルと、 前記複数のビット線の両側に対向して配置される複数の
センスアンプとを備え、前記ビット線の両側各々におい
て3本の連続して隣接するビット線からなる組あたり2
つのセンスアンプが配置されかつ各前記センスアンプは
対応の3本の連続して隣接するビット線からなる組にお
ける2つのビット線の信号を差動的に増幅し、 各前記ビット線の両側各々において設けられ、対応のビ
ット線を対応のセンスアンプに接続するための接続手段
を備え、前記接続手段は各前記ビット線の組において、
特定のビット線を一方側の対応の2つのセンスアンプに
接続する特定接続手段を含み、 メモリセル選択動作時、選択されたワード線を含む第1
のワード線グループを指定するワード線位置特定信号に
応答して各前記ビット線を前記両側のうちの一方の側の
センスアンプから切り離すように前記特定接続手段を制
御する手段と、 リストア動作時、前記選択ワード線を含む第2のワード
線グループを指定するワード線グループ指定信号に応答
して各前記組のビット線を対応のセンスアンプに接続す
るように前記特定接続手段を制御する手段と、 メモリセル選択動作時、前記ビット線の組各々において
前記特定のビット線と残りのビット線の容量とを異なら
せるための手段を備え、前記ワード線グループ指定信号
は前記ワード線の3つのグループのうちの1つのグルー
プを指定し、前記3つのグループにおいて異なるグルー
プのワード線は各ビット線の組において異なる2本のビ
ット線との交差部に配置されるメモリセルを接続し、 前記ワード線位置特定信号は行アドレス信号に従って発
生されて関連するメモリセルデータが前記両側のいずれ
の側のセンスアンプにより増幅されるべきかを指定す
る、半導体記憶装置。 - 【請求項3】 前記センスアンプの活性化時、活性化さ
れるべきセンスアンプと対応のビット線とを切り離すよ
うに前記特定接続手段を制御する手段をさらに備える、
請求項1または2に記載の半導体記憶装置。 - 【請求項4】 列方向に沿って、3本の連続して隣接す
るビット線が組をなすように配置される複数のビット線
と、 行方向に沿って配置される複数のワード線と、 前記複数のワード線と前記複数のビット線との交差部に
対応して配置される複数のメモリセルとを備え、前記複
数のメモリセルは、ワード線選択時、各ビット線の組に
おいて同時に2つのメモリセルが選択されるように配置
され、異なるグループのワード線は各ビット線の組にお
いて異なるビット線との交差部に配置されるメモリセル
を接続するように3つのグループに分割され、 各前記ワード線の3つのグループ各々に対応して設けら
れる第1ないし第3の信号伝達線と、 前記複数のワード線各々に対して設けられ、対応のワー
ド線上の電位に応答して対応の信号伝達線を所定電位に
設定するための手段と、 前記第1ないし第3の信号伝達線上の信号電位に応答し
て前記3つのグループのうちの1つのワード線グループ
を特定するワード線グループ特定信号を発生する信号発
生手段と、 各ビット線の組に対して2つのセンスアンプが配置され
るように前記ビット線の一方側に配置される複数のセン
スアンプと、 前記センスアンプの動作時、各ビット線の組において各
ビット線を対応のセンスアンプに接続する接続手段とを
備え、前記接続手段は各ビット線の組において特定のビ
ット線を対応の2つのセンスアンプに同時に接続すると
ともにリストア動作時前記ワード線グループ特定信号に
従って各前記組のビット線を対応の2つのセンスアンプ
に選択的に接続する手段を含み、 メモリセル選択動作時、各前記ビット線の組において前
記特定のビット線のメモリセルデータが伝達されるべき
部分の長さを残りのビット線のメモリセルデータが伝達
されるべき部分の長さと異ならせるようにビット線を分
割するビット線分割手段を備える、半導体記憶装置。 - 【請求項5】 各前記ビット線の他方側に前記複数のセ
ンスアンプと対向して配置される複数のセンスアンプを
さらに備え、 前記選択ワード線が前記ビット線分割手段による分割ビ
ット線のいずれと交差するかを示すワード線位置特定信
号に応答して、各ビット線の組において、選択ワード線
と交差する分割ビット線を対応のセンスアンプに接続し
かつ残りの分割ビット線に対して設けられたセンスアン
プと前記残りの分割ビット線および前記特定のビット線
を切り離す手段をさらに備える、請求項4記載の半導体
記憶装置。 - 【請求項6】 行方向に沿って配置されかつ3つのグル
ープに分割される複数のワード線、 列方向に沿って、3本のビット線が組をなすように配置
される複数のビット線と、 前記ビット線の組各々に2つのセンスアンプが配置さ
れ、動作時対応のビット線の組のビット線の電位を差動
的に増幅する複数のセンスアンプと、 前記複数のワード線のグループ各々に対応して配置され
る3本の信号線と、 前記複数のワード線各々に対応して配置され、対応のワ
ード線の選択時に該対応のワード線のグループに対応し
て設けられた前記3本の信号線のうちの対応の信号線を
所定電位へ駆動する複数のトランジスタ素子とを備え
る、半導体記憶装置。 - 【請求項7】 前記複数のトランジスタ素子の各々は、
対応のワード線上の電位に応答して該対応の信号線を前
記所定電位へ駆動する、請求項6記載の半導体記憶装
置。 - 【請求項8】 前記複数のトランジスタ素子の各々は、
ロウアドレス信号をデコードしてワード線選択信号を発
生するロウデコーダの出力信号に応答して対応の信号線
を前記所定電位に駆動する、請求項6記載の半導体記憶
装置。 - 【請求項9】 前記複数のトランジスタ素子の各々は、
対応のワード線の端部に設けられる、請求項6記載の半
導体記憶装置。 - 【請求項10】 前記複数のトランジスタ素子は、ワー
ド線シャント領域に配置される、請求項6記載の半導体
記憶装置。 - 【請求項11】 行方向に沿って配置されかつ3つのグ
ループに分割される複数のワード線、 列方向に沿って、3本のビット線が組をなすように配置
される複数のビット線と、 1つのビット線の組において、異なるグループのワード
線は異なるビット線に接続するメモリセルを接続しかつ
1つのワード線には2つのメモリセルが接続するよう
に、前記複数のワード線と前記複数のビット線との交差
部に対応して配置される複数のメモリセルと、 前記ビット線の組各々に2つのセンスアンプが配置さ
れ、動作時対応のビット線の組のビット線の電位を差動
的に増幅する複数のセンスアンプと、 前記複数のワード線のグループ各々に対応して配置され
る3本の信号線と、 前記複数のワード線各々に対応して配置され、対応のワ
ード線の選択時に該対応のワード線のグループに対応し
て設けられた前記3本の信号線のうちの対応の信号線を
所定電位へ駆動する複数のトランジスタ素子と、 前記3本の信号線上の信号電位をワード線グループ特定
信号として、各ビット線の組において対応の2つのセン
スアンプ各々へメモリセルデータが伝達されたビット線
と基準ビット線の異なる対を接続する信号を発生する接
続制御手段と、 前記複数のビット線各々に対応して設けられ、前記接続
制御手段の出力信号に応答して対応のビット線を対応の
センスアンプへ接続するスイッチング素子とを備える、
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6247858A JPH07312079A (ja) | 1994-03-25 | 1994-10-13 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5590794 | 1994-03-25 | ||
JP6-55907 | 1994-03-25 | ||
JP6247858A JPH07312079A (ja) | 1994-03-25 | 1994-10-13 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07312079A true JPH07312079A (ja) | 1995-11-28 |
Family
ID=26396802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6247858A Pending JPH07312079A (ja) | 1994-03-25 | 1994-10-13 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07312079A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007122874A (ja) * | 2007-01-30 | 2007-05-17 | Renesas Technology Corp | 強誘電体メモリ |
JPWO2007029333A1 (ja) * | 2005-09-09 | 2009-03-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
CN115148245A (zh) * | 2022-09-05 | 2022-10-04 | 浙江力积存储科技有限公司 | 一种半导体器件及其工作方法、存储器 |
-
1994
- 1994-10-13 JP JP6247858A patent/JPH07312079A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2007029333A1 (ja) * | 2005-09-09 | 2009-03-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP4627318B2 (ja) * | 2005-09-09 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
JP2007122874A (ja) * | 2007-01-30 | 2007-05-17 | Renesas Technology Corp | 強誘電体メモリ |
CN115148245A (zh) * | 2022-09-05 | 2022-10-04 | 浙江力积存储科技有限公司 | 一种半导体器件及其工作方法、存储器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050412 |