JP2003297074A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JP2003297074A JP2003297074A JP2002099059A JP2002099059A JP2003297074A JP 2003297074 A JP2003297074 A JP 2003297074A JP 2002099059 A JP2002099059 A JP 2002099059A JP 2002099059 A JP2002099059 A JP 2002099059A JP 2003297074 A JP2003297074 A JP 2003297074A
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Abstract
(57)【要約】
【課題】 メタル配線層数を増やすことなくセンスアン
プ回路領域の面積削減を可能とした強誘電体メモリ装置
を提供する。 【解決手段】 強誘電体メモリセルを配列した二つのセ
ルアレイ1,2の間にセンスアンプ回路3が配置され、
二つのセルアレイ1,2がセンスアンプ回路3を共有す
る。セルアレイ1,2のセンスアンプ回路3と反対側の
両端部に、カラムゲート6,7とこれを選択駆動するカ
ラムデコーダ8,9が配置される。
プ回路領域の面積削減を可能とした強誘電体メモリ装置
を提供する。 【解決手段】 強誘電体メモリセルを配列した二つのセ
ルアレイ1,2の間にセンスアンプ回路3が配置され、
二つのセルアレイ1,2がセンスアンプ回路3を共有す
る。セルアレイ1,2のセンスアンプ回路3と反対側の
両端部に、カラムゲート6,7とこれを選択駆動するカ
ラムデコーダ8,9が配置される。
Description
【0001】
【発明の属する技術分野】この発明は、強誘電体キャパ
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。
【0002】
【従来の技術】強誘電体メモリは、強誘電体キャパシタ
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、D
RAMと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしDRAMと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、D
RAMと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしDRAMと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。
【0003】これに対して、プレート線駆動回路の面積
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
(T)のソース、ドレインに強誘電体キャパシタ(C)
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである(D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84)。このTC並列ユニ
ット直列接続型強誘電体メモリでは、例えば8個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
(T)のソース、ドレインに強誘電体キャパシタ(C)
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである(D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84)。このTC並列ユニ
ット直列接続型強誘電体メモリでは、例えば8個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
【0004】強誘電体メモリのデータは、例えば正の残
留分極の状態をデータ“1”、負の残留分極の状態をデ
ータ“0”とする。このときデータ読み出しの原理は、
次のようになる。“1”データの読み出しは、プレート
線から強誘電体キャパシタに電圧を印加して、分極を反
転させる破壊読み出しとなる。“1”データ読み出し
後、プレート線を低レベルに戻すと、センスアンプで増
幅された電圧により強誘電体キャパシタには逆電圧がか
かり、再度分極反転して“1”データが再書き込みされ
る。“0”データ読み出しは、分極反転しない非破壊読
み出しであって、読み出し後も強誘電体キャパシタには
電圧がかからず、そのまま“0”が再書き込みされる。
留分極の状態をデータ“1”、負の残留分極の状態をデ
ータ“0”とする。このときデータ読み出しの原理は、
次のようになる。“1”データの読み出しは、プレート
線から強誘電体キャパシタに電圧を印加して、分極を反
転させる破壊読み出しとなる。“1”データ読み出し
後、プレート線を低レベルに戻すと、センスアンプで増
幅された電圧により強誘電体キャパシタには逆電圧がか
かり、再度分極反転して“1”データが再書き込みされ
る。“0”データ読み出しは、分極反転しない非破壊読
み出しであって、読み出し後も強誘電体キャパシタには
電圧がかからず、そのまま“0”が再書き込みされる。
【0005】
【発明が解決しようとする課題】強誘電体メモリでは、
センスアンプには例えばDRAMと同様のフリップフロ
ップ型センスアンプが用いられる。但し、DRAMの場
合センスアンプ活性化用トランジスタが、セルアレイの
外に配置されて複数のセンスアンプで共有されるのに対
し、強誘電体メモリの場合には、各センスアンプ毎に活
性化トランジスタを配置する方式が採られる。これは、
強誘電体キャパシタへの書き込みのためにDRAMにお
けるより高い駆動能力が要求されるためである。またセ
ルアレイ方式によっては、ビット線対の一方に参照電圧
を与えるための参照電圧発生回路が必要であり、これも
センスアンプ回路領域に配置しなければならない。この
ため、センスアンプ回路領域の面積が通常のDRAMよ
り大きいものとなる。
センスアンプには例えばDRAMと同様のフリップフロ
ップ型センスアンプが用いられる。但し、DRAMの場
合センスアンプ活性化用トランジスタが、セルアレイの
外に配置されて複数のセンスアンプで共有されるのに対
し、強誘電体メモリの場合には、各センスアンプ毎に活
性化トランジスタを配置する方式が採られる。これは、
強誘電体キャパシタへの書き込みのためにDRAMにお
けるより高い駆動能力が要求されるためである。またセ
ルアレイ方式によっては、ビット線対の一方に参照電圧
を与えるための参照電圧発生回路が必要であり、これも
センスアンプ回路領域に配置しなければならない。この
ため、センスアンプ回路領域の面積が通常のDRAMよ
り大きいものとなる。
【0006】これに対して、二つのセルアレイがセンス
アンプ回路を共有する方式を採用することは、チップ面
積の有効利用にとって好ましい。しかし、共有センスア
ンプ方式を用いたとしても、別の問題が残る。複数のセ
ルアレイの配列の一端側にカラムデコーダを配置した場
合、複数のセルアレイ領域を横切ってカラム選択線を配
設する必要があり、例えば3層以上のメタル配線を形成
しなければならない。しかし、強誘電体キャパシタを形
成した後に、層間絶縁膜堆積とメタル配線形成を多数回
繰り返すと、強誘電体キャパシタは大きな熱ダメージを
受けて、十分な残留分極が得られなくなる。信頼性の観
点からは、この様なメタル配線の層数をできるだけ減ら
すことが望まれる。
アンプ回路を共有する方式を採用することは、チップ面
積の有効利用にとって好ましい。しかし、共有センスア
ンプ方式を用いたとしても、別の問題が残る。複数のセ
ルアレイの配列の一端側にカラムデコーダを配置した場
合、複数のセルアレイ領域を横切ってカラム選択線を配
設する必要があり、例えば3層以上のメタル配線を形成
しなければならない。しかし、強誘電体キャパシタを形
成した後に、層間絶縁膜堆積とメタル配線形成を多数回
繰り返すと、強誘電体キャパシタは大きな熱ダメージを
受けて、十分な残留分極が得られなくなる。信頼性の観
点からは、この様なメタル配線の層数をできるだけ減ら
すことが望まれる。
【0007】この発明は、上記事情を考慮してなされた
もので、メタル配線層数を増やすことなくセンスアンプ
回路領域の面積削減を可能とした強誘電体メモリ装置を
提供することを目的としている。
もので、メタル配線層数を増やすことなくセンスアンプ
回路領域の面積削減を可能とした強誘電体メモリ装置を
提供することを目的としている。
【0008】
【課題を解決するための手段】この発明に係る強誘電体
メモリ装置は、ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置された第1及び第2のセルアレ
イと、これら第1及び第2のセルアレイの間に配置され
第1及び第2のセルアレイで共有されて、選択されたメ
モリセルのデータを検知増幅するセンスアンプ回路と、
前記第1及び第2のセルアレイの前記センスアンプ回路
と反対側の端部にそれぞれ配置されたビット線を選択す
るためのカラムデコーダと、を有することを特徴とす
る。
メモリ装置は、ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置された第1及び第2のセルアレ
イと、これら第1及び第2のセルアレイの間に配置され
第1及び第2のセルアレイで共有されて、選択されたメ
モリセルのデータを検知増幅するセンスアンプ回路と、
前記第1及び第2のセルアレイの前記センスアンプ回路
と反対側の端部にそれぞれ配置されたビット線を選択す
るためのカラムデコーダと、を有することを特徴とす
る。
【0009】この発明によると、センスアンプ回路を二
つのセルアレイで共有し且つ、これらのセルアレイのそ
れぞれセンスアンプ回路と反対側にカラムデコーダを配
置することにより、カラム選択線をセルアレイを横切っ
て配設することなく、またセンスアンプ回路面積を削減
することができる。
つのセルアレイで共有し且つ、これらのセルアレイのそ
れぞれセンスアンプ回路と反対側にカラムデコーダを配
置することにより、カラム選択線をセルアレイを横切っ
て配設することなく、またセンスアンプ回路面積を削減
することができる。
【0010】この発明が適用される好ましいメモリセル
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数のワード線により駆動されるメモリセルを直列接続し
てセルブロックが構成される。そして、ワード線方向に
隣接する2つのセルブロックの一端がそれぞれ異なるプ
レート線に接続され、他端がそれぞれブロック選択トラ
ンジスタを介して対をなすビット線に接続される。
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数のワード線により駆動されるメモリセルを直列接続し
てセルブロックが構成される。そして、ワード線方向に
隣接する2つのセルブロックの一端がそれぞれ異なるプ
レート線に接続され、他端がそれぞれブロック選択トラ
ンジスタを介して対をなすビット線に接続される。
【0011】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図1は、この発明が適用され
る強誘電体メモリのセルアレイ構成を示している。この
実施の形態では、二つのセルアレイ1,2が、その間に
配置されたセンスアンプ回路3を共有している。セルア
レイ1,2の対をなすビット線BL,BBL(BL0,
BBL0,BL1,BBL1,…)は、折り返しビット
線構成となっており、それぞれ選択ゲート4,5を介し
てセンスアンプ回路3のセンスノードに接続される。選
択ゲート4,5は、選択信号PT0,PT2により制御
されて、センスアンプ回路3はセルアレイ1,2のいず
れか一方のみに接続されることになる。
の実施の形態を説明する。図1は、この発明が適用され
る強誘電体メモリのセルアレイ構成を示している。この
実施の形態では、二つのセルアレイ1,2が、その間に
配置されたセンスアンプ回路3を共有している。セルア
レイ1,2の対をなすビット線BL,BBL(BL0,
BBL0,BL1,BBL1,…)は、折り返しビット
線構成となっており、それぞれ選択ゲート4,5を介し
てセンスアンプ回路3のセンスノードに接続される。選
択ゲート4,5は、選択信号PT0,PT2により制御
されて、センスアンプ回路3はセルアレイ1,2のいず
れか一方のみに接続されることになる。
【0012】セルアレイ1,2は、この実施の形態の場
合、図2に示すように構成されている。ユニットセル
(メモリセル)MCは、強誘電体キャパシタCとセルト
ランジスタTの並列接続により構成され、この様なユニ
ットセルMCが図の例では8個直列接続されて、セルブ
ロックMCB(MCB0,MCB1,…)が構成され
る。このようなセルアレイ構成を、TC並列ユニット直
列接続型という。
合、図2に示すように構成されている。ユニットセル
(メモリセル)MCは、強誘電体キャパシタCとセルト
ランジスタTの並列接続により構成され、この様なユニ
ットセルMCが図の例では8個直列接続されて、セルブ
ロックMCB(MCB0,MCB1,…)が構成され
る。このようなセルアレイ構成を、TC並列ユニット直
列接続型という。
【0013】セルブロックMCBの各一端N1は、ブロ
ック選択トランジスタQ10,Q11を介してそれぞれ
ビット線BL,BBLに接続され、各他端N2はそれぞ
れプレート線PL,BPLに接続される。各セルブロッ
クMCBのセルトランジスタのゲートは、ワード線WL
(WL0〜WL7)に接続される。
ック選択トランジスタQ10,Q11を介してそれぞれ
ビット線BL,BBLに接続され、各他端N2はそれぞ
れプレート線PL,BPLに接続される。各セルブロッ
クMCBのセルトランジスタのゲートは、ワード線WL
(WL0〜WL7)に接続される。
【0014】各セルアレイ1,2のビット線BL,BB
Lのセンスアンプ回路3と反対側の端部は、カラムゲー
ト6,7を介して、ワード線WLと平行に配設されたデ
ータ線DQ,BDQ(DQ0,BDQ0,DQ1,BD
Q1,…)に接続されている。そしてデータ線DQ,B
DQの外側にそれぞれ、カラムゲート6,7を選択駆動
するカラムデコーダ(CD)8,9が配置されている。
従って、カラムゲート6,7のゲートを駆動するカラム
選択線CSL(CSL00,CSL01,…,CSL1
0,CSL11,…)は、セルアレイ1,2の領域の外
に配置される。
Lのセンスアンプ回路3と反対側の端部は、カラムゲー
ト6,7を介して、ワード線WLと平行に配設されたデ
ータ線DQ,BDQ(DQ0,BDQ0,DQ1,BD
Q1,…)に接続されている。そしてデータ線DQ,B
DQの外側にそれぞれ、カラムゲート6,7を選択駆動
するカラムデコーダ(CD)8,9が配置されている。
従って、カラムゲート6,7のゲートを駆動するカラム
選択線CSL(CSL00,CSL01,…,CSL1
0,CSL11,…)は、セルアレイ1,2の領域の外
に配置される。
【0015】図3は、センスアンプ回路3の具体的な構
成を示している。センスアンプ本体31は、ドレインが
それぞれセンスノードBLSA,BBLSAに接続さ
れ、ゲートがそれぞれセンスノードBBLSA,BLS
Aに接続されたPMOSトランジスタQP1,QP2か
らなるフリップフロップと、同様にドレインがそれぞれ
センスノードBLSA,BBLSAに接続され、ゲート
がそれぞれセンスノードBBLSA,BLSAに接続さ
れたNMOSトランジスタQN1,QN2からなるフリ
ップフロップとにより構成されている。PMOSトラン
ジスタQP1,QP2の共通ソースは、活性化用PMO
SトランジスタQP3を介して電源Vaaに接続され、
NMOSトランジスタQN1,QN2の共通ソースは、
活性化用NMOSトランジスタQN3を介して接地電位
Vssに接続されている。
成を示している。センスアンプ本体31は、ドレインが
それぞれセンスノードBLSA,BBLSAに接続さ
れ、ゲートがそれぞれセンスノードBBLSA,BLS
Aに接続されたPMOSトランジスタQP1,QP2か
らなるフリップフロップと、同様にドレインがそれぞれ
センスノードBLSA,BBLSAに接続され、ゲート
がそれぞれセンスノードBBLSA,BLSAに接続さ
れたNMOSトランジスタQN1,QN2からなるフリ
ップフロップとにより構成されている。PMOSトラン
ジスタQP1,QP2の共通ソースは、活性化用PMO
SトランジスタQP3を介して電源Vaaに接続され、
NMOSトランジスタQN1,QN2の共通ソースは、
活性化用NMOSトランジスタQN3を介して接地電位
Vssに接続されている。
【0016】センスノードBLSA,BBLSAの間に
はまた、ビット線イコライズ回路32が形成されてい
る。イコライズ回路32は、センスノードBLSA,B
BLSAをVssに接続するためのNMOSトランジス
タQN4,QN5と、センスノードBLSA,BBLS
Aを短絡するためのNMOSトランジスタQN6を有す
る。これらのトランジスタのゲートは、イコライズ制御
線EQLにより制御されて、センスノードBLSA,B
BLSA、従ってこれらのセンスノードBLSA,BB
LSAに接続されるビット線BL,BBLを、アクティ
ブ動作に先立ってVssにプリチャージ/イコライズす
る。
はまた、ビット線イコライズ回路32が形成されてい
る。イコライズ回路32は、センスノードBLSA,B
BLSAをVssに接続するためのNMOSトランジス
タQN4,QN5と、センスノードBLSA,BBLS
Aを短絡するためのNMOSトランジスタQN6を有す
る。これらのトランジスタのゲートは、イコライズ制御
線EQLにより制御されて、センスノードBLSA,B
BLSA、従ってこれらのセンスノードBLSA,BB
LSAに接続されるビット線BL,BBLを、アクティ
ブ動作に先立ってVssにプリチャージ/イコライズす
る。
【0017】また、センスアンプ回路3内には、ビット
線BL,BBLの一方に信号電圧が読み出されたとき
に、他方に参照電圧を与えるための参照電圧発生回路3
3が設けられている。この例では参照電圧発生回路33
は、一端が駆動線DPLにより駆動されるキャパシタC
rを用いて構成される。キャパシタCrの他端は、スタ
ンバイ時はリセット用NMOSトランジスタQN9を介
してVssに接続され、アクティブ時にはNMOSトラ
ンジスタQN7,QN8により選択的にビット線BL,
BBLに接続される。
線BL,BBLの一方に信号電圧が読み出されたとき
に、他方に参照電圧を与えるための参照電圧発生回路3
3が設けられている。この例では参照電圧発生回路33
は、一端が駆動線DPLにより駆動されるキャパシタC
rを用いて構成される。キャパシタCrの他端は、スタ
ンバイ時はリセット用NMOSトランジスタQN9を介
してVssに接続され、アクティブ時にはNMOSトラ
ンジスタQN7,QN8により選択的にビット線BL,
BBLに接続される。
【0018】これにより、データ読み出し時、例えば一
方のビット線BLにデータが読み出される時には、他方
のビット線BBLに対してキャパシタCrのノードを接
続する。そして、駆動線DPLに与えられる電圧をキャ
パシタCrにより容量カップリングさせることにより、
ビット線BBLに参照電圧Vrefが与えられる。参照
電圧Vrefを、データ“0”,“1”の読み出し電圧
の中間に設定することにより、センスアンプ本体31で
データ判別できることになる。
方のビット線BLにデータが読み出される時には、他方
のビット線BBLに対してキャパシタCrのノードを接
続する。そして、駆動線DPLに与えられる電圧をキャ
パシタCrにより容量カップリングさせることにより、
ビット線BBLに参照電圧Vrefが与えられる。参照
電圧Vrefを、データ“0”,“1”の読み出し電圧
の中間に設定することにより、センスアンプ本体31で
データ判別できることになる。
【0019】この実施の形態の強誘電体メモリの動作を
説明する。図4は、強誘電体メモリの動作タイミング図
である。ユニットセルMCは、強誘電体キャパシタの残
留分極が正の状態をデータ“1”、残留分極が負の状態
をデータ“0”として記憶するものとする。スタンバイ
時、全てのワード線WLは“H”、ブロック選択信号B
S0,BS1は“L”、ビット線BL,BBL及びプレ
ート線PL,BPLは低レベルVSSに保たれる。この
とき、強誘電体キャパシタCはオン状態のセルトランジ
スタTにより端子間が短絡されており、データを保持す
る。
説明する。図4は、強誘電体メモリの動作タイミング図
である。ユニットセルMCは、強誘電体キャパシタの残
留分極が正の状態をデータ“1”、残留分極が負の状態
をデータ“0”として記憶するものとする。スタンバイ
時、全てのワード線WLは“H”、ブロック選択信号B
S0,BS1は“L”、ビット線BL,BBL及びプレ
ート線PL,BPLは低レベルVSSに保たれる。この
とき、強誘電体キャパシタCはオン状態のセルトランジ
スタTにより端子間が短絡されており、データを保持す
る。
【0020】アクティブ動作に入り、ロウアドレスによ
り例えばセルアレイ1側のワード線WL6が選択された
とする。このとき、セルアレイ1をセンスアンプ回路3
に接続するための選択線PT0が“H”になり、同時に
ワード線WL6が“L”になる。その後、ビット線B
L,BBLのうち、BL側のユニットセルを選択する場
合には、ブロック選択信号BS0を“H”、プレート線
PLを低レベルVss(接地電圧)から高レベルVaa
(正電圧)に上げる(時刻t0)。これにより、選択さ
れたユニットセルMCの強誘電体キャパシタCに電圧が
印加され、データ“0”,“1”に応じて信号電圧がビ
ット線BLに読み出される。
り例えばセルアレイ1側のワード線WL6が選択された
とする。このとき、セルアレイ1をセンスアンプ回路3
に接続するための選択線PT0が“H”になり、同時に
ワード線WL6が“L”になる。その後、ビット線B
L,BBLのうち、BL側のユニットセルを選択する場
合には、ブロック選択信号BS0を“H”、プレート線
PLを低レベルVss(接地電圧)から高レベルVaa
(正電圧)に上げる(時刻t0)。これにより、選択さ
れたユニットセルMCの強誘電体キャパシタCに電圧が
印加され、データ“0”,“1”に応じて信号電圧がビ
ット線BLに読み出される。
【0021】ビット線BLに読み出された信号電圧は、
対をなすビット線BBLに与えた参照電圧Vrefとの
比較により検出される。即ち、時刻t1でセンタアンプ
活性化信号NSAE=“H”,PSAE=“L”とする
ことにより、センスアンプSAによって、ビット線BL
は、データ“1”の場合、Vaaに、データ“0”の場
合にはVssになる。読み出しモードでは、センスアン
プデータは、カラムゲート6により選択されてデータ線
DQ,BDQを介し、データバッファに転送される。そ
の後、時刻t2でプレート線PLをVssに戻すことに
より、センスアンプSAに読み出されたデータはそのま
ま再書き込みされる。この後、ブロック選択トランジス
タをオフにした後、センスアンプSAを非活性化し、選
択ワード線WL6をVaaに戻す。書き込みモードの場
合は、選択されたカラムではセンスアンプSAに外部か
ら供給されたデータが転送され、そのデータが書き込ま
れる。読み出しモード、書き込みモード共に、非選択カ
ラムでは、ユニットセルから読み出されたデータがその
まま再書き込みされる。
対をなすビット線BBLに与えた参照電圧Vrefとの
比較により検出される。即ち、時刻t1でセンタアンプ
活性化信号NSAE=“H”,PSAE=“L”とする
ことにより、センスアンプSAによって、ビット線BL
は、データ“1”の場合、Vaaに、データ“0”の場
合にはVssになる。読み出しモードでは、センスアン
プデータは、カラムゲート6により選択されてデータ線
DQ,BDQを介し、データバッファに転送される。そ
の後、時刻t2でプレート線PLをVssに戻すことに
より、センスアンプSAに読み出されたデータはそのま
ま再書き込みされる。この後、ブロック選択トランジス
タをオフにした後、センスアンプSAを非活性化し、選
択ワード線WL6をVaaに戻す。書き込みモードの場
合は、選択されたカラムではセンスアンプSAに外部か
ら供給されたデータが転送され、そのデータが書き込ま
れる。読み出しモード、書き込みモード共に、非選択カ
ラムでは、ユニットセルから読み出されたデータがその
まま再書き込みされる。
【0022】この実施の形態によると、共有センスアン
プ方式を採用して、カラムデコーダを、センスアンプ回
路を挟んだセルアレイ1,2の両側に配置している。従
って図1から明らかなように、カラム選択線CSLは、
セルアレイ1,2の領域を横切って配設する必要がな
く、例えばカラムゲート6,7のトランジスタのゲート
と同じ多結晶シリコン膜でゲートと連続して形成するこ
ともできる。この場合、セルアレイ上に配置する必要が
あるメタル配線としては、ビット線BL,BBLのみと
なる。データ線DQ,BDQはセルアレイ1,2の外に
ビット線BL,BBLと同じメタル配線で形成すること
ができる。カラム選択線CSLとしてメタル配線を用い
るとしても、トータルのメタル配線層数は2で済む。従
って、強誘電体キャパシタを形成した後のメタル配線工
程が最小限となり、強誘電体メモリの熱ダメージを抑え
ることができる。
プ方式を採用して、カラムデコーダを、センスアンプ回
路を挟んだセルアレイ1,2の両側に配置している。従
って図1から明らかなように、カラム選択線CSLは、
セルアレイ1,2の領域を横切って配設する必要がな
く、例えばカラムゲート6,7のトランジスタのゲート
と同じ多結晶シリコン膜でゲートと連続して形成するこ
ともできる。この場合、セルアレイ上に配置する必要が
あるメタル配線としては、ビット線BL,BBLのみと
なる。データ線DQ,BDQはセルアレイ1,2の外に
ビット線BL,BBLと同じメタル配線で形成すること
ができる。カラム選択線CSLとしてメタル配線を用い
るとしても、トータルのメタル配線層数は2で済む。従
って、強誘電体キャパシタを形成した後のメタル配線工
程が最小限となり、強誘電体メモリの熱ダメージを抑え
ることができる。
【0023】また。センスアンプ回路3は、図3に示す
ように、センスアンプ活性化用トランジスタを各ビット
線対BL,BBLの間に配置する必要があること、更に
参照電圧発生回路33を必要とすること、等の理由で通
常のDRAMに比べて面積が大きい。この実施の形態で
は、二つのセルアレイでセンスアンプ回路を共有するか
ら、チップ面積の有効利用が可能になる。
ように、センスアンプ活性化用トランジスタを各ビット
線対BL,BBLの間に配置する必要があること、更に
参照電圧発生回路33を必要とすること、等の理由で通
常のDRAMに比べて面積が大きい。この実施の形態で
は、二つのセルアレイでセンスアンプ回路を共有するか
ら、チップ面積の有効利用が可能になる。
【0024】この発明は上記実施の形態に限られない。
上記実施の形態では、TC並列ユニット直列接続型のセ
ルアレイ構成を説明したが、通常のDRAMと同様に1
トランジスタと1キャパシタによりメモリセルを構成す
る1T/1Cセル構成、或いは、ビット線BL,BBL
に同じワード線で駆動される二つのメモリセルを配置し
て、一方を参照セルとして動作させる2T/2Cセル構
成の場合にも、同様にこの発明を適用することが可能で
ある。
上記実施の形態では、TC並列ユニット直列接続型のセ
ルアレイ構成を説明したが、通常のDRAMと同様に1
トランジスタと1キャパシタによりメモリセルを構成す
る1T/1Cセル構成、或いは、ビット線BL,BBL
に同じワード線で駆動される二つのメモリセルを配置し
て、一方を参照セルとして動作させる2T/2Cセル構
成の場合にも、同様にこの発明を適用することが可能で
ある。
【0025】
【発明の効果】以上述べたようにこの発明によれば、セ
ンスアンプ回路を二つのセルアレイで共有することによ
り、センスアンプ回路面積を削減して、強誘電体メモリ
チップ面積の有効利用を図ることができる。
ンスアンプ回路を二つのセルアレイで共有することによ
り、センスアンプ回路面積を削減して、強誘電体メモリ
チップ面積の有効利用を図ることができる。
【図1】この発明が適用される強誘電体メモリの構成を
示す図である。
示す図である。
【図2】同強誘電体メモリのセルアレイの具体的な構成
を示す図である。
を示す図である。
【図3】同強誘電体メモリのセンスアンプ回路の具体構
成を示す図である。
成を示す図である。
【図4】同強誘電体メモリの動作タイミング図である。
1,2…セルアレイ、3…センスアンプ回路、4,5…
選択ゲート、6,7…カラムゲート、8,9…カラムデ
コーダ、31…センスアンプ本体、32…イコライズ回
路、33…参照電圧発生回路、MCB…セルブロック、
T…セルトランジスタ、C…強誘電体キャパシタ、MC
…ユニットセル(メモリセル)、BL,BBL…ビット
線、PL,BPL…プレート線、WL…ワード線、D
Q,BDQ…データ線、CSL…カラム選択線。
選択ゲート、6,7…カラムゲート、8,9…カラムデ
コーダ、31…センスアンプ本体、32…イコライズ回
路、33…参照電圧発生回路、MCB…セルブロック、
T…セルトランジスタ、C…強誘電体キャパシタ、MC
…ユニットセル(メモリセル)、BL,BBL…ビット
線、PL,BPL…プレート線、WL…ワード線、D
Q,BDQ…データ線、CSL…カラム選択線。
Claims (4)
- 【請求項1】 ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置された第1及び第2のセルアレ
イと、 これら第1及び第2のセルアレイの間に配置され第1及
び第2のセルアレイで共有されて、選択されたメモリセ
ルのデータを検知増幅するセンスアンプ回路と、 前記第1及び第2のセルアレイの前記センスアンプ回路
と反対側の端部にそれぞれ配置されたカラムデコーダ
と、を有することを特徴とする強誘電体メモリ装置。 - 【請求項2】 前記第1及び第2のセルアレイはそれぞ
れ、トランジスタのソース、ドレインに強誘電体キャパ
シタの両端を接続してメモリセルが構成され、複数のワ
ード線によりそれぞれ駆動されるメモリセルを直列接続
してセルブロックが構成されていることを特徴とする請
求項1記載の強誘電体メモリ装置。 - 【請求項3】 ワード線方向に隣接する2つのセルブロ
ックの一端がそれぞれ異なるプレート線に接続され、他
端がそれぞれブロック選択トランジスタを介して対をな
すビット線に接続されていることを特徴とする請求項2
記載の強誘電体メモリ装置。 - 【請求項4】 センスアンプ回路は、 活性化トランジスタを含むセンスアンプ本体と、 対をなすビット線を所定電位にイコライズするイコライ
ズ回路と、 対をなすビット線の一方に参照電圧を発生するための参
照電圧発生回路と、を有することを特徴とする請求項1
記載の強誘電体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002099059A JP2003297074A (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002099059A JP2003297074A (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003297074A true JP2003297074A (ja) | 2003-10-17 |
Family
ID=29388067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002099059A Pending JP2003297074A (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003297074A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008171525A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体記憶装置 |
JP2009099235A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | 半導体記憶装置 |
-
2002
- 2002-04-01 JP JP2002099059A patent/JP2003297074A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008171525A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体記憶装置 |
JP2009099235A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | 半導体記憶装置 |
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