JP2003297074A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JP2003297074A JP2003297074A JP2002099059A JP2002099059A JP2003297074A JP 2003297074 A JP2003297074 A JP 2003297074A JP 2002099059 A JP2002099059 A JP 2002099059A JP 2002099059 A JP2002099059 A JP 2002099059A JP 2003297074 A JP2003297074 A JP 2003297074A
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Abstract
(57)【要約】
【課題】 メタル配線層数を増やすことなくセンスアン
プ回路領域の面積削減を可能とした強誘電体メモリ装置
を提供する。 【解決手段】 強誘電体メモリセルを配列した二つのセ
ルアレイ１，２の間にセンスアンプ回路３が配置され、
二つのセルアレイ１，２がセンスアンプ回路３を共有す
る。セルアレイ１，２のセンスアンプ回路３と反対側の
両端部に、カラムゲート６，７とこれを選択駆動するカ
ラムデコーダ８，９が配置される。
プ回路領域の面積削減を可能とした強誘電体メモリ装置
を提供する。 【解決手段】 強誘電体メモリセルを配列した二つのセ
ルアレイ１，２の間にセンスアンプ回路３が配置され、
二つのセルアレイ１，２がセンスアンプ回路３を共有す
る。セルアレイ１，２のセンスアンプ回路３と反対側の
両端部に、カラムゲート６，７とこれを選択駆動するカ
ラムデコーダ８，９が配置される。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体キャパ
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体キャパシタ
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、Ｄ
ＲＡＭと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしＤＲＡＭと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、Ｄ
ＲＡＭと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしＤＲＡＭと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。
【０００３】これに対して、プレート線駆動回路の面積
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
【０００４】強誘電体メモリのデータは、例えば正の残
留分極の状態をデータ“１”、負の残留分極の状態をデ
ータ“０”とする。このときデータ読み出しの原理は、
次のようになる。“１”データの読み出しは、プレート
線から強誘電体キャパシタに電圧を印加して、分極を反
転させる破壊読み出しとなる。“１”データ読み出し
後、プレート線を低レベルに戻すと、センスアンプで増
幅された電圧により強誘電体キャパシタには逆電圧がか
かり、再度分極反転して“１”データが再書き込みされ
る。“０”データ読み出しは、分極反転しない非破壊読
み出しであって、読み出し後も強誘電体キャパシタには
電圧がかからず、そのまま“０”が再書き込みされる。
留分極の状態をデータ“１”、負の残留分極の状態をデ
ータ“０”とする。このときデータ読み出しの原理は、
次のようになる。“１”データの読み出しは、プレート
線から強誘電体キャパシタに電圧を印加して、分極を反
転させる破壊読み出しとなる。“１”データ読み出し
後、プレート線を低レベルに戻すと、センスアンプで増
幅された電圧により強誘電体キャパシタには逆電圧がか
かり、再度分極反転して“１”データが再書き込みされ
る。“０”データ読み出しは、分極反転しない非破壊読
み出しであって、読み出し後も強誘電体キャパシタには
電圧がかからず、そのまま“０”が再書き込みされる。
【０００５】
【発明が解決しようとする課題】強誘電体メモリでは、
センスアンプには例えばＤＲＡＭと同様のフリップフロ
ップ型センスアンプが用いられる。但し、ＤＲＡＭの場
合センスアンプ活性化用トランジスタが、セルアレイの
外に配置されて複数のセンスアンプで共有されるのに対
し、強誘電体メモリの場合には、各センスアンプ毎に活
性化トランジスタを配置する方式が採られる。これは、
強誘電体キャパシタへの書き込みのためにＤＲＡＭにお
けるより高い駆動能力が要求されるためである。またセ
ルアレイ方式によっては、ビット線対の一方に参照電圧
を与えるための参照電圧発生回路が必要であり、これも
センスアンプ回路領域に配置しなければならない。この
ため、センスアンプ回路領域の面積が通常のＤＲＡＭよ
り大きいものとなる。
センスアンプには例えばＤＲＡＭと同様のフリップフロ
ップ型センスアンプが用いられる。但し、ＤＲＡＭの場
合センスアンプ活性化用トランジスタが、セルアレイの
外に配置されて複数のセンスアンプで共有されるのに対
し、強誘電体メモリの場合には、各センスアンプ毎に活
性化トランジスタを配置する方式が採られる。これは、
強誘電体キャパシタへの書き込みのためにＤＲＡＭにお
けるより高い駆動能力が要求されるためである。またセ
ルアレイ方式によっては、ビット線対の一方に参照電圧
を与えるための参照電圧発生回路が必要であり、これも
センスアンプ回路領域に配置しなければならない。この
ため、センスアンプ回路領域の面積が通常のＤＲＡＭよ
り大きいものとなる。
【０００６】これに対して、二つのセルアレイがセンス
アンプ回路を共有する方式を採用することは、チップ面
積の有効利用にとって好ましい。しかし、共有センスア
ンプ方式を用いたとしても、別の問題が残る。複数のセ
ルアレイの配列の一端側にカラムデコーダを配置した場
合、複数のセルアレイ領域を横切ってカラム選択線を配
設する必要があり、例えば３層以上のメタル配線を形成
しなければならない。しかし、強誘電体キャパシタを形
成した後に、層間絶縁膜堆積とメタル配線形成を多数回
繰り返すと、強誘電体キャパシタは大きな熱ダメージを
受けて、十分な残留分極が得られなくなる。信頼性の観
点からは、この様なメタル配線の層数をできるだけ減ら
すことが望まれる。
アンプ回路を共有する方式を採用することは、チップ面
積の有効利用にとって好ましい。しかし、共有センスア
ンプ方式を用いたとしても、別の問題が残る。複数のセ
ルアレイの配列の一端側にカラムデコーダを配置した場
合、複数のセルアレイ領域を横切ってカラム選択線を配
設する必要があり、例えば３層以上のメタル配線を形成
しなければならない。しかし、強誘電体キャパシタを形
成した後に、層間絶縁膜堆積とメタル配線形成を多数回
繰り返すと、強誘電体キャパシタは大きな熱ダメージを
受けて、十分な残留分極が得られなくなる。信頼性の観
点からは、この様なメタル配線の層数をできるだけ減ら
すことが望まれる。
【０００７】この発明は、上記事情を考慮してなされた
もので、メタル配線層数を増やすことなくセンスアンプ
回路領域の面積削減を可能とした強誘電体メモリ装置を
提供することを目的としている。
もので、メタル配線層数を増やすことなくセンスアンプ
回路領域の面積削減を可能とした強誘電体メモリ装置を
提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る強誘電体
メモリ装置は、ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置された第１及び第２のセルアレ
イと、これら第１及び第２のセルアレイの間に配置され
第１及び第２のセルアレイで共有されて、選択されたメ
モリセルのデータを検知増幅するセンスアンプ回路と、
前記第１及び第２のセルアレイの前記センスアンプ回路
と反対側の端部にそれぞれ配置されたビット線を選択す
るためのカラムデコーダと、を有することを特徴とす
る。
メモリ装置は、ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置された第１及び第２のセルアレ
イと、これら第１及び第２のセルアレイの間に配置され
第１及び第２のセルアレイで共有されて、選択されたメ
モリセルのデータを検知増幅するセンスアンプ回路と、
前記第１及び第２のセルアレイの前記センスアンプ回路
と反対側の端部にそれぞれ配置されたビット線を選択す
るためのカラムデコーダと、を有することを特徴とす
る。
【０００９】この発明によると、センスアンプ回路を二
つのセルアレイで共有し且つ、これらのセルアレイのそ
れぞれセンスアンプ回路と反対側にカラムデコーダを配
置することにより、カラム選択線をセルアレイを横切っ
て配設することなく、またセンスアンプ回路面積を削減
することができる。
つのセルアレイで共有し且つ、これらのセルアレイのそ
れぞれセンスアンプ回路と反対側にカラムデコーダを配
置することにより、カラム選択線をセルアレイを横切っ
て配設することなく、またセンスアンプ回路面積を削減
することができる。
【００１０】この発明が適用される好ましいメモリセル
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数のワード線により駆動されるメモリセルを直列接続し
てセルブロックが構成される。そして、ワード線方向に
隣接する２つのセルブロックの一端がそれぞれ異なるプ
レート線に接続され、他端がそれぞれブロック選択トラ
ンジスタを介して対をなすビット線に接続される。
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数のワード線により駆動されるメモリセルを直列接続し
てセルブロックが構成される。そして、ワード線方向に
隣接する２つのセルブロックの一端がそれぞれ異なるプ
レート線に接続され、他端がそれぞれブロック選択トラ
ンジスタを介して対をなすビット線に接続される。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明が適用され
る強誘電体メモリのセルアレイ構成を示している。この
実施の形態では、二つのセルアレイ１，２が、その間に
配置されたセンスアンプ回路３を共有している。セルア
レイ１，２の対をなすビット線ＢＬ，ＢＢＬ（ＢＬ０，
ＢＢＬ０，ＢＬ１，ＢＢＬ１，…）は、折り返しビット
線構成となっており、それぞれ選択ゲート４，５を介し
てセンスアンプ回路３のセンスノードに接続される。選
択ゲート４，５は、選択信号ＰＴ０，ＰＴ２により制御
されて、センスアンプ回路３はセルアレイ１，２のいず
れか一方のみに接続されることになる。
の実施の形態を説明する。図１は、この発明が適用され
る強誘電体メモリのセルアレイ構成を示している。この
実施の形態では、二つのセルアレイ１，２が、その間に
配置されたセンスアンプ回路３を共有している。セルア
レイ１，２の対をなすビット線ＢＬ，ＢＢＬ（ＢＬ０，
ＢＢＬ０，ＢＬ１，ＢＢＬ１，…）は、折り返しビット
線構成となっており、それぞれ選択ゲート４，５を介し
てセンスアンプ回路３のセンスノードに接続される。選
択ゲート４，５は、選択信号ＰＴ０，ＰＴ２により制御
されて、センスアンプ回路３はセルアレイ１，２のいず
れか一方のみに接続されることになる。
【００１２】セルアレイ１，２は、この実施の形態の場
合、図２に示すように構成されている。ユニットセル
（メモリセル）ＭＣは、強誘電体キャパシタＣとセルト
ランジスタＴの並列接続により構成され、この様なユニ
ットセルＭＣが図の例では８個直列接続されて、セルブ
ロックＭＣＢ（ＭＣＢ０，ＭＣＢ１，…）が構成され
る。このようなセルアレイ構成を、ＴＣ並列ユニット直
列接続型という。
合、図２に示すように構成されている。ユニットセル
（メモリセル）ＭＣは、強誘電体キャパシタＣとセルト
ランジスタＴの並列接続により構成され、この様なユニ
ットセルＭＣが図の例では８個直列接続されて、セルブ
ロックＭＣＢ（ＭＣＢ０，ＭＣＢ１，…）が構成され
る。このようなセルアレイ構成を、ＴＣ並列ユニット直
列接続型という。
【００１３】セルブロックＭＣＢの各一端Ｎ１は、ブロ
ック選択トランジスタＱ１０，Ｑ１１を介してそれぞれ
ビット線ＢＬ，ＢＢＬに接続され、各他端Ｎ２はそれぞ
れプレート線ＰＬ，ＢＰＬに接続される。各セルブロッ
クＭＣＢのセルトランジスタのゲートは、ワード線ＷＬ
（ＷＬ０〜ＷＬ７）に接続される。
ック選択トランジスタＱ１０，Ｑ１１を介してそれぞれ
ビット線ＢＬ，ＢＢＬに接続され、各他端Ｎ２はそれぞ
れプレート線ＰＬ，ＢＰＬに接続される。各セルブロッ
クＭＣＢのセルトランジスタのゲートは、ワード線ＷＬ
（ＷＬ０〜ＷＬ７）に接続される。
【００１４】各セルアレイ１，２のビット線ＢＬ，ＢＢ
Ｌのセンスアンプ回路３と反対側の端部は、カラムゲー
ト６，７を介して、ワード線ＷＬと平行に配設されたデ
ータ線ＤＱ，ＢＤＱ（ＤＱ０，ＢＤＱ０，ＤＱ１，ＢＤ
Ｑ１，…）に接続されている。そしてデータ線ＤＱ，Ｂ
ＤＱの外側にそれぞれ、カラムゲート６，７を選択駆動
するカラムデコーダ（ＣＤ）８，９が配置されている。
従って、カラムゲート６，７のゲートを駆動するカラム
選択線ＣＳＬ（ＣＳＬ００，ＣＳＬ０１，…，ＣＳＬ１
０，ＣＳＬ１１，…）は、セルアレイ１，２の領域の外
に配置される。
Ｌのセンスアンプ回路３と反対側の端部は、カラムゲー
ト６，７を介して、ワード線ＷＬと平行に配設されたデ
ータ線ＤＱ，ＢＤＱ（ＤＱ０，ＢＤＱ０，ＤＱ１，ＢＤ
Ｑ１，…）に接続されている。そしてデータ線ＤＱ，Ｂ
ＤＱの外側にそれぞれ、カラムゲート６，７を選択駆動
するカラムデコーダ（ＣＤ）８，９が配置されている。
従って、カラムゲート６，７のゲートを駆動するカラム
選択線ＣＳＬ（ＣＳＬ００，ＣＳＬ０１，…，ＣＳＬ１
０，ＣＳＬ１１，…）は、セルアレイ１，２の領域の外
に配置される。
【００１５】図３は、センスアンプ回路３の具体的な構
成を示している。センスアンプ本体３１は、ドレインが
それぞれセンスノードＢＬＳＡ，ＢＢＬＳＡに接続さ
れ、ゲートがそれぞれセンスノードＢＢＬＳＡ，ＢＬＳ
Ａに接続されたＰＭＯＳトランジスタＱＰ１，ＱＰ２か
らなるフリップフロップと、同様にドレインがそれぞれ
センスノードＢＬＳＡ，ＢＢＬＳＡに接続され、ゲート
がそれぞれセンスノードＢＢＬＳＡ，ＢＬＳＡに接続さ
れたＮＭＯＳトランジスタＱＮ１，ＱＮ２からなるフリ
ップフロップとにより構成されている。ＰＭＯＳトラン
ジスタＱＰ１，ＱＰ２の共通ソースは、活性化用ＰＭＯ
ＳトランジスタＱＰ３を介して電源Ｖａａに接続され、
ＮＭＯＳトランジスタＱＮ１，ＱＮ２の共通ソースは、
活性化用ＮＭＯＳトランジスタＱＮ３を介して接地電位
Ｖｓｓに接続されている。
成を示している。センスアンプ本体３１は、ドレインが
それぞれセンスノードＢＬＳＡ，ＢＢＬＳＡに接続さ
れ、ゲートがそれぞれセンスノードＢＢＬＳＡ，ＢＬＳ
Ａに接続されたＰＭＯＳトランジスタＱＰ１，ＱＰ２か
らなるフリップフロップと、同様にドレインがそれぞれ
センスノードＢＬＳＡ，ＢＢＬＳＡに接続され、ゲート
がそれぞれセンスノードＢＢＬＳＡ，ＢＬＳＡに接続さ
れたＮＭＯＳトランジスタＱＮ１，ＱＮ２からなるフリ
ップフロップとにより構成されている。ＰＭＯＳトラン
ジスタＱＰ１，ＱＰ２の共通ソースは、活性化用ＰＭＯ
ＳトランジスタＱＰ３を介して電源Ｖａａに接続され、
ＮＭＯＳトランジスタＱＮ１，ＱＮ２の共通ソースは、
活性化用ＮＭＯＳトランジスタＱＮ３を介して接地電位
Ｖｓｓに接続されている。
【００１６】センスノードＢＬＳＡ，ＢＢＬＳＡの間に
はまた、ビット線イコライズ回路３２が形成されてい
る。イコライズ回路３２は、センスノードＢＬＳＡ，Ｂ
ＢＬＳＡをＶｓｓに接続するためのＮＭＯＳトランジス
タＱＮ４，ＱＮ５と、センスノードＢＬＳＡ，ＢＢＬＳ
Ａを短絡するためのＮＭＯＳトランジスタＱＮ６を有す
る。これらのトランジスタのゲートは、イコライズ制御
線ＥＱＬにより制御されて、センスノードＢＬＳＡ，Ｂ
ＢＬＳＡ、従ってこれらのセンスノードＢＬＳＡ，ＢＢ
ＬＳＡに接続されるビット線ＢＬ，ＢＢＬを、アクティ
ブ動作に先立ってＶｓｓにプリチャージ／イコライズす
る。
はまた、ビット線イコライズ回路３２が形成されてい
る。イコライズ回路３２は、センスノードＢＬＳＡ，Ｂ
ＢＬＳＡをＶｓｓに接続するためのＮＭＯＳトランジス
タＱＮ４，ＱＮ５と、センスノードＢＬＳＡ，ＢＢＬＳ
Ａを短絡するためのＮＭＯＳトランジスタＱＮ６を有す
る。これらのトランジスタのゲートは、イコライズ制御
線ＥＱＬにより制御されて、センスノードＢＬＳＡ，Ｂ
ＢＬＳＡ、従ってこれらのセンスノードＢＬＳＡ，ＢＢ
ＬＳＡに接続されるビット線ＢＬ，ＢＢＬを、アクティ
ブ動作に先立ってＶｓｓにプリチャージ／イコライズす
る。
【００１７】また、センスアンプ回路３内には、ビット
線ＢＬ，ＢＢＬの一方に信号電圧が読み出されたとき
に、他方に参照電圧を与えるための参照電圧発生回路３
３が設けられている。この例では参照電圧発生回路３３
は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣ
ｒを用いて構成される。キャパシタＣｒの他端は、スタ
ンバイ時はリセット用ＮＭＯＳトランジスタＱＮ９を介
してＶｓｓに接続され、アクティブ時にはＮＭＯＳトラ
ンジスタＱＮ７，ＱＮ８により選択的にビット線ＢＬ，
ＢＢＬに接続される。
線ＢＬ，ＢＢＬの一方に信号電圧が読み出されたとき
に、他方に参照電圧を与えるための参照電圧発生回路３
３が設けられている。この例では参照電圧発生回路３３
は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣ
ｒを用いて構成される。キャパシタＣｒの他端は、スタ
ンバイ時はリセット用ＮＭＯＳトランジスタＱＮ９を介
してＶｓｓに接続され、アクティブ時にはＮＭＯＳトラ
ンジスタＱＮ７，ＱＮ８により選択的にビット線ＢＬ，
ＢＢＬに接続される。
【００１８】これにより、データ読み出し時、例えば一
方のビット線ＢＬにデータが読み出される時には、他方
のビット線ＢＢＬに対してキャパシタＣｒのノードを接
続する。そして、駆動線ＤＰＬに与えられる電圧をキャ
パシタＣｒにより容量カップリングさせることにより、
ビット線ＢＢＬに参照電圧Ｖｒｅｆが与えられる。参照
電圧Ｖｒｅｆを、データ“０”，“１”の読み出し電圧
の中間に設定することにより、センスアンプ本体３１で
データ判別できることになる。
方のビット線ＢＬにデータが読み出される時には、他方
のビット線ＢＢＬに対してキャパシタＣｒのノードを接
続する。そして、駆動線ＤＰＬに与えられる電圧をキャ
パシタＣｒにより容量カップリングさせることにより、
ビット線ＢＢＬに参照電圧Ｖｒｅｆが与えられる。参照
電圧Ｖｒｅｆを、データ“０”，“１”の読み出し電圧
の中間に設定することにより、センスアンプ本体３１で
データ判別できることになる。
【００１９】この実施の形態の強誘電体メモリの動作を
説明する。図４は、強誘電体メモリの動作タイミング図
である。ユニットセルＭＣは、強誘電体キャパシタの残
留分極が正の状態をデータ“１”、残留分極が負の状態
をデータ“０”として記憶するものとする。スタンバイ
時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号Ｂ
Ｓ０，ＢＳ１は“Ｌ”、ビット線ＢＬ，ＢＢＬ及びプレ
ート線ＰＬ，ＢＰＬは低レベルＶＳＳに保たれる。この
とき、強誘電体キャパシタＣはオン状態のセルトランジ
スタＴにより端子間が短絡されており、データを保持す
る。
説明する。図４は、強誘電体メモリの動作タイミング図
である。ユニットセルＭＣは、強誘電体キャパシタの残
留分極が正の状態をデータ“１”、残留分極が負の状態
をデータ“０”として記憶するものとする。スタンバイ
時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号Ｂ
Ｓ０，ＢＳ１は“Ｌ”、ビット線ＢＬ，ＢＢＬ及びプレ
ート線ＰＬ，ＢＰＬは低レベルＶＳＳに保たれる。この
とき、強誘電体キャパシタＣはオン状態のセルトランジ
スタＴにより端子間が短絡されており、データを保持す
る。
【００２０】アクティブ動作に入り、ロウアドレスによ
り例えばセルアレイ１側のワード線ＷＬ６が選択された
とする。このとき、セルアレイ１をセンスアンプ回路３
に接続するための選択線ＰＴ０が“Ｈ”になり、同時に
ワード線ＷＬ６が“Ｌ”になる。その後、ビット線Ｂ
Ｌ，ＢＢＬのうち、ＢＬ側のユニットセルを選択する場
合には、ブロック選択信号ＢＳ０を“Ｈ”、プレート線
ＰＬを低レベルＶｓｓ（接地電圧）から高レベルＶａａ
（正電圧）に上げる（時刻ｔ０）。これにより、選択さ
れたユニットセルＭＣの強誘電体キャパシタＣに電圧が
印加され、データ“０”，“１”に応じて信号電圧がビ
ット線ＢＬに読み出される。
り例えばセルアレイ１側のワード線ＷＬ６が選択された
とする。このとき、セルアレイ１をセンスアンプ回路３
に接続するための選択線ＰＴ０が“Ｈ”になり、同時に
ワード線ＷＬ６が“Ｌ”になる。その後、ビット線Ｂ
Ｌ，ＢＢＬのうち、ＢＬ側のユニットセルを選択する場
合には、ブロック選択信号ＢＳ０を“Ｈ”、プレート線
ＰＬを低レベルＶｓｓ（接地電圧）から高レベルＶａａ
（正電圧）に上げる（時刻ｔ０）。これにより、選択さ
れたユニットセルＭＣの強誘電体キャパシタＣに電圧が
印加され、データ“０”，“１”に応じて信号電圧がビ
ット線ＢＬに読み出される。
【００２１】ビット線ＢＬに読み出された信号電圧は、
対をなすビット線ＢＢＬに与えた参照電圧Ｖｒｅｆとの
比較により検出される。即ち、時刻ｔ１でセンタアンプ
活性化信号ＮＳＡＥ＝“Ｈ”，ＰＳＡＥ＝“Ｌ”とする
ことにより、センスアンプＳＡによって、ビット線ＢＬ
は、データ“１”の場合、Ｖａａに、データ“０”の場
合にはＶｓｓになる。読み出しモードでは、センスアン
プデータは、カラムゲート６により選択されてデータ線
ＤＱ，ＢＤＱを介し、データバッファに転送される。そ
の後、時刻ｔ２でプレート線ＰＬをＶｓｓに戻すことに
より、センスアンプＳＡに読み出されたデータはそのま
ま再書き込みされる。この後、ブロック選択トランジス
タをオフにした後、センスアンプＳＡを非活性化し、選
択ワード線ＷＬ６をＶａａに戻す。書き込みモードの場
合は、選択されたカラムではセンスアンプＳＡに外部か
ら供給されたデータが転送され、そのデータが書き込ま
れる。読み出しモード、書き込みモード共に、非選択カ
ラムでは、ユニットセルから読み出されたデータがその
まま再書き込みされる。
対をなすビット線ＢＢＬに与えた参照電圧Ｖｒｅｆとの
比較により検出される。即ち、時刻ｔ１でセンタアンプ
活性化信号ＮＳＡＥ＝“Ｈ”，ＰＳＡＥ＝“Ｌ”とする
ことにより、センスアンプＳＡによって、ビット線ＢＬ
は、データ“１”の場合、Ｖａａに、データ“０”の場
合にはＶｓｓになる。読み出しモードでは、センスアン
プデータは、カラムゲート６により選択されてデータ線
ＤＱ，ＢＤＱを介し、データバッファに転送される。そ
の後、時刻ｔ２でプレート線ＰＬをＶｓｓに戻すことに
より、センスアンプＳＡに読み出されたデータはそのま
ま再書き込みされる。この後、ブロック選択トランジス
タをオフにした後、センスアンプＳＡを非活性化し、選
択ワード線ＷＬ６をＶａａに戻す。書き込みモードの場
合は、選択されたカラムではセンスアンプＳＡに外部か
ら供給されたデータが転送され、そのデータが書き込ま
れる。読み出しモード、書き込みモード共に、非選択カ
ラムでは、ユニットセルから読み出されたデータがその
まま再書き込みされる。
【００２２】この実施の形態によると、共有センスアン
プ方式を採用して、カラムデコーダを、センスアンプ回
路を挟んだセルアレイ１，２の両側に配置している。従
って図１から明らかなように、カラム選択線ＣＳＬは、
セルアレイ１，２の領域を横切って配設する必要がな
く、例えばカラムゲート６，７のトランジスタのゲート
と同じ多結晶シリコン膜でゲートと連続して形成するこ
ともできる。この場合、セルアレイ上に配置する必要が
あるメタル配線としては、ビット線ＢＬ，ＢＢＬのみと
なる。データ線ＤＱ，ＢＤＱはセルアレイ１，２の外に
ビット線ＢＬ，ＢＢＬと同じメタル配線で形成すること
ができる。カラム選択線ＣＳＬとしてメタル配線を用い
るとしても、トータルのメタル配線層数は２で済む。従
って、強誘電体キャパシタを形成した後のメタル配線工
程が最小限となり、強誘電体メモリの熱ダメージを抑え
ることができる。
プ方式を採用して、カラムデコーダを、センスアンプ回
路を挟んだセルアレイ１，２の両側に配置している。従
って図１から明らかなように、カラム選択線ＣＳＬは、
セルアレイ１，２の領域を横切って配設する必要がな
く、例えばカラムゲート６，７のトランジスタのゲート
と同じ多結晶シリコン膜でゲートと連続して形成するこ
ともできる。この場合、セルアレイ上に配置する必要が
あるメタル配線としては、ビット線ＢＬ，ＢＢＬのみと
なる。データ線ＤＱ，ＢＤＱはセルアレイ１，２の外に
ビット線ＢＬ，ＢＢＬと同じメタル配線で形成すること
ができる。カラム選択線ＣＳＬとしてメタル配線を用い
るとしても、トータルのメタル配線層数は２で済む。従
って、強誘電体キャパシタを形成した後のメタル配線工
程が最小限となり、強誘電体メモリの熱ダメージを抑え
ることができる。
【００２３】また。センスアンプ回路３は、図３に示す
ように、センスアンプ活性化用トランジスタを各ビット
線対ＢＬ，ＢＢＬの間に配置する必要があること、更に
参照電圧発生回路３３を必要とすること、等の理由で通
常のＤＲＡＭに比べて面積が大きい。この実施の形態で
は、二つのセルアレイでセンスアンプ回路を共有するか
ら、チップ面積の有効利用が可能になる。
ように、センスアンプ活性化用トランジスタを各ビット
線対ＢＬ，ＢＢＬの間に配置する必要があること、更に
参照電圧発生回路３３を必要とすること、等の理由で通
常のＤＲＡＭに比べて面積が大きい。この実施の形態で
は、二つのセルアレイでセンスアンプ回路を共有するか
ら、チップ面積の有効利用が可能になる。
【００２４】この発明は上記実施の形態に限られない。
上記実施の形態では、ＴＣ並列ユニット直列接続型のセ
ルアレイ構成を説明したが、通常のＤＲＡＭと同様に１
トランジスタと１キャパシタによりメモリセルを構成す
る１Ｔ／１Ｃセル構成、或いは、ビット線ＢＬ，ＢＢＬ
に同じワード線で駆動される二つのメモリセルを配置し
て、一方を参照セルとして動作させる２Ｔ／２Ｃセル構
成の場合にも、同様にこの発明を適用することが可能で
ある。
上記実施の形態では、ＴＣ並列ユニット直列接続型のセ
ルアレイ構成を説明したが、通常のＤＲＡＭと同様に１
トランジスタと１キャパシタによりメモリセルを構成す
る１Ｔ／１Ｃセル構成、或いは、ビット線ＢＬ，ＢＢＬ
に同じワード線で駆動される二つのメモリセルを配置し
て、一方を参照セルとして動作させる２Ｔ／２Ｃセル構
成の場合にも、同様にこの発明を適用することが可能で
ある。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、セ
ンスアンプ回路を二つのセルアレイで共有することによ
り、センスアンプ回路面積を削減して、強誘電体メモリ
チップ面積の有効利用を図ることができる。
ンスアンプ回路を二つのセルアレイで共有することによ
り、センスアンプ回路面積を削減して、強誘電体メモリ
チップ面積の有効利用を図ることができる。
【図１】この発明が適用される強誘電体メモリの構成を
示す図である。
示す図である。
【図２】同強誘電体メモリのセルアレイの具体的な構成
を示す図である。
を示す図である。
【図３】同強誘電体メモリのセンスアンプ回路の具体構
成を示す図である。
成を示す図である。
【図４】同強誘電体メモリの動作タイミング図である。
１，２…セルアレイ、３…センスアンプ回路、４，５…
選択ゲート、６，７…カラムゲート、８，９…カラムデ
コーダ、３１…センスアンプ本体、３２…イコライズ回
路、３３…参照電圧発生回路、ＭＣＢ…セルブロック、
Ｔ…セルトランジスタ、Ｃ…強誘電体キャパシタ、ＭＣ
…ユニットセル（メモリセル）、ＢＬ，ＢＢＬ…ビット
線、ＰＬ，ＢＰＬ…プレート線、ＷＬ…ワード線、Ｄ
Ｑ，ＢＤＱ…データ線、ＣＳＬ…カラム選択線。
選択ゲート、６，７…カラムゲート、８，９…カラムデ
コーダ、３１…センスアンプ本体、３２…イコライズ回
路、３３…参照電圧発生回路、ＭＣＢ…セルブロック、
Ｔ…セルトランジスタ、Ｃ…強誘電体キャパシタ、ＭＣ
…ユニットセル（メモリセル）、ＢＬ，ＢＢＬ…ビット
線、ＰＬ，ＢＰＬ…プレート線、ＷＬ…ワード線、Ｄ
Ｑ，ＢＤＱ…データ線、ＣＳＬ…カラム選択線。
Claims (4)
- 【請求項１】 ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置された第１及び第２のセルアレ
イと、 これら第１及び第２のセルアレイの間に配置され第１及
び第２のセルアレイで共有されて、選択されたメモリセ
ルのデータを検知増幅するセンスアンプ回路と、 前記第１及び第２のセルアレイの前記センスアンプ回路
と反対側の端部にそれぞれ配置されたカラムデコーダ
と、を有することを特徴とする強誘電体メモリ装置。 - 【請求項２】 前記第１及び第２のセルアレイはそれぞ
れ、トランジスタのソース、ドレインに強誘電体キャパ
シタの両端を接続してメモリセルが構成され、複数のワ
ード線によりそれぞれ駆動されるメモリセルを直列接続
してセルブロックが構成されていることを特徴とする請
求項１記載の強誘電体メモリ装置。 - 【請求項３】 ワード線方向に隣接する２つのセルブロ
ックの一端がそれぞれ異なるプレート線に接続され、他
端がそれぞれブロック選択トランジスタを介して対をな
すビット線に接続されていることを特徴とする請求項２
記載の強誘電体メモリ装置。 - 【請求項４】 センスアンプ回路は、 活性化トランジスタを含むセンスアンプ本体と、 対をなすビット線を所定電位にイコライズするイコライ
ズ回路と、 対をなすビット線の一方に参照電圧を発生するための参
照電圧発生回路と、を有することを特徴とする請求項１
記載の強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099059A JP2003297074A (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099059A JP2003297074A (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297074A true JP2003297074A (ja) | 2003-10-17 |
Family
ID=29388067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002099059A Pending JP2003297074A (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003297074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008171525A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体記憶装置 |
| JP2009099235A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | 半導体記憶装置 |
-
2002
- 2002-04-01 JP JP2002099059A patent/JP2003297074A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008171525A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体記憶装置 |
| JP2009099235A (ja) * | 2007-10-19 | 2009-05-07 | Toshiba Corp | 半導体記憶装置 |
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