JP2004047548A

JP2004047548A - 半導体装置の製造方法

Info

Publication number: JP2004047548A
Application number: JP2002200063A
Authority: JP
Inventors: Naoto Saito; 斎藤　直人
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2002-07-09
Filing date: 2002-07-09
Publication date: 2004-02-12

Abstract

【課題】コレクタ抵抗を下げようとすると、素子面積が大となってしまう。良好な特性かつ小さい素子面積のバイポーラトランジスタ集積回路装置を提供する。
【解決手段】シンカーと呼ばれる領域形成においてトレンチ構造を利用することで、コレクタ抵抗の小さく、素子面積の小さいバイポーラトランジスタを形成できる。これは、同一基板に縦形電界効果トランジスタが存在するＢｉＣＭＯＳにおいて有効である。これらのプロセスは従来のプロセスに多くのステップを付加することなく実現できる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、バイポ−ラ型半導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同一基板に形成した半導体集積回路装置の製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
図２に、従来の技術を用いたバイポーラトランジスタの工程順の断面図を示す。まず図２（ａ）のように、Ｐ基板１１に部分的なイオン注入によって、Ｎ型の不純物イオンを導入する。そして、熱工程を経た後、エピタキシャル成長膜１３を堆積させる。これらの工程中の熱拡散によって、Ｎ型の不純物イオンを導入された領域は埋込み層１２となる。
【０００３】
埋込み層１２は、埋込み層１２上に形成されるデバイスのオン抵抗の低抵抗化とともに、寄生素子の抑制、ソフトエラー及びラッチアップ耐性向上の為に用いられる。埋込み層１２形成のための不純物打ち込み量は、後の熱工程によって不純物が上方まで拡散したときに、デバイスの耐圧を阻害しないように考慮し、エピタキシャル層１３厚とともに制御される。
【０００４】
その後更に、図２（ｂ）のように、エピタキシャル成長膜１３表面の特定の領域にイオン注入を行うことにより、高濃度不純物領域１４が形成される。
【０００５】
その後、図２（ｃ）のように、熱工程により、エピタキシャル成長膜１３表面から、埋込み層１２まで高濃度不純物領域１４が拡散し、シンカー領域１５が形成される。その後さらに、ベース領域１６、エミッタ領域１７、コレクタ電極領域１８を形成する。埋込み層１２とデバイス表面にあるコレクタ電極１８の間を、シンカー領域１５（コレクタウォールとも呼ばれる）層を形成して接続することにより、埋込み層１２が効果的に低抵抗層として機能することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、シンカー領域１５を形成するとき、エピタキシャル層１３の厚みにより、熱工程によってシンカー領域１５を埋込み層１２に接触させるために、ある程度高い温度で拡散させる必要がある。このとき、縦方向と同時に横方向にもシンカー領域１５の不純物が拡散してしまい、素子の耐圧に大きな影響を与える。
【０００７】
このため、シンカー領域１５をエミッタ領域１７・ベース領域１６から大きく離すこととなり、面積を増大させるような結果とならざるを得ない。抵抗を下げるために、シンカー領域１５を形成するための不純物を多量に導入すれば上記現象がさらに助長される。
【０００８】
シンカー領域１５を形成しないと、埋込み層１２が有効に活用されずコレクタ抵抗の増加あるいは横方向寄生バイポーラ効果の増大となり、デバイスの性能が低下してしまうことは明らかである。これは、ＮＰＮ型でもＰＮＰ型でも縦形のバイポーラにあてはまる。
【０００９】
本発明は以上のような点に着目してなされたもので、従来よりも高性能かつ小面積でコスト高とならない、付加価値の高いバイポーラトランジスタを形成することが可能となり、また同一基板上に縦形ＭＯＳＦＥＴが存在する場合、何ら工程を増やすことなく、ＢｉＣＭＯＳ集積回路装置にも容易に応用できる半導体装置の製造方法を提供することを目的としている。
【００１０】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。図面においては、簡単のため、様々の層の厚みは誇張して示してある。
【００１１】
図１は本発明の一実施例の工程順に示した断面図である。図１（ａ）のように、第１導電型半導体基板としてＰ型基板１は、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板である。Ｐ型基板１の表面に、Ｎ型の導電型の不純物、例えば砒素を１×１０^１６ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３、の濃度となるように不純物導入して形成された、バイポーラトランジスタの埋込み層コレクタ領域２が形成されている。
【００１２】
更にその上に、例えばガスソースとしてＳｉＨ_２Ｃｌ_２及びＰＨ_３を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜３が抵抗率２Ω・ｃｍ、膜厚４μｍで形成されている。なお、ここでのガスソース、抵抗率、膜厚は本発明において本質的なものではない。上記したものとは限らない。
【００１３】
次に図１（ｂ）のように、Ｎ型エピタキシャル成長膜３の表面から、トレンチ（深い溝）４を埋込み層コレクタ領域２に達する深さまで形成する。トレンチ幅は０．４μｍ〜３．０μｍ程度で、深さは０．８μｍ〜４．０μｍ程度である。ただしトレンチ幅、トレンチ深さは、上記の限りではない。エピタキシャル成長層３の厚み、抵抗率、埋込み層の表面からの深さ、トランジスタの耐圧等によって、様々に設定される。
【００１４】
さらに、ここで同一基板上に、縦形ＭＯＳＦＥＴあるいは、トレンチ構造素子分離等を形成する場合には、酸化工程によりトレンチ４の内壁に熱酸化膜を形成するが、ここでは図示しない。
【００１５】
次に図１（ｃ）において、前工程で酸化膜をトレンチ４内壁に形成したときは、トレンチ４底面あるいは側壁すべての酸化膜を異方性、あるいは等方性エッチングにて除去する。
【００１６】
さらに、図示しないが、トレンチ４内に多結晶シリコンを埋め込む目的で、シリコンエピタキシャル成長層３表面に、多結晶シリコンを堆積する。多結晶シリコンを堆積した後、プリデポ工程（固体拡散）によって、多結晶シリコン中に不純物を導入する。ここでは、多結晶シリコンにＮ型の不純物を導入するが、ＰＮＰトランジスタのシンカー領域を形成する際には、Ｐ型の不純物を導入する。その後、Ｎ型エピタキシャル成長膜３の表面まで多結晶シリコンをエッチングして、トレンチ４内に多結晶シリコンを充填することにより、多結晶シリコンのシンカー領域６が形成される。
【００１７】
また、シンカー領域６は、埋め込み層２とシリコンのエピタキシャル成長層３の表面に設けられる電極（図示しない）とを電気的に接続する第１の低抵抗領域として機能する。その後、シリコンエピタキシャル成長層３表面に不純物を注入することにより、ベース領域５、エミッタ領域７を形成することにより、縦形ＮＰＮバイポーラトランジスタが図１（ｃ）の様に完成する。
【００１８】
以上の実施例で説明したように、コレクタ抵抗を小さくするために通常使われることの多いシンカーと呼ばれる層を、トレンチ構造を用いて形成することにより、コレクタ抵抗を減少させ、かつ素子面積の小さいＮＰＮ型バイポーラトランジスタを形成できる。コレクタ抵抗を十分に考慮しつつ、トレンチ１０６の面積、形状、多結晶シリコンの不純物導入を制御、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
【００１９】
以上の実施例は縦形ＮＰＮバイポーラトランジスタのシンカー領域を例にとって説明したが、これは、ＮＰＮ型でもＰＮＰ型でも縦形のバイポーラのシンカー形成にあてはまる。また縦形ＰＮＰ構造においては、Ｐ基板〜コレクタ間を分離するＮ型の埋込み層のシンカー形成に用いることもできる。
【００２０】
また、横型ＰＮＰ構造においては、ベース電位制御のためのシンカーとしても使用できる。さらにまた、同一基板上に形成する縦形ＭＯＳＦＥＴにおいて、トレンチおよびゲート電極作製と共通化も可能である。また、素子分離として、デバイス間を分離する際にも使うことができる。
【００２１】
【発明の効果】
この発明は、以上説明したように、バイポーラトランジスタを作製する際に、マスクを増加させることなく、性能を向上させ、良好な電気特性を持つバイポーラトランジスタおよび、ＢｉＣＭＯＳ集積回路装置を形成できる効果を有する。
【図面の簡単な説明】
【図１】本発明によるバイポーラトランジスタの製造工程順の断面図である。
【図２】従来のバイポーラトランジスタの製造工程順の断面図である。
【符号の説明】
１　　Ｐ型基板
２　　埋込み層コレクタ領域
３　　Ｎ型エピタキシャル成長膜
４　　トレンチ
６　　埋め込み多結晶シリコンであるシンカー領域
７　　エミッタ領域
１１　Ｐ型基板
１５　シンカー領域

Claims

第１導電型の半導体材料からなる基板上に、第２導電型のシリコンエピタキシャル成長層が形成されており、前記第１導電型の基板と、第２導電型のシリコンエピタキシャル層の境界近傍に第２導電型の埋込み層を有する、バイポーラトランジスタを形成する半導体集積回路装置の製造方法において、前記シリコンエピタキシャル成長層の上側表面上の一部領域から、前記埋込み層領域にまで達するようにトレンチを形成し、前記トレンチに多結晶シリコンを充填し、前記多結晶シリコンに、前記多結晶シリコンを第２導電型にするための不純物を導入することによって、前記埋込み層と前記シリコンエピタキシャル成長層表面に設けられる電極とを電気的に接続する第一の低抵抗領域を形成することを特徴とする半導体装置の製造方法。
第１導電型の半導体材料からなる基板上に、第２導電型のシリコンエピタキシャル成長層が形成されており、前記第１導電型の基板と、第２導電型のシリコンエピタキシャル成長層の境界近傍に第１導電型の埋込み層を有する、バイポーラトランジスタを形成する半導体集積回路装置の製造方法において、前記シリコンエピタキシャル成長層中に形成され、前記第１導電型の埋込み層に接続されている、第１導電型のウェル層の上側表面上の特定の領域から、前記第１導電型の埋込み層領域にまで達するように第２のトレンチを形成し、前記第２のトレンチに多結晶シリコンを充填し、前記多結晶シリコンに、前記多結晶シリコンを第１導電型にするための不純物を導入することによって、前記第１導電型の埋込み層と前記第１導電型のウェル層の上側表面上に設けられる電極とを電気的に接続する第２の低抵抗領域を形成することを特徴とする半導体装置の製造方法。
前記バイポーラトランジスタと同一基板上に縦形ＭＯＳＦＥＴ装置が形成される請求項１乃至２記載の半導体集積回路装置の製造方法。