JPS6318672A - バイポ−ラトランジスタ - Google Patents
バイポ−ラトランジスタInfo
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- JPS6318672A JPS6318672A JP16331186A JP16331186A JPS6318672A JP S6318672 A JPS6318672 A JP S6318672A JP 16331186 A JP16331186 A JP 16331186A JP 16331186 A JP16331186 A JP 16331186A JP S6318672 A JPS6318672 A JP S6318672A
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔イ概要］
三重拡散により形成されたバイポーラトランジスタは埋
込層を形成できないためコレクク直列舐抗（ｒｓｃ）が
大きくなり、トランジスタの飽和特性、伝播遅延時間（
τｐｄ）の温度特性等を悪くしていたので、ベース領域
内にコレクタコンタクト領域を形成する構造を提起し、
ｒｓｃの低減をはかる。
込層を形成できないためコレクク直列舐抗（ｒｓｃ）が
大きくなり、トランジスタの飽和特性、伝播遅延時間（
τｐｄ）の温度特性等を悪くしていたので、ベース領域
内にコレクタコンタクト領域を形成する構造を提起し、
ｒｓｃの低減をはかる。
本発明は三重拡散構造のバイポーラトランジスタの構造
に関する。
に関する。
バイポーラ集積回路（ＩＣ）を構成するバイポーラトラ
ンジスタは通常、半導体基板上に成長されたエピタキシ
ャル層に形成され、基板−エピタキシャル層間に低抵抗
の埋込層を形成し、この層よりコレクタコンタクトをと
るためｒｓｃは低く形成できる。
ンジスタは通常、半導体基板上に成長されたエピタキシ
ャル層に形成され、基板−エピタキシャル層間に低抵抗
の埋込層を形成し、この層よりコレクタコンタクトをと
るためｒｓｃは低く形成できる。
第３図はバイポーラＩＣを構成するパイボーラトランジ
スタの断面図である。
スタの断面図である。
図において、ｐ型珪素（ｐ−３ｉ）基板３１上に、埋込
層として高濃度ｎ型（ｎ“）−ＳｉＦＨ３２を形成し、
その上に素子形成層としてｎ−Ｓｉ層３３をエピタキシ
ャル成長する。
層として高濃度ｎ型（ｎ“）−ＳｉＦＨ３２を形成し、
その上に素子形成層としてｎ−Ｓｉ層３３をエピタキシ
ャル成長する。
高濃度シこ不純物を導入して埋込層を形成後、その上に
素子形成層として低抵抗のエピタキシャル層を形成し、
埋込層真上のこの層にトランジスタを形成し、コレクタ
電極は埋込層より高濃度に不純物を導入したコレクタコ
ンタクト層により基板表面に引き出している。
素子形成層として低抵抗のエピタキシャル層を形成し、
埋込層真上のこの層にトランジスタを形成し、コレクタ
電極は埋込層より高濃度に不純物を導入したコレクタコ
ンタクト層により基板表面に引き出している。
ｎ−３ｉ層３３の素子形成領域を画定する素子分離令頁
域としてｐ−Ｓｉ？ｉｌ域３４と３５を形成する。
域としてｐ−Ｓｉ？ｉｌ域３４と３５を形成する。
ｎ ”−Ｓｉ層３２に接続してコレクタコレクタ層とし
てｎ′″−５ｉ層３６、ベース領域としてｐ−５ｉｉｉ
Ｕ域３７、エミッタ領域としてｎ”−５１ｗ４域３８を
、基板中にそれぞれの型の不純物を導入して形成する。
てｎ′″−５ｉ層３６、ベース領域としてｐ−５ｉｉｉ
Ｕ域３７、エミッタ領域としてｎ”−５１ｗ４域３８を
、基板中にそれぞれの型の不純物を導入して形成する。
つぎに、基板表面に絶縁層として、例えば二酸化珪素（
ＳｉＯｚ）層３９を被着し、ｎ ”−３ｉ層３６、ｐ−
５ｉ領域３７、ｎ ”−３ｉ領域３８上を開口してそれ
ぞれコレクタ電極４０Ｃ、ヘース電極４０Ｂ、エミッタ
電極４０Ｅを形成する。
ＳｉＯｚ）層３９を被着し、ｎ ”−３ｉ層３６、ｐ−
５ｉ領域３７、ｎ ”−３ｉ領域３８上を開口してそれ
ぞれコレクタ電極４０Ｃ、ヘース電極４０Ｂ、エミッタ
電極４０Ｅを形成する。
このような構造のバイポーラトランジスタはコレクター
ベース接合に近接して形成された低抵抗の埋込層をもつ
ため、ｒｓｃが低減される。
ベース接合に近接して形成された低抵抗の埋込層をもつ
ため、ｒｓｃが低減される。
ところが、近年、用途の多様化にともないバイポーラ−
ＭＯＳ ＩＣ、例えばバイポーラ−ＣＭＯＳ ＩＣのよ
うに、バイポーラ素子と ＭＯ３素子を同一基板上に形
成したデバイスが用いられるようになった。
ＭＯＳ ＩＣ、例えばバイポーラ−ＣＭＯＳ ＩＣのよ
うに、バイポーラ素子と ＭＯ３素子を同一基板上に形
成したデバイスが用いられるようになった。
例えば、低消費電力のＣＭＯＳを高集積化が要求される
メモリセル部に、高速で大電力駆動ができるバイポーラ
素子をあまり高集積化を必要としない周辺回路に用い、
これらの素子を同一基板上に形成する。
メモリセル部に、高速で大電力駆動ができるバイポーラ
素子をあまり高集積化を必要としない周辺回路に用い、
これらの素子を同一基板上に形成する。
このような場合、工程の筒易化のため、基板はバイポー
ラとＣＭＯＳ共通にｐ−５ｉ５板を用い、バイポーラ素
子も第３図のようにエピタキシャル成長しないでｐ−Ｓ
ｔ基板に直接３回不純物を導入（例えば拡散）して素子
を形成する、いわゆる３重拡散構造のトランジスタを用
いている。
ラとＣＭＯＳ共通にｐ−５ｉ５板を用い、バイポーラ素
子も第３図のようにエピタキシャル成長しないでｐ−Ｓ
ｔ基板に直接３回不純物を導入（例えば拡散）して素子
を形成する、いわゆる３重拡散構造のトランジスタを用
いている。
なおこの３回の不純物導入工程のうち、ＣＭＯＳの不純
物導入工程と共通化できるものはそのようにする。
物導入工程と共通化できるものはそのようにする。
第４図は従来例の３重拡散構造のバイポーラトランジス
タの断面図である。
タの断面図である。
図において、１は半導体基板でｐ−５ｉ基板を用い、基
板表面よりｎ型不純物を導入してコレクタ領域としてｎ
−Ｓ ｉ 領域２を形成する。
板表面よりｎ型不純物を導入してコレクタ領域としてｎ
−Ｓ ｉ 領域２を形成する。
コレクタ領域２内に基板表面よりｎ型不純物を導入して
、ベース領域としてｐ−５ｉｆｌＪｉ域３を形成する。
、ベース領域としてｐ−５ｉｆｌＪｉ域３を形成する。
基板表面よりｎ型不純物を導入して、ベース領域３内に
エミッタ領域としてｎ”−Ｓｉ領域４と、コレクタ領域
２内にコレクタコンタクト領域としてｎ ”−３ｉ領域
５′を形成する。
エミッタ領域としてｎ”−Ｓｉ領域４と、コレクタ領域
２内にコレクタコンタクト領域としてｎ ”−３ｉ領域
５′を形成する。
つぎに、基千反表面に絶縁層としてＳｉｎ、層６を被着
し、ｎ ”−３ｉ領域５ ’ 、ｐ−５ｉ領域３、ｎ
”−５ｉ領域４上を開口してそれぞれコレクタ電Ｆｉｉ
７ Ｃ、ヘース電極７Ｂ、エミッタ電極７Ｅを形成す
る。
し、ｎ ”−３ｉ領域５ ’ 、ｐ−５ｉ領域３、ｎ
”−５ｉ領域４上を開口してそれぞれコレクタ電Ｆｉｉ
７ Ｃ、ヘース電極７Ｂ、エミッタ電極７Ｅを形成す
る。
このような３重拡散構造のトランジスタでは、第３図の
トランジスタのように低抵抗の埋込層がないので、図中
に示した位置に入る寄生抵抗、すなわちｒｓｃが大きく
なる。
トランジスタのように低抵抗の埋込層がないので、図中
に示した位置に入る寄生抵抗、すなわちｒｓｃが大きく
なる。
従来の３重拡散構造のトランジスタでは、ｒｓｃが大き
くなり、従って飽和特性、τｐ４の温度特性等が悪くな
る。
くなり、従って飽和特性、τｐ４の温度特性等が悪くな
る。
第１図（１）、（２）は本発明の３重拡散構造のバイポ
ーラトランジスタの断面図と平面図である。
ーラトランジスタの断面図と平面図である。
上記問題点の解決は、図において一導電型半専体基板ｌ
内に他導電型の不純物を基板表面より導入して形成され
たコレクタ領域２と、該コレクタ領域２内に一導電型不
純物を基板表面より導入して形成されたベース領域３と
、該ベース領域３内に他導電型不純物を基板表面より導
入して形成されたエミッタ領域４と、該コレクタ領域２
と該へ−ス領域３との境界を含んで他導電型の不純物を
基板表面より導入して形成されたコレクタコンタクト領
域５とを有するバイポーラトランジスタにより達成され
る。
内に他導電型の不純物を基板表面より導入して形成され
たコレクタ領域２と、該コレクタ領域２内に一導電型不
純物を基板表面より導入して形成されたベース領域３と
、該ベース領域３内に他導電型不純物を基板表面より導
入して形成されたエミッタ領域４と、該コレクタ領域２
と該へ−ス領域３との境界を含んで他導電型の不純物を
基板表面より導入して形成されたコレクタコンタクト領
域５とを有するバイポーラトランジスタにより達成され
る。
本発明はコレクタコンタクト領域をベース領域を含んで
形成することにより、基板の縦方向に形成された本来の
トランジスタに対し、ｒ、。の小さい横方向トランジス
タを並列に接続することにより、実質的にｒｓｃを低減
するものである。
形成することにより、基板の縦方向に形成された本来の
トランジスタに対し、ｒ、。の小さい横方向トランジス
タを並列に接続することにより、実質的にｒｓｃを低減
するものである。
この場合、各トランジスタの動作条件によるが、バイポ
ーラ−ＣＭＯ５ＩＣのように高速、高耐圧をあまり必要
としない場合はｒｓｃ低域の効果が優勢となる。
ーラ−ＣＭＯ５ＩＣのように高速、高耐圧をあまり必要
としない場合はｒｓｃ低域の効果が優勢となる。
第１図を用いて本発明の詳細な説明する。
図において、１は半導体基板でｐ−Ｓｉ基板を用い、基
板表面よりｎ型不純物を導入してコレクタ領域としてｎ
−Ｓ ｉ ｊ−ＩＴ域２を形成する。
板表面よりｎ型不純物を導入してコレクタ領域としてｎ
−Ｓ ｉ ｊ−ＩＴ域２を形成する。
コレクタ領域２内に基板表面よりｐ型不純物を導入して
、ベース領域としてｐ−５ｉｊｌ域３を形成する。
、ベース領域としてｐ−５ｉｊｌ域３を形成する。
基板表面よりｎ型不純物を導入して、ベース領域３内に
エミッタ可成としてｎ ”−３ｉ領域４と、コレクタ領
域２とベース領域３の境界を含んだ領域にコレクタコン
タクト領域としてｎ ”−３ｊ 領域５を形成する。
エミッタ可成としてｎ ”−３ｉ領域４と、コレクタ領
域２とベース領域３の境界を含んだ領域にコレクタコン
タクト領域としてｎ ”−３ｊ 領域５を形成する。
つぎに、基板表面に絶Ｉ！層として５ｉＯｚ層６を被着
し、ｎ ”−Ｓｉ領域５、ｐ−３ｉ領域３、ｎ ”−５
ｉ領域４上を開口してそれぞれコレクタ領域７Ｃ、ベー
ス電極７Ｂ、エミッタ電極７Ｅを形成する。
し、ｎ ”−Ｓｉ領域５、ｐ−３ｉ領域３、ｎ ”−５
ｉ領域４上を開口してそれぞれコレクタ領域７Ｃ、ベー
ス電極７Ｂ、エミッタ電極７Ｅを形成する。
実施例に用いたパターンの主要寸法はつぎの通りである
。
。
Ｃ＋ ＝３（１μｍ、 ｃｚ＝６５μｍ。
ｂ＋＝２０ＩＪｍ、 ｂ、＝４Ｑμｍ。
ｅ、＝１（１μｍ、ｅｚ＝１０μｍ。
ｄ＝３μｍ。
また、基板と各領域の形成条件はつぎの通りである。
図番 領域 深さ ドーパント 抵抗値（μｍ
） ４．５ ｎ” −Ｓｉ Ｏ，５Ａｓ ３０〜６
０Ω／ロ３ ｐ−Ｓｉ Ｉ Ｂ
８００Ω／口２ ｎ−３ｉ ２ Ｐ
１Ωｃｍｌ ｐ−３ｉ基板−８１０〜２０９ｃ
ｍこのような３重拡散構造のトランジスタでは、ｒｓｃ
の小さい横方向トランジスタが並列に接続されるため、
結果的にｒｓｃが低減される。
） ４．５ ｎ” −Ｓｉ Ｏ，５Ａｓ ３０〜６
０Ω／ロ３ ｐ−Ｓｉ Ｉ Ｂ
８００Ω／口２ ｎ−３ｉ ２ Ｐ
１Ωｃｍｌ ｐ−３ｉ基板−８１０〜２０９ｃ
ｍこのような３重拡散構造のトランジスタでは、ｒｓｃ
の小さい横方向トランジスタが並列に接続されるため、
結果的にｒｓｃが低減される。
第２図（１）、（２）は本発明の他の実施例による３重
拡散構造のバイポーラトランジスタの断面図と平面図で
ある。
拡散構造のバイポーラトランジスタの断面図と平面図で
ある。
第１図と異なるところは、コレクタコンタクト領域５が
、ベース領域３とコレクタ領域２と基板１にわたって形
成されている点である。
、ベース領域３とコレクタ領域２と基板１にわたって形
成されている点である。
この実施例のパターンの主要寸法はつぎの通りである。
ｃ＋＝３０μｍ＋ Ｃｚ＝５０μｍ。
ｂｌ ＝２０μｍ、ｂｚ＝４０μｍ。
ｅ＋＝ｌＯμｍ＋ ｅｚ＝１０μｍ＋ｄ＝３μｍ。
主要寸法で第１図と異なる点はｃ２が６５μｍより５０
μｍに低減したことである。
μｍに低減したことである。
また、基板と各領域の形成条件は第１図と同様である。
以上のように、コレクタ領域の面積は第１図の場合より
小さくてすむため、パターンが小さくなり寄生容量が減
少する利点がある。
小さくてすむため、パターンが小さくなり寄生容量が減
少する利点がある。
第４図の従来例で各領域形成に本発明と同一パターン、
同一層構成を用い、かつコレクタコンタクト領域をエミ
ッタ領域よりｄ＝ＩＱμｍ離して形成したときはｒ、。
同一層構成を用い、かつコレクタコンタクト領域をエミ
ッタ領域よりｄ＝ＩＱμｍ離して形成したときはｒ、。
＝６００Ωであったが、第１図、第２図の本発明の例に
おいてはｒ、。−２００Ωに改善された。
おいてはｒ、。−２００Ωに改善された。
つぎに、参考のためにｒｓｃが低減したときにトランジ
スタの飽和特性とでｐｄの温度特性が改善される様子の
概略を第５図、第６図を用いて説明する。
スタの飽和特性とでｐｄの温度特性が改善される様子の
概略を第５図、第６図を用いて説明する。
第５図はバイポーラトランジスタの出力特性を示す図で
ある。
ある。
図は、ベース電流１ｂＣをパラメータにしてコレクタ電
圧ｖｃに対するコレクタ電流ＩＣの関係を示す出力特性
図である。
圧ｖｃに対するコレクタ電流ＩＣの関係を示す出力特性
図である。
図において、ｒＳＣが低減すると関係図は矢印の方向に
移動し、飽和電圧が小さくなる。
移動し、飽和電圧が小さくなる。
第６図はバイポーラトランジスタのτ、４の温度特性を
示す図である。
示す図である。
図は周囲温度Ｔ、に対するτ２ｄの関係を示し、ｒｓｃ
が低減すると関係図は矢印の方向に移動し、温度特性は
改善される。
が低減すると関係図は矢印の方向に移動し、温度特性は
改善される。
以上詳細に説明したように本発明による３重拡散構造の
トランジスタはｒｓｃが小さく、従って飽和特性、τ２
．の温度特性等がよい。
トランジスタはｒｓｃが小さく、従って飽和特性、τ２
．の温度特性等がよい。
第１図（１）、（２）は本発明の３重拡１）女構造のバ
イポーラトランジスタの断面図と平面図、 第２図（１）、（２）は本発明の他の実施例による３重
拡散構造のバイポーラトランジスタの断面図と平面図、 第３図はバイポーラＩＣを構成するバイポーラトランジ
スタの断面図、 第４図は従来例の３重拡散構造のバイポーラトランジス
タの断面図、 第５図はバイポーラトランジスタの出力特性を示す図、 第６図はバイポーラトランジスタのτ２ｄの温度特性を
示す図である。 図において、 １は半導体基板でｐ−３ｉ基板、 ２はコレクタ領域で叶Ｓｉ領域、 ３はベース領域でｐ−Ｓｉ領域、 ４はエミッタ領域でｎ ”−５ｉ領域、５はコレクタコ
ンタクト領域でｎ”−３ｉｊ＋−Ｑ域、６は絶縁層で５
ｉＯｚ層、 ７Ｃはコレクタ電極、 ７Ｂはベース電極、 ７Ｅはエミッタ電極 ハ”／Ｉ杓うＩＣ／７ ）ラシヅ丈タ０オ在眉η「１卒
３ 図 啓カ［刃（イブ・１の 計ｊｆｎ し１Ａ沖 ４
し４
イポーラトランジスタの断面図と平面図、 第２図（１）、（２）は本発明の他の実施例による３重
拡散構造のバイポーラトランジスタの断面図と平面図、 第３図はバイポーラＩＣを構成するバイポーラトランジ
スタの断面図、 第４図は従来例の３重拡散構造のバイポーラトランジス
タの断面図、 第５図はバイポーラトランジスタの出力特性を示す図、 第６図はバイポーラトランジスタのτ２ｄの温度特性を
示す図である。 図において、 １は半導体基板でｐ−３ｉ基板、 ２はコレクタ領域で叶Ｓｉ領域、 ３はベース領域でｐ−Ｓｉ領域、 ４はエミッタ領域でｎ ”−５ｉ領域、５はコレクタコ
ンタクト領域でｎ”−３ｉｊ＋−Ｑ域、６は絶縁層で５
ｉＯｚ層、 ７Ｃはコレクタ電極、 ７Ｂはベース電極、 ７Ｅはエミッタ電極 ハ”／Ｉ杓うＩＣ／７ ）ラシヅ丈タ０オ在眉η「１卒
３ 図 啓カ［刃（イブ・１の 計ｊｆｎ し１Ａ沖 ４
し４
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板（１）内に他導電型の不純物を基板
表面より導入して形成されたコレクタ領域（２）と、 該コレクタ領域（２）内に一導電型不純物を基板表面よ
り導入して形成されたベース領域（３）と、該ベース領
域（３）内に他導電型不純物を基板表面より導入して形
成されたエミッタ領域（４）と、該コレクタ領域（２）
と該ベース領域（３）との境界を含んで他導電型の不純
物を基板表面より導入して形成されたコレクタコンタク
ト領域（５） とを有することを特徴とするバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16331186A JPS6318672A (ja) | 1986-07-11 | 1986-07-11 | バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16331186A JPS6318672A (ja) | 1986-07-11 | 1986-07-11 | バイポ−ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318672A true JPS6318672A (ja) | 1988-01-26 |
Family
ID=15771418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16331186A Pending JPS6318672A (ja) | 1986-07-11 | 1986-07-11 | バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
-
1986
- 1986-07-11 JP JP16331186A patent/JPS6318672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
| US6979885B2 (en) | 1998-04-20 | 2005-12-27 | Intersil Americas Inc. | Devices with patterned wells and method for forming same |
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