JP7139232B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関し、例えば、ゲート抵抗が接続されたトランジスタを含む半導体装置及び半導体装置の製造方法に関する。
大電力を扱う半導体モジュールは、一般的には、複数の半導体チップを並列に接続した多並列接続によって構成されている。これにより、大電流を扱うインバーターシステム等を構成することができる。このような多並列接続された半導体モジュールは、半導体チップ間のアンバランス動作の抑制や、ダンピング抵抗として、半導体チップにゲート抵抗を内蔵させている。
特開２００３－１９７９１４号公報
特許文献１には、ゲートパッド部領域内にゲート抵抗を作り込み、チップサイズの増大を抑制することが記載されている。しかしながら、ゲートパッド下にコンタクトが形成されるため、この部分の段差の影響により、ワイヤボンディング性への影響が懸念される。また、ゲート抵抗のサイズが、ゲートパッド領域以下である必要があり、ゲート抵抗の設計に制約がかかることになる。さらに、ゲート抵抗下に形成された酸化膜による容量は、ゲート抵抗と並列に接続されるので、ゲート抵抗の抵抗値に与える容量の影響を排除することができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の主面側に設けられたゲート抵抗と、前記主面に平行な面内における一方向に延び、前記面内における前記一方向に直交する他方向に間隔をあけて前記ゲート抵抗の上面に接続された第１コンタクト及び第２コンタクトと、前記ゲート抵抗の下方の前記半導体基板に形成されたキャリアを排出するキャリア排出機構と、を備え、前記ゲート抵抗は、前記一方向に延び、前記第１コンタクトが接続された第１接続部と、前記一方向に延び、前記第２コンタクトが接続された第２接続部と、前記他方向に延び、一端が前記第１接続部に接続し、他端が前記第２接続部に接続した複数の延在部と、を有し、前記ゲート抵抗は、隣り合う前記延在部の間に開口部が形成され、前記ゲート抵抗は、前記第１コンタクトまたは前記第２コンタクトを介して、トランジスタのゲート電極に接続し、前記キャリア排出機構は、前記開口部に形成される。
前記一実施の形態によれば、チップサイズの増大を抑制しつつ、電流集中による破壊を抑制することができる半導体装置及び半導体装置の製造方法を提供することができる。
（ａ）は、比較例に係る半導体装置を例示した平面図であり、（ｂ）は、比較例に係る半導体装置を例示した断面図であり、（ａ）のＩ－Ｉ線の断面を示し、（ｃ）は、比較例に係る半導体装置に内蔵されたゲート抵抗の長さと抵抗値との相関を例示したグラフであり、横軸は、ゲート抵抗の長さを示し、縦軸は、ゲート抵抗値を示す。 （ａ）は、比較例に係る半導体装置のゲート抵抗を例示した平面図であり、（ｂ）は、比較例に係る半導体装置のゲート抵抗を例示した断面図であり、（ａ）のＩＩ－ＩＩ線の断面を示す。 （ａ）は、実施形態１に係る半導体装置のゲート抵抗を例示した平面図であり、（ｂ）は、実施形態１に係る半導体装置のゲート抵抗を例示した断面図であり、（ａ）のＩＩＩ－ＩＩＩ線の断面を示す。 （ａ）は、実施形態１に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態１に係る半導体装置を例示した断面図であり、（ａ）のＩＶ－ＩＶ線の断面を示す。 （ａ）は、実施形態１に係る半導体装置の寄生ＰＭＯＳを例示した断面図であり、図４（ｂ）の拡大図を示し、（ｂ）は、寄生ＭＯＳの構成の接続関係を例示した図である。 （ａ）及び（ｂ）は、実施形態１に係る半導体装置を例示した平面図であり、（ｂ）は、（ａ）のＶＩ領域を拡大した図である。 （ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法を例示した工程断面図である。 （ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法を例示した工程断面図である。 （ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法を例示した工程断面図である。 （ａ）は、実施形態２に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態２に係る半導体装置を例示した断面図であり、（ａ）のＸ－Ｘ線の断面を示す。 （ａ）は、実施形態３に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態３に係る半導体装置を例示した断面図であり、（ａ）のＸＩ－ＸＩ線の断面を示す。 （ａ）は、実施形態４に係る半導体装置のゲート抵抗を例示した平面図であり、（ｂ）は、実施形態４に係る半導体装置のゲート抵抗を例示した断面図であり、（ａ）のＸＩＩ－ＸＩＩ線の断面を示す。 （ａ）は、実施形態４に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態４に係る半導体装置を例示した断面図であり、（ａ）のＸＩＩＩ－ＸＩＩＩ線の断面を示す。 （ａ）は、実施形態５に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態５に係る半導体装置を例示した断面図であり、（ａ）のＸＩＶ－ＸＩＶ線の断面を示す。 （ａ）は、実施形態５の別の例に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態５の別の例に係る半導体装置を例示した断面図であり、（ａ）のＸＶ－ＸＶ線の断面を示す。 （ａ）は、比較例に係る半導体装置の等価回路を例示した回路図であり、（ｂ）は、比較例に係る半導体装置のゲート波形を例示したグラフであり、横軸は、時間を示し、縦軸は、ゲート電位及びゲート電流を示す。 （ａ）は、実施形態６に係る半導体装置を説明するための図であり、（ｂ）は、実施形態６に係る半導体装置の等価回路を例示した回路図である。 （ａ）は、実施形態６に係る半導体装置を例示した平面図であり、（ｂ）及び（ｃ）は、実施形態６に係る半導体装置を例示した断面図であり、（ｂ）は、（ａ）のＸＶＩＩＩｂ－ＸＶＩＩＩｂ線の断面を示し、（ｃ）は、（ａ）のＸＶＩＩＩｃ－ＸＶＩＩＩｃ線の断面を示す。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（比較例）
実施形態に係る半導体装置を説明する前に、比較例に係る半導体装置を説明する。これにより、実施形態に係る半導体装置を、より明確にする。
図１（ａ）は、比較例に係る半導体装置を例示した平面図であり、（ｂ）は、比較例に係る半導体装置を例示した断面図であり、（ａ）のＩ－Ｉ線の断面を示し、（ｃ）は、比較例に係る半導体装置に内蔵されたゲート抵抗の長さと抵抗値との相関を例示したグラフであり、横軸は、ゲート抵抗の長さを示し、縦軸は、ゲート抵抗値を示す。
図１（ａ）及び（ｂ）に示すように、比較例に係る半導体装置１０１は、半導体基板１０に形成されている。半導体装置１０１は、ゲート抵抗１２０、エミッタ配線３０及びゲートパッド４０、第１コンタクト６１及び第２コンタクト６２を備えている。ゲート抵抗１２０、エミッタ配線３０、ゲートパッド４０、第１コンタクト６１及び第２コンタクト６２は、半導体基板１０の主面１０ａ側に設けられている。図１（ａ）では、エミッタ配線３０は複数設けられている。裏面１０ｂ側には図示しないコレクタ電極が設けられている。ゲート抵抗１２０は、例えば、半導体基板１０の主面１０ａ側において、エミッタ配線３０とゲートパッド４０との間に配置されている。ゲート抵抗１２０は、主面１０ａ側から見て、幅Ｗ及び長さＬを有する矩形の形状となっている。
ここで、半導体装置１０１の説明の便宜のために、ＸＹＺ直交座標軸を導入する。半導体基板１０の主面１０ａに直交する方向をＺ軸方向とし、裏面１０ｂ側から主面１０ａ側に向かう方向を＋Ｚ軸方向、主面１０ａ側から裏面１０ｂ側に向かう方向を－Ｚ軸方向とする。＋Ｚ軸方向を上方、－Ｚ軸方向を下方ともいう。主面１０ａに平行な面をＸＹ平面とする。例えば、ゲート抵抗１２０の長さＬ方向はＸ軸方向であり、ゲート抵抗１２０の幅Ｗ方向はＹ軸方向である。
ゲート抵抗１２０は、例えば、材料として、所定の不純物が添加されたポリシリコンを含んでいる。ゲート抵抗１２０は、絶縁膜５０によって覆われている。絶縁膜５０は、例えば、ＰＳＧ及びＳＯＧ等の酸化シリコンを含んでいる。
ゲート抵抗１２０の主面１０ａ側には、第１コンタクト６１及び第２コンタクト６２が接続されている。第１コンタクト６１は、例えば、ゲートパッド４０側のゲート配線７１に接続する、いわゆるハイサイド側のコンタクトである。第２コンタクト６２は、例えば、アクティブセル側のゲート配線７２に接続する、いわゆるロウサイド側のコンタクトである。第１コンタクト６１及び第２コンタクト６２は、絶縁膜５０をエッチング等により除去された部分に形成されている。第１コンタクト６１は、ゲート抵抗１２０の上面において、＋Ｘ軸方向側の端部近傍に接続されている。第２コンタクト６２は、ゲート抵抗１２０の上面において、－Ｘ軸方向側の端部近傍に接続されている。
第１コンタクト６１及び第２コンタクト６２は、主面１０ａに平行なＸＹ平面におけるＹ軸方向に延びている。例えば、第１コンタクト６１及び第２コンタクト６２は、ゲート抵抗１２０の上面において、－Ｙ軸方向側の端部近傍から＋Ｙ軸方向側の端部近傍まで延びている。そして、第１コンタクト６１及び第２コンタクト６２は、Ｘ軸方向に相互に間隔を空けて、ゲート抵抗１２０の上面に接続されている。第１コンタクト６１及び第２コンタクト６２は、それぞれ複数本形成されてもよい。第１コンタクト６１及び第２コンタクト６２は、それぞれＸ軸方向に分離した複数のコンタクトで構成されてもよい。各コンタクトは、Ｙ軸方向に延びている。
第１コンタクト６１及び第２コンタクト６２は、絶縁膜５０を覆うように形成されたゲート配線７１及び７２に接続されている。ゲート配線７１及び７２は、例えば、材料として、アルミニウムを含んでいる。ゲート配線７１及び７２間を電流が流れることにより、ゲート抵抗１２０は抵抗として機能する。
図２（ａ）は、比較例に係る半導体装置のゲート抵抗を例示した平面図であり、（ｂ）は、比較例に係る半導体装置のゲート抵抗を例示した断面図であり、（ａ）のＩＩ－ＩＩ線の断面を示す。
図２（ａ）及び（ｂ）に示すように、ゲート抵抗１２０は、矩形であり、半導体基板１０上に形成されている。図２（ａ）では、複数本で構成される第１コンタクト６１及び第２コンタクト６２をまとめて示している。半導体基板１０は、ｎ型ドリフト層１１、ウェル層として機能する深いｐ型拡散層１２、浅いｐ型拡散層１３を有している。半導体基板１０において、ｎ型ドリフト層１１上に深いｐ型拡散層１２が形成され、深いｐ型拡散層１２上に浅いｐ型拡散層１３が形成されている。なお、半導体基板１０は、他の拡散層を有してもよい。例えば、ｎ型ドリフト層１１の下方に、ｎ型フィールドストップ層及びｐ型コレクタ層を含んでもよい。
半導体基板１０上には絶縁膜５１が形成され、絶縁膜５１上にゲート抵抗１２０が形成されている。ゲート抵抗１２０は、絶縁膜５０に覆われている。絶縁膜５０上には、例えば、エミッタ配線３０が形成されている。なお、ゲート抵抗２０の＋Ｘ軸方向の端部近傍及び－Ｘ軸方向の端部近傍において、絶縁膜５０上には、ゲート配線７１及び７２が形成され、絶縁膜５０に形成されたコンタクトホールを介して、第１コンタクト６１及び第２コンタクト６２に接続されている。
次に、比較例に係るゲート抵抗１２０に関する２つの課題を説明する。第１の課題は、半導体装置１０１のチップサイズが増大することである。図１（ｃ）に示すように、ゲート抵抗１２０の長さＬが大きくなるほど、抵抗値が大きくなる。ゲート抵抗１２０を所定の抵抗値に設定する場合に、ゲート抵抗１２０を所定の長さまで大きくする必要がある。よって、ゲート抵抗１２０が占める主面１０ａ上の面積が大きくなる。このように、所定の抵抗値にするために、チップサイズが増大することが第１の課題である。チップサイズが増大すると、半導体装置１を製造するコストが増加する。
第２の課題は、ゲート抵抗１２０の周辺領域１６にホール等のキャリア１５が集中して電流集中を引き起こすことである。図１（ｂ）に示すように、ゲートパッド４０下に蓄積したホール等のキャリア１５は、ターンオフ時にゲート抵抗１２０の周辺領域１６から排出される。ゲート抵抗１２０は半導体基板１０の主面１０ａ側を覆っているので、ゲート抵抗１２０が配置された領域には、導通時に蓄積したキャリア１５を引き抜くところがない。よって、キャリア１５は、ゲート抵抗１２０の周辺領域１６に集中し、破壊を引き起こす。
第１及び第２の課題は、第１コンタクト６１及び第２コンタクト６２の構成も関係している。第１コンタクト６１及び第２コンタクト６２は、ＥＭＤ（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ－Ｄａｍａｇｅ）の観点から、ゲート抵抗１２０の幅Ｗに対応するＹ軸方向の長さを、２０００［μｍ］程度、ゲート抵抗１２０の長さＬに対応するＸ軸方向の長さを５［μｍ］程度、必要とする（図では、２０００［μｍ］×１［μｍ］×５本）。このように、各コンタクトのＹ軸方向の長さ（２０００［μｍ］）及びＸ軸方向の長さもチップサイズを大きくし、コストを増加させる。また、コンタクトのためのゲート抵抗１２０の面積も必要になり、破壊耐量低下を引き起こす要因ともなる。
（実施形態１）
次に、実施形態１の半導体装置を説明する。図３（ａ）は、実施形態１に係る半導体装置のゲート抵抗を例示した平面図であり、（ｂ）は、実施形態１に係る半導体装置のゲート抵抗を例示した断面図であり、（ａ）のＩＩＩ－ＩＩＩ線の断面を示す。図４（ａ）は、実施形態１に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態１に係る半導体装置を例示した断面図であり、（ａ）のＩＶ－ＩＶ線の断面を示す。図５（ａ）は、実施形態１に係る半導体装置の寄生ＭＯＳを例示した断面図であり、図４（ｂ）の拡大図を示し、（ｂ）は、寄生ＭＯＳの構成の接続関係を例示した図である。図６（ａ）及び（ｂ）は、実施形態１に係る半導体装置を例示した平面図であり、（ｂ）は、（ａ）のＶＩ領域を拡大した図である。
図３（ａ）及び（ｂ）に示すように、本実施形態のゲート抵抗２０は、半導体基板１０の主面１０ａ側に設けられている。図３（ａ）では、半導体基板１０を省略している。なお、図が煩雑にならないように、符号を適宜省略している。以下の図も同様である。ゲート抵抗２０は、短冊状の形状であり、複数の開口部２５が形成されている。ゲート抵抗２０は、ベタ膜から形成された矩形状の平らな導電膜から複数の開口部２５を間引いた形状となっている。具体的には、ゲート抵抗２０は、第１コンタクト６１が接続された第１接続部２１と、第２コンタクト６２が接続された第２接続部２２と、複数の延在部２３とを有している。第１接続部２１及び第２接続部２２は、例えば、Ｙ軸方向に延びている。第１接続部２１と第２接続部２２とは、Ｘ軸方向に間隔を空けて配置されている。第１コンタクト６１は、第１接続部２１の上面に接続されている。第２コンタクト６２は、第２接続部２２の上面に接続されている。
複数の延在部２３は、Ｘ軸方向に延びている。延在部２３の一端が第１接続部２１に接続し、延在部２３の他端が第２接続部２２に接続されている。延在部２３は、主面１０ａ上に形成されたベタ膜を含んでいる。各延在部２３のＹ軸方向の長さ及び延在部２３の本数は、ゲート抵抗２０の所定の抵抗値に基づいて決定されている。複数の延在部２３は、第１接続部２１と第２接続部２２との間で、Ｙ軸方向に間隔を空けて配置されている。よって、ゲート抵抗２０は、隣り合う延在部２３の間に開口部２５が形成されている。
図３（ｂ）に示すように、半導体基板１０は、ｎ型ドリフト層１１、ウェル層として機能する深いｐ型拡散層１２、浅いｐ型拡散層１３を有している。半導体基板１０において、ｎ型ドリフト層１１上に深いｐ型拡散層１２が形成され、深いｐ型拡散層１２上に浅いｐ型拡散層１３が形成されている。なお、半導体基板１０は、他の拡散層を有してもよい。半導体基板１０上には絶縁膜５１が形成され、絶縁膜５１上にゲート抵抗２０の延在部２３、第１接続部２１及び第２接続部２２が形成されている。ゲート抵抗２０は、絶縁膜５０に覆われている。絶縁膜５０上には、例えば、エミッタ配線３０が形成されている。なお、実施形態においても、ゲート抵抗２０の＋Ｘ軸方向の端部近傍及び－Ｘ軸方向の端部近傍において、絶縁膜５０上には、ゲート配線７１及び７２が形成され、絶縁膜５０に形成されたコンタクトホールを介して、第１コンタクト６１及び第２コンタクト６２に接続してもよい。これにより、ゲート抵抗２０は、第１コンタクト６１または第２コンタクト６２を介して、トランジスタのゲート電極に接続している。
次に、半導体装置１のキャリア排出機構８０を説明する。図４～図５に示すように、半導体装置１は、ゲート抵抗２０と、第１コンタクト６１及び第２コンタクト６２の他に、キャリア排出機構８０を備えている。キャリア排出機構８０は、ゲート抵抗２０の下方の半導体基板１０に形成されたキャリア１５を排出する機構である。キャリア排出機構８０は、開口部２５に形成されている。本実施形態において、キャリア排出機構８０は、寄生ＭＯＳ８１である。
寄生ＭＯＳ８１は、トレンチ電極４１、トレンチ絶縁膜４３、ｎ型ドリフト層１１、深いｐ型拡散層１２、浅いｐ型拡散層１３、ｐ型ボディコンタクト層１４及びエミッタ配線３０を有している。なお、寄生ＭＯＳ８１は、他の拡散層を含んでもよい。
トレンチ電極４１は、半導体基板１０に形成されたトレンチ４２の内部に設けられている。トレンチ４２は、半導体基板１０の主面１０ａ側から見て、半導体基板１０に環状に形成されている。トレンチ電極４１は、半導体基板１０の主面１０ａからｎ型ドリフト層１１まで達している。例えば、トレンチ電極４１は、所定の不純物が添加されたポリシリコンを含んでいる。なお、トレンチ４２の内部にポリシリコン等の導電材料が埋め込まれたものをトレンチ導電層といい、そのうち、寄生ＭＯＳ８１及びＭＯＳの電極となるものをトレンチ電極４１という。寄生ＭＯＳ８１におけるトレンチ電極４１には、エミッタ配線３０が接続され、エミッタ電位が印加されている。
トレンチ絶縁膜４３は、トレンチ４２の内面に形成され、トレンチ電極４１と半導体基板１０との間に形成されている。トレンチ絶縁膜４３は、例えば、酸化シリコンを含んでいる。
半導体基板１０におけるトレンチ電極４１で囲まれた部分には、ｎ型ドリフト層１１が形成されている。浅いｐ型拡散層１３は、半導体基板１０におけるｎ型ドリフト層１１上に形成されている。ｐ型ボディコンタクト層１４は、半導体基板１０における浅いｐ型拡散層１３上に形成されている。深いｐ型拡散層１２は、半導体基板１０における環状のトレンチ電極４１の外側の部分に形成されている。エミッタ配線３０は、ｐ型ボディコンタクト層１４に接続されている。エミッタ配線３０は、半導体基板１０に形成されたコンタクト溝４４を介してｐ型ボディコンタクト層１４に接続されている。エミッタ配線３０は、トレンチ電極４１にも接続されている。
図５（ｂ）に示すように、寄生ＭＯＳ８１は、エミッタ電位が印加されるトレンチ電極４１と、フローティングとなる深いｐ型拡散層１２との組み合わせで、寄生的にＰＭＯＳとして動作する。すなわち、フローティングとなる深いｐ型拡散層１２は、ｐ型チャネルＦＥＴのｐ型拡散層となり、ｎ型ドリフト層１１は、ｎ型のチャネル層となり、ｐ型ボディコンタクト層１４は、ｐ型チャネルＦＥＴのｐ型拡散層となる。よって、ｐｎｐのＭＯＳＦＥＴを形成している。ターンオフ時に、ホールは、トレンチ電極４１の側面に形成される。したがって、フローティングとなる深いｐ型拡散層１２と、ｐ型ボディコンタクト層１４とが導通する。これにより、ホールの排出経路が確保され、ホールが排出される。
図６（ａ）及び（ｂ）に示すように、半導体装置１において、ゲート抵抗２０の第１コンタクト６１に接続するようにゲートパッド４０側のゲート配線７１が形成されている。これにより、第１コンタクト６１は、ゲートパッドに接続する。一方、第２コンタクト６２に接続するように、アクティブセル側のゲート配線７２が形成されている。これにより、第２コンタクト６２は、アクティブセルに接続する。
半導体基板１０上において、ゲート配線７１とゲート配線７２の間にエミッタ配線３０が配置されている。エミッタ配線３０は、ゲート抵抗２０の開口部２５に形成された寄生ＭＯＳ８１のｐボディコンタクト層１４に接続するように形成されている。
次に、半導体装置１の製造方法を説明する。図７（ａ）～（ｃ）、図８（ａ）～（ｃ）及び図９（ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法を例示した工程断面図である。
まず、図７（ａ）に示すように、半導体基板１０の主面１０ａにアクティブセル部９１及びゲート抵抗部９２を設定する。例えば、半導体基板１０は、主面１０ａ側から見て、アクティブセル部９１と、ゲート抵抗部９２とを含み、アクティブセル部９１にＩＧＢＴが形成され、ゲート抵抗部９２にゲート抵抗２０が形成される。
アクティブセル部９１に、例えば、ｎ型ホールバリア層を形成するために、ｎ型の不純物をイオン注入等により導入する。それとともに、アクティブセル部９１及びゲート抵抗部９２に、例えば、深いｐ型拡散層１２を形成するために、ｐ型の不純物をイオン注入等により導入する。これにより、半導体基板１０には、ｎ型の不純物を含む領域１７ａ及びｐ型の不純物を含む領域１２ａが形成される。
次に、図７（ｂ）に示すように、アクティブセル部９１のｎ型の不純物を含む領域１７ａと、ｐ型の不純物を含む領域１２ａとを区分するようにトレンチ４２を形成する。それととともに、ゲート抵抗部９２のｐ型の不純物を含む領域１２ａを区分するようにトレンチ４２を形成する。
次に、図７（ｃ）に示すように、半導体基板１０を熱処理することにより、各領域の各不純物を拡散させる。これにより、アクティブセル部９１には、深いｐ型拡散層１２及びｎ型ホールバリア層１７が形成され、ゲート抵抗部９２には、深いｐ型拡散層１２が形成される。本実施形態では、各拡散層はトレンチ４２によって区分されている。よって、各不純物の拡散は、トレンチ４２で区切られた領域に制限される。
次に、図８（ａ）に示すように、半導体基板１０の主面１０ａ及びトレンチ４２の内面に絶縁膜５１を形成する。例えば、酸化処理を行うことにより、絶縁膜５０を形成する。これにより、アクティブセル部９１においては、トレンチ４２の内面にゲート絶縁膜４５が形成される。ゲート抵抗部９２においては、トレンチ絶縁膜４３が形成される。
次に、図８（ｂ）に示すように、半導体基板１０上及びトレンチ４２の内部に導電材料を堆積させる。そして、アクティブセル部９１においては、トレンチ４２の内部以外の部分を除去する。これにより、トレンチ４２の内部に導電材料を埋め込んで、トレンチ電極４１を形成する。アクティブセル部９１のトレンチ電極４１は、ゲート電極として機能する。一方、ゲート抵抗部９２においては、トレンチ４２の内部及びゲート抵抗２０以外の部分を除去する。これにより、トレンチ電極４１を形成するとともに、主面１０ａ側に導電材料からゲート抵抗２０を形成する。ゲート抵抗２０を形成する際には、上述のように、第１接続部２１、第２接続部２２及び複数の延在部２３を有するようにし、さらに、隣り合う延在部２３の間に開口部２５が形成されるようにする。
次に、図８（ｃ）に示すように、チャネル層の不純物濃度の調整及び浅いｐ型拡散層１３の形成のために、半導体基板１０に不純物をイオン注入等により導入する。そして、半導体基板１０上に、ＰＳＧ及びＳＯＧ等の絶縁膜５０を形成する。
次に、図９（ａ）に示すように、絶縁膜５０及び５１、並びに、半導体基板１０に対してエッチング等により、コンタクト溝４４を形成する。また、図示しないが、ゲート抵抗２０上の絶縁膜５０及び５１に、第１コンタクト６１及び第２コンタクト６２を形成するための溝を形成する。
次に、図９（ｂ）に示すように、コンタクト溝４４を介して不純物をイオン注入等により導入する。これにより、ｐ型ボディコンタクト層１４を形成する。
次に、図９（ｃ）に示すように、コンタクト溝４４を介してｐ型ボディコンタクト層１４に接続するように、半導体基板１０上にアルミニウム等のエミッタ配線３０を形成する。また、図示しないが、ゲート抵抗２０上の絶縁膜５０及び５１に形成された溝を介して、ゲート抵抗２０に接続するように、半導体基板１０上にアルミニウム等のゲート配線７１及び７２を形成する。これにより、ゲート抵抗２０の上面に接続された第１コンタクト６１及び第２コンタクト６２を形成する。
このように、アクティブセル部９１に所定の処理を行ってＩＧＢＴを形成する。それとともに、ゲート抵抗部９２にキャリア排出機構８０を備えたゲート抵抗２０を形成する。このようにして、半導体装置１を製造することができる。
次に、本実施形態の効果を説明する。
本実施形態では、ゲート抵抗２０に開口部２５を設け、ゲート抵抗２０を短冊状に形成する。これにより、ゲート抵抗２０の抵抗値を大きくすることができる。よって、第１コンタクト６１と第２コンタクト６２との間の長さＬを小さくすることができ、半導体基板１０の主面１０ａにおいて、ゲート抵抗２０が占める面積を削減することができる。したがって、チップサイズの増大を抑制することができる。
また、開口部２５に寄生ＭＯＳ８１を形成している。これにより、ゲート抵抗２０の下方の半導体基板１０に蓄積されるホール等のキャリアを、寄生ＭＯＳ８１を介して効果的に排出することができる。よって、ターンオフ時のゲート抵抗２０の周辺領域１６への電流集中を抑制することができる。
さらに、ゲート抵抗２０が主面１０ａを占める面積を削減することができるので、半導体基板１０に形成される容量を削減でき、高速化及び変位電流発生量を抑制することができる。
ゲート抵抗２０を形成する際に、アクティブセル部９１の製造プロセスと同時に形成することができる。例えば、ゲート抵抗２０及び寄生ＭＯＳ８１のトレンチ電極４１は、アクティブセル部９１のトレンチ電極４１と同時に形成することができる。また、寄生ＭＯＳ８１における深いｐ型拡散層１２、浅いｐ型拡散層１３、ｐ型ボディコンタクト層１４をアクティブセル部９１と同時に形成することができる。よって、製造コストの増加を抑制することができる。
特に、深いｐ型拡散層１２を形成する際に、不純物を含む領域１２ａを区分するように、トレンチ４２を形成し、その後、不純物を拡散させている。よって、不純物の拡散がトレンチ４２によって制限されるので微細な拡散層を形成することができる。
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置は、環状のトレンチ電極４１の外側の部分にエミッタ配線３０を接続し、ゲート抵抗２０の下方に、フローティング層が形成されないようにしている。図１０（ａ）は、実施形態２に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態２に係る半導体装置を例示した断面図であり、（ａ）のＸ－Ｘ線の断面を示す。
図１０（ａ）及び（ｂ）に示すように、本実施形態においても、ゲート抵抗２０には、複数の開口部２５が形成されている。本実施形態の半導体装置２では、開口部２５に形成されたキャリア排出機構８０は、実施形態１と異なっている。すなわち、トレンチ電極４１で囲まれた領域の外側の深いｐ型拡散層１２にエミッタ配線３０を接続する。よって、深いｐ型拡散層１２にフローティング層が形成されない領域を有している。
具体的には、キャリア排出機構８０は、トレンチ電極４１、トレンチ絶縁膜４３、ｎ型ドリフト層１１、深いｐ型拡散層１２、浅いｐ型拡散層１３、拡散ｐ型ボディコンタクト層１４及びエミッタ配線３０を有している。トレンチ電極４１、トレンチ絶縁膜４３、ｎ型ドリフト層１１、深いｐ型拡散層１２及び浅いｐ型拡散層１３は、実施形態１と同様である。本実施形態において、ｐ型ボディコンタクト層１４は、環状に形成されたトレンチ電極４１の外側の深いｐ型拡散層１２上に形成されている。そして、エミッタ配線３０は、環状のトレンチ電極４１の外側に形成されたｐ型ボディコンタクト層１４に接続されている。例えば、エミッタ配線３０は、トレンチ電極４１の外側に沿って形成された環状のコンタクト溝４４を介して、ｐ型ボディコンタクト層１４に接続されている。
本実施形態のキャリア排出機構８０において、キャリア１５の排出経路は、環状のトレンチ電極４１で囲まれた内部ではなく、環状のトレンチ電極４１の外側になっている。したがって、ゲート抵抗２０の下方の半導体基板１０から直接キャリア１５が排出される。よって、深いｐ型拡散層１２にフローティング層が形成されない領域を有している。
本実施形態の半導体装置２によれば、ゲート抵抗２９の下方の深いｐ型拡散層１２は、エミッタ配線３０に接続されている。よって、ゲート抵抗２０の下方の半導体基板１０に形成されたキャリア１５は、深いｐ型拡散層１２から直接エミッタ配線３０に排出させることができる。よって、キャリア１５の排出効果を向上させることができる。実施形態２のキャリア排出機構８０の形成も、実施形態１と同様に、ＩＧＢＴ等のアクティブセル部９１の製造と同時に形成することができる。これ以外の構成及び効果は実施形態１の記載に含まれている。
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置は、開口部２５に寄生ＭＯＳ８１を形成せずに、ｐボディコンタクト層１４のみ形成している。図１１（ａ）は、実施形態３に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態３に係る半導体装置を例示した断面図であり、（ａ）のＸＩ－ＸＩ線の断面を示す。
図１１（ａ）及び（ｂ）に示すように、本実施形態の半導体装置３においても、ゲート抵抗２０には、複数の開口部２５が形成されている。本実施形態の半導体装置３では、開口部２５に形成されたキャリア排出機構８０は、ｐ型ボディコンタクト層１４である。
具体的には、キャリア排出機構８０は、ｎ型ドリフト層１１、深いｐ型拡散層１２、浅いｐ型拡散層１３、ｐ型ボディコンタクト層１４及びエミッタ配線３０を有している。ｎ型ドリフト層１１は、半導体基板１０に形成されている。深いｐ型拡散層１２は、ｎ型ドリフト層１１上に形成されている。ｐ型ボディコンタクト層１４は、深いｐ型拡散層１２上に形成されている。エミッタ配線３０は、ｐ型ボディコンタクト層１４に接続されている。例えば、エミッタ配線３０は、半導体基板１０に形成されたコンタクト溝４４を介してｐ型ボディコンタクト層１４に接続されている。
本実施形態の半導体装置では、開口部２５にトレンチ電極４１を形成していない。よって、プレーナ型ＩＧＢＴに対応させることができる。すなわち、プレーナ型ＩＧＢＴの製造プロセスを用いて、プレーナ型ＩＧＢＴとともにゲート抵抗部９２を製造することができる。これ以外の構成及び効果は実施形態１及び２の記載に含まれている。
（実施形態４）
次に、実施形態４に係る半導体装置を説明する。本実施形態の半導体装置におけるゲート抵抗は、延在部がトレンチ４２の内部に形成されている。図１２（ａ）は、実施形態４に係る半導体装置のゲート抵抗を例示した平面図であり、（ｂ）は、実施形態４に係る半導体装置のゲート抵抗を例示した断面図であり、（ａ）のＸＩＩ－ＸＩＩ線の断面を示す。図１３（ａ）は、実施形態４に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態４に係る半導体装置を例示した断面図であり、（ａ）のＸＩＩＩ－ＸＩＩＩ線の断面を示す。
図１２（ａ）及び（ｂ）に示すように、本実施形態のゲート抵抗２０ａは、トレンチ４２の内部に形成された延在部２３ａを有している。延在部２３ａは、トレンチ４２の内部に設けられたトレンチ導電層を含んでいる。隣り合う延在部２３ａの間に開口部２５が形成されている。図１３（ａ）及び（ｂ）に示すように、本実施形態の半導体装置４では、開口部２５に形成されたキャリア排出機構８０は、ｐ型ボディコンタクト層１４である。よって、実施形態３と同様である。
前述の実施形態１～３では、ゲート抵抗２０の延在部２３をプレーナタイプとし、半導体基板１０の主面１０ａ上にベタ膜として形成している。一方、本実施形態では、ゲート抵抗２０ａの延在部２３ａを、トレンチ４２の内部にポリシリコン等の導電材料を埋め込んで形成している。このように、ゲート抵抗２０ａを、トレンチ４２の内部に形成することで、ゲート抵抗２０ａの抵抗値の調整範囲を拡大させることができる。例えば、小さな抵抗値から大きな抵抗値まで調整範囲を拡大させることができる。ゲート抵抗２０ａを設計する際に、Ｙ軸方向に隣り合う延在部２３ａの間隔を、ゲート抵抗２０ａの所定の抵抗値に基づいて決定することができる。
また、トレンチ４２の内部に形成された延在部２３ａの間に、開口部２５が形成されている。開口部２５におけるコンタクト溝４４のピッチを調整することにより、キャリア１５の排出を調整することができる。
本実施形態の延在部２３ａは、トレンチ電極４１を形成する際に、同時に形成することができる。よって、製造コストの増加を抑制することができる。これ以外の構成及び効果は実施形態１～３の記載に含まれている。
（実施形態５）
次に、実施形態５に係る半導体装置を説明する。本実施形態の半導体装置におけるゲート抵抗２０ａは、延在部２３ａがトレンチ４２の内部に形成されている。そして、開口部２５に寄生ＭＯＳ８１が形成されている。図１４（ａ）は、実施形態５に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態５に係る半導体装置を例示した断面図であり、（ａ）のＸＩＶ－ＸＩＶ線の断面を示す。
図１４（ａ）及び（ｂ）に示すように、本実施形態の半導体装置５のゲート抵抗２０ａは、トレンチの内部に形成された延在部２３ａを有している。そして、開口部２５に寄生ＭＯＳ８１が形成されている。したがって、ゲート抵抗２０ａの構成は、実施形態４と同様である。キャリア排出機構８０の構成は、実施形態１と同様である。
図１５（ａ）は、実施形態５の別の例に係る半導体装置を例示した平面図であり、（ｂ）は、実施形態５の別の例に係る半導体装置を例示した断面図であり、（ａ）のＸＶ－ＸＶ線の断面を示す。図１５（ａ）及び（ｂ）に示すように、実施形態５の別の例の半導体装置５ａは、前述の半導体装置５に比べて、延在部２３ａが間引かれている。すなわち、Ｙ軸方向における延在部２３ａの間隔が広くなっている。このように、半導体装置５ａは、延在部２３ａの間隔を調整することにより、ゲート抵抗２０ａの抵抗値を調整することができる。間隔を広げることによって、抵抗値を大きくすることができる。よって、ゲート抵抗２０ａの抵抗値を大きく設定する場合に、サイズの増大を抑制することができる。
本実施形態の半導体装置５及び半導体装置５ａによれば、キャリア１５の排出効果を向上させることができることに加え、ゲート抵抗２０ａの抵抗値を調整することができる。これ以外の構成及び効果は実施形態１～４の記載に含まれている。
（実施形態６）
次に、実施形態６に係る半導体装置を説明する。図１に示した比較例の半導体装置１０１においては、ゲート抵抗１２０と、その下方のｐ型拡散層との間を絶縁するために、絶縁膜５１が設けられている。しかしながら、絶縁膜５１は、ゲート及びエミッタ間に並列接続される容量として働き、ゲート抵抗２０の抵抗値を変動させる。
図１６（ａ）は、比較例に係る半導体装置の等価回路を例示した回路図であり、（ｂ）は、比較例に係る半導体装置のゲート波形を例示したグラフであり、横軸は、時間を示し、縦軸は、ゲート電位及びゲート電流を示す。図１６（ａ）に示すように、半導体装置１０１のゲートには、内部抵抗Ｒｇｉｎｔ及び寄生抵抗Ｒｇｐａｒａが接続され、絶縁膜５１による容量は、ゲート及びエミッタ間に並列接続されている。ここで、内部抵抗Ｒｇｉｎｔは、ゲート抵抗１２０による抵抗を意味し、寄生抵抗Ｒｇｐａｒａは、寄生ゲート抵抗を意味する。
例えば、実際に、検証実験を行うと、容量が小さくなることが測定される。容量の測定は、通常ＡＣ（交流、１ＭＨｚ）において検出する。図１６（ｂ）に示すように、ＩＧＢＴのゲート制御は、三角波比較によるＰＷＭ制御となり、パルス波形であるが、ゲートをマイナスに引くため、ＡＣに近い波形となる。容量が変動しているということは、スイッチング周波数によって、抵抗値が変化することになる。インピーダンスＺの変化は、以下の式で与えられる。
Ｚ＝１／（２π×ｆ×ｃ）
ここで、ｆは、スイッチング周波数を示し、ｃは、容量を示す。また、このような寄生容量は、プロセスバラつきの影響を受けて半導体装置間差が生じる。このため、並列接続の動作時にアンバランスを引き起こす。よって、安定的なスイッチングを行いことができない。本実施形態は、このような課題を解決するためのものである。
以下、図面を参照して、本実施形態の半導体装置を説明する。図１７（ａ）は、実施形態６に係る半導体装置を説明するための図であり、（ｂ）は、実施形態６に係る半導体装置の等価回路を例示した回路図である。図１７（ａ）に示すように、本実施形態の半導体装置６は、ゲート抵抗２０の下方のｐ型拡散層は、分離層４６によって分離されており、フローティングとなっている。すなわち、周囲のエミッタ電位の層と分離されている。したがって、図１７（ｂ）に示すように、ゲート及びエミッタ間に容量は形成されない。これにより、ゲート抵抗２０の抵抗値の変動を抑制することができ、安定的なスイッチングを可能にする。
図１８（ａ）は、実施形態６に係る半導体装置を例示した平面図であり、（ｂ）及び（ｃ）は、実施形態６に係る半導体装置を例示した断面図であり、（ｂ）は、（ａ）のＸＶＩＩＩｂ－ＸＶＩＩＩｂ線の断面を示し、（ｃ）は、（ａ）のＸＶＩＩＩｃ－ＸＶＩＩＩｃ線の断面を示す。
図１８（ａ）～（ｃ）に示すように、本実施形態の半導体装置６は、ゲート抵抗２０を有し、開口部２５のキャリア排出機構８０は、寄生ＭＯＳ８１である。また、半導体装置６は、主面１０ａ側から見て、ゲート抵抗２０を囲むように、ゲート抵抗２０の周縁に沿って、環状に半導体基板１０を分離する分離層４６を備えている。分離層４６は、例えば、半導体基板１０に形成されたトレンチ４２の内部に設けられたトレンチ導電層である。このような構成により、ゲート抵抗２０の下方のｐ型拡散層１２及び１３を、フローティングとしている。よって、エミッタ電位に接続されないので、並列容量として機能しない。これにより、ゲート抵抗２０の抵抗値の変動を抑制し、安定したスイッチングを可能にする。
フローティング層へのキャリア１５量が変動すると、ゲートへの変位電流が発生して電位の変動が発生する。しかしながら、本実施形態では、フローティング層に接続した寄生ＭＯＳ８１を形成することにより、キャリアの排出経路を確保しているので、フローティング層の電位変動を抑制することができる。
また、ＰＳＧ及びＳＯＧ等の絶縁膜５０の厚さを大きくすることにより、ゲート抵抗２０の開口部２５に形成された寄生ＭＯＳ８１及びゲート抵抗２０上のエミッタ配線３０による容量の増加を抑制することができる。なお、ゲートパッド４０の下方のｐ型拡散層は、エミッタ電位に接続することにより、フローティング電位の変動を抑制することができる。
次に、フローティング分離による容量低減効果について、シミュレーション（ＴＣＡＤ）を用いて確認した結果を説明する。ゲート抵抗２０の下方のｐ型拡散層を分離せず、ゲート抵抗２０下方に容量が付加された従来の構造（構造Ａという。）と、ゲート抵抗２０の下方のｐ型拡散層を分離し、ｐ型拡散層をフローティング化した構造（構造Ｂという。）を比較する。それによると、構造Ｂの場合には、容量が激減することを確認した。
また、スイッチング特性への影響について、回路シミュレーションによる検証を実施した結果を説明する。用いた検証方法は、一般的なＬ負荷スイッチング回路となっており、ダブルパルス試験である。それによると、従来の構造Ａの場合（Ｒｇｉｎｔ並列容量有り）には、ターンオン側で、ゲート波形が大きく振動している。また、ターンオフ側でも同様に、ゲート波形の振動が確認された。これは、容量が、ゲートチャージの時のパスとして働き、速度変化とゲート振動を引き起こしていると考えられる。
このことから、従来の構造Ａの課題であるアンバランスを引き起こす要因として、２つあることが確認される。１つは、ゲート抵抗値を変動させること、すなわち、ゲート抵抗値が小さくなることである。もう１つは、容量がパスとして働くことである。スイッチング安定化の為には、上記要因を排除する必要がある。本実施形態のｐ型拡散層をフローティング化した構造Ｂでは、スイッチング速度の変化及びゲート振動を抑制し、安定的なスイッチングが可能となる。
以上、各実施形態を説明したが、上記の構成に限らず、技術的思想を逸脱しない範囲で、変更することが可能である。また、実施形態１～６の各構成を組み合わせた半導体装置も、技術的思想の範囲である。
１、２、３、４、５、６ 半導体装置
１０ 半導体基板
１０ａ 主面
１０ｂ 裏面
１１ ｎ型ドリフト層
１２ 深いｐ型拡散層
１２ａ 領域
１３ 浅いｐ型拡散層
１４ ボディコンタクト層
１５ キャリア
１６ 周辺領域
１７ ｎ型ホールバリア層
１７ａ 領域
２０ ゲート抵抗
２１ 第１接続部
２２ 第２接続部
２３ 延在部
２５ 開口部
３０ エミッタ配線
４０ ゲートパッド
４１ トレンチ電極
４２ トレンチ
４３ トレンチ絶縁膜
４４ コンタクト溝
４５ ゲート絶縁膜
４６ 分離層
５０ 絶縁膜
５１ 絶縁膜
６１ 第１コンタクト
６２ 第２コンタクト
７１、７２ ゲート配線
８０ キャリア排出機構
８１ 寄生ＭＯＳ
９１ アクティブセル部
９２ ゲート抵抗部
１０１ 半導体装置
１２０ ゲート抵抗

Claims (15)

  1. 半導体基板の主面側に設けられたゲート抵抗と、
    前記主面に平行な面内における一方向に延び、前記面内における前記一方向に直交する他方向に間隔をあけて前記ゲート抵抗の上面に接続された第１コンタクト及び第２コンタクトと、
    前記ゲート抵抗の下方の前記半導体基板に形成されたキャリアを排出するキャリア排出機構と、
    を備え、
    前記ゲート抵抗は、
    前記一方向に延び、前記第１コンタクトが接続された第１接続部と、
    前記一方向に延び、前記第２コンタクトが接続された第２接続部と、
    前記他方向に延び、一端が前記第１接続部に接続し、他端が前記第２接続部に接続した複数の延在部と、
    を有し、
    前記ゲート抵抗は、隣り合う前記延在部の間に開口部が形成され、
    前記ゲート抵抗は、前記第１コンタクトまたは前記第２コンタクトを介して、トランジスタのゲート電極に接続し、
    前記キャリア排出機構は、前記開口部に形成され、
    前記キャリア排出機構は、
    前記主面側から見て前記半導体基板に環状に形成されたトレンチの内部に設けられたトレンチ電極と、
    前記半導体基板と前記トレンチ電極との間に形成されたトレンチ絶縁膜と、
    前記半導体基板における前記トレンチ電極で囲まれた部分に形成された第１導電型のドリフト層と、
    前記ドリフト層上に形成された第２導電型の拡散層と、
    前記拡散層上に形成された第２導電型のコンタクト層と、
    前記環状の前記トレンチ電極の外側の部分に形成された第２導電型の拡散層と、
    前記コンタクト層に接続された配線と、
    を有する寄生ＭＯＳである、
    半導体装置。
  2. 前記配線は、前記半導体基板に形成された溝を介して前記コンタクト層に接続された、
    請求項１に記載の半導体装置。
  3. 前記配線は、前記トレンチ電極にも接続された、
    請求項１に記載の半導体装置。
  4. 各前記延在部の前記一方向における長さは、前記ゲート抵抗の所定の抵抗値に基づいて決定される、
    請求項１に記載の半導体装置。
  5. 半導体基板の主面側に設けられたゲート抵抗と、
    前記主面に平行な面内における一方向に延び、前記面内における前記一方向に直交する他方向に間隔をあけて前記ゲート抵抗の上面に接続された第１コンタクト及び第２コンタクトと、
    前記ゲート抵抗の下方の前記半導体基板に形成されたキャリアを排出するキャリア排出機構と、
    を備え、
    前記ゲート抵抗は、
    前記一方向に延び、前記第１コンタクトが接続された第１接続部と、
    前記一方向に延び、前記第２コンタクトが接続された第２接続部と、
    前記他方向に延び、一端が前記第１接続部に接続し、他端が前記第２接続部に接続した複数の延在部と、
    を有し、
    前記ゲート抵抗は、隣り合う前記延在部の間に開口部が形成され、
    前記ゲート抵抗は、前記第１コンタクトまたは前記第２コンタクトを介して、トランジスタのゲート電極に接続し、
    前記キャリア排出機構は、前記開口部に形成され、
    前記キャリア排出機構は、
    前記主面側から見て前記半導体基板に環状に形成されたトレンチの内部に設けられたトレンチ電極と、
    前記半導体基板と前記トレンチ電極との間に形成されたトレンチ絶縁膜と、
    前記環状の前記トレンチ電極の外側の部分に形成された第２導電型の拡散層と、
    前記拡散層上に形成された第２導電型のコンタクト層と、
    前記コンタクト層に接続された配線と、
    を有する、
    半導体装置。
  6. 前記配線は、前記トレンチ電極の前記外側に沿って、前記半導体基板に形成された環状の溝を介して前記コンタクト層に接続された、
    請求項５に記載の半導体装置。
  7. 隣り合う前記延在部の間隔は、前記ゲート抵抗の所定の抵抗値に基づいて決定される、
    請求項１に記載の半導体装置。
  8. 前記主面側から見て、前記ゲート抵抗を囲むように、前記ゲート抵抗の周縁に沿って、環状に前記半導体基板を分離する分離層をさらに備えた、
    請求項１に記載の半導体装置。
  9. 前記分離層は、前記半導体基板に形成されたトレンチの内部に設けられたトレンチ導電層である、
    請求項８に記載の半導体装置。
  10. 前記第１コンタクト及び第２コンタクトは、前記他方向に分離した前記一方向に延びる複数のコンタクトで構成されている、
    請求項１に記載の半導体装置。
  11. 前記第１コンタクトは、ゲートパッドに接続し、前記第２コンタクトは、アクティブセルに接続する、
    請求項１に記載の半導体装置。
  12. 前記半導体基板は、前記主面側から見て、アクティブセル部と、ゲート抵抗部と、を含み、
    前記アクティブセル部に、ＩＧＢＴが形成され、
    前記ゲート抵抗部に、前記ゲート抵抗が形成された、
    請求項１に記載の半導体装置。
  13. 半導体基板の主面にアクティブセル部及びゲート抵抗部を設定するステップと、
    前記アクティブセル部に第１導電型の第１不純物を導入するとともに、前記アクティブセル部及び前記ゲート抵抗部に第２導電型の第２不純物を導入するステップと、
    前記アクティブセル部の前記第１不純物を含む領域と、前記第２不純物を含む領域とを区分するようにトレンチを形成するとともに、前記ゲート抵抗部の前記第２不純物を含む領域を区分するようにトレンチを形成するステップと、
    前記半導体基板を熱処理することにより、各領域の各不純物を拡散させるステップと、
    前記主面及び前記トレンチの内面に絶縁膜を形成するステップと、
    前記トレンチの内部に導電材料を埋め込んでトレンチ電極を形成するとともに、前記ゲート抵抗部における前記主面側に前記導電材料からゲート抵抗を形成するステップと、
    を備えた半導体装置の製造方法。
  14. 前記アクティブセル部に所定の処理を行ってＩＧＢＴを形成するとともに、前記ゲート抵抗部に、前記ゲート抵抗の下方の前記半導体基板に形成されたキャリアを排出するキャリア排出機構を形成するステップと、
    をさらに備えた請求項１３に記載の半導体装置の製造方法。
  15. 前記主面に平行な面内における一方向に延び、前記面内における前記一方向に直交する他方向に間隔をあけて前記ゲート抵抗の上面に接続された第１コンタクト及び第２コンタクトを形成するステップをさらに備え、
    前記ゲート抵抗を形成するステップにおいて、前記ゲート抵抗を、
    前記一方向に延び、前記第１コンタクトが接続された第１接続部と、
    前記一方向に延び、前記第２コンタクトが接続された第２接続部と、
    前記他方向に延び、一端が前記第１接続部に接続し、他端が前記第２接続部に接続した複数の延在部と、
    を有するようにし、さらに、
    隣り合う前記延在部の間に開口部が形成され、
    前記第１コンタクトまたは第２コンタクトを介して、前記ゲート抵抗がトランジスタのゲート電極に接続し、
    前記キャリア排出機構が前記開口部に形成されるように、前記ゲート抵抗を形成する、
    請求項１４に記載の半導体装置の製造方法。
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