JP5892263B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5892263B2 JP5892263B2 JP2014552870A JP2014552870A JP5892263B2 JP 5892263 B2 JP5892263 B2 JP 5892263B2 JP 2014552870 A JP2014552870 A JP 2014552870A JP 2014552870 A JP2014552870 A JP 2014552870A JP 5892263 B2 JP5892263 B2 JP 5892263B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- voltage
- gate
- semiconductor device
- excessive current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 103
- 239000000758 substrate Substances 0.000 claims description 50
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 238000013021 overheating Methods 0.000 description 25
- 238000000034 method Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000010187 selection method Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Power Conversion In General (AREA)
Description
ここでいうゲート領域は、半導体基板の一部に形成されている領域、あるいは、半導体基板に付加して形成されている領域であって、導電性が高められた半導体材料で形成されている領域をいう。半導体装置のなかには、半導体基板を平面視した場合に、半導体基板の表面に沿ってゲート領域が伸びているものがある。例えば、直線的に伸びているゲート領域の複数本が、基板上の広い範囲に亘って平行に配置されているIGBTが知られている。この種の半導体装置では、ゲート領域に印加する電圧を伝達するためのゲート配線が必要とされ、そのゲート配線に導通するパッドが必要とされ、そのパッドを半導体基板の表面に配置していることがある。パッドとゲート配線は金属材料で形成されている。本明細書では、パッドに導通している導電性の部分のうち、金属材料で形成されている部分をゲート配線といい、導電性が高められた半導体材料で形成されている領域をゲート領域という。
また、第1接続位置に近くて第2接続位置から遠い位置を第1位置とし、第1接続位置から遠くて第2接続位置から近い位置を第2位置とする。その場合、ゲート領域ではゲート電圧伝播速度が遅いことから、ゲート電圧を印加するパッドを選択することによって、図1に示す現象が生じる。
(1a)第1パッドを選択してオン電圧を印加する。その場合、第1接続位置に近い第1位置では早くオンし、第1接続位置から遠い第2位置では遅れてオンする。
(1b)第2パッドを選択してオン電圧を印加する。その場合、第2接続位置に近い第2位置では早くオンし、第2接続位置から遠い第1位置では遅れてオンする。
(2a)第1パッドを選択してオフ電圧を印加する。その場合、第1接続位置に近い第1位置では早くオフし、第1接続位置から遠い第2位置では遅れてオフする。
(2b)第2パッドを選択してオフ電圧を印加する。その場合、第2接続位置に近い第2位置では早くオフし、第2接続位置から遠い第1位置では遅れてオフする。
周辺部で過熱しやすい場合は、第1パッドにオン電圧を伝達して第2パッドにオフ電圧を伝達するのが有効である。すなわち、図1の「1aと2b」を採用すると、第2接続位置が配置されている周辺部で過熱しやすい現象に対処することができる。
半導体装置に過大電流が流れていない期間は、第2パッドにオン電圧を伝達して第1パッドにオフ電圧を伝達するのが有効な場合もあれば、第1パッドにオン電圧とオフ電圧の双方を伝達するのが有効な場合もある。いずれの場合でも、半導体装置に過大電流が流れたことを検出した時に、第2パッドにオフ電圧を伝達することによって、過熱を防止する技術が有用である。
過大電流が検出されない間は、オン電圧とオフ電圧の両方を第1パッドに伝達するようにしてもよい。過大電流が検出されない間のオン期間を、中央部と周辺部で揃えることができる。これに代えて、過大電流が検出されない間は、第2パッドにオン電圧を印加して第1パッドにオフ電圧を印加してもよい。中央部で過熱し易い場合には、上記によって中央部での過熱を防止できる。
特徴1:オン信号の印加タイミングでは第1パッドを選択しておき、オフ信号の印加タイミングでは第2パッドを選択しておく。
特徴1A:ゲート電圧調整回路がオン電圧を出力している間に、第1パッドをフローティングして、第2パッドをゲート電圧調整回路に接続する。
特徴1B:ゲート電圧調整回路がオフ電圧を出力している間に、第1パッドをゲート電圧調整回路に接続して、第2パッドをフローティングする。
特徴2:過大電流が検出されない期間は、オン信号の印加タイミングでは第2パッドを選択しておき、オフ信号の印加タイミングでは第1パッドを選択しておく。過大電流が検出された時に、第2パッドを選択する。
特徴2A:ゲート電圧調整回路がオン電圧を出力している間に、第1パッドをゲート電圧調整回路に接続して、第2パッドをフローティングする。
特徴2B:ゲート電圧調整回路がオフ電圧を出力している間に、第1パッドをフローティングして、第2パッドをゲート電圧調整回路に接続する。
特徴3:過大電流が検出されない期間は、第1パッドを選択しておく。過大電流が検出された時に、第2パッドを選択する。
特徴3A:過大電流を検出した時に、ゲート電圧調整回路がオフ電圧を出力する。
ゲート領域30a,30b,30c等は、基板32の表面に沿って直線的に伸びており、相互に平行に配置されている。図2では、図示の明瞭化のために、隣接するゲート領域の間隔を拡大して図示している。実際には、平行するゲート領域間の間隔はもっと狭い。ゲート領域30a,30b,30c等は、ガードリング34の内側の領域に広く広がっており、ガードリング34の内側の領域の広い範囲にIGBTを形成している。
図3では、第1接続位置の分布領域42と、第2接続位置の分布領域40を破線で示している。
本実施例では、ゲート領域30にゲート電圧を伝達するパッドを2個備えており、ゲート電圧を伝達するパッドを選択できるという特性を利用して、上記問題に対処する。
端子20には、第1パッド22をゲート電圧調整回路1に接続して第2パッド26をフローティングする間はハイ電圧が入力され、第2パッド26をゲート電圧調整回路1に接続して第1パッド22をフローティングする間はロー電圧が入力される。端子20にハイ電圧が入力すると、トランジスタ16がオンしてトランジスタ18がオフし、ゲート電圧調整回路1の出力電圧が第1パッド22に入力され、第2パッド26はフローティングされる。端子20にロー電圧が入力すると、トランジスタ16がオフしてトランジスタ18がオンし、ゲート電圧調整回路1の出力電圧が第2パッド26に入力され、第1パッド22はフローティングされる。
(c)は、基板32の中央部に形成されているIGBTのゲート電圧を示し、(d)は基板32の周辺部に形成されているIGBTのゲート電圧を示している。オン電圧は第1パッド22に伝達されるために、中央部に形成されているIGBTは早くオンし、周辺部に形成されているIGBTは遅れてオンする。その一方において、オフ電圧は第2パッド26に伝達されるために、中央部に形成されているIGBTは遅れてオフし、周辺部に形成されているIGBTは早くオフする。IGBTはオン期間に発熱する。本実施例によると、周辺部での発熱を抑制することができ、周辺部で過熱する問題に対処することができる。
上記実施例では、半導体装置36に過大電流が流れたことが検出されたときには、端子2にロー電圧が入力され、端子20にもロー電圧が入力される。この結果、最初に周辺部のIGBTがオフする。過大電流が流れる時に周辺部で過熱しやすい問題にも対処することができる。
図4(b)に示すように、パッド選択回路15は、ゲート領域30にハイ電圧が印加されて安定している状態と、ゲート領域30の電荷が放電して安定している状態で、第1パッド22と第2パッド26の選択を切り替える。切換え時に不都合が生じることはない。以下の実施例でも同様である。
図4は、中央部と周辺部におけるオンタイミングの時間差とオフタミングの時間差を拡大して示している。実際の時間差は小さく、時間に対して平均した値に依存する現象に対しては、中央部のオン期間が長くて周辺部のオフ期間が短いことが実際的な影響を与えない。しかしながら、過大電流が流れる時の昇温現象といった過渡的事象に対しては、時間差が影響する。過大電流によって周辺部が過熱し易いという問題には、中央部よりも周辺部で早くオフすることが効果的である。
(c)は、基板32の中央部に形成されているIGBTのゲート電圧を示し、(d)は基板32の周辺部に形成されているIGBTのゲート電圧を示している。オン電圧は第2パッド26に伝達されるために、周辺部に形成されているIGBTは早くオンし、中央部に形成されているIGBTは遅れてオフする。その一方において、オフ電圧は第1パッド22に伝達されるために、中央部に形成されているIGBTは早くオフし、周辺部に形成されているIGBTは遅れてオフする。本実施例によると、中央部での発熱を抑制することができ、中央部で過熱する問題に対処することができる。
半導体装置36に過大電流が流れたことが検出されたときには、端子2にロー電圧が入力され、端子20にもロー電圧が入力される。この結果、周辺部のIGBTが早くオフする。過大電流が流れる時に周辺部で過熱しやすい問題にも対処することができる。
(c)は、基板32の中央部に形成されているIGBTのゲート電圧を示し、(d)は基板32の周辺部に形成されているIGBTのゲート電圧を示している。過大電流が検出されない間は、オン電圧もオフ電圧も第1パッド22に伝達されるために、中央部に形成されているIGBTは早くオンして早くオフする。その一方において、周辺部に形成されているIGBTは遅れてオンし、遅れてオフする。本実施例によると、中央部でのオン期間と、周辺部でのオン期間を揃えることができる。
半導体装置36に過大電流が流れたことが検出されたときには、端子2にロー電圧が入力され、端子20にもロー電圧が入力される。この結果、周辺部のIGBTが早くオフする。過大電流が流れる時に周辺部で過熱しやすい問題にも対処することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2:端子
4:トランジスタ
6:トランジスタ
8:cMOS
10:オン抵抗
12:オフ抵抗
15:パッド選択回路
16:トランジスタ
18:トランジスタ
20:端子
22:第1パッド
24:第1ゲート配線
26:第2パッド
28:第2ゲート配線
30:ゲート領域
32:基板
34:ガードリング
36:半導体装置
38:エミッタ電極
40:第2接続位置の分布領域
42:第1接続位置の分布領域
44:保護膜
46:過大電流の発生タイミング
Claims (8)
- 基板と、
前記基板上に配置されている第1パッドと、
前記第1パッドに導通している第1ゲート配線と、
前記基板上に配置されている第2パッドと、
前記第2パッドに導通している第2ゲート配線と、
前記基板の表面に沿って伸びているとともに前記第1ゲート配線と前記第2ゲート配線の双方に接続されているゲート領域を備えており、
前記ゲート領域と前記第1ゲート配線を接続している第1接続位置と、前記ゲート領域と前記第2ゲート配線を接続している第2接続位置が、前記基板上の異なる位置に設定されている半導体装置。 - 前記第1接続位置が前記基板の中央部に配置され、
前記第2接続位置が前記基板の周辺部に配置されている請求項1に記載の半導体装置。 - 請求項1または2に記載の半導体装置とゲート電圧調整回路を組み合わせた装置であり、
前記ゲート電圧調整回路が、オン電圧の印加時とオフ電圧の印加時とで、ゲート電圧を印加するパッドを切り替えることを特徴とする装置。 - 請求項2に記載の半導体装置とゲート電圧調整回路を組み合わせた装置であり、
前記ゲート電圧調整回路が、オン電圧を前記第1パッドに印加してオフ電圧を前記第2パッドに印加することを特徴とする装置。 - 請求項1または2に記載の半導体装置とゲート電圧調整回路を組み合わせた装置であり、
前記ゲート電圧調整回路が、過大電流が検出されない期間と検出された時とで、オフ電圧を印加するパッドを切り替えることを特徴とする装置。 - 請求項2に記載の半導体装置とゲート電圧調整回路を組み合わせた装置であり、
過大電流が検出されない期間は、前記ゲート電圧調整回路が、オフ電圧を前記第1パッドに印加し、
過大電流が検出された時に、前記ゲート電圧調整回路が、オフ電圧を前記第2パッドに印加することを特徴とする装置。 - 請求項2に記載の半導体装置とゲート電圧調整回路を組み合わせた装置であり、
過大電流が検出されない期間は、前記ゲート電圧調整回路が、オン電圧とオフ電圧を前記第1パッドに印加し、
過大電流が検出された時に、前記ゲート電圧調整回路が、オフ電圧を前記第2パッドに印加することを特徴とする装置。 - 請求項2に記載の半導体装置とゲート電圧調整回路を組み合わせた装置であり、
過大電流が検出されない期間は、前記ゲート電圧調整回路が、オン電圧を前記第2パッドに印加してオフ電圧を前記第1パッドに印加し、
過大電流が検出された時に、前記ゲート電圧調整回路が、オフ電圧を前記第2パッドに印加することを特徴とする装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2012/083346 WO2014097488A1 (ja) | 2012-12-21 | 2012-12-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5892263B2 true JP5892263B2 (ja) | 2016-03-23 |
JPWO2014097488A1 JPWO2014097488A1 (ja) | 2017-01-12 |
Family
ID=50977864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014552870A Expired - Fee Related JP5892263B2 (ja) | 2012-12-21 | 2012-12-21 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9553575B2 (ja) |
JP (1) | JP5892263B2 (ja) |
CN (1) | CN104838497B (ja) |
DE (1) | DE112012007238B4 (ja) |
WO (1) | WO2014097488A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7040423B2 (ja) * | 2018-11-28 | 2022-03-23 | 株式会社デンソー | 半導体装置 |
JP7272113B2 (ja) * | 2019-05-29 | 2023-05-12 | 株式会社デンソー | 半導体装置 |
JP7230303B2 (ja) * | 2019-07-04 | 2023-03-01 | 株式会社デンソー | 半導体装置 |
DE112022000700T5 (de) * | 2021-03-22 | 2023-11-09 | Rohm Co., Ltd. | Halbleiterbauteil |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
JP2004319624A (ja) * | 2003-04-14 | 2004-11-11 | Denso Corp | 半導体装置 |
JP2008311523A (ja) * | 2007-06-15 | 2008-12-25 | Toyota Motor Corp | 半導体チップ及びその製造方法 |
JP2012238715A (ja) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | 半導体装置及び半導体素子 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05211154A (ja) * | 1992-01-06 | 1993-08-20 | Nec Corp | バイポーラトランジスタ |
JP3243902B2 (ja) | 1993-09-17 | 2002-01-07 | 株式会社日立製作所 | 半導体装置 |
JP4398719B2 (ja) * | 2003-12-25 | 2010-01-13 | 株式会社東芝 | 半導体装置 |
JP5014646B2 (ja) | 2006-03-01 | 2012-08-29 | 三菱電機株式会社 | 半導体装置 |
JP2008305948A (ja) | 2007-06-07 | 2008-12-18 | Denso Corp | 半導体装置およびその製造方法 |
-
2012
- 2012-12-21 DE DE112012007238.3T patent/DE112012007238B4/de active Active
- 2012-12-21 US US14/436,767 patent/US9553575B2/en active Active
- 2012-12-21 JP JP2014552870A patent/JP5892263B2/ja not_active Expired - Fee Related
- 2012-12-21 WO PCT/JP2012/083346 patent/WO2014097488A1/ja active Application Filing
- 2012-12-21 CN CN201280077602.6A patent/CN104838497B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
JP2004319624A (ja) * | 2003-04-14 | 2004-11-11 | Denso Corp | 半導体装置 |
JP2008311523A (ja) * | 2007-06-15 | 2008-12-25 | Toyota Motor Corp | 半導体チップ及びその製造方法 |
JP2012238715A (ja) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | 半導体装置及び半導体素子 |
Also Published As
Publication number | Publication date |
---|---|
DE112012007238T5 (de) | 2015-10-08 |
CN104838497A (zh) | 2015-08-12 |
WO2014097488A1 (ja) | 2014-06-26 |
US20150288357A1 (en) | 2015-10-08 |
DE112012007238B4 (de) | 2021-11-11 |
CN104838497B (zh) | 2017-08-25 |
JPWO2014097488A1 (ja) | 2017-01-12 |
US9553575B2 (en) | 2017-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5892263B2 (ja) | 半導体装置 | |
JP6044215B2 (ja) | 半導体装置 | |
JP2021065093A (ja) | 半導体装置 | |
JP5589342B2 (ja) | 半導体装置 | |
JPWO2015198435A1 (ja) | 半導体装置 | |
JP2008218611A (ja) | 半導体装置 | |
JP6517642B2 (ja) | 半導体装置、インバータ回路、及び、駆動装置 | |
JP5407390B2 (ja) | 半導体装置 | |
KR101116881B1 (ko) | 정션박스의 냉각 장치 | |
JP2008244487A (ja) | 複合型mosfet | |
JP2009021395A (ja) | 半導体装置 | |
KR20180127690A (ko) | 인쇄 회로 기판 및 그 제조 방법 | |
JP2013105932A (ja) | 半導体装置 | |
JP6099985B2 (ja) | 半導体装置 | |
JP6040656B2 (ja) | 半導体装置 | |
US9847312B2 (en) | Package structure | |
US10497694B2 (en) | Power semiconductor devices and a method for forming a power semiconductor device | |
JP7230303B2 (ja) | 半導体装置 | |
KR102374895B1 (ko) | 퓨즈용 패드, 그를 포함하는 인쇄 회로 기판 및 그 제조 방법 | |
WO2022239550A1 (ja) | 半導体装置 | |
JP6686721B2 (ja) | 半導体集積回路装置 | |
JP7095316B2 (ja) | 半導体装置 | |
JP6608252B2 (ja) | パワー半導体モジュールおよび電力変換装置 | |
JP2009141258A (ja) | 半導体装置 | |
JP2013153018A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160126 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160208 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5892263 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |