JP4361724B2 - 集積回路、半導体装置及びデータプロセシングシステム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路、半導体装置及びデータプロセシングシステムに関する。
【０００２】
【従来の技術】
通常の集積回路は、多様な種類の能動素子及び受動素子を含む。能動素子としてはダイオードまたはトランジスタがあり、受動素子としてはキャパシタまたは抵抗がある。
【０００３】
基板上に集積された電気素子は、互いに有機的に連結されて電気的な機能を実行する。例えば、集積された要素は、ＤＲＡＭやＳＲＡＭとして動作するように構成されうる。また、そのように集積されたメモリチップを一つに組み立てることにより、大容量を有するメモリモジュールが作られる。
【０００４】
大部分のメモリモジュールは、印刷回路基板（プリント回路基板）のようなモジュールボードの両面に搭載された様々な集積回路を使用する。例えば、チップスケール、ガルウィング、フリップチップ、ボールグリッドアレイまたは他のパッケージ形態で様々なメモリチップがモジュールボードの両面に搭載される。モジュールボードは、集積回路を物理的に支える役割を果たす。また、モジュールボードは、搭載された集積回路を外部回路に電気的に連結するターミナルになる。
【０００５】
デュアルインラインメモリモジュール（ＤＩＭＭ）は、印刷回路基板の両面に多数のメモリチップを搭載する。互いに向き合う面での結線構造は、互いに対称になるピン配列を有している。一つの面のチップは、反対側の面の対応するチップと互いに対称になるターミナル（またはピン）構造を有する。このような形態のチップを“鏡形の対”（対称形の対）ということができる。
【０００６】
モジュールボード上においてチップを互いに対称に配置する際に、モジュールボードの両面で互いに対称にされるチップのターミナルは、実質的に同一の位置で互いに連結される。したがって、モジュールボードのレイアウトを簡単に設計することができ、導電線の長さを短く配列することができる。
【０００７】
【発明が解決しようとする課題】
集積回路の密度が増加することによって、チップ間の連結と信号の伝達は幾何学的にさらに難しくなり、また、ＲＣ遅延または伝達遅延などの問題がさらに深化される。集積密度が高くなることにもかかわらず、同一の伝達遅延、例えば、チップの内部入出力ラインとボード−パッケージ間のインタフェースによる伝達遅延を小さくすることが重要である。多様な種類のインタフェース条件において電気的な遅延が実質的に同一に維持されれば、より速い動作スピードと、さらに大きい入出力容量を有するチップを製造することが可能である。これはマルチビットまたは同期式データ伝送のためのメモリモジュールの開発において、重要なキーポイントになる。
【０００８】
【課題を解決するための手段】
本発明の１つの側面によると、集積回路装置は、回路群が集積された基板を備える。スイッチング回路が第１及び第２パッドの各々に対する第１及び第２信号経路を選択的に動作させる。前記第１及び第２パッドは、前記基板を中心に互いに対称である。選択信号に従って、前記スイッチング回路は、前記第１パッドと第１及び第２内部ノードのうち一つのノードとの間に配置された第１信号経路と、前記第２パッドと前記第１及び第２ノードのうち他の一つのノードとの間に配置された前記第２信号経路を選択的に構成する。前記第１及び第２信号経路のうちの少なくとも一つは、前記スイッチング回路と前記第１及び第２パッドの各々と間に直列に連結され、ＴＴＬレベルの信号をＣＭＯＳレベルの信号に変換するバッファを含む。
【００１０】
他の望ましい実施形態によると、前記バッファは前記第１または第２パッドに連結された伝送経路に対するインピーダンス整合機能を提供する。
【００１１】
更に他の実施形態において、対称形で配置された複数の第１及び第２パッドの鏡型ピンからなるボールグリッドアレイと対応して配列される。
【００１２】
上述の実施形態で示した本発明の手段または方法に準じて本発明の技術分野で通常の知識を持つ者は本発明の範囲内で本発明の変形及び応用が可能である。
【００１３】
ここで使用される“基板”または基板アセンブリという用語は、半導体ウェハのダイ（ｄｉｅ）をも含む意味であるものとする。そのようなダイは、基板内にまたは基板上に形成された一つまたはそれ以上の層を有する。その層は、回路集積のための素子（例えば、トランジスタ、ダイオード、キャパシタ、連結配線など）を作るためにパターニングされる。そのような素子の形成において、一つまたはそれ以上のパターニングされた層は、多様な高さの表面形状を有する。“集積回路”という用語は、基板上または基板内に共に形成された回路の集積された状態またはそれによる素子を包括する。
【００１４】
ここで使用される“集積回路”という用語はまた、与えられたパッケージ形状のための追加的な工程または組み立ての後に得られる装置をも包括する。パッケージは、チップスケール、ボールグリッドアレイ、フリップチップ、ガルウィング、Ｊ−リード、リードフレーム及びそれと類似する多様な種類であり得る。また、前記集積回路という用語は、‘半導体集積回路装置’または単純に‘チップ’のような用語の組み合わせをも包括する。すなわち、追加的なパッケージ工程及び組み立て過程が付加されたとしても、その中間段階の“集積回路”は上位概念として通用される。
【００１５】
“チップ”とは、半導体ダイを意味する。或いは、“チップ”は、フリップチップ形状の“チップスケールパッケージ”のような形態で呼ばれうる。より具体的な意味は関連した状況の前後関係に従って明確になる。
【００１６】
【発明の実施の形態】
図面中において実質的に同一の構成と機能を有する構成要素については、同一の参照符号を使用する。
【００１７】
図１を参照すると、集積回路１５０のボールグリッドアレイは、第１信号配列１００に従って多様な信号に割り当てられたピン群（例えば、１４４ピン）１１０からなる。図１において、ピン群１１０に割り当てられた信号群は、メモリ装置とインタフェースし、動作させるための信号を示す。アレイ１００のピンまたはパッドは、行Ａ〜Ｍと列１〜１２に沿って配置される。各ピン／パッドは、行と列のインデックスとして参照される。例えば、最も左側の最も下に配置されたピンは１１０（Ａ，１）として、最も下の行に沿って配置されたピンは１１０（Ａ）として、４番目の列のピンは１１０（４）として参照される。
【００１８】
アレイ１００の一部のピン、例えば１１０（Ｆ、２〜３）及び１１０（Ｆ、１０〜１１）はＮＣとして割当られる。ＮＣは、集積回路装置の内部に連結されないターミナルであることを意味する。リードフレーム形態のパッケージにおいて、ＮＣは特定リードに対するワイヤボンディングが形成されていないことを意味する。
【００１９】
ここで、“ピン”という用語は、外部回路とインタフェースする集積回路のターミナルを意味する。ボールグリッドアレイの場合、ピンという用語は、集積回路のパッドに接触する導電性を有する“ボール”を含む。或いは、ターミナルという用語は、集積回路から突出したパッドまたは陥没したパッドを含む。突出または陥没したパッドは、印刷回路基板、または他の外部回路に組まれた回路網に電気的に連結される。
【００２０】
図２を参照すると、ボールグリッド形状の集積回路１５０'は、図１の第１信号配列１００と対称なピン−信号配列１００'からなるピン１１０を含む。配列１００'の信号割り当て状態は、配列１００の信号割り当て状態と互いに鏡に映ったように対称（以下、単に“対称”という）になっている。例えば、ピン１１０（Ａ、１）及び１１０（Ａ、１２）は、図２の配列１００'においてアドレスビットＡ７及びＡ０に各々割り当てられている。これは、図１の配列１００においてＡ０及びＡ７が同一のピンに割り当てられた状態と対称である。したがって、メモリコントローラから伝送されたアドレスビットＡ０は、図１のピン１１０（Ａ、１）を通じて図３のアドレスＡ０パッド３１０（１２４）に印加される一方、図２のピン１１０（Ａ、１２）を通じて図３のアドレスパッド３１０（９０）に印加される。しかし、アドレスＡ７パッド３１０（９０）に印加されたアドレスビットＡ０は、対称形のパッケージ内のスイッチング回路ＭＵＸを通じてアドレス信号Ａ０として内部回路に伝送される。
【００２１】
メモリコントローラから伝送されたアドレス信号Ａ７は、図１のピン１１０（Ａ、１２）を通じて図３のパッド３１０（９０）に印加される一方、図２のピン１１０（Ａ、１）を通じて図３のアドレスパッド３１０（１２４）に印加される。しかし、アドレスパッド１３０（１２４）に印加されるアドレス信号Ａ７は、対称形のパッケージ内のスイッチング回路ＭＵＸを通じてアドレス信号Ａ７として内部回路に伝送される。
【００２２】
すなわち、図１のピン１１０（Ａ、１）と図２のピン１１０（Ａ，１２）は、メモリコントローラから外部アドレス信号Ａ０を取り込むが、図１のピン１１０（Ａ、１）が図３のアドレスパッド３１０（１２４）に連結される一方、図２のピン１１０（Ａ，１２）は、図１の１１０（Ａ，１２）のように、図３のアドレスパッド１３０（９０）に連結される。
【００２３】
同じように、図１のピン１１０（Ａ、１２）と図２のピン１１０（Ａ、１）は、メモリコントローラから外部アドレス信号Ａ７を取り込むが、図１のピン１１０（Ａ、１２）が図３のアドレスパッド３１０（９０）に連結される一方、図２のピン１１０（Ａ，１）は、図１の１１０（Ａ、１２）のように、図３のアドレスパッド３１０（１２４）に連結される。
【００２４】
外部アドレス信号Ａ７を受信する図２のピン１１０（Ａ、１）が図３のアドレスパッド２１０（１２４）に連結されても、外部アドレス信号Ａ７は信号ＳＥＬに応答して図４のスイッチング回路４５０を通じてアドレス信号Ａ７として内部回路に伝送される。
【００２５】
図２のピン１１０（Ａ、１）が外部アドレス信号Ａ７を受信する理由は、基本型のピン配列形態と対称形のピン配列形態が図５のようなチップパッケージに実装された場合に、ピン１１０（Ａ、１２）の位置と同一であるからである。同じように、図２のピン１１０（Ａ，２）が外部アドレス信号Ａ０を受信する理由は、基本型のピン配列形態と対称形のピン配列形態が図５のようなチップパッケージに実装された場合に、ピン１１０（Ａ、１）の位置と同一であるからである。
【００２６】
同様に、データビットＤＱＳ３、ＤＱＳ０は、配列１００'では、ピン１１０（Ｍ、１）、１１０（Ｍ、１２）に各々割り当てられ、配列１００では、それと対称形に各々のピンに割り当てられる。
【００２７】
したがって、図２の配列１００'でのピン−信号割り当ては、図１の配列１００でのピン−信号割り当てに対して対称である。“対称形”及び“基本型”という用語は、説明の便宜のためのものであり、図１の配列１００が基本型の配列１００'に対して対称形（互いに鏡に映った形状の状態）になると表現することができる。
【００２８】
図１及び図２を再び参照すると、対称軸１２０は、ピン１１０（６）及び１１０（７）に相当する６番目の列と７番目の列との間で集積回路１５０を横切る。対称軸１２０を中心として、図１の配列１００におけるピン−信号割り当ては、図２の配列１００'と互いに対称的である。集積回路１５０のパッドまたはピン１１０の位置は、軸１２０に対して互いに物理的に対称であることが分かる。例えば、ピン１１０（Ａ、６）の物理的な位置は、軸１２０を中心としてピン１１０（Ａ、７）の位置と対称である。同じように、他の対称な対のピンも、軸１２０を中心として、物理的に互いに対称である。
【００２９】
また、本発明の実施形態では、対称な対をなす各ピンには、同一の種類の信号が割り当てられている。図１を参照すると、ピン対１１０（Ａ、１＆１２）のピンは、アドレス信号Ａ０及びＡ７に各々割り当てられ、ピン対１１０（Ｂ、１＆１２）のピンは、電圧信号ＶＲＥＦに割り当てられ、ピン対１１０（Ｃ、１＆１２）のピンは、データ信号ＤＱ２３及びＤＱ８に各々割り当てられる。このような類似の信号の割り当ては、本実施形態のために示したものであり、必ずしも、同種の信号（例えば、制御信号、アドレス信号、データ信号及び電圧信号）を互いに対称なピンに割り当てる必要はない。
【００３０】
一般的に、ピンの配置を対称的にすることは、モジュールボードのレイアウトと配線を単純化することに有利である。ボード上の配線処理を単純にすることは、対称的に配列された多様な種類のピンに対する信号伝達チャネルの特性を向上させる。
【００３１】
もし、そのような対称形（または鏡形）ピンの配置を利用しなければ、異なる種類の集積回路の間で、同一のピンに対するインタフェースが複雑になるか、信号伝達の長さが異なるようになる。例えば、ボードの一面に搭載された集積回路のピンをインタフェースための配線の長さがボードの他の面に搭載された集積回路のピンをインタフェースするための配線の長さと異なるようになり、信号伝達の特性を低下させる。
【００３２】
例えば、第１の集積回路と第２の集積回路が対向して配置されている場合において、アドレス信号は第２の集積回路の該当するピンに到達する前に、第１の集積回路のより近いピンに先に到達しうる。このような伝達時間の差は、同期方式で動作すべきチップを搭載したメモリモジュールの全体において、望ましくない影響を与える。
【００３３】
さらに、短い配線長は、他の集積回路に伝達される信号の特性に影響を及ぼすような反響作用を誘発しうる。同様に、長い配線長は、より近い集積回路に対して望ましくないインピーダンスの不連続性（impedance discontinuity）を誘発させうる。そのようなインピーダンスの不連続性、例えば、二つの伝送線が接するところでの不連続性は、集積回路により受信または送信される信号の特性に悪影響を及ぶ。
【００３４】
信号の伝達遅延の差を補正するための多様な方法の１つとして、より短い配線に別途の信号線を追加することがある。しかし、別途の信号線を追加して配線を延長することは、より大きなボードスペースを要求したり、外部のノイズに対して弱くしたり、モジュールの他の領域への望ましくない信号を伝達したり、モジュールの外部への放射を誘発したりしうる。対称形のピン配列は、このような問題点を克服する。
【００３５】
図１及び図２を参照すると、１つの例示的な実施形態としての対称形のピン対を有する集積回路１００及び１００'は、同一のパッド１００（Ａ−Ｍ，１−１２）の配列を有する。したがって、互いに向き合う集積回路のピンは、ボード上で実質的に同一の位置に置かれた同一の信号線に連結される。このような連結は、互いに向き合う集積回路の間で同一に割り当てられた信号を伝達する際の配線長の差を最小化することができる。
【００３６】
本発明の実施形態によると、集積回路内にあるスイッチング回路は、分離されたパッド−ピン配列構造において、パッドとピンを選択的に連結させる動作を実行する。このように、互いに異なるピン−信号配列構造を単一集積回路に形成することによって、同一の工程を通じて集積回路を組み立てることが可能である。そうでなければ、基本型の配列構造と対称形の配列構造のために各々別途の工程を実施しなければならない。
【００３７】
図３を参照すると、組み立て工程の中間段階における集積回路３００（または基板３００）は、そのエッジに配置されたパッド３１０を含む。複数のパッド３１０（１〜１６６）は、基板のエッジまたは端部３２０に沿って配置される。このような形態のパッド配列を“エッジパッド配列”または“エッジパッド構造”ということができる。この状態で、組み立て工程をさらに進めると、基板３００は、後に形成される図１及び図２に示したボールグリッドアレイ配列１００及び１００'のピン１１０にパッド３１０を連結する付加的な伝送線が形成される。
【００３８】
図３に示したように、本発明の実施形態によると、集積回路３００の内部回路は、集積回路２００の互いに異なるボンディングパッド３１０の間で、二種類の異なる信号を選択的に伝送する。基板３００の互いに異なるボンディングパッド３１０は、ボールグリッドアレイ１００及び１００'（図１及び図２）に示した各々の対称形のピン１１０に結合される。例えば、中間層（例えば、半導体物質、誘電物質、金属、連結用の開口など）は、集積回路３００の表面と集積回路１５０及び１５０'のボールグリッドアレイ１００及び１００'に置かれたピン１１０との間で電気的な連結をするための媒介機能を果たす。
【００３９】
特に、本発明の実施形態では、図１乃至図３に示したように、アドレス信号Ａ７のためのボンディングパッド３１０（９０）がボールグリッドアレイ１００のピン１１０（Ａ，１２）に中間層（図示せず）を通じて連結されて、外部のアドレス信号Ａ７を受信するようになっている。同じように、アドレス信号Ａ０のための集積回路３００のボンディングパッド３１０（１２４）は、基本型のボールグリッドアレイ１００のピン１１０（Ａ、１）に連結されて外部のアドレス信号Ａ０を受信する。
【００４０】
一方、対称形の配列１００'において、集積回路３００のボンディングパッド３１０（９０）はピン１１０（Ａ、１２）に連結され、図１のピン１１０（Ａ、１）と共に外部アドレス信号Ａ０を受信する。そして、基板３００のボンディングパッド３１０（１２４）は、ピン１１０（Ａ、１）に連結されて、図１のピン１１０（Ａ、１２）と共に外部アドレス信号Ａ７を受信する。集積回路の内部で選択的な信号伝送を制御する回路は、ボンディングパッド（例えば、３１０（９０）及び３１０（１２４））と、ピン（例えば１１０（Ａ、１２）及び１１０（Ａ、１））に対する信号割り当てを決める。
【００４１】
メモリモジュールにおいて、データ、電源電圧及び接地電圧用のピンは、基本型のピン配列構造と対称形のピン配列構造との間で再経路設定をする必要がない場合がある。例えば、図１に示したように、接地電圧Ｖｓｓはピン１１０（Ｄ、５）、１１０（Ｄ、６）及び１１０（Ｄ、８）に割り当てられる。そのような信号割り当ては、基本型のピン配列構造と対称形のピン配列構造に対して同一に適用される。データビットに対しても同一である。一方、メモリ装置内において、与えられたワードの特定データビットに対する正確な列の位置は重要でない可能性もある。したがって、パッケージまたは集積回路のピンに割り当てられるデータワードの特定データビットは、基本型のピン配列と対称形のピン配列の間で再経路設定を必要としない場合がある。
【００４２】
データビットは、ある実施形態では互いに対称的に割り当てられなくてもよいが、図１及び図２の実施形態に示した配列１００及び１００'では、データビットが対称的になっている。データビットが対称的な配列は、データ伝送のためのタイミング管理を厳密にすべきである場合、例えば、高速動作または同期式のデータ伝送を要する場合に有利である。
【００４３】
アドレス及び制御信号については、データ信号に比べて、集積回路内の指定された内部回路への経路設定に対する要求が強い。基本型のピン配列構造または対称形のピン配列構造において、もし指定された信号を受信するために内部回路を選択的にスイッチングする回路がないとすると、前述した媒介層（または中間層）のみによってチップパッドレイアウトから基本型のピン配列構造または対称形のピン配列構造に至る再経路設定をしなければならない。
【００４４】
媒介構造が有する短所としては、基本型のピン配列または鏡形のピン配列の集積回路を各々別個の組み立て工程により製作しなければならないことである。例えば、基本型のピン配列と対称形のピン配列とでは、互いに異なる媒介層の構造（図示せず）を通じてボンディングパッドとピンが互いに電気的に連結される。そして、ピンの数が増加すれば、媒介層からなる再経路設定の回路の構成がさらに複雑になる。
【００４５】
さらに、そのような媒介層を有する半導体装置の電気的な特性は、動作周波数の増加に従って影響を受ける。動作周波数が増加すると、入出力ライン間の長さの差による影響が顕著になる。その結果、鏡形のピン−信号配列を設定するための媒介構造を有する半導体装置の内部回路に対する信号遅延は、基本型のピン−信号配列の半導体装置の内部回路に対する信号遅延との間に差が生じる。一方、本発明の実施形態では、内部のスイッチング回路が内部回路のピンに対して割り当てられた信号を選択的に設定する。したがって、本発明の実施形態では、前述の媒介用の回路が必要ではなく、配線の長さの差、信号の相互カップリング及びノイズなどを誘発する媒介構造による問題を解消することができる。
【００４６】
しかし、動作周波数が増加することによって、広い動作周波数領域にわたって集積回路またはメモリモジュールの動作性を維持するために、前述のように、媒介構造の採用を考慮する必要がある。
【００４７】
集積回路の内部の入出力ラインは、信号の特性と信号伝達構造に影響を及ぼす。集積回路の内部回路に信号が到達するために、信号は、入出力インタフェース、入出力インタフェースからスイッチング回路に至る第１経路、スイッチング回路とスイッチング回路から内部回路に至る他の経路を通過する。そして、媒介用の配線の間またはボードレイアウトでの電気的な配線の長さの差が基本型及び鏡形のピン配列の半導体装置の内部回路に到達する信号の特性に影響を与えるので、集積回路の内部経路を設定することに関する困難性が存在する。このような経路上の差は、信号のスルーレート（ｓｌｅｗ ｒａｔｅ）、信号伝達上の不整合（ｍｉｓｃｏｒｒｅｌａｔｉｏｎ）、信号反射特性の不一致、インピーダンスの不連続性、伝達損失または予想外のＲ／Ｃ遅延などを誘発する。
【００４８】
図４を参照すると、本発明の実施形態においては、内部回路１５０に属する第１及び第２内部回路４１０及び４２０は、スイッチング回路４５０の選択状態にしたがってパッド４３０及び４４０または４４０及び４３０を各々通じて信号を取り込む。本実施形態では、スイッチング回路４５０がマルチプレクサ４５０Ａ及び４５０Ｂからなる。マルチプレクサ４５０Ａは、第１内部回路４１０の入力４６０Ａに連結されていて、制御線４７０の制御信号に従ってパッド４３０またはパッド４４０の信号を取り込む。マルチプレクサ４５０Ｂは、第２内部回路４２０の入力４６０Ｂに連結されていて、制御線４７０の制御信号に従ってパッド４４０またはパッド４３０の信号を取り込む。制御回路４８０は、マルチプレクサ４５０Ａ及び４５０Ｂの駆動状態を設定するための制御信号を発生する。
【００４９】
図４において、バッファ４９０及び４９６は、スイッチング回路４５０とパッド４３０及び４４０との間の信号経路上に直列に配置される。本実施形態の１つの特徴によると、バッファ４９０及び４９６は、入出力パッド４３０及び４４０に近い位置に配置される。例えば、パッド４３０とそれに対応するバッファ４５０との間の伝送線４９２の長さは、数μｍより短く設計されることが望ましい。一方、バッファ４９０とスイッチング回路４５０との間の伝送線の長さは、数μｍより長く設計されうる。本実施形態では、バッファがスイッチング回路よりパッドに電気的により近い位置に配置されるようにする。すなわち、バッファ４９６は、スイッチング回路４５０よりもパッド４４０に近い位置に配置する。
【００５０】
パッド４３０及び４４０は、ボールグリッドアレイの配列内で互いに対称になっている（例えば、図１及び図２のパッド１１０に相当する）。また、前記パッドは、エッジ形のパッド配列の基板のエッジに沿って配列されうる（図３のパッド３１０に該当する）。また、エッジ形のパッドは、基板の対称軸（または鏡軸）を中心として互いに対称に配置されうる。
【００５１】
基本型の配列構造のパッケージのために、マルチプレクサ４５０Ａは、バッファ４９０を通過するパッド４３０の信号に連結されて第１内部回路４１０への経路を設定するように配置される。また、マルチプレクサ４５０Ｂは、バッファ４９６を通過するパッド４４０の信号に連結されて第２内部回路４２０への経路を設定するように配置される。
【００５２】
対称形の配列を設定するために、制御回路４８０は、制御線４７０に制御信号を提供し、マルチプレクサ４５０Ａ及び４５０Ｂは、互いに選択的に動作する。マルチプレクサ４５０Ａがパッド４３０からの信号を第２内部回路４２０に伝達する一方、マルチプレクサ４５０Ｂはパッド４４０からの信号を第１内部回路４１０に伝達する。
【００５３】
バッファ４９０及び４９６は、電圧コンバーターを含みうる。バッファは、集積回路の外部から提供されるＴＴＬレベルの信号をＣＭＯＳレベルに変換して内部回路を駆動する。外部の信号源から入力される信号は信号レベルが低いかもしれないので、ボード上の集積回路で使用されるためには、バッファリングが必要であるかもしれない。
【００５４】
内部回路４１０（または４２０）からの入出力信号経路４９２及び４９４〜４６０Ａ（または４９４〜４６０Ｂ）は、内部回路の他の回路の近くの領域において交差するように、または長く配置されうる。これらの他の回路は、入出力経路上の信号に容量性または誘導性の結合によって影響を及ぼしうる。入出力経路に対するノイズの結合成分は、集積回路に到達する信号の特性を低下させる。入出力パッドに近い領域で信号をバッファリングすることによって、単一ボード上の集積回路から伝送される信号レベルをさらに大きい駆動能力で提供することが可能である。
【００５５】
前記バッファはまた、逆方向の信号遮断の機能を提供する。内部回路に提供される信号（例えば、集積回路の外部のローレベル信号に比較してハイレベルである）は、内部回路内で一定のレベルに維持される。もし、バッファを使用しなければ、他の伝送線にカップリングされた内部信号が、集積回路の外部回路に連結された該伝送線に通って外部に伝搬されうる。結果的に、信号経路上に配置されたバッファは、そのような（ノイズ成分の）信号が外部に伝達される程度を減らすための逆遮断機能を提供する。
【００５６】
前述の実施形態において、集積回路の内部回路に送られる入出力パッド（例えば、４３０及び４４０）からの信号をバッファリングするものとして説明した。しかし、本発明の範囲は他の種類のバッファも含む。例えば、バッファは、内部から信号を受けた後に、入出力パッドを通じて集積回路の外部に信号を伝達するように構成されることができる。このような場合に、バッファは、ＣＭＯＳレベルの内部信号をＴＴＬレベルの外部信号に変換しうる。また、この場合においても、集積回路の外部から入出力信号経路を通じて集積回路の内部に流入されるノイズ成分の信号に対する遮断機能を果たす。
【００５７】
図１及び図２及び図４及び図５を参照すると、基本型１５０または対称形のピン−信号配列１５０'の半導体装置または集積回路は、ボード５１０の両面に搭載される。ここで、各集積回路１５０または１５０'で互いに対称なピン１１０（Ｋ、５）及び１１０（Ｋ、８）は、互いに向き合っており、ボード５１０により互いに連結される。
【００５８】
ボード５１０は、集積回路１５０及び１５０'のピン１１０に対する電気的なインタフェースのためのパッド（例えば、図６及び図７の５６０及び５６２）を搭載している。伝送線５２２、５２４、５３０及び５３２は、基本型及び対称形の配列１００及び１００'において割り当てられたピンに対して互いに異なる信号を伝達する。例えば、信号ＤＱ１は、図５に示したメモリコントローラ５４０で発生される。ボード５１０は、信号ＤＱ１を伝送線５３０を通して基本型及び対称形の配列１００及び１００'の該当するピン１１０（Ｋ、５）及び１１０（Ｋ、８）に各々伝達する。図６を参照すると、ボードに搭載されたパッド５６０及び５６２は、対称形の対の集積回路の対称形のピンを各々インタフェースする。パッド５６０及び５６２は、対向したピンに近い位置に配置された導電性の物質を通じて互いに連結される。すなわち、対称形のピンのためのパッド５６０及び５６２は、ボードを貫通する連結通路５３１により互いに連結される。
【００５９】
図７はモジュールボード上でパッドを連結するための、図６の構造と類似した連結通路５６４を示す。本実施形態において、ピン１１０（Ｋ、８）及び１１０（Ｋ、５）は、図１及び図２と関連して先に説明したように、配列１００及び１００'の信号ＤＱ１に結合される図６のガルウィング（ｇｕｌｌ ｗｉｎｇ）形態のパッケージにおけるピンを示すためである。配列１００のＤＱ１（Ｋ、５）は、図３のＤＱ１パッド３１０（８）に連結され、配列１００'のＤＱ１（Ｋ、８）は、図１のＤＱ３０（Ｋ、８）のようにＤＱ３０パッド３１０（３８）に連結される。
【００６０】
このようなボードでの結合構造により、基本型及び対称形の配列１００及び１００'における対称形のピンは、互いに電気的に連結されて、信号原、例えば、メモリコントローラ５４０または他のチップセットから実質的に同一の位置で同一の信号を受信することができる。基本型及び対称形の配列１００及び１００'において、各信号経路上の伝達距離は実質的に同一に維持される。本実施形態では、連結通路による多少の差がある（すなわち、経路５３０と各パッド５６０及び５６２との間の連結構造が少し異なる）。また、回路ボード（例えば、薄い層からなるボード）内の中間層の経路５３０は、ほぼ中間で連結通路５３１と結合する。
【００６１】
図５〜７に示したように、対称形の対１５０及び１５０'の集積回路の基本型及び対称形の配列を構成するために、各装置の制御回路４８０（図４参照）は、基本型及び対称形の制御信号を設定するようにプログラムされる。集積回路１５０の制御回路４８０は、基本型の配列構造のための制御信号を発生するようにプログラムされる。伝送線４７０上の制御信号は、マルチプレクサ４５０Ａを選択的に駆動して内部回路４１０の入力４６０Ａとピン４３０との間の信号経路を設定する。マルチプレクサ４５０Ｂは、内部回路４２０の入力４６０Ｂとピン４４０との間の第２信号経路を設定する。
【００６２】
互いに向き合う集積回路の制御回路は、対称形の配列１００'の信号−ピン割り当て状態を設定するようにプログラムされる。伝送線４７０上の対称形の制御信号を利用して、マルチプレクサ４５０Ａは、内部回路４１０の入力４６０Ａとピン４４０との間の信号経路を設定し、マルチプレクサ４５０Ｂは、内部回路４２０の入力４６０Ｂとピン４３０との間の信号経路を設定する。
【００６３】
図８を参照すると、マルチプレクサ４５０Ａ及び４５０Ｂの各々は、二つの伝送ゲートと一つのインバーターで構成される。例えば、マルチプレクサ４５０Ａは、２：１の選択比を有する伝送ゲート６１０及び６２０を含む。伝送ゲート６１０は、第１内部回路４１０の入力になるノード４６０Ａとバッファ４９０の出力に連結されるノード４９４との間に連結されるゲート制御型のチャネルを有する。伝送ゲート６２０は、ノード４６０ａとバッファ４９６との間の信号経路に直列に連結されたチャネルを有する。伝送ゲート６１０のＰ型のチャネルは制御信号に直接的に接続され、Ｎ型のチャネルはインバーター６５０を通じて前記制御信号に接続される。伝送線４７０の制御信号は、伝送ゲート６１０と相補的な方式により伝送ゲート６２０を駆動する。すなわち、伝送ゲート６２０のＮ型のチャネルは制御信号に直接的に接続され、Ｐ型のチャネルはインバーター６５０を通じて前記制御信号に接続される。
【００６４】
同様に、マルチプレクサ４５０Ｂは、二つの伝送ゲート６３０及び６４０と一つのインバーター６６０で構成され、出力４６０Ｂと二つの入力（バッファ４９０からの入力及びバッファ４９６からの入力）に対して２：１の選択比で動作する。伝送ゲート６３０は、ノード４６０Ｂとバッファ４９６との間に直列に連結されており、伝送ゲート６４０は、ノード４６０Ｂとバッファ４９０との間に直列に連結されている。伝送ゲート６３０及び６４０のＰ型及びＮ型のチャネルは、前述の伝送ゲート６１０及び６２０の場合のように、伝送線４７０上の制御信号により駆動される。
【００６５】
図８を参照すると、本実施形態では、ハイレベルの制御信号は、入出力パッド４４０と内部ノード４６０Ａとの間の第１信号経路と、入出力パッド４３０と内部ノード４６０Ｂとの間の第２信号経路を設定する。一方、ローレベルの制御信号は、入出力パッド４３０と内部ノード４６０Ａとの間の第１信号経路と、入出力パッド４４０と内部ノード４６０Ｂとの間の第２信号経路を設定する。
【００６６】
図９及び図１１を参照すると、制御回路４８０（図４参照）は、スイッチング回路（すなわち、マルチプレクサ４５０）を選択的に駆動する制御信号を設定するためのプログラム可能な回路要素を含む。このプログラム要素は、ウェハ段階、パッケージ段階、モジュール段階、またはこれらの結合段階でプログラムされる。例えば、プログラム要素は、ボンディングワイヤ、ヒューズ、オッション回路、ラッチ、フラッシュセルまたはそれと類似なものを含む。
【００６７】
図９を参照すると、配線（またはボンディングワイヤ）７４０は、伝送線に連結されるワイヤボンド構造になっている。ボンディングワイヤがボンディングパッド７１０に連結されると、制御信号は、インバーター７１４を通じてローレベルになる。一方、ボンディングワイヤが接地パッド７３０に連結されると、制御信号は、インバーター７１４を通じてハイレベルになる。
【００６８】
図９において、配線７４０は、他の形態の連結構造、例えばソルダを通じて形成されることができる。集積回路１５０（図９の点線で表示された部分）は、モジュール５１０Ｂの一面に置かれたパッド７３０に連結されるピン７２０を含む。パッド７３０は、接地電圧のようなローレベルのバイアス電圧に連結されている。一方、集積回路がメモリモジュール５１０Ａの他の面に搭載された場合には、ピン７２０はパッド７１０に連結されて電源電圧Ｖｃｃが提供される。集積回路（すなわち、基本型または対称形）の配列は、集積回路が搭載されるモジュールボードの面に応じて変更されうる。モジュールボード５１０Ａの一面では、導電線７１２は、第１レベルバイアスＶＣＣに連結される。モジュールボード５１０Ｂの他の面では、導電線７３２が他のレベルのバイアスＧＮＤに連結される。
【００６９】
図１０を参照すると、制御回路４８０は、ヒューズ７５２に直列に連結されたゲート制御型のチャネルを有するＰＭＯＳＦＥＴ７５０を含む。ヒューズ７５２は接地電圧に連結され、ＰＭＯＳＦＥＴ７５０のソースは電源電圧ＶＣＣに連結される。ＰＭＯＳＦＥＴ７５０のドレインはヒューズ７５２とラッチ回路の入力に連結される。前記ラッチ回路はヒューズ７５２とＰＭＯＳＦＥＴ７５０により決められる信号の論理状態をラッチする。前記ラッチ回路は、プログラム可能なヒューズ７５２の状態（切断されているか否か）に従って選択信号ＳＥＬを出力ノード４７０に送る。
【００７０】
図１０に示したように、前記ラッチ回路は、ＰＭＯＳＦＥＴで構成されたフィードバック用のＭＯＳＦＥＴに結合されたインバーター７１４を含む。制御回路４８０に最初に電源電圧ＶＣＣが供給されると、ＰＭＯＳＦＥＴ７５０のゲートは電源電圧ＶＣＣに遅延して応答する。制御回路の動作に関するグラフに示したように、電源電圧ＶＣＣ（点線で表示される）が上昇する時に、ゲートの制御信号ＶＣＣＨＢは初期にはローレベルを維持する。ヒューズが切られていなければ、ラッチの入力レベルはローレベルを維持し、ラッチはローレベルの入力をラッチし、ハイレベルの制御信号ＳＥＬを出力する。これはラッチのＰＭＯＳＦＥＴフィードバックトランジスタをターンオフさせる。
【００７１】
ＶＣＣの上昇から所定の時間の後には、ＰＭＯＳＳＦＥＴ７５０のゲートに印加される制御信号ＶＣＣＨＢが電源電圧ＶＣＣと同一の電圧レベルを有する。これにより、ＰＭＯＳＳＦＥＴ７５０はターンオフされ、ヒューズ７５２に流れる電流を遮断する。ヒューズが既に切れた状態でプログラムされていれば、ラッチ回路はハイレベルの入力をラッチし、ローレベルの制御信号ＳＥＬを出力する。
【００７２】
他の実施形態では、制御回路は、ウェハ段階、パッケージ段階、またはその後の段階で設定されるプログラム可能な要素を含む。例えば、制御回路は、電気的にプログラム可能なヒューズ回路を有することができる。図１１を参照すると、ラッチ回路７６０は、ヒューズ切断活性化信号ＦＣＵＴを入力するＭＯＳＦＥＴ７７０に連結される。ＭＯＳＦＥＴ７７０は、ラッチ回路７６０の一方の側に配置されたヒューズ７１０を切断した場合にターンオンされる。ヒューズ７１０の抵抗値は、ヒューズ７２０の抵抗値より大きく設計される。したがって、ヒューズ７１０が切断されれば、制御信号ＳＥＬがローレベルになる一方、ヒューズ７１０が切断されなければ、制御信号ＳＥＬはハイレベルを維持する。図４及び図５乃至図７を再び参照すると、対称の対で互いに向き合う集積回路１５０及び１５０'は、モジュールボード５１０の両面で互いに向き合い、同一の信号が割り当てられたピンを有している。集積回路の内部では、他の種類のピンに対する各々の入出力信号の経路がそれらに直列に連結されたバッファを有する。
【００７３】
したがって、実施形態において、類似のバッファと、ピンとバッファとの間の類似の配線の長さとが集積回路の多数の入出力ターミナルについて設計される。そのような実施形態においては、集積回路は、多数の入出力信号経路にわたって同一の電気的な特性を有することを理解しなければならない。
【００７４】
また、基本型及び対称形の集積回路はチップの外部に対して類似のタミネーション特性及び伝達遅延特性を有する。各バッファに対する基本型及び対称形の信号経路において電気的な配線の長さは実質的に同一である。これと共に、多数または広域の動作周波数の条件にわたって動作特性は同一に維持される。
【００７５】
また、本発明の実施形態では、基本型及び対称形の配列の装置の製造において、同一の組み立て工程を使用する。
【００７６】
集積回路の入出力ピンに近い位置でバッファを使用する実施形態では、制御可能なタミネーションインピーダンスが入出力インタフェース上に付与されることによって、より長い信号経路において過度なＲＣ影響を避けることができる。その結果、互いに異なる動作の周波数の環境でセットアップ／ホールド時間を充実に制御することができる。
【００７７】
前述の説明では、単一の対称形の対の二つの信号に関連したバッファ及び入出力パッドのみに関して説明したが、本発明は、多重対称形の対に対しても適用されることを理解すべきである。例えば、図１２を参照すると、二つの集積回路８５０及び８５０'は、基本型及び対称形のピン／信号の配列の入出力パッドの構成１１０（Ｂ）を有している。集積回路８５０の入出力パッド８０４、８０６、８０８、８１０、８１２、８１４、８１６及び８１８は、集積回路１５０の基本型のピン／信号配列１００に対して図１に示した行Ｂに属するピンと対応する。対称形の関係においては、図２に示した対称形のピン／信号の配列１００'の集積回路１５０'のボールグリッドアレイにおける行Ｂに属するピンにピン８０４〜８１８が対応するようになっている。
【００７８】
図１２の例は、ボールグリッドアレイの単一行に対するパッドを示している。しかし、本発明によれば、ボールグリッドアレイの他の行についても同一の構成を実現することができる。また、本発明は、そのような１つの行または複数の行に対する他の形態の信号配列が可能であり、行当たりのピンの数を異なることができる。
【００７９】
図１２に示すように、一つの対で信号割り当てが互いに対称にされうるだけではなく、それらの物理的な位置も互いに対称にされうる。また、信号の種類は同一であってもよい。例えば、対称形の対のピンにアドレス、データ、制御または電圧信号の種類を割り当ることができる。そして、そのような種類の信号において、互いに相補的な関係の信号が一つの対称形の対に相当する各々のピンに割り当てられうる。図１２の例では、信号Ａ２、Ａ１０、／ＲＡＳ、ＣＫ、／ＣＫ、／ＣＳ、Ａ９及びＡ５が対称形の装置８５０'のパッド８０４〜８１８に割り当てられ、信号Ａ５、Ａ９、／ＣＳ、／ＣＫ、ＣＫ、／ＲＡＳ、Ａ１０及びＡ２が基本型装置８５０の該当するパッド８０４〜８１８に割り当てられる。図４及び図８に関して前述した場合と同じように、基本型及び対称形の装置８５０及び８５０'のマルチプレクサ８４０は、制御線４７０上の制御信号ＳＥＬ及びＳＥＬ'に従って、入出力パッドと該当する集積回路との間の信号伝送を適切にスイッチングする役割を果たす。
【００８０】
バッファ８２０は、マルチプレクサ８４０と各々の入出力パッド８０４〜８１８との間に連結され、入出力パッドの信号を他の論理レベルに変換してもよい。例えば、外部のＴＴＬレベルの信号を内部回路に使用されるＣＭＯＳレベルの信号に変換することができる。変換された信号は、マルチプレクサ８４０を通じて元来の指定された内部回路に伝送される。
【００８１】
対称形の対のピンに割り当てられた信号の種類に応じて、対称形の対のピンに対するバッファは、第１種類の対のピンについての信号変換と第２種類の対のピンについての信号変換とが異なるように設計されてもよい。例えば、アドレスピンはデータ回路を駆動するための論理レベルとは異なる論理レベルとしてデコーダを駆動するので、アドレス対に割り当てられたバッファはデータ対に割り当てられたバッファとは区別して設計されうる。
【００８２】
図１２において、選択信号ＳＥＬ及びＳＥＬ'を発生する回路は、図９乃至図１１と関連して前述した制御回路に相当する。
【００８３】
また他の実施形態として、図１３を参照すると、データプロセッサシステム９００はバス９４０に連結される。バス９４０は、キーボード、マウス、プリンタ、ネットワックインタフェース、ディスクシステムなどのようなサブシステム９６０に連結される。バス９４０は、メモリモジュール５１０を直接またはメモリコントローラ５４０を通じてインタフェースする。コントローラを通じてメモリモジュール５１０をインタフェースする場合には、メモリモジュール５１０はコントローラにより動作する。
【００８４】
図１３で拡張して示したように、本発明のメモリモジュールは、図４乃至図１２に関連して説明した実施形態に従って対称形の対の集積回路１５０及び１５０'を含む。モジュールボード内での経路設定は、コントローラ５４０またはバス９４０のような集積回路を電気的にインタフェースするように設計されている。また、経路設定を通じてバス（またはコントローラ）と対称形の集積回路の同一のピンとの間で信号の伝達が行われる。
【００８５】
本発明は、前述の実施形態に限定されず、本発明の範囲内で通常の知識を持つ者によって多様な方式により実施されることができることを理解しなければならない。
【００８６】
【発明の効果】
本実施形態によれば、入出力バッファは、ピンをインタフェースし、ピンと集積回路内の指定された内部回路との間での信号伝達を担当する。スイッチング回路（例えば、マルチプレクサ）は、制御信号に応答して入出力ピンと各内部回路との間での信号経路を設定する。制御信号は、基本型または対称形の信号体系を選択する。
【００８７】
したがって、本発明によれば、メモリモジュール上の集積回路の密度が増加することによるＲＣ遅延または伝達遅延などの問題を解消する効果がある。また、本発明によればチップの内部の入出力ラインとボード−パッケージとの間のインタフェースによる伝達遅延を減らすことができる。また、本発明によれば、多様な種類のインタフェース条件で電気的な遅延を実質的に同一に維持することによって、より速い動作スピードとさらに大きい入出力容量を有するようにチップを製造することが可能な利点がある。
【図面の簡単な説明】
【図１】通常のピン配列のボールグリッドアレイの下面を示す概略図である。
【図２】鏡形のピン配列のボールグリッドアレイの下面を示す概略図である。
【図３】半導体集積回路装置のためのボールグリッドアレイのパッドの配列を示す概略図である。
【図４】本発明の実施形態による集積回路装置の構成を示すブロック図である。
【図５】通常のピン配列または対称形のピン配列のパッケージに印加される外部信号のための信号体系を示す図面である。
【図６】対称形の対をなす互いに対称な集積回路を搭載したモジュールボードの部分断面図である。
【図７】対称形の対をなす互いに対称な集積回路を搭載したモジュールボードの部分断面図である。
【図８】図４に示した実施形態に使用されるマルチプレクサの回路図である。
【図９】図４に示したマルチプレクサを駆動するための選択信号を設定する制御回路を示す図面である。
【図１０】図４に示したマルチプレクサを駆動するための選択信号を設定する制御回路を示す図面である。
【図１１】図４に示したマルチプレクサを駆動するための選択信号を設定する制御回路を示す図面である。
【図１２】本発明の実施形態による対称形のピン配列のパッケージを使用する信号伝達構造を示す図面である。
【図１３】本発明の実施形態に従って、図１及び図２の一行に配列されたものと同一のボンディングパッド及び信号割り当て状態による対称形の対の集積回路を示す図面である。

Claims (10)

1. 半導体装置において、
   互いに向き合う第１及び第２面を有するボードと、
   前記ボードの前記第１面に配置されたメモリ集積回路と、
   前記ボードの前記第２面に配置された他の一つのメモリ集積回路を備え、
   前記メモリ集積回路のうちの少なくとも一つが、内部ノード及び入出力ターミナルを有する半導体チップと、
   選択信号に従って前記内部ノードの第１及び第２ノードのうちの一つと第１入出力ターミナルとの間で第１信号経路を選択的に設定するマルチプレクサと、
   前記選択信号に従って前記第１及び第２ノードのうちの他の一つと第２入出力ターミナルとの間で第２信号経路を選択的に設定する他の一つのマルチプレクサと、前記第１入出力ターミナルと前記マルチプレクサとの間に配置され、ＴＴＬレベルの信号をＣＭＯＳレベルの信号に、またはＣＭＯＳレベルの信号をＴＴＬレベルの信号に変換するバッファとを備え、
   前記第１及び第２入出力ターミナルが前記半導体チップを横切る軸を中心に対称であることを特徴とする半導体装置。
2. 前記バッファが、前記バッファと前記第１入出力ターミナルとの間の信号経路上のインピーダンスと整合されるタミネーションインピーダンスを有することを特徴とする請求項１に記載の半導体装置。
3. 前記入出力ターミナルがボールグリッドアレイからなるピンを備え、
   前記第１及び第２入出力ターミナルは前記ボールグリッドアレイの第１及び第２ピンに各々電気的に連結され、
   前記第１ピンは前記ボールグリッドアレイの対称軸に対して前記第２ピンと対称であることを特徴とする請求項１に記載の半導体装置。
4. 前記選択信号を発生する制御回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
5. 前記制御回路がプログラム可能な要素を備えることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体装置の専用入出力ターミナルと、
   前記ボードの一面に配置されて前記専用入出力ターミナルを第１電圧源にインタフェースするための経路と、
   前記ボードの他の面に配置されて前記専用入出力ターミナルを第２電圧源にインタフェースするための経路とをさらに備え、
   前記専用入出力ターミナルが、前記メモリ集積回路が搭載された前記ボードの面に沿って前記第１及び第２電圧源のうちの一つに連結されることを特徴とする請求項４に記載の半導体装置。
7. 外部電極が互いに対称である第１及び第２パッケージのうちのいずれか一つで組み立てられた半導体装置において、
   前記第１及び第２パッケージのうちのいずれか一つの外部電極に各々対応してＴＴＬレベルの外部信号を各々受信するボンディングパッドと、
   前記ボンディングパッドに各々連結されて前記ＴＴＬレベルの外部信号をＣＭＯＳレベルの内部信号に変換する入力バッファ回路と、
   前記入力バッファ回路の出力信号を制御信号に応答してスイッチングするマルチプレクシング回路と、
   前記半導体装置が前記第１及び第２パッケージのいずれで組み立てられるかに従って前記制御信号を設定する制御回路を備え、
   前記マルチプレクシング回路が、前記半導体装置が前記第１パッケージで形成される場合には、前記ボンディングパッドに印加される基本型信号が対応する内部回路に伝送されるように前記入力バッファ回路の前記出力信号をスイッチングし、前記半導体装置が前記第２パッケージで形成される場合には、前記ボンディングパッドに印加される対称形信号が前記基本型信号に対応する前記内部回路に伝送されるように前記入力バッファ回路の前記出力信号をスイッチングすることを特徴とする半導体装置。
8. 前記第１パッケージの前記外部電極を通じて入力される信号が前記第２パッケージの前記外部電極を通じて入力される信号と対称的に割り当てられることを特徴とする請求項７に記載の半導体装置。
9. 前記第１及び第２パッケージの各々がファイン−ピッチボールグリッドアレイ（ＦＢＧＡ）パッケージであることを特徴とする請求項７に記載の半導体装置。
10. データプロセシングシステムにおいて、
    プロセッサと、
    メモリモジュールと、
    前記プロセッサと前記メモリモジュールとをインタフェースするデータバスとを備え、
    前記メモリモジュールが、
    前記データバスに電気的に連結された多数の経路を有するボードと、
    前記ボードの両面で互い向き合う一対の対称形のメモリチップとを含み、
    前記メモリチップのうちの少なくとも一つが、
    前記メモリチップ上の軸に対して互いに対称である第１及び第２入出力ターミナルと、
    選択信号に応答して、前記メモリチップの第１及び第２内部ノードのうちの一つと前記第１入出力ターミナルとの間の第１信号経路を選択的に設定する第１マルチプレクサと、
    選択信号に応答して、前記メモリチップの第１及び第２内部ノードのうちの他の一つと前記第２入出力ターミナルとの間の第２信号経路を選択的に設定する第２マルチプレクサと、
    前記第１入出力ターミナルと前記第１マルチプレクサとの間に配置され、ＴＴＬ／ＣＭＯＳレベルの信号をＣＭＯＳ／ＴＴＬレベルの信号に変換するバッファとを含み、
    前記バッファは、前記バッファと前記第１入出力ターミナルとの間の伝送線上のインピーダンスと整合させる入力インピーダンスを有することを特徴とするデータプロセシングシステム。

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