JPH0697666A - 電子装置 - Google Patents
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- JPH0697666A JPH0697666A JP4246185A JP24618592A JPH0697666A JP H0697666 A JPH0697666 A JP H0697666A JP 4246185 A JP4246185 A JP 4246185A JP 24618592 A JP24618592 A JP 24618592A JP H0697666 A JPH0697666 A JP H0697666A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H—ELECTRICITY
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 機密性を保持し、組立工程数を低減し、かつ
開発・製造時間を短縮する。また、機密性を保持し、か
つ重量を低減する。 【構成】 配線が設けられている基板1上に複数個の電
子部品(半導体チップ)を搭載した電子装置(混成型集積
回路装置)において、前記各電子部品の搭載部下面にス
ルーホール配線12をそれぞれ設け、該各スルーホール
配線12と前記各電子部品の電極とをそれぞれ電気的に
接続し、前記基板1の中に内層配線13を設け、該内層
配線13を通して前記各スルーホール配線12間をそれ
ぞれ電気的に接続する。前記スルーホール配線12の位
置の基板1の裏面(スルーホールランド)を切削してザ
グリ部14を設ける。前記各電子部品は樹脂10で覆わ
れ、前記ザグリ部14は樹脂15で充填される。
開発・製造時間を短縮する。また、機密性を保持し、か
つ重量を低減する。 【構成】 配線が設けられている基板1上に複数個の電
子部品(半導体チップ)を搭載した電子装置(混成型集積
回路装置)において、前記各電子部品の搭載部下面にス
ルーホール配線12をそれぞれ設け、該各スルーホール
配線12と前記各電子部品の電極とをそれぞれ電気的に
接続し、前記基板1の中に内層配線13を設け、該内層
配線13を通して前記各スルーホール配線12間をそれ
ぞれ電気的に接続する。前記スルーホール配線12の位
置の基板1の裏面(スルーホールランド)を切削してザ
グリ部14を設ける。前記各電子部品は樹脂10で覆わ
れ、前記ザグリ部14は樹脂15で充填される。
Description
【0001】
【産業上の利用分野】本発明は、電子装置例えばCOB
(Chip On Boad)方式等の混成集積回路装置に関し、
特に、機密が必要とされるソフトウエア類のデータを記
憶した半導体記憶素子を有する混成集積回路装置に適用
して有効な技術に関するものである。
(Chip On Boad)方式等の混成集積回路装置に関し、
特に、機密が必要とされるソフトウエア類のデータを記
憶した半導体記憶素子を有する混成集積回路装置に適用
して有効な技術に関するものである。
【0002】
【従来の技術】従来のCOB方式の混成集積回路装置
は、高価なグリーンシートで形成された多層セラミック
基板を使用し、この多層セラミック基板に半導体チップ
(ベアチップ)をダイレクボンディングしている。
は、高価なグリーンシートで形成された多層セラミック
基板を使用し、この多層セラミック基板に半導体チップ
(ベアチップ)をダイレクボンディングしている。
【0003】また、機密性の必要な導体配線等が基板の
主面(表面)又は裏面に設けられている場合には、その基
板上に更に他の基板を貼り付け、調査や解析しにくい構
造にしている。
主面(表面)又は裏面に設けられている場合には、その基
板上に更に他の基板を貼り付け、調査や解析しにくい構
造にしている。
【0004】
【発明が解決しようとする課題】本発明者は、前述の技
術について検討した結果、以下の問題点を見出した。
術について検討した結果、以下の問題点を見出した。
【0005】機密性の必要な導体配線等が基板の主面
(表面)又は裏面に設けられている場合、その基板上に
更に他の基板を貼り付け、調査や解析がされにくい構造
にしなければならない。このため、組立工程数が増加
し、開発・製造時間が長くなる。
(表面)又は裏面に設けられている場合、その基板上に
更に他の基板を貼り付け、調査や解析がされにくい構造
にしなければならない。このため、組立工程数が増加
し、開発・製造時間が長くなる。
【0006】また、機密性を保持するために、高価なグ
リーンシートによる多層セラミック基板を使用している
ので、製造コストが高くなると共に重量が増加する。
リーンシートによる多層セラミック基板を使用している
ので、製造コストが高くなると共に重量が増加する。
【0007】本発明の目的は、機密性を保持し、組立工
程数を低減し、かつ開発・製造時間を短縮することが可
能な技術を提供することにある。
程数を低減し、かつ開発・製造時間を短縮することが可
能な技術を提供することにある。
【0008】本発明の他の目的は、機密性を保持し、か
つ重量を低減することが可能な技術を提供することにあ
る。
つ重量を低減することが可能な技術を提供することにあ
る。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0011】(1)配線が設けられている基板上に複数
個の電子部品を塔載した電子装置において、前記各電子
部品の塔載部下面にそれぞれスルーホール配線を設け、
該各スルーホール配線と前記各電子部品の電極とをそれ
ぞれ電気的に接続し、前記基板の中に内層配線を設け、
該内層配線を通して前記各スルーホール配線間を電気的
に接続する。
個の電子部品を塔載した電子装置において、前記各電子
部品の塔載部下面にそれぞれスルーホール配線を設け、
該各スルーホール配線と前記各電子部品の電極とをそれ
ぞれ電気的に接続し、前記基板の中に内層配線を設け、
該内層配線を通して前記各スルーホール配線間を電気的
に接続する。
【0012】(2)配線が設けられている基板上に複数
個の半導体チップを搭載した混成集積回路装置におい
て、前記各半導体チップの搭載部下面にそれぞれスルー
ホール配線を設け、該各スルーホール配線と前記各半導
体チップの電極とをワイヤでそれぞれ電気的に接続し、
前記基板の中に内層配線を設け、該内層配線を通して前
記各スルーホール配線間を電気的に接続する。
個の半導体チップを搭載した混成集積回路装置におい
て、前記各半導体チップの搭載部下面にそれぞれスルー
ホール配線を設け、該各スルーホール配線と前記各半導
体チップの電極とをワイヤでそれぞれ電気的に接続し、
前記基板の中に内層配線を設け、該内層配線を通して前
記各スルーホール配線間を電気的に接続する。
【0013】(3)前記スルーホール配線の位置の基板
の裏面(スルーホールランド)を切削してザグリ部を設け
る。
の裏面(スルーホールランド)を切削してザグリ部を設け
る。
【0014】(4)前記各半導体チップは樹脂で覆わ
れ、前記ザグリ部は樹脂で充填される。
れ、前記ザグリ部は樹脂で充填される。
【0015】
【作用】上述した手段(1)及び(2)によれば、各半導体
チップ(電子部品)の搭載部下面にスルーホール配線を設
け、該各スルーホール配線と前記各半導体チップ(電子
部品)の電極(ボンディングパッド)とワイヤでそれぞれ
電気的に接続し、前記基板の中に内層配線を設け、該内
層配線を通して前記各スルーホール配線間をそれぞれ電
気的に接続することにより、必要とする導体配線は、該
導体配線のボンディングパッドとそこから半導体チップ
(電子部品)搭載下面に設けられたスルーホール配線まで
の間以外は全て基板内に配線されるので、機密性の高い
混成型集積回路装置(電子装置)を短時間で開発でき
る。
チップ(電子部品)の搭載部下面にスルーホール配線を設
け、該各スルーホール配線と前記各半導体チップ(電子
部品)の電極(ボンディングパッド)とワイヤでそれぞれ
電気的に接続し、前記基板の中に内層配線を設け、該内
層配線を通して前記各スルーホール配線間をそれぞれ電
気的に接続することにより、必要とする導体配線は、該
導体配線のボンディングパッドとそこから半導体チップ
(電子部品)搭載下面に設けられたスルーホール配線まで
の間以外は全て基板内に配線されるので、機密性の高い
混成型集積回路装置(電子装置)を短時間で開発でき
る。
【0016】また、機密性を保持するための高価なグリ
ーンシートによる多層セラミック基板を用いないので、
製造コストを低減できると共に重量を低減できる。
ーンシートによる多層セラミック基板を用いないので、
製造コストを低減できると共に重量を低減できる。
【0017】上述した(3)、(4)の手段によれば、前記
スルーホール配線の位置の基板の裏面(スルーホールラ
ンド)を切削してザグリ部(凹部)を設け、前記各半導体
チップは樹脂で覆われ、前記ザグリ部は樹脂で充填され
るので、気密性をさらに向上することができる。
スルーホール配線の位置の基板の裏面(スルーホールラ
ンド)を切削してザグリ部(凹部)を設け、前記各半導体
チップは樹脂で覆われ、前記ザグリ部は樹脂で充填され
るので、気密性をさらに向上することができる。
【0018】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【0019】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0020】図1は本発明の一実施例であるゲーム用ハ
イブリッドIC(混成集積回路装置)の概略構成を示す平
面図、図2は図1の要部拡大平面図、図3は図1の要部
拡大断面図、図4は図1の回路構成を示すブロック図で
ある。なお、図1は、樹脂封止体から引き出される外部
リードを省略している。
イブリッドIC(混成集積回路装置)の概略構成を示す平
面図、図2は図1の要部拡大平面図、図3は図1の要部
拡大断面図、図4は図1の回路構成を示すブロック図で
ある。なお、図1は、樹脂封止体から引き出される外部
リードを省略している。
【0021】図1乃至図4において、1はガラスエポキ
シ等からなるPCB基板、2は半導体チップ(ベアチッ
プ)からなる中央演算処理装置(CPU)、3は半導体チ
ップ(ベアチップ)からなるゲートアレイ、4は半導体チ
ップ(ベアチップ)からなるRAM(Random Access Me
mory)、5Aは信号線、5Bは入出力線、6はデータバ
ス、7はスクランブルデータバス、8はボンディングワ
イヤ、9は絶縁性接着材、10はポッティング樹脂(エ
ポキシレジン)、11は基板1の表面に設けられている
表面パターン配線、12は半導体チップ下面のスルーホ
ール配線、13は基板1の中に設けられた内層パターン
配線、14はザグリ部(凹部)、15は樹脂封止体であ
る。
シ等からなるPCB基板、2は半導体チップ(ベアチッ
プ)からなる中央演算処理装置(CPU)、3は半導体チ
ップ(ベアチップ)からなるゲートアレイ、4は半導体チ
ップ(ベアチップ)からなるRAM(Random Access Me
mory)、5Aは信号線、5Bは入出力線、6はデータバ
ス、7はスクランブルデータバス、8はボンディングワ
イヤ、9は絶縁性接着材、10はポッティング樹脂(エ
ポキシレジン)、11は基板1の表面に設けられている
表面パターン配線、12は半導体チップ下面のスルーホ
ール配線、13は基板1の中に設けられた内層パターン
配線、14はザグリ部(凹部)、15は樹脂封止体であ
る。
【0022】図1乃至図4に示すように、本実施例のゲ
ーム用ハイブリッドIC(混成集積回路装置)は、基板
1の主面(表面)に中央演算処理装置(CPU)2、ゲート
アレイ3、RAM4の夫々が絶縁性接着材9により接着
され塔載されている。そして、前記基板1の主面に設け
られている表面パターン配線11のボンディングパッド
と、前記中央演算処理装置2、ゲートアレイ3、RAM
4の各半導体チップの電極とがボンディングワイヤ8で
電気的に接続される。
ーム用ハイブリッドIC(混成集積回路装置)は、基板
1の主面(表面)に中央演算処理装置(CPU)2、ゲート
アレイ3、RAM4の夫々が絶縁性接着材9により接着
され塔載されている。そして、前記基板1の主面に設け
られている表面パターン配線11のボンディングパッド
と、前記中央演算処理装置2、ゲートアレイ3、RAM
4の各半導体チップの電極とがボンディングワイヤ8で
電気的に接続される。
【0023】前記表面パターン配線11は各半導体チッ
プ塔載部下面に設けられているスルーホール配線12と
電気的に接続され、このスルーホール配線12は前記基
板1の中に設けられている内層パターン配線13と電気
的に接続される。つまり、スルーホール配線12間は内
層パターン配線13を通して電気的に接続される。
プ塔載部下面に設けられているスルーホール配線12と
電気的に接続され、このスルーホール配線12は前記基
板1の中に設けられている内層パターン配線13と電気
的に接続される。つまり、スルーホール配線12間は内
層パターン配線13を通して電気的に接続される。
【0024】前記基板1、半導体チップ、ボンディング
ワイヤ8等は樹脂封止体15でモールド封止されてい
る。
ワイヤ8等は樹脂封止体15でモールド封止されてい
る。
【0025】前記スルーホール配線12の位置の基板1
の裏面には、この基板1(スルーホールランド)を切削
して形成されたザグリ部(凹部)14が設けられている。
このザグリ部14には樹脂封止体15の樹脂が充填され
ている。
の裏面には、この基板1(スルーホールランド)を切削
して形成されたザグリ部(凹部)14が設けられている。
このザグリ部14には樹脂封止体15の樹脂が充填され
ている。
【0026】また、本実施例のゲーム用ハイブリッドI
Cの基板1の主面(表面)に設けられている中央処理装置
2、ゲートアレイ3、RAM3の夫々は、ポッティング
樹脂10で覆われている。
Cの基板1の主面(表面)に設けられている中央処理装置
2、ゲートアレイ3、RAM3の夫々は、ポッティング
樹脂10で覆われている。
【0027】このように、各半導体チップの搭載部下面
にスルーホール配線12を設け、該スルーホール配線1
2と前記半導体チップ(電子部品)の電極(ボンディング
パッド)とをボンディングワイヤ8で電気的に接続し、
前記基板1の中に内層配線13を設け、該内層配線13
を通して前記スルーホール配線12間を電気的に接続す
ることにより、必要とする表面パターン配線(導体配線)
11は、該表面パターン配線(導体配線)11のボンディ
ングパッドとそこから半導体チップ搭載下面に設けられ
たスルーホール配線12まで間以外は全て基板1内に配
線されるので、機密性の高い混成集積回路装置(電子装
置)を短時間で開発できる。また、機密性を保持するた
めの高価なグリーンシートによる多層セラミック基板を
用いないので、製造コストを低減できると共に重量を低
減できる。
にスルーホール配線12を設け、該スルーホール配線1
2と前記半導体チップ(電子部品)の電極(ボンディング
パッド)とをボンディングワイヤ8で電気的に接続し、
前記基板1の中に内層配線13を設け、該内層配線13
を通して前記スルーホール配線12間を電気的に接続す
ることにより、必要とする表面パターン配線(導体配線)
11は、該表面パターン配線(導体配線)11のボンディ
ングパッドとそこから半導体チップ搭載下面に設けられ
たスルーホール配線12まで間以外は全て基板1内に配
線されるので、機密性の高い混成集積回路装置(電子装
置)を短時間で開発できる。また、機密性を保持するた
めの高価なグリーンシートによる多層セラミック基板を
用いないので、製造コストを低減できると共に重量を低
減できる。
【0028】また、前記スルーホール配線12の位置の
基板1の裏面(スルーホールランド)を切削してザグリ
部14を設け、前記各半導体チップはポッティング樹脂
10で覆われ、前記ザグリ部14は樹脂封止体15の樹
脂で充填されるので、気密性をさらに向上することがで
きる。
基板1の裏面(スルーホールランド)を切削してザグリ
部14を設け、前記各半導体チップはポッティング樹脂
10で覆われ、前記ザグリ部14は樹脂封止体15の樹
脂で充填されるので、気密性をさらに向上することがで
きる。
【0029】なお、前記基板1の裏面のスルーホール配
線12の位置を切削してザグリ部14を設ける点、各半
導体チップをポッティング樹脂10で覆う点及び前記ザ
グリ部14に樹脂を充填する点は、機密性の必要度に応
じて種々選択すればよい。
線12の位置を切削してザグリ部14を設ける点、各半
導体チップをポッティング樹脂10で覆う点及び前記ザ
グリ部14に樹脂を充填する点は、機密性の必要度に応
じて種々選択すればよい。
【0030】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0031】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0032】機密性の高い電子装置(混成集積回路装置)
を短時間で開発できる。
を短時間で開発できる。
【0033】また、機密性の高い電子装置の製造コスト
を低減できると共に、重量を低減できる。
を低減できると共に、重量を低減できる。
【0034】電子装置の機密性を更に高めることができ
る。
る。
【図1】 本発明の一実施例であるゲーム用ハイブリッ
ドIC(混成型集積回路装置)の概略構成を示す平面
図、
ドIC(混成型集積回路装置)の概略構成を示す平面
図、
【図2】 図1の要部拡大平面図、
【図3】 図1の要部拡大断面図、
【図4】 図1の回路構成を示すブロック構成図。
1…基板、2…中央処理装置(CPU)、3…ゲートアレ
イ、4…RAM、5A…信号線、5B…入出力線、6…
データバス、7…スクランブルデータバス、8…ボンデ
ィングワイヤ、9…絶縁性接着材、10…ポッティング
樹脂、11…表面パターン配線、12…スルーホール配
線、13…内層パターン配線、14…ザグリ部(凹部)、
15…樹脂封止体。
イ、4…RAM、5A…信号線、5B…入出力線、6…
データバス、7…スクランブルデータバス、8…ボンデ
ィングワイヤ、9…絶縁性接着材、10…ポッティング
樹脂、11…表面パターン配線、12…スルーホール配
線、13…内層パターン配線、14…ザグリ部(凹部)、
15…樹脂封止体。
Claims (4)
- 【請求項1】 配線が設けられている基板上に複数個の
電子部品を塔載した電子装置において、前記各電子部品
の塔載部下面にそれぞれスルーホール配線を設け、該各
スルーホール配線と前記各電子部品の電極とをそれぞれ
電気的に接続し、前記基板の中に内層配線を設け、該内
層配線を通して前記各スルーホール配線間を電気的に接
続したことを特徴とする電子装置。 - 【請求項2】 配線が設けられている基板上に複数個の
半導体チップを搭載した混成集積回路装置において、前
記各半導体チップの搭載部下面にそれぞれスルーホール
配線を設け、該各スルーホール配線と前記各半導体チッ
プの電極とをワイヤでそれぞれ電気的に接続し、前記基
板の中に内層配線を設け、該内層配線を通して前記各ス
ルーホール配線間を電気的に接続したことを特徴とする
混成集積回路装置。 - 【請求項3】 前記スルーホール配線の位置の基板の裏
面を切削してザグリ部を設けたことを特徴とする請求項
2に記載の混成集積回路装置。 - 【請求項4】 前記各半導体チップは樹脂で覆われ、前
記ザグリ部は樹脂で充填されることを特徴とする請求項
3に記載の混成集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4246185A JPH0697666A (ja) | 1992-09-16 | 1992-09-16 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4246185A JPH0697666A (ja) | 1992-09-16 | 1992-09-16 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0697666A true JPH0697666A (ja) | 1994-04-08 |
Family
ID=17144782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4246185A Pending JPH0697666A (ja) | 1992-09-16 | 1992-09-16 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0697666A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0693777A1 (fr) * | 1994-07-21 | 1996-01-24 | STMicroelectronics S.A. | Boîtier BGA à moulage par injection |
EP0694965A1 (fr) * | 1994-07-26 | 1996-01-31 | STMicroelectronics S.A. | Boîtier BGA de circuit intégré et procédé de réalisation d'un tel boîtier |
US5697148A (en) * | 1995-08-22 | 1997-12-16 | Motorola, Inc. | Flip underfill injection technique |
JP2005136391A (ja) * | 2003-10-09 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 回路基板、回路基板の設計支援装置及び方法、設計支援プログラム、及び設計支援プログラム記録媒体 |
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1992
- 1992-09-16 JP JP4246185A patent/JPH0697666A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0693777A1 (fr) * | 1994-07-21 | 1996-01-24 | STMicroelectronics S.A. | Boîtier BGA à moulage par injection |
US5841192A (en) * | 1994-07-21 | 1998-11-24 | Sgs-Thomson Microelectronics S.A. | Injection molded ball grid array casing |
EP0694965A1 (fr) * | 1994-07-26 | 1996-01-31 | STMicroelectronics S.A. | Boîtier BGA de circuit intégré et procédé de réalisation d'un tel boîtier |
FR2723257A1 (fr) * | 1994-07-26 | 1996-02-02 | Sgs Thomson Microelectronics Sa | Boitier bga de circuit integre |
US5736789A (en) * | 1994-07-26 | 1998-04-07 | Sgs-Thomson Microelectronics S.A. | Ball grid array casing for integrated circuits |
US5697148A (en) * | 1995-08-22 | 1997-12-16 | Motorola, Inc. | Flip underfill injection technique |
JP2005136391A (ja) * | 2003-10-09 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 回路基板、回路基板の設計支援装置及び方法、設計支援プログラム、及び設計支援プログラム記録媒体 |
JP4528593B2 (ja) * | 2003-10-09 | 2010-08-18 | パナソニック株式会社 | 回路基板 |
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