JPH0697666A - 電子装置 - Google Patents
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- JPH0697666A JPH0697666A JP4246185A JP24618592A JPH0697666A JP H0697666 A JPH0697666 A JP H0697666A JP 4246185 A JP4246185 A JP 4246185A JP 24618592 A JP24618592 A JP 24618592A JP H0697666 A JPH0697666 A JP H0697666A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H—ELECTRICITY
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 機密性を保持し、組立工程数を低減し、かつ
開発・製造時間を短縮する。また、機密性を保持し、か
つ重量を低減する。 【構成】 配線が設けられている基板１上に複数個の電
子部品(半導体チップ)を搭載した電子装置(混成型集積
回路装置)において、前記各電子部品の搭載部下面にス
ルーホール配線１２をそれぞれ設け、該各スルーホール
配線１２と前記各電子部品の電極とをそれぞれ電気的に
接続し、前記基板１の中に内層配線１３を設け、該内層
配線１３を通して前記各スルーホール配線１２間をそれ
ぞれ電気的に接続する。前記スルーホール配線１２の位
置の基板１の裏面（スルーホールランド）を切削してザ
グリ部１４を設ける。前記各電子部品は樹脂１０で覆わ
れ、前記ザグリ部１４は樹脂１５で充填される。
開発・製造時間を短縮する。また、機密性を保持し、か
つ重量を低減する。 【構成】 配線が設けられている基板１上に複数個の電
子部品(半導体チップ)を搭載した電子装置(混成型集積
回路装置)において、前記各電子部品の搭載部下面にス
ルーホール配線１２をそれぞれ設け、該各スルーホール
配線１２と前記各電子部品の電極とをそれぞれ電気的に
接続し、前記基板１の中に内層配線１３を設け、該内層
配線１３を通して前記各スルーホール配線１２間をそれ
ぞれ電気的に接続する。前記スルーホール配線１２の位
置の基板１の裏面（スルーホールランド）を切削してザ
グリ部１４を設ける。前記各電子部品は樹脂１０で覆わ
れ、前記ザグリ部１４は樹脂１５で充填される。
Description
【０００１】
【産業上の利用分野】本発明は、電子装置例えばＣＯＢ
(Ｃhip Ｏn Ｂoad）方式等の混成集積回路装置に関し、
特に、機密が必要とされるソフトウエア類のデータを記
憶した半導体記憶素子を有する混成集積回路装置に適用
して有効な技術に関するものである。
(Ｃhip Ｏn Ｂoad）方式等の混成集積回路装置に関し、
特に、機密が必要とされるソフトウエア類のデータを記
憶した半導体記憶素子を有する混成集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】従来のＣＯＢ方式の混成集積回路装置
は、高価なグリーンシートで形成された多層セラミック
基板を使用し、この多層セラミック基板に半導体チップ
（ベアチップ）をダイレクボンディングしている。
は、高価なグリーンシートで形成された多層セラミック
基板を使用し、この多層セラミック基板に半導体チップ
（ベアチップ）をダイレクボンディングしている。
【０００３】また、機密性の必要な導体配線等が基板の
主面(表面)又は裏面に設けられている場合には、その基
板上に更に他の基板を貼り付け、調査や解析しにくい構
造にしている。
主面(表面)又は裏面に設けられている場合には、その基
板上に更に他の基板を貼り付け、調査や解析しにくい構
造にしている。
【０００４】
【発明が解決しようとする課題】本発明者は、前述の技
術について検討した結果、以下の問題点を見出した。
術について検討した結果、以下の問題点を見出した。
【０００５】機密性の必要な導体配線等が基板の主面
（表面）又は裏面に設けられている場合、その基板上に
更に他の基板を貼り付け、調査や解析がされにくい構造
にしなければならない。このため、組立工程数が増加
し、開発・製造時間が長くなる。
（表面）又は裏面に設けられている場合、その基板上に
更に他の基板を貼り付け、調査や解析がされにくい構造
にしなければならない。このため、組立工程数が増加
し、開発・製造時間が長くなる。
【０００６】また、機密性を保持するために、高価なグ
リーンシートによる多層セラミック基板を使用している
ので、製造コストが高くなると共に重量が増加する。
リーンシートによる多層セラミック基板を使用している
ので、製造コストが高くなると共に重量が増加する。
【０００７】本発明の目的は、機密性を保持し、組立工
程数を低減し、かつ開発・製造時間を短縮することが可
能な技術を提供することにある。
程数を低減し、かつ開発・製造時間を短縮することが可
能な技術を提供することにある。
【０００８】本発明の他の目的は、機密性を保持し、か
つ重量を低減することが可能な技術を提供することにあ
る。
つ重量を低減することが可能な技術を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】（１）配線が設けられている基板上に複数
個の電子部品を塔載した電子装置において、前記各電子
部品の塔載部下面にそれぞれスルーホール配線を設け、
該各スルーホール配線と前記各電子部品の電極とをそれ
ぞれ電気的に接続し、前記基板の中に内層配線を設け、
該内層配線を通して前記各スルーホール配線間を電気的
に接続する。
個の電子部品を塔載した電子装置において、前記各電子
部品の塔載部下面にそれぞれスルーホール配線を設け、
該各スルーホール配線と前記各電子部品の電極とをそれ
ぞれ電気的に接続し、前記基板の中に内層配線を設け、
該内層配線を通して前記各スルーホール配線間を電気的
に接続する。
【００１２】（２）配線が設けられている基板上に複数
個の半導体チップを搭載した混成集積回路装置におい
て、前記各半導体チップの搭載部下面にそれぞれスルー
ホール配線を設け、該各スルーホール配線と前記各半導
体チップの電極とをワイヤでそれぞれ電気的に接続し、
前記基板の中に内層配線を設け、該内層配線を通して前
記各スルーホール配線間を電気的に接続する。
個の半導体チップを搭載した混成集積回路装置におい
て、前記各半導体チップの搭載部下面にそれぞれスルー
ホール配線を設け、該各スルーホール配線と前記各半導
体チップの電極とをワイヤでそれぞれ電気的に接続し、
前記基板の中に内層配線を設け、該内層配線を通して前
記各スルーホール配線間を電気的に接続する。
【００１３】（３）前記スルーホール配線の位置の基板
の裏面(スルーホールランド)を切削してザグリ部を設け
る。
の裏面(スルーホールランド)を切削してザグリ部を設け
る。
【００１４】（４）前記各半導体チップは樹脂で覆わ
れ、前記ザグリ部は樹脂で充填される。
れ、前記ザグリ部は樹脂で充填される。
【００１５】
【作用】上述した手段(１)及び(２)によれば、各半導体
チップ(電子部品)の搭載部下面にスルーホール配線を設
け、該各スルーホール配線と前記各半導体チップ（電子
部品）の電極(ボンディングパッド)とワイヤでそれぞれ
電気的に接続し、前記基板の中に内層配線を設け、該内
層配線を通して前記各スルーホール配線間をそれぞれ電
気的に接続することにより、必要とする導体配線は、該
導体配線のボンディングパッドとそこから半導体チップ
(電子部品)搭載下面に設けられたスルーホール配線まで
の間以外は全て基板内に配線されるので、機密性の高い
混成型集積回路装置（電子装置）を短時間で開発でき
る。
チップ(電子部品)の搭載部下面にスルーホール配線を設
け、該各スルーホール配線と前記各半導体チップ（電子
部品）の電極(ボンディングパッド)とワイヤでそれぞれ
電気的に接続し、前記基板の中に内層配線を設け、該内
層配線を通して前記各スルーホール配線間をそれぞれ電
気的に接続することにより、必要とする導体配線は、該
導体配線のボンディングパッドとそこから半導体チップ
(電子部品)搭載下面に設けられたスルーホール配線まで
の間以外は全て基板内に配線されるので、機密性の高い
混成型集積回路装置（電子装置）を短時間で開発でき
る。
【００１６】また、機密性を保持するための高価なグリ
ーンシートによる多層セラミック基板を用いないので、
製造コストを低減できると共に重量を低減できる。
ーンシートによる多層セラミック基板を用いないので、
製造コストを低減できると共に重量を低減できる。
【００１７】上述した(３)、(４)の手段によれば、前記
スルーホール配線の位置の基板の裏面(スルーホールラ
ンド)を切削してザグリ部(凹部)を設け、前記各半導体
チップは樹脂で覆われ、前記ザグリ部は樹脂で充填され
るので、気密性をさらに向上することができる。
スルーホール配線の位置の基板の裏面(スルーホールラ
ンド)を切削してザグリ部(凹部)を設け、前記各半導体
チップは樹脂で覆われ、前記ザグリ部は樹脂で充填され
るので、気密性をさらに向上することができる。
【００１８】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２０】図１は本発明の一実施例であるゲーム用ハ
イブリッドＩＣ(混成集積回路装置)の概略構成を示す平
面図、図２は図１の要部拡大平面図、図３は図１の要部
拡大断面図、図４は図１の回路構成を示すブロック図で
ある。なお、図１は、樹脂封止体から引き出される外部
リードを省略している。
イブリッドＩＣ(混成集積回路装置)の概略構成を示す平
面図、図２は図１の要部拡大平面図、図３は図１の要部
拡大断面図、図４は図１の回路構成を示すブロック図で
ある。なお、図１は、樹脂封止体から引き出される外部
リードを省略している。
【００２１】図１乃至図４において、１はガラスエポキ
シ等からなるＰＣＢ基板、２は半導体チップ（ベアチッ
プ）からなる中央演算処理装置(ＣＰＵ)、３は半導体チ
ップ(ベアチップ)からなるゲートアレイ、４は半導体チ
ップ(ベアチップ)からなるＲＡＭ(Ｒandom Ａccess Ｍe
mory）、５Ａは信号線、５Ｂは入出力線、６はデータバ
ス、７はスクランブルデータバス、８はボンディングワ
イヤ、９は絶縁性接着材、１０はポッティング樹脂(エ
ポキシレジン)、１１は基板１の表面に設けられている
表面パターン配線、１２は半導体チップ下面のスルーホ
ール配線、１３は基板１の中に設けられた内層パターン
配線、１４はザグリ部(凹部)、１５は樹脂封止体であ
る。
シ等からなるＰＣＢ基板、２は半導体チップ（ベアチッ
プ）からなる中央演算処理装置(ＣＰＵ)、３は半導体チ
ップ(ベアチップ)からなるゲートアレイ、４は半導体チ
ップ(ベアチップ)からなるＲＡＭ(Ｒandom Ａccess Ｍe
mory）、５Ａは信号線、５Ｂは入出力線、６はデータバ
ス、７はスクランブルデータバス、８はボンディングワ
イヤ、９は絶縁性接着材、１０はポッティング樹脂(エ
ポキシレジン)、１１は基板１の表面に設けられている
表面パターン配線、１２は半導体チップ下面のスルーホ
ール配線、１３は基板１の中に設けられた内層パターン
配線、１４はザグリ部(凹部)、１５は樹脂封止体であ
る。
【００２２】図１乃至図４に示すように、本実施例のゲ
ーム用ハイブリッドＩＣ（混成集積回路装置）は、基板
１の主面(表面)に中央演算処理装置(ＣＰＵ)２、ゲート
アレイ３、ＲＡＭ４の夫々が絶縁性接着材９により接着
され塔載されている。そして、前記基板１の主面に設け
られている表面パターン配線１１のボンディングパッド
と、前記中央演算処理装置２、ゲートアレイ３、ＲＡＭ
４の各半導体チップの電極とがボンディングワイヤ８で
電気的に接続される。
ーム用ハイブリッドＩＣ（混成集積回路装置）は、基板
１の主面(表面)に中央演算処理装置(ＣＰＵ)２、ゲート
アレイ３、ＲＡＭ４の夫々が絶縁性接着材９により接着
され塔載されている。そして、前記基板１の主面に設け
られている表面パターン配線１１のボンディングパッド
と、前記中央演算処理装置２、ゲートアレイ３、ＲＡＭ
４の各半導体チップの電極とがボンディングワイヤ８で
電気的に接続される。
【００２３】前記表面パターン配線１１は各半導体チッ
プ塔載部下面に設けられているスルーホール配線１２と
電気的に接続され、このスルーホール配線１２は前記基
板１の中に設けられている内層パターン配線１３と電気
的に接続される。つまり、スルーホール配線１２間は内
層パターン配線１３を通して電気的に接続される。
プ塔載部下面に設けられているスルーホール配線１２と
電気的に接続され、このスルーホール配線１２は前記基
板１の中に設けられている内層パターン配線１３と電気
的に接続される。つまり、スルーホール配線１２間は内
層パターン配線１３を通して電気的に接続される。
【００２４】前記基板１、半導体チップ、ボンディング
ワイヤ８等は樹脂封止体１５でモールド封止されてい
る。
ワイヤ８等は樹脂封止体１５でモールド封止されてい
る。
【００２５】前記スルーホール配線１２の位置の基板１
の裏面には、この基板１（スルーホールランド）を切削
して形成されたザグリ部(凹部)１４が設けられている。
このザグリ部１４には樹脂封止体１５の樹脂が充填され
ている。
の裏面には、この基板１（スルーホールランド）を切削
して形成されたザグリ部(凹部)１４が設けられている。
このザグリ部１４には樹脂封止体１５の樹脂が充填され
ている。
【００２６】また、本実施例のゲーム用ハイブリッドＩ
Ｃの基板１の主面(表面)に設けられている中央処理装置
２、ゲートアレイ３、ＲＡＭ３の夫々は、ポッティング
樹脂１０で覆われている。
Ｃの基板１の主面(表面)に設けられている中央処理装置
２、ゲートアレイ３、ＲＡＭ３の夫々は、ポッティング
樹脂１０で覆われている。
【００２７】このように、各半導体チップの搭載部下面
にスルーホール配線１２を設け、該スルーホール配線１
２と前記半導体チップ(電子部品)の電極（ボンディング
パッド）とをボンディングワイヤ８で電気的に接続し、
前記基板１の中に内層配線１３を設け、該内層配線１３
を通して前記スルーホール配線１２間を電気的に接続す
ることにより、必要とする表面パターン配線(導体配線)
１１は、該表面パターン配線(導体配線)１１のボンディ
ングパッドとそこから半導体チップ搭載下面に設けられ
たスルーホール配線１２まで間以外は全て基板１内に配
線されるので、機密性の高い混成集積回路装置(電子装
置)を短時間で開発できる。また、機密性を保持するた
めの高価なグリーンシートによる多層セラミック基板を
用いないので、製造コストを低減できると共に重量を低
減できる。
にスルーホール配線１２を設け、該スルーホール配線１
２と前記半導体チップ(電子部品)の電極（ボンディング
パッド）とをボンディングワイヤ８で電気的に接続し、
前記基板１の中に内層配線１３を設け、該内層配線１３
を通して前記スルーホール配線１２間を電気的に接続す
ることにより、必要とする表面パターン配線(導体配線)
１１は、該表面パターン配線(導体配線)１１のボンディ
ングパッドとそこから半導体チップ搭載下面に設けられ
たスルーホール配線１２まで間以外は全て基板１内に配
線されるので、機密性の高い混成集積回路装置(電子装
置)を短時間で開発できる。また、機密性を保持するた
めの高価なグリーンシートによる多層セラミック基板を
用いないので、製造コストを低減できると共に重量を低
減できる。
【００２８】また、前記スルーホール配線１２の位置の
基板１の裏面(スルーホールランド）を切削してザグリ
部１４を設け、前記各半導体チップはポッティング樹脂
１０で覆われ、前記ザグリ部１４は樹脂封止体１５の樹
脂で充填されるので、気密性をさらに向上することがで
きる。
基板１の裏面(スルーホールランド）を切削してザグリ
部１４を設け、前記各半導体チップはポッティング樹脂
１０で覆われ、前記ザグリ部１４は樹脂封止体１５の樹
脂で充填されるので、気密性をさらに向上することがで
きる。
【００２９】なお、前記基板１の裏面のスルーホール配
線１２の位置を切削してザグリ部１４を設ける点、各半
導体チップをポッティング樹脂１０で覆う点及び前記ザ
グリ部１４に樹脂を充填する点は、機密性の必要度に応
じて種々選択すればよい。
線１２の位置を切削してザグリ部１４を設ける点、各半
導体チップをポッティング樹脂１０で覆う点及び前記ザ
グリ部１４に樹脂を充填する点は、機密性の必要度に応
じて種々選択すればよい。
【００３０】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３２】機密性の高い電子装置(混成集積回路装置)
を短時間で開発できる。
を短時間で開発できる。
【００３３】また、機密性の高い電子装置の製造コスト
を低減できると共に、重量を低減できる。
を低減できると共に、重量を低減できる。
【００３４】電子装置の機密性を更に高めることができ
る。
る。
【図１】 本発明の一実施例であるゲーム用ハイブリッ
ドＩＣ（混成型集積回路装置）の概略構成を示す平面
図、
ドＩＣ（混成型集積回路装置）の概略構成を示す平面
図、
【図２】 図１の要部拡大平面図、
【図３】 図１の要部拡大断面図、
【図４】 図１の回路構成を示すブロック構成図。
１…基板、２…中央処理装置(ＣＰＵ)、３…ゲートアレ
イ、４…ＲＡＭ、５Ａ…信号線、５Ｂ…入出力線、６…
データバス、７…スクランブルデータバス、８…ボンデ
ィングワイヤ、９…絶縁性接着材、１０…ポッティング
樹脂、１１…表面パターン配線、１２…スルーホール配
線、１３…内層パターン配線、１４…ザグリ部(凹部)、
１５…樹脂封止体。
イ、４…ＲＡＭ、５Ａ…信号線、５Ｂ…入出力線、６…
データバス、７…スクランブルデータバス、８…ボンデ
ィングワイヤ、９…絶縁性接着材、１０…ポッティング
樹脂、１１…表面パターン配線、１２…スルーホール配
線、１３…内層パターン配線、１４…ザグリ部(凹部)、
１５…樹脂封止体。
Claims (4)
- 【請求項１】 配線が設けられている基板上に複数個の
電子部品を塔載した電子装置において、前記各電子部品
の塔載部下面にそれぞれスルーホール配線を設け、該各
スルーホール配線と前記各電子部品の電極とをそれぞれ
電気的に接続し、前記基板の中に内層配線を設け、該内
層配線を通して前記各スルーホール配線間を電気的に接
続したことを特徴とする電子装置。 - 【請求項２】 配線が設けられている基板上に複数個の
半導体チップを搭載した混成集積回路装置において、前
記各半導体チップの搭載部下面にそれぞれスルーホール
配線を設け、該各スルーホール配線と前記各半導体チッ
プの電極とをワイヤでそれぞれ電気的に接続し、前記基
板の中に内層配線を設け、該内層配線を通して前記各ス
ルーホール配線間を電気的に接続したことを特徴とする
混成集積回路装置。 - 【請求項３】 前記スルーホール配線の位置の基板の裏
面を切削してザグリ部を設けたことを特徴とする請求項
２に記載の混成集積回路装置。 - 【請求項４】 前記各半導体チップは樹脂で覆われ、前
記ザグリ部は樹脂で充填されることを特徴とする請求項
３に記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246185A JPH0697666A (ja) | 1992-09-16 | 1992-09-16 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246185A JPH0697666A (ja) | 1992-09-16 | 1992-09-16 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697666A true JPH0697666A (ja) | 1994-04-08 |
Family
ID=17144782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246185A Pending JPH0697666A (ja) | 1992-09-16 | 1992-09-16 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697666A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0693777A1 (fr) * | 1994-07-21 | 1996-01-24 | STMicroelectronics S.A. | Boîtier BGA à moulage par injection |
| EP0694965A1 (fr) * | 1994-07-26 | 1996-01-31 | STMicroelectronics S.A. | Boîtier BGA de circuit intégré et procédé de réalisation d'un tel boîtier |
| US5697148A (en) * | 1995-08-22 | 1997-12-16 | Motorola, Inc. | Flip underfill injection technique |
| JP2005136391A (ja) * | 2003-10-09 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 回路基板、回路基板の設計支援装置及び方法、設計支援プログラム、及び設計支援プログラム記録媒体 |
-
1992
- 1992-09-16 JP JP4246185A patent/JPH0697666A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0693777A1 (fr) * | 1994-07-21 | 1996-01-24 | STMicroelectronics S.A. | Boîtier BGA à moulage par injection |
| US5841192A (en) * | 1994-07-21 | 1998-11-24 | Sgs-Thomson Microelectronics S.A. | Injection molded ball grid array casing |
| EP0694965A1 (fr) * | 1994-07-26 | 1996-01-31 | STMicroelectronics S.A. | Boîtier BGA de circuit intégré et procédé de réalisation d'un tel boîtier |
| FR2723257A1 (fr) * | 1994-07-26 | 1996-02-02 | Sgs Thomson Microelectronics Sa | Boitier bga de circuit integre |
| US5736789A (en) * | 1994-07-26 | 1998-04-07 | Sgs-Thomson Microelectronics S.A. | Ball grid array casing for integrated circuits |
| US5697148A (en) * | 1995-08-22 | 1997-12-16 | Motorola, Inc. | Flip underfill injection technique |
| JP2005136391A (ja) * | 2003-10-09 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 回路基板、回路基板の設計支援装置及び方法、設計支援プログラム、及び設計支援プログラム記録媒体 |
| JP4528593B2 (ja) * | 2003-10-09 | 2010-08-18 | パナソニック株式会社 | 回路基板 |
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