JP4580787B2 - 半導体記憶装置およびその形成方法 - Google Patents
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Description
まず、本発明の実施の形態の基礎として検討した検討例は、図17および図18に示すように、不揮発性半導体記憶装置のメモリセルアレイ部分での典型的なビット線配線方式を有する。
本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの基本構造は、図1の模式的断面構造図に示すように、側壁コントロール型構造を備える。側壁コントロールゲート型構造は、半導体基板26中に形成されたソース領域又はドレイン領域となる拡散層4と、半導体基板26上に形成されたトンネル絶縁膜30と、拡散層4に挟まれたチャネル領域上にトンネル絶縁膜30を介して形成されたフローティングゲート8と、ソース領域又はドレイン領域となる拡散層4に面し、フローティングゲート8の有する2つの側壁にゲート間絶縁膜を介して接して形成された第1および第2のコントロールゲート2とを備える。
(半導体記憶装置)
本発明の第1の実施の形態に係る半導体記憶装置は、図3乃至図4に示すように、複数の活性領域101(AA1),102(AA2),103(AA3),104(AA4),105(AA5)106(AA6),・・・と、活性領域101(AA1),102(AA2),103(AA3),104(AA4),105(AA5)106(AA6),・・・上にそれぞれ配置される複数のビット線コンタクト11(CB1),11(CB2),11(CB3),11(CB4),11(CB5),11(CB6),・・・およびソース線コンタクト12(CS)と、複数のビット線コンタクト11(CB1),11(CB2),11(CB3),11(CB4),11(CB5),11(CB6),・・・のそれぞれに接触し,島状に形成される複数の第1のメタル層13(M0)からなる第1のローカル配線と、ソース線コンタクト12(CS)に共通に接続され,ワード線方向に直線的に延伸する第1のメタル層13(M0)からなるソース線SLと、第1のローカル配線に接触し,活性領域と平行な方向(列方向:ビット線BL方向)に一列に配置される複数の第1のビアコンタクト14(V1_1),14(V1_2),14(V1_3)或いは第1のビアコンタクト14(V1_4),14(V1_5),14(V1_6)と、第2のメタル層15(M1)によって形成され,複数の第1のビアコンタクト14(V1)の内の1つの第1のビアコンタクト14(V1_1),14(V1_4)に接触し,活性領域と平行な方向に延伸する第1のビット線群(例えば、図4のBL1,BL4)と、複数の第1のビアコンタクト14(V1)の内、第1のビット線群に接触していない第1のビアコンタクト14(V1_2),14(V1_3)或いは14(V1_5),14(V1_6)の上部において、第2のメタル層15(M1)からなる第2のローカル配線を介して配置される複数の第2のビアコンタクト16(V2_2),16(V2_3),16(V2_5),16(V2_6)とを備える。
本発明の第1の実施の形態に係る半導体記憶装置の形成方法においては、図3乃至図6に示すように、ビット線BLの間隔を緩和する方法を開示する。
(連続コンタクト構造)
本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、ビット線コンタクト11(CB)と第1のビアコンタクト14(V1)を第1のメタル層13(M0)を挟むこと無しに接続する「連続コンタクト」構造を採用することも可能である。
本発明の第1の実施の形態の変形例2に係る半導体記憶装置においては、ソース線SLの形成において、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する「ソース線LI構造」を採用することもできる。「ソース線LI構造」とは、ソース線コンタクト12(CS)をワード線WL方向に、横に繋げた構造と考えることもできる。
(半導体記憶装置)
本発明の第2の実施の形態に係る半導体記憶装置は、図7乃至図8に示すように、複数の活性領域101(AA1),102(AA2),103(AA3),104(AA4),105(AA5)106(AA6),・・・と、活性領域101(AA1),102(AA2),103(AA3),104(AA4),105(AA5)106(AA6),・・・上にそれぞれ配置される複数のビット線コンタクト11(CB1),11(CB2),11(CB3),11(CB4),11(CB5),11(CB6),・・・およびソース線コンタクト12(CS)と、複数のビット線コンタクト11(CB1),11(CB2),11(CB3),11(CB4),11(CB5),11(CB6),・・・のそれぞれに接触し,島状に形成される複数の第1のメタル層13(M0)からなる第1のローカル配線と、ソース線コンタクト12(CS)に共通に接続され,ワード線方向に直線的に延伸する第1のメタル層13(M0)からなるソース線SLと、第1のローカル配線に接触し,活性領域と平行な方向(ビット線BL方向)に一列に配置される複数の第1のビアコンタクト14(V1_1),14(V1_2),14(V1_3)或いは第1のビアコンタクト14(V1_4),14(V1_5),14(V1_6)と、第2のメタル層15(M1)によって形成され,複数の第1のビアコンタクト14(V1)の内の1つの第1のビアコンタクト14(V1_1),14(V1_4)に1本ずつ接触し,活性領域と平行な方向に延伸する第1のビット線群(例えば、図8のBL1,BL4)と、複数の第1のビアコンタクト14(V1)の内、第1のビット線群に接触していない第1のビアコンタクト14(V1_2),14(V1_3)或いは14(V1_5),14(V1_6)の上部において、第2のメタル層15(M1)からなる第2のローカル配線を介して配置される複数の第2のビアコンタクト16(V2_2),16(V2_3),16(V2_5),16(V2_6)とを備える。
本発明の第2の実施の形態に係る半導体記憶装置の形成方法においては、図7乃至図9に示すように、ビット線BLの間隔を緩和するための形成方法を開示する。
S2=S1・cosθ (1)
で表される。距離S2は距離S1よりも狭くなる。しかしながら、曲げ角度θを十分に小さく設定すれば、S2は略S1に等しく設定可能である。したがって、ビット線BL2,BL3,BL5,BL6の最小スペース部分の距離S2は、ワード線WL方向の第3のメタル層(M2)間の最小スペース部分の距離LM2に略等しい。
(連続コンタクト構造)
本発明の第2の実施の形態の変形例1に係る半導体記憶装置においては、第1のビアコンタクト14(V1)と第2のビアコンタクト16(V2)を第2のメタル層15(M1)を挟むこと無しに接続する「連続コンタクト」構造を採用することも可能である。
本発明の第2の実施の形態の変形例2に係る半導体記憶装置においては、ソース線SLの形成において、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する「ソース線LI構造」を採用することもできる。
本発明の第1または第2の実施の形態に係る半導体記憶装置として、特にNAND型不揮発性半導体記憶装置のシステムブロック構成は、例えば、図10に示すように、NAND型フラッシュメモリセルアレイ303と、ビット線制御回路301と、ロウデコーダ310と、カラムデコーダ302と、昇圧回路311とから構成される。
本発明の第1又は第2の実施の形態に係る半導体記憶装置として、特にNAND型不揮発性半導体記憶装置の回路構成を図11に示す。
(AND構成)
本発明の第3の実施の形態に係る半導体記憶装置として、特にAND型不揮発性半導体記憶装置の回路構成を図12に示す。図12に示したAND型不揮発性半導体記憶装置においては、図2に示したスタックゲート型構造のメモリセルトランジスタを基本構造として備えている。
(NOR構成)
本発明の第4の実施の形態に係る半導体記憶装置として、特にNOR回路構成を図13に示す。図13に示したNOR型不揮発性半導体記憶装置においては、図2に示したスタックゲート型構造のメモリセルトランジスタを基本構造として備えている。
(2トランジスタ/セル構成)
本発明の第5の実施の形態に係る半導体記憶装置として、特に2トランジスタ/セル方式の不揮発性半導体記憶装置の回路構成を図14に示す。
(3トランジスタ/セル構成)
本発明の第6の実施の形態に係る半導体記憶装置として、特に3トランジスタ/セル方式の不揮発性半導体記憶装置の回路構成を図15に示す。
本発明の第1の実施の形態乃至第6の実施の形態に係る半導体記憶装置の適用例を図16に示す。図16は、本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置によって実現されるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
上記のように、本発明は第1乃至第6の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
11・・・ビット線コンタクト(CB)
13・・・第1のローカル配線(第1のメタル層:M0)
14・・・第1のビアコンタクト(V1)
15・・・第2のローカル配線(第2のメタル層:M1)
16・・・第2のビアコンタクト(V2)
17・・・第3のローカル配線(第3のメタル層:M2)
18・・・第3のビアコンタクト(V3)
19・・・第4のメタル層(M3)
BL1〜BL6,・・・ビット線
Claims (5)
- 第1の方向に延びる複数の活性領域と、
前記活性領域上にそれぞれ配置される複数のビット線コンタクトと、
前記複数のビット線コンタクトのそれぞれに接触し,島状に形成される複数の第1のローカル配線と、
前記第1のローカル配線上面にそれぞれ接触して形成され,前記第1の方向に一列に配置される複数の第1のビアコンタクトと、
前記複数の第1のビアコンタクトの内の1のビアコンタクトに接触し、前記第1の方向に延伸する第1のビット線と、
前記複数の第1のビアコンタクトの内の他のビアコンタクトに接触し、前記第1の方向に延伸する第2のビット線と、
前記第1及び第2のビット線に接触していない前記第1のビアコンタクトの上部において、第2のローカル配線を介してそれぞれ配置される複数の第2のビアコンタクトと
を備え、
前記第1のビット線と前記第2のビット線の間の幅は、前記複数の活性領域間の幅よりも広く、前記第2のビアコンタクトのうち少なくとも1つは前記第1のビット線と前記第2のビット線の間に配置されることを特徴とする半導体記憶装置。 - 前記複数の第2のビアコンタクトの1のビアコンタクトに接触し、前記第1の方向に延伸する第3のビット線と、
前記複数の第2のビアコンタクトの他のビアコンタクトに接触し、前記第1の方向に延伸する第4のビット線と、
前記第2のビット線に接触していない前記第2のビアコンタクトの上部に、第3のローカル配線を介してそれぞれ配置される複数の第3のビアコンタクトと
を更に備え、
前記第3のビット線と前記第4のビット線の間の幅は、前記複数の活性領域間の幅よりも広く、前記第3のビアコンタクトのうち少なくとも1つは前記第3のビット線と前記第4のビット線の間に配置されることを特徴とする請求項1記載の半導体記憶装置。 - 前記複数の第4のビアコンタクトに接触し,前記第1の方向に延伸する複数の第5のビット線と
を更に備え、
前記複数の第5のビット線の間の幅は、前記複数の活性領域間の幅よりも広いことを特徴とする請求項2記載の半導体記憶装置。 - 前記第3及び第4のビット線は、斜め配線部分を更に備えることを特徴とする請求項2記載の半導体記憶装置。
- 第1の方向に延びる複数の活性領域上に配置される複数のビット線コンタクトを形成する工程と、
前記複数のビット線コンタクト上面にそれぞれ接触し,島状に複数の第1のローカル配線を形成する工程と、
前記第1のローカル配線に接触し,前記第1の方向に一列に配置される複数の第1のビアコンタクトを形成する工程と、
前記複数の第1のビアコンタクトの1のビアコンタクトに接触し,前記第1の方向に延伸する第1のビット線と前記複数の第1のビアコンタクトの内の他のビアコンタクトに接触し、前記第1の方向に延伸する第2のビット線を形成する工程と、
前記第1のビット線に接触していない第1のビアコンタクトの上部において、第2のローカル配線を介して前記第1の方向に一列に配置される複数の第2のビアコンタクトを形成する工程と
を備え、
前記第1のビット線と前記第2のビット線の間の幅は、前記複数の活性領域間の幅よりも広く、
前記第2のビアコンタクトのうち少なくとも1つは前記第1のビット線と前記第2のビット線の間に配置されることを特徴とする半導体記憶装置の形成方法。
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