JP4281020B2 - 表示装置及び液晶表示装置 - Google Patents

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Description

本発明は、電源回路を備えた表示装置に関する。
従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）プロセスにより製造されるアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、液晶パネルのガラス基板上に、画素ＴＦＴのオン・オフを制御するための正電源電位、負電源電位を発生する電源回路が形成されていた。電源回路を駆動するための駆動クロックとして、水平駆動回路、垂直駆動回路の駆動クロックである水平転送クロックまたは垂直転送クロックを用いるか、専用のクロックを駆動ＩＣから供給していた。この種のアクティブマトリクス型液晶表示装置は、特許文献１に記載されている。
電源回路を液晶パネルのガラス基板上に形成する際に、その額縁内の空いたスペースに電源回路が配置されていた。また、ガラス基板上に、電源回路に用いられる駆動クロック、電源電位を印加するための端子部が設けられ、この端子部から配線を介して電源回路に駆動クロック等が供給されていた。
特開２００４−１４６０８２号公報
しかしながら、電源回路を端子部から離れた位置に配置した場合、配線負荷（電源配線、駆動クロック配線が有する抵抗性や容量性の負荷）が大きくなり、電源回路の効率が低下し、消費電力の増加、表示不良などが生じるという問題があった。
本発明の表示装置は、複数の画素トランジスタがマトリクス状に配置された画素部と、前記画素トランジスタを介して所定周期毎に極性が反転する映像信号が印加される画素電極と、前記画素トランジスタのスイッチングを制御するために前記画素電極に印加される正側の極性の最高電位よりも高電位の正電源電位を発生する正電源発生回路と、前記画素トランジスタのスイッチングを制御するために前記画素電極に印加される負側の極性の最低電位よりも低電位の負電源電位を発生する負電源発生回路と、前記正電源発生回路及び前記負電源発生回路を駆動するための駆動クロック及び電源電位を外部から印加するための端子部と、前記駆動クロック及び前記電源電位を供給するために前記正電源発生回路及び前記負電源発生回路と前記端子部の間に設けられた配線と、前記各部が配置される基板と、を備え、
前記負電源発生回路は、前記基板上において前記正電源発生回路より前記端子部に近接して配置されたことを特徴とする。
かかる構成によれば、レイアウト上の制約から、配線負荷による負電源電位の上昇のマージンが少ない負電源発生回路を端子部に近接して配置することにより、負電源発生回路の回路効率の低下による画素トランジスタのリークを防止することができる。
本発明の表示装置によれば、電源回路の効率の低下を防止して、消費電力の増加、表示装置の誤動作などを防止することができる。
本発明の実施の形態について図面を参照しながら説明する。
［第１の実施の形態］
図１は、第１の実施の形態による液晶表示装置のレイアウト図（平面図）である。ＴＦＴガラス基板１００上に水平駆動回路１１０、垂直駆動回路１２０が形成されており、画素部１０５には複数の画素（図１では４画素のみ示す）がマトリクス状に配置されている。
水平駆動回路１１０は、図２に示すように、水平転送クロックＣＫＨ及びその反転クロック＊ＣＫＨに基づき、水平スタート信号ＳＴＨを順次転送する複数のシフトレジスタＳＲと、各シフトレジスタＳＲの出力に基づいてオンする複数の水平スイッチＨＳＷを備える。各水平スイッチＨＳＷはＴＦＴからなり、そのゲートに各シフトレジスタＳＲの出力が印加され、そのソースに映像信号Ｖsigが印加され、そのドレインにデータラインＤＬが接続されている。即ち、各水平スイッチＨＳＷは対応するシフトレジスタＳＲの出力に基づいて順番にオンし、映像信号Ｖsigをサンプリングして、データラインＤＬに出力する。
垂直駆動回路１２０は垂直転送クロックＣＫＶに基づき、垂直スタート信号ＳＴＶを順次転送するシフトレジスタであり、その出力に応じて各ゲートラインＧＬにゲート信号を供給する。
各画素の画素トランジスタＧＴはＴＦＴからなり、そのドレインは対応するデータラインＤＬに接続され、そのゲートが対応するゲートラインＧＬに接続され前記ゲート信号によってオン・オフが制御される。画素トランジスタＧＴのソースは画素電極１２１に接続されている。また、画素電極１２１にはその電位を保持するための保持容量（不図示）が設けられるのが一般的である。
ＴＦＴガラス基板１００に対向して対向ガラス基板２００が設けられ、この対向ガラス基板２００上に画素電極１２１と対向して共通電極１２２が形成されている。ＴＦＴガラス基板１００と対向ガラス基板２００との間には液晶ＬＣが封入されている。
共通電極１２２には、ライン反転駆動のために、１水平期間毎にＨレベルとＬレベルを繰り返す共通電極信号ＶＣＯＭが液晶パネルの外部または液晶パネルのＴＦＴガラス基板１００上に設けられた駆動ＩＣから印加される。
画素トランジスタＧＴがＮチャネル型である場合、ゲート信号がＨレベルとなると、画素トランジスタＧＴがオンする。これにより、映像信号ＶsigがデータラインＤＬから画素トランジスタＧＴを通して画素電極１２１に印加され、液晶ＬＣの配向が制御されることで表示が行われる。
上述のように、共通電極信号ＶＣＯＭはＨレベルとＬレベルを繰り返すため、液晶ＬＣを介した容量カップリングにより、画素電極１２１の電位が変動する。そこで、画素トランジスタＧＴをオンさせるために、ゲート信号のＨレベルは昇圧された正電源電位に設定され、画素トランジスタＧＴをオフさせるために、ゲート信号のＬレベルは負電源電位に設定される。そのようなゲート信号を生成するために、ＴＦＴガラス基板１００上には正電源電位を生成する正電源発生回路１３１と、負電源電位を生成する負電源発生回路１３２が形成されている。
正電源発生回路１３１は、入力電源電位ＶＤＤを２倍昇圧して、出力電位ＶＰＰ＝２ＶＤＤを発生し、負電源発生回路１３２は入力電源電位ＶＤＤを−１倍して出力電位ＶＢＢ＝−ＶＤＤを発生するものである。（但し、これは回路効率が１００％と仮定した場合である。）本発明は、正電源発生回路１３１、負電源発生回路１３２の配線負荷（電源配線、駆動クロック配線が有する抵抗性や容量性の負荷）を低減して、回路効率の低下を抑えるために、正電源発生回路１３１及び負電源発生回路１３２を駆動クロック、入力電源電位が外部から印加される端子部１４０に近接して配置したものである。端子部１４０は、ＴＦＴガラス基板１００上の端部に形成される。即ち、正電源発生回路１３１及び負電源発生回路１３２は、液晶表示装置の主要回路である、画素部１０５、水平駆動回路１１０、垂直駆動回路１２０よりも端子部１４０に近接して配置されている。これにより、配線負荷を最小にしたレイアウトを得ることができる。
また、正電源発生回路１３１及び負電源発生回路１３２は、端子部１４０から実質的に同じ距離になるように、端子部１４０が形成されたＴＦＴガラス基板１００の辺と平行な方向（図１中のＹ方向）に隣接して配置し、配線負荷を同じにして、正電源発生回路１３１及び負電源発生回路１３２の回路効率のバランスを取ることが好ましい。
以下、液晶表示装置の動作と、配線負荷により回路効率が低下した場合の動作への影響について、図３を参照して説明する。いま、入力電源電位ＶＤＤ＝４．５Ｖとすると、回路効率１００％とするとＶＰＰ＝９．０Ｖ、ＶＢＢ＝−４．５Ｖが得られる。実際には、回路内部のトランジスタの電圧ロスや上述の配線負荷による電圧ロスがあるため、例えば、ＶＰＰ＝８．５Ｖ程度、ＶＢＢ＝−４．２Ｖ程度である。このＶＰＰがゲート信号のＨレベルになり、ＶＢＢがゲート信号のＬレベルになる。
共通電極信号ＶＣＯＭのＨレベルは３．９Ｖ、Ｌレベルは−０．１Ｖである。また、映像信号Ｖsigは、１水平期間毎に共通電極信号ＶＣＯＭに対して極性が反転するが、そのＨレベルは４．１Ｖ、Ｌレベルは０．１Ｖに設定されている。但し、水平スイッチＨＳＷの抵抗による電圧降下のため、水平スイッチＨＳＷ通過後のＨレベルは３．９Ｖ、Ｌレベルは−０．１Ｖになる。また、以下の説明において、画素トランジスタＧＴはＮチャネル型とする。
いま、ある１水平期間において、画素部１０５のある行の画素に映像信号Ｖsigを書き込む場合、その行に対応したゲート信号はＨレベルに設定される。すると、その行の画素トランジスタＧＴはオンし、映像信号Ｖsigが画素トランジスタＧＴを通して各画素に書き込まれ、画素電極１２１に保持される。
次の水平期間において、その行については、ゲート信号はＬレベルに変化し、画素トランジスタＧＴはオフする。このとき、共通電極信号ＶＣＯＭがＨレベルからＬレベルに変化する場合には、画素電極１２１は容量カップリングにより正側に＋４．０Ｖ変化し、共通電極信号ＶＣＯＭがＬレベルからＨレベルに変化する場合には、画素電極１２１は容量カップリングにより負側に−４．０Ｖ変化する。
入力電源電位ＶＤＤを供給する電源配線や駆動クロックの配線負荷の増加により、ＶＤＤが低下すると、正電源発生回路１３１の出力電位ＶＰＰが低下し、ゲート信号のＨレベルもそれに伴って低下する。すると、映像信号Ｖsigの書き込み時の電圧マージンが少なくなる。図３の例では、ＶＰＰ＝８．５Ｖであり、映像信号Ｖsigの最高電位は４．１Ｖ（水平スイッチＨＳＷ通過後では３．９Ｖ）なので、画素トランジスタＧＴをオンさせるためには比較的余裕があるが、配線負荷が増加すればＶＰＰの更なる低下を招き、その余裕は小さくなり、書き込み誤動作のおそれもある。
また、同様の原因により、負電源発生回路１３２の出力電位ＶＢＢが上昇すると、ゲート信号のＬレベルもそれに伴って上昇し、画素トランジスタＧＴが十分オフしなくなり、画素トランジスタＧＴがリークを引き起こす。このような画素リークが発生すると、画素に書き込まれた映像信号Ｖsigのレベルが変動してしまうので、正しい映像が表示できないなどの問題が生じる。
図３の例では、映像信号Ｖsigの書き込み後、画素電極１２１が容量カップリングにより負側に変化した場合には、画素電極１２１の最低電位は−４．１Ｖとなり、ＶＢＢ＝−４．２Ｖに対して−０．１Ｖしか余裕がない。したがって、ＶＢＢはＶＰＰに比してマージンが小さい。画素リークを防止するために、負電源発生回路１３２を端子部１４０に近接して配置し、その配線負荷を最小にすることが特に重要である。
次に、正電源発生回路１３１、負電源発生回路１３２の具体的な回路構成例について説明する。図４は正電源発生回路１３１の回路図である。正電源発生回路用クロック発生回路１０は、複数のインバータで構成されたバッファ回路であり、入力クロックＣＬＫ（駆動クロック）に基づいて、ＶＤＤの振幅（Ｈレベル＝ＶＤＤ、Ｌレベル＝ＶＳＳ＝０Ｖ）を有するクロックＣＰＣＬＫ１と、クロックＣＰＣＬＫ１が反転された反転クロックＸＣＰＣＬＫ１を発生する。入力クロックＣＬＫとしては、水平転送クロックＣＫＨ、垂直転送クロックＣＫＶ、共通電極信号ＶＣＯＭ等を用いることができる。クロックＣＰＣＬＫ１はフライングコンデンサＣ１の一方の端子に印加され、反転クロックＸＣＰＣＬＫ１がフライングコンデンサＣ２の一方の端子に印加される。また、前記入力クロックＣＬＫ（駆動クロック）を外部ＩＣから前記端子部１４０を介して直接入力する場合は、正電源発生回路用クロック発生回路１０のようなバッファ回路を設けなくてもよい。
また、Ｎチャネル型の電荷転送トランジスタＭＮ１とＰチャネル型の電荷転送トランジスタＭＰ１が直列に接続され、それらの接続点には、フライングコンデンサＣ１の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭＮ１及びＰチャネル型の電荷転送トランジスタＭＰ１のゲートにはフライングコンデンサＣ２の他方の端子が接続されている。
また、Ｎチャネル型の電荷転送トランジスタＭＮ２とＰチャネル型の電荷転送トランジスタＭＰ２が直列に接続され、それらの接続点には、フライングコンデンサＣ２の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭＮ２及びＰチャネル型の電荷転送トランジスタＭＰ２のゲートにはフライングコンデンサＣ１の他方の端子が接続されている。フライングコンデンサＣ１は、外部接続端子Ｐ１，Ｐ２の間であって、ＴＦＴガラス基板１００の外に接続されたコンデンサである。（以下、外付けコンデンサという）フライングコンデンサＣ２は、外部接続端子Ｐ３，Ｐ４の間に接続された外付けコンデンサである。
Ｎチャネル型の電荷転送トランジスタＭＮ１，ＭＮ２の共通ソースには、入力電位として正の入力電源電位ＶＤＤが印加されている。回路効率１００％と仮定すれば、定常動作状態において、電荷転送動作により、Ｐチャネル型の電荷転送トランジスタＭＰ１，ＭＰ２の共通ドレイン（出力端子）から、出力電位ＶＰＰとして２ＶＤＤという正の電位及び出力電流Ｉｖｐｐが出力される。出力端子には平滑コンデンサＣ３が接続されているが、これも外部接続端子Ｐ５に接続された外付けコンデンサである。
ここで、外部接続端子Ｐ１〜Ｐ５は、端子部１４０に設けられており、さらに、入力電源電位ＶＤＤを外部から印加するための外部接続端子Ｐ６、入力クロックＣＬＫを外部から印加するための外部接続端子Ｐ７が端子部１４０に設けられている。また、外部接続端子Ｐ６とＭＮ１，ＭＮ２の共通ソースの間には、入力電源電位ＶＤＤを供給するための電源配線１３３が接続されている。外部接続端子Ｐ７と正電源発生回路用クロック発生回路１０との間には入力クロックＣＬＫを供給するための駆動クロック線１３４が接続されている。上述したレイアウトによれば、電源配線１３３と駆動クロック線１３４の配線長さを最小にして、それらの配線負荷を最小にすることができる。
正電源発生回路１３１の定常状態（ＶＰＰ＝２ＶＤＤ）の動作を図５の波形図を参照して説明する。クロックＣＰＣＬＫ１がＨレベル（ＶＤＤ）のとき、反転クロックＸＣＰＣＬＫ１はＬレベル（ＶＳＳ）であり、ＭＮ１、ＭＰ２はオフ、ＭＮ２、ＭＰ１はオンし、ＭＮ１とＭＰ１の接続点の電位Ｖ１はフライングコンデンサＣ１の容量結合により２ＶＤＤに昇圧され、そのレベルがＭＰ１を通して出力される。ＭＮ２とＭＰ２の接続点の電位Ｖ２はＶＤＤに充電される。
次に、クロックＣＰＣＬＫ１がＬレベル（ＶＳＳ）になると、ＭＮ１、ＭＰ２はオン、ＭＮ２、ＭＰ１はオフし、電位Ｖ２はフライングコンデンサＣ２の容量結合により２ＶＤＤに昇圧され、そのレベルがＭＰ２を通して出力される。電位Ｖ１はＶＤＤに充電される。つまり、正電源発生回路１３１の左右の直列トランジスタ回路から電荷転送により２ＶＤＤという電位が交互に出力される。但し、回路効率を１００％と仮定した場合である。
図６は、負電源発生回路１３２の回路図である。負電源発生回路用クロック発生回路２０は、入力クロックＣＬＫに基づいて、ＶＤＤの振幅を有するクロックＣＰＣＬＫ２と、クロックＣＰＣＬＫ２が反転された反転クロックＸＣＰＣＬＫ２を発生する。なお、負電源発生回路用クロック発生回路２０を別途設けず、正電源発生回路用クロック発生回路１０を共用してもよい。
また、Ｎチャネル型の電荷転送トランジスタＭＮ１１とＰチャネル型の電荷転送トランジスタＭＰ１１が直列に接続され、それらの接続点には、フライングコンデンサＣ１１の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭＮ１１及びＰチャネル型の電荷転送トランジスタＭＰ１１のゲートにはフライングコンデンサＣ１２の他方の端子が接続されている。
また、Ｎチャネル型の電荷転送トランジスタＭＮ１２とＰチャネル型の電荷転送トランジスタＭＰ１２が直列に接続され、それらの接続点には、フライングコンデンサＣ１２の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭＮ１２及びＰチャネル型の電荷転送トランジスタＭＰ１２のゲートにはフライングコンデンサＣ１１の他方の端子が接続されている。フライングコンデンサＣ１１は、外部接続端子Ｐ１１，Ｐ１２の間に接続された外付けコンデンサである。フライングコンデンサＣ１２は、外部接続端子Ｐ１３，Ｐ１４の間に接続された外付けコンデンサである。
Ｐチャネル型の電荷転送トランジスタＭＰ１１，ＭＰ１２の共通ソースには、入力電位として接地電位ＶＳＳが印加されている。トランジスタによる電位ロスを無視すれば、定常動作状態において、Ｎチャネル型の電荷転送トランジスタＭＮ１１，ＭＮ１２の共通ドレイン（出力端子）から、出力電位ＶＢＢとして−ＶＤＤという負の電位及び出力電流Ｉｖｂｂが出力される。出力端子には平滑コンデンサＣ１３が接続されているが、これも外部接続端子Ｐ１５に接続された外付けコンデンサである。
ここで、同様に、外部接続端子Ｐ１１〜Ｐ１５は、端子部１４０に設けられており、さらに、入力電源電位ＶＳＳを外部から印加するための外部接続端子Ｐ１６、入力クロックＣＬＫを外部から印加するための外部接続端子Ｐ１７が端子部１４０に設けられている。外部接続端子Ｐ１７は、正電源発生回路１３１用の外部接続端子Ｐ７と共通にしてもよい。
また、外部接続端子Ｐ１６とＭＰ１１，ＭＮＰ１２の共通ソースの間には、入力電源電位ＶＳＳを供給するための電源配線１３５が接続されている。外部接続端子Ｐ１７と負電源発生回路用クロック発生回路２０との間には入力クロックＣＬＫを供給するための駆動クロック線１３６が接続されている。上述したレイアウトによれば、電源配線１３５と駆動クロック線１３６の配線長さを最小にして、それらの配線負荷を最小にすることができる。
負電源発生回路１３２の定常状態（ＶＢＢ＝−ＶＤＤ）の動作を図７の波形図を参照して説明する。クロックＣＰＣＬＫ２がＨレベル（ＶＤＤ）のとき、反転クロックＸＣＰＣＬＫ２はＬレベル（ＶＳＳ）であり、ＭＮ１１、ＭＰ１２はオフ、ＭＮ１２、ＭＰ１１はオン、ＭＮ１１とＭＰ１１の接続点の電位Ｖ３はＶＳＳに充電され、ＭＮ１２とＭＰ１２の接続点の電位Ｖ４はフライングコンデンサＣ１１の容量結合により−ＶＤＤの電位に下がり、その電位がＭＮ１２を通して出力される。
クロックＣＰＣＬＫ２がＬレベル（ＶＳＳ）になると、ＭＮ１１、ＭＰ１２はオン、ＭＮ１２、ＭＰ１１はオフし、電位Ｖ３はフライングコンデンサＣ１２の容量結合により、−ＶＤＤに下がり、そのレベルがＭＮ１１を通して出力される。電位Ｖ４はＶＳＳに充電される。つまり、負電源発生回路１３２の左右の直列トランジスタ回路から電荷転送により−ＶＤＤという電位が交互に出力される。但し、回路効率を１００％と仮定した場合である。
［第２の実施の形態］
図８は、第２の実施形態の液晶表示装置のレイアウト図（平面図）である。第１の実施形態においては、正電源発生回路１３１と負電源発生回路１３２は他の回路よりも端子部１４０に最も近接して配置したものであるが、本実施形態においては、そのような配置が困難である場合に有効である。即ち、水平駆動回路１１０のシフトレジスタＳＲをＬＳＩチップとしてＴＦＴガラス基板１００上に搭載する場合（ＣＯＧ：チップ・オン・グラス）には、その分額縁面積が増加するため、第１の実施形態のように端子部１４０に近接して配置することができないことがある。
そこで、図８に示すように、正電源発生回路１３１と負電源発生回路１３２は、端子部１４０が配置されているＴＦＴガラス基板１００の辺に直角な辺に沿って配置されると共に、端子部１４０が配置されているＴＦＴガラス基板１００の辺の方向（Ｙ方向）に隣接して配置される。図８においては、正電源発生回路１３１がＴＦＴガラス基板１００の端部に配置され、負電源発生回路１３２は正電源発生回路１３１と画素部１０５の間に配置されているが、逆に、負電源発生回路１３２がＴＦＴガラス基板１００の端部に配置され、正電源発生回路１３１は負電源発生回路１３２と画素部の間に配置されてもよい。即ち、このようなレイアウトによれば、正電源発生回路１３１と負電源発生回路１３２は、端子部１４０からの距離が実質的に同じなるように配置される。これにより、配線負荷のアンバランスにより、正電源発生回路１３１と負電源発生回路１３２のいずれかの回路効率が低下するのを防止することができる。
［第３の実施の形態］
図９は、第３の実施形態の液晶表示装置のレイアウト図（平面図）である。本実施形態においては、正電源発生回路１３１と負電源発生回路１３２は端子部１４０が配置されているＴＦＴガラス基板１００の辺に直角な辺に沿って（図中のＸ方向に沿って）、互いに隣接して配置され、かつ、負電源発生回路１３２は正電源発生回路１３１より端子部１４０に近接して配置されている。このようなレイアウトは、図９の左の額縁面積が狭いために、第２の実施形態のようなレイアウトができない場合に有効である。
即ち、第１の実施形態で述べたように、負電源発生回路１３２が発生する出力電位ＶＢＢが上昇すると画素リークを発生するが、ＶＢＢ上昇に対するマージンは非常に小さい。これに対して、正電源発生回路１３１が発生する出力電位ＶＰＰが低下すると、画素への映像信号Ｖsigの書き込みが不足するが、ＶＰＰ低下に対するマージンは比較的大きい。
そこで、本実施形態においては、正電源発生回路１３１と負電源発生回路１３２のマージンの差に着目し、マージンの小さい負電源発生回路１３２を端子部１４０に近く配置し、回路効率低下による問題発生を防止した。
なお、上述の実施形態においては液晶表示装置を例として説明したが、本発明は電源回路の配置に関するものなので、液晶表示装置以外の他の表示装置にも適用することができる。
本発明の第１の実施の形態による液晶表示装置を示すレイアウト図である。 水平駆動回路の回路図である。 本発明の実施の形態による液晶表示装置の動作を示す波形図である。 正電源発生回路の回路図である。 正電源発生回路の動作を示す波形図である。 負電源発生回路の回路図である。 負電源発生回路の動作を示す波形図である。 本発明の第２の実施の形態による液晶表示装置を示すレイアウト図である。 本発明の第３の実施の形態による液晶表示装置を示すレイアウト図である。
符号の説明
１０ 正電源発生回路用クロック発生回路
２０ 負電源発生回路用クロック発生回路
１００ ＴＦＴ液晶パネル １０５ 画素部 １１０ 水平駆動回路
１２０ 垂直駆動回路 １２１ 画素電極 １２２ 共通電極
１３１ 正電源発生回路 １３２ 負電源発生回路
１３３，１３５ 電源配線 １３４，１３６ 駆動クロック線
１４０ 端子部 ２００ 対向ガラス基板
Ｃ１，Ｃ２ フライングコンデンサ Ｃ３ 平滑用コンデンサ
ＤＬ データライン ＧＬ ゲートライン ＧＴ 画素トランジスタ
ＬＣ 液晶
ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２ Ｎチャネル型の電荷転送トランジスタ
ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ１２ Ｐチャネル型の電荷転送トランジスタ

Claims (8)

  1. 複数の画素トランジスタがマトリクス状に配置された画素部と、前記画素トランジスタを介して所定周期毎に極性が反転する映像信号が印加される画素電極と、前記画素トランジスタのスイッチングを制御するために前記画素電極に印加される正側の極性の最高電位よりも高電位の正電源電位を発生する正電源発生回路と、前記画素トランジスタのスイッチングを制御するために前記画素電極に印加される負側の極性の最低電位よりも低電位の負電源電位を発生する負電源発生回路と、前記正電源発生回路及び前記負電源発生回路を駆動するための駆動クロック及び電源電位を外部から印加するための端子部と、前記駆動クロック及び前記電源電位を供給するために前記正電源発生回路及び前記負電源発生回路と前記端子部の間に設けられた配線と、前記各部が配置される基板と、を備え、
    前記負電源発生回路は、前記基板上において前記正電源発生回路より前記端子部に近接して配置されたことを特徴とする表示装置。
  2. 前記画素電極に印加される前記正側の極性の最高電位と前記正電源電位の電位差、および、前記負側の極性の最低電位と負電源電位の電位差は、前記負側の極性の最低電位と前記負電源電位の電位差の方が小さいことを特徴とする請求項１に記載の表示装置。
  3. 前記正電源発生回路は、前記外部から印加される電源電位を２倍昇圧して前記正電源電位として出力し、
    前記負電源発生回路は、前記外部から印加された電源電位を−１倍して前記負電源電位として出力することを特徴とする請求項１または２に記載の表示装置。
  4. 前記画素電極と対向する共通電極を備え、
    前記画素電極に印加される映像信号は、前記共通電極に印加される共通電極信号に対して、前記所定期間毎に極性が反転し、
    前記画素電極には、正側の極性で前記正側の最高電位が印加され、負側の極性で前記負側の最低電位が印加されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
  5. 前記正電源電位により、前記画素トランジスタのスイッチングをＯＮし、前記負電源電位により、前記画素トランジスタのスイッチングをＯＦＦすることを特徴とする請求項１乃至４のいずれかに記載の表示装置。
  6. 前記正電源発生回路と負電源発生回路は、前記基板上において前記端子部が配置される辺に直角な辺に沿って、互いに隣接して配置されることを特徴とする請求項１乃至５のいずれかに記載の表示装置。
  7. 前記基板上において前記端子部に近接して、ＬＳＩチップが搭載されたことを特徴とする請求項１乃至６のいずれかに記載の表示装置。
  8. 前記画素電極に印加される映像信号により駆動される液晶を備えることを特徴とする請求項１乃至７のいずれかに記載の液晶表示装置。
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