JP5026550B2 - 液晶表示装置 - Google Patents
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Description
さらに、近年、メインの表示部と、サブの表示部とを備える折り畳み型の携帯電話機も使用されている。
このようなメインの表示部と、サブの表示部とを備える携帯電話機用の液晶表示モジュールとして、メインの表示部に対応する第1の液晶表示パネルと、サブの表示部に対応する第2の液晶表示パネルとを備える一体型の液晶表示モジュールが知られている。(下記、特許文献1参照)。
前述の特許文献1に記載されている一体型の液晶表示モジュールは、第1の液晶表示パネルと第2の液晶表示パネルとを、フレキシブル回路基板上の接続配線で接続するとともに、1つの液晶駆動回路により、第1および第2の液晶表示パネルを駆動するものである。
これにより、実装部品の削減を図り、コスト低減、かつ、省スペース化を図ることが可能である。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、2つの液晶表示パネルを有する小型の液晶表示装置において、最適な駆動方法を実現し、低消費電力化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
即ち、本発明は、第1の液晶表示パネルと、第2の液晶表示パネルと、前記第1の液晶表示パネルに設けられた駆動回路と、前記第1の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、前記出力端子と前記第2の液晶表示パネルとを接続する接続配線とを有する液晶表示装置において、同一フレーム内に存在する第1液晶表示パネルの表示期間の交流化駆動方式と、第2液晶表示パネルの表示期間の交流化駆動方式とを変更可能としたことを特徴とする。
また、本発明では、前記第1の液晶表示パネルの非表示期間に前記第1の共通電圧の交流化を停止し、前記第2の液晶表示パネルの非表示期間に前記第2の共通電圧の交流化を停止することを特徴とする。
また、本発明では、前記駆動回路が、昇圧回路部を有し、前記昇圧回路部は、外部信号により動作モードが変更可能であることを特徴とする。
また、本発明では、前記駆動回路は、階調電圧生成部を有し、前記駆動回路は、前記第1の液晶表示パネル、あるいは、前記第2の液晶表示パネルの非表示期間に、前記階調電圧生成部内で不要なアンプ回路を停止することを特徴とする。
本発明の液晶表示装置によれば、低消費電力化を図ることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例1]
図1は、本発明の実施例1の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第1の液晶表示パネルと第2の液晶表示パネルとを備える一体型の液晶表示モジュールである。
図1において、PNL1は、折り畳み型の携帯電話機を開いた状態で使用するときのメインの表示部となる第1の液晶表示パネルであり、PNL2は、折り畳み型の携帯電話機を閉じた状態で使用するときのサブの表示部となる第2の液晶表示パネルである。
第1の液晶表示パネル(PNL1)、及び第2の液晶表示パネル(PNL2)には、複数の走査線(またはゲート線)(GL)と、映像線(またはドレイン線)(SL)とが、各々並列して設けられる。
走査線(GL)と映像線(SL)との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極12と薄膜トランジスタ10が設けられる。
第1および第2の液晶表示パネル(PNL1,PNL2)は、画素電極12、薄膜トランジスタ10等が設けられたガラス基板(SUB1,SUB2)と、カラーフィルタ等が形成されるガラス基板(図示せず)とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
第1駆動回路(DRV1)は、コントローラ(CNTL)と、第1および第2の液晶表示パネル(PNL1,PNL2)の映像線(SL)を駆動するソースドライバ(SD)と、第1および第2の液晶表示パネル(PNL1,PNL2)の走査線(GL)を駆動するゲートドライバ(GD)と、第1の液晶表示パネル(PNL1)の共通電極(対向電極、または、コモン電極ともいう)15に第1の共通電圧(Vcom1)、および第2の液晶表示パネル(PNL2)の共通電極15に第2の共通電圧(Vcom2)を供給する電源回路(PC)などを有する。
コントローラ(CNTL)には、本体側の中央処理装置(Microprocessing Unit;以下、MPUという)から、表示データと表示コントロール信号が入力される。
なお、図1では、第1駆動回路(DRV1)は、1個の半導体チップで構成した場合を図示している。
図2に示す液晶表示モジュールは、駆動回路を、第1駆動回路(DRV1)と、第2駆動回路(DRV2)の2つに分割したものである。
図2において、第1駆動回路(DRV1)は、コントローラ(CNTL)と、第1および第2の液晶表示パネル(PNL1,PNL2)の映像線(SL)を駆動するソースドライバ(SD)を有し、第2駆動回路(DRV2)は、第1および第2の液晶表示パネル(PNL1,PNL2)の走査線(GL)を駆動するゲートドライバ(GD)と、第1の液晶表示パネル(PNL1)の共通電極15に第1の共通電圧(Vcom1)、および第2の液晶表示パネル(PNL2)の共通電極15に第2の共通電圧(Vcom2)を供給する電源回路(PC)を有する。
また、第1駆動回路(DRV1)、および第2駆動回路(DRV2)は、それぞれ1個の半導体チップで構成される。
フレキシブル配線基板(FPC)には、映像線用の接続配線、走査線用の接続配線、コントロール信号用の接続配線、および、共通電極用の接続配線が設けられる。
即ち、第2の液晶表示パネル(PNL2)の映像線(SL)は、フレキシブル配線基板(FPC)の映像線用の接続配線、並びに、第1の液晶表示パネル(PNL1)の映像線(SL)を介して、第1駆動回路(DRV1)に接続される。
また、第2の液晶表示パネル(PNL2)の走査線(GL)は、フレキシブル配線基板(FPC)の走査線用の接続配線、並びに、第1の液晶表示パネル(PNL1)のガラス基板(SUB1)上の配線を介して、第1駆動回路(DRV1)に接続される。
さらに、第2の液晶表示パネル(PNL2)の共通電極15は、フレキシブル配線基板(FPC)の共通電極用の接続配線、並びに、第1の液晶表示パネル(PNL1)のガラス基板(SUB1)上の配線を介して、第1駆動回路(DRV1)に接続される。
しかしながら、低消費電力化のためには、それぞれの液晶表示パネルに最適な交流化駆動方式を選択できることが望ましい。
なお、図3において、mは第1の液晶表示パネル(PNL1)の表示ライン数、nは第2の液晶表示パネル(PNL2)の表示ライン数、F1は第1フレーム、F2は第2フレーム、PE1は第1の液晶表示パネル(PNL1)の表示期間、PE2は第2の液晶表示パネル(PNL2)の表示期間、WE1、WE2はウエイト期間である。
また、図3では、第1の液晶表示パネル(PNL1)と、第2の液晶表示パネル(PNL2)ともに、交流化駆動方式として、1ラインコモン反転法を採用した場合を図示している。
例えば、図4に示すように、第1の液晶表示パネル(PNL1)を1ラインコモン反転法で駆動し、第2の液晶表示パネル(PNL2)を1フレームコモン反転法で駆動する。
第1および第2の液晶表示パネル(PNL1,PNL2)を駆動する駆動回路は、共通電極15に印加する共通電位(Vcom)などを生成する電源回路(PC)、走査線(GL)を駆動するゲートドライバ(GD)、階調電圧を出力するソースドライバ(SD)、およびコントローラ(CNTL)などで構成される。
ここで、コントローラ(CNTL)は、MPUと接続されており、第1および第2の液晶表示パネル(PNL1,PNL2)の駆動条件(交流化駆動方式)の設定をMPUで設定し、当該駆動条件の設定を、MPUからコントローラ(CNTL)内に内臓されるレジスタ(図6、図7のRST)に書き込み、保持することで、第1の液晶表示パネル(PNL1)および第2の液晶表示パネル(PNL2)毎に、それぞれに交流化駆動方式を変更する。
第1の液晶表示パネル(PNL1)および第2の液晶表示パネル(PNL2)毎に、交流化駆動方式を変えて駆動するためには、第1の液晶表示パネル(PNL1)の表示期間、および第2の液晶表示パネル(PNL2)の表示期間を設定する必要がある。
このため、各液晶表示パネルの表示ライン数や、各ウエイト期間を、MPUからインストラクション信号をコントローラ(CNTL)に送り、コントローラ(CNTL)内に内蔵されるレジスタに設定する。
また、各液晶表示パネルの交流化駆動方式も、MPUからインストラクション信号をコントローラ(CNTL)に送り、コントローラ(CNTL)内に内臓されるレジスタに設定する。
この設定により、第1の液晶表示パネル(PNL1)の表示期間、および第2の液晶表示パネル(PNL2)の表示期間に、電源回路(PC)、ソースドライバ(SD)を制御することにより、同一フレーム内に存在する第1の液晶表示パネル(PNL1)の表示期間、第2の液晶表示パネル(PNL2)の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる。
図5に、インストラクション信号の一例を示す。図5に示すインストラクション信号は16ビットからなるシリアルデータを示している。
図5で、横方向に並んだ16ビットの信号がインストラクション信号として外部から第1駆動回路(DRV1)に転送され、レジスタに保持される。
図5に示すインストラクション信号では、D15からD13までの3ビットがインデックスコード(ID)となっており、インストラクション信号の内容を区別している。
そして、D12からD0までの13ビットにより、各液晶表示パネルの表示ライン数や、各ウエイト期間を設定する。
そこで、図6に示すように、MPUから第2駆動回路(DRV1)内のコントローラ(CNTL)に送られたインストラクション信号(INST)を、第2駆動回路(DRV2)内のレジスタ(RET)に転送する。
これにより、第1の液晶表示パネル(PNL1)の表示期間、および第2の液晶表示パネル(PNL2)の表示期間を、第2駆動回路(DRV2)においても設定し、第2駆動回路(DRV2)において、第1駆動回路(DRV1)内のコントローラ(CNTL)からのクロック信号(CL1)をカウンタ(CNT)でカウントすることにより、第1の液晶表示パネル(PNL1)の表示期間、および第2の液晶表示パネル(PNL2)の表示期間を認識する。
また、第2駆動回路(DRV2)内の電源回路(PC)において、第1の液晶表示パネル(PNL1)の共通電極15に印加される第1の共通電圧(Vcom1)、および第2の液晶表示パネル(PNL2)の共通電極15に印加される第2の共通電圧(Vcom2)の交流化を、第1駆動回路(DRV1)内のコントローラ(CNTL)から出力される交流化信号(M1,M2)に同期して行うことにより、2半導体チップ構成の場合においても、同一フレーム内に存在する第1の液晶表示パネル(PNL1)の表示期間、第2の液晶表示パネル(PNL2)の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる。
図7に示すように、第1駆動回路(DRV1)と第2駆動回路(DRV2)間に画面認識信号(DR)を転送する信号線を設け、画面認識信号(DR)が、Highレベル(以下、Hレベルという)の場合は第1の液晶表示パネル(PNL1)の表示期間、画面認識信号(DR)が、Lowレベル(以下、Lレベルという)の場合は第2の液晶表示パネル(PNL2)の表示期間とすることにより、第2駆動回路(DRV2)に、第1の液晶表示パネル(PNL1)の表示期間、および第2の液晶表示パネル(PNL2)の表示期間を認識させることができる。
第2駆動回路(DRV2)の電源回路(PC)では、第1の液晶表示パネル(PNL1)の表示期間には、第1の液晶表示パネル(PNL1)の共通電極15に印加される第1の共通電圧(Vcom1)のみを、第1駆動回路(DRV1)内のコントローラ(CNTL)から出力される交流化信号(M)に同期して交流化を行い、第2の液晶表示パネル(PNL2)の表示期間には、第2の液晶表示パネル(PNL2)の共通電極15に印加される第2の共通電圧(Vcom2)のみを、交流化信号(M)に同期して交流化を行うことにより、2チップ構成の場合においても、同一フレーム内に存在する第1の液晶表示パネル(PNL1)の表示期間、および、第2の液晶表示パネル(PNL2)の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる
これにより、本実施例では、第1および第2の液晶表示パネル(PNL1,PNL2)の2つの液晶表示パネルの駆動方法(交流化駆動方式)を自由に設定することが可能となり、第1、第2の2つの液晶表示パネル(PNL1,PNL2)を同時に点灯させる場合に、低消費電力化を図ることが可能となる。
本発明の液晶表示モジュールにおいては、液晶に直流が印加されることにより液晶の劣化を防止するために、液晶に印加する電圧の極性を周期的に反転させる交流化駆動を行う必要がある。
この交流化駆動方式として、コモン反転法を採用する場合には、共通電極15に印加する共通電圧(Vcom)も交流化、即ち、正電位側と低電位側に周期的に反転させる必要がある。
また、前述の実施例1のように、2つの液晶表示パネル(PNL1,PNL2)を有する場合には、液晶表示パネル毎に必要な電圧値が異なるために、第1の共通電圧(Vcom1)および第2の共通電圧(Vcom2)の2つの共通電圧が必要になる。
しかしながら、第1の液晶表示パネル(PNL1)の表示期間においては、第2の液晶表示パネル(PNL2)に共通電極15に印加する第2の共通電圧(Vcom2)、並びに、第2の液晶表示パネル(PNL2)の表示期間においては、第1の液晶表示パネル(PNL1)の共通電極15に印加する第1の共通電圧(Vcom1)の交流化を行う必要がない。
このため、第1の共通電圧(Vcom1)の交流化、並びに、第2の共通電圧(Vcom2)を、各液晶表示パネルの表示期間のみ交流化することにより、第1の液晶表示パネル(PNL1)および第2の液晶表示パネル(PNL2)の双方をコモン反転駆動する場合に比して、余分な液晶表示パネル充放電に伴う消費電力を削減することができるので、低消費電力化を図ることが可能となる。
また、各液晶表示パネルにとっての非表示期間(第1の液晶表示パネル(PNL1)においては第2の液晶表示パネル(PNL2)の表示期間、第2の液晶表示パネル(PNL2)においては第1の液晶表示パネル(PNL1)の表示期間)に、交流化駆動方式にかかわらず、共通電圧の交流化を行わないため、非表示期間内の液晶表示パネルの共通電極15に印加される共通電圧をアンプ出力を用いず、保持容量のみで電圧を保持することにより、共通電圧を出力するアンプを1つのみで、第1の液晶表示パネル(PNL1)および第2の液晶表示パネル(PNL2)の共通電極15に印加される共通電圧の交流化が可能となる。
なお、図8(a)は、第1の液晶表示パネル(PNL1)および第2の液晶表示パネル(PNL2)の共通電極15に印加される共通電圧を1ライン毎に反転させた場合である。
また、図8(a)において、F1は第1フレーム、F2は第2フレーム、PE1は第1の液晶表示パネル(PNL1)の表示期間、PE2は第2の液晶表示パネル(PNL2)の表示期間、P1−Lは第1の液晶表示パネル(PNL1)の共通電圧(Vcom1)の1ライン反転期間、P2−Lは第2の液晶表示パネル(PNL2)の共通電圧(Vcom2)の1ライン反転期間、KAは共通電圧がアンプから供給されている期間、KCは保持容量により共通電圧が保持されている期間である。
図8(b)、図8(c)に、図8(a)に示す駆動方法を実現するための回路構成を示し、図8(b)は、第1の液晶表示パネル(PNL1)の表示期間の回路動作を、また、図8(c)は、第2の液晶表示パネル(PNL2)の表示期間の回路動作を示す。
第2のアンプ回路(AMP2)には、低電位側の第1の共通電圧(VcomL1)と、低電位側の第2の共通電圧(VcomL2)とが、スイッチング素子(S2)を介して選択的に入力される。
第1のアンプ回路(AMP1)の出力は、スイッチング素子(S3)を介して、端子(V1)、あるいは端子(V3)に出力される。端子(V1)には第1の保持容量(C1)が接続され、端子(V3)には第3の保持容量(C3)が接続される。
第2のアンプ回路(AMP2)の出力は、スイッチング素子(S4)を介して、端子(V2)、あるいは端子(V4)に出力される。端子(V2)には第2の保持容量(C2)が接続され、端子(V4)には第4の保持容量(C4)が接続される。
端子(V1)、あるいは、端子(V2)の電圧は、スイッチング素子(S5)を介して端子(VC1)に出力され、この端子(VC1)から出力され電圧は、第1の液晶表示パネル(PNL1)の共通電極15に印加される。
端子(V3)、あるいは、端子(V4)の電圧は、スイッチング素子(S6)を介して端子(VC2)に出力され、この端子(VC2)から出力され電圧は、第2の液晶表示パネル(PNL2)の共通電極15に印加される。
この期間には、スイッチング素子(S1)は、高電位側の第1の共通電圧(VcomH1)を選択し、第1のアンプ回路(AMP1)には、高電位側の第1の共通電圧(VcomH1)が入力される。
スイッチング素子(S2)は、低電位側の第1の共通電圧(VcomL1)を選択し、第2のアンプ回路(AMP2)には、低電位側の第1の共通電圧(VcomL1)が入力される。
スイッチング素子(S3)は、端子(V1)側を選択し、第1のアンプ回路(AMP1)の出力は、端子(V1)に出力される。
同様に、スイッチング素子(S4)は、端子(V2)側を選択し、第2のアンプ回路(AMP2)の出力は、端子(V2)に出力される。
スイッチング素子(S5)は、交流化信号(M)に同期して、端子(V1)、あるいは、端子(V2)の電圧を選択するので、端子(VC1)からは、高電位側の第1の共通電圧(VcomH1)と、低電位側の第1の共通電圧(VcomL1)とが、1ライン毎に交互に出力され、第1の液晶表示パネル(PNL1)の共通電極15に印加される。
この時、スイッチング素子(S6)は停止しており、端子(VC2)からは、保持容量(C3)、あるいは、保持容量(C4)に保持された電圧が出力され、第2の液晶表示パネル(PNL2)の共通電極15に印加される。
なお、図8(b)では、保持容量(C4)に保持された電圧が端子(VC2)から出力されている場合を図示している。
この期間には、スイッチング素子(S1)は、高電位側の第2の共通電圧(VcomH2)を選択し、第1のアンプ回路(AMP1)には、高電位側の第2の共通電圧(VcomH2)が入力される。
スイッチング素子(S2)は、低電位側の第2の共通電圧(VcomL2)を選択し、第2のアンプ回路(AMP2)には、低電位側の第2の共通電圧(VcomL2)が入力される。
スイッチング素子(S3)は、端子(V3)側を選択し、第1のアンプ回路(AMP1)の出力は、端子(V3)に出力される。
同様に、スイッチング素子(S4)は、端子(V4)側を選択し、第2のアンプ回路(AMP2)の出力は、端子(V4)に出力される。
スイッチング素子(S6)は、交流化信号(M)に同期して、端子(V2)、あるいは、端子(V4)の電圧を選択するので、端子(VC2)からは、高電位側の第2の共通電圧(VcomH2)と、低電位側の第2の共通電圧(VcomL2)とが、1ライン毎に交互に出力され、第2の液晶表示パネル(PNL2)の共通電極15に印加される。
この時、スイッチング素子(S5)は停止しており、端子(VC1)からは、保持容量(C1)、あるいは、保持容量(C2)に保持された電圧が出力され、第1の液晶表示パネル(PNL1)の共通電極15に印加される。
なお、図8(c)では、保持容量(C2)に保持された電圧が端子(VC1)から出力されている場合を図示している。
同様に、図10(a)に、第1の液晶表示パネル(PNL1)の共通電極15に印加される共通電圧を1ライン毎に反転させる1ラインコモン反転法を採用し、第2の液晶表示パネル(PNL2)が非表示設定の場合の共通電極の電圧波形を、図10(b)に、図10(a)に示す駆動方法における、第1の液晶表示パネル(PNL1)の表示期間の回路動作を、また、図10(c)に、第2の液晶表示パネル(PNL2)の表示期間の回路動作を示す。
なお、図9、図10において、P2−Fは第2の液晶表示パネル(PNL2)の共通電圧(Vcom2)の1フレーム反転期間である。また、図9、図10に示す回路動作は、図8と同様であるので再度の説明は省略する。
本実施例では、余分な液晶表示パネル充放電に伴う消費電力を削減することができるので、低消費電力化を図ることが可能となり、高電位側の第1の共通電圧(VcomH1)および高電位側の第2の共通電圧(VcomH2)、並びに、低電位側の第1の共通電圧(VcomL1)および低電位側の第2の共通電圧(VcomL2)を出力するアンプ回路が、それぞれ1個でよいので、アンプ回路を削減でき、低消費電力化を図ることが可能となる。
図11は、前述の実施例1の液晶表示モジュールのソースドライバ(SD)の一例の概略構成を示すブロック図である。
表示データ42は、メモリ書きこみ回路43に取り込まれた上でフレームメモリ44の所定のアドレスに書き込まれる。
次に、フレームメモリ44に記憶された表示データは、液晶表示パネルの駆動タイミングに応じてメモリ読み出し回路45により読み出され、データラッチ回路46に1行分の表示データとして一時保持される。
一方、階調電圧発生回路47は、階調表示に必要な複数の階調電圧48を発生する回路で、例えば、64個の階調電圧48を発生する。
次に、セレクタ(デコーダともいう)49は、64個の階調電圧48のうち、1つの階調電圧をデータラッチ回路46に保持されている表示データに応じてそれぞれ選択し、映像線(SL)に出力する。
ここで、薄膜トランジスタ10のソース・ドレイン間の寄生容量により、非表示に設定された液晶表示パネルにも電圧が印可されるため、非表示設定となっている液晶表示パネルの駆動を完全に停止することが出来ない。
このため、非表示設定となって液晶表示パネルの全画素に対し、黒または白の表示を行う必要がある。
ここで、黒、または白のみの表示を行う場合、ソースドライバ(SD)から映像線に出力される階調電圧は、上下2値のみしか必要ないため、図12、図13に示すように、階調電圧発生回路47から出力される階調電圧を、アンプ回路(または、バッファ回路)(BA)を介してセレクタ49に供給している場合には、V1の階調電圧、およびV64の階調のアンプ回路(図12、図13において、Bで囲まれた部分のアンプ回路)以外は停止することができる。
また、図12に示すように、ラダー抵抗(R)を使用している場合には、スイッチング素子(SWR)により、ラダー抵抗(R)を切離すことが出来る。
このように、第1の液晶表示パネル(PNL1)、あるいは第2の液晶表示パネル(PNL2)の非表示期間において、階調電圧発生回路47から出力される階調電圧を電流増幅するアンプ回路(BA)、あるいは、ラダー抵抗(R)を切離すことにより、一方の液晶表示パネルのみ表示動作を行う場合に、低消費電力化を図ることが可能となる。
前述した動作を行うためには、第1および第2の液晶表示パネル(PNL1,PNL2)の表示期間が設定されている状態において、非表示に設定する液晶表示パネルをインストラクション信号を用いて、MPUから設定する。
それにより、非表示に設定された液晶表示パネルの非表示期間において、階調電圧発生回路47から出力される階調電圧を電流増幅するアンプ回路(BA)、あるいは、ラダー抵抗(R)を切離す制御を行う。
これにより、非表示期間においては、階調電圧発生回路47から出力される階調電圧を電流増幅するアンプ回路(BA)、あるいは、ラダー抵抗(R)が自動的に停止するので、一方の液晶表示パネルのみ表示動作を行う場合に、低消費電力化を図ることが可能となる。
図1、図2に示すような、映像線を共有する2つの液晶表示パネル(PNL1,PNL2)を駆動する場合、液晶表示パネルの駆動方式により消費電力が異なる。
昇圧回路は、昇圧クロック周波数や、昇圧回路の駆動MOSサイズなどにより昇圧能力が異なり、能力により自己消費電力が異なる。
そのため、本実施例では、それぞれの液晶表示パネルに対しての昇圧回路の駆動設定を行い、各液晶表示パネルの表示期間において昇圧回路の駆動を切換える。
図14(a)〜(c)は、本実施例の昇圧回路を説明するための図である。なお、図14(a)〜(c)に示す昇圧回路は、Vinの入力電圧を2倍に昇圧する昇圧回路である。
本実施例の昇圧回路で特徴とする点は、スイッチング素子(SW1〜SW4)として、TM1,TM2の2個のMOSトランジスタを並列に接続した点である。
ここで、図14(b)に示すノーマルモードを基準とした場合、図14(a)に示すローパワーモードでは、昇圧回路のスイッチング素子を構成する、一方のMOSトランジスタ(TM1)を停止させることにより、消費電力が削減できる。
また、図14(c)に示すハイパワーモードでは、図14(b)に示す昇圧回路を2つ相補的に駆動することにより大きな負荷電流に対応が可能である。
なお、図14(c)では、スイッチング素子(SW11〜SW14)を構成する1個のMOSトランジスタのゲート幅は、スイッチング素子(SW1〜SW4)を構成する2個のMOSトランジスタ(TM1,TM2)のゲート幅を加算したものに等しい。
このため、例えば、第1の液晶表示パネル(PNL1)を、1ラインコモン反転法で駆動し、第2の液晶表示パネル(PNL2)を1フレームコモン反転法で駆動する場合に、消費電流の大きい第1の液晶表示パネル(PNL1)の表示期間においては、ハイパワーモードで昇圧回路を駆動し、消費電力が比較的少ないフレーム反転を行う第2の液晶表示パネル(PNL2)の表示期間においてはノーマルモードにより駆動を行うことができる。
また、他の例として、第1の液晶表示パネル(PNL1)、あるいは、第2の液晶表示パネル(PNL2)のうち一方の液晶表示パネルのみ表示動作を行う場合において、非表示設定の液晶表示パネル表示期間では、昇圧回路をローパワーモードとし、昇圧クロックの周期も遅らせる設定とすることにより、同様に低消費電力化が可能となる。
図15に、図14に示す昇圧回路のより具体的な構成を示す。
図14(b)に示す回路とするには、図15のスイッチング素子(SW2)とスイッチング素子(SW4)をオンにする。これにより、昇圧容量(C11)には入力電源Vinの電圧が充電される。
次に、図15に示すスイッチング素子(SW2)、スイッチング素子(SW4)をオフとし、スイッチチング素子(SW3)をオンにして、昇圧容量(C11)に入力電源Vinを印加すると同時に、スイッチング素子(SW1)をオンにして、保持容量(Cout)を充電する。この場合に、各スイッチング素子(SW1)は、並列に接続された2個のMOSトランジスタで構成されることはいうまでもない。
このようにして、保持容量(Cout)には入力電源Vinの2倍の電圧が保持される。
また、第1および第2の液晶表示パネル(PNL1,PNL2)のうち片側の液晶表示パネルのみ表示を行う場合に、非表示に設定された液晶表示パネルの表示期間に不要アンプを停止することにより消費電力が削減でき、低消費電力化を図ることが可能となる。
また、表示が不要な期間に、共通電圧(Vcom)の交流化を停止することにより、液晶表示パネルの充放電に伴う電力を削減でき、高電位側、および低電位側の共通電圧(Vcom)を1つのアンプ回路で生成することができるので、低消費電力化を図ることが可能となる。
さらに、第1の液晶表示パネル(PNL1)、および、第2の液晶表示パネル(PNL2)の駆動方式に応じて、それぞれの液晶表示パネルの表示期間において昇圧回路の駆動を最適化することができるので、低消費電力化を図ることが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
12 画素電極
15 共通電極
43 メモリ書きこみ回路
44 フレームメモリ
45 メモリ読み出し回路
46 データラッチ回路
47 階調電圧発生回路
48 階調電圧
49 セレクタ(デコーダ)
PNL1,PNL2 液晶表示パネル
FPC フレキシブル配線基板
SL 映像線(またはドレイン線)
GL 走査線(またはゲート線)
SUB1,SUB2 ガラス基板
DRV1,DRV2 駆動回路
CNTL コントローラ
SD ソースドライバ
GD ゲートドライバ
PC 電源回路
MPU 中央処理装置(Microprocessing Unit)
RST,RET レジスタ
CNT カウンタ
AMP1,AMP2,BA アンプ回路
S1〜S6,SWR,SW1〜SW4,SW11〜SW14 スイッチング素子
V1〜V4,VC1,VC2 端子
C1〜C4,C11,Cout 容量素子
TM1,TM2 MOSトランジスタ
Claims (2)
- 第1の液晶表示パネルと、
第2の液晶表示パネルと、
前記第1の液晶表示パネルに設けられた駆動回路と、
前記第1の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、
前記出力端子と前記第2の液晶表示パネルとを接続する接続配線とを有し、
前記駆動回路は、昇圧回路部を有し、
前記昇圧回路部は、第1の昇圧回路と、第2の昇圧回路とを有し、
前記第1の昇圧回路は、複数のトランジスタ素子が並列に接続されたスイッチング素子を有し、
前記昇圧回路部は、液晶表示装置の外部から入力される外部信号により、前記第1の昇圧回路と第2の昇圧回路とを相補的に動作させる第1のモードと、前記第1の昇圧回路を動作させる第2のモードと、前記第1の昇圧回路のスイッチング素子として、前記複数のトランジスタ素子の中の1個のトランジスタ素子を使用して前記第1の昇圧回路を動作させる第3のモードに変更可能であることを特徴とする液晶表示装置。 - 前記第2の液晶表示パネルの映像線は、前記接続配線、および前記第1の液晶表示パネルの映像線を介して、前記駆動回路に接続されることを特徴とする請求項1に記載の液晶表示装置。
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