JP4272239B2 - 半導体光素子の製造方法 - Google Patents

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Description

この発明は、半導体光素子の製造方法に係り、特に導波路リッジ頂部に電極を備えた半導体光素子の製造方法に関する。
近年、光ディスクの高密度化に必要である青色領域から紫外線領域におよぶ発光が可能な半導体レーザとして、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた窒化物系半導体レーザの研究開発が盛んに行われ、既に実用化している。
このような青紫色ＬＤ（以下レーザダイオードをＬＤと記載する）はＧａＮ基板上に化合物半導体を結晶成長させて形成される。
代表的な化合物半導体にはＩＩＩ族元素とＶ族元素とが結合したＩＩＩ−Ｖ族化合物半導体があり、複数のＩＩＩ族原子やＶ族原子が結合することにより様々な組成比を有する混晶化合物半導体が得られる。青紫色ＬＤに使用される化合物半導体としては、例えば、ＧａＮ，ＧａＰＮ、ＧａＮＡｓ、ＩｎＧａＮ，ＡｌＧａＮなどがある。
導波路リッジ型のＬＤは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。この開口を有する絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成される。このためにコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層が導波路リッジ頂部のコンタクト層と接触する接触面積は導波路リッジ頂部のコンタクト層の全表面積よりも小さくなる。
従来の赤色ＬＤにおいて使用されるコンタクト層の材料、例えばＧａＡｓ等では、コンタクト抵抗が比較的低いので、リフトオフ法によって生じる接触面積の減少がコンタクト抵抗を大きく増加させることはなく、ＬＤの動作電圧の上昇に大きく影響することはなかった。
しかしながら青紫色ＬＤの場合コンタクト層に使用される材料が、ＧａＮ等であり、材料のコンタクト抵抗が比較的高く、このために電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色ＬＤの動作電圧を高める結果となっていた。
電極とコンタクト層との接触面積の減少を防止するための、ＬＤの製造方法の公知例には次のようなものがある。
窒化物半導体レーザ素子を形成する場合において、まず複数の半導体層を含むウエハのｐ型コンタクト層上にパラジウム／モリブデン／金からなるｐ型電極層が形成される。次にｐ型電極層の上にストライプ状のレジストマスク（図示せず）を形成し、ＲＩＥ（反応性イオンエッチング）によってリッジストライプを形成する。すなわちＡｒガスによってｐ型電極をエッチングにより形成し、さらにＡｒとＣｌ２とＳｉＣｌ４の混合ガスによってｐ型コンタクト層とｐ型クラッド層の途中までエッチング、またはｐガイド層の途中までエッチングすることによりリッジストライプが形成される。さらにリッジストライプのレジストを残したままで、ウエハの上面を覆うように、絶縁膜（主としてＺｒＯ２からなるＺｒ酸化物）が厚さ０．５μｍに形成される。その後レジストを除去することによりリッジストライプの上辺が露出される。さらにｐ型電極と少なくともその両側近傍の絶縁膜を覆うようにモリブデンと金からなるｐ型パッド電極が形成される。（例えば、特許文献１、第９頁、４２−５０行、及び図１ 参照）。
またもう一つの公知例では二つの異なるフォトレジスト層を積層するステップを含むリッジ導波管半導体ＬＤを製造するための自己整合法を開示している。この製造方法は次のような方法である。
下側のフォトレジスト層は３００ｎｍ未満の波長を有する光だけに反応し、上側のフォトレジスト層は３００ｎｍより長い波長を有する光だけに反応する。第２被覆導波層とこの上にキャップ層が形成された半導体積層構造において、キャップ層と第２被覆導波層の一部分が除去されリッジ構造とダブルチャネルが形成される。さらにリッジ構造とダブルチャネルの表面に第２絶縁膜が形成される。この第２絶縁膜の上に下層の第１フォトレジスト層と上層の第２フォトレジスト層が形成される。リッジ構造近傍の第１フォトレジスト層を露出するために第２フォトレジスト層がパターン化される。次にリッジ構造上の第２絶縁膜を露出させるために第１フォトレジスト層に対してＲＩＥプロセスが行われる。次にリッジの外側の第２絶縁膜を除去するためにＲＩＥプロセスを含むエッチングプロセスが実行される。次に残存している第１フォトレジスト層および第２フォトレジスト層が除去され、第１金属層が電極として蒸着される（例えば、特許文献２、段落番号［００２４］から［００３４］、及び図７乃至図１８ 参照）。
さらに別の公知例では、Ａｌのメタルマスクを用いてウエットエッチングによりコンタクト層をエッチングし、さらにメタルマスクを残したままコンタクト層をマスクとしてウエットエッチングを行うことにより、リッジとチャネルを形成するとともに、プラズマＣＶＤにより絶縁膜を全面に形成し、次いでＡｌパターンとその上に堆積した絶縁膜をリフトオフで除去する。次いで通常のリソグラフィプロセスによりｐ側電極の部分が露出するレジストパターンを形成し、このレジストパターンをマスクとして電極材料を真空蒸着し、レジストパターンとその上の電極材料をリフトオフで除去しリッジのコンタクト層に密着する電極を形成することが開示されている（例えば、特許文献３、段落番号［００２５］から［００３４］、及び図１ 参照）。
さらに別の公知例では次のような工程が開示されている。コンタクト層の表面のほぼ全面に第１の保護膜を形成し、この第１の保護膜の上にストライプ状の第３の保護膜を形成する。第３の保護膜をつけたまま第１の保護膜をエッチングした後、第３の保護膜を除去し、ストライプ状の第１の保護膜を形成する。ついで第１の保護膜をマスクとしてｐ側コンタクト層とコンタクト層の下の層、例えばｐ側クラッド層の途中、までエッチングすることによりストライプ状の導波路を形成する。次に第１の保護膜と異なる材料で絶縁性のある第２の保護膜をストライプ状の導波路の側面とエッチングされて露出した窒化物半導体層、先のエッチングではｐ側クラッド層の平面に形成し、リフトオフ法により第１の保護膜のみを除去し第２の保護膜とｐ側コンタクト層の上に、そのｐ側コンタクト層と電気的に接続したｐ電極を形成する（例えば、特許文献４、段落番号［００２０］から［００２７］、及び図１ 参照）。
これらの従来の方法でも導波路リッジのコンタクト層と電極層との接触面積は確保されるとしても、金属膜と金属膜の下層の半導体層とを同時にエッチングする工程や、２層のレジストを使用する場合に下層のレジストを安定して所定の厚みを残してエッチングを停止する工程や、金属膜をマスクとしたり複数の保護膜を使用する場合のリフトオフを行う工程等を含むなど、安定的に特性の揃ったデバイスを製造する上での問題点があった。また複数のレジストや保護膜を使用する場合の工程の自由度の低下などの問題点もあった。
このため簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止することを目的として、次のような製造工程が開発された。
まず半導体層を積層したウエハに溝部を形成することにより、導波路リッジを形成し、ウエハ全面にＳｉＯ２膜を形成する。次いでウエハ全面にレジストを塗布し導波路リッジの頂部におけるレジスト膜の膜厚よりも溝部におけるレジスト膜の膜厚が厚くなるようにレジスト膜を形成する。次いでレジスト膜の表面から一様にドライエッチングによりレジストを除去し、溝部のレジスト膜は残しながら導波路リッジの頂部におけるレジスト膜を除去し、導波路リッジの頂部を露呈させたレジストパターンを形成する。次いでこのレジストパターンをマスクとして、露呈したＳｉＯ２膜を表面から一様にエッチングし、溝部の側面及び底部に形成したＳｉＯ２膜を残しつつ、導波路リッジの頂部に形成されたＳｉＯ２膜を除去し、導波路リッジの頂部においてはＳｉＯ２膜に確実に開口部を形成する。 次いでレジストパターンを除去した後、導波路リッジの頂部にｐ側電極を形成する。
なお、ｐ型オーミック電極をマスクとしてリッジストライプを形成する公知例としては、ＧａＮよりなるｐ型コンタクト層の上面にストライプ状の金属層（第１層がＮｉ／Ａｕ、第２層がＰｔ）を形成し、次いで熱処理（合金化）をしてｐ側オーミック電極を形成し、このｐ側オーミック電極をマスクとしてＣｌ２をエッチングガスに用いｐ型ガイド層が露出するまでエッチングするという例が開示されている（例えば、特許文献５、段落番号［００３５］から［００３８］、及び図２ 参照）。
またリッジ形成を行う別の公知例では次のような工程が開示されている。
第１の工程においてｐ側コンタクト層の表面のほぼ全面にＳｉ酸化物からなる第１の保護膜を形成し、この第１の保護膜の上にストライプ状の第３の保護膜を形成する。第３の保護膜をつけたまま第１の保護膜をエッチングした後、第３の保護膜を除去し、ストライプ状の第１の保護膜を形成する。
ついで第２の工程において、第１の保護膜が形成されたｐ側コンタクト層の第１の保護膜が形成されていない部分からエッチングして、第１の保護膜の直下部分に保護膜の形状に応じたストライプ状の導波路領域を形成する。
次に第３の工程において第２の保護膜を第１の保護膜と異なる材料であって、絶縁性を有する材料を用いてストライプ状の導波路の側面、エッチングされて露出した窒化物半導体層（ｐ側クラッド層）の平面、及び第１の保護膜の上に形成する。第２の保護膜を形成後に、エッチングにより第１の保護膜を除去することにより、第１の保護膜上に形成された第２の保護膜のみが除去され、ストライプの側面およびｐ側クラッド層の平面には第２の保護膜が連続して形成される。
第３の工程でのエッチング処理は、特に限定されないが、例えばフッ酸を用いてドライエッチングする方法が挙げられる（例えば、特許文献６、段落番号［００１８］から［００２４］、及び図６ 参照）。
またリッジ形成を行う別の公知例では次のような工程が開示されている。
サファイア基板上にＧａＮ系材料のエピタキシャル成長層を形成し、最上層のｐ−ＧａＮコンタクト層の上にストライプ状の第１のマスクのＳｉＯ２膜を形成し、このＳｉＯ２膜をマスクとしてドライエッチングによりリッジストライプを形成する。
次にリッジストライプの両脇及びＳｉＯ２膜上に無選択にＡｌＧａＮ埋め込み層を形成し、ＡｌＧａＮ埋め込み層の上に第２のマスクであるＳｉＯ２膜を形成し、さらにレジスト膜を形成する。このレジスト膜はスピンコートにより形成され、リッジストライプの両脇よりもリッジストライプの頂上のＳｉＯ２膜に対応する部分が薄くなり、酸素ガスなどによるドライエッチングによりリッジストライプ部に対応する部分のレジスト膜が除去され、第２のマスクであるＳｉＯ２膜が露呈される。この露呈されたＳｉＯ２膜をＣＦ４を用いて選択的にエッチングし、この部分のＡｌＧａＮ埋め込み層を露呈させ、残ったレジスト膜をアッシングにより除去し第２のマスクであるＳｉＯ２膜を露呈させ、この第２のマスクであるＳｉＯ２膜をマスクとして、ウエットエッチングによりＡｌＧａＮ埋め込み層を除去し、リッジストライプの頂上の第１のマスクのＳｉＯ２膜を露呈させ、次いでウエットエッチングにより第１のマスクのＳｉＯ２膜と第２のマスクであるＳｉＯ２膜とを除去する工程が開示されている（例えば、特許文献７、段落番号［００３０］から［００４０］、及び図２〜図１２ 参照）。
またリッジ形成を行う別の公知例では次のような工程が開示されている。
サファイア基板上にＭＯＣＶＤ等によりＧａＮ系積層構造を形成し、この積層構造の第２コンタクト層上にストライプ形状の第２電極が形成され、この第２電極をマスクとしてリッジ構造が形成される。このリッジ構造の両側及びリッジ構造に含まれる第２クラッド層の両側面および第２コンタクト層の両側面それぞれの下部を含むようにＳｉＯ２絶縁層が形成される。さらにこの絶縁層の上にレジスト膜が塗布される。このレジスト膜はリッジ構造の上では薄く、リッジ構造の両脇では厚く形成される。またこのレジスト膜の頂面の高さはほぼ同じ高さになっている。次いでエッチングにより第２電極の頂面及び両側面、ならびに第２コンタクト層の両側面それぞれの上部を露呈させ、メサ構造の幅を有するストライプ形状の金属膜を形成する（例えば、特許文献８、段落番号［００６４］から［００７３］、及び図３〜図６ 参照）。
再公表特許（Ａ１） ＪＰ ＷＯ２００３／０８５７９０ 公報 特開２０００−２２２６１号公報 特開２０００−３４０８８０号公報 特開２００３−１４２７６９号公報 特開２００４−２５３５４５号公報 特開２０００−１１４６６４号公報 特開２０００−１６４９８７号公報 特開２００２−３３５０４８号公報
従来の方法において、導波路リッジを形成した後ＳｉＯ２膜で覆いレジストを塗布し、溝部のレジスト膜は残しながら導波路リッジの頂部を露呈させたレジストパターンを形成し、このレジストパターンをマスクとして、露呈したＳｉＯ２膜を表面から一様にエッチングし、溝部の側面及び底部に形成したＳｉＯ２膜を残しつつ、導波路リッジの頂部に形成されたＳｉＯ２膜を除去し、導波路リッジの頂部にＳｉＯ２膜の開口部を形成する工程において、ＳｉＯ２膜を除去するエッチングとしてドライエッチングを行う場合、ＳｉＯ２膜に覆われていた半導体層にエッチングによる損傷が発生する場合がある。例えばＳｉＯ２膜の下層がｐ型コンタクト層であった場合にはエッチングによる損傷を受け、コンタクト抵抗が増加する場合があった。特にｐ型コンタクト層がＧａＮ系の材料で構成されていると、ＧａＮ系の材料はウエットエッチングでは材料の除去を行うことが難しくこの損傷部分をウエットエッチングで取り除くことが困難であるという問題点があった。
この発明は上記の問題点を解決するためになされたもので、第１の目的は簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止するとともに導波路リッジの頂部の半導体層におけるエッチングによる損傷を防止することが可能で、歩留まりの高い半導体光素子の製造方法を提供することである。
この発明に係る半導体光素子の製造方法は、基板上に第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層が順次積層された窒化物系半導体積層構造の表面上にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第１のレジストパターンを形成する工程と、第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層をその上表面側から除去し、導波路リッジとこの導波路リッジに隣接し底部に第２の半導体層の一部を残した凹部とを形成する工程と、第１のレジストパターンを導波路リッジの表面上に残したまま、導波路リッジと凹部との表面上に第１の絶縁膜を形成する工程と、導波路リッジの頂部上の第１の絶縁膜の表面を露呈し、導波路リッジ頂部の第１のレジストパターンの表面以下の高さの表面を有し、凹部の第１の絶縁膜を埋設した第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの表面上に残された第１のレジストパターンを露呈させる工程と、露呈した導波路リッジ頂部の第１のレジストパターンと第２のレジストパターンとを除去する工程と、導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むものである。
この発明に係る半導体光素子の製造方法においては、第１のレジストパターンを導波路リッジの表面上に残したまま、導波路リッジと凹部との表面上に第１の絶縁膜を形成し、第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの表面上に残された第１のレジストパターンを露呈させ、露呈した導波路リッジ頂部の第１のレジストパターンと第２のレジストパターンとを除去するので、第２の半導体層と電極層とが接触面積の減少なしに接合可能となる。
さらに、第１の絶縁膜を除去する際にたとえドライエッチングを使用したとしても、導波路リッジの表面上に残された第１のレジストパターンが保護膜として機能し、第２の半導体層表面にドライエッチングによる損傷を防止することができるので、ドライエッチングに起因する第２の半導体層のコンタクト抵抗の増加を抑制することができる。
以下の実施の形態においては、半導体光素子として、例えば青紫色ＬＤを例にして説明するが、青紫色ＬＤに限らず、赤色ＬＤなど半導体光素子全般に適用して同様の効果を奏する。
実施の形態１．
図１は、この発明の一実施の形態に係るＬＤの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図１において、このＬＤ１０は導波路リッジ型の青紫色ＬＤで、基板としてのｎ型ＧａＮ基板１２（以下、“ｎ型”を“ｎ−”と、また“ｐ型”を“ｐ−”、特に不純物がドーピングされていないアンドープの場合は“ｉ−”と表記する）の一方の主面であるＧａ面上にｎ−ＧａＮで形成されたバッファ層１４、このバッファ層１４の上にｎ−ＡｌＧａＮで形成された第１の半導体層としての例えば第１ｎ−クラッド層１６と第２ｎ−クラッド層１８と第３ｎ−クラッド層２０とが形成され、この第３ｎクラッド層２０の上にｎ−ＧａＮで形成されたｎ側光ガイド層２２、ＩｎＧａＮで形成されたｎ側ＳＣＨ（Separate Confinement Heterostructure）層２４、および活性層２６が順次積層されている。
この活性層２６の上にＩｎＧａＮで形成されたｐ側ＳＣＨ層２８、ｐ−ＡｌＧａＮで形成された電子障壁層３０、ｐ−ＧａＮで形成されたｐ側光ガイド層３２、ｐ−ＡｌＧａＮで形成されたｐ−クラッド層３４、及びｐ−ＧａＮで形成されたコンタクト層３６が順次積層されている。第２の半導体層としては、この実施の形態では、ｐ−クラッド層３４とコンタクト層３６とを含んでいる。しかし場合によって第２の半導体層は１層であっても３層以上であってもかまわない。
コンタクト層３６およびｐ−クラッド層３４に凹部としてのチャネル３８を形成することにより、コンタクト層３６およびコンタクト層３６と接する側のｐ−クラッド層３４の一部が導波路リッジ４０を形成している。
導波路リッジ４０はＬＤ１０の共振器端面となる劈開端面の幅方向の中央部分に配設され、共振器端面となる両劈開端面の間に延在している。この導波路リッジ４０はその長手方向の寸法、即ち共振器長は１０００μｍで、その長手方向に直交する方向のリッジ幅が１μｍ〜数十μｍで、例えばこの実施の形態では１．５μｍである。
またチャネルの幅はこの実施の形態では１０μｍである。チャネル３８を介して導波路リッジ４０の両外側に形成された台状部は、例えば電極パッド基台４２である。
また導波路リッジ４０の高さ、即ちチャネル３８の底面からの高さは、たとえば０．５μｍである。
導波路リッジ４０の側壁と電極パッド基台４２の側壁とを含むチャネル３８の両側面及びチャネル３８の底面は、第１の絶縁膜としての第１シリコン酸化膜４４により被覆されている。チャネル３８の両側面を被覆する第１シリコン酸化膜４４の上端はコンタクト層３６の下面と同程度の高さになっている。
この第１シリコン酸化膜４４は、例えば膜厚が２００ｎｍのＳｉＯ２膜で形成されている。またこの第１シリコン酸化膜４４は導波路リッジ４０のコンタクト層３６の上表面には形成されておらず、第１シリコン酸化膜４４が有する開口部４４ａはコンタクト層３６の上表面全体及びコンタクト層３６の両側面を露呈させている。
コンタクト層３６の上表面にはコンタクト層３６と接して電気的に接続されたｐ側電極４６が配設されている。ｐ側電極４６は真空蒸着法により金ガリウム（ＡｕＧａ）、金（Ａｕ）、白金（Ｐｔ）およびＡｕを順次積層することにより形成される。このｐ側電極４６はコンタクト層３６の上表面及び両側面に密接し、このコンタクト層３６からさらに第１シリコン酸化膜４４の上端を覆い、導波路リッジ４０の側壁上の第１シリコン酸化膜４４を経てチャネル３８底部の第１シリコン酸化膜４４の一部の上まで延在している。
また、電極パッド基台４２の上表面の上、およびチャネル３８内の電極パッド基台４２の側面上の第１シリコン酸化膜４４とチャネル３８底部の第１シリコン酸化膜４４の一部の表面上には、例えばＳｉＯ２で形成された第２シリコン酸化膜４８が配設されている。
ｐ側電極４６の表面上にはｐ側電極４６と密着してパッド電極５０が配設されている。このパッド電極５０は、導波路リッジ４０の両側のチャネル３８内部のｐ側電極４６、第１シリコン酸化膜４４、および第２シリコン酸化膜４８の上に配設され、さらに電極パッド基台４２の上表面に配設された第２シリコン酸化膜４８の上にまで延在している。
さらにｎ−ＧａＮ基板１２の裏面には、真空蒸着法によりＴｉ、ＰｔおよびＡｕ膜を順次積層することにより形成されたｎ側電極５２が配設されている。
このＬＤ１０においては、ｎ型不純物としてはシリコン（Ｓｉ）が、ｐ型不純物としてはマグネシウム（Ｍｇ）がドープされている。
ｎ−ＧａＮ基板１２は層厚が５００−７００ｎｍ程度である。またバッファ層１４は層厚が１μｍ程度である。第１ｎ−クラッド層１６は層厚が４００ｎｍ程度で、例えばｎ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、第２ｎ−クラッド層１８は層厚が１０００ｎｍ程度で、例えばｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎにより形成され、第３ｎ−クラッド層２０は層厚が３００ｎｍ程度で、例えばｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層により形成される。
ｎ側光ガイド層２２の層厚は、例えば８０ｎｍである。ｎ側ＳＣＨ層２４は膜厚は３０ｎｍでｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
活性層２６は、ｎ側ＳＣＨ層２４に接して配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ａ（図示せず）とウエル層２６ａの上に配設されたｉ−Ｉｎ０．０２Ｇａ０．９８Ｎからなる層厚が８ｎｍのバリア層２６ｂ（図示せず）とこのバリア層２６ｂの上に配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ｃ（図示せず）とから構成される２重量子井戸構造である。
活性層２６のウエル層２６ｃの上に、これと接して配設されたｐ側ＳＣＨ層２８は膜厚は３０ｎｍで、ｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
電子障壁層３０は層厚が２０ｎｍ程度で、ｐ−Ａｌ０．２Ｇａ０．８Ｎにより形成される。ｐ側光ガイド層３２は層厚が１００ｎｍ、ｐ−クラッド層３４は層厚が５００ｎｍ程度でｐ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、コンタクト層３６の層厚は２０ｎｍである。
次にＬＤ１０の製造方法について説明する。
図２〜図１２はこの発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
このＬＤの製造方法として、まずｎ−ＧａＮ基板１２の上に半導体積層構造が形成される。そして以下の製造工程の説明においては、ｎ−ＧａＮ基板１２とこの上に積層された半導体積層構造のうち、ｎ−ＧａＮ基板１２からｐ側光ガイド層３２までの各層は製造工程において特に変化がないので、ｎ−ＧａＮ基板１２から電子障壁層３０までは各図から省略され、ｐ側光ガイド層３２の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したＧａＮ基板１２上に有機金属化学気相成長法（以下、ＭＯＣＶＤ法という）により、例えば１０００℃の成長温度でバッファ層１４としてのｎ−ＧａＮ層を形成する。
次いで、第１ｎ−クラッド層１６としてのｎ−Ａｌ０．０７Ｇａ０．９３Ｎ層、第２ｎ−クラッド層１８としてのｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎ層、第３ｎ−クラッド層２０としてのｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層、ｎ側光ガイド層２２としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、ｎ側ＳＣＨ層２４としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とが順次形成される。
この上に活性層２６を構成するウエル層２６ａとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とバリア層２６ｂとしてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とウエル層２６ｃとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とが順次形成される。
次いで活性層２６の上にｐ側ＳＣＨ層２８としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、電子障壁層３０としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層、ｐ側光ガイド層３２としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層７０、ｐ−クラッド層３４としてのｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２、およびコンタクト層３６としてのｐ−ＧａＮ層７４が順次積層される。図２はこの工程の結果を示している。
図３を参照して、次に半導体積層構造全面に、レジストを塗布する。写真製版工程により、導波路リッジ４０の形状に対応した部分７６ａにレジストを残し、チャネル３８の形状に対応した部分７６ｂのレジストを除去した第１のレジストパターンとしてのレジストパターン７６を形成する。この工程の結果が図３である。この実施の形態では導波路リッジ４０の形状に対応した部分７６ａの幅は１．５μｍ、チャネル３８の形状に対応した部分７６ｂの幅は１０μｍである。
次に図４を参照して、レジストパターン７６をマスクとして、例えばＲＩＥ（Reactive Ion Etching）により、ｐ−ＧａＮ層７４とｐ−ＧａＮ層７４に接する側のｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部とをｐ−ＧａＮ層７４の表面から一様にエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。
この場合のエッチング深さａはこの実施の形態ではａ＝５００ｎｍ（０．５μｍ）程度である。
この実施の形態では、チャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２が形成される。図４はこの工程の結果を示している。
次に図５を参照して、先のエッチングに使用したレジストパターン７６を残したまま、ｎ−ＧａＮ基板１２上全面にＣＶＤ法、あるいはスパッタリング法等を使用し、第１の絶縁膜としてのＳｉＯ２膜７８を形成する。この第１シリコン酸化膜４４となるＳｉＯ２膜７８は、例えば膜厚が０．２μｍである。ＳｉＯ２膜７８は導波路リッジ４０の頂部および電極パッド基台４２上に残されたレジストパターン７６の上表面及び側面、チャネル３８の底面及び側面内部の表面を覆う。図５はこの工程の結果を示している。
なお、この場合の絶縁膜としてＳｉＯ２を使用しているが、ＳｉＯ２の他に、ＳｉＯｘ（０＜ｘ＜２）、ＳｉＮ、ＳｉＯＮ，ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、Ｎｂ２Ｏ５、ＭｇＯ、ＳｉＣなどが使用できる。
次に図６を参照して、ｎ−ＧａＮ基板１２上全面にフォトレジストを塗布し、導波路リッジ４０の頂部上及び電極パッド基台４２の頂部上におけるレジスト膜の膜厚ｃよりもチャネル３８におけるレジスト膜の膜厚ｂが厚くなるようにレジスト膜８０を形成する。例えばｂ＝０．８μｍ程度、ｃ＝０．４μｍ程度になるようにレジスト膜８０を形成する。
図６においては、チャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいるように記載しているが、レジスト膜の表面が一様に平らに形成できれば、自ずとｂ＞ｃが満足される。
しかし図６に描くようにチャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいたとしても、ｂ＞ｃが満足されていれば、レジスト膜８０の表面の形状はどのようであってもかまわない。
通常フォトレジストはスピンコート法を用いて塗布する。すなわちレジストを基板上に滴下し、ウエハを自転させることにより均一な膜厚にする。
そしてフォトレジストの粘度および滴下量、ウエハ回転時の回転数及び回転時間を適切に選択することにより、レジスト膜の膜厚を制御することができる。
図６に示されたように基板の表面に段差或いは凹部が形成されている場合は突出している部分、すなわちこの場合では導波路リッジ４０の頂部上及び電極パッド基台４２の頂部上で薄く、凹んでいる部分、この場合ではチャネル３８のところ、で厚くなるが、その膜厚の差の大小は、フォトレジストの粘度に影響される。
図６に示されているような半導体積層構造の場合では、チャネル３８の底部と導波路リッジ４０の頂部上あるいは電極パッド基台４２の頂部上におけるＳｉＯ２膜７８の膜厚が等しいとした場合、粘度が小さいと、レジストパターン７６の厚みを含めた導波路リッジ４０の高さｇ、チャネル３８におけるレジスト膜８０の膜厚ｂ、および導波路リッジ４０の頂部上または電極パッド基台４２の頂部上におけるレジスト膜８０の膜厚ｃとの関係は、ｂ＝ｃ＋ｇに近くなる。これはレジスト膜８０の表面が一様にほぼ平らにすることができることを意味する。
また、レジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、フォトレジストの粘度が大きくなるとｂ＝ｃに近くなる。これはチャネル３８におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部上または電極パッド基台４２の頂部上におけるレジスト膜８０の膜厚とほぼ等しくなることを意味している。
またレジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、よほどレジストの粘度が低くならない限り、ｂ＞ｃ、すなわちチャネル３８におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部上または電極パッド基台４２の頂部上におけるレジスト膜８０の膜厚よりも厚くなる。
このように、レジストの粘度とウエハ回転時の回転数を適切に選択することにより、チャネル３８におけるレジスト膜８０の膜厚ｂと導波路リッジ４０の頂部上または電極パッド基台４２の頂部上におけるレジスト膜８０の膜厚ｃとの関係を所望の関係、すなわちｂ＞ｃ、に設定することができる。図６はこの工程の結果を示している。
次に図７を参照して、レジスト膜８０の表面から一様にレジストを除去し、すなわちエッチバックし、チャネル３８のレジスト膜は残しながら導波路リッジ４０の頂部上および電極パッド基台４２の頂部上におけるレジスト膜８０を完全に除去し、レジストパターン７６の上表面および側面とｐ−ＧａＮ層７４の側面とを覆うＳｉＯ２膜７８を露呈させたレジストパターン８２を形成する。
このエッチバックは、例えばＯ２プラズマを用いたドライエッチングにより行われる。
なお、この実施の形態の場合、ドライエッチングは、レジストパターン８２の表面の高さがｐ−ＧａＮ層７４の下面と同程度の高さになるように行われている。
しかしレジストパターン８２のレジスト膜の表面の高さは、導波路リッジ４０上に残されたレジストパターン７６の上表面の高さとチャネル３８にレジスト膜８０が少し残る程度、つまりチャネル３８底部のＳｉＯ２膜７８の表面をすこし越える高さとの間にあればよい。言い換えればレジストパターン７６の表面の高さ未満の高さを有するレジスト膜でチャネル３８の底面が一様に埋設されておればよい。図７はこの工程の結果を示している。
次に図８を参照して、レジストパターン８２をマスクとして、露呈したＳｉＯ２膜７８をＣＦ４を用いたドライエッチングにより除去する。すなわちレジストパターン８２の覆われたチャネル３８の側面及び底部のＳｉＯ２膜７８を残しつつ、導波路リッジ４０の頂部上および電極パッド基台４２の頂部上に配設されたレジストパターン７６の上表面および側面とｐ−ＧａＮ層７４の側面とに配設されたＳｉＯ２膜７８を完全に除去し、導波路リッジ４０の頂部上および電極パッド基台４２の頂部上に配設されたレジストパターン７６を完全に露呈させる。
この実施の形態ではｐ−ＧａＮ層７４の側面をも露呈させ、開口部４４ａをＳｉＯ２膜７８に形成する。
またこの実施の形態ではドライエッチングによりＳｉＯ２膜７８を除去したが、バッファードフッ酸等をエッチャントとして使用するウエットエッチングにより行ってもよい。
この工程においては、ＳｉＯ２膜７８の開口４４ａを形成する際にドライエッチングを使用しているが、レジストパターン７６によりｐ−ＧａＮ層７４を保護している。このために導波路リッジ４０の頂部のｐ−ＧａＮ層７４にドライエッチングによる損傷が発生しない。
特にｐ−ＧａＮ層７４にドライエッチングによる損傷が発生した場合、これをウエットエッチングにより除去することが困難であるので、ＧａＮ系材料を用いたＬＤの導波路リッジに於いて、導波路リッジを覆う絶縁膜の開口形成に際して、導波路リッジの頂部にドライエッチングによる損傷を防ぐことができることは重要なことである。
ＬＤ１０として完成したときに、コンタクト層３６にドライエッチングによる損傷が発生していないので、ドライエッチングによる損傷に起因するコンタクト抵抗の増加が抑制される。延いてはＬＤ１０の歩留まりを高くすることができる。
次に図９を参照して、レジストパターン７６とレジストパターン８２とを有機溶剤を用いたウエットエッチングにより、除去する。このためレジストパターン７６の除去に際しても、導波路リッジ４０の頂部のｐ−ＧａＮ層７４にドライエッチングによる損傷が発生しない。
なおこの実施の形態ではレジストパターン７６とレジストパターン８２とを有機溶剤を用いたウエットエッチングにより、除去しているが、Ｏ２により行ってもよい。また、硫酸と過酸化水素水との混合液を用いたウエットエッチングにより除去してもよい。図９はこの工程の結果を示している。
次に、図１０を参照して、導波路リッジ４０の頂部にｐ側電極４６を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ４０の最上層であるｐ−ＧａＮ層７４の上表面、導波路リッジ４０の側壁およびチャネル３８底部の一部を開口したレジストパターン（図示せず）を形成し、このレジストパターン上に金ガリウム（ＡｕＧａ）、金（Ａｕ）、白金（Ｐｔ）およびＡｕを順次積層することにより形成され積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、ｐ側電極４６を形成する。
導波路リッジ４０の頂部のｐ−ＧａＮ層７４の上表面はＳｉＯ２膜７８に覆われることなく開口部４４ａにより完全に露呈しているので、このｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。従って、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。
またチャネル３８の両側面を被覆するＳｉＯ２膜７８の上端はｐ−ＧａＮ層７４の下面と同程度の高さになっている。このためにｐ側電極４６はｐ−ＧａＮ層７４の上表面だけではなく両側面にも密接し、ｐ−ＧａＮ層７４との接触面積を広くしているので、接触抵抗の増大を抑制することに一層寄与している。図１０はこの工程の結果を示している。
次に、第２シリコン酸化膜４８を形成する。
図１１を参照して、まずウエハ全面にレジストを塗布し、写真製版工程によりｐ側電極４６上を除く部分、すなわち電極パッド基台４２の上表面、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部に開口を有するレジストパターン（図示せず）を形成し、ウエハ全面に厚みが１００ｎｍのＳｉＯ２膜を蒸着により形成し、リフトオフ法によりｐ側電極４６上に形成されたレジスト膜とこのレジスト膜の上に形成されたＳｉＯ２膜とを除去する。これによりＳｉＯ２膜で形成された第２シリコン酸化膜４８を形成する。図１１はこの工程の結果を示している。
この場合の絶縁膜としてはＳｉＯ２の他に、ＳｉＯｘ（０＜ｘ＜２）、ＳｉＮ、ＳｉＯＮ，ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、Ｎｂ２Ｏ５などが使用できる。
最後に、図１２を参照して、ｐ側電極４６、チャネル３８及び第２シリコン酸化膜４８上に真空蒸着法によりＴｉ、Ｐｔ，及びＡｕからなる金属膜を積層し、パッド電極５０が形成される。図１２はこの工程の結果を示している。
変形例１
図１３〜１５はこの発明に係るＬＤのもう一つの製造方法の各製造工程を示すＬＤの一部断面図である。
先に説明したＬＤの各製造工程のうち、図１〜図５までの工程は、この変形例においても同じである。先の説明の図６及び図７の工程の代替として図１３〜図１５の工程が使用される。
先の図５の工程において、エッチングに使用したレジストパターン７６を残したまま、ＳｉＯ２膜７８により導波路リッジ４０の頂部および電極パッド基台４２上に残されたレジストパターン７６の上表面及び側面、チャネル３８の底面及び側面内部の表面が覆われた後、図１３を参照して、ウエハ全面に熱可塑性を有する樹脂、例えばノボラック樹脂を主成分とするフォトレジストを塗布し、導波路リッジ４０に隣接するチャネル３８においてレジスト膜９０の表面が導波路リッジ４０頂部上のＳｉＯ２膜７８の上面とほぼ同じ高さを有するレジスト膜９０を形成する。
この実施の形態ではチャネル３８におけるレジスト膜９０の層厚ｄ、すなわちチャネル３８の底部に配設されたＳｉＯ２膜７８の表面からレジスト膜９０の表面までの高さｄが、例えば５００ｎｍ（０．５μｍ）にレジストパターン７６の厚みを加えた程度の寸法である。
この場合、チャネル３８におけるレジスト膜９０の層厚ｄを正確に制御したレジスト膜９０の製造方法は、既に説明した図６におけるレジスト膜８０の形成方法と同様に、レジストの粘度とウエハ回転時の回転数を適切に選択することにより、チャネル３８部分におけるレジスト膜９０の膜厚ｄを所望の値に設定することができる。図１３はこの工程の結果を示している。
次に、図１４を参照して、レジスト膜９０に写真製版工程を用いて、チャネル３８の底面のＳｉＯ２膜７８上の一部にレジスト膜９０を残し、チャネル３８内において所定の間隔ｅを形成することにより、レジスト膜９０と導波路リッジ４０の側壁上のＳｉＯ２膜７８との間およびレジスト膜９０と電極パッド基台４２の側壁上のＳｉＯ２膜７８との間を離隔するとともに、導波路リッジ４０頂部および電極パッド基台４２頂部におけるＳｉＯ２膜７８表面を一様に露呈させたレジストパターン９２を形成する。図１４はこの工程の結果を示す。
次に、図１５を参照して、半導体積層構造の上にレジストパターン９２が形成されたウエハを熱処理、例えば大気中で１４０℃の温度を保って１０分間加熱することにより、レジストパターン９２のフォトレジストが流動化する。これによりチャネル３８内においてレジストが導波路リッジ４０の側壁上および電極パッド基台４２の側壁上のＳｉＯ２膜７８と密着し、間隔ｅがなくなる。すなわちレジスト膜とチャネル３８内の側壁上のＳｉＯ２膜７８とを密着させることによりレジスト膜の表面の高さが低下する。これによりチャネル３８のレジスト膜は残しながらレジストパターン７６の上表面および側面とｐ−ＧａＮ層７４の側面とを覆うＳｉＯ２膜７８を露呈させたレジストパターン、つまり図７におけるレジストパターン８２と同等のレジストパターンを形成する。
この工程により形成されたレジストパターン８２のチャネル３８内に配設されたレジスト膜表面の高さ位置ｆは、図７の説明に於いて記載したのと同様に、レジストパターン８２の表面の高さがｐ−ＧａＮ層７４の下面と同程度の高さになるように設定される。
そして、このためには、この工程における熱処理の前後において、レジスト膜の体積変化がないとした場合には、図１４のチャネル３８におけるレジストパターン９２の断面積と図１５のチャネル３８におけるレジストパターン８２の断面積とが等しいとして、所望のｆ値が得られるように間隔ｅを設定する必要がある。
なお、図１４においてレジストパターン９２の間隔ｅをチャネル３８内のレジスト膜の両側に設けているが、所望のｆ値が得られるように間隔ｅが設定されるのであれば、間隔ｅが片側に設けられてもかまわない。図１５はこの工程の結果を示している。
この工程以降の工程は、先に説明した図８以降の工程と同じである。
この実施の形態１のＬＤ１０の製造方法は、ｎ−ＧａＮ基板１２上に形成した半導体積層構造の表面上にレジストを塗布し、導波路リッジに対応したストライプ状のレジストパターン７６を形成し、このレジストパターン７６をマスクとして、ドライエッチングにより導波路リッジ４０を形成し、レジストパターン７６を導波路リッジ４０の表面上に残したまま、導波路リッジ４０とチャネル３８との表面上にＳｉＯ２膜７８を形成し、導波路リッジ４０の頂部上のＳｉＯ２膜７８を露呈し導波路リッジ頂部のｐ−ＧａＮ層７４の下面と同程度の高さの表面を有しチャネル３８のＳｉＯ２膜７８を埋設したレジストパターン８２を形成し、次いでレジストパターン８２をマスクとしてドライエッチングによりＳｉＯ２膜７８を除去し導波路リッジ４０の表面上に残されたレジストパターン７６を露呈させ導波路リッジ４０の頂部においてはＳｉＯ２膜７８に確実に開口部４４ａを形成し、露呈した導波路リッジ頂部のレジストパターン７６とレジストパターン８２とを有機溶媒を用いたウエットエッチングにより除去し、導波路リッジ４０頂部のｐ−ＧａＮ層７４の上にｐ側電極４６を形成する。
このＬＤの製造方法においては、ｐ側電極４６と接触する半導体層、この場合はコンタクト層３６となるｐ−ＧａＮ層７４、の上表面がＳｉＯ２膜７８の開口部４４ａにより確実に露呈され、ｐ−ＧａＮ層７４の上表面上にＳｉＯ２膜７８が残留することがない。このためにｐ側電極４６とコンタクト層３６との接触面積が減少されることはなく動作電圧が増加しない。
さらにＳｉＯ２膜７８の開口部４４ａを形成する際にドライエッチングを使用したとしても、ｐ−ＧａＮ層７４の表面上にレジストパターン７６が残されている。このためにレジストパターン７６が保護膜として機能し、ドライエッチングによる損傷がｐ−ＧａＮ層７４に発生しない。
従ってＬＤ１０として完成したときに、コンタクト層３６にドライエッチングによる損傷が発生していないので、ドライエッチングの損傷に起因するコンタクト抵抗の増大を抑制することができ、動作電圧が増加しない。延いては簡単な工程で特性のよいＬＤ１０を歩留まりよく製造することができる。
以上のように、この発明に係る半導体光素子の製造方法は、この発明に係る半導体光素子の製造方法は、基板上に第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層が順次積層された半導体積層構造の表面上にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第１のレジストパターンを形成する工程と、第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層をその上表面側から除去し、導波路リッジとこの導波路リッジに隣接し底部に第２の半導体層の一部を残した凹部とを形成する工程と、第１のレジストパターンを導波路リッジの表面上に残したまま、導波路リッジと凹部との表面上に第１の絶縁膜を形成する工程と、導波路リッジの頂部上の第１の絶縁膜の表面を露呈し、導波路リッジ頂部の第１のレジストパターンの表面以下の高さの表面を有し、凹部の第１の絶縁膜を埋設した第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの表面上に残された第１のレジストパターンを露呈させる工程と、露呈した導波路リッジ頂部の第１のレジストパターンと第２のレジストパターンとを除去する工程と、導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むものである。
従って、この発明に係る半導体光素子の製造方法においては、第１のレジストパターンを導波路リッジの表面上に残したまま、導波路リッジと凹部との表面上に第１の絶縁膜を形成し、第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの表面上に残された第１のレジストパターンを露呈させ、露呈した導波路リッジ頂部の第１のレジストパターンと第２のレジストパターンとを除去するので、第２の半導体層と電極層とが接触面積の減少なしに接合可能となる。
さらに、第１の絶縁膜を除去する際にたとえドライエッチングを使用したとしても、導波路リッジの表面上に残された第１のレジストパターンが保護膜として機能し、第２の半導体層表面にドライエッチングによる損傷を防止することができるので、ドライエッチングに起因する第２の半導体層のコンタクト抵抗の増加を抑制することができる。延いては簡単な工程で特性のよい半導体光素子を歩留まりよくを製造することができる。
以上のように、この発明に係る半導体光素子の製造方法は、導波路リッジ頂部に電極を備えた半導体光素子の製造方法に適している。
この発明の一実施の形態に係るＬＤの断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤのもう一つの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤのもう一つの製造方法の各製造工程を示すＬＤの一部断面図である。 この発明に係るＬＤのもう一つの製造方法の各製造工程を示すＬＤの一部断面図である。
符号の説明
１２ ｎ型ＧａＮ基板、 １６ 第１ｎ−クラッド層、 １８ 第２ｎ−クラッド層、 ２０ 第３ｎ−クラッド層、 ２６ 活性層、 ３４ ｐ−クラッド層、 ３６ コンタクト層、 ７６ レジストパターン、 ４０ 導波路リッジ、 ７８ ＳｉＯ２膜、 ８２ レジストパターン、 ４６ ｐ側電極。

Claims (4)

  1. 基板上に第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層が順次積層された窒化物系半導体積層構造の表面上にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第１のレジストパターンを形成する工程と、
    第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層をその上表面側から除去し、導波路リッジとこの導波路リッジに隣接し底部に第２の半導体層の一部を残した凹部とを形成する工程と、
    第１のレジストパターンを導波路リッジの表面上に残したまま、導波路リッジと凹部との表面上に第１の絶縁膜を形成する工程と、
    導波路リッジの頂部上の第１の絶縁膜の表面を露呈し、導波路リッジ頂部の第１のレジストパターンの表面以下の高さの表面を有し、凹部の第１の絶縁膜を埋設した第２のレジストパターンを形成する工程と、
    第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの表面上に残された第１のレジストパターンを露呈させる工程と、
    露呈した導波路リッジ頂部の第１のレジストパターンと第２のレジストパターンとを除去する工程と、
    導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
    を含む半導体光素子の製造方法。
  2. 第１のレジストパターンを露呈させる工程において、第１の絶縁膜をドライエッチングにより除去することを特徴とした請求項１記載の半導体光素子の製造方法。
  3. 第１のレジストパターンと第２のレジストパターンとを除去する工程において、第１のレジストパターンと第２のレジストパターンとを液体を用いて除去することを特徴とした請求項１または２に記載の半導体光素子の製造方法。
  4. 第２のレジストパターンを形成する工程が、
    第１の絶縁膜上にレジストを塗布するとともに、導波路リッジに隣接する凹部のレジスト膜の膜厚が導波路リッジ頂部のレジスト膜の膜厚よりも厚いレジスト膜を形成する工程と、
    このレジスト膜の表面から一様にレジストを除去し、導波路リッジに隣接する凹部のレジスト膜を残しながら導波路リッジ頂部上の第１の絶縁膜を露呈させる工程と、
    を含むことを特徴とした請求項１乃至３のいずれか１項に記載の半導体光素子の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4483728B2 (ja) * 2005-07-19 2010-06-16 住友電気工業株式会社 半導体光デバイスの製造方法
JP4912386B2 (ja) * 2008-11-26 2012-04-11 シャープ株式会社 ＩｎＧａＮ層の製造方法
JP2010147117A (ja) * 2008-12-17 2010-07-01 Mitsubishi Electric Corp 窒化物半導体装置の製造方法
JP2010205829A (ja) * 2009-03-02 2010-09-16 Mitsubishi Electric Corp 半導体発光素子及びその製造方法
JP2011165869A (ja) * 2010-02-09 2011-08-25 Mitsubishi Electric Corp 半導体発光素子及びその製造方法
WO2015108089A1 (ja) * 2014-01-16 2015-07-23 株式会社トクヤマ 紫外発光ダイオードおよび紫外線光源
WO2018043763A1 (en) 2016-09-02 2018-03-08 Kyushu University, National University Corporation Continuous-wave organic thin-film distributed feedback laser and electrically driven organic semiconductor laser diode
JP6404890B2 (ja) * 2016-11-24 2018-10-17 日機装株式会社 半導体発光素子の製造方法
EP3580821A4 (en) 2017-02-07 2021-01-13 Kyushu University, National University Corporation CURRENT INJECTION ORGANIC SEMICONDUCTOR LASER DIODE AND ITS PRODUCTION PROCESS, AND PROGRAM
DE112017007590B4 (de) * 2017-05-29 2023-05-04 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP6406477B1 (ja) * 2017-11-17 2018-10-17 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02205319A (ja) 1989-02-03 1990-08-15 Canon Inc 半導体素子の製造方法
JP4639571B2 (ja) 1998-02-17 2011-02-23 日亜化学工業株式会社 窒化物半導体レーザ素子およびその製造方法
TW417320B (en) 1998-06-18 2001-01-01 Ind Tech Res Inst Self-aligned method for fabricating a ridge-waveguide semiconductor laser diode
JP3716622B2 (ja) 1998-06-19 2005-11-16 ソニー株式会社 半導体レーザ
JP3031415B1 (ja) 1998-10-06 2000-04-10 日亜化学工業株式会社 窒化物半導体レーザ素子
JP2000138416A (ja) * 1998-10-30 2000-05-16 Furukawa Electric Co Ltd:The リッジ型半導体素子の作製方法
JP4040192B2 (ja) * 1998-11-26 2008-01-30 ソニー株式会社 半導体発光素子の製造方法
JP2000340880A (ja) 1999-05-31 2000-12-08 Fuji Photo Film Co Ltd 半導体レーザおよびその作製方法
TW443019B (en) * 2000-02-18 2001-06-23 Ind Tech Res Inst Self-aligned manufacturing method and the structure of ridge-waveguide semiconductor laser
JP2002171028A (ja) 2000-11-30 2002-06-14 Nichia Chem Ind Ltd レーザ素子
JP3605040B2 (ja) 2001-01-12 2004-12-22 三洋電機株式会社 半導体発光素子およびその製造方法
JP2002335048A (ja) 2001-03-06 2002-11-22 Sony Corp 窒化物系半導体レーザ素子及びその製造方法
AU2003227230A1 (en) 2002-04-04 2003-10-20 Sharp Kabushiki Kaisha Semiconductor laser device
JP4383753B2 (ja) 2003-02-19 2009-12-16 日亜化学工業株式会社 窒化物半導体素子の製造方法及び窒化物半導体素子
JP2005033021A (ja) 2003-07-04 2005-02-03 Sumitomo Electric Ind Ltd 半導体光素子及びその製造方法
JP4200892B2 (ja) * 2003-12-18 2008-12-24 ソニー株式会社 半導体発光装置の製造方法
KR20060055696A (ko) 2004-11-18 2006-05-24 삼성전기주식회사 반도체 레이저 제조방법
JP4091647B2 (ja) * 2006-07-21 2008-05-28 三菱電機株式会社 半導体光素子の製造方法
JP4105216B2 (ja) * 2006-08-04 2008-06-25 三菱電機株式会社 半導体光素子の製造方法
JP4142084B2 (ja) * 2006-10-16 2008-08-27 三菱電機株式会社 半導体光素子の製造方法
JP2008235790A (ja) * 2007-03-23 2008-10-02 Mitsubishi Electric Corp 半導体光素子の製造方法
JP2008311434A (ja) * 2007-06-14 2008-12-25 Mitsubishi Electric Corp 半導体光素子の製造方法

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