JPH02205319A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH02205319A JPH02205319A JP2554889A JP2554889A JPH02205319A JP H02205319 A JPH02205319 A JP H02205319A JP 2554889 A JP2554889 A JP 2554889A JP 2554889 A JP2554889 A JP 2554889A JP H02205319 A JPH02205319 A JP H02205319A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は光情報伝送装置に用いられる半導体素子等微小
突起部を有する半導体素子の製造方法に関するものであ
る。
突起部を有する半導体素子の製造方法に関するものであ
る。
従来、微小突起部を有する半導体素子の突起部の頂上の
絶縁膜のみを除去するプロセス工程は、マスク合わせを
伴ったアライメント法が行われていた。
絶縁膜のみを除去するプロセス工程は、マスク合わせを
伴ったアライメント法が行われていた。
また、エッチバック法が用いられていた。これを第2図
で説明する。まず突起部のピッチが3μmで、突起部の
幅が1μm、深さ2μmになるよう半導体ウェハー基材
をマスク材301を通してエツチングする(第2図b)
。
で説明する。まず突起部のピッチが3μmで、突起部の
幅が1μm、深さ2μmになるよう半導体ウェハー基材
をマスク材301を通してエツチングする(第2図b)
。
次に、マスク材をマスク材リムーバーで除去し、洗浄す
る(第2図C)。
る(第2図C)。
続いてプラズマ・CVD法等により窒化シリコン膜30
2等の絶縁膜を形成する(第2図d)。
2等の絶縁膜を形成する(第2図d)。
更に、フォトマスク材303を平坦にスピンナーコート
する(第2e)。
する(第2e)。
続いて、ドライエツチング法により突起部の頂き部のみ
が露出するまでマスク材を全体的にエツチングしく第2
図f)、さらに突起部の頂き部の絶縁膜をエツチングし
く第2図g)、最後に、突起部以外の残りのマスク材を
除去する(第2図h)。
が露出するまでマスク材を全体的にエツチングしく第2
図f)、さらに突起部の頂き部の絶縁膜をエツチングし
く第2図g)、最後に、突起部以外の残りのマスク材を
除去する(第2図h)。
しかしながら、上記従来例では、微小突起部を有する半
導体素子において突起部の頂き部のみの絶縁膜を除去す
る工程において、次のような欠点があった。
導体素子において突起部の頂き部のみの絶縁膜を除去す
る工程において、次のような欠点があった。
まず、アライメント法においては、
1)突起幅がほぼ3μm以下の場合においてウェハーと
マスクのアライメントの精度をほぼ0.5μm以下にす
る必要があるが、これを実行することは困難であり、時
間がかかるので歩留りが悪い、 2)また、突起部の頂上のみでなく、頂き部の少し下ま
で絶縁膜が除去されやすく、制御がむずかしい、 3)ウェハーをマスクとコンタクトさせるため、クエへ
−のカケ、ワレが生じやすく、ウェハーにダメージを与
え、半導体素子の寿命を短くする等、再現性が悪い、 4)更に、突起部のピッチが3μm以下の場合にはアラ
イメントの粒度上、適用不可能である、 等がある。
マスクのアライメントの精度をほぼ0.5μm以下にす
る必要があるが、これを実行することは困難であり、時
間がかかるので歩留りが悪い、 2)また、突起部の頂上のみでなく、頂き部の少し下ま
で絶縁膜が除去されやすく、制御がむずかしい、 3)ウェハーをマスクとコンタクトさせるため、クエへ
−のカケ、ワレが生じやすく、ウェハーにダメージを与
え、半導体素子の寿命を短くする等、再現性が悪い、 4)更に、突起部のピッチが3μm以下の場合にはアラ
イメントの粒度上、適用不可能である、 等がある。
エッチバック法においては、
1)突起部の頂き部だけでなく、その少し側面の絶縁膜
も除去されてしまい制御性が悪い、2)プロセス工程が
長くスルーブツトが悪い、等がある。
も除去されてしまい制御性が悪い、2)プロセス工程が
長くスルーブツトが悪い、等がある。
本発明は、微小突起部を有する半導体素子を製造するに
おいて、プロセスが容易で再現性が良い半導体素子の製
造方法を提供することを目的とし、ウェハープロセスの
歩留りを向上させ、かつ製造した半導体の長寿命化を実
現するものである。
おいて、プロセスが容易で再現性が良い半導体素子の製
造方法を提供することを目的とし、ウェハープロセスの
歩留りを向上させ、かつ製造した半導体の長寿命化を実
現するものである。
本発明は、基材上に所望のパターン状にマスク材を設け
て基材をエツチングし、該マスク材を除去しないまま基
材に絶縁膜を形成し、マスク材だけを除去するエツチン
グ法により突起の頂き部の絶縁膜をマスク材とともに除
去することを特徴とする微小突起部を有する半導体素子
の製造方法であり、とくには絶M膜を形成するときの温
度が、マスク材が発泡しない温度であることを特徴とす
る上記製造方法である。
て基材をエツチングし、該マスク材を除去しないまま基
材に絶縁膜を形成し、マスク材だけを除去するエツチン
グ法により突起の頂き部の絶縁膜をマスク材とともに除
去することを特徴とする微小突起部を有する半導体素子
の製造方法であり、とくには絶M膜を形成するときの温
度が、マスク材が発泡しない温度であることを特徴とす
る上記製造方法である。
(実施例〕
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第1図は本発明の実施例を示し、これに基づきリッジ型
半導体レーザの製造プロセスを詳細に述べる。
半導体レーザの製造プロセスを詳細に述べる。
まず、n型GaAs基板+1上に分子線エピタキシ法に
よって順次、バッファ層12としてn型GaAsを1μ
m、クラッド層13としてn型A1.、 、Gao。a
Asを2μm形成した。活性層14としてはノンドープ
GaAsを100人、Alo、 2Gao、 aAsを
30人交互にそれぞれ4回くり返し最後にGaAsを1
00人積層し、多重量子井戸構造のものを形成した。次
にクラッド層15としてP型A1.、 Gao、
Asを1.5μm、キャップ層16としてGaAsを0
.5μm形成した。
よって順次、バッファ層12としてn型GaAsを1μ
m、クラッド層13としてn型A1.、 、Gao。a
Asを2μm形成した。活性層14としてはノンドープ
GaAsを100人、Alo、 2Gao、 aAsを
30人交互にそれぞれ4回くり返し最後にGaAsを1
00人積層し、多重量子井戸構造のものを形成した。次
にクラッド層15としてP型A1.、 Gao、
Asを1.5μm、キャップ層16としてGaAsを0
.5μm形成した。
次に、上記半導体レーザーウェハー上方にストライブ状
のフォトマスク17を設け(第1図a)、それを通して
活性層の手前約0.5μm±0.2μmまで、塩素ガス
雰囲気での反応性イオンビームエツチングによりエツチ
ングした(第1図b)。
のフォトマスク17を設け(第1図a)、それを通して
活性層の手前約0.5μm±0.2μmまで、塩素ガス
雰囲気での反応性イオンビームエツチングによりエツチ
ングした(第1図b)。
次にフォトマスク17を残したまま、ポリイミドLB(
ラングミュア−プロジェット)@18を200人成膜し
たく第1図C)。続いてフォトマスク17だけを溶かす
エツチング液でリッジ頂上部のポリイミドLB膜18を
リフトオフし、電流注入域とした(1g1図d)。
ラングミュア−プロジェット)@18を200人成膜し
たく第1図C)。続いてフォトマスク17だけを溶かす
エツチング液でリッジ頂上部のポリイミドLB膜18を
リフトオフし、電流注入域とした(1g1図d)。
更に上部電極102として、Cr−Auオーミック用電
極を真空蒸着法で形成し、GaAs基板をラッピングで
100μmの厚さまで削った後、n型用オーミック用電
極 103としてへu−Ge電極を蒸着したく第1図e
)。
極を真空蒸着法で形成し、GaAs基板をラッピングで
100μmの厚さまで削った後、n型用オーミック用電
極 103としてへu−Ge電極を蒸着したく第1図e
)。
続いてP型、N型の電極のオーミックコンタクトをとる
ための熱処理を行なった後、共振面をへき開によって形
成し、スクライブで分離し、電極はワイアーボンディン
グにより取り出した。ここで、キャビティー長は300
μmである。さらに共撮画にEB蒸着法により、Al2
O,−5iO2系の高反射膜、低反射膜をそれぞれコー
ティングした。
ための熱処理を行なった後、共振面をへき開によって形
成し、スクライブで分離し、電極はワイアーボンディン
グにより取り出した。ここで、キャビティー長は300
μmである。さらに共撮画にEB蒸着法により、Al2
O,−5iO2系の高反射膜、低反射膜をそれぞれコー
ティングした。
これにより、しきい値電流が15mA以下、非点収差が
4μm以下、遠視野像の水平、方向のビーム拡がり角度
が15度を越える特性をもちかつ長寿命(室温で200
0時間以上レーザー発振可能)の半導体レーザーを得た
。
4μm以下、遠視野像の水平、方向のビーム拡がり角度
が15度を越える特性をもちかつ長寿命(室温で200
0時間以上レーザー発振可能)の半導体レーザーを得た
。
繰り返し同様な工程により半導体レーザーを形成したと
ころ、同様な特性をもつ半導体レーザーが再現性良く得
られた。
ころ、同様な特性をもつ半導体レーザーが再現性良く得
られた。
なお、上記共振面形成はへき開によっても良いし、共振
面の片面または両面にウェットエツチングプロセスまた
はドライエツチングプロセス等によって作製してもよい
。
面の片面または両面にウェットエツチングプロセスまた
はドライエツチングプロセス等によって作製してもよい
。
本発明は分布帰還型や分布反射型のレーザの製造にも有
効に適用できる。
効に適用できる。
また、本発明は、微小突起部を有するリッジ型半導体レ
ーザ素子の製造ばかりでなく、同様な突起部をもつ導波
路、光スィッチ、光変調器などの半導体素子の製造にも
適用できる。
ーザ素子の製造ばかりでなく、同様な突起部をもつ導波
路、光スィッチ、光変調器などの半導体素子の製造にも
適用できる。
更に、上記フォトマスクは多層構造でも良いし、リフト
オフは、ドライプロセス(UVアッシャ−等)によって
も同様の効果が得られる。
オフは、ドライプロセス(UVアッシャ−等)によって
も同様の効果が得られる。
また、上記LBI摸の膜厚は、〜数千人でもリフトオフ
ができる範囲なら有効である。
ができる範囲なら有効である。
更に、絶縁膜はLB膜以外の真空蒸着法で形成した高分
子膜でも良いし、スピンコードした膜でもよい。
子膜でも良いし、スピンコードした膜でもよい。
本発明において使用しつる絶縁膜材料は、次のものが挙
げられる。
げられる。
[1]ジアセチレン化合物
C11,−+CH2′)−1nCミC−G =C−+C
t12Th XO<n、 jlj<20 但しn+1>10 Xは親木基で一般的には−GODHが用いられるが−叶
、−GONI(。等も使用できる。
t12Th XO<n、 jlj<20 但しn+1>10 Xは親木基で一般的には−GODHが用いられるが−叶
、−GONI(。等も使用できる。
[11]付加重合体
1)ポリアクリル酸
6)酢酸ビニルコポリマー
2)ポリアクリル酸エステル
3)アクリル酸コポリマー
[II[]縮合重合体
1)ポリアミド
4)アクリル酸エステルコポリマー
5)ポリビニルアセテート
2)ポリカーボネート
[IV]開環重合体
1)ポリエチレンオキシド
ここでR1は水面上で単分子膜を形成しやすくするため
に導入された長鎖アルキル基で、その炭素数nは5≦n
≦30が好適である。またR5は短鎖アルキル基であり
、炭素数nは1≦n≦4が好適である。重合度mは10
0≦m≦5000が好適である。
に導入された長鎖アルキル基で、その炭素数nは5≦n
≦30が好適である。またR5は短鎖アルキル基であり
、炭素数nは1≦n≦4が好適である。重合度mは10
0≦m≦5000が好適である。
尚、上記以外でもLB法に適している有機材料、有機高
分子材料であれば、本発明に好適なのは言うまでもない
。
分子材料であれば、本発明に好適なのは言うまでもない
。
以上説明したように、本発明によれば、微小突起部のピ
ッチ幅がアライメントできない程せまい場合にも、制御
良く微小突起部の頂上の絶縁膜のみを除去でき、また、
プロセスも簡略化できる。
ッチ幅がアライメントできない程せまい場合にも、制御
良く微小突起部の頂上の絶縁膜のみを除去でき、また、
プロセスも簡略化できる。
このため、半導体装置を再現性良く製造することが可能
になり、歩留りが向上し、光情報伝送装置に極めて有効
な半導体素子が提供可能になる。
になり、歩留りが向上し、光情報伝送装置に極めて有効
な半導体素子が提供可能になる。
第1図は本発明の半導体製造方法の工程を示す図、第2
図は従来の半導体製造方法の工程を示す図である。
図は従来の半導体製造方法の工程を示す図である。
Claims (1)
- 【特許請求の範囲】 1)微小突起部を有する半導体素子の製造方法において
、基材上に所望のパターン状にマスク材を設けて基材を
エッチングし、該マスク材を除去しないまま基材に絶縁
膜を形成し、マスク材だけを除去するエッチング法によ
り突起部の頂き部の絶縁膜をマスク材とともに除去する
ことを特徴とする半導体素子の製造方法。 2)絶縁膜を形成するときの温度が、マスク材が発泡し
ない温度であることを特徴とする請求項1に記載の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2554889A JPH02205319A (ja) | 1989-02-03 | 1989-02-03 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2554889A JPH02205319A (ja) | 1989-02-03 | 1989-02-03 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02205319A true JPH02205319A (ja) | 1990-08-15 |
Family
ID=12169022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2554889A Pending JPH02205319A (ja) | 1989-02-03 | 1989-02-03 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02205319A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7585688B2 (en) | 2007-03-29 | 2009-09-08 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor optical device |
-
1989
- 1989-02-03 JP JP2554889A patent/JPH02205319A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7585688B2 (en) | 2007-03-29 | 2009-09-08 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor optical device |
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