JP4105216B2 - 半導体光素子の製造方法 - Google Patents

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Description

この発明は、半導体光素子とその製造方法に係り、特に導波路リッジ頂部に電極を備えた半導体光素子とその製造方法に関する。
近年、光ディスクの高密度化に必要である青色領域から紫外線領域におよぶ発光が可能な半導体レーザとして、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた窒化物系半導体レーザの研究開発が盛んに行われ、既に実用化している。
このような青紫色ＬＤ（以下レーザダイオードをＬＤと記載する）はＧａＮ基板上に化合物半導体を結晶成長させて形成される。
代表的な化合物半導体にはＩＩＩ族元素とＶ族元素とが結合したＩＩＩ−Ｖ族化合物半導体があり、複数のＩＩＩ族原子やＶ族原子が結合することにより様々な組成比を有する混晶化合物半導体が得られる。青紫色ＬＤに使用される化合物半導体としては、例えば、ＧａＮ，ＧａＰＮ、ＧａＮＡｓ、ＩｎＧａＮ，ＡｌＧａＮなどがある。
導波路リッジ型のＬＤは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。通常この絶縁膜は例えばシリコン酸化膜やシリコン窒化膜が使用される。
従来の赤色ＬＤにおいて使用されるコンタクト層の材料、例えばＧａＡｓ等では、コンタクト抵抗が比較的低いので、Ｔｉを電極材料として使用することができた。Ｔｉはシリコン酸化膜やシリコン窒化膜に対して良好な密着性を有しているので、電極層の剥離は特に問題にはならなかった。
また導波路リッジを覆う絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成され、開口も同工程で形成される。リフトオフ法ではコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層とコンタクト層の接触面積がコンタクト層の全表面積よりも小さくなる。
従来の赤色ＬＤにおいて使用されるコンタクト層の材料、例えばＧａＡｓ等では、コンタクト抵抗が比較的低いので、リフトオフ法によって生じる接触面積の減少がコンタクト抵抗を大きく増加させることはなく、ＬＤの動作電圧の上昇に大きき影響することはなかった。
しかしながら青紫色ＬＤの場合コンタクト層に使用される材料が、ＧａＮ等であり、材料のコンタクト抵抗が比較的高く、さらにＴｉとＧａＮとのコンタクト抵抗も高いために電極材料としてＴｉを使用することができず、Ｎｉ、Ｐｔ，Ａｕ等が使用されるが、シリコン酸化膜やシリコン窒化膜に対して良好な密着性を得ることができなかった。
このために電極層と絶縁膜との間で剥離が発生し、これが基になって電極層とコンタクト層とが剥離するなど、信頼性が低下する場合があった。
さらに場合によっては電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色ＬＤの動作電圧を高める結果となっていた。
これに対して絶縁膜とパッド電極あるいは電極との密着性を向上させパッド電極或いは電極の剥がれを防止しうる半導体レーザ素子を開示した公知例には次のようなものがある。
窒化物半導体レーザ素子において次のように開示されている。
リッジ部を埋め込む埋込絶縁膜２２０上にＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅｓ）膜が形成され、その上にＮｉ系のｐ電極２３０が形成されている。埋込絶縁膜２２０とｐ電極２３０の界面にＩＴＯ膜２６０が介在しているので両者の密着性が良好になっている。ｐ電極２３０はＮｉ膜２３１、Ａｕ膜２３２及びＩＴＯ膜２６０が順に蒸着、またはスパッタにより成膜されたＮｉ／Ａｕ／ＩＴＯ構造、あるいは、Ｎｉ膜及びＩＴＯ膜が順に蒸着、またはスパッタにより成膜されたＮｉ／ＩＴＯ構造を有する。そしてｐパッド電極はＩＴＯ膜２５１、Ｐｔ膜２５２およびＡｕ膜２５３が順に蒸着、またはスパッタにより成膜されたＩＴＯ／Ｐｔ／Ａｕ構造を有しており、ｐ電極２３０とｐパッド電極２５０の界面にはＩＴＯ膜２３３，２５１が介在している（例えば、特許文献１、［００５５］〜［００５７］、及び図３ 参照）。
もう一つの公知例では、窒化物半導体レーザ素子において、共振面を劈開により形成する際の劈開性がよく、接着性が良好なｐパッド電極が開示されている。このｐパッド電極は、リッジ形状のストライプ長さと同一の長さでｐ電極全面を覆って形成された金属を含む第１の薄膜層と、該第１の薄膜層上にストライプ長さより短い長さで形成された金属を含む第２の薄膜層とから構成されている。第１の薄膜層の材料は、Ｎｉ，Ｔｉ，Ｃｒ，Ｗ，およびＰｔで、第２の薄膜層はＡｕおよびＡｌであると記載されている（例えば、特許文献２、［０００７］、［００１６］〜［００２１］、図１、及び図２ 参照）。
またもう一つの公知例では、リッジ型半導体レーザにおいて、リッジを覆うようにしてＳｉＯ２絶縁膜を形成し、ＳｉＯ２絶縁膜を選択的に除去し露呈させたコンタクト層の上にＴｉ／Ｐｔ／Ａｕアノード電極を形成することが開示されている（例えば、特許文献３、［００４１］、［００４２］、及び図２ 参照）。
特開２００５−３５４０４９号公報 特開２０００−２２２７２号公報 特開２００５−１６６９９８号公報
従来の半導体レーザのリッジ部においては、埋込絶縁膜とｐ電極の界面にＩＴＯ膜を介在させ両者の密着性を向上させているが、ＩＴＯ／Ｐｔ／Ａｕ構造を有するｐパッド電極との密着性をよくするために、ｐ電極としてＮｉ／Ａｕ／ＩＴＯ構造を有している。
ＩＴＯは組成比の制御が困難で、歩留まりよく安定した特性を有するＩＴＯを得ることが難しく、低いコンタクト抵抗を安定的に確保できない場合がある。
従って安定的に特性の揃ったデバイスを歩留まりよく製造するのが困難であり、またコンタクト抵抗が高くなり、青紫色ＬＤの動作電圧を高める結果となっていた。
この発明は上記の問題点を解決するためになされたもので、第１の目的は金属電極層の剥離を防止できるとともに、コンタクト抵抗の上昇を抑制できる半導体光素子を構成することにより、信頼性が高く動作電圧の低い半導体光素子を提供することであり、第２の目的は、信頼性が高く動作電圧の低い半導体光素子を簡単な工程により製造するための製造方法を提供することである。
この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、
この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、
この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１のシリコン酸化膜を形成する工程と、
第１のシリコン酸化膜の上に、Ｔｉ、ＴｉＷ、Ｎｂ、Ｔａ，Ｃｒ、Ｍｏのいずれかの金属もしくは前記金属のいずれかの窒化物により形成され上記第１のシリコン酸化膜と接触する第１密着膜を含む密着層を形成する工程と、
導波路リッジ頂部に形成された密着層の表面が露呈するとともに、導波路リッジに隣接する凹部の密着層を、導波路リッジの頂部表面よりも高くかつ導波路リッジ頂部上の密着層表面よりも低い表面を有するレジスト膜により埋設した第２のレジストパターンを形成する工程と、
第２のレジストパターンをマスクとしてエッチングにより密着層および第１のシリコン酸化膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、
露呈した導波路リッジの第２の半導体層および密着層の表面それぞれと接触するＡｕを含む材料により金属電極層を形成する工程と、を含むものである。
この発明に係る製造方法による半導体光素子においては、金属電極層が開口部を介して導波路リッジ頂部の第２の半導体層に密着されるとともに、この金属電極層の一部が第１の絶縁膜と強固に密着された密着層を介して第１の絶縁膜上に強固に固着される。このために金属電極膜の剥離が防止されるとともに金属電極層のコンタクト抵抗が低いので半導体光素子の動作電圧を低く保持することができる。
以下の実施の形態においては、半導体光素子として、例えば青紫色ＬＤを例にして説明するが、青紫色ＬＤに限らず、赤色ＬＤなど半導体光素子全般に適用して同様の効果を奏する。したがって、半導体積層構造を形成する各材料は、窒化物系半導体に限らず、ＩｎＰ系材料やＧａＡｓ系材料も含まれる。また、基板はＧａＮ基板に限らず、ＩｎＰ，ＧａＡｓ，Ｓｉ，ＳｉＣなどのその他の半導体基板や、サファイア基板などの絶縁基板であってもよい。
実施の形態１．
図１は、この発明の一実施の形態に係る半導体ＬＤの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図１において、このＬＤ１０は導波路リッジ型の青紫色ＬＤで、ｎ型ＧａＮ基板１２（以下、“ｎ型”を“ｎ−”と、また“ｐ型”を“ｐ−”、特に不純物がドーピングされていないアンドープの場合は“ｉ−”と表記する）の一方主面であるＧａ面上にｎ−ＧａＮで形成されたバッファ層１４、このバッファ層１４の上にｎ−ＡｌＧａＮで形成された第１の半導体層としての、例えば第１ｎ−クラッド層１６，第２ｎ−クラッド層１８，および第３ｎ−クラッド層２０が形成され、この第３ｎクラッド層２０の上にｎ−ＧａＮで形成されたｎ側光ガイド層２２、ＩｎＧａＮで形成されたｎ側ＳＣＨ（Separate Confinement Heterostructure）層２４、および活性層２６が順次積層されている。
この活性層２６の上にＩｎＧａＮで形成されたｐ側ＳＣＨ層２８、ｐ−ＡｌＧａＮで形成された電子障壁層３０、ｐ−ＧａＮで形成されたｐ側光ガイド層３２、ｐ−ＡｌＧａＮで形成されたｐ−クラッド層３４、及びｐ−ＧａＮで形成されたコンタクト層３６が順次積層されている。第２の半導体層としては、この実施の形態では、ｐ−クラッド層３４とコンタクト層３６とを含んでいる。しかし場合によって第２の半導体層は１層であっても３層以上であってもかまわない。
この実施の形態において半導体積層構造３７は、例えばバッファ層１４、第１ｎ−クラッド層１６，第２ｎ−クラッド層１８，第３ｎ−クラッド層２０、ｎ側光ガイド層２２、ｎ側ＳＣＨ層２４、活性層２６、ｐ側ＳＣＨ層２８、電子障壁層３０、ｐ側光ガイド層３２、ｐ−クラッド層３４、およびコンタクト層３６により構成されている。
コンタクト層３６およびｐ−クラッド層３４に凹部としてのチャネル３８を形成することにより、コンタクト層３６およびコンタクト層３６と接する上面側のｐ−クラッド層３４の一部が導波路リッジ４０を形成している。
導波路リッジ４０はＬＤ１０の共振器端面となる劈開端面の幅方向の中央部分に配設され、共振器端面となる両端面の間に延在している。この導波路リッジ４０はその長手方向の寸法、即ち共振器長は１０００μｍで、その長手方向に直交する方向のリッジ幅が数μｍ〜数十μｍで、例えばこの実施の形態では１．５μｍである。
またチャネルの幅はこの実施の形態では１０μｍである。チャネル３８を介して導波路リッジ４０の両外側に形成された台状部は、例えば電極パッド基台４２である。
また導波路リッジ４０の深さ、即ちチャネル３８の底面からの高さは、たとえば０．５μｍである。
導波路リッジ４０の側壁および電極パッド基台４２の側壁を含むチャネル３８の両側面及び底面は、第１の絶縁膜としての第１シリコン絶縁膜４４により被覆されている。この第１シリコン絶縁膜４４は、例えば膜厚が２００ｎｍのＳｉＯ２膜で形成されている。
第１シリコン絶縁膜４４の上には、第１シリコン絶縁膜４４を覆って導波路リッジ４０の側壁および電極パッド基台４２の側壁を含むチャネル３８の両側面及び底面に密着層４５が配設されている。
密着層４５は、第１シリコン絶縁膜４４上に密着して配設された膜厚が３０ｎｍのＴｉ膜である第１密着膜４５ａとこの第１密着膜４５ａの上に形成された層厚が４０ｎｍのＡｕ膜である第２密着膜４５ｂとから構成されている。
第１密着膜４５ａとしては、ＴｉのほかＴｉＷ、Ｎｂ、Ｔａ、Ｃｒ、及びＭｏのいずれかの金属もしくはこれらの金属のいずれかの窒化膜により形成され、第２密着膜４５ｂはＡｕを含む金属により形成されている。
なおこの第１シリコン絶縁膜４４および密着層４５はコンタクト層３６の上表面には形成されておらず、第１シリコン絶縁膜４４および密着層４５が有する開口部４４ａはコンタクト層３６の上表面全体を露呈させている。
コンタクト層３６の上面にはコンタクト層３６と接して電気的に接続された金属電極層としてのｐ側電極４６が配設されている。ｐ側電極４６は真空蒸着法により、密着層４５側から層厚６０ｎｍのＡｕＧａ膜、層厚３０ｎｍのプラチナ（Ｐｔ）膜および層厚８０ｎｍのＡｕ膜を順次積層することにより形成されるＡｕＧａ／Ｐｔ／Ａｕ構造、もしくは密着層４５側から層厚６０ｎｍのＡｕ膜、層厚３０ｎｍのプラチナ（Ｐｔ）膜および層厚８０ｎｍのＡｕ膜を順次積層することにより形成されるＡｕ／Ｐｔ／Ａｕ構造をなしている。
このｐ側電極４６はコンタクト層４４の上面と密着しさらに一部が導波路リッジ４０の側壁およびチャネル３８底部の一部上に形成された密着層４５の上に延在している。
上記材料で構成される第１密着膜４５ａは、ＳｉＯ２膜の第１シリコン絶縁膜４４と密着性がよく、またこの第１密着膜４５ａと第２密着膜４５ｂはまた密着性がよいので、密着層４５は第１シリコン絶縁膜４４と強固に密着している。
ｐ側電極４６は下層側からＡｕＧａ膜／Ｐｔ膜／Ａｕ膜の構成であるので、密着層４５の第２密着膜４５ｂ（Ａｕ膜）とｐ側電極４６とは同様のＡｕ系の金属膜が接しているために、強固に密着している。従ってｐ側電極４６は密着層４５を介して第１シリコン絶縁膜４４と強固に密着され、ｐ側電極４６の剥離が起きにくくなっている。このためＬＤ１０の信頼性が高くなる。
さらにｐ側電極４６はＡｕＧａ膜／Ｐｔ膜／Ａｕ膜という金属膜により構成されているので、抵抗値が低くかつコンタクト層３６とのコンタクト抵抗を低くすることができる。従って半導体ＬＤ１０の動作電圧の上昇を抑制することができる。
また密着層４５は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的行うことができる。このため密着層４５はＩＴＯ膜に比べて安定的に形成され、高い信頼性を確保することができる。
なお、この実施の形態では、密着層４５はＴｉ膜である第１密着膜４５ａとＡｕ膜である第２密着膜４５ｂとから構成されているが、第１密着膜４５ａのみで構成されていてもかまわない。
また、電極パッド基台４２上表面上、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部との上に配設された密着層４５表面上には、例えばＳｉＯ２で形成された第２シリコン絶縁膜４８が配設されている。
ｐ側電極４６の表面上にはｐ側電極４６と密着してパッド電極５０が配設される。この電極パッド５０は、両側のチャネル３８内部のｐ側電極４６、第１シリコン絶縁膜４４、およに第２シリコン絶縁膜４８の上に配設され、さらに電極パッド基台４２上表面に配設されている第２シリコン絶縁膜４８の上にまで延在している。 パッド電極５０は下層側からＴｉ、ＰｔおよびＡｕを順次積層して構成されている。
ｎ−ＧａＮ基板１２の裏面には、真空蒸着法によりＴｉおよびＡｕ膜を順次積層することにより形成されたｎ側電極５２が配設されている。
このＬＤ１０においては、ｎ型不純物としてシリコン（Ｓｉ）が、ｐ型不純物としてはマグネシウム（Ｍｇ）がドープされている。
ｎ−ＧａＮ基板１２は層厚が５００−７００ｎｍ程度である。またバッファ層１４は層厚が１μｍ程度である。第１ｎ−クラッド層１６は層厚が４００ｎｍ程度で、例えばｎ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、第２ｎ−クラッド層１８は層厚が１０００ｎｍ程度で、例えばｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎにより形成され、第３ｎ−クラッド層２０は層厚が３００ｎｍ程度で、例えばｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層により形成される。
ｎ側光ガイド層２２の層厚は、例えば８０ｎｍである。ｎ側ＳＣＨ層２４は膜厚は３０ｎｍでｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
活性層２６は、ｎ側ＳＣＨ層２４に接して配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ａとウエル層２６ａの上に配設されたｉ−Ｉｎ０．０２Ｇａ０．９８Ｎのからなる層厚が８ｎｍのバリア層２６ｂとこのバリア層２６ｂの上に配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ｃとから構成される２重量子井戸構造である。
活性層２６のウエル層２６ｃの上に、これと接して配設されたｐ側ＳＣＨ層２８は膜厚は３０ｎｍで、ｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
電子障壁層３０は層厚が２０ｎｍ程度で、ｐ−Ａｌ０．２Ｇａ０．８Ｎにより形成される。ｐ側光ガイド層３２は層厚が１００ｎｍ、ｐ−クラッド層３４は層厚が５００ｎｍ程度でｐ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、コンタクト層３６の層厚は２０ｎｍである。
次にＬＤ１０の製造方法について説明する。
図２〜図１３はこの発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
この製造工程においては、ｎ−ＧａＮ基板１２とこの上に順次積層されたｐ側光ガイド層３２までの各層は製造工程において特に変化がないので、各図から省略され、ｐ側光ガイド層３２の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したＧａＮ基板１２上に有機金属化学気相成長法（以下、ＭＯＣＶＤ法という）により、例えば１０００℃の成長温度でバッファ層１４としてのｎ−ＧａＮ層を形成する。
次いで、第１ｎ−クラッド層１６としてのｎ−Ａｌ０．０７Ｇａ０．９３Ｎ層、第２ｎ−クラッド層１８としてのｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎ層、第３ｎ−クラッド層２０としてのｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層、ｎ側光ガイド層２２としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、ｎ側ＳＣＨ層２４としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とが順次形成され、この上に活性層２６を構成するウエル層２６ａとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とバリア層２６ｂとしてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とウエル層２６ｃとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とが順次形成される。
次いで活性層２６の上にｐ側ＳＣＨ層２８としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、電子障壁層３０としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層、ｐ側光ガイド層３２としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層７０、ｐ−クラッド層３４としてのｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２、およびコンタクト層３６としてのｐ−ＧａＮ層７４が順次積層され、このような半導体積層構造３７を有するウエハが形成される。
図２はこの工程の結果を示している。
次に図３を参照して、結晶成長が終了したウエハ全面に、レジストを塗布し、写真製版工程により、導波路リッジ４０の形状に対応した部分７６ａにレジストを残し、チャネル３８の形状に対応した部分７６ｂのレジストを除去した第１のレジストパターンとしてのレジストパターン７６を形成する。この結果が図３である。この実施の形態では導波路リッジ４０の形状に対応した部分７６ａの幅は１．５μｍ、チャネル３８の形状に対応した部分７６ｂの幅は１０μｍである。
次に図４を参照して、レジストパターン７６をマスクとして、ＲＩＥ（Reactive Ion Etching）により、ｐ−ＧａＮ層７４とこのｐ−ＧａＮ層７４に接するｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の上面側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。この場合のエッチング深さａはこの実施の形態ではａ＝５００ｎｍ（０．５μｍ）である。チャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２が形成される。図４はこの工程の結果を示している。
次に図５を参照して、先のエッチングに使用したレジストパターン７６を有機溶剤等を用いて除去する。このときのチャネル３８の深さ、即ち導波路リッジ４０の高さはエッチング深さａに等しく、５００ｎｍ（０．５μｍ）である。またこの工程で電極パッド基台４２となる部分も形成される。図５はこの工程の結果を示している。
次に、図６を参照して、次にウエハ全面にＣＶＤ法、あるいは真空蒸着法、あるいはスパッタリング法等を使用し、例えば膜厚が０．２μｍの第１の絶縁膜としての第１シリコン絶縁膜４４となるＳｉＯ２膜７８を形成する。さらにＳｉＯ２膜７８と同様の成膜方法によりＳｉＯ２膜７８を覆って、膜厚が３０ｎｍの第１密着膜４５ａとしてのＴｉ膜とこのＴｉ膜の上に形成された層厚が４０ｎｍの第２密着膜４５ｂとしてのＡｕ膜とからなる密着層４５を形成する。
なお以下の図においてもＴｉ膜とＡｕ膜とを合わせて密着層４５として説明する。
ＳｉＯ２膜７８および密着層４５は導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面を覆う。図６はこの工程の結果を示している。
次に図７を参照して、ウエハ全面にフォトレジストを塗布し、導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜の膜厚ｃよりもチャネル３８におけるレジスト膜の膜厚ｂが厚くなるようにレジスト膜８０を形成する。例えばｂ＝０．８μｍ、ｃ＝０．４μｍ程度になるようにレジスト膜８０を形成する。
図７においては、チャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいるように記載しているが、レジスト膜の表面が一様に平らに形成できれば、自ずとｂ＞ｃが満足される。
しかし図７に描くようにチャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいたとしても、ｂ＞ｃが満足されていれば、レジスト膜８０の表面の形状はどのようであってもかまわない。
通常フォトレジストはスピンコート法を用いて塗布する。すなわちレジストをウエハ上に滴下し、ウエハを自転させることにより均一な膜厚にする。
そしてフォトレジストの粘度および滴下量、ウエハ回転時の回転数及び回転時間を適切な値にすることにより、レジスト膜の膜厚を制御することができる。
図７に示されたようにウエハの表面に段差或いは凹部が形成されている場合は突出している部分、すなわちこの場合では導波路リッジ４０の頂部及び電極パッド基台４２の頂部で薄く、凹んでいる部分、この場合ではチャネル３８のところで厚くなるが、その膜厚の差の大小は、フォトレジストの粘度に影響される。
図７に示されているようなウエハの場合では、チャネル３８の底部と導波路リッジ４０の頂部あるいは電極パッド基台４２の頂部におけるＳｉＯ２膜７８の膜厚が等しいとした場合、粘度が小さいと、チャネル３８のエッチング深さａ、チャネル３８におけるレジスト膜８０の膜厚ｂ、および導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚ｃとの関係は、ｂ＝ｃ＋ａに近くなる。これはレジスト膜８０の表面が一様にほぼ平らにすることができることを意味する。
また、レジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、フォトレジストの粘度が大きくなるとｂ＝ｃに近くなる。これはチャネル３８におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚とほぼ等しくなることを意味している。
またレジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、よほどレジストの粘度が低くならない限り、ｂ＞ｃ、すなわちチャネル３８部分におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりも厚くなる。
このように、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル３８部分におけるレジスト膜８０の膜厚ｂと導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚ｃとの関係を所望の関係、すなわちｂ＞ｃ、に設定することができる。図７はこの工程の結果を示している。
次に図８を参照して、レジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を完全に除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
例えばＯ２プラズマを用いたドライエッチングにより所定の厚さ分、即ち導波路リッジ４０の頂部および電極パッド基台４２の頂部の密着層４５が完全に露呈し、しかもチャネル３８にレジスト膜８０の表面がｐ−ＧａＮ層７４の上面よりも高く残る程度に、この実施の形態では例えば４００ｎｍ分エッチングする。
レジスト膜８０は、チャネル３８におけるレジスト膜８０の膜厚が８００ｎｍ程度に、またに導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０の膜厚が４００ｎｍ程度に形成されている。このためレジスト膜８０の表面から４００ｎｍだけエッチングでレジストを除去すると、導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０は除去され、密着層４５の上面が露呈されるとともに、チャネル３８におけるレジスト膜８０の表面はＳｉＯ２膜７８の膜厚の半分よりも高い位置に形成されることになり、この残留したレジスト膜が第２のレジストパターンとしてのレジストパターン８２になる。
レジスト膜８０の表面から一様にエッチングを行なう場合のエッチングの停止は次のようにして正確に行われる。
例えばＯ２プラズマを用いたドライエッチングによりレジスト膜を除去するときのエッチング量の制御は次のように行うことができる。
Ｏ２プラズマを用いたドライエッチングによりレジスト膜を除去するとき、Ｏ２プラズマ中の酸素とフォトレジスト中の炭素が反応して生成されるＣＯがプラズマ中で励起されて波長４５１ｎｍの励起光を発する。この励起光の強度をエッチング室の外部から観察しながらドライエッチングを行う。
ドライエッチングが進行し、導波路リッジ４０の頂部および電極パッド基台４２の頂部のフォトレジストが除去されて、エッチング対象であるレジスト膜８０の表面積が減少すると波長４５１ｎｍの励起光の強度が低下する。
この光強度の低下を観測してエッチングの停止時期とすればよい。従ってエッチングの停止を精度良く制御することができる。
もちろん実際には、導波路リッジ４０の高さや、導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０の厚みやフォトレジストのエッチング速度等がウエハ面内で分布を持っているために、ウエハ全面において確実に導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０を除去するためには、発光強度の低下が検出された時点からさらに所定の一定時間エッチングを継続した後に停止するなどの配慮が必要であることは云うまでもない。
またもう一つのエッチング停止時点の検出法として次のような方法がある。
すなわち、ドライエッチング中に導波路リッジ４０の頂部および電極パッド基台４２の頂部に向けて、単一波長の光、例えばレーザ光、をウエハの対向位置から入射させ、導波路リッジ４０の頂部および電極パッド基台４２の頂部で反射させる。
この反射光の光強度は導波路リッジ４０の頂部および電極パッド基台４２の頂部に存在するレジスト膜８０の残存厚みによって変化する。この反射光の光強度を観測することにより導波路リッジ４０の頂部および電極パッド基台４２の頂部に存在するレジスト膜８０の残存厚みを把握することができ、この残存厚みが０になった時点で、エッチングの停止を指令すればよい。
これらいずれの方法においても、レジスト膜８０のエッチング量を精度良く検出しながら、エッチングができるので、チャネル３８内のレジスト膜を残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去したレジストパターン８２の形成が可能となる。図８はこの工程の結果を示している。
次に図９を参照して、レジストパターン８２をマスクとして、露呈した密着層４５を表面から一様にエッチングし、チャネル３８の側面及び底部に形成した密着層４５およびＳｉＯ２膜７８を残しつつ、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成された密着層４５およびＳｉＯ２膜７８を完全に除去する。導波路リッジ４０の頂部においては密着層４５およびＳｉＯ２膜７８に確実に開口部４４ａを形成する。
この場合のエッチングは、反応性イオンエッチング法等のドライエッチングやウエットエッチング法を使用することができる。
密着層４５のエッチングは、この実施の形態では第１密着膜４５ａはＴｉにより、また第２密着膜４５ｂはＡｕにより形成されている。従って第１密着膜４５ａは、ドライエッチングする場合にはをＣＦ４ガスなどのフッ素を含むガスを用い、ウエットエッチングに場合は、バッファードフッ酸等が用いられる。また第２密着膜４５ｂは、ドライエッチングの場合にはＡｒガスが用いられ、ウエットエッチングの場合には王水をエッチャントとして行われる。
またＳｉＯ２膜７８のエッチングは、ドライエッチングの場合はＳｉＯ２膜７８をＣＦ４ガスなどのフッ素を含むガスを用いて行われ、ウエットエッチングの場合にはバッファードフッ酸等をエッチャントとして行われる。
密着層４５およびＳｉＯ２膜７８のエッチングの場合も正確なエッチング量を次のような方法で制御することが可能となる。
例えば、密着層４５のエッチングが終了し、ＳｉＯ２膜７８をＣＦ４ガスなどのフッ素を含むガスを用いてドライエッチングする場合、ＳｉＯ２膜７８中のＳｉとエッチングガス中のＦとにより発生するＳｉＦ２から発する波長約３９０ｎｍの光の強度を観測することにより、光の強度の変化から導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８が消失したことを観測することができ、この光の強度低下を確認してエッチングを停止すればよい。
また密着層４５のエッチングが終了し、ＳｉＯ２膜７８をバッファードフッ酸等によるウエットエッチングを行う場合、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８にウエハ表面の対向位置から単一波長のレーザ光を入射し、反射された光の強度を観測することにより、導波路リッジ４０の頂部および電極パッド基台４２の頂部に残存するＳｉＯ２膜７８の膜厚を計測することができる。この計測されるＳｉＯ２膜７８の残存厚みが０になったことを確認してエッチングを停止すればよい。 図９はこの工程の結果を示している。
次に図１０を参照して、レジストパターン８２を有機溶剤を用いたウエットエッチングにより、除去する。図１０はこの工程の結果を示している。
次に、図１１を参照して、導波路リッジ４０の頂部にｐ側電極４６を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ４０の最上層であるｐ−ＧａＮ層７４の上表面、導波路リッジ４０の側壁およびチャネル３８底部の一部を開口したレジストパターン（図示せず）を形成し、このレジストパターン上に、例えば真空蒸着法により層厚６０ｎｍのＡｕＧａ膜、層厚３０ｎｍのプラチナ（Ｐｔ）膜および層厚８０ｎｍのＡｕ膜を順次積層するか、もしくは層厚６０ｎｍのＡｕ膜、層厚３０ｎｍのプラチナ（Ｐｔ）膜および層厚８０ｎｍのＡｕ膜を順次積層するかして成膜した金属電極層を形成した後、レジスト膜とこのレジスト膜の上に形成された金属電極層とをリフトオフ法を用いて除去することにより、ｐ側電極４６を形成する。
導波路リッジ４０の頂部のｐ−ＧａＮ層７４の上表面はＳｉＯ２膜７８に覆われることなく全上表面を開口部４４ａにより露呈しているので、このｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。
従って、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。
また密着層４５の第１密着膜４５ａは、ＳｉＯ２膜７８とと密着性がよく、またこの第１密着膜４５ａと第２密着膜４５ｂとはまた密着性がよいので、密着層４５はＳｉＯ２膜７８と強固に密着している。さらにｐ側電極４６は下層側からＡｕＧａ膜／Ｐｔ膜／Ａｕ膜の構成であるので、密着層４５の第２密着膜４５ｂ（Ａｕ膜）とｐ側電極４６とは同様のＡｕ系の金属膜が接しているために、強固に密着している。
従ってｐ側電極４６は密着層４５を介してＳｉＯ２膜７８と強固に密着され、ｐ側電極４６の剥離が起きにくくなっている。さらにｐ側電極４６はＡｕＧａ膜／Ｐｔ膜／Ａｕ膜という金属膜による構成であるので、抵抗値が低くかつｐ−ＧａＮ層７４とのコンタクト抵抗を低くすることができる。
図１１はこの工程の結果を示している。
次に、図１２を参照して、第２シリコン絶縁膜４８を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程によりｐ側電極４６上を除く部分、すなわち電極パッド基台４２上表面、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部に開口を有するレジストパターン（図示せず）を形成し、ウエハ全面に厚みが１００ｎｍのＳｉＯ２膜を、例えば真空蒸着法により形成し、リフトオフ法によりｐ側電極４６上に形成されたレジスト膜とこのレジスト膜の上に形成されたＳｉＯ２膜とを除去することにより、ＳｉＯ２膜で形成された第２シリコン絶縁膜４８を形成する。
図１２はこの工程の結果を示している。
最後に、図１３を参照して、ｐ側電極４６、チャネル３８及び第２シリコン絶縁膜４８上に真空蒸着法によりＴｉ、Ｐｔ，及びＡｕからなる金属膜を積層し、パッド電極５０が形成される。
変形例１
図１４〜１６はこの発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
先に説明した半導体ＬＤの各製造工程のうち、図１〜図６までの工程は、この変形例においても同じである。先の説明の図７及び図８の工程の代替として図１４〜図１６の工程が使用される。
先の図６の工程において、ＳｉＯ２膜７８により導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面が覆われ、さらにＳｉＯ２膜７８を覆って、膜厚が３０ｎｍの第１密着膜４５ａとしてのＴｉ膜とこのＴｉ膜の上に形成された層厚が４０ｎｍの第２密着膜４５ｂとしてのＡｕ膜とからなる密着層４５が形成された後、図１４を参照して、ウエハ全面にノボラック樹脂を主成分とするフォトレジストを塗布し、導波路リッジ４０に隣接するチャネル３８においてレジスト膜９０の表面が導波路リッジ４０頂部の密着層４５の上面とほぼ同じ高さを有するレジスト膜９０を形成する。
この実施の形態ではチャネル３８におけるレジスト膜９０の層厚ｄ、すなわちチャネル３８の底部に配設された密着層４５の表面からレジスト膜９０の表面までの高さｄが５００ｎｍ（０．５μｍ）である。
この場合、チャネル３８におけるレジスト膜９０の層厚ｄを正確に制御したレジスト膜９０の製造方法は、既に説明した図７におけるレジスト膜８０の形成方法と同様に、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル３８部分におけるレジスト膜９０の膜厚ｄを所望の値に設定することができる。図１４はこの工程の結果を示している。
次に、図１５を参照して、レジスト膜９０に写真製版工程を用いて、チャネル３８の底面の密着層４５上の一部にレジスト膜９０を残し、チャネル３８内においてレジスト膜９０と導波路リッジ４０の側壁上の密着層４５との間およびレジスト膜９０と電極パッド基台４２の側壁上の密着層４５との間に、所定の間隔ｅを設定して離隔するとともに、導波路リッジ４０頂部および電極パッド基台４２頂部における密着層４５の表面を一様に露呈させたレジストパターン９２を形成する。図１５はこの工程の結果を示す。
次に、図１６を参照して、ウエハを熱処理、例えば大気中で１４０℃の温度を保って１０分間加熱することにより、フォトレジストが流動化し、チャネル３８内においてレジスト膜９０と導波路リッジ４０の側壁上の密着層４５との間およびレジスト膜９０と電極パッド基台４２の側壁上の密着層４５との間の所定の間隔ｅをなくすることにより、すなわちレジスト膜とチャネル３８内の側壁上の密着層４５とを密着させることにより、チャネル３８内にレジスト膜は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
レジストパターン８２のチャネル３８内に配設されたレジスト膜表面の高さ位置ｆは、導波路リッジ４０頂部および電極パッド基台４２頂部における密着層４５の表面よりも低く、導波路リッジ４０頂部および電極パッド基台４２頂部におけるｐ−ＧａＮ層７４の上面よりも高く残る程度に設定される。この実施の形態においてはｆ＝４００ｎｍに設定される。
そして、このためには、この工程における熱処理の前後において、レジスト膜の体積変化がないとした場合には、図１５及び図１６の断面におけるレジストパターン９２の断面積とレジストパターン８２の断面積が等しいとして、所望のｆ値が得られるように間隔ｅを設定する必要がある。
なお、図１５においてレジストパターン９２の間隔ｅをチャネル３８内のレジスト膜の両側に設けているが、所望のｆ値が得られるように間隔ｅが設定されるのであれば、間隔が片側に設けられてもかまわない。図１６はこの工程の結果を示している。
この工程以降の工程は、先に説明した図９以降の工程と同じである。
変形例２
図１７〜１８はこの発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
先に説明した半導体ＬＤの各製造工程のうち、図１〜図４までの工程は、この変形例においても同じである。先の説明の図５乃至図１０の工程の代替として図１７〜図１８の工程が使用される。
先の図４の工程の次に、先のエッチングに使用したレジストパターン７６を残したままで、ウエハ全面にＣＶＤ法、あるいは真空蒸着法、あるいはスパッタリング法等を使用し、例えば膜厚が０．２μｍの第１の絶縁膜としての第１シリコン絶縁膜４４となるＳｉＯ２膜７８を形成する。さらにＳｉＯ２膜７８と同様の製造方法によりＳｉＯ２膜７８を覆って、膜厚が３０ｎｍの第１密着膜４５ａとしてのＴｉ膜とこのＴｉ膜の上に形成された層厚が４０ｎｍの第２密着膜４５ｂとしてのＡｕ膜とからなる密着層４５を形成する。ＳｉＯ２膜７８および密着層４５は導波路リッジ４０の上表面上のレジスト膜、チャネル３８の内部の表面上、および電極パッド基台４２の上表面のレジスト膜を覆う。図１７はこの工程の結果を示している。
次にレジストパターン７６を有機溶剤等を用いたウエットエッチングにより除去する。このときチャネル３８の内部の表面上にはＳｉＯ２膜７８および密着層４５が残るが、導波路リッジ４０の上表面および電極パッド基台４２上のレジスト膜上面に形成されていたＳｉＯ２膜７８および密着層４５はレジスト膜と一緒に除去され、導波路リッジ４０および電極パッド基台４２に形成されているｐ−ＧａＮ層７４が露呈する。
図１８はこの結果を示している。この工程以降の工程は、先に説明した図１１以降の工程と同じである。
この実施の形態１のＬＤ１０においては、導波路リッジ４０の側壁を含むチャネル３８の側面及び底面に、第１シリコン絶縁膜４４を覆って密着層４５が配設されている。密着層４５は、第１シリコン絶縁膜４４上に密着して配設されたＴｉ膜である第１密着膜４５ａとこの第１密着膜４５ａの上に形成されたＡｕ膜である第２密着膜４５ｂとから構成されている。
コンタクト層３６の上表面には開口部４４ａを介してコンタクト層３６と接して電気的に接続されたｐ側電極４６が配設されている。このｐ側電極４６の一部は密着層４５の上面まで延在して配設されてる。
このためｐ側電極４６は密着層４５を介して第１シリコン絶縁膜４４と強固に密着され、ｐ側電極４６の剥離が起きにくくなっている。このためＬＤ１０の信頼性が高くなる。
さらにｐ側電極４６はＡｕ膜／Ｐｔ膜／Ａｕ膜という金属膜による構成であるので、抵抗値が低くかつコンタクト層３６とのコンタクト抵抗を低くすることができる。このために動作電圧の上昇を抑制することができる。
また密着層４５は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的に行うことができる。このため密着層はＩＴＯ膜に比べて安定的に形成され、高い信頼性を確保することができる。
延いては、動作電圧が低く信頼性の高い半導体ＬＤを構成することができる。
この実施の形態１のＬＤ１０の製造方法においては、半導体層を積層したウエハにチャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２を形成し、ウエハ全面にＳｉＯ２膜７８及びＴｉ膜である第１密着膜４５ａとこの第１密着膜４５ａの上に形成されたＡｕ膜である第２密着膜４５ｂとから構成された密着層４５を形成する。
次いでウエハ全面にレジストを塗布し導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりもチャネル３８におけるレジスト膜の膜厚が厚くなるようにレジスト膜８０を形成する。
次いでレジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
次いでレジストパターン８２をマスクとして、露呈した密着層４５を表面から一様にエッチングし、チャネル３８の側面及び底部に形成した密着層４５を残しつつ、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成された密着層４５およびＳｉＯ２膜７８を除去し、導波路リッジ４０の頂部においては密着層４５およびＳｉＯ２膜７８に確実に開口部４４ａを形成する。
次いでレジストパターン８２を除去した後、導波路リッジ４０の頂部にｐ側電極４６を形成する。
このＬＤの製造方法においては、ｐ側電極４６は密着層４５を介して第１シリコン絶縁膜４４と強固に密着され、ｐ側電極４６の剥離が起きにくくなっている。ｐ側電極４６と接触する半導体層、この場合はコンタクト層３６となるｐ−ＧａＮ層７４、の上面が密着層４５およびＳｉＯ２膜７８の開口部４４ａにより確実に露呈され、ｐ−ＧａＮ層７４の上面上にＳｉＯ２膜７８が残留することがない。このためにｐ側電極４６とコンタクト層３６との接触面積が減少されることはなく、またｐ側電極４６はＡｕ膜／Ｐｔ膜／Ａｕ膜という金属膜による構成であるので、抵抗値が低くかつコンタクト層３６とのコンタクト抵抗を低くすることができることと合わせて動作電圧の上昇を抑制することができる半導体光素子を簡単な工程で製造することができる。
また、密着層４５は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的に行うことができる。このため安定した特性を有する半導体ＬＤ１０を歩留まりよく製造することができる。延いては、動作電圧が低く信頼性の高い半導体ＬＤ１０を歩留まりよく製造することができる。
さらにまた、半導体層を積層したウエハにチャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２を形成し、ウエハ全面にＳｉＯ２膜７８及びＴｉ膜である第１密着膜４５ａとこの第１密着膜４５ａの上に形成されたＡｕ膜である第２密着膜４５ｂとから構成された密着層４５を形成する。次いでウエハ全面にノボラック樹脂を主成分とするレジストを塗布し、チャネル３８におけるレジスト膜９０の表面が導波路リッジ４０頂部の密着層４５の上面とほぼ同じ高さを有するレジスト膜９０を形成する。次いでレジスト膜９０に写真製版工程を用いて、チャネル３８の底面の密着層４５上の一部にレジスト膜９０を残し、チャネル３８内のレジスト膜９０とチャネル３８内の側壁上の密着層４５との間を、所定の間隔ｅで離隔するとともに、導波路リッジ４０の頂部および電極パッド基台４２の頂部における密着層４５表面を一様に露呈させたレジストパターン９２を形成する。ついでウエハを熱処理し、フォトレジストを流動化させ、チャネル３８内においてレジスト膜９０とチャネル３８内側壁上の密着層４５とを密着させることにより、レジストパターン８２を形成する。
この製造方法においても、ｐ側電極４６は密着層４５を介して第１シリコン絶縁膜４４と強固に密着され、ｐ側電極４６の剥離が起きにくくなっている。ｐ側電極４６と接触する半導体層、この場合はコンタクト層３６となるｐ−ＧａＮ層７４、の上面が密着層４５およびＳｉＯ２膜７８の開口部４４ａにより確実に露呈され、ｐ−ＧａＮ層７４の上面上にＳｉＯ２膜７８が残留することがない。このためにｐ側電極４６とコンタクト層３６との接触面積が減少されることはなく、またｐ側電極４６はＡｕ膜／Ｐｔ膜／Ａｕ膜という金属膜による構成であるので、抵抗値が低くかつコンタクト層３６とのコンタクト抵抗を低くすることができることと合わせて動作電圧の上昇を抑制することができる半導体光素子を簡単な工程で製造することができる。
また、密着層４５は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的に行うことができる。このため安定した特性を有する半導体ＬＤ１０を歩留まりよく製造することができる。延いては、動作電圧が低く信頼性の高い半導体ＬＤ１０を歩留まりよく製造することができる。
さらにまた、導波路リッジ４０形成のエッチングに使用したレジストパターン７６を残したままで、ウエハ全面にＳｉＯ２膜７８とこのＳｉＯ２膜７８を覆って、第１密着膜４５ａとしてのＴｉ膜とこのＴｉ膜の上に形成されたＡｕ膜とからなる密着層４５を形成し、次にレジストパターン７６を有機溶剤等を用いて除去し、チャネル３８の内部の表面上にはＳｉＯ２膜７８および密着層４５を残し、導波路リッジ４０および電極パッド基台４２上のレジスト膜上面に形成されていたＳｉＯ２膜７８および密着層４５をレジスト膜と一緒に除去し、導波路リッジ４０および電極パッド基台４２に形成されているｐ−ＧａＮ層７４を露呈する製造方法においては、ｐ側電極４６は密着層４５を介して第１シリコン絶縁膜４４と強固に密着され、ｐ側電極４６の剥離が起きにくく、ｐ側電極４６はＡｕ膜／Ｐｔ膜／Ａｕ膜という金属膜による構成であるので、抵抗値が低くかつコンタクト層３６とのコンタクト抵抗を低くすることができる半導体光素子を簡単な工程で製造することができる。
また、密着層４５は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的に行うことができる。このため安定した特性を有する半導体ＬＤ１０を歩留まりよく製造することができる。延いては。動作電圧が低く信頼性の高い半導体ＬＤ１０を歩留まりよく製造することができる。
以上のように、この発明に係る半導体光素子は、半導体基板と、この半導体基板上に順次積層された第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層を含む半導体積層構造と、この半導体積層構造の第２の半導体層を含む一部の半導体層により形成された導波路リッジと、この導波路リッジの頂部に対応して開口部を有し導波路リッジの側壁を覆う第１の絶縁膜と、開口部を除き第１の絶縁膜上に配設されるとともに、Ｔｉ、ＴｉＷ、Ｎｂ、Ｔａ，Ｃｒ、Ｍｏのいずれかの金属もしくはこれら金属のいずれかの窒化物により形成された第１密着膜を含む密着層と、この密着層の上に配設されるとともに開口部を介して導波路リッジの頂部の第２の半導体層に密着された金属電極層と、を備えたもので、この発明に係る半導体光素子においては、金属電極層が開口部を介して導波路リッジ頂部の第２の半導体層に密着されるとともに、この金属電極層の一部が第１の絶縁膜と強固に密着された密着層を介して第１の絶縁膜上に強固に固着される。このために金属電極膜の剥離が防止されるとともに金属電極層のコンタクト抵抗が低いので半導体光素子の動作電圧を低く保持することができる。延いては、動作電圧が低く信頼性の高い半導体ＬＤを構成することができる。
また、この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、Ｔｉ、ＴｉＷ、Ｎｂ、Ｔａ，Ｃｒ、Ｍｏのいずれかの金属もしくはこれら金属のいずれかの窒化物により形成された第１密着膜を含む密着層を形成する工程と、導波路リッジ頂部に形成された密着層の表面が露呈するとともに、導波路リッジに隣接する凹部の密着層を、導波路リッジの頂部表面よりも高くかつ導波路リッジ頂部上の密着層表面よりも低い表面を有するレジスト膜により埋設した第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてエッチングにより密着層および第１の絶縁膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、露呈した導波路リッジの第２の半導体層および密着層の表面上に金属電極層を形成する工程と、を含むもので、金属電極層が密着層を介して第１の絶縁膜上に強固に固着され、金属電極層の剥離が防止されるとともに密着層および第１の絶縁膜の開口部により第２の半導体層が確実に露呈され金属電極層と第２の半導体層との接触面積が減少されることはなく、金属電極層がコンタクト抵抗が低いことと合わせて動作電圧の上昇を抑制することができる半導体光素子を簡単な工程で製造することができる。
また、密着層は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的に行うことができる。このため安定した特性を有する半導体光素子を歩留まりよく製造することができる。
延いては、動作電圧が低く信頼性の高い半導体光素子を歩留まりよく製造することができる。
さらにまた、この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、第１のレジストパターンを残したまま、凹部を含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、Ｔｉ、ＴｉＷ、Ｎｂ、Ｔａ，Ｃｒ、Ｍｏのいずれかの金属もしくはこれらの金属のいずれかの窒化物により形成された第１密着膜を含む密着層を形成する工程と、第１のレジストパターンを除去するとともにこのレジストパターン上に形成された密着層及び第１の絶縁膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、露呈した導波路リッジの第２の半導体層および密着層の表面上に金属電極層を形成する工程と、を含むもので、金属電極層が密着層を介して第１の絶縁膜上に強固に固着され、金属電極層の剥離が防止されるとともに金属電極層がコンタクト抵抗が低く、動作電圧の上昇を抑制することができる半導体光素子を簡単な工程で製造することができる。
また、密着層は一つまたは二つの元素からなる金属材料かその窒化物であり、成膜は蒸着やスパッタリングにより安定的に行うことができる。このため安定した特性を有する半導体光素子を歩留まりよく製造することができる。
延いては、動作電圧が低く信頼性の高い半導体光素子を歩留まりよく製造することができる。
以上のように、この発明に係る半導体光素子とその製造方法は、導波路リッジ頂部に電極を備えた半導体光素子とその製造方法に適している。
この発明の一実施の形態に係る半導体ＬＤの断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るさらにもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るさらにもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
符号の説明
１２ ｎ−ＧａＮ基板、 １６ 第１ｎ−クラッド層、 １８ 第２ｎ−クラッド層、 ２０ 第３ｎ−クラッド層、 ２６ 活性層、 ３４ ｐ−クラッド層、 ３６ コンタクト層、 ３７ 半導体積層構造、 ４０ 導波路リッジ、 ４４ 第１シリコン絶縁膜、 ４５ａ 第１密着膜、 ４５ 密着層、 ４６ ｐ側電極、 ４５ｂ 第２密着膜、 ７６ レジストパターン、 ７８ ＳｉＯ２膜、 ８２ レジストパターン。

Claims (4)

  1. 半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、
    この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、
    この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
    第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１のシリコン酸化膜を形成する工程と、
    第１のシリコン酸化膜の上に、Ｔｉ、ＴｉＷ、Ｎｂ、Ｔａ，Ｃｒ、Ｍｏのいずれかの金属もしくは前記金属のいずれかの窒化物により形成され上記第１のシリコン酸化膜と接触する第１密着膜を含む密着層を形成する工程と、
    導波路リッジ頂部に形成された密着層の表面が露呈するとともに、導波路リッジに隣接する凹部の密着層を、導波路リッジの頂部表面よりも高くかつ導波路リッジ頂部上の密着層表面よりも低い表面を有するレジスト膜により埋設した第２のレジストパターンを形成する工程と、
    第２のレジストパターンをマスクとしてエッチングにより密着層および第１のシリコン酸化膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、
    露呈した導波路リッジの第２の半導体層および密着層の表面それぞれと接触するＡｕを含む材料により金属電極層を形成する工程と、
    を含む半導体光素子の製造方法。
  2. 第２のレジストパターンを形成する工程が、
    前記密着層上にレジストを塗布するとともに、導波路リッジに隣接する凹部のレジスト膜の膜厚が導波路リッジ頂部のレジスト膜の膜厚さよりも厚いレジスト膜を形成する工程と、
    このレジスト膜の表面から一様にレジストを除去し、導波路リッジに隣接する凹部のレジスト膜を残しながら導波路リッジ頂部の密着層を露呈させる工程と、
    を含むことを特徴とした請求項１記載の半導体光素子の製造方法。
  3. 第２のレジストパターンを形成する工程が、
    前記密着層上にレジストを塗布し密着層を覆い、導波路リッジに隣接する凹部において表面が導波路リッジの密着層の上面とほぼ同じ高さを有するレジスト膜を形成する工程と、
    写真製版工程により、導波路リッジに隣接する凹部の底面における密着層の一部がレジスト膜により被覆され導波路リッジ頂部における密着層が一様に露呈されたレジストパターンを形成する工程と、
    加熱処理によりレジストパターンのレジストを流動化し、凹部の底面の密着層全域をレジスト膜により被覆する工程と、
    を含むことを特徴とした請求項１記載の半導体光素子の製造方法。
  4. 基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層した半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した形状を有するレジスト膜部分を備えた第１のレジストパターンを形成する工程と、 この第１のレジストパターンをマスクとして、エッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
    第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１のシリコン酸化膜を形成する工程と、
    第１のシリコン酸化膜の上に、Ｔｉ、ＴｉＷ、Ｎｂ、Ｔａ，Ｃｒ、Ｍｏのいずれかの金属もしくは前記金属のいずれかの窒化物により形成され上記第１のシリコン酸化膜と接触する第１密着膜を含む密着層を形成する工程と、
    導波路リッジ頂部に形成された密着層の表面が露呈するとともに、導波路リッジに隣接する凹部の密着層を、導波路リッジの頂部表面よりも高くかつ導波路リッジ頂部上の密着層表面よりも低い表面を有するレジスト膜により埋設した第２のレジストパターンを形成する工程と、
    第２のレジストパターンをマスクとしてエッチングにより密着層および第１のシリコン酸化膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、
    露呈した導波路リッジの第２の半導体層および密着層の表面それぞれと接触するＡｕを含む材料による金属電極層を形成する工程と、
    を含む半導体光素子の製造方法。
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