JP4267095B2 - 共有された増幅器読出しを有する能動画素画像センサ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は固体光センサと撮像素子に関するものであり、もっと具体的に言うと能動画素センサ（ＡＰＳ）として参照される撮像素子を基礎とする半導体に関するものである。
【０００２】
【従来の技術】
本出願は、「画素間で機能を共有した能動画素センサ」の名称でＲｏｂｅｒｔＭ． Ｇｕｉｄａｓｈにより１９９７年２月２８日に出願された米国特許出願第０８／８０８，４４４号に関連するものである。
【０００３】
能動画素センサ（ＡＰＳ）は固体撮像素子であり、各画素は能動回路素子と接続された１個の光検知手段を有している。これらの回路素子は、一般に、画素のリセット機能を実行する手段、すなわち電荷を転送する手段であるか、または、電圧の変換を実行する手段、すなわち増幅に使用される回路素子である。ＡＰＳ装置は、その撮像素子の各線、すなわち行が選択され、その後、列選択信号（記憶装置のワードとビットの線に、それぞれ類似している）を用いて読み出される方法で動作させられる。完全に単一の画素の境界内に、これらの構成部品の全てが配置されている従来技術の装置は、開示されている。
【０００４】
これらの能動回路素子の構成部品が各画素内に含まれていることは、その画素に対するフィルファクタを低下させる。なぜなら、もし各画素内に能動回路素子の構成部品を含まないならば光検出器のために使用できた筈の面積を、構成部品が占有するからである。このことは、そのセンサの感度と飽和信号を低下させ、ひいては良好な画質を得るのに重要なそのセンサの写真スピードやダイナミックレンジ、性能に影響する因子に悪影響を及ぼす。さらに、これらの能動回路素子が画素内部に含まれていることは、その画素の最小寸法を制限することになり、画像センサの寸法とコストに悪影響を与えることになる。
【０００５】
高い解像度の小形の画素ＡＰＳ装置を製作するためには、行選択トランジスタに割り当てられた画素および画素内部の増幅器のその他の部分の面積を最小にする目的でサブミクロンＣＭＯＳプロセスを使用する必要がある。本質的には、標準的な電荷結合素子（ＣＣＤ）センサと比較した場合、同じ解像度と感度のＡＰＳ装置を実現するには、さらに高度な技術と、さらに高コストのプロセスを必要とする。しかしながら、ＡＰＳ装置は、ＣＣＤセンサに比較すれば、単一５Ｖ電源作動、低消費電力、ｘ−ｙアドレス指定能力、画像ウインド処理およびチップ上の信号処理エレクトロニクスを効果的に集積する能力などの長所を持つ。
【０００６】
図１には、代表的な従来技術のＡＰＳ画素が示されている。この画素は、フォトダイオードまたはフォトゲート技術のいずれかによって製作できる光検出器１４、伝達ゲート１５、浮動拡散部１６、リセットゲート１９を有するリセットトランジスタ１８、行選択ゲート９を有する行選択トランジスタ８、ソースフォロア増幅器である信号トランジスタ７を含む。これらの構成部品の全てを単一の画素内部に包含するので、画素のフィルファクタ、感度の低下および最小寸法の増加を招くことになる。
【０００７】
図３と共に図２を参照すれば、ＣＣＤの感度とＡＰＳ装置の長所を有する画像センサを提供するための一つの方法は、画素アーキテクチャの所望の特徴と機能を維持しながら、単一の画素内で構成部品に割り当てられる領域の大きさを減少させることによって、ＡＰＳ装置のフィルファクタと感度を改善させることである。
【０００８】
図３と共に図２を参照すれば、米国特許出願「画素間で機能を共有した能動画素センサ」の名称で、Ｇｕｉｄａｓｈにより出願された米国特許出願第０８／８０８，４４４号が、ＡＰＳ装置に対するフィルファクタを増大させる方法を開示している。Ｇｕｉｄａｓｈのこの従来技術は、能動画素センサ内に、一般的に使用されている各種の部品を共有することを示唆している。画素アーキテクチャのフィルファクタを増大させるために、浮動拡散部、ソースフォロア増幅器、行選択トランジスタ、および２個の隣接した光検出器と伝達ゲート間のリセットトランジスタを共有することが、ここには開示されている。フィルファクタを増大させるためにＧｕｉｄａｓｈによって用いられた基本的な考えは、センサの作動中、一度に１行ずつだけ読み出すと言うことである。この考えに基づいて、Ｇｕｉｄａｓｈは、図１のＡＰＳ装置のように各画素に１個ずつではなく、隣接した２行内に配置されている画素に対して、単一の浮動拡散部２６と単一の増幅器である信号トランジスタ２７を提供することにした。一度に１行だけが読み出されるので、単一の浮動拡散部２６、リセットトランジスタ２８、行選択トランジスタ２９および信号トランジスタ２７（一般にソースフォロワ増幅器）を、別の行の２個の隣接した画素に使用することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図２および図３に示されている装置では、構成部品の共有と能動画素センサ内のフィルファクタの増大とを考慮しているけれども、行と列両方の間の機能の結合とこのようなアーキテクチャから生じるフィルファクタの増大を考慮に入れていない。
【００１０】
前述の考察から、従来技術では、行方向の画素と同様に列方向の画素間での電気的機能の結合と、それによって派生するフィルファクタの増大を考慮するようなＡＰＳアーキテクチャに対する必要性が残っていることが明らかとなるであろう。
【００１１】
【課題を解決するための手段】
本発明は、従来技術の能動画素センサ（ＡＰＳ）における前述の問題を取り扱っている。それは、画素と列回路アーキテクチャの新技術を含むものであり、さらに高いフィルファクタの画素、または、さらに小形の画素を提供するものである。隣接する列と隣接する行との間で構成部品が共有されることによって、構成部品は、２個ではなく４個の別個の光検出器と伝達ゲートによって共有されることになる。本発明は、そのＡＰＳ装置の特定の画素を選択的にアドレス指定する能力を保持しつつ、前述の構成部品が４個の別個の光検出器と伝達ゲートによって共有されるように、これらの構成部品をさらに２列の隣接した光検出器と伝達ゲート間で共有することによって、フィルファクタをさらに改善し、最小画素寸法をさらに減少させる手段を提供する。
【００１２】
簡単に要約すれば、本発明の一つの態様によれば、本発明は複数の行と列に配置された複数の画素を有する画像センサであって、基板内に形成された少なくとも４つの画素であって、一の行に少なくとも２つの画素が設けられ隣接する他の行に少なくとも２つの画素が設けられており、当該隣接する２行に設けられた画素が隣接する２つの画素列を構成している少なくとも４つの画素と、前記４つの隣接画素内に集積され当該４つの隣接画素間で共用される少なくとも１種類の電気的機能であって、当該４つの隣接画素に対して作動する１個の列出力バスを少なくとも含む少なくとも１種類の電気的機能とを備えることを特徴とする画像センサである。
【００１３】
本発明のこれらの、およびその他の態様、目的、特色および効果は、好適な実施形態と添付された特許請求の範囲に対する下記の詳細な記述を再吟味し、かつ、添付の図面を参照することによって、なお一層明確に理解、認識されるであろう。
【００１４】
【発明の実施の形態】
発明者は、隣接する画素間で機能を共有することによって、大形のセンサと同様なフィルファクタを依然として保持しながら、全体寸法が小さいセンサ装置になるような、小さな画素寸法を達成できる画素アーキテクチャを見出した。これによって、既存の従来技術の装置と同程度の大きさの画素寸法を有し、かつ増大した感度と飽和信号を持つ高いフィルファクタを有する低コストの装置が達成される。
【００１５】
図５と関連して理解される図４を参照すれば、新しい画素アーキテクチャの一つの物理的態様を現す本発明の好適な実施形態を理解することができる。その他の特定の物理的態様も実現可能であり、当業者であれば容易に明らかとなるに違いない。図４および図５において、新しい画素アーキテクチャ３０は、画素１１、１２、２１、および２２の間での電気的機能を共有していることを表現しており、画素１１、１２、２１および２２は行隣接画素（行方向において隣接する画素）が画素１１と１２及び画素２１と２２であり列隣接画素（列方向において隣接する画素）が画素１１と２１及び画素１２と２２として配置されている。図４は画素アーキテクチャ３０の平面図を示し、図５は、図４の装置の概略図である。図からわかるように、画素アーキテクチャ３０は、行１において隣接する画素１１、１２間に共有の浮動拡散部４１を有し、行２において隣接する画素２１、２２間に共有の浮動拡散部４２を有している。増幅器３２は、好適にはソースフォロワトランジスタ構成であって、選択トランジスタ３４やリセットトランジスタ３６のように、共有されている画素１１、１２、２１、２２の４個の全てに共有される。
【００１６】
図４と図５に示されているように、行１、２の両方に対する選択ゲート３５は同一のゲートであり、列ａ、ｂの両方に対する列出力バス８７も、実際には、同一のバスである。なお、読み出し動作は撮像素子の各線、すなわち行が選択され、列選択信号（記憶装置のワードとビットの線に、それぞれ類似している）を用いて行われるため、上記選択ゲート３５には上記線、すなわち行選択線が接続されている。画像信号の分離は、隣接画素１１、１２、２１、および２２のそれぞれが別個の伝達ゲート５１、５２、６１、および６２を有することによって達成される。別個の伝達ゲート電線路が、１行内の１個おきの画素に対して走っており、２列に一本の列出力バスは、列の各組に対して多重化されている。
【００１７】
さて、図４および図５と関連した新しいアーキテクチャの動作の一形態を詳細に示すタイミング図である図６を参照すれば、リセット状態では、リセットゲート３７と共に伝達ゲートＴＧ１ｂ５１、ＴＧ１ａ５２、ＴＧ２ｂ６１およびＴＧ２ａ６２がオン状態にされ、イメージセンサ３０に電力が供給される。行１への電荷の蓄積はＴＧ１ａ５２をオフにすることによって開始され、まず、画素１２を含む行１内の奇数列の画素への電荷の蓄積が開始される。所定の時間が経過した後、伝達ゲートＴＧ１ｂ５１がオフにされ、図示されているように、画素１１を含む行１内の偶数列の画素の電荷の蓄積が開始される。行１が所定の期間選択ゲート３５に電荷を蓄積すると、列ａトランジスタ８１はオンになる（列ｂトランジスタ９１はオフである）。その後、リセットゲート３７をオフにしかつＳＨＲ８２をストローブすることによって、浮動拡散部４１のリセットレベルが読出される。伝達ゲートＴＧ１ａ５２は、その後、パルス状にオンにされ、光検出器ＰＤ１ａ７２からの信号電荷は浮動拡散部４１上に転送される。ＳＨＳ８３をストローブすることによって、その後、行１内の奇数番目の行光検出器の信号レベルが読出される。画素１２に対する蓄積電荷が転送されていた間に、画素１１は、依然として光検出器ＰＤ１ｂ７１に電荷を蓄積させている。画素１１内の蓄積電荷の転送は、列ａトランジスタ８１がオフにされ、列ｂトランジスタ９１がオンにされると開始される。リセットゲート３７は再びオンにされ、浮動拡散部４１をリセットする。その後、そのリセットレベルは、ＳＨＲ９２をストローブすることによって読出される。次に伝達ゲートＴＧ１ｂ５１は、適切な時間にパルス状にオンされる。適当な時間は、光検出器ＰＤ１ａ７２とＰＤ１ｂ７１が同一の電荷の蓄積時間を持つような時間長に決定される。画素１１の光検出器ＰＤ１ｂ内の信号電荷は、その後、浮動拡散部４１上に伝達される（これは行１内の偶数番目の行光検出器の全てに対してあてはまる）。この信号レベルは、その後、ＳＨＳ９３をストローブすることによって読出される。これで、行１内の画素の全てが信号およびリセットキャパシタ内に読出されたことになる。行の読出しは、その後、従来技術のＣＭＯＳ撮像装置において記述されている標準的方法によって実行される。この手順と同じ手順は第２行上でも行われ、そのとき、伝達ゲートＴＧ２ａ６２とＴＧ２ｂ６１以外は全て同じ信号であり、画素２２と２１にはそれぞれ光検出器ＰＤ２ａ７４とＰＤ２ｂ７３が使用される。この動作は、１行毎にサンプルとホールドを列方向に飛び越す動作として、概念的に、説明することができる。
【００１８】
このアーキテクチャにおいては、結果として、能動構成部品が４個の光検出器間で共有されるので、高いフィルファクタと、従来技術の装置に比較して極めて小形の画素寸法を得ることができる。必要な全ての伝達ゲートを準備するには、１行につき１本の余分な金属電線路が必要になるけれども、これは、前述した画素１個毎に１個の増幅器を配置する構成および画素２個毎に１個の増幅器を配置する構成の両者において能動構成部品によって占有される面積よりもはるかに少ない面積を占めるに過ぎない。タイミングと制御のために、３個の余分な信号が必要になり、また、１列当たり２個の余分なトランジスタが必要になる。しかし、これらは、画像アレーの外部にあるＣＭＯＳ論理素子に組み入れられているので、画素または画像アレーの面積には大きな影響を与えない。各行をベース上として画像捕捉を一時的に置換えることに加えて、このアーキテクチャでは、与えられた行内の奇数列と偶数列の画素の一時的な置換えもまた行われる。しかし、この時間は極めて短く（特に行から行への置換えに比較して）、せいぜい２００ｎｓ程度であるので、いかなる画像捕捉アーチファクトも生じないであろう。サンプルとホールドに対する余分な過程（ＳＨＲおよびＳＨＳストロービング）があるので、この新形のアーキテクチャに対しては最小行処理時間は僅かに長くなり、これはビデオ用に対しては最大フレーム速度をそれに対応する分だけ減少させる。
【００１９】
【発明の効果】
本発明は、同じ画素寸法で比較すれば、高いフィルファクタ、感度および飽和信号を有するという長所を備える。
【００２０】
また、本発明は同じフィルファクタで比較すれば、画素および装置の寸法が小形になり、低コストの装置を提供するという長所を備える。
【図面の簡単な説明】
【図１】 従来技術の画素の平面図である。
【図２】 機能を共有した従来技術の画素の平面図である。
【図３】 図２に示された機能を共有した従来技術の画素の概略図である。
【図４】 本発明によって実現される機能を共有した画素アーキテクチャの平面図である。
【図５】 図４に示された画素アーキテクチャの概略図である。
【図６】 本発明の動作を示すタイミング図である。
【符号の説明】
１ 行１、２ 行２、３ 列ａ、４ 列ｂ、７ 信号トランジスタ、８ 行選択トランジスタ、９ 行選択ゲート、１０、３０ 画素アーキテクチャ（イメージセンサ）、１１、１２、２０、２１、２２ 画素、１４、２４ 光検出器、１５ 伝達ゲート、１６ 浮動拡散部、１８ リセットトランジスタ、１９ リセットゲート、２６ 浮動拡散部、２７ 信号トランジスタ、２８ リセットトランジスタ、２９ 行選択トランジスタ、３２ 増幅器、３４ 選択トランジスタ、３５ 選択ゲート、３６ リセットトランジスタ、３７ リセットゲート、４１、４２ 浮動拡散部、５１ 伝達ゲート（ＴＧ１ｂ）、５２ 伝達ゲート（ＴＧ１ａ）、６１ 伝達ゲート（ＴＧ２ｂ）、６２ 伝達ゲート（ＴＧ２ａ）、７１ 光検出器（ＰＤ１ｂ）、７２ 光検出器（ＰＤ１ａ）、８０ 列サンプルホールド、８１ 列ａトランジスタ、８２、９２ サンプルとホールドのリセット（ＳＨＲ）、８３、９３ サンプルとホールドの信号（ＳＨＳ）、８７ 列出力バス、９０ 列サンプルホールド、９１ 列ｂトランジスタ、７４ 光検出器（ＰＤ２ａ）、７３ 光検出器（ＰＤ２ｂ）。

Claims (3)

1. 複数の行と列に配置された複数の画素を有する画像センサであって、
   基板内に形成された少なくとも４つの画素であって、一の行に少なくとも２つの画素が設けられ隣接する他の行に少なくとも２つの画素が設けられており、当該隣接する２行に設けられた画素が隣接する２つの画素列を構成している少なくとも４つの画素と、
   前記４つの隣接画素内に集積され当該４つの隣接画素間で共有される少なくとも１種類の電気的機能であって、当該４つの隣接画素に対して作動する１個の列出力バスを少なくとも含む少なくとも１種類の電気的機能と、
   を備えることを特徴とする画像センサ。
2. 行と列に配置された複数の画素を有する画像センサであって、
   一の行に設けられた２つの画素および隣接する他の行に設けられた２つの画素からなる４つの画素からの信号を列出力バスに出力するか否かを選択するための選択手段と、
   選択手段によって選択されたときに、隣接する２列に配置され、一の行に設けられた２つの画素および隣接する他の行に設けられた２つの画素の合計４つの画素に対して作動する１個の列出力バスと、
   前記画素の各々に設けられた別個の伝達ゲートと、
   各行で前記別個の伝達ゲートを行方向に沿って１画素おきに接続する２つの伝達ゲート電線路であって、一方の伝達ゲート電線路が同一行内の偶数列の画素の伝達ゲートを接続し、他方の伝達ゲート電線路が同一行内の奇数列の画素の伝達ゲートを接続する２つの伝達ゲート電線路と、
   を備えることを特徴とする画像センサ。
3. 複数の行と列に配置された複数の画素を有する画像センサであって、
   基板内に形成された少なくとも２つの列隣接画素と、
   前記少なくとも２つの列隣接画素の各々に設けられた別個の伝達ゲートと、
   前記少なくとも２つの列隣接画素を含む行で前記別個の伝達ゲートを行方向に沿って１画素おきに接続する２つの伝達ゲート電線路であって、一方の伝達ゲート電線路が同一行内の偶数列の画素の伝達ゲートを接続し、他方の伝達ゲート電線路が同一行内の奇数列の画素の伝達ゲートを接続する２つの伝達ゲート電線路と、
   前記少なくとも２つの列隣接画素内に集積され、前記少なくとも２つの列隣接画素間で共有される少なくとも１種類の電気的機能と、
   を備えることを特徴とする画像センサ。

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