JPH0824351B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0824351B2 JPH0824351B2 JP59085903A JP8590384A JPH0824351B2 JP H0824351 B2 JPH0824351 B2 JP H0824351B2 JP 59085903 A JP59085903 A JP 59085903A JP 8590384 A JP8590384 A JP 8590384A JP H0824351 B2 JPH0824351 B2 JP H0824351B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、光電変換作用およびスイツチング作用を併
せ持つ静電誘導トランジスタを撮像素子として用いる固
体撮像装置に関するものである。
せ持つ静電誘導トランジスタを撮像素子として用いる固
体撮像装置に関するものである。
（従来技術） 静電誘導トランジスタ（Static Induction Transisto
r;以下SITと略称する）を撮像素子として用いる固体撮
像装置は、従来種々提案されており、例えばSITとして
零ゲートバイアス下でオフ状態にあるノーマリオフ形の
ものを用いるものがある。このノーマリオフ形のSITを
用いる固体撮像装置においては、電荷注入域で信号を読
出すため、振幅の大きなスパイク状信号が得られるとい
う特長を有するが、他方では読出し時のSITゲート電位
の実効的使用範囲が、SITがオン状態になり始める正の
ピンチオフ電圧から、ゲートからソースへの電荷注入が
起こるゲート電圧までと狭いため、扱える入射光量範囲
が狭く、したがつて飽和露光量が小さいという問題があ
る。
r;以下SITと略称する）を撮像素子として用いる固体撮
像装置は、従来種々提案されており、例えばSITとして
零ゲートバイアス下でオフ状態にあるノーマリオフ形の
ものを用いるものがある。このノーマリオフ形のSITを
用いる固体撮像装置においては、電荷注入域で信号を読
出すため、振幅の大きなスパイク状信号が得られるとい
う特長を有するが、他方では読出し時のSITゲート電位
の実効的使用範囲が、SITがオン状態になり始める正の
ピンチオフ電圧から、ゲートからソースへの電荷注入が
起こるゲート電圧までと狭いため、扱える入射光量範囲
が狭く、したがつて飽和露光量が小さいという問題があ
る。
このような問題を解決するものとして、SITとして零
ゲートバイアス下でオン状態にあるノーマリオン形のも
のを用いる固体撮像装置が開発されている。第１図Ａは
本願人が既に開発したノーマリオン形のSITを用いる一
例の固体撮像装置の一画素を構成するSITの断面構造を
示し、第１図Ｂは全体の回路構成を示すものである。
ゲートバイアス下でオン状態にあるノーマリオン形のも
のを用いる固体撮像装置が開発されている。第１図Ａは
本願人が既に開発したノーマリオン形のSITを用いる一
例の固体撮像装置の一画素を構成するSITの断面構造を
示し、第１図Ｂは全体の回路構成を示すものである。
第１図Ａに示すSIT1はドレインとなるn+またはｎ形基
板２上にチヤネルを形成するn-エピタキシヤル層３を成
長させ、このエピタキシヤル層３の表面に熱拡散法等に
よりn+ソース領域４、P+ゲート領域５を形成すると共
に、ソース領域４にはソース電極６を接合して設け、ゲ
ート領域５にはSiO2等の絶縁膜７を介してゲート電極８
を被着してゲート領域５上にゲートキヤパシタ９を形成
したものである。このSIT1を、埋込絶縁物等より成る分
離領域10により隣接する画素と分離して同一基板上にマ
トリツクス状に形成する。
板２上にチヤネルを形成するn-エピタキシヤル層３を成
長させ、このエピタキシヤル層３の表面に熱拡散法等に
よりn+ソース領域４、P+ゲート領域５を形成すると共
に、ソース領域４にはソース電極６を接合して設け、ゲ
ート領域５にはSiO2等の絶縁膜７を介してゲート電極８
を被着してゲート領域５上にゲートキヤパシタ９を形成
したものである。このSIT1を、埋込絶縁物等より成る分
離領域10により隣接する画素と分離して同一基板上にマ
トリツクス状に形成する。
第１図Ｂにおいて、マトリツクス状に形成された各画
素を構成するSIT1-11〜1-mnのドレイン（基板）にはビ
デオ電圧VDを印加し、Ｘ方向に配列された各行のSIT群1
-11〜1-1n;…;1-m1〜1-mnのゲート電極にが各行ライン1
1-1,…,11-mを接続して垂直走査回路12により行選択信
号φG1，…，φGmを印加する。また、Ｙ方向に配列され
た各列のSIT群1-11〜1-m1;…;1-1n〜1-mnのソース電極
には各列ライン13-1,…,13-nを接続し、これらの列ライ
ンの一端を各列選択トランジスタ14-1,…,14-n、共通の
ビデオライン15および負荷抵抗16を経て接地して、各列
選択トランジスタ14-1,…,14-nのゲートに水平走査回路
17から列選択信号φS1，…，φSnを印加し、列ライン13
-1,…13-nの他端を各リセツトトランジスタ18-1,…,18-
nを経て接地して、これら各リセツトトランジスタ18-1
〜18-nのゲートにリセツト信号φRを印加する。
素を構成するSIT1-11〜1-mnのドレイン（基板）にはビ
デオ電圧VDを印加し、Ｘ方向に配列された各行のSIT群1
-11〜1-1n;…;1-m1〜1-mnのゲート電極にが各行ライン1
1-1,…,11-mを接続して垂直走査回路12により行選択信
号φG1，…，φGmを印加する。また、Ｙ方向に配列され
た各列のSIT群1-11〜1-m1;…;1-1n〜1-mnのソース電極
には各列ライン13-1,…,13-nを接続し、これらの列ライ
ンの一端を各列選択トランジスタ14-1,…,14-n、共通の
ビデオライン15および負荷抵抗16を経て接地して、各列
選択トランジスタ14-1,…,14-nのゲートに水平走査回路
17から列選択信号φS1，…，φSnを印加し、列ライン13
-1,…13-nの他端を各リセツトトランジスタ18-1,…,18-
nを経て接地して、これら各リセツトトランジスタ18-1
〜18-nのゲートにリセツト信号φRを印加する。
第１図Ｃは行ライン11-1〜11-m、列選択トランジスタ
14-1〜14-nおよびリセツトトランジスタ18-1〜18-nに印
加する各信号の波形を示すものである。第１図Ｃから明
らかなように、この固体撮像装置においては、行ライン
11-1〜11-mを順次選択すると共に、各行ラインの選択下
において列ライン13-1〜13-nを順次選択して画素信号を
読出し、各行ラインにおいて信号読出し期間tHが完了し
てから次の行ラインの選択に移る水平ブランキング期間
tBLにその行ラインの全ての画素を同時にリセツトする
ものであるが、各画素がノーマリオン形のSITで構成さ
れているため、そのゲートに印加する行選択信号φG1〜
φGmは３値レベルとして負のビンチオフ電圧での読出し
を行なうようにしている。
14-1〜14-nおよびリセツトトランジスタ18-1〜18-nに印
加する各信号の波形を示すものである。第１図Ｃから明
らかなように、この固体撮像装置においては、行ライン
11-1〜11-mを順次選択すると共に、各行ラインの選択下
において列ライン13-1〜13-nを順次選択して画素信号を
読出し、各行ラインにおいて信号読出し期間tHが完了し
てから次の行ラインの選択に移る水平ブランキング期間
tBLにその行ラインの全ての画素を同時にリセツトする
ものであるが、各画素がノーマリオン形のSITで構成さ
れているため、そのゲートに印加する行選択信号φG1〜
φGmは３値レベルとして負のビンチオフ電圧での読出し
を行なうようにしている。
第１図Ｃにおいて、水平ブランキング期間tBLには、
リセツトトランジスタ18-1〜18-nに印加するリセツト信
号φRによつて、全ての画素のソースに接続された列ラ
イン13-1〜13-nの電位が強制的に零電位に設定されると
同時に、ある行ライン例えば行ライン11-1に印加される
行選択信号φG1が最大の振幅値ＶφＲとなるために、行
ライン11-1に接続された全ての画素1-11〜1-1nのフロー
テイングゲート、すなわちゲート領域とゲートキヤパシ
タとの間は、零電位となつた列ライン13-1〜13-nに接続
されたソースに対して順方向にバイアスされ、これによ
りそれまで光入射によつてゲート領域に蓄積されていた
光電荷（正孔）はソース領域にはき出され、最終的にソ
ースに対するフローテイングゲートの電位はゲート−ソ
ース間のビルトイン電圧Vbiに落着く。これが、１ライ
ンの画素のゲート電位のリセツトすなわち光蓄積電荷の
リセツト動作である。
リセツトトランジスタ18-1〜18-nに印加するリセツト信
号φRによつて、全ての画素のソースに接続された列ラ
イン13-1〜13-nの電位が強制的に零電位に設定されると
同時に、ある行ライン例えば行ライン11-1に印加される
行選択信号φG1が最大の振幅値ＶφＲとなるために、行
ライン11-1に接続された全ての画素1-11〜1-1nのフロー
テイングゲート、すなわちゲート領域とゲートキヤパシ
タとの間は、零電位となつた列ライン13-1〜13-nに接続
されたソースに対して順方向にバイアスされ、これによ
りそれまで光入射によつてゲート領域に蓄積されていた
光電荷（正孔）はソース領域にはき出され、最終的にソ
ースに対するフローテイングゲートの電位はゲート−ソ
ース間のビルトイン電圧Vbiに落着く。これが、１ライ
ンの画素のゲート電位のリセツトすなわち光蓄積電荷の
リセツト動作である。
各行ラインにおいて、電圧ＶφＲの印加が切れると、
同時にそのラインの画素のゲート電位は、容量結合によ
つてビルトイン電圧Vbiに対しほぼ−ＶφＲだけ、より
詳しくはゲートキヤパシタ９の容量をCG、フローテイン
グゲートのソースおよびチヤネル部に対する寄生接合容
量をCJとすると、 だけ逆バイアスされるから、 となる。
同時にそのラインの画素のゲート電位は、容量結合によ
つてビルトイン電圧Vbiに対しほぼ−ＶφＲだけ、より
詳しくはゲートキヤパシタ９の容量をCG、フローテイン
グゲートのソースおよびチヤネル部に対する寄生接合容
量をCJとすると、 だけ逆バイアスされるから、 となる。
信号読出し時には、選択された行ラインに電圧ＶφＧ
が印加されるから、これによりそのラインの画素のフロ
ーテイングゲートの電位は、やはり同じ容量結合によつ
てほぼＶφＧだけ上昇するが、そのゲート領域にはこの
ラインの前のゲートリセツト時以来入射光によつてエピ
タキシヤル層内に発生した電子−正孔対のうちの正孔が
蓄積されつづけるから、その電荷の読出し時までの積分
値をQPとすれば、その光蓄積電荷によるゲート電位の上
昇分は、QP／CG（≡ΔVGP）となる。したがつて、読出
し時のゲート電位は、ほぼ（Vbi‐ＶφＲ）＋ＶφＧ＋Q
P／CGとなる。ここで、各画素のピンチオフ電圧VGOを
（Vbi‐ＶφＲ＋ＶφＧ）となるように設定すれば、信
号読出し時においてゲート電位VGのピンチオフ電圧VGO
を越える分は光電荷流入によるゲート電位上昇分のみと
なり、相対入射光量Ｐに対する相対出力Voutおよびゲー
ト電位VGに対する信号電流IDはそれぞれ第２図Ａおよび
Ｂに示すようになる。
が印加されるから、これによりそのラインの画素のフロ
ーテイングゲートの電位は、やはり同じ容量結合によつ
てほぼＶφＧだけ上昇するが、そのゲート領域にはこの
ラインの前のゲートリセツト時以来入射光によつてエピ
タキシヤル層内に発生した電子−正孔対のうちの正孔が
蓄積されつづけるから、その電荷の読出し時までの積分
値をQPとすれば、その光蓄積電荷によるゲート電位の上
昇分は、QP／CG（≡ΔVGP）となる。したがつて、読出
し時のゲート電位は、ほぼ（Vbi‐ＶφＲ）＋ＶφＧ＋Q
P／CGとなる。ここで、各画素のピンチオフ電圧VGOを
（Vbi‐ＶφＲ＋ＶφＧ）となるように設定すれば、信
号読出し時においてゲート電位VGのピンチオフ電圧VGO
を越える分は光電荷流入によるゲート電位上昇分のみと
なり、相対入射光量Ｐに対する相対出力Voutおよびゲー
ト電位VGに対する信号電流IDはそれぞれ第２図Ａおよび
Ｂに示すようになる。
しかし、上述した固体撮像装置においては、ゲート電
位リセツト後画素信号読出し時までの光電荷の蓄積期間
内において、強い入射光によりその光電荷蓄積によるゲ
ート電位上昇分ΔVGPが、ΔVGP＞ＶφＧとなると、その
フローテイングゲートの電位VGが、 VG＝Vbi‐ＶφＲ＋ΔVGP＞VGO となり、その画素が非選択時であるにも拘らずゲート電
位VGがピンチオフ電圧VGOを越えてSITがオン状態とな
る。このため、この画素の列ラインが選択されたとき
に、その非選択画素の電流が実際に選択された画素の信
号電流に重畳され、これが負荷抵抗16を経て画素信号と
して読出されるために、正常な撮像ができなくなる不都
合がある。
位リセツト後画素信号読出し時までの光電荷の蓄積期間
内において、強い入射光によりその光電荷蓄積によるゲ
ート電位上昇分ΔVGPが、ΔVGP＞ＶφＧとなると、その
フローテイングゲートの電位VGが、 VG＝Vbi‐ＶφＲ＋ΔVGP＞VGO となり、その画素が非選択時であるにも拘らずゲート電
位VGがピンチオフ電圧VGOを越えてSITがオン状態とな
る。このため、この画素の列ラインが選択されたとき
に、その非選択画素の電流が実際に選択された画素の信
号電流に重畳され、これが負荷抵抗16を経て画素信号と
して読出されるために、正常な撮像ができなくなる不都
合がある。
このような不都合を解決する対策として、ピンチオフ
電圧VGOを一定のまま行選択信号の電圧ＶφＲおよびＶ
φＧを大きくすることにより、上記の不都合が発生する
光電荷の積分値（ΔVGP）を大きくすることが考えられ
るが、これは飽和露光量を変えることを意味するため、
撮像装置設計上の自由度を狭めることになると共に、ま
たこのようにしてもより強い入射光があると同様な不都
合が生じるため根本的な解決策とはならない。
電圧VGOを一定のまま行選択信号の電圧ＶφＲおよびＶ
φＧを大きくすることにより、上記の不都合が発生する
光電荷の積分値（ΔVGP）を大きくすることが考えられ
るが、これは飽和露光量を変えることを意味するため、
撮像装置設計上の自由度を狭めることになると共に、ま
たこのようにしてもより強い入射光があると同様な不都
合が生じるため根本的な解決策とはならない。
以上のように、ノーマリオン形のSITを用いる固体撮
像装置においては、ノーマリオフ形のものに比べ読出し
時のSITゲート電位の実効的使用範囲を広くでき、した
がつて扱える入射光量範囲を広く、すなわち飽和露光量
を大きくできるが、他方ではピンチオフ電圧VGOが負で
あるために、入射光が強い場合においてゲート電位VGが
ピンチオフ電圧VGOを越えて上昇することにより、ゲー
ト非選択時にも拘らず信号電流が流れるいわゆる半選択
信号現象が起る。
像装置においては、ノーマリオフ形のものに比べ読出し
時のSITゲート電位の実効的使用範囲を広くでき、した
がつて扱える入射光量範囲を広く、すなわち飽和露光量
を大きくできるが、他方ではピンチオフ電圧VGOが負で
あるために、入射光が強い場合においてゲート電位VGが
ピンチオフ電圧VGOを越えて上昇することにより、ゲー
ト非選択時にも拘らず信号電流が流れるいわゆる半選択
信号現象が起る。
（発明の目的） 本発明の目的は、特に上述したノーマリーオン形のSI
Tを用いる場合の半選択信号現象の発生を有効に防止し
得るよう適切に構成した固体撮像装置を提供しようとす
るものである。
Tを用いる場合の半選択信号現象の発生を有効に防止し
得るよう適切に構成した固体撮像装置を提供しようとす
るものである。
（発明の概要） 本発明の固体撮像装置は、複数の行ラインおよび複数
の列ライン間にマトリックス状に配列される各画素を、
撮像素子としての静電誘導トランジスタと、この静電誘
導トランジスタのゲートに接続したソース−ドレイン通
路を有する静電誘導トランジスタと同一基板の表面また
は基板上に絶縁層を介して積層した半導体層に形成した
制御トランジスタとをもって構成し、この制御トランジ
スタを選択的に導通させることにより、非選択画素の静
電誘導トランジスタのピンチオフ電圧を越える分の光蓄
積電荷をその制御トランジスタのソース−ドレイン通路
を経て放出させるよう構成したことを特徴とするもので
ある。
の列ライン間にマトリックス状に配列される各画素を、
撮像素子としての静電誘導トランジスタと、この静電誘
導トランジスタのゲートに接続したソース−ドレイン通
路を有する静電誘導トランジスタと同一基板の表面また
は基板上に絶縁層を介して積層した半導体層に形成した
制御トランジスタとをもって構成し、この制御トランジ
スタを選択的に導通させることにより、非選択画素の静
電誘導トランジスタのピンチオフ電圧を越える分の光蓄
積電荷をその制御トランジスタのソース−ドレイン通路
を経て放出させるよう構成したことを特徴とするもので
ある。
（実施例） 第３図Ａ〜Ｄは本発明の第１実施例を示すもので、第
３図Ａは全体の回路構成を表わす。画素21-11〜21-mnは
同一基板にマトリツクス状に形成し、その各々の画素は
撮像素子としてのｎチヤネル・ノーマリーオン形のSIT2
2と、そのフローテイングゲート23に設けたゲートキヤ
パシタ24と、フローテイングゲート23に接続したソース
−ドレイン通路を有するＰチヤネル・エンハンスメント
形の制御トランジスタ25とをもつて構成する。各画素を
構成するSITのドレイン（基板）にはビデオ電圧VDを印
加し、Ｘ方向に配列された各行の画素群21-11〜21-1n;
…;21-m1〜21-mnのSITのゲートキヤパシタには各行ライ
ン26-1,…,26-mを接続して垂直走査回路27により行選択
信号φG1，…，φGmを印加する。また、Ｙ方向に配列さ
れた各列の画素群21-11〜21-m1;…;21-1n〜21mnのSITの
ソースには各列ライン28-1,…,28-nを接続し、これらの
列ラインを各列選択トランジスタ29-1,…,29-n、共通の
ビデオライン30および負荷抵抗31を経て接地して、各列
選択トランジスタ29-1,…,29-nのゲートに水平走査回路
32から列選択信号φS1，…，φSnを印加する。さらに、
各画素を構成する制御トランジスタ25のゲートおよびド
レインには、それぞれ制御ゲートライン33およびオーバ
ーフロードレインライン34を接続して制御ゲート信号φ
Cおよび制御ドレイン電圧VCを印加する。
３図Ａは全体の回路構成を表わす。画素21-11〜21-mnは
同一基板にマトリツクス状に形成し、その各々の画素は
撮像素子としてのｎチヤネル・ノーマリーオン形のSIT2
2と、そのフローテイングゲート23に設けたゲートキヤ
パシタ24と、フローテイングゲート23に接続したソース
−ドレイン通路を有するＰチヤネル・エンハンスメント
形の制御トランジスタ25とをもつて構成する。各画素を
構成するSITのドレイン（基板）にはビデオ電圧VDを印
加し、Ｘ方向に配列された各行の画素群21-11〜21-1n;
…;21-m1〜21-mnのSITのゲートキヤパシタには各行ライ
ン26-1,…,26-mを接続して垂直走査回路27により行選択
信号φG1，…，φGmを印加する。また、Ｙ方向に配列さ
れた各列の画素群21-11〜21-m1;…;21-1n〜21mnのSITの
ソースには各列ライン28-1,…,28-nを接続し、これらの
列ラインを各列選択トランジスタ29-1,…,29-n、共通の
ビデオライン30および負荷抵抗31を経て接地して、各列
選択トランジスタ29-1,…,29-nのゲートに水平走査回路
32から列選択信号φS1，…，φSnを印加する。さらに、
各画素を構成する制御トランジスタ25のゲートおよびド
レインには、それぞれ制御ゲートライン33およびオーバ
ーフロードレインライン34を接続して制御ゲート信号φ
Cおよび制御ドレイン電圧VCを印加する。
第３図Ｂは互いに隣接する４画素の構成を示す平面図
であり、第３図ＣはそのＡ−Ａ′線断面図である。本例
では基板40に形成する画素の面積効率を上げるため、互
いに隣接する４画素を図において上下および左右対称に
形成する。基板40はSITのドレインを構成するもので、n
+またはｎ形半導体を用い、この基板40上にn-エピタキ
シヤル層41を成長させると共に、このエピタキシヤル層
41に埋込絶縁物等より成る分離領域42を形成して隣接す
る画素間を電気的および光学的に分離する。各画素にお
いて、SITのゲートおよびソースはそれぞれエピタキシ
ヤル層41の表面に形成したP+拡散層43およびn+拡散層44
をもつて構成し、n+拡散層44は例えばポリシリコンより
成る配線層45を経て対応する列ライン28-i,28−（ｉ＋
１）に接続し、P+拡散層43上にはゲート酸化膜を介して
行ライン26-i,26−（ｉ＋１）を形成する例えばポリシ
リコンより成る行ライン電極46-i,46−（ｉ＋１）を被
着して、行ライン電極がP+拡散層43と対向する部分にゲ
ートキヤパシタを形成する。
であり、第３図ＣはそのＡ−Ａ′線断面図である。本例
では基板40に形成する画素の面積効率を上げるため、互
いに隣接する４画素を図において上下および左右対称に
形成する。基板40はSITのドレインを構成するもので、n
+またはｎ形半導体を用い、この基板40上にn-エピタキ
シヤル層41を成長させると共に、このエピタキシヤル層
41に埋込絶縁物等より成る分離領域42を形成して隣接す
る画素間を電気的および光学的に分離する。各画素にお
いて、SITのゲートおよびソースはそれぞれエピタキシ
ヤル層41の表面に形成したP+拡散層43およびn+拡散層44
をもつて構成し、n+拡散層44は例えばポリシリコンより
成る配線層45を経て対応する列ライン28-i,28−（ｉ＋
１）に接続し、P+拡散層43上にはゲート酸化膜を介して
行ライン26-i,26−（ｉ＋１）を形成する例えばポリシ
リコンより成る行ライン電極46-i,46−（ｉ＋１）を被
着して、行ライン電極がP+拡散層43と対向する部分にゲ
ートキヤパシタを形成する。
各画素のP+拡散層43は、互いに隣接する４画素の中央
部まで延在して形成して、その部分を各画素の制御トラ
ンジスタのソースとして作用させると共に、その４画素
の中央部のエピタキシヤル層41の表面には、各画素のSI
Tのゲートおよび制御トランジスタのソースを構成するP
+拡散層43と分離して、４画素の制御トランジスタのド
レインを構成するP+拡散層47を共通に形成し、このP+拡
散層47に配線用電極48を経てオーバーフロードレイン34
を接続する。また、P+拡散層47とP+拡散層43との間のエ
ピタキシヤル層41の表面には、ゲート酸化膜を介して制
御ゲートライン33を形成する４画素の制御トランジスタ
の制御ゲート電極49を共通に設ける。
部まで延在して形成して、その部分を各画素の制御トラ
ンジスタのソースとして作用させると共に、その４画素
の中央部のエピタキシヤル層41の表面には、各画素のSI
Tのゲートおよび制御トランジスタのソースを構成するP
+拡散層43と分離して、４画素の制御トランジスタのド
レインを構成するP+拡散層47を共通に形成し、このP+拡
散層47に配線用電極48を経てオーバーフロードレイン34
を接続する。また、P+拡散層47とP+拡散層43との間のエ
ピタキシヤル層41の表面には、ゲート酸化膜を介して制
御ゲートライン33を形成する４画素の制御トランジスタ
の制御ゲート電極49を共通に設ける。
以下、本実施例の動作を第３図Ｄに示す信号波形図を
参照しながら説明する。本実施例においても、上述した
と同様、行ライン26-1〜26-mを順次選択すると共に、各
行ラインの選択下において列ライン28-1〜28-nを順次選
択するXYアドレス方式により画素信号を順次読出し、各
行ラインにおいて信号読出し期間tHが完了してから次の
行ラインの選択に移る水平ブランキング期間tBLにその
行ラインの全ての画素を同時にリセツトするものである
が、特に画素21-22に注目し、そのフローテイングゲー
トの電位VG（2,2）の変化を第３図Ｄに示してその動作
を説明する。なお、第３図Ｄに示す画素21-22のフロー
テイングゲートの電位VG（2,2）において、破線は撮像
中光入射が無い場合の電位を表わす。
参照しながら説明する。本実施例においても、上述した
と同様、行ライン26-1〜26-mを順次選択すると共に、各
行ラインの選択下において列ライン28-1〜28-nを順次選
択するXYアドレス方式により画素信号を順次読出し、各
行ラインにおいて信号読出し期間tHが完了してから次の
行ラインの選択に移る水平ブランキング期間tBLにその
行ラインの全ての画素を同時にリセツトするものである
が、特に画素21-22に注目し、そのフローテイングゲー
トの電位VG（2,2）の変化を第３図Ｄに示してその動作
を説明する。なお、第３図Ｄに示す画素21-22のフロー
テイングゲートの電位VG（2,2）において、破線は撮像
中光入射が無い場合の電位を表わす。
タイミングt1において、行ライン26-2に印加される行
選択信号φG2がＶφＧになると、この行ラインに接続さ
れた各SITのフローテイングゲートの電位はほぼ
ＶφＧ、より詳しくはゲートキヤパシタ24の容量をCG、
P+拡散層43の寄生拡散容量をCJとすると、 だけ上昇する。
選択信号φG2がＶφＧになると、この行ラインに接続さ
れた各SITのフローテイングゲートの電位はほぼ
ＶφＧ、より詳しくはゲートキヤパシタ24の容量をCG、
P+拡散層43の寄生拡散容量をCJとすると、 だけ上昇する。
タイミングt2において、列選択信号φS2が高レベルと
なつて列ライン28-2すなわち画素21-22が選択される
と、そのときの画素21-22のゲート電位VG（2,2）に依存
した信号電流が列ライン28-2、列選択トランジスタ29-2
およびビデオライン30を経て負荷抵抗31に流れ、その負
荷抵抗31の電圧降下から出力信号電圧Voutとして読出さ
れる。この信号読出しにおいては、通常フローテイング
ゲートに蓄積されている光電荷がそのまま保持されるか
ら、非破壊読出しとなる。
なつて列ライン28-2すなわち画素21-22が選択される
と、そのときの画素21-22のゲート電位VG（2,2）に依存
した信号電流が列ライン28-2、列選択トランジスタ29-2
およびビデオライン30を経て負荷抵抗31に流れ、その負
荷抵抗31の電圧降下から出力信号電圧Voutとして読出さ
れる。この信号読出しにおいては、通常フローテイング
ゲートに蓄積されている光電荷がそのまま保持されるか
ら、非破壊読出しとなる。
次に、最終列ライン28-nの選択が終了し、行ライン26
-2に接続された全ての画素21-21〜21-2nの信号読出しが
完了したタイミングt3、すなわち水平ブランキング期間
tBLの開始において、制御ゲートライン33に印加する制
御ゲート信号φCを制御トランジスタ25が導通（オン）
する電圧−ＶφＣとする。このとき、制御ゲート電極49
下の表面電位φSはφS（０）→φS（−ＶφＣ）と変化
し、ゲート電位VG（2,2）は電位φS（−ＶφＣ）に強制
的にクランプされ、これによりゲート電位がリセツトさ
れて読出し以後の光入射によつてゲートに蓄積された光
電荷QPがはき出される。ここで、制御ゲート信号φCの
電圧−ＶφＣは、これが印加されたときの制御ゲート電
極49下の表面電位φS（−ＶφＣ）がSITのピンチオフ電
圧VG0にほぼ等しく、かつ制御ドレイン電圧VCに対して
φS（−ＶφＣ）＞VCとなるように設定する。
-2に接続された全ての画素21-21〜21-2nの信号読出しが
完了したタイミングt3、すなわち水平ブランキング期間
tBLの開始において、制御ゲートライン33に印加する制
御ゲート信号φCを制御トランジスタ25が導通（オン）
する電圧−ＶφＣとする。このとき、制御ゲート電極49
下の表面電位φSはφS（０）→φS（−ＶφＣ）と変化
し、ゲート電位VG（2,2）は電位φS（−ＶφＣ）に強制
的にクランプされ、これによりゲート電位がリセツトさ
れて読出し以後の光入射によつてゲートに蓄積された光
電荷QPがはき出される。ここで、制御ゲート信号φCの
電圧−ＶφＣは、これが印加されたときの制御ゲート電
極49下の表面電位φS（−ＶφＣ）がSITのピンチオフ電
圧VG0にほぼ等しく、かつ制御ドレイン電圧VCに対して
φS（−ＶφＣ）＞VCとなるように設定する。
タイミングt4、すなわち水平ブランキング期間tBLの
終了時点において、行選択信号φG2を低レベルにすると
共に、制御ゲート信号φCを零ボルトとする。このよう
にすると、ゲート電位VG（2,2）はVG（2,2）＝φS（−
ＶφＣ）−ＶφＧに下がり、以後は次回の読出しまでの
撮像期間中に入射光量に応じた光電荷の積分が行なわれ
て例えばQP／CG（≡ΔVGP）だけ上昇する。
終了時点において、行選択信号φG2を低レベルにすると
共に、制御ゲート信号φCを零ボルトとする。このよう
にすると、ゲート電位VG（2,2）はVG（2,2）＝φS（−
ＶφＣ）−ＶφＧに下がり、以後は次回の読出しまでの
撮像期間中に入射光量に応じた光電荷の積分が行なわれ
て例えばQP／CG（≡ΔVGP）だけ上昇する。
本実施例において、制御ゲート信号φCは選択された
行ラインに接続された画素の制御ゲート電極のみに印加
されるのではなく、他の非選択状態にある全ての画素の
制御ゲート電極にも印加される。したがつて、制御ゲー
ト信号φCが電圧−ＶφＣとなると、非選択画素の制御
ゲート電極下の表面電位も、選択画素と同様にφS（−
ＶφＣ）、すなわちSITのピンチオフ電圧VG0とほぼ等し
くなるから、一部の非選択画素において光電荷の蓄積が
著しく、それによるゲート電位の上昇分ΔVGPが、φ
S（−ＶφＣ）−ＶφＧ＋ΔVGP＞φS（−ＶφＣ）、す
なわちΔVGP＞ＶφＧとなつても、電位φS（−ＶφＣ）
すなわちSITのピンチオフ電圧VG0を越えるゲート電位分
に相当する光電荷は制御ゲート電極下のチヤネルを通し
てオーバフロードレインライン34へとはき出される。し
かも、この過剰電荷のオーバーフロー動作は、行ライン
が切替わる毎に全ての非選択画素に対して行なわれるか
ら、強い入射光があつてもそれによつてフローテイング
ゲートの電位がピンチオフ電圧VG0を越えることはな
く、したがつて半選択信号現象の発生を有効に防止する
ことができる。また、このことは等価的にブルーミング
制御を行なつていると見ることもできる。さらに、各画
素のリセツトを、制御ゲート信号φCによりSITのフロー
テイングゲートの電位をφS（−ＶφＣ）にクランプす
ることによつて行なうようにしたから、リセツト時の残
留光電荷を完全に無くすことができる。したがつて、SI
Tのゲート−ソース間のPn接合を順方向にバイアスして
リセツトする場合に数％見られる残像現象も、本実施例
によれば完全に抑制することができる。
行ラインに接続された画素の制御ゲート電極のみに印加
されるのではなく、他の非選択状態にある全ての画素の
制御ゲート電極にも印加される。したがつて、制御ゲー
ト信号φCが電圧−ＶφＣとなると、非選択画素の制御
ゲート電極下の表面電位も、選択画素と同様にφS（−
ＶφＣ）、すなわちSITのピンチオフ電圧VG0とほぼ等し
くなるから、一部の非選択画素において光電荷の蓄積が
著しく、それによるゲート電位の上昇分ΔVGPが、φ
S（−ＶφＣ）−ＶφＧ＋ΔVGP＞φS（−ＶφＣ）、す
なわちΔVGP＞ＶφＧとなつても、電位φS（−ＶφＣ）
すなわちSITのピンチオフ電圧VG0を越えるゲート電位分
に相当する光電荷は制御ゲート電極下のチヤネルを通し
てオーバフロードレインライン34へとはき出される。し
かも、この過剰電荷のオーバーフロー動作は、行ライン
が切替わる毎に全ての非選択画素に対して行なわれるか
ら、強い入射光があつてもそれによつてフローテイング
ゲートの電位がピンチオフ電圧VG0を越えることはな
く、したがつて半選択信号現象の発生を有効に防止する
ことができる。また、このことは等価的にブルーミング
制御を行なつていると見ることもできる。さらに、各画
素のリセツトを、制御ゲート信号φCによりSITのフロー
テイングゲートの電位をφS（−ＶφＣ）にクランプす
ることによつて行なうようにしたから、リセツト時の残
留光電荷を完全に無くすことができる。したがつて、SI
Tのゲート−ソース間のPn接合を順方向にバイアスして
リセツトする場合に数％見られる残像現象も、本実施例
によれば完全に抑制することができる。
上述した第１実施例においては、各行ラインに印加す
る行選択信号を２値信号として、水平ブランキング期間
tBLにおいても読出し期間における電圧ＶφＧを印加す
るようにしたが、本発明の第２実施例においては、第４
図Ａに示すように、行選択信号を３値信号として、水平
ブランキング期間tBLにおいは読出し期間tHにおける電
圧ＶφＧよりも低い電圧ＶφGRを印加する。以下、この
第２実施例の動作を、第３図Ａに示す画素21-22のSITの
フローテイングゲートの電位VG（2,2）の変化に従つて
説明する。
る行選択信号を２値信号として、水平ブランキング期間
tBLにおいても読出し期間における電圧ＶφＧを印加す
るようにしたが、本発明の第２実施例においては、第４
図Ａに示すように、行選択信号を３値信号として、水平
ブランキング期間tBLにおいは読出し期間tHにおける電
圧ＶφＧよりも低い電圧ＶφGRを印加する。以下、この
第２実施例の動作を、第３図Ａに示す画素21-22のSITの
フローテイングゲートの電位VG（2,2）の変化に従つて
説明する。
タイミングt3において、制御トランジスタがオンとな
り、ゲート電位VG（2,2）は制御ゲート信号φCによつて
φS（−ＶφＣ）にクランプされ、これによりゲート電
位がリセツトされる。次にタイミングt4において、行選
択信号φG2が低レベルとなつて、その振幅がＶφGR低下
するのに伴ない、ゲート電位VG（2,2）もＶφGR低下し
てφS（−ＶφＣ）−ＶφGRとなる。その後、撮像期間
が終了し、次に行ライン26-2が選択されたタイミングt1
において、行選択信号φG2が読出し電圧ＶφＧになるの
に伴なつて、ゲート電位VG（2,2）もＶφＧだけ上昇
し、φS（−ＶφＣ）−ＶφGR＋ＶφＧとなる。ここ
で、φS（−ＶφＣ）は第１実施例と同様にSITのピンチ
オフ電圧VG0とほぼ等しくとり、 φS（−ＶφＣ）＋（ＶφＧ−ＶφGR）＝VG0＋（Ｖ
φＧ−ＶφGR）≡VG1＞VG0 とする。次に、タイミングt2において、列選択信号φS2
が高レベルとなることにより、そのときのゲート電位VG
（2,2）に依存した出力信号電圧Voutが得られる。この
場合撮像期間内に入射光が全く無くても読出し時のゲー
ト電位が第４図Ｃに示すようにピンチオフ電圧VG0を越
えてVG1となるため信号出力電流ID（VG1）が流れる。そ
こで、本実施例では、このオフセツト電圧を入射光の無
いダミー画素の出力電圧を用いる等して信号出力電圧か
ら差し引いて、実際の画素信号を得る。
り、ゲート電位VG（2,2）は制御ゲート信号φCによつて
φS（−ＶφＣ）にクランプされ、これによりゲート電
位がリセツトされる。次にタイミングt4において、行選
択信号φG2が低レベルとなつて、その振幅がＶφGR低下
するのに伴ない、ゲート電位VG（2,2）もＶφGR低下し
てφS（−ＶφＣ）−ＶφGRとなる。その後、撮像期間
が終了し、次に行ライン26-2が選択されたタイミングt1
において、行選択信号φG2が読出し電圧ＶφＧになるの
に伴なつて、ゲート電位VG（2,2）もＶφＧだけ上昇
し、φS（−ＶφＣ）−ＶφGR＋ＶφＧとなる。ここ
で、φS（−ＶφＣ）は第１実施例と同様にSITのピンチ
オフ電圧VG0とほぼ等しくとり、 φS（−ＶφＣ）＋（ＶφＧ−ＶφGR）＝VG0＋（Ｖ
φＧ−ＶφGR）≡VG1＞VG0 とする。次に、タイミングt2において、列選択信号φS2
が高レベルとなることにより、そのときのゲート電位VG
（2,2）に依存した出力信号電圧Voutが得られる。この
場合撮像期間内に入射光が全く無くても読出し時のゲー
ト電位が第４図Ｃに示すようにピンチオフ電圧VG0を越
えてVG1となるため信号出力電流ID（VG1）が流れる。そ
こで、本実施例では、このオフセツト電圧を入射光の無
いダミー画素の出力電圧を用いる等して信号出力電圧か
ら差し引いて、実際の画素信号を得る。
このようにすれば、第２図Ａにおけるような低入射光
量域における非線形な光電変換特性を、第４図Ｂに示す
ように線形に大幅に改善することができ、入射光量に正
確に対応した画像信号を得ることができる。
量域における非線形な光電変換特性を、第４図Ｂに示す
ように線形に大幅に改善することができ、入射光量に正
確に対応した画像信号を得ることができる。
第５図ＡおよびＢは本発明の第３実施例を示すもの
で、第５図Ａは全体の回路構成を、第５図Ｂはその動作
を説明するための信号波形を表わし、第１実施例におい
て説明したものと同一のものには同一の符号を付してそ
の説明を省略する。本実施例では、各列の画素群21-11
〜21-m1;…;21-1n〜21-mnの制御トランジスタ25の制御
ゲート電極を、各第２の列ライン51-1,…,51-nに接続し
て、これらの第２の列ラインにリセツト用水平走査回路
52から制御ゲート信号φC1，…，φCnを印加する。これ
ら制御ゲート信号φC1〜φCnによる第２の列ラインの選
択は、水平走査回路32による対応する列ラインの選択に
対して、任意の列ライン周期分、本実施例では１周期分
遅らせる。
で、第５図Ａは全体の回路構成を、第５図Ｂはその動作
を説明するための信号波形を表わし、第１実施例におい
て説明したものと同一のものには同一の符号を付してそ
の説明を省略する。本実施例では、各列の画素群21-11
〜21-m1;…;21-1n〜21-mnの制御トランジスタ25の制御
ゲート電極を、各第２の列ライン51-1,…,51-nに接続し
て、これらの第２の列ラインにリセツト用水平走査回路
52から制御ゲート信号φC1，…，φCnを印加する。これ
ら制御ゲート信号φC1〜φCnによる第２の列ラインの選
択は、水平走査回路32による対応する列ラインの選択に
対して、任意の列ライン周期分、本実施例では１周期分
遅らせる。
以下、本実施例の動作を、上述したと同様に、画素21
-22のSITのフローテイングゲートの電位VG（2,2）の変
化に従つて説明する。本実施例においては、制御ゲート
信号φC1〜φCnのパルスのタイミングが列毎に異なる点
を除けば、基本動作は第１実施例と同じである。すなわ
ち、画素21-22のゲート電位VG（2,2）は、タイミングt1
でＶφＧに上昇し、タイミングt2で画素21-22の信号読
出しが行なわれる。次に、タイミングt3で画素21-22の
制御トランジスタの制御ゲート電極に振幅−ＶφＣの制
御ゲート信号φC2が印加されることによつて、制御トラ
ンジスタが導通して制御ゲート電極下の表面電位がφS
（−ＶφＣ）となり、それに伴ないSITのフローテイン
グゲートの電位VG（2,2）がφS（−ＶφＣ）にクランプ
され、これによりゲート電位がリセツトされる。制御ゲ
ート信号φC2が零ボルトになると、入射光による光電荷
の蓄積が行なわれるが、タイミングt4において、行選択
信号φG2が低レベルとなつてその振幅がＶφＧ低下する
のに伴ない、ゲート電位VG（2,2）もＶφＧ低下し、以
後次の読出し期間まで光電荷の蓄積が行なわれる。
-22のSITのフローテイングゲートの電位VG（2,2）の変
化に従つて説明する。本実施例においては、制御ゲート
信号φC1〜φCnのパルスのタイミングが列毎に異なる点
を除けば、基本動作は第１実施例と同じである。すなわ
ち、画素21-22のゲート電位VG（2,2）は、タイミングt1
でＶφＧに上昇し、タイミングt2で画素21-22の信号読
出しが行なわれる。次に、タイミングt3で画素21-22の
制御トランジスタの制御ゲート電極に振幅−ＶφＣの制
御ゲート信号φC2が印加されることによつて、制御トラ
ンジスタが導通して制御ゲート電極下の表面電位がφS
（−ＶφＣ）となり、それに伴ないSITのフローテイン
グゲートの電位VG（2,2）がφS（−ＶφＣ）にクランプ
され、これによりゲート電位がリセツトされる。制御ゲ
ート信号φC2が零ボルトになると、入射光による光電荷
の蓄積が行なわれるが、タイミングt4において、行選択
信号φG2が低レベルとなつてその振幅がＶφＧ低下する
のに伴ない、ゲート電位VG（2,2）もＶφＧ低下し、以
後次の読出し期間まで光電荷の蓄積が行なわれる。
本実施例によれば、第１実施例と同様の効果が得られ
る他、読出しタイミングの異なる各列ラインの画素に対
して、リセツトタイミングを各列毎に読出しタイミング
と平行移動して遅らせるようにしたから、第１実施例で
みられた行ラインに沿つた列の異なる画素間においてリ
セツトタイミングが同時でありながら、読出しタイミン
グがそれぞれ異なることに基く入射光の光電荷積分時間
の違いを完全に是正することができ、入射光に応じたよ
り正確な画像信号を得ることができる。
る他、読出しタイミングの異なる各列ラインの画素に対
して、リセツトタイミングを各列毎に読出しタイミング
と平行移動して遅らせるようにしたから、第１実施例で
みられた行ラインに沿つた列の異なる画素間においてリ
セツトタイミングが同時でありながら、読出しタイミン
グがそれぞれ異なることに基く入射光の光電荷積分時間
の違いを完全に是正することができ、入射光に応じたよ
り正確な画像信号を得ることができる。
第６図は本発明の第４実施例を説明するための信号波
形図である。本実施例では、第３図Ａに示した回路構成
において、撮像時間を通常の全画素読出し周期よりも短
縮させて、いわゆる電子的シヤツタ機能を持たせたもの
である。以下、本実施例の動作を第３図Ａを参照しなが
ら説明する。
形図である。本実施例では、第３図Ａに示した回路構成
において、撮像時間を通常の全画素読出し周期よりも短
縮させて、いわゆる電子的シヤツタ機能を持たせたもの
である。以下、本実施例の動作を第３図Ａを参照しなが
ら説明する。
本実施例では、最終列ラインの選択終了後、水平ブラ
ンキング期間tBLが開始するタイミングt1において、行
選択信号φG1として行ライン26-1に、パルス幅がtBLに
等しく、振幅がＶφＧのリセツトパルスを印加すると共
に、同じtBL期間に全ての画素の制御トランジスタの制
御ゲート電極にこれがオンとなる電圧−ＶφＣの制御ゲ
ート信号φCを印加して、行ライン26-1に接続された画
素のリセツトを行なう。したがつて、期間T1が行ライン
26-1のリセツト周期となり、同様に期間T2が行ライン26
-2のリセツト周期となる。この行ライン26-1に接続され
た画素のリセツト期間tBLには、それ以外の行ラインに
接続された全ての画素に対して、そのフローテイングゲ
ートの電位がφS（−ＶφＣ）を越える分の光電荷のオ
ーバーフロー動作が行なわれ、同様に行ライン26-2にお
けるリセツト期間tBLにも他の行ラインについての光電
荷のオーバーフロー動作が行なわれて、半選択信号現象
の発生が防止される。
ンキング期間tBLが開始するタイミングt1において、行
選択信号φG1として行ライン26-1に、パルス幅がtBLに
等しく、振幅がＶφＧのリセツトパルスを印加すると共
に、同じtBL期間に全ての画素の制御トランジスタの制
御ゲート電極にこれがオンとなる電圧−ＶφＣの制御ゲ
ート信号φCを印加して、行ライン26-1に接続された画
素のリセツトを行なう。したがつて、期間T1が行ライン
26-1のリセツト周期となり、同様に期間T2が行ライン26
-2のリセツト周期となる。この行ライン26-1に接続され
た画素のリセツト期間tBLには、それ以外の行ラインに
接続された全ての画素に対して、そのフローテイングゲ
ートの電位がφS（−ＶφＣ）を越える分の光電荷のオ
ーバーフロー動作が行なわれ、同様に行ライン26-2にお
けるリセツト期間tBLにも他の行ラインについての光電
荷のオーバーフロー動作が行なわれて、半選択信号現象
の発生が防止される。
行ライン26-1に接続された画素は、タイミングt2でリ
セツト動作が解除され、その後タイミングt3において行
選択信号φG1がＶφＧとなる信号読出し期間T3の開始ま
での期間T11において入射光による光電荷の積分動作が
行なわれ、同様に行ライン26-2に接続された画素は、タ
イミングt4でリセツト動作が解除され、その後タイミン
グt5において行選択信号φG2がＶφＧとなる信号読出し
期間T4の開始までの期間T22において入射光による光電
荷の積分動作が行なわれる。このように、各行ラインに
おいて、積分時間すなわち撮像時間がそれぞれ等しく
（T11＝T22）、かつそれが行ライン選択周期の任意の整
数倍となるように、垂直走査回路27を制御して、各行ラ
インの信号読出し期間T3，T4内において、順次の画素の
読出しを行なう。なお、本実施例においてはある行ライ
ンの信号読出し期間、例えば期間T3内における水平ブラ
ンキング期間tBLに、他の行ラインにおいて期間T1にお
けると同様の画素のリセツト動作が行なわれることにな
る。
セツト動作が解除され、その後タイミングt3において行
選択信号φG1がＶφＧとなる信号読出し期間T3の開始ま
での期間T11において入射光による光電荷の積分動作が
行なわれ、同様に行ライン26-2に接続された画素は、タ
イミングt4でリセツト動作が解除され、その後タイミン
グt5において行選択信号φG2がＶφＧとなる信号読出し
期間T4の開始までの期間T22において入射光による光電
荷の積分動作が行なわれる。このように、各行ラインに
おいて、積分時間すなわち撮像時間がそれぞれ等しく
（T11＝T22）、かつそれが行ライン選択周期の任意の整
数倍となるように、垂直走査回路27を制御して、各行ラ
インの信号読出し期間T3，T4内において、順次の画素の
読出しを行なう。なお、本実施例においてはある行ライ
ンの信号読出し期間、例えば期間T3内における水平ブラ
ンキング期間tBLに、他の行ラインにおいて期間T1にお
けると同様の画素のリセツト動作が行なわれることにな
る。
本実施例によれば、行ラインの選択周期単位で、撮像
時間を任意に設定できる電子的シヤツタ機能を有するか
ら、第１実施例の効果に加え、特に動きの速い被写体の
場合にも画面ぶれのない良好な画像信号を得ることがで
きる。なお、本実施例において、厳密には１ラインの先
端の画素と最後の画素、例えば画素21-11と画素21-1nと
では撮像時間に差が生じることになるが、例えばシヤツ
タ速度（T11＝T22）を約1/1000sec＝1msecとすると、標
準テレビ信号の水平走査時間が約52μsecであるから、
その撮像時間の差は、 となり、それ程問題にならないし、また必要に応じて処
理回路で補正することもできる。
時間を任意に設定できる電子的シヤツタ機能を有するか
ら、第１実施例の効果に加え、特に動きの速い被写体の
場合にも画面ぶれのない良好な画像信号を得ることがで
きる。なお、本実施例において、厳密には１ラインの先
端の画素と最後の画素、例えば画素21-11と画素21-1nと
では撮像時間に差が生じることになるが、例えばシヤツ
タ速度（T11＝T22）を約1/1000sec＝1msecとすると、標
準テレビ信号の水平走査時間が約52μsecであるから、
その撮像時間の差は、 となり、それ程問題にならないし、また必要に応じて処
理回路で補正することもできる。
また、リセツト周期T1，T2における各行選択信号のパ
ルス幅tBLのリセツトパルスの振幅を、第７図のφG2に
破線で示すようにＶφGRとして、第４図Ａ〜Ｃにおいて
説明したように、ＶφＧ−ＶφGR＝VG1‐VG0とすると共
に、読出し時のゲート電位をVG0からVG1とするのに基く
オフセツト電圧を差し引くことにより、第４図Ａ〜Ｃに
おいて説明した第２実施例と同様の効果を得ることがで
きる。
ルス幅tBLのリセツトパルスの振幅を、第７図のφG2に
破線で示すようにＶφGRとして、第４図Ａ〜Ｃにおいて
説明したように、ＶφＧ−ＶφGR＝VG1‐VG0とすると共
に、読出し時のゲート電位をVG0からVG1とするのに基く
オフセツト電圧を差し引くことにより、第４図Ａ〜Ｃに
おいて説明した第２実施例と同様の効果を得ることがで
きる。
なお、本発明は上述した実施例にのみ限定されるもの
ではなく、幾多の変形または変更が可能である。例え
ば、第１実施例において制御トランジスタのドレイン電
極配線とゲート電極配線はそれぞれ垂直方向および水平
方向に配置しているが、それを取り換えてそれぞれ水平
方向および垂直方向に配置することもできる。同様に第
３実施例において、垂直方向に配置しているドレイン電
極配線を水平方向配置に変えることもできる。また、上
述した各実施例においては、各画素をｎチヤネルのSIT
と、Ｐチヤネルの制御トランジスタとをもつて構成した
が、ＰチヤネルのSITと、ｎチヤネルの制御トランジス
タとをもつて構成することもできる。また、画素信号は
SITのドレインに正電圧を印加し、ソースを負荷抵抗を
経て接地するソースフオロワ読出し方式に限らず、ドレ
インを接地し、ソースに負荷抵抗を経て正電圧を印加す
るドレイン接地読出し方式を採用することもできる。更
に、各画素を構成するSITおよび制御トランジスタは、S
ITのゲートに制御トランジスタのソース−ドレイン通路
を電気的に接続すればよいから、これらを異なる基板
に、あるいは同一基板に分離して形成することもでき
る。
ではなく、幾多の変形または変更が可能である。例え
ば、第１実施例において制御トランジスタのドレイン電
極配線とゲート電極配線はそれぞれ垂直方向および水平
方向に配置しているが、それを取り換えてそれぞれ水平
方向および垂直方向に配置することもできる。同様に第
３実施例において、垂直方向に配置しているドレイン電
極配線を水平方向配置に変えることもできる。また、上
述した各実施例においては、各画素をｎチヤネルのSIT
と、Ｐチヤネルの制御トランジスタとをもつて構成した
が、ＰチヤネルのSITと、ｎチヤネルの制御トランジス
タとをもつて構成することもできる。また、画素信号は
SITのドレインに正電圧を印加し、ソースを負荷抵抗を
経て接地するソースフオロワ読出し方式に限らず、ドレ
インを接地し、ソースに負荷抵抗を経て正電圧を印加す
るドレイン接地読出し方式を採用することもできる。更
に、各画素を構成するSITおよび制御トランジスタは、S
ITのゲートに制御トランジスタのソース−ドレイン通路
を電気的に接続すればよいから、これらを異なる基板
に、あるいは同一基板に分離して形成することもでき
る。
（発明の効果） 以上述べたように、本発明によれば、各画素を撮像素
子としてのSITと、そのSITのゲートに接続したソース−
ドレイン通路を有する制御トランジスタとをもつて構成
したから、強い光入射時に非選択画素からの電流が選択
画素の信号電流に重畳される、いわゆる半選択信号現象
の発生を有効に防止できる。
子としてのSITと、そのSITのゲートに接続したソース−
ドレイン通路を有する制御トランジスタとをもつて構成
したから、強い光入射時に非選択画素からの電流が選択
画素の信号電流に重畳される、いわゆる半選択信号現象
の発生を有効に防止できる。
第１図Ａ〜Ｃは本願人が開発したノーマリオン形のSIT
を用いる固体撮像装置を説明するための図、 第２図ＡおよびＢはノーマリオン形のSITの特性を示す
図、 第３図Ａ〜Ｄは本発明の第１実施例を示す図、 第４図Ａ〜Ｃは同じく第２実施例を示す図、 第５図ＡおよびＢは同じく第３実施例を示す図、 第６図は同じく第４実施例を示す図である。 21-11〜21-mn……画素 22……SIT、23……フローテイングゲート 24……ゲートキヤパシタ 25……制御トランジスタ 26-1〜26-m……行ライン 27……垂直走査回路 28-1〜28-n……列ライン 29-1〜29-n……列選択トランジスタ 30……ビデオライン、31……負荷抵抗 32……水平走査回路、33……制御ゲートライン 34……オーバーフロードレインライン 40……基板、41……エピタキシヤル層 42……分離領域、43……P+拡散層 44……n+拡散層、45……配線層 47……P+拡散層 48……配線用電極、49……制御ゲート電極 51-1〜51-n……第２の列ライン 52……リセツト用水平走査回路
を用いる固体撮像装置を説明するための図、 第２図ＡおよびＢはノーマリオン形のSITの特性を示す
図、 第３図Ａ〜Ｄは本発明の第１実施例を示す図、 第４図Ａ〜Ｃは同じく第２実施例を示す図、 第５図ＡおよびＢは同じく第３実施例を示す図、 第６図は同じく第４実施例を示す図である。 21-11〜21-mn……画素 22……SIT、23……フローテイングゲート 24……ゲートキヤパシタ 25……制御トランジスタ 26-1〜26-m……行ライン 27……垂直走査回路 28-1〜28-n……列ライン 29-1〜29-n……列選択トランジスタ 30……ビデオライン、31……負荷抵抗 32……水平走査回路、33……制御ゲートライン 34……オーバーフロードレインライン 40……基板、41……エピタキシヤル層 42……分離領域、43……P+拡散層 44……n+拡散層、45……配線層 47……P+拡散層 48……配線用電極、49……制御ゲート電極 51-1〜51-n……第２の列ライン 52……リセツト用水平走査回路
Claims (3)
- 【請求項１】複数の行ラインおよび複数の列ライン間に
マトリックス状に配列される各画素を、撮像素子として
の静電誘導トランジスタと、この静電誘導トランジスタ
のゲートに接続したソース−ドレイン通路を有する静電
誘導トランジスタと同一基板の表面または基板上に絶縁
層を介して積層した半導体層に形成した制御トランジス
タとをもって構成し、この制御トランジスタを選択的に
導通させることにより、非選択画素の静電誘導トランジ
スタのピンチオフ電圧を越える分の光蓄積電荷をその制
御トランジスタのソース−ドレイン通路を経て放出させ
るよう構成したことを特徴とする固体撮像装置。 - 【請求項２】前記各画素の制御トランジスタの制御ゲー
ト電極を共通に接続して、これらの制御トランジスタを
画素信号読出しの水平ブランキング期間に導通させるよ
う構成したことを特徴とする特許請求の範囲第１項記載
の固体撮像装置。 - 【請求項３】前記各画素の制御トランジスタの制御ゲー
ト電極を列毎に接続して、これらの列毎の制御トランジ
スタを前記列ラインの選択に同期して導通させるよう構
成したことを特徴とする特許請求の範囲第１項記載の固
体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085903A JPH0824351B2 (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
| US06/720,805 US4636865A (en) | 1984-04-27 | 1985-04-08 | Solid state image sensor |
| DE3514994A DE3514994C2 (de) | 1984-04-27 | 1985-04-25 | Festkörper-Bildsensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085903A JPH0824351B2 (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60232788A JPS60232788A (ja) | 1985-11-19 |
| JPH0824351B2 true JPH0824351B2 (ja) | 1996-03-06 |
Family
ID=13871804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085903A Expired - Lifetime JPH0824351B2 (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4636865A (ja) |
| JP (1) | JPH0824351B2 (ja) |
| DE (1) | DE3514994C2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147662A (ja) * | 1984-08-15 | 1986-03-08 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPS6333075A (ja) * | 1986-07-26 | 1988-02-12 | Olympus Optical Co Ltd | 固体撮像装置 |
| US4875100A (en) * | 1986-10-23 | 1989-10-17 | Sony Corporation | Electronic shutter for a CCD image sensor |
| JPS63148778A (ja) * | 1986-12-11 | 1988-06-21 | Sony Corp | 固体撮像素子 |
| JPS6442992A (en) * | 1987-08-08 | 1989-02-15 | Olympus Optical Co | Solid-state image pickup device |
| JP2578622B2 (ja) * | 1987-11-20 | 1997-02-05 | オリンパス光学工業株式会社 | 固体撮像装置 |
| JPH06334920A (ja) * | 1993-03-23 | 1994-12-02 | Nippon Hoso Kyokai <Nhk> | 固体撮像素子とその駆動方法 |
| US5341008A (en) * | 1993-09-21 | 1994-08-23 | Texas Instruments Incorporated | Bulk charge modulated device photocell with lateral charge drain |
| US6160281A (en) * | 1997-02-28 | 2000-12-12 | Eastman Kodak Company | Active pixel sensor with inter-pixel function sharing |
| US6107655A (en) * | 1997-08-15 | 2000-08-22 | Eastman Kodak Company | Active pixel image sensor with shared amplifier read-out |
| US6977684B1 (en) * | 1998-04-30 | 2005-12-20 | Canon Kabushiki Kaisha | Arrangement of circuits in pixels, each circuit shared by a plurality of pixels, in image sensing apparatus |
| JP3493405B2 (ja) * | 2000-08-31 | 2004-02-03 | ミノルタ株式会社 | 固体撮像装置 |
| KR100690880B1 (ko) * | 2004-12-16 | 2007-03-09 | 삼성전자주식회사 | 픽셀별 광감도가 균일한 이미지 센서 및 그 제조 방법 |
| US7244918B2 (en) * | 2005-08-30 | 2007-07-17 | Micron Technology, Inc. | Method and apparatus providing a two-way shared storage gate on a four-way shared pixel |
| US7714917B2 (en) | 2005-08-30 | 2010-05-11 | Aptina Imaging Corporation | Method and apparatus providing a two-way shared storage gate on a four-way shared pixel |
| JP3996618B1 (ja) * | 2006-05-11 | 2007-10-24 | 総吉 廣津 | 半導体撮像素子 |
| US8405751B2 (en) * | 2009-08-03 | 2013-03-26 | International Business Machines Corporation | Image sensor pixel structure employing a shared floating diffusion |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5918870B2 (ja) * | 1977-05-15 | 1984-05-01 | 財団法人半導体研究振興会 | 半導体集積回路 |
| US4233632A (en) * | 1977-11-07 | 1980-11-11 | Hitachi, Ltd. | Solid state image pickup device with suppressed so-called blooming phenomenon |
| JPS5813079A (ja) * | 1981-07-16 | 1983-01-25 | Olympus Optical Co Ltd | イメ−ジセンサ |
| JPS5848577A (ja) * | 1981-09-18 | 1983-03-22 | Semiconductor Res Found | 固体撮像装置の画像信号読出し方法 |
| DE3138240A1 (de) * | 1981-09-25 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Zweidimensionaler halbleiter-bildsensor mit steuerung oder regelung der integrationszeit |
| DE3138294A1 (de) * | 1981-09-25 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Zweidimensionaler halbleiter-bildsensor mit steuerung oder regelung der integrationszeit |
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| DE3236073A1 (de) * | 1982-09-29 | 1984-03-29 | Siemens AG, 1000 Berlin und 8000 München | Zweidimensionaler halbleiter-bildsensor mit einer anordnung zur reduzierung des ueberstrahlens |
| DE3236146A1 (de) * | 1982-09-29 | 1984-03-29 | Siemens AG, 1000 Berlin und 8000 München | Zweidimensionaler halbleiter-bildsensor und verfahren zu seinem betrieb |
| JPS59153381A (ja) * | 1983-02-22 | 1984-09-01 | Junichi Nishizawa | ２次元固体撮像装置 |
| US4542409A (en) * | 1983-03-25 | 1985-09-17 | Fuji Photo Film Co., Ltd. | Single gate line interlace solid-state color imager |
| JPS614376A (ja) * | 1984-06-19 | 1986-01-10 | Olympus Optical Co Ltd | 固体撮像装置 |
-
1984
- 1984-04-27 JP JP59085903A patent/JPH0824351B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-08 US US06/720,805 patent/US4636865A/en not_active Expired - Lifetime
- 1985-04-25 DE DE3514994A patent/DE3514994C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3514994C2 (de) | 1986-11-20 |
| JPS60232788A (ja) | 1985-11-19 |
| DE3514994A1 (de) | 1985-10-31 |
| US4636865A (en) | 1987-01-13 |
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