DE212018000072U1 - Elektronische Komponente und Halbleitervorrichtung - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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Abstract

Elektronische Komponente, die Folgendes aufweist:
ein Substrat mit einer ersten Hauptfläche an einer Seite und einer zweiten Hauptfläche an der anderen Seite;
einen Chip mit einer ersten Chiphauptfläche an einer Seite und einer zweiten Chiphauptfläche an der anderen Seite und mehreren Elektroden, die auf der ersten Chiphauptfläche und/oder der zweiten Chiphauptfläche ausgebildet sind, wobei der Chip auf der ersten Hauptfläche des Substrats angeordnet ist;
eine versiegelnde Isolationsschicht, die den Chip auf der ersten Hauptfläche des Substrats derart versiegelt, dass die zweite Hauptfläche des Substrats freigelegt ist, wobei die versiegelnde Isolationsschicht eine versiegelnde Hauptfläche aufweist, die der ersten Hauptfläche des Substrats gegenüberliegt; und
mehrere externe Anschlüsse, die ausgebildet sind, die versiegelnde Isolationsschicht so zu durchdringen, dass sie von der versiegelnden Hauptfläche der versiegelnden Isolationsschicht freigelegt sind, wobei die externen Anschlüsse jeweils mit den mehreren Elektroden des Chips elektrisch verbunden sind.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine elektronische Komponente und eine Halbleitervorrichtung.
  • Stand der Technik
  • Die Patentliteratur 1 offenbart eine Leistungsmodul-Halbleitervorrichtung, die als ein Beispiel für eine elektronische Komponente dient. Die Leistungsmodul-Halbleitervorrichtung weist ein Keramiksubstrat auf. Eine Halbleitervorrichtung und Anschlusselektroden sind auf dem Keramiksubstrat angeordnet.
  • Die Anschlusselektroden durchqueren eine Seitenfläche des Keramiksubstrats und erstrecken sich von einem Innengebiet zu einem Außengebiet des Keramiksubstrats. Die Anschlusselektroden sind über Bonddrähte elektrisch mit der Halbleitervorrichtung verbunden.
  • Säulenförmige Elektroden stehen auf der Halbleitervorrichtung. Das Keramiksubstrat, die Halbleitervorrichtung und ein Teil der Säulenelektroden und die Anschlusselektroden sind durch eine Harzschicht versiegelt. Die Harzschicht ist über der gesamten äußeren Oberfläche des Keramiksubstrats ausgebildet.
  • Entgegenhaltungsliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung Veröffentlichungs-Nr. 2013-172044
  • Kurzfassung der Erfindung
  • Technisches Problem
  • In der herkömmlichen Leistungsmodul-Halbleitervorrichtung ist die gesamte äußere Oberfläche des Keramiksubstrats mit der Harzschicht bedeckt, daher verbleibt Wärme, die in der Halbleitervorrichtung erzeugt wird, leicht in der Harzschicht. Daher wird die Wärme in der Harzschicht zu der Außenseite der Harzschicht abgeleitet, indem die Anschlusselektroden zu der Außenseite der Harzschicht erweitert werden. Es wird gefordert, dass die Anschlusselektroden über Verbindungsglieder, wie etwa Bonddrähte, mit der Halbleitervorrichtung verbunden werden. Das Verkleinern einer elektronischen Komponente wird durch diese Gestaltungsart gehindert.
  • Somit stellt eine bevorzugte Ausführungsform der vorliegenden Erfindung eine elektronische Komponente und eine Halbleitervorrichtung bereit, mit denen gleichzeitig eine Verkleinerung und eine Verbesserung der Wärmeableitung durchgeführt werden können.
  • Lösung des Problems
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine elektronische Komponente bereit, einschließlich eines Substrats mit einer ersten Hauptfläche an einer Seite und einer zweiten Hauptfläche an der anderen Seite, eines Chips mit einer ersten Chiphauptfläche an einer Seite und einer zweiten Chiphauptfläche an der anderen Seite und mehrerer Elektroden, die auf der ersten Chiphauptfläche und/oder der zweiten Chiphauptfläche ausgebildet sind, wobei der Chip auf der ersten Hauptfläche des Substrats angeordnet ist, einer versiegelnden Isolationsschicht, die den Chip auf der ersten Hauptfläche des Substrats derart versiegelt, dass die zweite Hauptfläche des Substrats freigelegt ist, wobei die versiegelnde Isolationsschicht eine versiegelnde Hauptfläche aufweist, die der ersten Hauptfläche des Substrats gegenüberliegt, und mehrerer externer Anschlüsse, die ausgebildet sind, die versiegelnde Isolationsschicht zu durchdringen, sodass sie von der versiegelnden Hauptfläche der versiegelnden Isolationsschicht freigelegt sind, wobei die externen Anschlüsse jeweils elektrisch mit den mehreren Elektroden des Chips verbunden sind.
  • Bei dieser elektronischen Komponente ist die zweite Hauptfläche des Substrats von der versiegelnden Isolationsschicht freigelegt. Selbst wenn daher die externen Anschlüsse nicht von einer Seitenfläche des Substrats erweitert werden, kann die in dem Chip erzeugte Wärme von der zweiten Hauptfläche des Substrats zu der Außenseite abgeleitet werden.
  • Da es darüber hinaus nicht notwendig ist, die externen Anschlüsse von der Seitenfläche des Substrats zu erweitern, ist es nicht mehr erforderlich, Verbindungsglieder, wie etwa Bonddrähte, zu verwenden. Dadurch kann eine Schrumpfung aufgrund einer Reduzierung in der Anzahl von Teilen erzielt werden. Daher ist es möglich, eine elektronische Komponente bereitzustellen, die eine Verkleinerung und Verbesserung der Wärmeableitung gleichzeitig erzielen kann.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, einschließlich eines Halbleitersubstrats mit einer ersten Hauptfläche an einer Seite und einer zweiten Hauptfläche an der anderen Seite, einer Hauptflächen-Isolationsschicht, die auf der ersten Hauptfläche des Halbleitersubstrats ausgebildet ist, eines Halbleiterchips mit mehreren Elektroden, wobei der Halbleiterchip in der Hauptflächen-Isolationsschicht angeordnet ist, einer versiegelnden Isolationsschicht, die den Halbleiterchip auf der ersten Hauptfläche des Halbleitersubstrats derart versiegelt, dass die zweite Hauptfläche des Halbleitersubstrats freigelegt ist, wobei die versiegelnde Isolationsschicht eine versiegelnde Hauptfläche aufweist, die der ersten Hauptfläche des Halbleitersubstrats gegenüberliegt, und mehrerer externer Anschlüsse, die ausgebildet sind, die versiegelnde Isolationsschicht zu durchdringen, sodass sie von der versiegelnden Hauptfläche der versiegelnden Isolationsschicht freigelegt sind, wobei die externen Anschlüsse jeweils elektrisch mit den mehreren Elektroden des Halbleiterchips verbunden sind.
  • Bei dieser Halbleitervorrichtung ist die zweite Hauptfläche des Halbleitersubstrats von der versiegelnden Isolationsschicht freigelegt. Selbst wenn daher die externen Anschlüsse nicht von einer Seitenfläche des Halbleitersubstrats erweitert werden, kann die in dem Halbleiterchip erzeugte Wärme von der zweiten Hauptfläche des Halbleitersubstrats zu der Außenseite abgeleitet werden.
  • Da es darüber hinaus nicht notwendig ist, die externen Anschlüsse von der Seitenfläche des Halbleitersubstrats zu erweitern, ist es nicht mehr erforderlich, Verbindungsglieder, wie etwa Bonddrähte, zu verwenden. Dadurch kann die Schrumpfung aufgrund der Reduzierung in der Anzahl von Teilen erzielt werden. Daher ist es möglich, eine Halbleitervorrichtung bereitzustellen, die eine Verkleinerung und Verbesserung der Wärmeableitung gleichzeitig erzielen kann.
  • Insbesondere ist bei dieser Halbleitervorrichtung die Hauptflächen-Isolationsschicht auf der ersten Hauptfläche des Halbleitersubstrats ausgebildet. Während Vorteile eines Wärmeableitungseffekts durch das Halbleitersubstrat erzielt werden, kann daher eine Menge an Durchschlagfestigkeit bezüglich einer an den Halbleiterchip angelegten Spannung verbessert werden.
  • Die zuvor erwähnten oder noch andere Ziele, Merkmale und Effekte der vorliegenden Erfindung werden durch die folgende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen verdeutlicht.
  • Figurenliste
    • 1 ist eine Perspektivansicht einer elektronischen Komponente gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Draufsicht zur Beschreibung einer internen Struktur der elektronischen Komponente von 1.
    • 3 ist eine Schnittansicht entlang der Linie III-III von 2.
    • 4 ist eine Schnittansicht entlang der Linie IV-IV von 2.
    • 5A ist eine Schnittansicht zur Beschreibung eines Beispiels für ein Herstellungsverfahren der elektronischen Komponente von 1.
    • 5B ist eine Schnittansicht, die einen Prozess nach 5A darstellt.
    • 5C ist eine Schnittansicht, die einen Prozess nach 5B darstellt.
    • 5D ist eine Schnittansicht, die einen Prozess nach 5C darstellt.
    • 5E ist eine Schnittansicht, die einen Prozess nach 5D darstellt.
    • 5F ist eine Schnittansicht, die einen Prozess nach 5E darstellt.
    • 5G ist eine Schnittansicht, die einen Prozess nach 5F darstellt.
    • 5H ist eine Schnittansicht, die einen Prozess nach 5G darstellt.
    • 5I ist eine Schnittansicht, die einen Prozess nach 5H darstellt.
    • 5J ist eine Schnittansicht, die einen Prozess nach 5I darstellt.
    • 5K ist eine Schnittansicht, die einen Prozess nach 5J darstellt.
    • 6 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt.
    • 7 ist eine Schnittansicht eines Teils entsprechend 4, wobei die Ansicht die Struktur der elektronischen Komponente von 6 beschreibt.
    • 8 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt.
    • 9 ist eine Schnittansicht eines Teils entsprechend 4, wobei die Ansicht die Struktur der elektronischen Komponente von 8 beschreibt.
    • 10A ist eine Schnittansicht zur Beschreibung eines Beispiels für ein Herstellungsverfahren der elektronischen Komponente von 8.
    • 10B ist eine Schnittansicht, die einen Prozess nach 10A darstellt.
    • 10C ist eine Schnittansicht, die einen Prozess nach 10B darstellt.
    • 10D ist eine Schnittansicht, die einen Prozess nach 10C darstellt.
    • 10E ist eine Schnittansicht, die einen Prozess nach 10D darstellt.
    • 11 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt.
    • 12A ist eine Schnittansicht zur Beschreibung eines Beispiels für ein Herstellungsverfahren der elektronischen Komponente von 11.
    • 12B ist eine Schnittansicht, die einen Prozess nach 12A darstellt.
    • 12C ist eine Schnittansicht, die einen Prozess nach 12B darstellt.
    • 13 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt.
    • 14 ist eine Ansicht zur Beschreibung einer Struktur einer elektronischen Komponente gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 15 ist eine Draufsicht zur Beschreibung einer Struktur einer elektronischen Komponente gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 16 ist eine Schnittansicht entlang der Linie XVI-XVI von 15.
    • 17 ist ein Schaltplan zur Beschreibung einer elektrischen Konfiguration der in 15 dargestellten elektronischen Komponente.
    • 18 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente gemäß einer achten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt.
  • Beschreibung der Ausführungsformen
  • 1 ist eine Perspektivansicht einer elektronischen Komponente 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die elektronische Komponente 1 ist eine Halbleitervorrichtung einschließlich eines MISFET (Metal Insulator Semiconductor Field Effect Transistor - Metall-Isolator-Halbleiter-Feldeffekttransistor), der als ein Beispiel für eine Halbleiterschaltvorrichtung dient. Die elektronische Komponente 1 kann einen MISFET aufweisen, der eine Schaltsteuerung eines großen Stroms durchführt. Bei dieser Ausführungsform weist der MISFET eine sogenannte vertikale Struktur mit einer Gate-Elektrode, einer Source-Elektrode und einer Source-Erfassungselektrode an einer Oberflächenseite eines Chips und mit einer Drain-Elektrode an der anderen Oberflächenseite des Chips auf.
  • Unter Bezugnahme auf 1 weist die elektronische Komponente 1 einen Komponentenhauptkörper 2 auf, der in einem rechteckigen Parallelepiped ausgebildet ist. Der Komponentenhauptkörper 2 weist eine Befestigungsfläche 3 an einer Seite, eine Nicht-Befestigungsfläche 4 an der anderen Seite und eine Seitenfläche 5, die die Befestigungsfläche 3 und die Nicht-Befestigungsfläche 4 verbindet, auf. Die Befestigungsfläche 3 ist eine gegenüberliegende Oberfläche, die einem zu verbindenden Objekt in einem Fall gegenüberliegt, bei dem die elektronische Komponente 1 auf dem zu verbindenden Objekt, wie etwa einem Befestigungssubstrat, befestigt ist.
  • Die Befestigungsfläche 3 und die Nicht-Befestigungsfläche 4 sind, in einer Draufsicht von einer normalen Richtung davon aus gesehen (nachfolgend einfach als „die Draufsicht“ bezeichnet), in einer quadratischen Form (bei dieser Ausführungsform rechteckiger Form) ausgebildet. Die Seitenfläche 5 des Komponentenhauptkörpers 2 kann eine Schleiffläche sein. Die Seitenfläche 5 kann eine Schleifmarkierung aufweisen.
  • Der Komponentenhauptkörper 2 weist eine laminierte Struktur einschließlich eines Substrats 6, einer Hauptflächen-Isolationsschicht 7 und einer versiegelnden Isolationsschicht 8 auf. Das Substrat 6 ist in einem rechteckigen Parallelepiped ausgebildet. Das Substrat 6 weist eine erste Substrathauptfläche 9 an einer Seite, eine zweite Substrathauptfläche 10 an der anderen Seite und eine Substratseitenfläche 11, die die erste Substrathauptfläche 9 und die zweite Substrathauptfläche 10 verbindet, auf. Das Substrat 6 leitet in dem MISFET erzeugte Wärme effizient nach außen ab.
  • Die erste Substrathauptfläche 9 und die zweite Substrathauptfläche 10 sind in der Draufsicht in einer quadratischen Form (bei dieser Ausführungsform rechteckigen Form) ausgebildet. Die zweite Substrathauptfläche 10 des Substrats 6 bildet die Nicht-Befestigungsfläche 4 des Komponentenhauptkörpers 2. Die Substratseitenfläche 11 des Substrats 6 bildet einen Teil der Seitenfläche 5 des Komponentenhauptkörpers 2.
  • Das Substrat 6 ist vorzugsweise aus einem Material mit einer Wärmeleitfähigkeit von nicht weniger als 100 W/mK hergestellt. Das Substrat 6 kann ein Substrat aufweisen, das aus einem Material hergestellt ist, das zur Herstellung eines Halbleiterelements, einer Halbleitervorrichtung usw. geliefert werden soll. Das heißt, das Substrat 6 kann ein Halbleitersubstrat aufweisen.
  • Das Halbleitersubstrat ist anderen Materialien hinsichtlich der Wärmeleitfähigkeit, Verfügbarkeit, Verarbeitbarkeit, Kosten usw. überlegen. In einem Fall, bei dem das Halbleitersubstrat als das Substrat 6 verwendet wird, beträgt eine Dicke des Halbleitersubstrats vorzugsweise nicht weniger als 50 µm und nicht mehr als 1000 µm in Anbetracht der Beanspruchung gegenüber dem MISFET und der Wärmeableitung.
  • Das Substrat 6 kann ein Halbleitersubstrat sein, zu dem Verunreinigungen hinzugefügt werden, oder es kann ein Halbleitersubstrat sein, zu dem keine Verunreinigungen hinzugefügt werden. Das Halbleitersubstrat kann ein Einzelkristallsubstrat sein oder kann ein Polykristallsubstrat sein.
  • Das Halbleitersubstrat kann ein Siliziumsubstrat, ein Siliziumkarbidsubstrat, ein Saphirsubstrat oder ein Verbindungshalbleitersubstrat aufweisen. Ein Nitridhalbleitersubstrat und ein Oxidhalbleitersubstrat können in dem Verbindungshalbleitersubstrat enthalten sein. Bei dieser Ausführungsform wird ein Beispiel beschrieben, bei dem das Substrat 6 durch ein Siliziumsubstrat, das als ein Beispiel für das Halbleitersubstrat dient, gebildet wird.
  • Die Hauptflächen-Isolationsschicht 7 bedeckt die gesamte erste Substrathauptfläche 9 des Substrats 6. Die Hauptflächen-Isolationsschicht 7 ist bereitgestellt, um zwischen dem MISFET und dem Substrat 6 zu isolieren. In einem Fall, bei dem eine Wärmeableitungsplatte usw. an dem Substrat 6 angebracht ist, isoliert die Hauptflächen-Isolationsschicht 7 auch zwischen dem MISFET und der Wärmeableitungsplatte usw. Die Hauptflächen-Isolationsschicht 7 bildet einen Teil der Seitenfläche 5 des Komponentenhauptkörpers 2. Die Hauptflächen-Isolationsschicht 7 weist vorzugsweise eine Durchbruchfeldstärke von zumindest nicht weniger als 1 MV/cm auf.
  • Die Hauptflächen-Isolationsschicht 7 kann mindestens einen Typ von Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid, Aluminiumnitrid und Aluminiumoxinitrid aufweisen.
  • Die Hauptflächen-Isolationsschicht 7 wird vorzugsweise durch einen Halbleiterherstellungsprozess, wie etwa ein CVD-Verfahren (CVD: Chemical Vapor Deposition - chemische Gasphasenabscheidung) und ein PVD-Verfahren (PVD: Physical Vapor Deposition - physikalische Dampfphasenabscheidung), gebildet. Bei diesen Verfahren kann die Filmqualität der Hauptflächen-Isolationsschicht 7 verbessert werden.
  • Dadurch kann die Hauptflächen-Isolationsschicht 7 mit einer ausreichend hohen Durchbruchfeldstärke gebildet werden, während sie eine relativ kleine Dicke aufweist. Durch das Verringern der Dicke der Hauptflächen-Isolationsschicht 7 kann außerdem eine Abnahme der Wärmeleitfähigkeit unterdrückt werden. Zusätzlich dazu kann durch das Verbinden eines Wärmeableiters usw. mit der Seite der zweiten Substrathauptfläche 10 ein zusätzlicher Wärmeableitungseffekt erhalten werden.
  • Die Dicke der Hauptflächen-Isolationsschicht 7 beträgt möglicherweise nicht weniger als 0,1 µm und nicht mehr als 100 µm. Die Dicke der Hauptflächen-Isolationsschicht 7 beträgt vorzugsweise nicht weniger als 0,1 µm und nicht mehr als 10 µm hinsichtlich der Wärmeleitfähigkeit und Herstellungseffizienz. Die Hauptflächen-Isolationsschicht 7 ist vorzugsweise aus einem isolierenden Material mit einer relativ hohen Wärmeleitfähigkeit hergestellt.
  • Die Wärmeleitfähigkeit von Siliziumnitrid ist zum Beispiel höher als die Wärmeleitfähigkeit von Siliziumoxid. Daher wird Siliziumnitrid vorzugsweise als das isolierende Material der Hauptflächen-Isolationsschicht 7 angenommen. Zusätzlich zu Siliziumnitrid eignet sich ein isolierendes Material mit einer höheren Wärmeleitfähigkeit als die Wärmeleitfähigkeit von Siliziumoxid als das isolierende Material der Hauptflächen-Isolationsschicht 7.
  • Die versiegelnde Isolationsschicht 8 ist in einem rechteckigen Parallelepiped ausgebildet. Die versiegelnde Isolationsschicht 8 schützt zum Beispiel den MISFET vor Feuchtigkeit usw. Die versiegelnde Isolationsschicht 8 weist eine erste versiegelnde Hauptfläche 12 an einer Seite, eine zweite versiegelnde Hauptfläche 13 an der anderen Seite und eine versiegelnde Seitenfläche 14, die die erste versiegelnde Hauptfläche 12 und die zweite versiegelnde Hauptfläche 13 verbindet, auf. Die erste versiegelnde Hauptfläche 12 und die zweite versiegelnde Hauptfläche 13 sind in der Draufsicht in einer quadratischen Form (bei dieser Ausführungsform rechteckigen Form) ausgebildet.
  • Die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 bildet die Befestigungsfläche 3 des Komponentenhauptkörpers 2. Die zweite versiegelnde Hauptfläche 13 der versiegelnden Isolationsschicht 8 ist mit der Hauptflächen-Isolationsschicht 7 verbunden. Die versiegelnde Seitenfläche 14 der versiegelnden Isolationsschicht 8 bildet einen Teil der Seitenfläche 5 des Komponentenhauptkörpers 2. Die versiegelnde Seitenfläche 14 der versiegelnden Isolationsschicht 8 und die Substratseitenfläche 11 des Substrats 6 sind so ausgebildet, dass sie im Wesentlichen bündig zueinander liegen.
  • Die versiegelnde Isolationsschicht 8 kann mindestens einen Typ von Siliziumoxid, Siliziumnitrid, Polyimidharz oder Epoxidharz aufweisen. Die versiegelnde Isolationsschicht 8 kann einen Fotolack des positiven Typs oder negativen Typs aufweisen. Die versiegelnde Isolationsschicht 8 wird bei dieser Ausführungsform durch eine versiegelnde Harzschicht einschließlich Epoxidharz gebildet.
  • Eine Dicke der versiegelnden Isolationsschicht 8 ist größer als die Dicke der Hauptflächen-Isolationsschicht 7. Die Dicke der versiegelnden Isolationsschicht 8 beträgt möglicherweise nicht weniger als 10 µm und nicht mehr als 8000 µm (ungefähr 300 µm bei der vorliegenden bevorzugten Ausführungsform).
  • Die elektronische Komponente 1 weist einen externen Gate-Anschluss 15, einen externen Source-Anschluss 16, einen externen Source-Erfassungsanschluss 17 und einen externen Drain-Anschluss 18 auf. Der externe Gate-Anschluss 15, der externe Source-Anschluss 16 und der externe Source-Erfassungsanschluss 17 sind jeweils als chipseitige externe Anschlüsse ausgebildet. Der externe Drain-Anschluss 18 ist als ein verdrahtungsschichtseitiger externer Anschluss ausgebildet.
  • Der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 und der externe Drain-Anschluss 18 sind elektrisch mit einer Gate-Anschlusselektrode 28, einer Source-Anschlusselektrode 29, einer Source-Erfassungs-Anschlusselektrode 30 bzw. einer Drain-Anschlusselektrode 31 eines MISFET 24 verbunden, der später beschrieben wird (siehe zugleich 5 usw.).
  • Der externe Gate-Anschluss 15, der externe Source-Anschluss 16 und der externe Source-Erfassungsanschluss 17 sind in der Draufsicht in einem Gebiet an einer Endabschnittseite des Komponentenhauptkörpers 2 ausgebildet. Der externe Drain-Anschluss 18 ist in der Draufsicht in einem Gebiet an der anderen Endabschnittseite des Komponentenhauptkörpers 2 ausgebildet.
  • Sowohl der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 als auch der externe Drain-Anschluss 18 durchdringen die versiegelnde Isolationsschicht 8 und sind von der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Das heißt, sowohl der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 als auch der externe Drain-Anschluss 18 sind von der Befestigungsfläche 3 des Komponentenhauptkörpers 2 freigelegt.
  • Sowohl der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 als auch der externe Drain-Anschluss 18 sind in einem Gebiet ausgebildet, das durch einen Peripherierand des Substrats 6 umschlossen ist. Das heißt, der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 und der externe Drain-Anschluss 18 sind in einem Gebiet über der ersten Substrathauptfläche 9 des Substrats 6 angeordnet, ohne die Substratseitenfläche 11 des Substrats 6 zu durchqueren.
  • Der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 und der externe Drain-Anschluss 18 sind in der Draufsicht jeweils in einer quadratischen Form ausgebildet. Der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 und der externe Drain-Anschluss 18 können in der Draufsicht jeweils in einer beliebigen Form außer der quadratischen Form ausgebildet sein. Der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 und der externe Drain-Anschluss 18 können in der Draufsicht jeweils in einer kreisförmigen Form ausgebildet sein.
  • Wie oben beschrieben, weist die elektronische Komponente 1 eine Struktur auf, bei der die mehreren externen Anschlüsse von der Befestigungsfläche 3 des Komponentenhauptkörpers 2 freigelegt sind und keine externen Anschlüsse von der Nicht-Befestigungsfläche 4 und der Seitenfläche 5 des Komponentenhauptkörpers 2 freigelegt sind.
  • 2 ist die Draufsicht zur Beschreibung einer internen Struktur der elektronischen Komponente 1 von 1. 3 ist eine Schnittansicht entlang der Linie III-III von 2. 4 ist eine Schnittansicht entlang der Linie IV-IV von 2.
  • Unter Bezugnahme auf die 2 bis 4 weist die elektronische Komponente 1 eine Verdrahtungsschicht 20 und einen MISFET-Chip 21 auf. Die Verdrahtungsschicht 20 ist auf der Hauptflächen-Isolationsschicht 7 ausgebildet. Die Verdrahtungsschicht 20 ist in der Draufsicht in einer quadratischen Form ausgebildet. Genauer gesagt, ist die Verdrahtungsschicht 20 in einer rechteckigen Form ausgebildet, die sich entlang der Längsrichtung des Substrats 6 erstreckt. Die Verdrahtungsschicht 20 kann eine Kupferverdrahtungsschicht sein, die Kupfer als eine Hauptkomponente aufweist.
  • Die Verdrahtungsschicht 20 kann eine Kupferkeimschicht und eine Kupferplattierungsschicht aufweisen, die in dieser Reihenfolge von der Seite der Hauptflächen-Isolationsschicht 7 laminiert sind. Die Verdrahtungsschicht 20 kann eine Barriereschicht einschließlich Titan aufweisen. In diesem Fall kann die Kupferkeimschicht auf der Barriereschicht ausgebildet sein.
  • Die Verdrahtungsschicht 20 weist ein erstes Verbindungsgebiet 22 und ein zweites Verbindungsgebiet 23 auf. Das erste Verbindungsgebiet 22 und das zweite Verbindungsgebiet 23 sind Gebiete, mit denen jeweils unterschiedliche Glieder verbunden sind. Das erste Verbindungsgebiet 22 ist in der Draufsicht in einem Gebiet an einer Endabschnittseite des Substrats 6 ausgebildet. Das zweite Verbindungsgebiet 23 ist in der Draufsicht in einem Gebiet an der anderen Endabschnittseite des Substrats 6 bezüglich des ersten Verbindungsgebiets 22 ausgebildet.
  • Die Verdrahtungsschicht 20 kann eine beliebige Art annehmen, so lange wie das erste Verbindungsgebiet 22 und das zweite Verbindungsgebiet 23 enthalten sind. Die Verdrahtungsschicht 20 kann zum Beispiel ein inselförmiges erstes Verbindungsgebiet 22, ein inselförmiges zweites Verbindungsgebiet 23 und ein lineares Verbindungsgebiet, das das erste Verbindungsgebiet 22 und das zweite Verbindungsgebiet 23 verbindet, aufweisen.
  • In diesem Fall können das erste Verbindungsgebiet 22 und das zweite Verbindungsgebiet 23 in einer beliebigen Form ausgebildet sein, wie etwa in der Draufsicht einer quadratischen Form und einer kreisförmigen Form. Das Verbindungsgebiet kann selektiv in einem Gebiet zwischen dem ersten Verbindungsgebiet 22 und dem zweiten Verbindungsgebiet 23 gezogen sein.
  • Der MISFET-Chip 21 weist einen Chiphauptkörper 24 auf, der in einem rechteckigen Parallelepiped ausgebildet ist. Der Chiphauptkörper 24 weist eine erste Chiphauptfläche 25 an einer Seite, eine zweite Chiphauptfläche 26 an der anderen Seite und eine Chipseitenfläche 27, die die erste Chiphauptfläche 25 und die zweite Chiphauptfläche 26 verbindet, auf. Die erste Chiphauptfläche 25 des MISFET-Chips 21 ist eine Vorrichtungsbildungsfläche, auf der eine Schaltungsvorrichtung (MISFET bei dieser Ausführungsform) gebildet wird.
  • Der MISFET-Chip 21 kann ein Si-MISFET-Chip mit einem Chiphauptkörper 24, der Si aufweist, sein. Eine Stehspannung des Si-MISFET-Chips beträgt möglicherweise nicht weniger als 30 V und nicht mehr als 4500 V. Die Stehspannung des MISFET-Chips ist durch eine Maximalspannung VDS definiert, die zwischen einem Drain und einer Source angelegt werden kann.
  • Der MISFET-Chip 21 kann ein MISFET-Chip mit einem Chiphauptkörper 24, der einen Verbindungshalbleiter aufweist, sein. Der Chiphauptkörper 24 kann einen Nitridhalbleiter oder einen Oxidhalbleiter als den Verbindungshalbleiter aufweisen.
  • Der Nitridhalbleiter kann Galliumnitrid (GaN) aufweisen. Der Oxidhalbleiter kann Galliumoxid (Ga2O3) aufweisen. Eine Stehspannung des MISFET-Chips, der den Verbindungshalbleiter aufweist, beträgt möglicherweise nicht weniger als 600 V und nicht mehr als 10.000 V.
  • Der MISFET-Chip 21 kann ein SiC-MISFET-Chip mit einem Chiphauptkörper 24, der SiC aufweist, sein. Eine Stehspannung des SiC-MISFET-Chips beträgt möglicherweise nicht weniger als 600 V und nicht mehr als 15.000 V.
  • Insbesondere kann bei dem MISFET-Chip, der den Verbindungshalbleiter aufweist, und dem SiC-MISFET-Chip eine Temperatur durch eine Wärmeerzeugung aufgrund eines großen Stroms hoch werden. Die elektronische Komponente 1 weist eine Struktur auf, die für diese Hochleistung-Chips von Vorteil ist.
  • Der MISFET-Chip 21 weist eine Gate-Anschluss-Elektrodenschicht 28, eine Source-Anschluss-Elektrodenschicht 29, eine Source-Erfassungsanschluss-Elektrodenschicht 30 und eine Drain-Anschluss-Elektrodenschicht 31 auf. Die Gate-Anschluss-Elektrodenschicht 28, die Source-Anschluss-Elektrodenschicht 29 und die Source-Erfassungsanschluss-Elektrodenschicht 30 sind selektiv auf der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 ausgebildet. Die Drain-Anschluss-Elektrodenschicht 31 ist mit der zweiten Chiphauptfläche 26 des Chiphauptkörpers 24 verbunden.
  • Der MISFET-Chip 21 ist mit dem ersten Verbindungsgebiet 22 der Verdrahtungsschicht 20 in einer Stellung gebondet, dass die zweite Chiphauptfläche 26 des Chiphauptkörpers 24 der ersten Substrathauptfläche 9 des Substrats 6 gegenüberliegt. Die Drain-Anschluss-Elektrodenschicht 31 ist über ein leitfähiges Bondmaterial 32 mit dem ersten Verbindungsgebiet 22 der Verdrahtungsschicht 20 gebondet. Das heißt, die Verdrahtungsschicht 20 bildet eine Drain-Verdrahtungsschicht.
  • Das leitfähige Bondmaterial 32 kann ein Metall mit niedrigem Schmelzpunkt oder eine Metallpaste aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot usw. aufweisen. Die Metallpaste kann Kupferpaste, Silberpaste und Goldpaste usw. aufweisen.
  • Eine Anordnung, Form, Größe usw. der Gate-Anschluss-Elektrodenschicht 28, der Source-Anschluss-Elektrodenschicht 29, der Source-Erfassungsanschluss-Elektrodenschicht 30 und der Drain-Anschluss-Elektrodenschicht 31 sind nicht auf spezielle Arten beschränkt. Für die Anordnung, die Form, die Größe usw. der Gate-Anschluss-Elektrodenschicht 28, der Source-Anschluss-Elektrodenschicht 29, der Source-Erfassungsanschluss-Elektrodenschicht 30 und der Drain-Anschluss-Elektrodenschicht 31 können verschiedene Arten basierend auf den Spezifikationen des MISFET-Chips 21 angenommen werden.
  • Die Gate-Anschluss-Elektrodenschicht 28, die Source-Anschluss-Elektrodenschicht 29 und/oder die Source-Erfassungsanschluss-Elektrodenschicht 30 können zum Beispiel einen inselförmige Padabschnitt und einen linearen Leitungsabschnitt, der selektiv von dem Padabschnitt auf die erste Chiphauptfläche 25 des Chiphauptkörpers 24 gezogen wird, aufweisen.
  • Der MISFET-Chip 21 kann eine mehrlagige Verdrahtungsstruktur aufweisen, die auf der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 ausgebildet ist. Die mehrlagige Verdrahtungsstruktur kann eine Struktur aufweisen, bei der eine Verdrahtungsschicht und eine Isolationsschicht abwechselnd laminiert sind. Die Gate-Anschluss-Elektrodenschicht 28, die Source-Anschluss-Elektrodenschicht 29 und/oder die Source-Erfassungsanschluss-Elektrodenschicht 30 können als eine oberste Verdrahtungsschicht in der mehrlagigen Verdrahtungsstruktur ausgebildet sein.
  • Unter Bezugnahme auf die 3 und 4 versiegelt die versiegelnde Isolationsschicht 8 den MISFET-Chip 21 auf der ersten Substrathauptfläche 9 des Substrats 6 (genauer gesagt auf der Hauptflächen-Isolationsschicht 7). Eine Gate-Padöffnung 33, eine Source-Padöffnung 34, eine Source-Erfassungs-Padöffnung 35 und eine Drain-Padöffnung 36 sind in der versiegelnden Isolationsschicht 8 ausgebildet.
  • Die Gate-Padöffnung 33 legt die Gate-Anschluss-Elektrodenschicht 28 des MISFET-Chips 21 selektiv frei. Die Source-Padöffnung 34 legt die Source-Anschluss-Elektrodenschicht 29 des MISFET-Chips 21 selektiv frei.
  • Die Source-Erfassungs-Padöffnung 35 legt die Source-Erfassungsanschluss-Elektrodenschicht 30 des MISFET-Chips 21 selektiv frei. Die Drain-Padöffnung 36 legt das zweite Verbindungsgebiet 23 der Verdrahtungsschicht 20 selektiv frei.
  • Der externe Gate-Anschluss 15 ist in der Gate-Padöffnung 33 eingebettet. Der externe Gate-Anschluss 15 ist mit der Gate-Anschluss-Elektrodenschicht 28 in der Gate-Padöffnung 33 verbunden. Der externe Gate-Anschluss 15 weist eine säulenförmige Gate-Elektrodenschicht 40 mit einer Säulenform, die entlang der Normalrichtung der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 steht, auf.
  • Die säulenförmige Gate-Elektrodenschicht 40 weist einen Gate-Verbindungsabschnitt 41 auf, der extern zu verbinden ist. Der Gate-Verbindungsabschnitt 41 ist von der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Der Gate-Verbindungsabschnitt 41 weist eine Verbindungsfläche auf, die mit der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 bündig ist.
  • Die säulenförmige Gate-Elektrodenschicht 40 kann eine Kupferelektrodenschicht sein, die Kupfer als eine Hauptkomponente aufweist. Die säulenförmige Gate-Elektrodenschicht 40 kann eine Kupferkeimschicht und eine Kupferplattierungsschicht, die auf der Kupferkeimschicht ausgebildet ist, aufweisen. Die säulenförmige Gate-Elektrodenschicht 40 kann ferner eine Barriereschicht einschließlich Titan aufweisen. In diesem Fall kann die Kupferkeimschicht auf der Barriereschicht ausgebildet sein.
  • Der externe Source-Anschluss 16 ist in der Source-Padöffnung 34 eingebettet. Der externe Source-Anschluss 16 ist mit der Source-Anschluss-Elektrodenschicht 29 in der Source-Padöffnung 34 verbunden. Der externe Source-Anschluss 16 weist eine säulenförmige Source-Elektrodenschicht 42 mit einer Säulenform, die entlang der Normalrichtung der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 steht, auf.
  • Die säulenförmige Source-Elektrodenschicht 42 weist einen Source-Verbindungsabschnitt 43 auf, der extern zu verbinden ist. Der Source-Verbindungsabschnitt 43 ist von der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Der Source-Verbindungsabschnitt 43 weist eine Verbindungsfläche auf, die mit der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 bündig ist. Die säulenförmige Source-Elektrodenschicht 42 kann eine ähnliche Anordnung wie die Anordnung der säulenförmigen Gate-Elektrodenschicht 40 aufweisen.
  • Der externe Source-Erfassungsanschluss 17 ist in der Source-Erfassungs-Padöffnung 35 eingebettet. Der externe Source-Erfassungsanschluss 17 ist mit der Source-Erfassungsanschluss-Elektrodenschicht 30 in der Source-Erfassungs-Padöffnung 35 verbunden. Der externe Source-Erfassungsanschluss 17 weist eine säulenförmige Source-Erfassung-Elektrodenschicht 44 mit einer Säulenform, die entlang der Normalrichtung der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 steht, auf.
  • Die säulenförmige Source-Erfassung-Elektrodenschicht 44 weist einen Source-Erfassungsverbindungsabschnitt 45 auf, der extern zu verbinden ist. Die säulenförmige Source-Erfassungselektrodenschicht 44 ist von der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Der Source-Erfassungsverbindungsabschnitt 45 weist eine Verbindungsfläche auf, die mit der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 bündig ist. Die säulenförmige Source-Erfassungselektrodenschicht 44 kann eine ähnliche Anordnung wie die Anordnung der säulenförmigen Gate-Elektrodenschicht 40 aufweisen.
  • Der externe Drain-Anschluss 18 ist in der Drain-Padöffnung 36 eingebettet. Der externe Drain-Anschluss 18 ist in der Drain-Padöffnung 36 mit dem zweiten Verbindungsgebiet 23 der Verdrahtungsschicht 20 verbunden.
  • Der externe Drain-Anschluss 18 ist über die Verdrahtungsschicht 20 elektrisch mit der Drain-Anschluss-Elektrodenschicht 31 des MISFET-Chips 21 verbunden. Der externe Drain-Anschluss 18 weist eine säulenförmige Drain-Elektrodenschicht 46 mit einer Säulenform, die entlang der Normalrichtung der ersten Substrathauptfläche 9 des Substrats 6 steht, auf.
  • Die säulenförmige Drain-Elektrodenschicht 46 weist einen Drain-Verbindungsabschnitt 47 auf, der extern zu verbinden ist. Die säulenförmige Drain-Elektrodenschicht 46 ist von der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Der Drain-Verbindungsabschnitt 47 weist eine Verbindungsfläche auf, die mit der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 bündig ist. Die säulenförmige Drain-Elektrodenschicht 46 kann eine ähnliche Anordnung wie die Anordnung der säulenförmigen Gate-Elektrodenschicht 40 aufweisen.
  • Wie oben beschrieben, wird das Substrat 6 in der elektronischen Komponente 1 durch ein Halbleitersubstrat mit einer relativ hohen Wärmeleitfähigkeit gebildet. Die Substratseitenfläche 11 des Substrats 6 ist von der versiegelnden Isolationsschicht 8 freigelegt. Darüber hinaus ist die Substratseitenfläche 11 des Substrats 6 des Substrats 6 in der elektronischen Komponente 1 auch von der versiegelnden Isolationsschicht 8 freigelegt.
  • Selbst wenn daher die externen Anschlüsse nicht von der Substratseitenfläche 11 des Substrats 6 erweitert werden, kann die in dem MISFET-Chip 21 erzeugte Wärme effizient von der zweiten Substrathauptfläche 10 und der Substratseitenfläche 11 des Substrats 6 nach außen abgeleitet werden. Dadurch kann ein Temperaturanstieg innerhalb der versiegelnden Isolationsschicht 8 zweckmäßig unterdrückt werden.
  • Darüber hinaus ist es nicht notwendig, den externen Gate-Anschluss 15, den externen Source-Anschluss 16, den externen Source-Erfassungsanschluss 17 und den externen Drain-Anschluss 18 von der Substratseitenfläche 11 des Substrats 6 zu erweitern. Daher ist es nicht mehr erforderlich, Verbindungsglieder, wie etwa Bonddrähte, zur Verbindung dieser externen Anschlüsse mit dem MISFET-Chip 21 zu verwenden. Infolgedessen kann eine Schrumpfung aufgrund einer Reduzierung in der Anzahl von Teilen erzielt werden. Daher ist es möglich, die elektronische Komponente 1 bereitzustellen, die eine Verkleinerung und Verbesserung der Wärmeableitung gleichzeitig erzielen kann.
  • Insbesondere sind in der elektronischen Komponente 1 die gesamten Gebiete von sowohl dem externen Gate-Anschluss 15, dem externen Source-Anschluss 16, dem externen Source-Erfassungsanschluss 17 als auch dem externen Drain-Anschluss 18 in dem Gebiet ausgebildet, das durch den Peripherierand des Substrats 6 umschlossen ist.
  • Des Weiteren sind der externe Gate-Anschluss 15, der externe Source-Anschluss 16 und der externe Source-Erfassungsanschluss 17 in einem quadratischen Gebiet eingepasst, das in der Draufsicht durch einen Peripherierand des MISFET-Chips 21 umschlossen ist.
  • Dadurch ist es nicht mehr erforderlich, den MISFET 21, den externen Gate-Anschluss 15, den externen Source-Anschluss 16 und den externen Source-Erfassungsanschluss 17 so anzuordnen, dass sie entlang der ersten Substrathauptfläche 9 des Substrats 6 angrenzend zueinander liegen. Daher kann die elektronische Komponente 1 zweckmäßig hinsichtlich eines Layouts mehrerer externer Anschlüsse verkleinert werden.
  • In einem Fall, bei dem das Substrat 6 durch ein Halbleitersubstrat gebildet wird, kann die elektronische Komponente 1 unter Verwendung eines Herstellungsprozesses einer Halbleitervorrichtung hergestellt werden. Das heißt, der winzige MISFET-Chip 21 kann auf dem miniaturisierten Substrat 6 angeordnet werden. Daher kann die elektronische Komponente 1 in einem Fall, bei dem das Substrat 6 durch ein Halbleitersubstrat gebildet wird, auch hinsichtlich eines Herstellungsprozesses einer Halbleitervorrichtung verkleinert werden.
  • In der elektronischen Komponente 1 ist die Hauptflächen-Isolationsschicht 7 auf der ersten Substrathauptfläche 9 des Substrats 6 ausgebildet. Während Vorteile eines Wärmeableitungseffekts durch das Halbleitersubstrat erzielt werden, kann daher eine Menge an Durchschlagfestigkeit bezüglich einer an den MISFET-Chip 21 angelegten Spannung verbessert werden. Insbesondere können die Wärmeableitung und die Menge an Durchschlagfestigkeit in einem Fall, bei dem die Hauptflächen-Isolationsschicht 7 aus Siliziumnitrid hergestellt ist, zweckmäßig verbessert werden.
  • In der elektronischen Komponente 1 ist die Verdrahtungsschicht 20 auf der ersten Substrathauptfläche 9 des Substrats 6 ausgebildet. Die Verdrahtungsschicht 20 weist eine ebene Fläche größer als eine ebene Fläche des MISFET-Chips 21 auf.
  • Daher kann die in dem MISFET-Chip 21 erzeugte Wärme effizient über die Verdrahtungsschicht 20 zu der Hauptflächen-Isolationsschicht 7 und dem Substrat 6 übertragen werden. Daher kann der Temperaturanstieg innerhalb der versiegelnden Isolationsschicht 8 effizient unterdrückt werden.
  • Es wird in Betracht gezogen, dass ein Widerstandswert aufgrund einer Reduzierung einer Fläche eines Strompfades in einer kleinen elektronischen Komponente erhöht wird. Bezüglich dieses Punktes weist der externe Gate-Anschluss 15 in der elektronischen Komponente 1 die säulenförmige Gate-Elektrodenschicht 40 auf. Der externe Source-Anschluss 16 weist die säulenförmige Source-Elektrodenschicht 42 auf. Der externe Source-Erfassungsanschluss 17 weist die säulenförmige Source-Erfassungs-Elektrodenschicht 44 auf. Der externe Drain-Anschluss 18 weist die säulenförmige Drain-Elektrodenschicht 46 auf.
  • Dadurch kann ein Strompfad mit einer relativ breiten Fläche im Vergleich zu Verbindungsgliedern, wie etwa Bonddrähten, gewährleistet werden. Daher kann ein Anstieg im Widerstandswert unterdrückt werden. Insbesondere kann der Anstieg im Widerstandswert in einem Fall, bei dem sowohl die säulenförmige Gate-Elektrodenschicht 40, die säulenförmige Source-Elektrodenschicht 42, die säulenförmige Source-Erfassungs-Elektrodenschicht 44 als auch die säulenförmige Drain-Elektrodenschicht 46 Kupfer aufweisen, effektiv unterdrückt werden.
  • Des Weiteren sind in der elektronischen Komponente 1 sowohl der externe Gate-Anschluss 15, der externe Source-Anschluss 16, der externe Source-Erfassungsanschluss 17 als auch der externe Drain-Anschluss 18 von der Befestigungsfläche 3 des Komponentenhauptkörpers 2 freigelegt.
  • Dadurch kann die in dem MISFET-Chip 21 erzeugte Wärme in einem Fall, bei dem die elektronische Komponente 1 auf dem zu verbindenden Objekt, wie etwa einem Befestigungssubstrat, befestigt ist, über die mehreren externen Anschlüsse zu dem zu verbindenden Objekt übertragen werden. Daher können die mehreren externen Anschlüsse auch zu einer Verbesserung der Wärmeableitung beitragen.
  • Die 5A bis 5K sind Schnittansichten zur Beschreibung eines Beispiels für ein Herstellungsverfahren der elektronischen Komponente 1 von 1. Bei einem Herstellungsprozess der elektronischen Komponente 1 werden mehrere elektronische Komponenten 1 gleichzeitig hergestellt. Die 5A bis 5K stellen jedoch zur Erleichterung der Beschreibung nur ein Gebiet dar, bei dem zwei elektronische Komponenten 1 gebildet werden.
  • Unter Bezugnahme auf 5A wird zuerst ein plattenförmiges Basissubstrat 51, das als eine Basis des Substrats 6 dient, vorbereitet. Ein Material des Basissubstrats 51 wird gemäß dem Material des Substrats 6 ausgewählt. Das Basissubstrat 51 wird bei dieser Ausführungsform durch einen Silizium-Wafer gebildet.
  • Das Basissubstrat 51 weist eine erste Substrathauptfläche 52 an einer Seite und eine zweite Substrathauptfläche 53 an der anderen Seite auf. Die erste Substrathauptfläche 52 des Basissubstrats 51 entspricht der ersten Substrathauptfläche 9 des Substrats 6. Die zweite Substrathauptfläche 53 des Basissubstrats 51 entspricht der zweiten Substrathauptfläche 10 des Substrats 6.
  • In dem Basissubstrat 51 sind mehrere Komponentenbildungsgebiete 54 und ein Grenzgebiet 55, das die mehreren Komponentenbildungsgebiete 54 partitioniert, festgelegt. Die Komponentenbildungsgebiete 54 sind Gebiete, in denen die elektronischen Komponenten 1 gebildet werden. Das Grenzgebiet 55 ist eine Zerteilungslinie.
  • Unter Bezugnahme auf 5B wird als Nächstes die Hauptflächen-Isolationsschicht 7 auf der ersten Substrathauptfläche 52 des Basissubstrats 51 ausgebildet. In diesem Fall wird die Hauptflächen-Isolationsschicht 7, die aus Siliziumnitrid hergestellt ist, gebildet. Die Hauptflächen-Isolationsschicht 7 wird mit einer Dicke gebildet, die der zu erzielenden Isolationsstehspannung entspricht.
  • Die Dicke der Hauptflächen-Isolationsschicht 7 beträgt möglicherweise nicht weniger als 0,1 µm und nicht mehr als 100 µm (vorzugsweise nicht weniger als 0,1 µm und nicht mehr als 10 µm) . Die Hauptflächen-Isolationsschicht 7 kann durch ein CVD-Verfahren oder ein PVD-Verfahren gebildet werden.
  • Die Hauptflächen-Isolationsschicht 7, die Siliziumoxid anstelle von oder zusätzlich zu Siliziumnitrid aufweist, kann gebildet werden. In diesem Fall kann die Hauptflächen-Isolationsschicht 7 durch ein CVD-Verfahren gebildet werden. Die Hauptflächen-Isolationsschicht 7 kann durch Oxidieren einer Oberfläche des Basissubstrats 51 durch ein Oxidationsbearbeitungsverfahren gebildet werden. Das Oxidationsbearbeitungsverfahren kann ein thermisches Oxidationsbearbeitungsverfahren oder ein nasses Oxidationsbearbeitungsverfahren sein.
  • Unter Bezugnahme auf 5C werden als Nächstes die Verdrahtungsschichten 20 in den Komponentenbildungsgebieten 54 gebildet. Bei diesem Prozess werden zuerst die Barriereschicht einschließlich Titan (nicht dargestellt) und die Kupferkeimschicht (nicht dargestellt) auf der Hauptflächen-Isolationsschicht 7 gebildet. Die Barriereschicht und die Kupferkeimschicht können jeweils durch ein Sputterverfahren gebildet werden.
  • Als Nächstes wird die Kupferplattierungsschicht (nicht dargestellt) auf der Kupferkeimschicht gebildet. Die Kupferplattierungsschicht kann durch ein elektrolytisches Kupferplattierungsverfahren gebildet werden. Als Nächstes wird ein laminierter Film einschließlich der Barriereschicht, der Kupferkeimschicht und der Kupferplattierungsschicht selektiv durch ein Ätzverfahren über eine Fotolackmaske (nicht dargestellt) entfernt. Dadurch werden die Verdrahtungsschichten 20 jeweils in den Komponentenbildungsgebieten 54 gebildet.
  • Unter Bezugnahme auf 5D werden als Nächstes die MISFET-Chips 21 jeweils mit den Verdrahtungsschichten 20 gebondet. Jeder der MISFET-Chips 21 wird über das leitfähige Bondmaterial 32 mit dem ersten Verbindungsgebiet 22 von jeder der Verdrahtungsschichten 20 gebondet.
  • Das leitfähige Bondmaterial 32 kann ein Lot sein. Eine Anordnung des MISFET-Chips 21 und eine Verbindungsart des MISFET-Chips 21 mit jeder Verdrahtungsschicht 20 sind derart, wie schon mit den 1 bis 4 beschrieben.
  • Unter Bezugnahme auf 5E wird als Nächstes eine Fotolackmaske 56 mit einem vorbestimmten Muster auf der Hauptflächen-Isolationsschicht 7 gebildet. Die Fotolackmaske 56 weist mehrere Öffnungen 57 auf. In der Fotolackmaske 56 legen die mehreren Öffnungen 57 jeweils Gebiete frei, in denen die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 auszubilden sind.
  • Unter Bezugnahme auf 5F werden als Nächstes die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 in den mehreren Öffnungen 57 gebildet. Die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 können durch ein elektrolytisches Kupferplattierungsverfahren über die mehreren Öffnungen 57 der Fotolackmaske 56 gebildet werden.
  • Unter Bezugnahme auf 5G wird als Nächstes die Fotolackmaske 56 entfernt. Dadurch verbleiben die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 in einem stehenden Zustand.
  • Die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 können unter Verwendung eines Brennprozesses anstelle des elektrolytischen Kupferplattierungsverfahrens über die Fotolackmaske 56 gebildet werden.
  • Bei dem Brennprozess wird zuerst eine leitfähige Paste, die als eine Basis der säulenförmigen Elektrodenschichten dient, auf die Hauptflächen-Isolationsschicht 7 aufgetragen. Die leitfähige Paste kann Kupferpaste sein. Als Nächstes wird ein nicht notwendiger Teil der leitfähigen Paste mit einem Muster entfernt, das den säulenförmigen Gate-Elektrodenschichten 40, den säulenförmigen Source-Elektrodenschichten 42, den säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und den säulenförmigen Drain-Elektrodenschichten 46 entspricht.
  • Die leitfähige Paste wird danach gebrannt. Dadurch werden die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 gebildet.
  • Unter Bezugnahme auf 5H wird als Nächstes ein versiegelndes Harz 58, das als eine Basis der versiegelnden Isolationsschicht 8 dient, auf die Hauptflächen-Isolationsschicht 7 aufgetragen. Das versiegelnde Harz 58 kann Epoxidharz oder Polyimidharz aufweisen.
  • Das versiegelnde Harz 58 versiegelt zusammen die Verdrahtungsschichten 20, die MISFET-Chips 21, die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 auf der Hauptflächen-Isolationsschicht 7.
  • Die versiegelnde Isolationsschicht 8 kann aus Siliziumoxid oder Siliziumnitrid hergestellt sein. In diesem Fall kann Siliziumoxid oder Siliziumnitrid auf die Hauptflächen-Isolationsschicht 7 durch ein CVD-Verfahren abgeschieden werden.
  • Unter Bezugnahme auf 5I wird als Nächstes eine äußere Oberfläche des versiegelnden Harzes 58 teilweise von der Seite der zweiten Chiphauptfläche 26 der MISFET-Chips 21 entfernt. Die äußere Oberfläche des versiegelnden Harz 58 wird entfernt, bis die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 freigelegt sind. Ein Entfernungsprozess des versiegelnden Harzes 58 kann durch ein Schleifverfahren durchgeführt werden.
  • Unter Bezugnahme auf 5J wird dadurch die versiegelnde Isolationsschicht 8, aus der die säulenförmigen Gate-Elektrodenschichten 40, die säulenförmigen Source-Elektrodenschichten 42, die säulenförmigen Source-Erfassungs-Elektrodenschichten 44 und die säulenförmigen Drain-Elektrodenschichten 46 freigelegt werden, gebildet.
  • Unter Bezugnahme auf 5K wird als Nächstes das Basissubstrat 51 entlang des Grenzgebietes 55 geschnitten. Das Basissubstrat 51 kann durch Schleifen mit einer Schneidklinge geschnitten werden. Dadurch werden die mehreren elektronischen Komponenten 1 aus dem einzelnen Basissubstrat 51 ausgeschnitten.
  • Das Basissubstrat 51 kann durch das Ätzverfahren geschnitten werden. Das Ätzverfahren kann ein Plasmaätzverfahren sein. In diesem Fall wird der Komponentenhauptkörper 2 mit der Seitenfläche 5, die keine Schleifmarkierung aufweist, gebildet. Nach den Prozessen einschließlich der obigen Prozesse werden die elektronischen Komponenten 1 hergestellt.
  • 6 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente 61 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt. 7 ist eine Schnittansicht eines Teils entsprechend 4, wobei die Ansicht die Struktur der elektronischen Komponente 61 von 6 beschreibt. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • Bei dieser Ausführungsform weist ein externer Gate-Anschluss 15 eine leitfähige Gate-Bondschicht 62 auf, die auf einer säulenförmigen Gate-Elektrodenschicht 40 ausgebildet ist. Die leitfähige Gate-Bondschicht 62 ist elektrisch mit einem Gate-Verbindungsabschnitt 41 verbunden. Die leitfähige Gate-Bondschicht 62 ist auf dem Gate-Verbindungsabschnitt 41 ausgebildet.
  • Die leitfähige Gate-Bondschicht 62 kann einen bedeckenden Abschnitt aufweisen, der eine erste versiegelnde Hauptfläche 12 einer versiegelnden Isolationsschicht 8 bedeckt. Die gesamte leitfähige Gate-Bondschicht 62 ist von einer Gate-Padöffnung 33 freigelegt. Die leitfähige Gate-Bondschicht 62 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Gate-Bondschicht 62 kann eine hinausragende und gekrümmte äußere Oberfläche aufweisen.
  • Ein externer Source-Anschluss 16 weist eine leitfähige Source-Bondschicht 63 auf, die auf einer säulenförmigen Source-Elektrodenschicht 42 ausgebildet ist. Die leitfähige Source-Bondschicht 63 ist elektrisch mit einem Source-Verbindungsabschnitt 43 verbunden. Die leitfähige Source-Bondschicht 63 ist auf dem Source-Verbindungsabschnitt 43 ausgebildet.
  • Die leitfähige Source-Bondschicht 63 kann einen bedeckenden Abschnitt aufweisen, der die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 bedeckt. Die gesamte leitfähige Source-Bondschicht 63 ist von einer Source-Pad-öffnung 34 freigelegt. Die leitfähige Source-Bondschicht 63 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Source-Bondschicht 63 kann eine hinausragende und gekrümmte äußere Oberfläche aufweisen.
  • Ein externer Source-Erfassungsanschluss 17 weist eine leitfähige Source-Erfassungs-Bondschicht 64 auf, die auf einer säulenförmigen Source-Erfassungs-Elektrodenschicht 44 ausgebildet ist. Die leitfähige Source-Erfassungs-Bondschicht 64 ist elektrisch mit einem Source-Erfassungsverbindungsabschnitt 45 verbunden. Die leitfähige Source-Erfassungs-Bondschicht 64 ist auf dem Source-Erfassungsverbindungsabschnitt 45 ausgebildet.
  • Die leitfähige Source-Erfassungs-Bondschicht 64 kann einen bedeckenden Abschnitt aufweisen, der die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 bedeckt. Die gesamte leitfähige Source-Erfassungs-Bondschicht 64 ist von einer Source-Erfassungs-Padöffnung 35 freigelegt.
  • Die leitfähige Source-Erfassungs-Bondschicht 64 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Source-Erfassungs-Bondschicht 64 kann eine hinausragende und gekrümmte äußere Oberfläche aufweisen.
  • Ein externer Drain-Anschluss 18 weist eine leitfähige Drain-Bondschicht 65 auf, die auf einer säulenförmigen Drain-Elektrodenschicht 46 ausgebildet ist. Die leitfähige Drain-Bondschicht 65 ist elektrisch mit einem Drain-Verbindungsabschnitt 47 verbunden. Die leitfähige Drain-Bondschicht 65 ist auf dem Drain-Verbindungsabschnitt 47 ausgebildet.
  • Die leitfähige Drain-Bondschicht 65 kann einen bedeckenden Abschnitt aufweisen, der die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 bedeckt. Die gesamte leitfähige Drain-Bondschicht 65 ist von einer Drain-Padöffnung 36 freigelegt. Die leitfähige Drain-Bondschicht 65 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Drain-Bondschicht 65 kann eine hinausragende und gekrümmte Außenfläche aufweisen.
  • Die elektronische Komponente 61 kann durch ein zusätzliches Implementieren eines Prozesses zum Bilden der leitfähigen Gate-Bondschicht 62, der leitfähigen Source-Bondschicht 63, der leitfähigen Source-Erfassungs-Bondschicht 64 und der leitfähigen Drain-Bondschicht 65 im Herstellungsverfahren der elektronischen Komponente 1 hergestellt werden.
  • Der Prozess des Bildens der leitfähigen Bondschichten kann nach dem oben beschriebenen Prozess des Schleifens des versiegelnden Harzes 58 (siehe 5J) und vor dem oben beschriebenen Prozess des Schneidens des Basissubstrats 51 (siehe 5K) implementiert werden. Die leitfähigen Bondschichten können durch ein elektrolytisches Lötplattierungsverfahren gebildet werden.
  • Wie oben beschrieben, können auch mit der elektronischen Komponente 61 ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • 8 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente 71 gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt. 9 ist eine Schnittansicht eines Teils entsprechend 4, wobei die Ansicht die Struktur der elektronischen Komponente 71 von 8 beschreibt. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • Ein externer Gate-Anschluss 15 weist einen Gate-Elektrodenfilm 72 und eine leitfähige Gate-Bondschicht 73 anstelle der säulenförmigen Gate-Elektrodenschicht 40 auf. Der Gate-Elektrodenfilm 72 ist eine Grundschicht, die als eine Grundlage der leitfähigen Gate-Bondschicht 73 dient, und wird auch eine UBM-Schicht (UBM: Under Bump Metal - lötfähiges Metall) genannt. Der Gate-Elektrodenfilm 72 wird in einer Filmform entlang einer Innenwand einer Gate-Padöffnung 33 gebildet. Der Gate-Elektrodenfilm 72 definiert einen zurückgesetzten Raum in der Gate-Padöffnung 33.
  • Der Gate-Elektrodenfilm 72 weist einen bedeckenden Abschnitt 74 auf, der eine erste versiegelnde Hauptfläche 12 einer versiegelnden Isolationsschicht 8 in einem Gebiet außerhalb der Gate-Padöffnung 33 bedeckt. Der Gate-Elektrodenfilm 72 kann mindestens einen Typ eines Kupferfilms, eines Goldfilms, eines Titanfilms oder eines Nickelfilms aufweisen.
  • Die leitfähige Gate-Bondschicht 73 ist auf dem Gate-Elektrodenfilm 72 ausgebildet. Die leitfähige Gate-Bondschicht 73 füllt die Gate-Padöffnung 33. Die leitfähige Gate-Bondschicht 73 ragt über die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 hinaus.
  • Die leitfähige Gate-Bondschicht 73 bedeckt den bedeckenden Abschnitt 74 des Gate-Elektrodenfilms 72 in dem Gebiet außerhalb der Gate-Padöffnung 33. Die leitfähige Gate-Bondschicht 62 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Gate-Bondschicht 62 kann eine hinausragende und gekrümmte äußere Oberfläche aufweisen.
  • Ein externer Source-Anschluss 16 weist einen Source-Elektrodenfilm 75 und eine leitfähige Source-Bondschicht 76 anstelle der säulenförmigen Source-Elektrodenschicht 42 auf. Der Source-Elektrodenfilm 75 ist eine Grundschicht, die als eine Grundlage der leitfähigen Source-Bondschicht 76 dient, und wird auch eine UBM-Schicht genannt. Der Source-Elektrodenfilm 75 wird in einer Filmform entlang einer Innenwand einer Source-Padöffnung 34 gebildet. Der Source-Elektrodenfilm 75 definiert einen zurückgesetzten Raum in der Source-Padöffnung 34.
  • Der Source-Elektrodenfilm 75 weist einen bedeckenden Abschnitt 77 auf, der die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 in einem Gebiet außerhalb der Source-Padöffnung 34 bedeckt. Der Source-Elektrodenfilm 75 kann mindestens einen Typ eines Kupferfilms, eines Goldfilms, eines Titanfilms oder eines Nickelfilms aufweisen.
  • Die leitfähige Source-Bondschicht 76 ist auf dem Source-Elektrodenfilm 75 ausgebildet. Die leitfähige Source-Bondschicht 76 füllt die Source-Padöffnung 34 und ragt über die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 hinaus.
  • Die leitfähige Source-Bondschicht 76 bedeckt den bedeckenden Abschnitt 77 des Source-Elektrodenfilms 75 in dem Gebiet außerhalb der Source-Padöffnung 34. Die leitfähige Source-Bondschicht 76 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Source-Bondschicht 76 kann eine hinausragende und gekrümmte äußere Oberfläche aufweisen.
  • Ein externer Source-Erfassungsanschluss 17 weist einen Source-Erfassungs-Elektrodenfilm 78 und eine leitfähige Source-Erfassungs-Bondschicht 79 anstelle der säulenförmigen Source-Erfassungs-Elektrodenschicht 44 auf. Der Source-Erfassungs-Elektrodenfilm 78 ist eine Grundschicht, die als eine Grundlage der leitfähigen Source-Erfassungs-Bondschicht 79 dient, und wird auch eine UBM-Schicht genannt.
  • Der Source-Erfassungs-Elektrodenfilm 78 wird in einer Filmform entlang einer Innenwand einer Source-Erfassungs-Padöffnung 35 gebildet. Der Source-Erfassungs-Elektrodenfilm 78 definiert einen zurückgesetzten Raum in der Source-Erfassungs-Padöffnung 35.
  • Der Source-Erfassungs-Elektrodenfilm 78 weist einen bedeckenden Abschnitt 80 auf, der die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 in einem Gebiet außerhalb der Source-Erfassungs-Padöffnung 35 bedeckt. Der Source-Erfassungs-Elektrodenfilm 78 kann mindestens einen Typ eines Kupferfilms, eines Goldfilms, eines Titanfilms oder eines Nickelfilms aufweisen.
  • Die leitfähige Source-Erfassungs-Bondschicht 79 ist auf dem Source-Erfassungs-Elektrodenfilm 78 ausgebildet. Die leitfähige Source-Erfassungs-Bondschicht 79 füllt die Source-Erfassungs-Padöffnung 35 und ragt über die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 hinaus.
  • Die leitfähige Source-Erfassungs-Bondschicht 79 bedeckt den bedeckenden Abschnitt 80 des Source-Erfassungs-Elektrodenfilms 78 in dem Gebiet außerhalb der Source-Erfassungs-Padöffnung 35. Der Source-Erfassungs-Elektrodenfilm 78 kann ein Metall mit niedrigem Schmelzpunkt einschließen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Der Source-Erfassungs-Elektrodenfilm 78 kann eine hinausragende und gekrümmte Außenfläche aufweisen.
  • Ein externer Drain-Anschluss 18 weist einen Drain-Elektrodenfilm 81 und eine leitfähige Drain-Bondschicht 82 anstelle der säulenförmigen Drain-Elektrodenschicht 46 (siehe 3) auf. Der Drain-Elektrodenfilm 81 ist eine Grundschicht, die als eine Grundlage der leitfähigen Drain-Bondschicht 82 dient, und wird auch eine UBM-Schicht genannt.
  • Der Drain-Elektrodenfilm 81 wird in einer Filmform entlang einer Innenwand einer Drain-Padöffnung 36 gebildet. Der Drain-Elektrodenfilm 81 definiert einen zurückgesetzten Raum in der Drain-Padöffnung 36.
  • Der Drain-Elektrodenfilm 81 weist einen bedeckenden Abschnitt 83 auf, der die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 in einem Gebiet außerhalb der Drain-Padöffnung 36 bedeckt. Der Drain-Elektrodenfilm 81 kann mindestens einen Typ eines Kupferfilms, eines Goldfilms, eines Titanfilms oder eines Nickelfilms aufweisen.
  • Die leitfähige Drain-Bondschicht 82 ist auf dem Drain-Elektrodenfilm 81 ausgebildet. Die leitfähige Drain-Bondschicht 82 füllt die Drain-Padöffnung 36 und ragt über die erste versiegelnde Hauptfläche 12 der versiegelnden Isolationsschicht 8 hinaus.
  • Die leitfähige Drain-Bondschicht 82 bedeckt den bedeckenden Abschnitt 83 des Drain-Elektrodenfilms 81 in dem Gebiet außerhalb der Drain-Padöffnung 36. Die leitfähige Drain-Bondschicht 82 kann ein Metall mit niedrigem Schmelzpunkt aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die leitfähige Drain-Bondschicht 82 kann eine hinausragende und gekrümmte Außenfläche aufweisen.
  • Die 10A bis 10E sind Schnittansichten zur Beschreibung eines Beispiels für ein Herstellungsverfahren der elektronischen Komponente 71 von 8. Hier wird eine spezifische Beschreibung von Prozessen, die den Herstellungsprozessen der elektronischen Komponente 1 gemäß der oben beschriebenen ersten bevorzugten Ausführungsform gemein sind, weggelassen.
  • Unter Bezugnahme auf 10A wird zuerst ein Basissubstrat 51 nach dem Prozess des Bondens der MISFET-Chips 21 erstellt (siehe zugleich 5D).
  • Unter Bezugnahme auf 10B wird als Nächstes ein versiegelndes Harz 84, das als eine Basis der versiegelnden Isolationsschicht 8 dient, auf eine Hauptflächen-Isolationsschicht 7 aufgetragen. Das versiegelnde Harz 84 versiegelt zusammen auf der Hauptflächen-Isolationsschicht 7 die Verdrahtungsschichten 20 und die MISFET-Chips 21.
  • Unter Bezugnahme auf 10C werden als Nächstes die Gate-Padöffnung 33, die Source-Padöffnung 34, die Source-Erfassungs-Padöffnung 35 und die Drain-Padöffnung 36 in dem versiegelnden Harz 84 gebildet. In einem Fall, bei dem das versiegelnde Harz 84 aus einem Fotolack hergestellt ist, können die jeweiligen Öffnungen durch Belichtung und Entwicklung gebildet werden.
  • Das versiegelnde Harz 84 kann aus einem isolierenden Material hergestellt sein, wie etwa Siliziumoxid oder Siliziumnitrid. Siliziumoxid oder Siliziumnitrid kann auf die Hauptflächen-Isolationsschicht 7 durch ein CVD-Verfahren abgeschieden werden. In einem Fall, bei dem das versiegelnde Harz 84 aus einem isolierenden Material hergestellt ist, können die jeweiligen Öffnungen durch ein Ätzverfahren gebildet werden.
  • Unter Bezugnahme auf 10D werden als Nächstes der Gate-Elektrodenfilm 72, der Source-Elektrodenfilm 75, der Source-Erfassungs-Elektrodenfilm 78 und der Drain-Elektrodenfilm 81 gebildet. In diesem Prozess wird zuerst eine leitfähige Materialschicht durch das Sputterverfahren und/oder ein elektrolytisches Plattierungsverfahren gebildet.
  • Als Nächstes wird die leitfähige Materialschicht selektiv durch das Ätzverfahren über eine Fotolackmaske (nicht dargestellt) entfernt. Dadurch werden der Gate-Elektrodenfilm 72, de Source-Elektrodenfilm 75, der Source-Erfassungs-Elektrodenfilm 78 und der Drain-Elektrodenfilm 81 gebildet.
  • Unter Bezugnahme auf 10E werden als Nächstes die leitfähige Gate-Bondschicht 62, die leitfähige Source-Bondschicht 76, die leitfähige Source-Erfassungs-Bondschicht 79 und die leitfähige Drain-Bondschicht 82 gebildet. Die jeweiligen leitfähigen Bondschichten können durch das elektrolytische Lötplattierungsverfahren gebildet werden.
  • Das Basissubstrat 51 wird danach entlang eines Grenzgebietes 55 (siehe zugleich 5K) geschnitten. Dadurch werden die mehreren elektronischen Komponenten 71 aus dem einzelnen Basissubstrat 51 ausgeschnitten. Nach den obigen Prozessen werden die elektronischen Komponenten 71 hergestellt.
  • Wie oben beschrieben, können auch mit der elektronischen Komponente 71 ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • 11 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente 91 gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • Die elektronische Komponente 91 weist eine Wärmeableitungsstruktur 92 auf, die in einem MISFET-Chip 21 erzeugte Wärme nach außen ableitet. Die Wärmeableitungsstruktur 92 ist in einer zweiten Substrathauptfläche 10 eines Substrats 6 bereitgestellt.
  • Bei dieser Ausführungsform weist die Wärmeableitungsstruktur 92 eine Lamellenstruktur 93 auf, die in der zweiten Substrathauptfläche 10 des Substrats 6 ausgebildet ist. Die Lamellenstruktur 93 weist einen einzigen oder mehrere Gräben 94, die aus der zweiten Substrathauptfläche 10 des Substrats 6 zu einer ersten Substrathauptfläche 9 hin ausgegraben sind, in der zweiten Substrathauptfläche 10 des Substrats 6 auf. Eine Tiefe jedes Grabens beträgt möglicherweise nicht weniger als 1 µm und nicht mehr als 500 µm.
  • In einem Fall, bei dem die Lamellenstruktur 93 einen einzigen Graben 94 aufweist, kann der einzige Graben 94 in der Draufsicht in einer Gitterform, einer Zickzackform, einer Kammzinkenform oder einer Spiralform ausgebildet sein. In einem Fall, bei dem die Lamellenstruktur 93 mehrere Gräben 94 aufweist, können die mehreren Gräben 94 in der Draufsicht in einer Streifenform oder einer gepunkteten Form ausgebildet sein. Ein einziger Graben oder mehrere Gräben 94, in denen diese verschiedenen ebenen Formen kombiniert werden, können gebildet werden.
  • Die 12A bis 12C sind Schnittansichten zur Beschreibung eines Beispiels für ein Herstellungsverfahren der elektronischen Komponente 91 von 11. Hier wird eine spezifische Beschreibung von Prozessen, die den Herstellungsprozessen der elektronischen Komponente 1 gemäß der oben beschriebenen ersten bevorzugten Ausführungsform gemein sind, weggelassen.
  • Ein Prozess des Bildens der Lamellenstruktur 93 kann zu einem beliebigen Zeitpunkt vor dem oben beschriebenen Prozess des Schneidens des Basissubstrats 51 (siehe 5K) implementiert werden. Nachfolgend wird ein Beispiel beschrieben, bei dem der Prozess des Bildens der Lamellenstruktur 93 nach dem Prozess des Erstellens des Basissubstrats 51 (siehe 5A) und vor dem Prozess des Bildens der Hauptflächen-Isolationsschicht 7 (siehe 5B) implementiert wird.
  • Unter Bezugnahme auf 12A wird eine Fotolackmaske 95 mit einem vorbestimmten Muster auf einer zweiten Substrathauptfläche 53 des Basissubstrats 51 gebildet, nachdem ein Basissubstrat 51 erstellt wird. Die Fotolackmaske 95 weist Öffnungen 96 auf, von denen Gebiete, in denen die Gräben 94 auszubilden sind, selektiv freigelegt werden.
  • Unter Bezugnahme auf 12B wird als Nächstes ein nicht notwendiger Teil des Basissubstrats 51 durch ein Ätzverfahren über die Fotolackmaske 95 entfernt. Dadurch wird die Lamellenstruktur 93 einschließlich des einzigen oder der mehreren Gräben 94 in der zweiten Substrathauptfläche 53 des Basissubstrats 51 gebildet.
  • Unter Bezugnahme auf 12C wird als Nächstes die Fotolackmaske 95 entfernt. Danach werden die Prozesse der 5B bis 5K der Reihenfolge nach ausgeführt und die elektronischen Komponenten 91 werden hergestellt.
  • Wie oben beschrieben, können auch mit der elektronischen Komponente 91 ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • Bei der elektronischen Komponente 91 wird die Wärmeableitungsstruktur 92 einschließlich der Lamellenstruktur 93 in der zweiten Substrathauptfläche 10 des Substrats 6 gebildet. Bei der Lamellenstruktur 93 kann eine Oberflächenfläche des Substrats 6 erhöht werden. Dadurch kann Wärme, die von dem MISFET-Chip 21 zu dem Substrat 6 übertragen wird, effizient nach außen abgeleitet werden.
  • Bei der elektronischen Komponente 91 kann die Lamellenstruktur 93 unter Verwendung mancher Gebiete des Substrats 6 gebildet werden. Dadurch ist es nicht notwendig, einen Wärmeableiter, wie etwa einen Metallkühlkörper, an der zweiten Substrathauptfläche 10 des Substrats 6 anzubringen. Daher kann eine Verdickung eines Komponentenhauptkörpers 2 entlang der Normalrichtung einer Befestigungsfläche 3 und einer Nicht-Befestigungsfläche 4 unterdrückt werden. Somit kann die Wärmeableitung verbessert werden, während die elektronische Komponente 91 verkleinert wird.
  • Die Wärmeableitungsstruktur 92 kann einen Metallfilm, der als ein Wärmeableitungsglied dient, zusätzlich zu der Lamellenstruktur 93 aufweisen. Der Metallfilm kann entlang der zweiten Substrathauptfläche 10 des Substrats 6 und Innenwänden der Gräben 94 ausgebildet sein.
  • Der Metallfilm kann die gesamte zweite Substrathauptfläche 10 bedecken und die Innenseite der Gräben 94 vollständig füllen. Der Metallfilm kann einen Kupferfilm, einen Goldfilm, einen Silberfilm, einen Nickelfilm, einen Titanfilm und einen Aluminiumfilm usw. einschließen.
  • Der Metallfilm kann durch ein Sputterverfahren und/oder ein Plattierungsverfahren gebildet werden. Ein Prozess des Bildens des Metallfilms kann zu einem beliebigen Zeitpunkt nach dem oben beschriebenen Prozess des Entfernens der Fotolackmaske 95 (siehe zugleich 12C) implementiert werden. Bei der Wärmeableitungsstruktur 92 mit einer derartigen Struktur kann die Wärmeableitung des Substrats 6 weiter verbessert werden.
  • Die Struktur der zweiten bevorzugten Ausführungsform oder die Struktur der dritten bevorzugten Ausführungsform oder eine Anordnung, bei der die Struktur der zweiten bevorzugten Ausführungsform und die Struktur der dritten bevorzugten Ausführungsform kombiniert wird, kann bei der elektronischen Komponente 91 angewendet werden.
  • 13 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente 101 gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • Die elektronische Komponente 101 weist eine Wärmeableitungsstruktur 102 auf, die in einem MISFET-Chip 21 erzeugte Wärme nach außen ableitet. Die Wärmeableitungsstruktur 102 ist in einer zweiten Substrathauptfläche 10 eines Substrats 6 bereitgestellt. Bei dieser Ausführungsform weist die Wärmeableitungsstruktur 102 ein Wärmeableitungsglied 103 auf, das die zweite Substrathauptfläche 10 des Substrats 6 bedeckt.
  • Das Wärmeableitungsglied 103 kann eine Wärmeableitungsplatte sein, die mit der zweiten Substrathauptfläche 10 des Substrats 6 verbunden ist. Die Wärmeableitungsplatte kann eine Metallplatte sein. Die Metallplatte kann eine Kupferplatte, eine Goldplatte, eine Nickelplatte, eine Titanplatte und eine Aluminiumplatte usw. aufweisen.
  • Das Wärmeableitungsglied 103 kann ein Metallfilm, der durch ein Sputterverfahren und/oder ein Plattierungsverfahren gebildet wird, anstelle der Wärmeableitungsplatte sein. Der Metallfilm kann einen Kupferfilm, einen Goldfilm, einen Silberfilm, einen Nickelfilm, einen Titanfilm und einen Aluminiumfilm usw. aufweisen. Ein Prozess des Bildens des Wärmeableitungsglieds 103 kann vor dem oben beschriebenen Prozess des Schneidens des Basissubstrats 51 (siehe zugleich 5K) implementiert werden.
  • Wie oben beschrieben, können auch mit der elektronischen Komponente 101 ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • Bei der elektronischen Komponente 101 wird die Wärmeableitungsstruktur 102 einschließlich des Wärmeableitungsglieds 103 in der zweiten Substrathauptfläche 10 des Substrats 6 gebildet. Dadurch kann Wärme, die von dem MISFET-Chip 21 zu dem Substrat 6 übertragen wird, effizient nach außen abgeleitet werden.
  • Insbesondere kann bei dem Wärmeableitungsglied 103 einschließlich des Metallfilms eine Verdickung eines Komponentenhauptkörpers 2 entlang der Normalrichtung einer Befestigungsfläche 3 und einer Nicht-Befestigungsfläche 4 unterdrückt werden. Somit kann die Wärmeableitung verbessert werden, während die elektronische Komponente 101 verkleinert wird.
  • Die Struktur der zweiten bevorzugten Ausführungsform, die Struktur der dritten bevorzugten Ausführungsform oder die Struktur der vierten bevorzugten Ausführungsform oder eine Anordnung, bei der zwei oder drei Anordnungen unter den Strukturen der zweiten bis vierten bevorzugten Ausführungsform beliebig kombiniert werden, kann bei der elektronischen Komponente 101 angewendet werden.
  • 14 ist eine Ansicht zur Beschreibung einer Struktur einer elektronischen Komponente 111 gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • Die elektronische Komponente 111 ist eine Halbleitervorrichtung einschließlich einer Diode, die als ein Beispiel für eine Halbleitergleichrichtervorrichtung dient. Verschiedene Dioden, wie etwa eine Diode mit p-n-Übergang, eine Fast-Recovery-Diode, eine Zener-Diode und eine Schottky-Diode usw., können als die Diode angenommen werden. Bei der vorliegenden bevorzugten Ausführungsform wird die Schottky-Diode als die Diode angenommen.
  • Die elektronische Komponente 111 weist einen Diodenchip 112 anstelle des MISFET-Chips 21 auf. Der Diodenchip 112 weist einen Chiphauptkörper 113 auf, der in einem rechteckigen Parallelepiped ausgebildet ist. Der Chiphauptkörper 113 weist eine erste Chiphauptfläche 114 an einer Seite, eine zweite Chiphauptfläche 115 an der anderen Seite und eine Chipseitenfläche 116, die die erste Chiphauptfläche 114 und die zweite Chiphauptfläche 115 verbindet, auf.
  • Der Diodenchip 112 kann ein Si-Diodenchip mit einem Chiphauptkörper 113, der Si aufweist, sein. Eine Stehspannung des Si-Diodenchips beträgt möglicherweise nicht weniger als 30 V und nicht mehr als 6.500 V. Die Stehspannung des Si-Diodenchips wird durch eine maximale Sperrspannung VR definiert, die zwischen einer Anode und einer Kathode angelegt werden kann.
  • Der Diodenchip 112 kann ein Diodenchip mit einem Chiphauptkörper 113, der einen Verbindungshalbleiter aufweist, sein. Der Chiphauptkörper 113 kann einen Nitridhalbleiter oder einen Oxidhalbleiter als den Verbindungshalbleiter aufweisen.
  • Der Nitridhalbleiter kann Galliumnitrid (GaN) aufweisen. Der Oxidhalbleiter kann Galliumoxid (Ga2O3) aufweisen. Eine Stehspannung des Diodenchips, der den Verbindungshalbleiter aufweist, beträgt möglicherweise nicht weniger als 600 V und nicht mehr als 10.000 V.
  • Der Diodenchip 112 kann ein SiC-Diodenchip mit einem Chiphauptkörper 113, der SiC aufweist, sein. Eine Stehspannung des SiC-Diodenchips beträgt möglicherweise nicht weniger als 600 V und nicht mehr als 15.000 V.
  • Insbesondere kann bei dem Diodenchip, der den Verbindungshalbleiter aufweist, und dem SiC-Diodenchip eine Temperatur durch eine Wärmeerzeugung aufgrund eines großen Stroms hoch werden. Die elektronische Komponente 111 weist eine Struktur auf, die für diese Hochleistung-Diodenchips von Vorteil ist.
  • Der Diodenchip 112 weist eine Kathodenanschluss-Elektrodenschicht 117 und eine Anodenanschluss-Elektrodenschicht 118 auf. Die Kathodenanschluss-Elektrodenschicht 117 ist auf der ersten Chiphauptfläche 114 des Chiphauptkörpers 113 ausgebildet. Die Anodenanschluss-Elektrodenschicht 118 ist auf der zweiten Chiphauptfläche 115 des Chiphauptkörpers 113 ausgebildet.
  • Der Diodenchip 112 ist auf einer ersten Substrathauptfläche 9 eines Substrats 6 so in einer Stellung angeordnet, dass die zweite Chiphauptfläche 115 des Chiphauptkörpers 113 der ersten Substrathauptfläche 9 des Substrats 6 gegenüberliegt. Die Anodenanschluss-Elektrodenschicht 118 ist über ein leitfähiges Bondmaterial 119 mit einem ersten Verbindungsgebiet 22 der Verdrahtungsschicht 20 gebondet. Das heißt, die Verdrahtungsschicht 20 bildet eine Anodenverdrahtungsschicht.
  • Das leitfähige Bondmaterial 119 kann ein Metall mit niedrigem Schmelzpunkt oder eine Metallpaste aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die Metallpaste kann Kupferpaste, Silberpaste und Goldpaste usw. aufweisen.
  • Eine Anordnung, Form, Größe usw. der Kathodenanschluss-Elektrodenschicht 117 und der Anodenanschluss-Elektrodenschicht 118 sind nicht auf spezielle Arten beschränkt. Für die Anordnung, die Form, die Größe usw. der Kathodenanschluss-Elektrodenschicht 117 und der Anodenanschluss-Elektrodenschicht 118 können verschiedene Arten basierend auf den Spezifikationen des Diodenchips 112 angenommen werden.
  • Die Kathodenanschluss-Elektrodenschicht 117 kann einen inselförmigen Padabschnitt, der auf der ersten Chiphauptfläche 114 ausgebildet ist, und einen linearen Leitungsabschnitt, der selektiv von dem Padabschnitt auf die erste Chiphauptfläche 114 gezogen wird, aufweisen.
  • Die Anodenanschluss-Elektrodenschicht 118 kann einen inselförmigen Padabschnitt, der auf der ersten Chiphauptfläche 114 ausgebildet ist, und einen linearen Leitungsabschnitt, der selektiv von dem Padabschnitt auf die zweite Chiphauptfläche 115 gezogen wird, aufweisen.
  • Der Diodenchip 112 kann eine mehrlagige Verdrahtungsstruktur aufweisen, die auf der ersten Chiphauptfläche 114 und/oder der zweiten Chiphauptfläche 115 des Chiphauptkörpers 113 ausgebildet ist. Die mehrlagige Verdrahtungsstruktur kann eine Struktur aufweisen, bei der eine Verdrahtungsschicht und eine Isolationsschicht abwechselnd laminiert sind.
  • In einem Fall, bei dem die mehrlagige Verdrahtungsstruktur auf der ersten Chiphauptfläche 114 ausgebildet ist, kann die Kathodenanschluss-Elektrodenschicht 117 als eine oberste Verdrahtungsschicht in der mehrlagigen Verdrahtungsstruktur ausgebildet sein. In einem Fall, bei dem die mehrlagige Verdrahtungsstruktur auf der zweiten Chiphauptfläche 115 ausgebildet ist, kann die Anodenanschluss-Elektrodenschicht 118 als eine oberste Verdrahtungsschicht in der mehrlagigen Verdrahtungsstruktur ausgebildet sein.
  • Der Diodenchip 112 kann mehrere (zwei oder mehr) Kathodenanschluss-Elektrodenschichten 117 aufweisen. Der Diodenchip 112 kann mehrere (zwei oder mehr) Anodenanschluss-Elektrodenschichten 118 aufweisen.
  • In der versiegelnden Isolationsschicht 8 sind eine Kathoden-Padöffnung 120 und eine Anoden-Padöffnung 121 ausgebildet. Die Kathoden-Padöffnung 120 legt die Kathodenanschluss-Elektrodenschicht 117 des Diodenchips 112 selektiv frei. Die Anoden-Padöffnung 121 legt ein zweites Verbindungsgebiet 23 der Verdrahtungsschicht 20 selektiv frei.
  • Die elektronische Komponente 111 weist einen externen Kathodenanschluss 122 und einen externen Anodenanschluss 123 auf. Der externe Kathodenanschluss 122 ist als ein chipseitiger externer Anschluss ausgebildet. Der externe Anodenanschluss 123 ist als ein verdrahtungsschichtseitiger externer Anschluss ausgebildet.
  • Der externe Kathodenanschluss 122 ist in der Kathoden-Padöffnung 120 eingebettet. Der externe Kathodenanschluss 122 ist mit der Kathodenanschluss-Elektrodenschicht 117 in der Kathoden-Padöffnung 120 verbunden.
  • Der externe Kathodenanschluss 122 weist eine säulenförmige Kathodenelektrodenschicht 124 mit einer Säulenform, die entlang der Normalrichtung der ersten Chiphauptfläche 114 des Chiphauptkörpers 113 steht, auf. Die säulenförmige Kathodenelektrodenschicht 124 weist einen Kathodenverbindungsabschnitt 125 auf, der extern zu verbinden ist.
  • Der Kathodenverbindungsabschnitt 125 ist von einer ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Der Kathodenverbindungsabschnitt 125 weist eine Verbindungsfläche auf, die mit der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 bündig ist. Die säulenförmige Kathodenelektrodenschicht 124 kann Kupfer aufweisen.
  • Der externe Anodenanschluss 123 ist in der Anoden-Padöffnung 121 eingebettet. Der externe Anodenanschluss 123 ist in der Anoden-Padöffnung 121 mit dem zweiten Verbindungsgebiet 23 der Verdrahtungsschicht 20 verbunden. Der externe Anodenanschluss 123 ist über die Verdrahtungsschicht 20 elektrisch mit der Anodenanschluss-Elektrodenschicht 118 des Diodenchips 112 verbunden.
  • Der externe Anodenanschluss 123 weist eine säulenförmige Anodenelektrodenschicht 126 mit einer Säulenform, die entlang der Normalrichtung der ersten Substrathauptfläche 9 des Substrats 6 steht, auf. Die säulenförmige Anodenelektrodenschicht 126 weist einen Anodenverbindungsabschnitt 127 auf, der mit der Außenseite verbunden ist.
  • Der Anodenverbindungsabschnitt 127 ist von der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 freigelegt. Der Anodenverbindungsabschnitt 127 weist eine Verbindungsfläche auf, die mit der ersten versiegelnden Hauptfläche 12 der versiegelnden Isolationsschicht 8 bündig ist. Die säulenförmige Anodenelektrodenschicht 126 kann Kupfer aufweisen.
  • Die elektronische Komponente 111 kann über im Wesentlichen ähnliche Prozesse wie das Herstellungsverfahren der oben beschriebenen elektronischen Komponente 1 hergestellt werden. Wie oben beschrieben, können auch bei der elektronischen Komponente 111 einschließlich des Diodenchips 112 anstelle des MISFET-Chips 21, ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • Der Diodenchip 112 kann auf der ersten Substrathauptfläche 9 des Substrats 6 so in einer Stellung angeordnet sein, dass die erste Chiphauptfläche 114 des Chiphauptkörpers 113 der ersten Substrathauptfläche 9 des Substrats 6 gegenüberliegt. Das heißt, eine Struktur, bei der die Verbindungsart der Anode und die Verbindungsart der Kathode ausgetauscht sind, kann angenommen werden. In diesem Fall wird die Kathodenanschluss-Elektrodenschicht 117 über das leitfähige Bondmaterial 119 mit dem ersten Verbindungsgebiet 22 der Verdrahtungsschicht 20 gebondet. Das heißt, die Verdrahtungsschicht 20 bildet eine Kathodenverdrahtungsschicht.
  • Die Struktur der zweiten bevorzugten Ausführungsform, die Struktur der dritten bevorzugten Ausführungsform, die Struktur der vierten bevorzugten Ausführungsform oder die Struktur der fünften bevorzugten Ausführungsform oder eine Anordnung, bei der zwei, drei oder vier Strukturen unter der zweiten bis fünften bevorzugten Ausführungsform beliebig kombiniert werden, kann bei der elektronischen Komponente 111 angewendet werden.
  • 15 ist die Draufsicht zur Beschreibung einer Struktur einer elektronischen Komponente 131 gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung. 16 ist eine Schnittansicht entlang der Linie XVI-XVI von 15. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • Unter Bezugnahme auf die 15 und 16 ist die elektronische Komponente 131 einen Halbleiterleistungsmodul einschließlich mehrerer Chips. Die elektronische Komponente 131 weist einen Diodenchip 112 und einen IC-Chip 132 (Steuerchip) zusätzlich zu einem MISFET-Chip 21 auf. Anordnungspositionen des MISFET-Chips 21, des Diodenchips 112 und des IC-Chips 132 bezüglich einer ersten Substrathauptfläche 9 eines Substrats 6 sind zufällig und nicht auf spezielle Anordnungspositionen beschränkt.
  • Die elektronische Komponente 131 weist eine erste Verdrahtungsschicht 133 für den MISFET-Chip 21, eine zweite Verdrahtungsschicht 134 für den Diodenchip 112 und eine dritte Verdrahtungsschicht 135 für den IC-Chip 132 auf. Die erste Verdrahtungsschicht 133, die zweite Verdrahtungsschicht 134 und die dritte Verdrahtungsschicht 135 weisen eine ähnliche Struktur wie die oben beschriebene Verdrahtungsschicht 20 auf.
  • Der MISFET-Chip 21 und ein externer Drain-Anschluss 18 sind mit der ersten Verdrahtungsschicht 133 verbunden. Eine Verbindungsart des MISFET-Chips 21 und des externen Drain-Anschlusses 18 mit der ersten Verdrahtungsschicht 133 ähnelt dem Fall der oben beschriebenen elektronischen Komponente 1.
  • Der Diodenchip 112 ist mit der zweiten Verdrahtungsschicht 134 verbunden. Eine Verbindungsart des Diodenchips 112 mit der zweiten Verdrahtungsschicht 134 ähnelt dem Fall der oben beschriebenen elektronischen Komponente 111. Bei dieser Ausführungsform ist jedoch kein externer Kathodenanschluss 122 und kein externer Anodenanschluss 123 bereitgestellt.
  • Ein externer Eingangsanschluss 136 und der IC-Chip 132 sind mit der dritten Verdrahtungsschicht 135 verbunden. Der externe Eingangsanschluss 136 ist als ein verdrahtungsschichtseitiger externer Anschluss ausgebildet. Der externe Eingangsanschluss 136 ist ein Anschluss zum Liefern von elektrischer Leistung zu dem IC-Chip 132. Der externe Eingangsanschluss 136 ist über die dritte Verdrahtungsschicht 135 elektrisch mit dem IC-Chip 132 verbunden.
  • Eine Anordnung des externen Eingangsanschlusses 136 ähnelt im Wesentlichen der Anordnung des externen Drain-Anschlusses 18. Eine Verbindungsart des externen Eingangsanschlusses 136 mit der dritten Verdrahtungsschicht 135 ähnelt der Verbindungsart des externen Drain-Anschlusses 18 mit der ersten Verdrahtungsschicht 133.
  • Bei dieser Ausführungsform ist der IC-Chip 132 ein Gate-Treiber-IC zum Antreiben und Steuern eines Gates des MISFET-Chips 21. Der IC-Chip 132 weist einen Chiphauptkörper 141 auf, der in einem rechteckigen Parallelepiped ausgebildet ist. Der Chiphauptkörper 141 weist eine erste Chiphauptfläche 142 an einer Seite, eine zweite Chiphauptfläche 143 an der anderen Seite und eine Chipseitenfläche 144, die die erste Chiphauptfläche 142 und die zweite Chiphauptfläche 143 verbindet, auf.
  • Der IC-Chip 132 weist eine Ausgangsanschluss-Elektrodenschicht 145 und eine Eingangsanschluss-Elektrodenschicht 146 auf. Die Ausgangsanschluss-Elektrodenschicht 145 ist auf der ersten Chiphauptfläche 142 des Chiphauptkörpers 141 ausgebildet. Die Eingangsanschluss-Elektrodenschicht 146 ist auf der zweiten Chiphauptfläche 143 des Chiphauptkörpers 141 ausgebildet.
  • Die Eingangsanschluss-Elektrodenschicht 146 ist über ein leitfähiges Bondmaterial 147 mit der dritten Verdrahtungsschicht 135 gebondet. Dadurch ist der IC-Chip 132 ist über die dritte Verdrahtungsschicht 135 elektrisch mit dem externen Eingangsanschluss 136 verbunden.
  • Das leitfähige Bondmaterial 147 kann ein Metall mit niedrigem Schmelzpunkt oder eine Metallpaste aufweisen. Das Metall mit niedrigem Schmelzpunkt kann ein Lot aufweisen. Die Metallpaste kann Kupferpaste, Silberpaste und Goldpaste usw. aufweisen.
  • Eine Anordnung, Form, Größe usw. der Ausgangsanschluss-Elektrodenschicht 145 und der Eingangsanschluss-Elektrodenschicht 146 sind nicht auf spezielle Arten beschränkt. Für die Anordnung, die Form, die Größe usw. der Ausgangsanschluss-Elektrodenschicht 145 und der Eingangsanschluss-Elektrodenschicht 146 können verschiedene Arten basierend auf den Spezifikationen des IC-Chips 132 angenommen werden.
  • Mehrere Ausgangsanschluss-Elektrodenschichten 145 können auf der ersten Chiphauptfläche 142 des Chiphauptkörpers 141 ausgebildet sein. Die einzige oder die mehreren Ausgangsanschluss-Elektrodenschichten 145 können einen inselförmigen Padabschnitt und einen linearen Leitungsabschnitt, der selektiv von dem Padabschnitt auf die erste Chiphauptfläche 142 gezogen wird, aufweisen.
  • Der IC-Chip 132 kann eine mehrlagige Verdrahtungsstruktur aufweisen, die auf der ersten Chiphauptfläche 142 und/oder der zweiten Chiphauptfläche 143 des Chiphauptkörpers 141 ausgebildet ist. Die mehrlagige Verdrahtungsstruktur kann eine Struktur aufweisen, bei der eine Verdrahtungsschicht und eine Isolationsschicht abwechselnd laminiert sind.
  • In einem Fall, bei dem die mehrlagige Verdrahtungsstruktur auf der ersten Chiphauptfläche 142 ausgebildet ist, kann die Ausgangsanschluss-Elektrodenschicht 145 als eine oberste Verdrahtungsschicht in der mehrlagigen Verdrahtungsstruktur ausgebildet sein. In einem Fall, bei dem die mehrlagige Verdrahtungsstruktur auf der zweiten Chiphauptfläche 143 ausgebildet ist, kann die Eingangsanschluss-Elektrodenschicht 146 als eine oberste Verdrahtungsschicht in der mehrlagigen Verdrahtungsstruktur ausgebildet sein.
  • Unter Bezugnahme auf 16 weist die elektronische Komponente 131 eine zwischenliegende Isolationsschicht 148 auf. Die zwischenliegende Isolationsschicht 148 ist auf einer Hauptflächen-Isolationsschicht 7 ausgebildet. Bei dieser Ausführungsform ist ein Peripherierand der dazwischenliegenden Isolationsschicht 148 so ausgebildet, dass er von einem Peripherierand des Substrats 6 zu einem Innengebiet des Substrats 6 beabstandet ist. Ein Niveaudifferenzabschnitt ist in einem Gebiet zwischen dem Peripherierand der zwischenliegenden Isolationsschicht 148 und dem Peripherierand des Substrats 6 ausgebildet.
  • Die zwischenliegende Isolationsschicht 148 kann die gesamte erste Substrathauptfläche 9 des Substrats 6 bedecken. In diesem Fall kann die zwischenliegende Isolationsschicht 148 so ausgebildet sein, dass sie im Wesentlichen bündig mit einer Substratseitenfläche 11 des Substrats 6 ist. Die zwischenliegende Isolationsschicht 148 kann eine Seitenfläche aufweisen, die bündig mit einer versiegelnden Seitenfläche 14 einer versiegelnden Isolationsschicht 8 und der Substratseitenfläche 11 des Substrats 6 ist.
  • Die zwischenliegende Isolationsschicht 148 versiegelt den MISFET-Chip 21, den Diodenchip 112 und den IC-Chip 132. Die zwischenliegende Isolationsschicht 148 kann mindestens einen Typ von Siliziumoxid, Siliziumnitrid, Epoxidharz und Polyimidharz aufweisen. Bei dieser Ausführungsform wird die zwischenliegende Isolationsschicht 148 durch eine zwischenliegende versiegelnde Harzschicht einschließlich Polyamidharz gebildet.
  • Ein Gate-Kontaktloch 149, ein Source-Kontaktloch 150, ein Source-Erfassungs-Kontaktloch 151, ein Drain-Kontaktloch 152 und ein Kathodenkontaktloch 153 sind in der zwischenliegenden Isolationsschicht 148 ausgebildet. Ein Ausgangskontaktloch 154, ein erstes Verdrahtungskontaktloch 155, ein zweites Verdrahtungskontaktloch 156 und ein Eingangskontaktloch 157 sind in der zwischenliegenden Isolationsschicht 148 ausgebildet.
  • Das Gate-Kontaktloch 149 legt eine Gate-Anschluss-Elektrodenschicht 28 des MISFET-Chips 21 selektiv frei. Das Source-Kontaktloch 150 legt eine Source-Anschluss-Elektrodenschicht 29 des MISFET-Chips 21 selektiv frei.
  • Das Source-Erfassungs-Kontaktloch 151 legt eine Source-Erfassungsanschluss-Elektrodenschicht 30 des MISFET-Chips 21 selektiv frei. Das Drain-Kontaktloch 152 legt die erste Verdrahtungsschicht 133 selektiv frei.
  • Das Kathodenkontaktloch 153 legt eine Kathodenanschluss-Elektrodenschicht 117 des Diodenchips 112 selektiv frei. Das Ausgangskontaktloch 154 legt die Ausgangsanschluss-Elektrodenschicht 145 des IC-Chips 132 selektiv frei.
  • Das erste Verdrahtungskontaktloch 155 legt ein Gebiet der ersten Verdrahtungsschicht 133 selektiv frei, das sich von dem Gebiet unterscheidet, das durch das Drain-Kontaktloch 152 freigelegt wird. Das zweite Verdrahtungskontaktloch 156 legt die zweite Verdrahtungsschicht 134 selektiv frei. Das Eingangskontaktloch 157 legt die dritte Verdrahtungsschicht 135 selektiv frei.
  • Die elektronische Komponente 131 weist eine erste Verbindungsverdrahtungsschicht 161, eine zweite Verbindungsverdrahtungsschicht 162 und eine dritte Verbindungsverdrahtungsschicht 163 auf. Die erste Verbindungsverdrahtungsschicht 161, die zweite Verbindungsverdrahtungsschicht 162 und die dritte Verbindungsverdrahtungsschicht 163 sind jeweils auf der zwischenliegenden Isolationsschicht 148 ausgebildet.
  • Die erste Verbindungsverdrahtungsschicht 161 ist selektiv auf der zwischenliegenden Isolationsschicht 148 gezogen. Die erste Verbindungsverdrahtungsschicht 161 ist selektiv in einem Gebiet zwischen der Source-Anschluss-Elektrodenschicht 29 und der zweiten Verdrahtungsschicht 134 gezogen. Die erste Verbindungsverdrahtungsschicht 161 weist einen ersten Verbindungsabschnitt 164 und einen zweiten Verbindungsabschnitt 165 auf.
  • Der erste Verbindungsabschnitt 164 ist mit der Source-Anschluss-Elektrodenschicht 29 des MISFET-Chips 21 verbunden. Genauer gesagt, tritt der erste Verbindungsabschnitt 164 in das Source-Kontaktloch 150 von oberhalb der zwischenliegenden Isolationsschicht 148 ein. Der erste Verbindungsabschnitt 164 ist mit der Source-Anschluss-Elektrodenschicht 29 im Source-Kontaktloch 150 verbunden.
  • Der zweite Verbindungsabschnitt 165 ist mit der zweiten Verdrahtungsschicht 134 verbunden. Genauer gesagt, tritt der zweite Verbindungsabschnitt 165 in das zweite Verdrahtungskontaktloch 156 von oberhalb der zwischenliegenden Isolationsschicht 148 ein. Der zweite Verbindungsabschnitt 165 der ersten Verbindungsverdrahtungsschicht 161 ist mit der zweiten Verdrahtungsschicht 134 im zweiten Verdrahtungskontaktloch 156 verbunden.
  • Die zweite Verbindungsverdrahtungsschicht 162 ist selektiv auf der zwischenliegenden Isolationsschicht 148 gezogen. Die zweite Verbindungsverdrahtungsschicht 162 ist selektiv in einem Gebiet zwischen der Kathodenanschluss-Elektrodenschicht 117 und der ersten Verdrahtungsschicht 133 gezogen. Die zweite Verbindungsverdrahtungsschicht 162 weist einen ersten Verbindungsabschnitt 166 und einen zweiten Verbindungsabschnitt 167 auf.
  • Der erste Verbindungsabschnitt 166 ist elektrisch mit der Kathodenanschluss-Elektrodenschicht 117 des Diodenchips 112 verbunden. Genauer gesagt, tritt der erste Verbindungsabschnitt 166 in das Kathodenkontaktloch 153 von oberhalb der zwischenliegenden Isolationsschicht 148 ein. Der erste Verbindungsabschnitt 166 ist mit der Kathodenanschluss-Elektrodenschicht 117 im Kathodenkontaktloch 153 verbunden.
  • Der zweite Verbindungsabschnitt 167 ist elektrisch mit der ersten Verdrahtungsschicht 133 verbunden. Genauer gesagt, tritt der erste Verbindungsabschnitt 167 in das zweite Verdrahtungskontaktloch 155 von oberhalb der zwischenliegenden Isolationsschicht 148 ein. Der zweite Verbindungsabschnitt 167 ist mit der ersten Verdrahtungsschicht 133 im ersten Verdrahtungskontaktloch 155 verbunden.
  • Die dritte Verbindungsverdrahtungsschicht 163 ist selektiv auf der zwischenliegenden Isolationsschicht 148 gezogen. Die dritte Verbindungsverdrahtungsschicht 163 ist selektiv in einem Gebiet zwischen der Gate-Anschluss-Elektrodenschicht 28 und der ersten Ausgangsanschluss-Elektrodenschicht 145 gezogen. Die dritte Verbindungsverdrahtungsschicht 163 weist einen ersten Verbindungsabschnitt 168 und einen zweiten Verbindungsabschnitt 169 auf.
  • Der erste Verbindungsabschnitt 168 ist elektrisch mit der Gate-Anschluss-Elektrodenschicht 28 des MISFET-Chips 21 verbunden. Genauer gesagt, tritt der erste Verbindungsabschnitt 168 in das Gate-Kontaktloch 149 von oberhalb der zwischenliegenden Isolationsschicht 148 ein. Der erste Verbindungsabschnitt 168 ist mit der Gate-Anschluss-Elektrodenschicht 28 im Gate-Kontaktloch 149 verbunden.
  • Der zweite Verbindungsabschnitt 169 ist elektrisch mit der Ausgangsanschluss-Elektrodenschicht 145 des IC-Chips 132 verbunden. Genauer gesagt, tritt der zweite Verbindungsabschnitt 169 in das Ausgangskontaktloch 154 von oberhalb der zwischenliegenden Isolationsschicht 148 ein. Der zweite Verbindungsabschnitt 169 der dritten Verbindungsverdrahtungsschicht 163 ist mit der Ausgangsanschluss-Elektrodenschicht 145 im Ausgangskontaktloch 154 verbunden.
  • Bei dieser Ausführungsform versiegelt die versiegelnde Isolationsschicht 8 die zwischenliegende Isolationsschicht 148 auf der ersten Substrathauptfläche 9 des Substrats 6. Dadurch werden der MISFET-Chip 21, der Diodenchip 112 und der IC-Chip 132 zusammen durch die zwischenliegende Isolationsschicht 148 und die versiegelnde Isolationsschicht 8 versiegelt.
  • Die Gate-Padöffnung 33, die Source-Padöffnung 34, die Source-Erfassungs-Padöffnung 35, die Drain-Padöffnung 36 und eine Eingangsanschluss-Padöffnung 170 sind in der versiegelnden Isolationsschicht 8 ausgebildet. Die Drain-Padöffnung 36 kommuniziert mit dem Drain-Kontaktloch 152. Die Eingangsanschluss-Padöffnung 170 kommuniziert mit dem Eingangskontaktloch 157.
  • Der externe Gate-Anschluss 15 ist in der Gate-Padöffnung 33 eingebettet. Der externe Gate-Anschluss 15 ist über den ersten Verbindungsabschnitt 168 der dritten Verbindungsverdrahtungsschicht 163 elektrisch mit der Gate-Anschluss-Elektrodenschicht 28 des MISFET-Chips 21 verbunden.
  • Der externe Source-Anschluss 16 ist in der Source-Padöffnung 34 eingebettet. Der externe Source-Anschluss 16 ist über den ersten Verbindungsabschnitt 164 der ersten Verbindungsverdrahtungsschicht 161 elektrisch mit der Source-Anschluss-Elektrodenschicht 29 des MISFET-Chips 21 verbunden.
  • Der externe Source-Erfassungsanschluss 17 ist in der Source-Erfassungs-Padöffnung 35 eingebettet. Der externe Drain-Anschluss 18 ist in der Drain-Padöffnung 36 eingebettet. Der externe Eingangsanschluss 136 ist in der Eingangsanschluss-Padöffnung 170 eingebettet.
  • 17 ist ein Schaltplan zur Beschreibung einer elektrischen Konfiguration der in 15 dargestellten elektronischen Komponente 131.
  • Unter Bezugnahme auf 17 ist der Diodenchip 112 mit dem MISFET-Chip 21 verbunden. Der Diodenchip 112 ist mit dem MISFET-Chip 21 als eine Freilaufdiode verbunden. Der IC-Chip 132 ist mit einem Gate des MISFET-Chips 21 verbunden.
  • Wie oben beschrieben, können auch mit der elektronischen Komponente 131 ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • Bei der elektronischen Komponente 131 sind der MISFET-Chip 21, der Diodenchip 112 und der IC-Chip 132 als ein einziges Package gekapselt. Durch das Befestigen der elektronischen Komponente 131 auf dem zu verbindenden Objekt, wie etwa einem Befestigungssubstrat, können der MISFET-Chip 21, der Diodenchip 112 und der IC-Chip 132 dadurch auf dem Befestigungssubstrat durch einen einzigen Schritt befestigt werden.
  • Bei der elektronischen Komponente 131 liegt die zwischenliegende Isolationsschicht 148 in einem Gebiet zwischen der ersten Substrathauptfläche 9 des Substrats 6 und der versiegelnden Isolationsschicht 8 dazwischen. Die zwischenliegende Isolationsschicht 148 bedeckt den MISFET-Chip 21, den Diodenchip 112 und den IC-Chip 132.
  • Die erste Verbindungsverdrahtungsschicht 161, die zweite Verbindungsverdrahtungsschicht 162 und die dritte Verbindungsverdrahtungsschicht 163 sind auf der zwischenliegenden Isolationsschicht 148 ausgebildet. Das heißt, durch die zwischenliegende Isolationsschicht 148 können die erste Verbindungsverdrahtungsschicht 161, die zweite Verbindungsverdrahtungsschicht 162 und die dritte Verbindungsverdrahtungsschicht 163 in einer Art hergestellt werden, bei der die Verbindungsverdrahtungsschichten entlang der Normalrichtung der ersten Substrathauptfläche 9 des Substrats 6 bezüglich des MISFET-Chips 21, des Diodenchips 112 und des IC-Chips 132 laminiert sind.
  • Dadurch ist es nicht notwendig, eine Verdrahtung, die den MISFET-Chip 21, den Diodenchip 112 und den IC-Chip 132 verbindet, in der lateralen Richtung entlang der ersten Substrathauptfläche 9 des Substrats 6 maßgeblich zu erweitern. Dadurch können der MISFET-Chip 21, der Diodenchip 112 und der IC-Chip 132 nahe zueinander angeordnet werden.
  • Bei der elektronischen Komponente 131 kann daher im Vergleich zu einem Fall mit individueller Befestigung auf dem zu verbindenden Objekt, wie etwa einem Befestigungssubstrat, eine Belegungsfläche eines Schaltungsnetzwerks einschließlich des MISFET-Chips 21, des Diodenchips 112 und des IC-Chips 132 in dem zu verbindenden Objekt, wie etwa dem Befestigungssubstrat, verringert werden.
  • In der elektronischen Komponente 131 kann eine Struktur, bei der ein externer Kathodenanschluss 122 und ein externer Anodenanschluss 123 ausgebildet sind, angenommen werden. In der elektronischen Komponente 131 kann eine Struktur, bei der ein externer Ausgangsanschluss (nicht dargestellt) mit der Ausgangsanschluss-Elektrodenschicht 145 des IC-Chips 132 verbunden ist, angenommen werden. Der externe Ausgangsanschluss kann eine ähnliche Struktur wie die des externen Gate-Anschlusses 15 usw. aufweisen.
  • In der elektronischen Komponente 131 kann eine Struktur, bei der die erste Verbindungsverdrahtungsschicht 161, die zweite Verbindungsverdrahtungsschicht 162 und die dritte Verbindungsverdrahtungsschicht 163 nicht ausgebildet sind, angenommen werden. In diesem Fall kann die zwischenliegende Isolationsschicht 148 eliminiert werden.
  • In der elektronischen Komponente 131 kann ein zweiter Diodenchip 112 anstelle des MISFET-Chips 21 bereitgestellt werden. In der elektronischen Komponente 131 können mehrere (zwei oder mehr) Diodenchips 112 bereitgestellt werden. In der elektronischen Komponente 131 kann der MISFET-Chip 21 eliminiert werden.
  • In der elektronischen Komponente 131 kann ein zweiter MISFET-Chip 21 anstelle des Diodenchips 112 bereitgestellt werden. In der elektronischen Komponente 131 können mehrere (zwei oder mehr) MISFET-Chips 21 bereitgestellt werden. In der elektronischen Komponente 131 kann der Diodenchip 112 eliminiert werden.
  • In der elektronischen Komponente 131 kann ein beliebiger IC-Chip außer dem Gate-Treiber-IC als der IC-Chip 132 angenommen werden. In der elektronischen Komponente 131 kann der IC-Chip 132 eliminiert werden.
  • In der elektronischen Komponente 131 kann ein passiver Vorrichtungschip anstelle des oder zusätzlich zu dem IC-Chip 132 bereitgestellt werden. Der passive Vorrichtungschip kann mindestens einen Typ eines Kondensators, eines Widerstands oder einer Induktivität aufweisen.
  • Ein Verbindungsziel des passiven Vorrichtungschips ist beliebig. Der passive Vorrichtungschip kann elektrisch mit einem Gate, einer Source oder einem Drain des MISFET-Chips 21 verbunden sein. Der passive Vorrichtungschip kann elektrisch mit einer Kathode oder einer Anode des Diodenchips 112 verbunden sein.
  • Die Struktur der zweiten bevorzugten Ausführungsform, die Struktur der dritten bevorzugten Ausführungsform, die Struktur der vierten bevorzugten Ausführungsform, die Struktur der fünften bevorzugten Ausführungsform oder die Struktur der sechsten bevorzugten Ausführungsform oder eine Anordnung, bei der zwei, drei, vier oder fünf Strukturen unter diesen bevorzugten Ausführungsformen beliebig kombiniert werden, kann bei der elektronischen Komponente 131 angewendet werden.
  • 18 ist eine Schnittansicht eines Teils entsprechend 3, wobei die Ansicht eine Struktur einer elektronischen Komponente 181 gemäß einer achten bevorzugten Ausführungsform der vorliegenden Erfindung beschreibt. Nachfolgend wird Strukturen, die den für die elektronische Komponente 1 beschriebenen Strukturen entsprechen, die gleichen Bezugszeichen gegeben, und eine Beschreibung von diesen wird weggelassen.
  • In der elektronischen Komponente 181 ist ein MISFET-Chip 21 ohne ein leitfähiges Bondmaterial 32 direkt mit einer Verdrahtungsschicht 20 gebondet. Genauer gesagt, ist eine Drain-Anschluss-Elektrodenschicht 31 des MISFET-Chips 21 direkt mit einem ersten Verbindungsgebiet 22 der Verdrahtungsschicht 20 gebondet.
  • Die Verdrahtungsschicht 20 wird unter Verwendung eines Brennprozesses gebildet. Bei dem Brennprozess der Verdrahtungsschicht 20 wird zuerst eine leitfähige Paste, die als eine Basis der Verdrahtungsschicht 20 dient, auf eine Hauptflächen-Isolationsschicht 7 aufgetragen. Die leitfähige Paste kann Kupferpaste sein.
  • Als Nächstes wird der MISFET-Chip 21 auf der leitfähigen Paste derart angeordnet, dass die Drain-Anschluss-Elektrodenschicht 31 mit der leitfähigen Paste verbunden ist. Danach wird die leitfähige Paste gebrannt. Dadurch wird die Drain-Anschluss-Elektrodenschicht 31 mit der Verdrahtungsschicht 20 gebondet.
  • Wie oben beschrieben, können auch mit der elektronischen Komponente 181 ähnliche Effekte wie die für die elektronische Komponente 1 beschriebenen Effekte ausgeübt werden.
  • Die Art, mit der der MISFET-Chip 21 ohne ein leitfähiges Bondmaterial 32 direkt mit der Verdrahtungsschicht 20 gebondet wird, kann bei der Struktur der zweiten bevorzugten Ausführungsform, der Struktur der dritten bevorzugten Ausführungsform, der Struktur der vierten bevorzugten Ausführungsform, der Struktur der fünften bevorzugten Ausführungsform, der Struktur des sechsten bevorzugten Ausführungsform und der Struktur der siebten bevorzugten Ausführungsform angewendet werden.
  • Bei der sechsten bevorzugten Ausführungsform kann zum Beispiel zusätzlich zu dem MISFET-Chip 21 der Diodenchip 112 ohne das leitfähige Bondmaterial 119 direkt mit der Verdrahtungsschicht 20 gebondet werden. Bei der siebten bevorzugten Ausführungsform kann außerdem zusätzlich zu dem MISFET-Chip 21 der Diodenchip 112 und der IC-Chip 132 ohne das leitfähige Bondmaterial 147 direkt mit der dritten Verdrahtungsschicht 135 gebondet werden.
  • Die bevorzugten Ausführungsformen der vorliegenden Erfindung sind oben beschrieben. Die vorliegende Erfindung kann jedoch ferner in noch anderen Arten implementiert werden.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann ein MISFET-Chip 21, der ohne die Source-Erfassungsanschluss-Elektrodenschicht 30 bereitgestellt ist, angenommen werden. In diesem Fall kann eine Struktur, die aufgrund der Source-Erfassungsanschluss-Elektrodenschicht 30, wie etwa des externen Source-Erfassungsanschlusses 17, gebildet wird, eliminiert werden.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann ein MISFET-Chip 21, der ohne die Source-Erfassungsanschluss-Elektrodenschicht 30 bereitgestellt ist, deren Induktivität größer als die der Source-Anschluss-Elektrodenschicht 29 ist, angenommen werden.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann das Substrat 6 ein Metallsubstrat anstelle des Halbleitersubstrats aufweisen. Das Metallsubstrat kann ein Kupfersubstrat, ein Goldsubstrat oder ein Aluminiumsubstrat aufweisen. Selbstverständlich kann das Metallsubstrat aus einem Metallmaterial außer diesen Metallmaterialien hergestellt sein.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann das Substrat 6 ein isolierendes Substrat anstelle des Halbleitersubstrats aufweisen. Das isolierende Draht kann ein Glassubstrat, ein Keramiksubstrat oder ein Harzsubstrat aufweisen. Selbstverständlich kann das isolierende Substrat aus einem isolierenden Material außer diesen isolierenden Materialien hergestellt sein.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann die Hauptflächen-Isolationsschicht 7 eliminiert werden. Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann die Hauptflächen-Isolationsschicht 7 in einem Fall, bei dem das Substrat 6 ein isolierender Körper ist, eliminiert werden.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen wird der MISFET-Chip 21 beschrieben, der durch eine sogenannte vertikale Vorrichtung gebildet wird. Der MISFET-Chip 21 kann jedoch eine horizontale Vorrichtung sein. Das heißt, der MISFET-Chip 21 kann eine Struktur aufweisen, bei der die Gate-Anschluss-Elektrodenschicht 28, die Source-Anschluss-Elektrodenschicht 29, die Source-Erfassungsanschluss-Elektrodenschicht 30 und die Drain-Anschluss-Elektrodenschicht 31 auf der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 ausgebildet sind. In diesem Fall ist der externe Drain-Anschluss 18 auf der ersten Chiphauptfläche 25 des Chiphauptkörpers 24 ausgebildet.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen wird der Diodenchip 112 beschrieben, der durch eine sogenannte vertikale Vorrichtung gebildet wird. Der Diodenchip 112 kann jedoch eine horizontale Vorrichtung sein. Das heißt, der Diodenchip 112 kann eine Struktur aufweisen, bei der die Kathodenanschluss-Elektrodenschicht 117 und die Anodenanschluss-Elektrodenschicht 118 auf der ersten Chiphauptfläche 114 des Chiphauptkörpers 113 ausgebildet sind. In diesem Fall ist der externe Anodenanschluss 123 auf der ersten Chiphauptfläche 114 des Chiphauptkörpers 113 ausgebildet.
  • Bei den oben beschriebenen jeweiligen bevorzugten Ausführungsformen kann ein IGBT-Chip einschließlich eines IGBT (IGBT: Insulated Gate Bipolar Transistor-Bipolartransistor mit isoliertem Gate), der als ein Beispiel für eine Halbleiterschaltvorrichtung dient, anstelle des MISFET-Chips 21 angenommen werden. In diesem Fall wird die „Source“ des MISFET durch einen „Emitter“ des IGBT ersetzt. Außerdem wird der „Drain“ des MISFET durch einen „Kollektor“ des IGBT ersetzt.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung mit der Nr. 2017-085614 , eingereicht beim japanischen Patentamt am 24. April 2017, und die gesamte Offenbarung dieser Anmeldung ist hiermit durch Bezugnahme aufgenommen.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung oben ausführlich beschrieben wurden, sind diese lediglich spezielle Beispiel, die verwendet werden, um den technischen Inhalt der vorliegenden Erfindung zu verdeutlichen, und die vorliegende Erfindung sollte nicht als auf diese spezifischen Beispiele beschränkt interpretiert werden und der Schutzumfang der vorliegenden Erfindung soll nur durch die angehängten Ansprüche beschränkt werden.
  • Bezugszeichenliste
    • 1
    Elektronische Komponente
    6
    Substrat (Halbleitersubstrat)
    7
    Hauptflächen-Isolationsschicht
    8
    Versiegelnde Isolationsschicht
    9
    Erste Substrathauptfläche des Substrats
    10
    Zweite Substrathauptfläche des Substrats
    12
    Erste versiegelnde Hauptfläche der versiegelnden Isolationsschicht
    14
    Versiegelnde Seitenfläche der versiegelnden Isolationsschicht
    15
    Externer Gate-Anschluss
    16
    Externer Source-Anschluss
    17
    Externer Source-Erfassungsanschluss
    18
    Externer Drain-Anschluss
    20
    Verdrahtungsschicht
    21
    MISFET-Chip
    24
    Chiphauptkörper des MISFET-Chips
    25
    Erste Chiphauptfläche des MISFET-Chips
    26
    Zweite Chiphauptfläche des MISFET-Chips
    28
    Gate-Anschluss-Elektrodenschicht des MISFET-Chips
    29
    Source-Anschluss-Elektrodenschicht des MISFET-Chips
    30
    Source-Erfassungsanschluss-Elektrodenschicht des MISFET-Chips
    31
    Drain-Anschluss-Elektrodenschicht des MISFET-Chips
    33
    Gate-Padöffnung
    34
    Source-Padöffnung
    35
    Source-Erfassungs-Padöffnung
    36
    Drain-Padöffnung
    40
    Säulenförmige Gate-Elektrodenschicht des externen Gate-Anschlusses
    41
    Gate-Verbindungsabschnitt des externen Gate-Anschlusses
    42
    Säulenförmige Source-Elektrodenschicht des externen Source-Anschlusses
    43
    Source-Verbindungsabschnitt des externen Source-Anschlusses
    44
    Säulenförmige Source-Erfassungs-Elektrodenschicht des externen Source-Erfassungsanschlusses
    45
    Source-Erfassungsverbindungsabschnitt des externen Source-Erfassungsanschlusses
    46
    Säulenförmige Drain-Elektrodenschicht des externen Drain-Anschlusses
    47
    Drain-Verbindungsabschnitt des externen Drain-Anschlusses
    61
    Elektronische Komponente
    62
    Leitfähige Gate-Bondschicht des externen Gate-Anschlusses
    63
    Leitfähige Source-Bondschicht des externen Source-Anschlusses
    64
    Leitfähige Source-Erfassungs-Bondschicht des externen Source-Erfassungsanschlusses
    65
    Leitfähige Drain-Bondschicht des externen Drain-Anschlusses
    71
    Elektronische Komponente
    72
    Gate-Elektrodenfilm des externen Gate-Anschlusses
    73
    Leitfähige Gate-Bondschicht des externen Gate-Anschlusses
    74
    Bedeckender Abschnitt des externen Gate-Anschlusses
    75
    Source-Elektrodenfilm des externen Source-Anschlusses
    76
    Leitfähige Source-Bondschicht des externen Source-Anschlusses
    77
    Bedeckender Abschnitt des externen Source-Anschlusses
    78
    Source-Erfassungs-Elektrodenfilm des externen Source-Erfassungsanschlusses
    79
    Leitfähige Source-Erfassungs-Bondschicht des externen Source-Erfassungsanschlusses
    80
    Bedeckender Abschnitt des externen Source-Erfassungsanschlusses
    81
    Drain-Elektrodenfilm des externen Drain-Anschlusses
    82
    Leitfähige Drain-Bondschicht des externen Drain-Anschlusses
    83
    Bedeckender Abschnitt des externen Drain-Anschlusses
    91
    Elektronische Komponente
    92
    Wärmeableitungsstruktur
    93
    Lamellenstruktur
    101
    Elektronische Komponente
    102
    Wärmeableitungsstruktur
    103
    Wärmeableitungsglied
    111
    Elektronische Komponente
    112
    Diodenchip
    113
    Chiphauptkörper des Diodenchips
    114
    Erste Chiphauptfläche des Diodenchips
    115
    Zweite Chiphauptfläche des Diodenchips
    117
    Kathodenanschluss-Elektrodenschicht des Diodenchips
    118
    Anodenanschluss-Elektrodenschicht des Diodenchips
    120
    Kathoden-Padöffnung
    121
    Anoden-Padöffnung
    122
    Externer Kathodenanschluss
    123
    Externer Anodenanschluss
    124
    Säulenförmige Kathodenelektrodenschicht des externen Kathodenanschlusses
    125
    Kathodenverbindungsabschnitt des externen Kathodenanschlusses
    126
    Säulenförmige Anodenelektrodenschicht des externen Anodenanschlusses
    127
    Anodenverbindungsabschnitt des externen Anodenanschlusses
    131
    Elektronische Komponente
    132
    IC-Chip
    133
    Erste Verdrahtungsschicht
    134
    Zweite Verdrahtungsschicht
    135
    Dritte Verdrahtungsschicht
    136
    Externer Eingangsanschluss
    141
    Chiphauptkörper des IC-Chips
    142
    Erste Chiphauptfläche des IC-Chips
    143
    Zweite Chiphauptfläche des IC-Chips
    145
    Ausgangsanschluss-Elektrodenschicht des IC-Chips
    146
    Eingangsanschluss-Elektrodenschicht des IC-Chips
    148
    Zwischenliegende Isolationsschicht
    161
    Erste Verbindungsverdrahtungsschicht
    162
    Zweite Verbindungsverdrahtungsschicht
    163
    Dritte Verbindungsverdrahtungsschicht
    181
    Elektronische Komponente
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013172044 [0005]
    • JP 2017085614 [0276]

Claims (35)

  1. Elektronische Komponente, die Folgendes aufweist: ein Substrat mit einer ersten Hauptfläche an einer Seite und einer zweiten Hauptfläche an der anderen Seite; einen Chip mit einer ersten Chiphauptfläche an einer Seite und einer zweiten Chiphauptfläche an der anderen Seite und mehreren Elektroden, die auf der ersten Chiphauptfläche und/oder der zweiten Chiphauptfläche ausgebildet sind, wobei der Chip auf der ersten Hauptfläche des Substrats angeordnet ist; eine versiegelnde Isolationsschicht, die den Chip auf der ersten Hauptfläche des Substrats derart versiegelt, dass die zweite Hauptfläche des Substrats freigelegt ist, wobei die versiegelnde Isolationsschicht eine versiegelnde Hauptfläche aufweist, die der ersten Hauptfläche des Substrats gegenüberliegt; und mehrere externe Anschlüsse, die ausgebildet sind, die versiegelnde Isolationsschicht so zu durchdringen, dass sie von der versiegelnden Hauptfläche der versiegelnden Isolationsschicht freigelegt sind, wobei die externen Anschlüsse jeweils mit den mehreren Elektroden des Chips elektrisch verbunden sind.
  2. Elektronische Komponente nach Anspruch 1, wobei die versiegelnde Hauptfläche der versiegelnden Isolationsschicht eine Befestigungsfläche bildet, und alle der mehreren externen Anschlüsse, die jeweils mit den mehreren Elektroden des Chips elektrisch verbunden sind, von der Befestigungsfläche freigelegt sind.
  3. Elektronische Komponente nach Anspruch 1 oder 2, wobei das Substrat eine Seitenfläche aufweist, die die erste Hauptfläche und die zweite Hauptfläche verbindet, und die versiegelnde Isolationsschicht die Seitenfläche des Substrats freilegt.
  4. Elektronische Komponente nach Anspruch 3, wobei die versiegelnde Isolationsschicht eine versiegelnde Seitenfläche aufweist, die so ausgebildet ist, dass sie mit der Seitenfläche des Substrats bündig ist.
  5. Elektronische Komponente nach einem der Ansprüche 1 bis 4, wobei der Chip eine Schaltungsvorrichtung aufweist, die auf der ersten Chiphauptflächenseite ausgebildet ist, und auf der ersten Hauptfläche in einer Stellung angeordnet ist, dass die zweite Chiphauptfläche der ersten Hauptfläche des Substrats gegenüberliegt, und die mehreren externen Anschlüsse chipseitige externe Anschlüsse aufweisen, die die versiegelnde Isolationsschicht durchdringen, wobei die chipseitigen externen Anschlüsse jeweils elektrisch mit den mehreren Elektroden des Chips verbunden sind.
  6. Elektronische Komponente nach einem der Ansprüche 1 bis 5, wobei das Substrat ein Siliziumsubstrat, ein Siliziumkarbidsubstrat, ein Saphirsubstrat oder ein Nitridhalbleitersubstrat aufweist.
  7. Elektronische Komponente nach einem der Ansprüche 1 bis 6, die ferner Folgendes aufweist: eine Verdrahtungsschicht, die auf der ersten Hauptfläche des Substrats ausgebildet ist, wobei der Chip eine verdrahtungsseitige Elektrode aufweist, die auf der zweiten Chiphauptfläche ausgebildet ist und elektrisch mit der Verdrahtungsschicht verbunden ist.
  8. Elektronische Komponente nach Anspruch 7, wobei die mehreren externen Anschlüsse einen verdrahtungsschichtseitigen externen Anschluss aufweisen, der die versiegelnde Isolationsschicht durchdringt, wobei der verdrahtungsschichtseitige externe Anschluss mit der Verdrahtungsschicht verbunden ist.
  9. Elektronische Komponente nach einem der Ansprüche 1 bis 8, die ferner Folgendes aufweist: eine Hauptflächen-Isolationsschicht, die auf der ersten Hauptfläche des Substrats ausgebildet ist und in einem Gebiet zwischen der ersten Hauptfläche des Substrats und dem Chip dazwischenliegt.
  10. Elektronische Komponente nach Anspruch 9, wobei die Hauptflächen-Isolationsschicht mindestens einen Typ von Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid, Aluminiumnitrid und Aluminiumoxinitrid aufweist.
  11. Elektronische Komponente nach einem der Ansprüche 1 bis 10, die ferner Folgendes aufweist: eine Wärmeableitungsstruktur, die auf der zweiten Hauptfläche des Substrats bereitgestellt ist, wobei die Wärmeableitungsstruktur in dem Chip erzeugte Wärme nach außen ableitet.
  12. Elektronische Komponente nach Anspruch 11, wobei die Wärmeableitungsstruktur eine Lamellenstruktur aufweist, die auf der zweiten Hauptfläche des Substrats ausgebildet ist.
  13. Elektronische Komponente nach Anspruch 11 oder 12, wobei die Wärmeableitungsstruktur ein Wärmeableitungsglied aufweist, das die zweite Hauptfläche des Substrats bedeckt.
  14. Elektronische Komponente nach einem der Ansprüche 1 bis 13, wobei jeder der mehreren externen Anschlüsse eine säulenförmige Elektrodenschicht aufweist, die in einer Säulenform entlang der Normalrichtung der ersten Hauptfläche des Substrats steht.
  15. Elektronische Komponente nach Anspruch 14, wobei die säulenförmige Elektrodenschicht einen Verbindungsabschnitt aufweist, der mit der Außenseite verbunden ist, und der Verbindungsabschnitt der säulenförmigen Elektrodenschicht so ausgebildet ist, dass er mit der versiegelnden Hauptfläche der versiegelnden Isolationsschicht bündig ist.
  16. Elektronische Komponente nach Anspruch 14 oder 15, wobei jeder der mehreren externen Anschlüsse eine leitfähige Bondschicht aufweist, die auf der säulenförmigen Elektrodenschicht ausgebildet ist.
  17. Elektronische Komponente nach Anspruch 16, wobei die gesamte leitfähige Bondschicht von der versiegelnden Hauptfläche der versiegelnden Isolationsschicht freigelegt ist.
  18. Elektronische Komponente nach einem der Ansprüche 1 bis 13, wobei mehrere Öffnungen auf der versiegelnden Hauptfläche der versiegelnden Isolationsschicht ausgebildet sind, und jeder der mehreren externen Anschlüsse einen Elektrodenfilm aufweist, der in einer Filmform entlang einer Innenwand von jeder der Öffnungen ausgebildet ist.
  19. Elektronische Komponente nach Anspruch 18, wobei jeder der mehreren externen Anschlüsse eine leitfähige Bondschicht aufweist, die auf dem Elektrodenfilm ausgebildet ist.
  20. Elektronische Komponente nach Anspruch 19, wobei der Elektrodenfilm einen bedeckenden Abschnitt aufweist, der die versiegelnde Hauptfläche der versiegelnden Isolationsschicht an der Außenseite der Öffnung bedeckt, und die leitfähige Bondschicht die Öffnung füllt und den bedeckenden Abschnitt des Elektrodenfilms an der Außenseite der Öffnung bedeckt.
  21. Elektronische Komponente nach einem der Ansprüche 1 bis 20, die ferner Folgendes aufweist: einen zweiten Chip, der auf der ersten Hauptfläche des Substrats angeordnet ist, wobei die versiegelnde Isolationsschicht den Chip und den zweiten Chip auf der ersten Hauptfläche des Substrats versiegelt.
  22. Elektronische Komponente nach Anspruch 21, wobei der zweite Chip elektrisch mit dem Chip verbunden ist.
  23. Elektronische Komponente nach Anspruch 21 oder 22, die ferner Folgendes aufweist: eine zwischenliegende Isolationsschicht, die in einem Gebiet zwischen der ersten Hauptfläche des Substrats und der versiegelnden Isolationsschicht dazwischenliegt, wobei die zwischenliegende Isolationsschicht den Chip und den zweiten Chip bedeckt; und eine Verbindungsverdrahtungsschicht, die in einem Gebiet zwischen der zwischenliegenden Isolationsschicht und der versiegelnden Isolationsschicht dazwischenliegt, wobei die Verbindungsverdrahtungsschicht so auf der zwischenliegenden Isolationsschicht gezogen ist, dass sie elektrisch mit dem Chip und dem zweiten Chip verbunden ist.
  24. Elektronische Komponente nach einem der Ansprüche 21 bis 23, wobei der Chip einen MISFET mit einer Source, einem Drain und einem Gate aufweist, und der zweite Chip eine Diode mit einer Kathode, die elektrisch mit dem Drain des Chips verbunden ist, und einer Anode, die elektrisch mit der Source des Chips verbunden ist, aufweist.
  25. Elektronische Komponente nach einem der Ansprüche 21 bis 23, wobei der Chip einen MISFET mit einer Source, einem Drain und einem Gate aufweist, und der zweite Chip einen Steuerchip aufweist, der das Gate des MISFET antreibt und steuert.
  26. Elektronische Komponente nach Anspruch 24 oder 25, wobei der MISFET eine vertikale oder horizontale Vorrichtung ist, die aus Silizium, Siliziumkarbid oder einem Nitridhalbleiter hergestellt ist, und eine Stehspannung von nicht weniger als 600 V aufweist.
  27. Elektronische Komponente nach einem der Ansprüche 21 bis 23, wobei der Chip einen IGBT mit einem Emitter, einem Kollektor und einem Gate aufweist, und der zweite Chip eine Diode mit einer Kathode, die elektrisch mit dem Kollektor des Chips verbunden ist, und einer Anode, die elektrisch mit dem Emitter des Chips verbunden ist, aufweist.
  28. Elektronische Komponente nach Anspruch 27, wobei der IGBT eine vertikale oder horizontale Vorrichtung ist, die aus Silizium, Siliziumkarbid oder einem Nitridhalbleiter hergestellt ist, und eine Stehspannung von nicht weniger als 600 V aufweist.
  29. Halbleitervorrichtung, die Folgendes aufweist: ein Halbleitersubstrat mit einer ersten Hauptfläche an einer Seite und einer zweiten Hauptfläche an der anderen Seite; eine Hauptflächen-Isolationsschicht, die auf der ersten Hauptfläche des Halbleitersubstrats ausgebildet ist; einen Halbleiterchip mit mehreren Elektroden, wobei der Halbleiterchip in der Hauptflächen-Isolationsschicht angeordnet ist; eine versiegelnde Isolationsschicht, die den Halbleiterchip auf der ersten Hauptfläche des Halbleitersubstrats derart versiegelt, dass die zweite Hauptfläche des Halbleitersubstrats freigelegt ist, wobei die versiegelnde Isolationsschicht eine versiegelnde Hauptfläche aufweist, die der ersten Hauptfläche des Halbleitersubstrats gegenüberliegt; und mehrere externe Anschlüsse, die ausgebildet sind, die versiegelnde Isolationsschicht so zu durchdringen, dass sie von der versiegelnden Hauptfläche der versiegelnden Isolationsschicht freigelegt sind, wobei die externen Anschlüsse jeweils mit den mehreren Elektroden des Halbleiterchips elektrisch verbunden sind.
  30. Halbleitervorrichtung nach Anspruch 29, wobei die versiegelnde Hauptfläche der versiegelnden Isolationsschicht eine Befestigungsfläche bildet, und alle der mehreren externen Anschlüsse, die jeweils mit den mehreren Elektroden des Halbleiterchips elektrisch verbunden sind, von der Befestigungsfläche freigelegt sind.
  31. Halbleitervorrichtung nach Anspruch 29 oder 30, wobei das Halbleitersubstrat eine Seitenfläche aufweist, die die erste Hauptfläche und die zweite Hauptfläche verbindet, und die versiegelnde Isolationsschicht die Seitenfläche des Halbleitersubstrats freilegt.
  32. Halbleitervorrichtung nach Anspruch 31, wobei die versiegelnde Isolationsschicht eine versiegelnde Seitenfläche aufweist, die so ausgebildet ist, dass sie mit der Seitenfläche des Halbleitersubstrats bündig ist.
  33. Halbleitervorrichtung nach einem der Ansprüche 29 bis 32, wobei der Halbleiterchip eine Vorrichtung mit einem vertikalen oder horizontalen Transistor ist, der aus Silizium, Siliziumkarbid oder einem Nitridhalbleiter hergestellt ist, und eine Stehspannung von nicht weniger als 600 V aufweist.
  34. Halbleitervorrichtung nach einem der Ansprüche 29 bis 33, wobei das Halbleitersubstrat mindestens einen Typ eines Siliziumsubstrats, eines Siliziumkarbidsubstrats, eines Saphirsubstrats oder eines Nitridhalbleitersubstrats aufweist.
  35. Halbleitervorrichtung nach einem der Ansprüche 29 bis 34, wobei die Hauptflächen-Isolationsschicht mindestens einen Typ von Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid, Aluminiumnitrid und Aluminiumoxinitrid aufweist und eine Dicke von nicht weniger als 0,1 µm und nicht mehr als 100 µm aufweist.
DE212018000072.7U 2017-04-24 2018-04-20 Elektronische Komponente und Halbleitervorrichtung Active DE212018000072U1 (de)

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