JP4262996B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、１パッケージ内に１つ以上の半導体チップを実装した半導体装置にかかわり、特には、導通試験を簡便に且つ確実に実施するための技術に関するものである。
【０００２】
【従来の技術】
一般に半導体装置は、半導体装置外部のシステムと半導体装置に集積された内部回路との信号の受け渡しを行うための複数の端子を有する。近年、半導体装置の試験においては半導体チップに集積された内部回路の規模の増大に伴って試験時間が大幅に増加しており、試験コストの増加が懸念されている。この試験コストを抑えるためには、可能な限り時間をかけずに不良品を判別することが重要である。この試験コストの上昇を抑えるためには、半導体装置にいろいろな特殊試験機能を盛り込み、試験時間を短縮する工夫が必要となってきている。
【０００３】
試験項目は、電源電流をチェックするＤＣ試験と、内部回路システムの機能とアクセス時間等をチェックするＡＣ試験に大別される。これらの特性保証試験を行う前には、被測定半導体装置の各端子全てが確実に試験装置と接続されていることを確認するとともに、被測定半導体装置内部の各端子が被測定半導体装置内部で断線故障あるいは別端子との短絡故障を起こしていないことを確認する。この確認を前提として、ＤＣ試験、ＡＣ試験は行われる。以上のような導通試験は、従来において次のように実施するのが一般的である。
【０００４】
各端子には基盤と逆タイプの拡散層が接続されており、電気的にはダイオードが接続された構成となっている。そのダイオードを順方向にバイアスすることにより流れる電流によって、試験装置と被測定半導体装置の接続確認、及び、被試験端子と内部回路との断線故障がないことを確認する。また、その際に被試験端子と隣接する端子を被試験端子とは逆の電位に固定しておくことで、被試験端子と被試験端子と隣接する端子との短絡故障がないことを確認する。この試験は、各端子ごとに繰り返し行われる。
【０００５】
従来は端子数も多くなかったため、このような各端子全てに導通試験を行う場合でもその時間は比較的短かったが、近年の半導体装置の内部に集積された回路システムの増大に伴って端子数も増加傾向にあり、導通試験の試験時間は端子数に比例して増加していくため、それらの試験時間及び試験コストが無視できなくなってきている。
【０００６】
図１３は以上に説明した半導体装置の一般的な例を示したものである。図１３において、００１は半導体チップ、００２は半導体チップ００１に集積された内部回路、００３〜００８は内部回路００２と半導体チップ００１の外部システムとの信号の受け渡しをするための端子、００９〜０１４は端子００３〜００８にそれぞれ接続されたダイオードであり、電源電位（ＶＤＤ）に対して順方向、接地電位（ＶＳＳ）に対して逆方向に形成されている。
【０００７】
ここで、端子００３〜００８の導通試験方法の一例を説明する。端子００３の導通試験を行う場合、被試験端子００３に対して、｛電源電位（ＶＤＤ）＋ダイオード００９の閾値電圧Ｖｔ｝を超える電位を印加し、同時に被試験端子００３に流れる電流を測定する。一定量の電流が流れていれば導通していると判定する。一方、電流値が０の場合、被試験端子００３は導通していないことを意味する。また、その際、被試験端子００３以外の端子００４〜００８には、接地電位（ＶＳＳ）と同電位を印加しておく。もし、被試験端子００３に異常な過電流が流れれば、被試験端子００３とそれ以外の端子００４〜００８が短絡故障を起こしていることを確認できる。以上の手順を全ての端子００３〜００８について同様に１端子ずつ実施する。
【０００８】
このような構成の従来技術において、上述の課題に対する対策として、各端子に印加される電位に応じて導通／非導通となるスイッチ素子を設け、さらにスイッチ素子を直列に接続し、その一端部を電源電位（ＶＤＤ）に接続するとともに、その他端部を接地電位（ＶＳＳ）に接続することで、全ての被試験端子をスイッチ素子が導通する電位に設定した場合に一定の電源電流が流れるか否かを検知することによって、全ての被試験端子の一括試験を行うする手法が提案されている（例えば特許文献１参照）。
【０００９】
【特許文献１】
特開平４−１５２２７７号公報（第３−５頁、第１図、第２図）
以上の例は一般的に１パッケージに１つの半導体チップを実装した半導体装置の例であった。以下では、近年注目されている１パッケージに複数の半導体チップを実装する技術を適用した半導体装置について説明する。
【００１０】
セットのシステムはそれを構成するために複数の半導体装置をプリント基板上で接続することによって実現していたが、年々、セットシステムの小型化が進み、従来、複数の半導体装置で構成していたシステムを１つの半導体チップ上で実現するシステムＬＳＩが今や主流となってきている。こうしたシステムＬＳＩではＤＲＡＭやＦＬＡＳＨメモリなどを必要とすることが多く、その結果、システムＬＳＩにメモリデバイスを取り込んで混載し、１チップ化することが求められている。ところが、これらのメモリデバイスを混載することによって、従来、ピュアＣＭＯＳプロセスで製造することができたシステムＬＳＩにメモリプロセスを追加する必要が生じ、その結果、歩留まりの低下、微細化の限界、製造期間の増大などの課題が新たに発生していた。
【００１１】
こうした状況の中で、拡散プロセスの異なる複数の半導体チップを１つのパッケージの中に封止することでシステムＬＳＩを実現する技術が注目されてきている。その形態は様々であるが、大きく３種類に大別できる。１つ目は、ベースとなる半導体チップ（以下、親チップ）の表面に、貼り合わせられるチップ（以下、子チップ）の表面を向かい合わせにバンプを用いて接続する方法である。２つ目は、親チップ上に子チップの裏面を接着し、それぞれのチップを直接ワイヤを介して接続する方法である。３つ目は、複数のチップを２次元的にパッケージ内に並べて、チップ間の接続が必要な箇所を直接ワイヤで接続する方法である。
【００１２】
図１４は以上に説明した１つのパッケージ内に複数の半導体チップを実装する場合の上記２つ目の例を挙げたものである。１０１はベースとなる半導体チップ（以下、親チップ）、１０２は親チップ１０１に集積された内部回路、１０３〜１０８は内部回路１０２と親チップ１０１の外部システムとの間の信号の受け渡しをするための端子、１０９〜１１４は端子１０３〜１０８に接続されたダイオード、１１５は親チップ１０１上に積層された半導体チップ（以下、子チップ）、１１６は子チップ１１５に集積された内部回路、１１７〜１２０は内部回路１１６と親チップ１０１上の内部回路１０２との間の信号の受け渡しをするためのチップ間接続端子、１２１〜１２４はチップ間接続端子１１７〜１２０に接続されたダイオード、１２５〜１２８は親チップ１０１上の内部回路１０２と子チップ１１５上の内部回路１１６との間の信号の受け渡しをするためのチップ間接続端子、１２９〜１３２はチップ間接続端子１２５〜１２８に接続されたダイオード、１３３〜１３６はチップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８を接続するワイヤである。
【００１３】
端子１０３〜１０８の導通試験方法については、既に説明した１パッケージに１つの半導体チップを実装する半導体装置の導通試験方法と同様である。ここでは、チップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８の導通試験方法について従来の方法を説明する。
【００１４】
パッケージ外部から親チップ１０１上の端子１０３〜１０８を制御及び観測することによって親チップ１０１の内部回路１０２を介して子チップ１１５の内部回路１１６の機能試験を実施し、それによって間接的にチップ間接続端子１１７〜１２０及び１２５〜１２８、またワイヤ１３３〜１３６の導通試験を行っている。ただし、チップ間接続端子の断線故障、短絡故障を網羅的に試験するためには、機能試験時のチップ間接続端子の状態の組み合わせを考慮する必要があり、親チップに供給する試験パターンの作成に多大な工数を要するという問題がある。
【００１５】
そこで、チップ間接続端子部の導通試験方法として合理的且つ有効な試験方法が必要になってきている。以上の例では、１つのパッケージの中に２つの半導体チップを積層し、２つの半導体チップをワイヤによって直接接続する構成の半導体装置について述べたが、実装するチップが３つ以上の複数の場合、あるいは半導体チップの実装形態が積層配置／２次元配置、あるいは複数の半導体チップの接続形態がワイヤ／バンプのいかんに関わらず、複数の半導体チップが１つのパッケージ内に実装され、パッケージ内部で半導体チップ間が直接接続される構成の半導体装置全般について、上記と同様の課題が該当する。以下、詳しく説明する。
【００１６】
【発明が解決しようとする課題】
半導体装置の外部と信号の受け渡しを行う端子の導通試験を行うためには、上記従来の方法では、１端子ずつ試験を行う必要があり、そのため、年々増加傾向にある端子数に比例して導通試験に要する試験時間が増大し、試験コストが増大するという課題があった。
【００１７】
この課題においては、全端子を一括で導通試験を行うための半導体装置の構成として、前記特許文献１に記載の発明がなされているが、複数の被試験端子に一括で電圧を印加して導通検査を行うため、被試験端子の一部が試験装置と断線状態にある場合でも、隣接する端子間に短絡故障が存在していれば、短絡故障箇所から断線状態の被試験端子に電圧が供給され、正常であると誤判定してしまうという課題があった。また、以上の試験を実施するためには、被試験端子に電圧を印加しながら電流を測定するという比較的高級な試験装置でなければ導通試験を実施することができないという課題があった。
【００１８】
また、複数の半導体チップが１つのパッケージ内に実装され、パッケージ内部で半導体チップ間が直接接続される構成の半導体装置において、そのチップ間接続端子部の導通試験、すなわち断線故障及び短絡故障を網羅的に試験するためには、被試験箇所を経由して半導体チップの機能試験を実施し、さらには機能試験時のチップ間接続端子の状態の組み合わせを考慮する必要があるため、半導体装置に供給する試験パターンの作成に多大な工数を要するという課題があった。すなわち、チップ間接続端子部の導通試験方法として合理的且つ有効な試験方法が存在しないという根本的な課題があった。
【００１９】
本発明は、このような従来技術における問題点を解決し、被測定半導体装置の端子数に依存しないで、全ての端子を一括して確実に導通試験を実行することができ、それによって、導通試験に要する時間を大幅に短縮し得る半導体装置を提供するとともに、複数半導体チップを１パッケージに実装した場合のチップ間接続端子において合理的且つ有効に導通試験を実行することができる半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００２１】
第１の解決手段として、本発明による半導体装置（請求項１）は、複数の隣接する端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端および他端にそれぞれ接続された導通試験用端子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子とを備えている。端子が複数あり、隣接する端子間に、スイッチ素子と抵抗素子とを直列接続してなる直列接続体を介挿している。この直列接続体の介挿は、原則として、すべての隣接端子間に対して行われている。介挿された複数の直列接続体どうしも直列接続されているが、その一連の直列接続体の一端および他端に、導通試験時に電圧を印加するための導通試験用端子を接続している。また、各直列接続体におけるスイッチ素子をオン／オフ制御するためのスイッチ制御端子を設けている。ここで、すべてのスイッチ素子を一括制御する。
【００２２】
この構成による作用は次のとおりである。導通試験時に全てのスイッチ素子を導通させ、両端の導通試験用端子間に電位差を与えることによって両導通試験用端子間に流れる電流値を測定する。全端子に故障がない正常状態の場合は、流れる電流値は、（電位差）／（全抵抗素子の抵抗値総和）となる。しかし、もし、隣接する端子間で短絡故障が発生している場合には、短絡故障箇所の両端に接続された抵抗素子が迂回されるため、測定電流値は増大する。この電流値の差異によって隣接する端子間に短絡故障が発生しているか否かを検出することができる。すなわち、従来では１端子ずつ試験していた複数の端子の短絡故障を一括で検出できるため、導通試験時間を大幅に短縮でき、その結果、試験コストを削減することができる。
【００２３】
第２の解決手段として、本発明による半導体装置（請求項２）は、上記第１の解決手段において、さらに、複数の前記直列接続体における複数の前記抵抗素子の個々の抵抗値が重み付けされたものである。これによれば、抵抗値が重み付けされているため、短絡箇所に応じて測定電流値が一定かつユニークな値を示すことになり、短絡故障箇所をも特定することができる。
【００２４】
第３の解決手段として、本発明による半導体装置（請求項３）は、複数の隣接する端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端および他端をそれぞれ電源電位に対して接続する電源電位側および接地電位側のスイッチ素子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子と、前記一連の直列接続体における抵抗素子群に対して抵抗分割のために直列接続した抵抗分割用抵抗素子と、前記一連の直列接続体と前記抵抗分割用抵抗素子との抵抗分割点の電位変動を検出する論理素子と、前記論理素子の出力側に接続された導通試験用端子とを備えている。
【００２５】
この構成による作用は次のとおりである。導通試験時に全てのスイッチ素子を導通させ、論理素子の出力電位を測定する。全ての端子に故障がなく正常状態の場合は、一連の直列接続体と抵抗分割用抵抗素子とで分圧された電位は所定範囲内にあり、論理素子は所定の値を出力する。一方、隣接する端子間で短絡故障が発生している場合には、その短絡故障の端子間に接続された抵抗素子が迂回されるため、前記の分圧された電位は所定範囲外となり、論理素子は正常状態の反転値を出力する。すなわち、論理素子の出力値によって隣接する端子間に短絡故障が発生しているか否かを検出することができる。上記の抵抗分割点の電位変動の検出は、論理素子の閾値に対する抵抗分割点電位の高低の比較によって行うことができる。さらに、電圧レベルの測定のみで試験が実施できるため、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要で、試験装置の簡単化が図れる。
【００３２】
第４の解決手段として、本発明による半導体装置（請求項４）は、１つのパッケージの内部にそれぞれ複数のチップ間接続端子を有する第１の半導体チップと第２の半導体チップが実装され、前記第１の半導体チップ上のチップ間接続端子の各々と前記第２の半導体チップ上のチップ間接続端子の各々とが１つずつワイヤを介して接続された半導体装置であって、前記第１の半導体チップの側において、複数の隣接する前記チップ間接続端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体の一端および他端にそれぞれ接続された導通試験用端子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子とを備えている。
【００３３】
この構成による作用は次のとおりである。第１の半導体チップ上のチップ間接続端子と第２の半導体チップ上のチップ間接続端子の間の断線故障の検出は別として、第１の半導体チップの側で隣接するチップ間接続端子間で短絡故障が発生している場合に測定電流値の増大によって、その短絡故障を検出することができる。さらに、第１の半導体チップの側に集約しているので、第２の半導体チップには導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、第２の半導体チップとして他社から入手した半導体チップを利用する場合に特に有効である。
【００４４】
第５の解決手段として、本発明による半導体装置（請求項５）は、１つのパッケージの内部にそれぞれ複数のチップ間接続端子を有する第１の半導体チップと第２の半導体チップが実装され、前記第１の半導体チップ上のチップ間接続端子の各々と前記第２の半導体チップ上のチップ間接続端子の各々とが１つずつワイヤを介して接続された半導体装置であって、前記第１の半導体チップの側において、複数の隣接する前記チップ間接続端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端を電源電位に対して接続する電源電位側スイッチ素子と、一連の前記直列接続体のうちの他端を接地電位に対して接続する接地電位側スイッチ素子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子と、前記一連の直列接続体における抵抗素子群に対して抵抗分割のために直列接続した抵抗分割用抵抗素子と、前記一連の直列接続体と前記抵抗分割用抵抗素子との抵抗分割点の電位変動を検出する論理素子と、前記論理素子の出力側に接続された導通試験用端子とを備えている。
【００４５】
この構成による作用は次のとおりである。導通試験時に全てのスイッチ素子を導通させ、論理素子の出力電位を測定する。全てのチップ間接続端子に故障がなく正常状態の場合は、一連の直列接続体と抵抗分割用抵抗素子とで分圧された電位は所定範囲内にあり、論理素子は所定の値を出力する。一方、隣接するチップ間接続端子間で短絡故障が発生している場合には、その短絡故障のチップ間接続端子間に接続された抵抗素子が迂回されるため、前記の分圧された電位は所定範囲外となり、論理素子は正常状態の反転値を出力する。すなわち、論理素子の出力値によって隣接するチップ間接続端子間に短絡故障が発生しているか否かを検出することができる。
【００４６】
なお、上記各解決手段において、前記スイッチ素子は、それぞれＮ型またはＰ型またはＮ型及びＰ型のＭＯＳトランジスタで構成でき、構成を簡易化できる。
【００４７】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて説明する。
【００４８】
（実施の形態１）
図１は本発明の実施の形態１（請求項１対応）における半導体装置の構成を示すブロック回路図である。図１において、００１は半導体チップ、００２は半導体チップ００１に集積された内部回路、００３〜００８は内部回路００２と半導体チップ００１の外部システムとの信号の受け渡しをするための端子、００９〜０１４は端子００３〜００８にそれぞれ接続されるダイオードであり、電源電位（ＶＤＤ）に対して順方向、接地電位（ＶＳＳ）に対して逆方向に形成されている。０１５と０１６は導通試験用端子、０５０はスイッチ制御端子であり、端子００３〜００８を一括で導通試験する際に使用する。０１７〜０２１と０２２〜０２６は端子００３〜００８の間に直列に接続されたスイッチ素子と抵抗素子であり、スイッチ素子０１７〜０２１はスイッチ制御端子０５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。１つのスイッチ素子と１つの抵抗素子とを直列に接続したものが直列接続体である。そして、複数の直列接続体の全体が一連の直列接続体である。
【００４９】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。導通試験用端子０１５およびスイッチ制御端子０５０に電源電位（ＶＤＤ）を印加し、導通試験用端子０１６に接地電位（ＶＳＳ）を印加すると、スイッチ素子０１７〜０２１が導通する。端子００３〜００８に故障がない正常状態の場合は、ＶＤＤの導通試験用端子０１５とＶＳＳの導通試験用端子０１６の間に流れる電流は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子０２２〜０２６の抵抗値の総和）｝となる。しかし、もし、端子００５と端子００６の間に短絡故障が発生している場合は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子０２２，０２３，０２５，０２６の抵抗値の総和）｝となり、複数の端子の短絡故障を一度の測定で一括で試験することができる。
【００５０】
（実施の形態２）
図２は本発明の実施の形態２（請求項２対応）における半導体装置の構成を示すブロック回路図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。実施の形態１と相違する点は、抵抗素子０２２ａ〜０２６ａであり、個々の抵抗値はそれぞれ２倍ずつ重み付けされている。
【００５１】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。基本的な動作は実施の形態１の場合と同様であり、複数の被試験端子の短絡故障を一度の測定で一括で試験することができる。さらに、個々の抵抗素子０２２ａ〜０２６ａはそれぞれ抵抗値に２倍の差があるため、短絡箇所に応じて測定電流値が一定かつユニークな値を示すことになる。これによって、短絡故障箇所をも特定することができる。
【００５２】
なお、複数の抵抗素子の抵抗値の重み付けについては、必ずしも２倍ずつとする必要はなく、ｋを任意の実数として、ｋ倍ずつとしてもよい。さらには、ｋ倍ずつのような定数倍ずつの規則性をもつ重み付けである必要もなく、複数の抵抗素子の抵抗値が互いに相違していればよい。
【００５３】
（実施の形態３）
図３は本発明の実施の形態３（請求項３対応）における半導体装置の構成を示すブロック回路図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。実施の形態１と相違する点は、電源電位側スイッチ素子０２７、接地電位側スイッチ素子０２８、抵抗分割用抵抗素子０２９および論理素子０３０である。端子００３と電源電位（ＶＤＤ）の間に電源電位側スイッチ素子０２７が接続されている。端子００８と接地電位（ＶＳＳ）の間に接地電位側スイッチ素子０２８と抵抗分割用抵抗素子０２９の直列接続体が接続されている。電源電位側スイッチ素子０２７と接地電位側スイッチ素子０２８は、スイッチ素子０１７〜０２１と同様に、スイッチ制御端子０５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。論理素子０３０は導通試験用端子０１６と接地電位側スイッチ素子０２８の間に介挿されている。論理素子０３０の入力部と電源電位（ＶＤＤ）の間に直列に接続した抵抗素子０２２〜０２６の総合的な抵抗値と、論理素子０３０の入力部と接地電位（ＶＳＳ）の間に直列に接続した抵抗分割用抵抗素子０２９の抵抗値によって分圧された電位が、論理素子０３０の入力閾値レベルよりも低くなるように設定されている。
【００５４】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。基本的な動作は実施の形態１の場合と同様であり、複数の端子の短絡故障を一度の測定で一括で試験することができる。さらに、スイッチ制御端子０５０に電源電位（ＶＤＤ）を印加すると、スイッチ素子０１７〜０２１，０２７，０２８が導通する。端子００３〜００８に故障がない正常状態の場合は、前記分圧された電位は論理素子０３０の閾値よりも低いため論理素子０３０は所定の値を出力する。一方、端子００５〜００６の間に短絡故障が発生している場合は、端子００５〜００６間に接続された抵抗素子０２４が迂回されるため、前記分圧された電位は論理素子０３０の閾値よりも高くなり、論理素子０３０の出力は前記の正常状態の反転値を出力する。従って、論理素子０３０の出力値によって複数の端子の短絡故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。
【００５５】
なお、論理素子０３０の接続点をＰ１に代えて、接地電位側スイッチ素子０２８と抵抗分割用抵抗素子０２９との間にしてもよい。また、抵抗分割用抵抗素子０２９を接地電位側スイッチ素子０２８に接続することに代えて、電源電位（ＶＤＤ）と点Ｑ１との間で電源電位側スイッチ素子０２７と直列に抵抗分割用抵抗素子を接続し、点Ｑ１に論理素子と導通試験用端子を接続してもよい。この変形の考え方は、以下の実施の形態でも適用可能である。
【００５６】
（参考例１）
図４は本発明の参考例１における半導体装置の構成を示すブロック回路図である。図４において、１０１はベースとなる半導体チップ（以下、親チップ）、１０２は親チップ１０１に集積された内部回路、１０３〜１０８は内部回路１０２と親チップ１０１の外部システムとの間の信号の受け渡しをするための端子、１０９〜１１４は端子１０３〜１０８に接続されたダイオード、１１５は親チップ１０１上に積層された半導体チップ（以下、子チップ）、１１６は子チップ１１５に集積された内部回路、１１７〜１２０は内部回路１１６と親チップ１０１上の内部回路１０２との間の信号の受け渡しをするためのチップ間接続端子、１２１〜１２４はチップ間接続端子１１７〜１２０に接続されたダイオード、１２５〜１２８は親チップ１０１上の内部回路１０２と子チップ１１５上の内部回路１１６との間の信号の受け渡しをするためのチップ間接続端子、１２９〜１３２はチップ間接続端子１２５〜１２８に接続されたダイオード、１３３〜１３６はチップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８を接続するワイヤである。１３７と１３８は導通試験用端子、１５０はスイッチ制御端子であり、ワイヤ１３３〜１３６を一括で導通試験する際に使用する。１３９はチップ間接続端子１１７〜１１８の間に直列に接続されたスイッチ素子、１４０はチップ間接続端子１２６〜１２７の間に直列に接続されたスイッチ素子、１４１はチップ間接続端子１１９〜１２０の間に直列に接続されたスイッチ素子であり、導通試験用端子１５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。
【００５７】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。導通試験用端子１３７およびスイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、導通試験用端子１３８に接地電位（ＶＳＳ）を印加すると、スイッチ素子１３９〜１４１が導通する。ワイヤ１３３〜１３６に故障がない正常状態の場合は、導通試験用端子１３７と導通試験用端子１３８の間には電流が流れるが、もし、１箇所でも親子チップ間のチップ間接続端子に断線故障が発生している場合は、電流が流れなくなるため、複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障を一度の測定で一括で試験することができる。
【００５８】
（参考例２）
図５は本発明の参考例２における半導体装置の構成を示すブロック回路図である。図５において、参考例１の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例１と相違する点は、チップ間接続端子１１７〜１１８の間でスイッチ素子１３９に直列に接続された抵抗素子１４２と、チップ間接続端子１２６〜１２７の間でスイッチ素子１４０に直列に接続された抵抗素子１４３と、チップ間接続端子１１９〜１２０の間でスイッチ素子１４１に直列に接続された抵抗素子１４４とである。
【００５９】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例１の場合と同様であり、導通試験用端子１３７およびスイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、導通試験用端子１３８に接地電位（ＶＳＳ）を印加すると、スイッチ素子１３９〜１４１が導通する。被試験ワイヤ１３３〜１３６に故障がない正常状態の場合は、導通試験用端子１３７と導通試験用端子１３８の間に流れる電流は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子１４２〜１４４の抵抗値の総和）｝となる。しかし、もし、１箇所でも親子チップ間のチップ間接続端子どうしを接続するワイヤに断線故障が発生している場合は、電流が流れなくなるため、複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障を一度の測定で一括で試験することができる。また、もし、隣接するチップ間接続端子間で短絡故障が発生している場合には、短絡故障箇所の両端に接続された抵抗素子が迂回されるため、測定電流値は増大する。この電流値の差異によって隣接するチップ間接続端子の間に短絡故障が発生していることをも一度の測定で一括で試験することができる。
【００６０】
（参考例３）
図６は本発明の参考例３における半導体装置の構成を示すブロック回路図である。図６において、参考例２の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例２と相違する点は、抵抗素子１４２ａ〜１４４ａであり、個々の抵抗値はそれぞれ２倍ずつ重み付けされている。
【００６１】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例２の場合と同様であり、複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障および隣接するチップ間接続端子間の短絡故障を一度の測定で一括で試験することができる。さらに、個々の抵抗素子１４２ａ〜１４４ａはそれぞれ抵抗値に２倍の差があるため、短絡箇所に応じて測定電流値が一定かつユニークな値を示すことになる。これによって、短絡故障箇所をも特定することができる。
【００６２】
なお、複数の抵抗素子の抵抗値の重み付けについては、必ずしも２倍ずつとする必要はなく、ｋを任意の実数として、ｋ倍ずつとしてもよい。さらには、ｋ倍ずつのような定数倍ずつの規則性をもつ重み付けである必要もなく、複数の抵抗素子の抵抗値が互いに相違していればよい。
【００６３】
（実施の形態４）
図７は本発明の実施の形態４（請求項４対応）における半導体装置の構成を示すブロック回路図である。図７において、参考例２の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例２と相違する点は、スイッチ素子１３９ｂ，１４１ｂと抵抗素子１４２ｂ，１４４ｂである。スイッチ素子１３９ｂと抵抗素子１４２ｂとの直列接続体およびスイッチ素子１４１ｂと抵抗素子１４４ｂとの直列接続体はそれぞれ、図５におけるスイッチ素子１３９と抵抗素子１４２との直列接続体、スイッチ素子１４１と抵抗素子１４４との直列接続体の配置位置を子チップ１１５から親チップ１０１に移行したものに相当している。
【００６４】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。導通試験用端子１３７およびスイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、導通試験用端子１３８に接地電位（ＶＳＳ）を印加すると、スイッチ素子１３９〜１４１が導通する。ワイヤ１３３〜１３６に故障がない正常状態の場合は、導通試験用端子１３７と導通試験用端子１３８の間に流れる電流は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子１４２ａ，１４３，１４４ａの抵抗値の総和）｝となる。しかし、もし、隣接するチップ間接続端子間で短絡故障が発生している場合には、短絡故障箇所の両端に接続された抵抗素子が迂回されるため、測定電流値は増大する。この電流値の差異によって隣接するチップ間接続端子の間に短絡故障が発生していることをも一度の測定で一括で試験することができる。さらに、親チップ１０１の側に集約しているので、子チップ１１５には導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、子チップ１１５としては他社からの入手した半導体チップを利用することができる。
【００６５】
（参考例４）
図８は本発明の参考例４における半導体装置の構成を示すブロック回路図である。図８において、参考例１の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例１と相違する点は、スイッチ制御手段２００とスイッチ素子２０１〜２０４と線路スイッチ素子２０５〜２０８と導通試験用端子１３７ａ，１３８ａである。スイッチ素子２０１〜２０４は、それぞれチップ間接続端子１２５〜１２８と導通試験用端子１３７ａとの間に直列に接続されている。スイッチ制御手段２００は、導通試験時にスイッチ素子２０１〜２０４を１つずつ導通するように制御する。線路スイッチ素子２０５〜２０８は、それぞれチップ間接続端子１２５〜１２８とダイオード１２９〜１３２の間に直列に接続されている。
【００６６】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。あらかじめ、導通試験用端子１３８ａは線路スイッチ素子２０５〜２０８を非導通状態に設定することによりダイオード１２９〜１３２への電流経路を遮断しておく。ワイヤ１３３の導通試験を行う場合、スイッチ制御手段２００はスイッチ２０１のみ導通状態にし、スイッチ２０２〜２０４は非導通状態に制御し、導通試験用端子１３７ａに対して、｛電源電位（ＶＤＤ）＋ダイオード１２１の閾値電圧Ｖｔ｝を超える電位を印加し、同時に導通試験用端子１３７ａに流れる電流を測定する。ここで、ワイヤ１３３に故障がない正常状態の場合は、ダイオード１２１に電源電位（ＶＤＤ）に対する順方向の電流が流れるため、ワイヤ１３３は導通していると判定できる。一方、電流値が０の場合、ワイヤ１３３が断線故障を起こしていることを検出できる。以上の手順を全チップ間接続端子１２５〜１２８について、１端子ずつ実施することで全ワイヤ１３３〜１３６の断線故障を検出することができる。さらに、親チップ１０１の側に集約しているので、子チップ１１５には導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、子チップ１１５としては他社からの入手した半導体チップを利用することができる。
【００６７】
（参考例５）
図９は本発明の参考例５における半導体装置の構成を示すブロック回路図である。図９において、参考例１の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例１と相違する点は、電源電位側スイッチ素子１４５、接地電位側スイッチ素子１４６、抵抗分割用抵抗素子１４７および論理素子１４８である。チップ間接続端子１２５と電源電位（ＶＤＤ）の間に電源電位側スイッチ素子１４５が接続されている。チップ間接続端子１２８と接地電位（ＶＳＳ）の間に接地電位側スイッチ素子１４６と抵抗分割用抵抗素子１４７の直列接続体が接続されている。電源電位側スイッチ素子１４５、接地電位側スイッチ素子１４６は、スイッチ素子１３９〜１４１と同様に、スイッチ制御端子１５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。論理素子１４８は導通試験用端子１３８と接地電位側スイッチ素子１４６の間に介挿されている。論理素子１４８の入力部と電源電位（ＶＤＤ）の間に直列に接続した抵抗素子１４２〜１４４の総合的な抵抗値と、論理素子１４８の入力部と接地電位（ＶＳＳ）の間に直列に接続した抵抗分割用抵抗素子１４７の抵抗値によって分圧された電位が、論理素子１４８の入力閾値レベルよりも低くなるように設定されている。
【００６８】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例１の場合と同様であり、スイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、スイッチ素子１３９〜１４１，１４５，１４６が導通するため、ワイヤ１３３〜１３６に故障がない正常状態の場合は、前記分圧された電位は論理素子１４８の閾値よりも低いため論理素子１４８は所定の値を出力する。一方、ワイヤ１３５〜１３６の間に短絡故障が発生している場合は、チップ間接続端子１１９〜１２０間に接続された抵抗素子１４４が迂回されるため、前記分圧された電位は論理素子１４８の閾値よりも高くなり、論理素子１４８の出力は前記の正常状態の反転値を出力する。従って、論理素子１４８の出力値によって複数のチップ間接続端子の短絡故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。
【００６９】
（参考例６）
図１０は本発明の参考例６における半導体装置の構成を示すブロック回路図である。図１０において、参考例５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例５と相違する点は、論理素子１４９である。論理素子１４９の入力部と電源電位（ＶＤＤ）の間に直列に接続した抵抗素子１４２〜１４４の総合的な抵抗値と、論理素子１４８の入力部と接地電位（ＶＳＳ）の間に直列に接続した抵抗分割用抵抗素子１４７の抵抗値によって分圧された電位が、論理素子１４８の入力閾値レベルよりも高くなるように設定されている。論理素子１４９の動作の論理は参考例５の場合の論理素子１４８とは逆になっている。
【００７０】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例５の場合と同様であり、導通試験用端子１３７に電源電位（ＶＤＤ）を印加し、スイッチ素子１３９〜１４１，１４５，１４６が導通するため、ワイヤ１３３〜１３６に故障がない正常状態の場合は、前記分圧された電位は論理素子１４９の閾値よりも高いため論理素子は所定の値を出力する。一方、ワイヤ１３３〜１３６いずれかに断線故障が発生している場合は、前記分圧された電位は論理素子１４９の閾値よりも低くなるため、論理素子１４９の出力は前記の正常状態の反転値を出力する。従って、論理素子１４９の出力値によって複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。断線故障と短絡故障とが本参考例と参考例５との違いである。
【００７１】
（参考例７）
図１１は本発明の参考例７における半導体装置の構成を示すブロック回路図である。参考例７は、参考例５と参考例６とを合体させたものに相当する。図１１において、参考例５，６の図９、図１０におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９における論理素子１４８と同様の第１の論理素子１４８ａと、図１０における論理素子１４９と同様の第２の論理素子１４９ａを備えている。これによれば、短絡故障と断線故障の両方を検出することができる。
【００７２】
（実施の形態５）
図１２は本発明の実施の形態５（請求項５対応）における半導体装置の構成を示すブロック回路図である。図１２において、参考例５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例５と相違する点は、スイッチ素子１３９ｂ，１４１ｂと抵抗素子１４２ｂ，１４４ｂである。スイッチ素子１３９ｂと抵抗素子１４２ｂとの直列接続体およびスイッチ素子１４１ｂと抵抗素子１４４ｂとの直列接続体はそれぞれ、図９におけるスイッチ素子１３９と抵抗素子１４２との直列接続体、スイッチ素子１４１と抵抗素子１４４との直列接続体の配置位置を子チップ１１５から親チップ１０１に移行したものに相当している。
【００７３】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。基本的な動作は参考例５の場合と同様であり、導通試験用端子１３７に電源電位（ＶＤＤ）を印加し、スイッチ素子１３９〜１４１，１４５，１４６が導通するため、ワイヤ１３３〜１３６に故障がない正常状態の場合は、前記分圧された電位は論理素子１４８の閾値よりも低いため論理素子は所定の値を出力する。一方、ワイヤ１３３〜１３５の間に短絡故障が発生している場合は、チップ間接続端子１２６〜１２７間に接続された抵抗素子１４３ｂが迂回されるため、前記分圧された電位は論理素子１４８の閾値よりも高くなるため、論理素子１４８の出力は前記の正常状態の反転値を出力する。従って、論理素子１４８の出力値によって複数のチップ間接続端子の短絡故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。加えて、親チップ１０１の側に集約しているので、子チップ１１５には導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、子チップ１１５としては他社からの入手した半導体チップを利用することができる。
【００７４】
以上で説明した各実施の形態、参考例において、スイッチ素子、あるいはスイッチ素子と抵抗のペアは、Ｎ型またはＰ型またはＮ型及びＰ型のＭＯＳトランジスタによって容易に構成可能である。
【００７５】
【発明の効果】
本発明によれば、従来では１端子ずつ試験していた複数の端子の短絡故障を一括で検出するため、導通試験時間を大幅に短縮でき、試験コストを削減できる効果を得る（請求項１）。
【００７６】
また、本発明によれば、測定電流値がユニークな値となるため、短絡故障箇所をも特定できる効果を得る（請求項２）。
【００７７】
また、本発明によれば、論理素子の出力値反転により、複数の端子の短絡故障を一括で検出するため、導通試験時間を大幅に短縮でき、試験コストを削減できる効果を得る。さらに、電圧レベルの測定のみで試験が実施できるため、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる効果を得る（請求項３）。
【００８１】
また、本発明によれば、チップ間接続端子間の短絡故障を一括で検出できる効果に加えて、第２の半導体チップには導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、他社からの入手に有効である（請求項４）。
【００８４】
また、本発明によれば、チップ間接続端子間の短絡故障を一括で検出する上で、電圧レベルの測定のみで試験が実施できるため、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる効果を得るとともに、第２の半導体チップには導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、他社からの入手に有効である（請求項５）。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック回路図
【図２】本発明の実施の形態２における半導体装置の構成を示すブロック回路図
【図３】本発明の実施の形態３における半導体装置の構成を示すブロック回路図
【図４】本発明の参考例１における半導体装置の構成を示すブロック回路図
【図５】本発明の参考例２における半導体装置の構成を示すブロック回路図
【図６】本発明の参考例３における半導体装置の構成を示すブロック回路図
【図７】本発明の実施の形態４における半導体装置の構成を示すブロック回路図
【図８】本発明の参考例４における半導体装置の構成を示すブロック回路図
【図９】本発明の参考例５における半導体装置の構成を示すブロック回路図
【図１０】本発明の参考例６における半導体装置の構成を示すブロック回路図
【図１１】本発明の参考例７における半導体装置の構成を示すブロック回路図
【図１２】本発明の実施の形態５における半導体装置の構成を示すブロック回路図
【図１３】従来の技術における半導体装置の構成を示すブロック回路図
【図１４】別の従来の技術における半導体装置の構成を示すブロック回路図
【符号の説明】
００１：半導体チップ
００２，１０２，１１６：内部回路
００３〜００８，１０３〜１０８：端子
００９〜０１４，１０９〜１１４，１２１〜１２４，１２９〜１３２：ダイオード
０１５，０１６，１３７，１３７ａ，１３８，１３８ａ：導通試験用端子
０１７〜０２１，１３９〜１４１，１３９ｂ，１４１ｂ，２０１〜２０４：スイッチ素子
０２２〜０２６，１４２〜１４４，１４２ｂ，１４４ｂ：抵抗素子
０２２ａ〜０２６ａ，１４２ａ〜１４４ａ：抵抗値が重み付けされた抵抗素子
０２７，１４５：電源電位側スイッチ素子
０２８，１４６：接地電位側スイッチ素子
０２９：抵抗分割用抵抗素子
０３０，１４８，１４９：論理素子
０５０，１５０：スイッチ制御端子
１０１：親チップ
１１５：子チップ
１１７〜１２０，１２５〜１２８：チップ間接続端子
１３３〜１３６：ワイヤ
１４８ａ：第１の論理素子
１４９ａ：第２の論理素子
２００：スイッチ制御手段
２０５〜２０８：線路スイッチ素子
【発明の属する技術分野】
本発明は、１パッケージ内に１つ以上の半導体チップを実装した半導体装置にかかわり、特には、導通試験を簡便に且つ確実に実施するための技術に関するものである。
【０００２】
【従来の技術】
一般に半導体装置は、半導体装置外部のシステムと半導体装置に集積された内部回路との信号の受け渡しを行うための複数の端子を有する。近年、半導体装置の試験においては半導体チップに集積された内部回路の規模の増大に伴って試験時間が大幅に増加しており、試験コストの増加が懸念されている。この試験コストを抑えるためには、可能な限り時間をかけずに不良品を判別することが重要である。この試験コストの上昇を抑えるためには、半導体装置にいろいろな特殊試験機能を盛り込み、試験時間を短縮する工夫が必要となってきている。
【０００３】
試験項目は、電源電流をチェックするＤＣ試験と、内部回路システムの機能とアクセス時間等をチェックするＡＣ試験に大別される。これらの特性保証試験を行う前には、被測定半導体装置の各端子全てが確実に試験装置と接続されていることを確認するとともに、被測定半導体装置内部の各端子が被測定半導体装置内部で断線故障あるいは別端子との短絡故障を起こしていないことを確認する。この確認を前提として、ＤＣ試験、ＡＣ試験は行われる。以上のような導通試験は、従来において次のように実施するのが一般的である。
【０００４】
各端子には基盤と逆タイプの拡散層が接続されており、電気的にはダイオードが接続された構成となっている。そのダイオードを順方向にバイアスすることにより流れる電流によって、試験装置と被測定半導体装置の接続確認、及び、被試験端子と内部回路との断線故障がないことを確認する。また、その際に被試験端子と隣接する端子を被試験端子とは逆の電位に固定しておくことで、被試験端子と被試験端子と隣接する端子との短絡故障がないことを確認する。この試験は、各端子ごとに繰り返し行われる。
【０００５】
従来は端子数も多くなかったため、このような各端子全てに導通試験を行う場合でもその時間は比較的短かったが、近年の半導体装置の内部に集積された回路システムの増大に伴って端子数も増加傾向にあり、導通試験の試験時間は端子数に比例して増加していくため、それらの試験時間及び試験コストが無視できなくなってきている。
【０００６】
図１３は以上に説明した半導体装置の一般的な例を示したものである。図１３において、００１は半導体チップ、００２は半導体チップ００１に集積された内部回路、００３〜００８は内部回路００２と半導体チップ００１の外部システムとの信号の受け渡しをするための端子、００９〜０１４は端子００３〜００８にそれぞれ接続されたダイオードであり、電源電位（ＶＤＤ）に対して順方向、接地電位（ＶＳＳ）に対して逆方向に形成されている。
【０００７】
ここで、端子００３〜００８の導通試験方法の一例を説明する。端子００３の導通試験を行う場合、被試験端子００３に対して、｛電源電位（ＶＤＤ）＋ダイオード００９の閾値電圧Ｖｔ｝を超える電位を印加し、同時に被試験端子００３に流れる電流を測定する。一定量の電流が流れていれば導通していると判定する。一方、電流値が０の場合、被試験端子００３は導通していないことを意味する。また、その際、被試験端子００３以外の端子００４〜００８には、接地電位（ＶＳＳ）と同電位を印加しておく。もし、被試験端子００３に異常な過電流が流れれば、被試験端子００３とそれ以外の端子００４〜００８が短絡故障を起こしていることを確認できる。以上の手順を全ての端子００３〜００８について同様に１端子ずつ実施する。
【０００８】
このような構成の従来技術において、上述の課題に対する対策として、各端子に印加される電位に応じて導通／非導通となるスイッチ素子を設け、さらにスイッチ素子を直列に接続し、その一端部を電源電位（ＶＤＤ）に接続するとともに、その他端部を接地電位（ＶＳＳ）に接続することで、全ての被試験端子をスイッチ素子が導通する電位に設定した場合に一定の電源電流が流れるか否かを検知することによって、全ての被試験端子の一括試験を行うする手法が提案されている（例えば特許文献１参照）。
【０００９】
【特許文献１】
特開平４−１５２２７７号公報（第３−５頁、第１図、第２図）
以上の例は一般的に１パッケージに１つの半導体チップを実装した半導体装置の例であった。以下では、近年注目されている１パッケージに複数の半導体チップを実装する技術を適用した半導体装置について説明する。
【００１０】
セットのシステムはそれを構成するために複数の半導体装置をプリント基板上で接続することによって実現していたが、年々、セットシステムの小型化が進み、従来、複数の半導体装置で構成していたシステムを１つの半導体チップ上で実現するシステムＬＳＩが今や主流となってきている。こうしたシステムＬＳＩではＤＲＡＭやＦＬＡＳＨメモリなどを必要とすることが多く、その結果、システムＬＳＩにメモリデバイスを取り込んで混載し、１チップ化することが求められている。ところが、これらのメモリデバイスを混載することによって、従来、ピュアＣＭＯＳプロセスで製造することができたシステムＬＳＩにメモリプロセスを追加する必要が生じ、その結果、歩留まりの低下、微細化の限界、製造期間の増大などの課題が新たに発生していた。
【００１１】
こうした状況の中で、拡散プロセスの異なる複数の半導体チップを１つのパッケージの中に封止することでシステムＬＳＩを実現する技術が注目されてきている。その形態は様々であるが、大きく３種類に大別できる。１つ目は、ベースとなる半導体チップ（以下、親チップ）の表面に、貼り合わせられるチップ（以下、子チップ）の表面を向かい合わせにバンプを用いて接続する方法である。２つ目は、親チップ上に子チップの裏面を接着し、それぞれのチップを直接ワイヤを介して接続する方法である。３つ目は、複数のチップを２次元的にパッケージ内に並べて、チップ間の接続が必要な箇所を直接ワイヤで接続する方法である。
【００１２】
図１４は以上に説明した１つのパッケージ内に複数の半導体チップを実装する場合の上記２つ目の例を挙げたものである。１０１はベースとなる半導体チップ（以下、親チップ）、１０２は親チップ１０１に集積された内部回路、１０３〜１０８は内部回路１０２と親チップ１０１の外部システムとの間の信号の受け渡しをするための端子、１０９〜１１４は端子１０３〜１０８に接続されたダイオード、１１５は親チップ１０１上に積層された半導体チップ（以下、子チップ）、１１６は子チップ１１５に集積された内部回路、１１７〜１２０は内部回路１１６と親チップ１０１上の内部回路１０２との間の信号の受け渡しをするためのチップ間接続端子、１２１〜１２４はチップ間接続端子１１７〜１２０に接続されたダイオード、１２５〜１２８は親チップ１０１上の内部回路１０２と子チップ１１５上の内部回路１１６との間の信号の受け渡しをするためのチップ間接続端子、１２９〜１３２はチップ間接続端子１２５〜１２８に接続されたダイオード、１３３〜１３６はチップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８を接続するワイヤである。
【００１３】
端子１０３〜１０８の導通試験方法については、既に説明した１パッケージに１つの半導体チップを実装する半導体装置の導通試験方法と同様である。ここでは、チップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８の導通試験方法について従来の方法を説明する。
【００１４】
パッケージ外部から親チップ１０１上の端子１０３〜１０８を制御及び観測することによって親チップ１０１の内部回路１０２を介して子チップ１１５の内部回路１１６の機能試験を実施し、それによって間接的にチップ間接続端子１１７〜１２０及び１２５〜１２８、またワイヤ１３３〜１３６の導通試験を行っている。ただし、チップ間接続端子の断線故障、短絡故障を網羅的に試験するためには、機能試験時のチップ間接続端子の状態の組み合わせを考慮する必要があり、親チップに供給する試験パターンの作成に多大な工数を要するという問題がある。
【００１５】
そこで、チップ間接続端子部の導通試験方法として合理的且つ有効な試験方法が必要になってきている。以上の例では、１つのパッケージの中に２つの半導体チップを積層し、２つの半導体チップをワイヤによって直接接続する構成の半導体装置について述べたが、実装するチップが３つ以上の複数の場合、あるいは半導体チップの実装形態が積層配置／２次元配置、あるいは複数の半導体チップの接続形態がワイヤ／バンプのいかんに関わらず、複数の半導体チップが１つのパッケージ内に実装され、パッケージ内部で半導体チップ間が直接接続される構成の半導体装置全般について、上記と同様の課題が該当する。以下、詳しく説明する。
【００１６】
【発明が解決しようとする課題】
半導体装置の外部と信号の受け渡しを行う端子の導通試験を行うためには、上記従来の方法では、１端子ずつ試験を行う必要があり、そのため、年々増加傾向にある端子数に比例して導通試験に要する試験時間が増大し、試験コストが増大するという課題があった。
【００１７】
この課題においては、全端子を一括で導通試験を行うための半導体装置の構成として、前記特許文献１に記載の発明がなされているが、複数の被試験端子に一括で電圧を印加して導通検査を行うため、被試験端子の一部が試験装置と断線状態にある場合でも、隣接する端子間に短絡故障が存在していれば、短絡故障箇所から断線状態の被試験端子に電圧が供給され、正常であると誤判定してしまうという課題があった。また、以上の試験を実施するためには、被試験端子に電圧を印加しながら電流を測定するという比較的高級な試験装置でなければ導通試験を実施することができないという課題があった。
【００１８】
また、複数の半導体チップが１つのパッケージ内に実装され、パッケージ内部で半導体チップ間が直接接続される構成の半導体装置において、そのチップ間接続端子部の導通試験、すなわち断線故障及び短絡故障を網羅的に試験するためには、被試験箇所を経由して半導体チップの機能試験を実施し、さらには機能試験時のチップ間接続端子の状態の組み合わせを考慮する必要があるため、半導体装置に供給する試験パターンの作成に多大な工数を要するという課題があった。すなわち、チップ間接続端子部の導通試験方法として合理的且つ有効な試験方法が存在しないという根本的な課題があった。
【００１９】
本発明は、このような従来技術における問題点を解決し、被測定半導体装置の端子数に依存しないで、全ての端子を一括して確実に導通試験を実行することができ、それによって、導通試験に要する時間を大幅に短縮し得る半導体装置を提供するとともに、複数半導体チップを１パッケージに実装した場合のチップ間接続端子において合理的且つ有効に導通試験を実行することができる半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００２１】
第１の解決手段として、本発明による半導体装置（請求項１）は、複数の隣接する端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端および他端にそれぞれ接続された導通試験用端子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子とを備えている。端子が複数あり、隣接する端子間に、スイッチ素子と抵抗素子とを直列接続してなる直列接続体を介挿している。この直列接続体の介挿は、原則として、すべての隣接端子間に対して行われている。介挿された複数の直列接続体どうしも直列接続されているが、その一連の直列接続体の一端および他端に、導通試験時に電圧を印加するための導通試験用端子を接続している。また、各直列接続体におけるスイッチ素子をオン／オフ制御するためのスイッチ制御端子を設けている。ここで、すべてのスイッチ素子を一括制御する。
【００２２】
この構成による作用は次のとおりである。導通試験時に全てのスイッチ素子を導通させ、両端の導通試験用端子間に電位差を与えることによって両導通試験用端子間に流れる電流値を測定する。全端子に故障がない正常状態の場合は、流れる電流値は、（電位差）／（全抵抗素子の抵抗値総和）となる。しかし、もし、隣接する端子間で短絡故障が発生している場合には、短絡故障箇所の両端に接続された抵抗素子が迂回されるため、測定電流値は増大する。この電流値の差異によって隣接する端子間に短絡故障が発生しているか否かを検出することができる。すなわち、従来では１端子ずつ試験していた複数の端子の短絡故障を一括で検出できるため、導通試験時間を大幅に短縮でき、その結果、試験コストを削減することができる。
【００２３】
第２の解決手段として、本発明による半導体装置（請求項２）は、上記第１の解決手段において、さらに、複数の前記直列接続体における複数の前記抵抗素子の個々の抵抗値が重み付けされたものである。これによれば、抵抗値が重み付けされているため、短絡箇所に応じて測定電流値が一定かつユニークな値を示すことになり、短絡故障箇所をも特定することができる。
【００２４】
第３の解決手段として、本発明による半導体装置（請求項３）は、複数の隣接する端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端および他端をそれぞれ電源電位に対して接続する電源電位側および接地電位側のスイッチ素子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子と、前記一連の直列接続体における抵抗素子群に対して抵抗分割のために直列接続した抵抗分割用抵抗素子と、前記一連の直列接続体と前記抵抗分割用抵抗素子との抵抗分割点の電位変動を検出する論理素子と、前記論理素子の出力側に接続された導通試験用端子とを備えている。
【００２５】
この構成による作用は次のとおりである。導通試験時に全てのスイッチ素子を導通させ、論理素子の出力電位を測定する。全ての端子に故障がなく正常状態の場合は、一連の直列接続体と抵抗分割用抵抗素子とで分圧された電位は所定範囲内にあり、論理素子は所定の値を出力する。一方、隣接する端子間で短絡故障が発生している場合には、その短絡故障の端子間に接続された抵抗素子が迂回されるため、前記の分圧された電位は所定範囲外となり、論理素子は正常状態の反転値を出力する。すなわち、論理素子の出力値によって隣接する端子間に短絡故障が発生しているか否かを検出することができる。上記の抵抗分割点の電位変動の検出は、論理素子の閾値に対する抵抗分割点電位の高低の比較によって行うことができる。さらに、電圧レベルの測定のみで試験が実施できるため、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要で、試験装置の簡単化が図れる。
【００３２】
第４の解決手段として、本発明による半導体装置（請求項４）は、１つのパッケージの内部にそれぞれ複数のチップ間接続端子を有する第１の半導体チップと第２の半導体チップが実装され、前記第１の半導体チップ上のチップ間接続端子の各々と前記第２の半導体チップ上のチップ間接続端子の各々とが１つずつワイヤを介して接続された半導体装置であって、前記第１の半導体チップの側において、複数の隣接する前記チップ間接続端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体の一端および他端にそれぞれ接続された導通試験用端子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子とを備えている。
【００３３】
この構成による作用は次のとおりである。第１の半導体チップ上のチップ間接続端子と第２の半導体チップ上のチップ間接続端子の間の断線故障の検出は別として、第１の半導体チップの側で隣接するチップ間接続端子間で短絡故障が発生している場合に測定電流値の増大によって、その短絡故障を検出することができる。さらに、第１の半導体チップの側に集約しているので、第２の半導体チップには導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、第２の半導体チップとして他社から入手した半導体チップを利用する場合に特に有効である。
【００４４】
第５の解決手段として、本発明による半導体装置（請求項５）は、１つのパッケージの内部にそれぞれ複数のチップ間接続端子を有する第１の半導体チップと第２の半導体チップが実装され、前記第１の半導体チップ上のチップ間接続端子の各々と前記第２の半導体チップ上のチップ間接続端子の各々とが１つずつワイヤを介して接続された半導体装置であって、前記第１の半導体チップの側において、複数の隣接する前記チップ間接続端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端を電源電位に対して接続する電源電位側スイッチ素子と、一連の前記直列接続体のうちの他端を接地電位に対して接続する接地電位側スイッチ素子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子と、前記一連の直列接続体における抵抗素子群に対して抵抗分割のために直列接続した抵抗分割用抵抗素子と、前記一連の直列接続体と前記抵抗分割用抵抗素子との抵抗分割点の電位変動を検出する論理素子と、前記論理素子の出力側に接続された導通試験用端子とを備えている。
【００４５】
この構成による作用は次のとおりである。導通試験時に全てのスイッチ素子を導通させ、論理素子の出力電位を測定する。全てのチップ間接続端子に故障がなく正常状態の場合は、一連の直列接続体と抵抗分割用抵抗素子とで分圧された電位は所定範囲内にあり、論理素子は所定の値を出力する。一方、隣接するチップ間接続端子間で短絡故障が発生している場合には、その短絡故障のチップ間接続端子間に接続された抵抗素子が迂回されるため、前記の分圧された電位は所定範囲外となり、論理素子は正常状態の反転値を出力する。すなわち、論理素子の出力値によって隣接するチップ間接続端子間に短絡故障が発生しているか否かを検出することができる。
【００４６】
なお、上記各解決手段において、前記スイッチ素子は、それぞれＮ型またはＰ型またはＮ型及びＰ型のＭＯＳトランジスタで構成でき、構成を簡易化できる。
【００４７】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて説明する。
【００４８】
（実施の形態１）
図１は本発明の実施の形態１（請求項１対応）における半導体装置の構成を示すブロック回路図である。図１において、００１は半導体チップ、００２は半導体チップ００１に集積された内部回路、００３〜００８は内部回路００２と半導体チップ００１の外部システムとの信号の受け渡しをするための端子、００９〜０１４は端子００３〜００８にそれぞれ接続されるダイオードであり、電源電位（ＶＤＤ）に対して順方向、接地電位（ＶＳＳ）に対して逆方向に形成されている。０１５と０１６は導通試験用端子、０５０はスイッチ制御端子であり、端子００３〜００８を一括で導通試験する際に使用する。０１７〜０２１と０２２〜０２６は端子００３〜００８の間に直列に接続されたスイッチ素子と抵抗素子であり、スイッチ素子０１７〜０２１はスイッチ制御端子０５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。１つのスイッチ素子と１つの抵抗素子とを直列に接続したものが直列接続体である。そして、複数の直列接続体の全体が一連の直列接続体である。
【００４９】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。導通試験用端子０１５およびスイッチ制御端子０５０に電源電位（ＶＤＤ）を印加し、導通試験用端子０１６に接地電位（ＶＳＳ）を印加すると、スイッチ素子０１７〜０２１が導通する。端子００３〜００８に故障がない正常状態の場合は、ＶＤＤの導通試験用端子０１５とＶＳＳの導通試験用端子０１６の間に流れる電流は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子０２２〜０２６の抵抗値の総和）｝となる。しかし、もし、端子００５と端子００６の間に短絡故障が発生している場合は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子０２２，０２３，０２５，０２６の抵抗値の総和）｝となり、複数の端子の短絡故障を一度の測定で一括で試験することができる。
【００５０】
（実施の形態２）
図２は本発明の実施の形態２（請求項２対応）における半導体装置の構成を示すブロック回路図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。実施の形態１と相違する点は、抵抗素子０２２ａ〜０２６ａであり、個々の抵抗値はそれぞれ２倍ずつ重み付けされている。
【００５１】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。基本的な動作は実施の形態１の場合と同様であり、複数の被試験端子の短絡故障を一度の測定で一括で試験することができる。さらに、個々の抵抗素子０２２ａ〜０２６ａはそれぞれ抵抗値に２倍の差があるため、短絡箇所に応じて測定電流値が一定かつユニークな値を示すことになる。これによって、短絡故障箇所をも特定することができる。
【００５２】
なお、複数の抵抗素子の抵抗値の重み付けについては、必ずしも２倍ずつとする必要はなく、ｋを任意の実数として、ｋ倍ずつとしてもよい。さらには、ｋ倍ずつのような定数倍ずつの規則性をもつ重み付けである必要もなく、複数の抵抗素子の抵抗値が互いに相違していればよい。
【００５３】
（実施の形態３）
図３は本発明の実施の形態３（請求項３対応）における半導体装置の構成を示すブロック回路図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。実施の形態１と相違する点は、電源電位側スイッチ素子０２７、接地電位側スイッチ素子０２８、抵抗分割用抵抗素子０２９および論理素子０３０である。端子００３と電源電位（ＶＤＤ）の間に電源電位側スイッチ素子０２７が接続されている。端子００８と接地電位（ＶＳＳ）の間に接地電位側スイッチ素子０２８と抵抗分割用抵抗素子０２９の直列接続体が接続されている。電源電位側スイッチ素子０２７と接地電位側スイッチ素子０２８は、スイッチ素子０１７〜０２１と同様に、スイッチ制御端子０５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。論理素子０３０は導通試験用端子０１６と接地電位側スイッチ素子０２８の間に介挿されている。論理素子０３０の入力部と電源電位（ＶＤＤ）の間に直列に接続した抵抗素子０２２〜０２６の総合的な抵抗値と、論理素子０３０の入力部と接地電位（ＶＳＳ）の間に直列に接続した抵抗分割用抵抗素子０２９の抵抗値によって分圧された電位が、論理素子０３０の入力閾値レベルよりも低くなるように設定されている。
【００５４】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。基本的な動作は実施の形態１の場合と同様であり、複数の端子の短絡故障を一度の測定で一括で試験することができる。さらに、スイッチ制御端子０５０に電源電位（ＶＤＤ）を印加すると、スイッチ素子０１７〜０２１，０２７，０２８が導通する。端子００３〜００８に故障がない正常状態の場合は、前記分圧された電位は論理素子０３０の閾値よりも低いため論理素子０３０は所定の値を出力する。一方、端子００５〜００６の間に短絡故障が発生している場合は、端子００５〜００６間に接続された抵抗素子０２４が迂回されるため、前記分圧された電位は論理素子０３０の閾値よりも高くなり、論理素子０３０の出力は前記の正常状態の反転値を出力する。従って、論理素子０３０の出力値によって複数の端子の短絡故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。
【００５５】
なお、論理素子０３０の接続点をＰ１に代えて、接地電位側スイッチ素子０２８と抵抗分割用抵抗素子０２９との間にしてもよい。また、抵抗分割用抵抗素子０２９を接地電位側スイッチ素子０２８に接続することに代えて、電源電位（ＶＤＤ）と点Ｑ１との間で電源電位側スイッチ素子０２７と直列に抵抗分割用抵抗素子を接続し、点Ｑ１に論理素子と導通試験用端子を接続してもよい。この変形の考え方は、以下の実施の形態でも適用可能である。
【００５６】
（参考例１）
図４は本発明の参考例１における半導体装置の構成を示すブロック回路図である。図４において、１０１はベースとなる半導体チップ（以下、親チップ）、１０２は親チップ１０１に集積された内部回路、１０３〜１０８は内部回路１０２と親チップ１０１の外部システムとの間の信号の受け渡しをするための端子、１０９〜１１４は端子１０３〜１０８に接続されたダイオード、１１５は親チップ１０１上に積層された半導体チップ（以下、子チップ）、１１６は子チップ１１５に集積された内部回路、１１７〜１２０は内部回路１１６と親チップ１０１上の内部回路１０２との間の信号の受け渡しをするためのチップ間接続端子、１２１〜１２４はチップ間接続端子１１７〜１２０に接続されたダイオード、１２５〜１２８は親チップ１０１上の内部回路１０２と子チップ１１５上の内部回路１１６との間の信号の受け渡しをするためのチップ間接続端子、１２９〜１３２はチップ間接続端子１２５〜１２８に接続されたダイオード、１３３〜１３６はチップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８を接続するワイヤである。１３７と１３８は導通試験用端子、１５０はスイッチ制御端子であり、ワイヤ１３３〜１３６を一括で導通試験する際に使用する。１３９はチップ間接続端子１１７〜１１８の間に直列に接続されたスイッチ素子、１４０はチップ間接続端子１２６〜１２７の間に直列に接続されたスイッチ素子、１４１はチップ間接続端子１１９〜１２０の間に直列に接続されたスイッチ素子であり、導通試験用端子１５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。
【００５７】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。導通試験用端子１３７およびスイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、導通試験用端子１３８に接地電位（ＶＳＳ）を印加すると、スイッチ素子１３９〜１４１が導通する。ワイヤ１３３〜１３６に故障がない正常状態の場合は、導通試験用端子１３７と導通試験用端子１３８の間には電流が流れるが、もし、１箇所でも親子チップ間のチップ間接続端子に断線故障が発生している場合は、電流が流れなくなるため、複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障を一度の測定で一括で試験することができる。
【００５８】
（参考例２）
図５は本発明の参考例２における半導体装置の構成を示すブロック回路図である。図５において、参考例１の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例１と相違する点は、チップ間接続端子１１７〜１１８の間でスイッチ素子１３９に直列に接続された抵抗素子１４２と、チップ間接続端子１２６〜１２７の間でスイッチ素子１４０に直列に接続された抵抗素子１４３と、チップ間接続端子１１９〜１２０の間でスイッチ素子１４１に直列に接続された抵抗素子１４４とである。
【００５９】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例１の場合と同様であり、導通試験用端子１３７およびスイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、導通試験用端子１３８に接地電位（ＶＳＳ）を印加すると、スイッチ素子１３９〜１４１が導通する。被試験ワイヤ１３３〜１３６に故障がない正常状態の場合は、導通試験用端子１３７と導通試験用端子１３８の間に流れる電流は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子１４２〜１４４の抵抗値の総和）｝となる。しかし、もし、１箇所でも親子チップ間のチップ間接続端子どうしを接続するワイヤに断線故障が発生している場合は、電流が流れなくなるため、複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障を一度の測定で一括で試験することができる。また、もし、隣接するチップ間接続端子間で短絡故障が発生している場合には、短絡故障箇所の両端に接続された抵抗素子が迂回されるため、測定電流値は増大する。この電流値の差異によって隣接するチップ間接続端子の間に短絡故障が発生していることをも一度の測定で一括で試験することができる。
【００６０】
（参考例３）
図６は本発明の参考例３における半導体装置の構成を示すブロック回路図である。図６において、参考例２の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例２と相違する点は、抵抗素子１４２ａ〜１４４ａであり、個々の抵抗値はそれぞれ２倍ずつ重み付けされている。
【００６１】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例２の場合と同様であり、複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障および隣接するチップ間接続端子間の短絡故障を一度の測定で一括で試験することができる。さらに、個々の抵抗素子１４２ａ〜１４４ａはそれぞれ抵抗値に２倍の差があるため、短絡箇所に応じて測定電流値が一定かつユニークな値を示すことになる。これによって、短絡故障箇所をも特定することができる。
【００６２】
なお、複数の抵抗素子の抵抗値の重み付けについては、必ずしも２倍ずつとする必要はなく、ｋを任意の実数として、ｋ倍ずつとしてもよい。さらには、ｋ倍ずつのような定数倍ずつの規則性をもつ重み付けである必要もなく、複数の抵抗素子の抵抗値が互いに相違していればよい。
【００６３】
（実施の形態４）
図７は本発明の実施の形態４（請求項４対応）における半導体装置の構成を示すブロック回路図である。図７において、参考例２の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例２と相違する点は、スイッチ素子１３９ｂ，１４１ｂと抵抗素子１４２ｂ，１４４ｂである。スイッチ素子１３９ｂと抵抗素子１４２ｂとの直列接続体およびスイッチ素子１４１ｂと抵抗素子１４４ｂとの直列接続体はそれぞれ、図５におけるスイッチ素子１３９と抵抗素子１４２との直列接続体、スイッチ素子１４１と抵抗素子１４４との直列接続体の配置位置を子チップ１１５から親チップ１０１に移行したものに相当している。
【００６４】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。導通試験用端子１３７およびスイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、導通試験用端子１３８に接地電位（ＶＳＳ）を印加すると、スイッチ素子１３９〜１４１が導通する。ワイヤ１３３〜１３６に故障がない正常状態の場合は、導通試験用端子１３７と導通試験用端子１３８の間に流れる電流は、｛（ＶＤＤ−ＶＳＳ）／（抵抗素子１４２ａ，１４３，１４４ａの抵抗値の総和）｝となる。しかし、もし、隣接するチップ間接続端子間で短絡故障が発生している場合には、短絡故障箇所の両端に接続された抵抗素子が迂回されるため、測定電流値は増大する。この電流値の差異によって隣接するチップ間接続端子の間に短絡故障が発生していることをも一度の測定で一括で試験することができる。さらに、親チップ１０１の側に集約しているので、子チップ１１５には導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、子チップ１１５としては他社からの入手した半導体チップを利用することができる。
【００６５】
（参考例４）
図８は本発明の参考例４における半導体装置の構成を示すブロック回路図である。図８において、参考例１の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例１と相違する点は、スイッチ制御手段２００とスイッチ素子２０１〜２０４と線路スイッチ素子２０５〜２０８と導通試験用端子１３７ａ，１３８ａである。スイッチ素子２０１〜２０４は、それぞれチップ間接続端子１２５〜１２８と導通試験用端子１３７ａとの間に直列に接続されている。スイッチ制御手段２００は、導通試験時にスイッチ素子２０１〜２０４を１つずつ導通するように制御する。線路スイッチ素子２０５〜２０８は、それぞれチップ間接続端子１２５〜１２８とダイオード１２９〜１３２の間に直列に接続されている。
【００６６】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。あらかじめ、導通試験用端子１３８ａは線路スイッチ素子２０５〜２０８を非導通状態に設定することによりダイオード１２９〜１３２への電流経路を遮断しておく。ワイヤ１３３の導通試験を行う場合、スイッチ制御手段２００はスイッチ２０１のみ導通状態にし、スイッチ２０２〜２０４は非導通状態に制御し、導通試験用端子１３７ａに対して、｛電源電位（ＶＤＤ）＋ダイオード１２１の閾値電圧Ｖｔ｝を超える電位を印加し、同時に導通試験用端子１３７ａに流れる電流を測定する。ここで、ワイヤ１３３に故障がない正常状態の場合は、ダイオード１２１に電源電位（ＶＤＤ）に対する順方向の電流が流れるため、ワイヤ１３３は導通していると判定できる。一方、電流値が０の場合、ワイヤ１３３が断線故障を起こしていることを検出できる。以上の手順を全チップ間接続端子１２５〜１２８について、１端子ずつ実施することで全ワイヤ１３３〜１３６の断線故障を検出することができる。さらに、親チップ１０１の側に集約しているので、子チップ１１５には導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、子チップ１１５としては他社からの入手した半導体チップを利用することができる。
【００６７】
（参考例５）
図９は本発明の参考例５における半導体装置の構成を示すブロック回路図である。図９において、参考例１の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例１と相違する点は、電源電位側スイッチ素子１４５、接地電位側スイッチ素子１４６、抵抗分割用抵抗素子１４７および論理素子１４８である。チップ間接続端子１２５と電源電位（ＶＤＤ）の間に電源電位側スイッチ素子１４５が接続されている。チップ間接続端子１２８と接地電位（ＶＳＳ）の間に接地電位側スイッチ素子１４６と抵抗分割用抵抗素子１４７の直列接続体が接続されている。電源電位側スイッチ素子１４５、接地電位側スイッチ素子１４６は、スイッチ素子１３９〜１４１と同様に、スイッチ制御端子１５０に電源電位（ＶＤＤ）を印加すると導通し、接地電位（ＶＳＳ）を印加すると非導通となる。論理素子１４８は導通試験用端子１３８と接地電位側スイッチ素子１４６の間に介挿されている。論理素子１４８の入力部と電源電位（ＶＤＤ）の間に直列に接続した抵抗素子１４２〜１４４の総合的な抵抗値と、論理素子１４８の入力部と接地電位（ＶＳＳ）の間に直列に接続した抵抗分割用抵抗素子１４７の抵抗値によって分圧された電位が、論理素子１４８の入力閾値レベルよりも低くなるように設定されている。
【００６８】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例１の場合と同様であり、スイッチ制御端子１５０に電源電位（ＶＤＤ）を印加し、スイッチ素子１３９〜１４１，１４５，１４６が導通するため、ワイヤ１３３〜１３６に故障がない正常状態の場合は、前記分圧された電位は論理素子１４８の閾値よりも低いため論理素子１４８は所定の値を出力する。一方、ワイヤ１３５〜１３６の間に短絡故障が発生している場合は、チップ間接続端子１１９〜１２０間に接続された抵抗素子１４４が迂回されるため、前記分圧された電位は論理素子１４８の閾値よりも高くなり、論理素子１４８の出力は前記の正常状態の反転値を出力する。従って、論理素子１４８の出力値によって複数のチップ間接続端子の短絡故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。
【００６９】
（参考例６）
図１０は本発明の参考例６における半導体装置の構成を示すブロック回路図である。図１０において、参考例５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例５と相違する点は、論理素子１４９である。論理素子１４９の入力部と電源電位（ＶＤＤ）の間に直列に接続した抵抗素子１４２〜１４４の総合的な抵抗値と、論理素子１４８の入力部と接地電位（ＶＳＳ）の間に直列に接続した抵抗分割用抵抗素子１４７の抵抗値によって分圧された電位が、論理素子１４８の入力閾値レベルよりも高くなるように設定されている。論理素子１４９の動作の論理は参考例５の場合の論理素子１４８とは逆になっている。
【００７０】
以上のように構成された本参考例の半導体装置の動作を以下に説明する。基本的な動作は参考例５の場合と同様であり、導通試験用端子１３７に電源電位（ＶＤＤ）を印加し、スイッチ素子１３９〜１４１，１４５，１４６が導通するため、ワイヤ１３３〜１３６に故障がない正常状態の場合は、前記分圧された電位は論理素子１４９の閾値よりも高いため論理素子は所定の値を出力する。一方、ワイヤ１３３〜１３６いずれかに断線故障が発生している場合は、前記分圧された電位は論理素子１４９の閾値よりも低くなるため、論理素子１４９の出力は前記の正常状態の反転値を出力する。従って、論理素子１４９の出力値によって複数の被試験チップ間接続端子どうしを接続するワイヤの断線故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。断線故障と短絡故障とが本参考例と参考例５との違いである。
【００７１】
（参考例７）
図１１は本発明の参考例７における半導体装置の構成を示すブロック回路図である。参考例７は、参考例５と参考例６とを合体させたものに相当する。図１１において、参考例５，６の図９、図１０におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９における論理素子１４８と同様の第１の論理素子１４８ａと、図１０における論理素子１４９と同様の第２の論理素子１４９ａを備えている。これによれば、短絡故障と断線故障の両方を検出することができる。
【００７２】
（実施の形態５）
図１２は本発明の実施の形態５（請求項５対応）における半導体装置の構成を示すブロック回路図である。図１２において、参考例５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。参考例５と相違する点は、スイッチ素子１３９ｂ，１４１ｂと抵抗素子１４２ｂ，１４４ｂである。スイッチ素子１３９ｂと抵抗素子１４２ｂとの直列接続体およびスイッチ素子１４１ｂと抵抗素子１４４ｂとの直列接続体はそれぞれ、図９におけるスイッチ素子１３９と抵抗素子１４２との直列接続体、スイッチ素子１４１と抵抗素子１４４との直列接続体の配置位置を子チップ１１５から親チップ１０１に移行したものに相当している。
【００７３】
以上のように構成された本実施の形態の半導体装置の動作を以下に説明する。基本的な動作は参考例５の場合と同様であり、導通試験用端子１３７に電源電位（ＶＤＤ）を印加し、スイッチ素子１３９〜１４１，１４５，１４６が導通するため、ワイヤ１３３〜１３６に故障がない正常状態の場合は、前記分圧された電位は論理素子１４８の閾値よりも低いため論理素子は所定の値を出力する。一方、ワイヤ１３３〜１３５の間に短絡故障が発生している場合は、チップ間接続端子１２６〜１２７間に接続された抵抗素子１４３ｂが迂回されるため、前記分圧された電位は論理素子１４８の閾値よりも高くなるため、論理素子１４８の出力は前記の正常状態の反転値を出力する。従って、論理素子１４８の出力値によって複数のチップ間接続端子の短絡故障を一度の測定で一括で試験することができる。さらに、論理反転で検出しているので、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる。加えて、親チップ１０１の側に集約しているので、子チップ１１５には導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、子チップ１１５としては他社からの入手した半導体チップを利用することができる。
【００７４】
以上で説明した各実施の形態、参考例において、スイッチ素子、あるいはスイッチ素子と抵抗のペアは、Ｎ型またはＰ型またはＮ型及びＰ型のＭＯＳトランジスタによって容易に構成可能である。
【００７５】
【発明の効果】
本発明によれば、従来では１端子ずつ試験していた複数の端子の短絡故障を一括で検出するため、導通試験時間を大幅に短縮でき、試験コストを削減できる効果を得る（請求項１）。
【００７６】
また、本発明によれば、測定電流値がユニークな値となるため、短絡故障箇所をも特定できる効果を得る（請求項２）。
【００７７】
また、本発明によれば、論理素子の出力値反転により、複数の端子の短絡故障を一括で検出するため、導通試験時間を大幅に短縮でき、試験コストを削減できる効果を得る。さらに、電圧レベルの測定のみで試験が実施できるため、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる効果を得る（請求項３）。
【００８１】
また、本発明によれば、チップ間接続端子間の短絡故障を一括で検出できる効果に加えて、第２の半導体チップには導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、他社からの入手に有効である（請求項４）。
【００８４】
また、本発明によれば、チップ間接続端子間の短絡故障を一括で検出する上で、電圧レベルの測定のみで試験が実施できるため、電圧を印加しながら電流を測定するという比較的高級な試験装置が不要となり、試験装置の簡単化が図れる効果を得るとともに、第２の半導体チップには導通試験のためのスイッチ素子や抵抗素子の追加などの設計変更が一切不要となり、他社からの入手に有効である（請求項５）。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック回路図
【図２】本発明の実施の形態２における半導体装置の構成を示すブロック回路図
【図３】本発明の実施の形態３における半導体装置の構成を示すブロック回路図
【図４】本発明の参考例１における半導体装置の構成を示すブロック回路図
【図５】本発明の参考例２における半導体装置の構成を示すブロック回路図
【図６】本発明の参考例３における半導体装置の構成を示すブロック回路図
【図７】本発明の実施の形態４における半導体装置の構成を示すブロック回路図
【図８】本発明の参考例４における半導体装置の構成を示すブロック回路図
【図９】本発明の参考例５における半導体装置の構成を示すブロック回路図
【図１０】本発明の参考例６における半導体装置の構成を示すブロック回路図
【図１１】本発明の参考例７における半導体装置の構成を示すブロック回路図
【図１２】本発明の実施の形態５における半導体装置の構成を示すブロック回路図
【図１３】従来の技術における半導体装置の構成を示すブロック回路図
【図１４】別の従来の技術における半導体装置の構成を示すブロック回路図
【符号の説明】
００１：半導体チップ
００２，１０２，１１６：内部回路
００３〜００８，１０３〜１０８：端子
００９〜０１４，１０９〜１１４，１２１〜１２４，１２９〜１３２：ダイオード
０１５，０１６，１３７，１３７ａ，１３８，１３８ａ：導通試験用端子
０１７〜０２１，１３９〜１４１，１３９ｂ，１４１ｂ，２０１〜２０４：スイッチ素子
０２２〜０２６，１４２〜１４４，１４２ｂ，１４４ｂ：抵抗素子
０２２ａ〜０２６ａ，１４２ａ〜１４４ａ：抵抗値が重み付けされた抵抗素子
０２７，１４５：電源電位側スイッチ素子
０２８，１４６：接地電位側スイッチ素子
０２９：抵抗分割用抵抗素子
０３０，１４８，１４９：論理素子
０５０，１５０：スイッチ制御端子
１０１：親チップ
１１５：子チップ
１１７〜１２０，１２５〜１２８：チップ間接続端子
１３３〜１３６：ワイヤ
１４８ａ：第１の論理素子
１４９ａ：第２の論理素子
２００：スイッチ制御手段
２０５〜２０８：線路スイッチ素子
Claims (6)
- 複数の隣接する端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端および他端にそれぞれ接続された導通試験用端子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子とを備えている半導体装置。
- 請求項１に記載の半導体装置において、さらに、複数の前記直列接続体における複数の前記抵抗素子の個々の抵抗値が重み付けされている半導体装置。
- 複数の隣接する端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端を電源電位に対して接続する電源電位側スイッチ素子と、一連の前記直列接続体のうちの他端を接地電位に対して接続する接地電位側スイッチ素子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子と、前記一連の直列接続体における抵抗素子群に対して抵抗分割のために直列接続した抵抗分割用抵抗素子と、前記一連の直列接続体と前記抵抗分割用抵抗素子との抵抗分割点の電位変動を検出する論理素子と、前記論理素子の出力側に接続された導通試験用端子とを備えている半導体装置。
- １つのパッケージの内部にそれぞれ複数のチップ間接続端子を有する第１の半導体チップと第２の半導体チップが実装され、前記第１の半導体チップ上のチップ間接続端子の各々と前記第２の半導体チップ上のチップ間接続端子の各々とが１つずつワイヤを介して接続された半導体装置であって、
前記第１の半導体チップの側において、複数の隣接する前記チップ間接続端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体の一端および他端にそれぞれ接続された導通試験用端子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子とを備えている半導体装置。 - １つのパッケージの内部にそれぞれ複数のチップ間接続端子を有する第１の半導体チップと第２の半導体チップが実装され、前記第１の半導体チップ上のチップ間接続端子の各々と前記第２の半導体チップ上のチップ間接続端子の各々とが１つずつワイヤを介して接続された半導体装置であって、
前記第１の半導体チップの側において、複数の隣接する前記チップ間接続端子間のそれぞれに介挿されたスイッチ素子と抵抗素子との直列接続体と、一連の前記直列接続体のうちの一端を電源電位に対して接続する電源電位側スイッチ素子と、一連の前記直列接続体のうちの他端を接地電位に対して接続する接地電位側スイッチ素子と、複数の前記スイッチ素子の全体を一括制御するスイッチ制御端子と、前記一連の直列接続体における抵抗素子群に対して抵抗分割のために直列接続した抵抗分割用抵抗素子と、前記一連の直列接続体と前記抵抗分割用抵抗素子との抵抗分割点の電位変動を検出する論理素子と、前記論理素子の出力側に接続された導通試験用端子とを備えている半導体装置。 - 前記スイッチ素子がＮ型またはＰ型またはＮ型及びＰ型のＭＯＳトランジスタで構成されている請求項１から請求項５までのいずれかに記載の半導体装置。
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