JP4056805B2 - 半導体装置、およびその試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の入出力端子を備えた半導体装置の試験に関するものであり、特に、所定数の入出力端子ごとに1つの入出力端子を試験装置に接続して試験を行なう際の、個々の入出力端子の試験に関するものである。
【0002】
【従来の技術】
近年の半導体技術においては、複数の半導体装置をプラスティックパッケージ等の1つのパッケージに実装して高機能LSIとする技術が進展してきている。マイクロプロセッサ等のシステムLSIやメモリLSIなど、異なる種類のLSIを複数組み合わせて1つのパッケージに収納するシステムインパッケージ(System In Package)(以下、SIPを略記する)や、メモリLSI等の同種のLSIを複数組み合わせて1つのパッケージに収納するマルチチップパッケージ(Multi Chip Package)(以下、MCPを略記する)に代表される技術である。
【0003】
SIPやMCPに収納される個々の半導体装置の入出力端子については、SIPやMCPの入出力端子としてパッケージ外部に取り出されるものがある一方、パッケージ内に収納されている半導体装置間で接続されるのみでパッケージ外部に取り出されない端子も存在する。そのため、個々の半導体装置についての動作特性を試験するためには、SIPやMCPに実装される前のベアチップまたはウェハの状態で行なう必要がある。ウェハ状態での試験は、LSIテスタ等によりパッドに探針(プローブ)を接続することにより行なわれる(以下、プロービング試験と称する)。また、プロービング試験に際しては、試験時間の短縮を図るためLSIテスタ等に備えられている信号出力用ドライバ数と信号検出用コンパレータ数との範囲内で、複数の半導体装置を同時に測定する試験方法が採用されることが一般的である。
【0004】
一方、上記のSIPやMCPにおいて実現すべきシステムは、高度化・複雑化されてきており、SIPやMCPで必要とされるデータバス幅は多ビット構成の広いバス幅(以下、多バス構成と称する)が要求されてきており、多バス構成に対応した多数の入出力端子が必要となってきている。例えば、メモリLSIについて例示すると、従来の16ビット幅、32ビット幅から、64ビット幅、128ビット幅、またはそれ以上の多バス構成が必要とされており、64端子、128端子といった多数の入出力端子が必要となっている。
【0005】
こうした多バス構成に対応する多数の入出力端子を有する半導体装置についてプロービング試験を行なう場合には、半導体装置に微細なピッチで存在する全てのパッドにプローブを接続することが基本となる。この方法では、LSIテスタ等に備えられているドライバとコンパレータとのうち、1つの半導体装置に割り当てるべき数が多くなり同時測定数は制限される。
【0006】
そこで、同時測定数を維持しながら多数の入出力端子を有する半導体装置のプロービング試験を行なう方法として、特開平10−3800号公報や特開平11−16391号公報などの入出力端子圧縮試験なるものが考案されている。入出力端子圧縮試験では、所定数の入出力端子について、端子ごとの信号の入出力に代えて代表となる1端子(プローブ端子)へのプローブによる信号の入出力を行なう。内部への信号経路はプローブ端子とその他の端子(非プローブ端子)とで共通となっており、プローブ端子からの信号の入出力により、所定数の入出力端子に対応する内部回路の全てに共通に信号が入力されると共に、各端子への信号出力に対して論理判定を行なった上で判定結果がプローブ端子に出力され、所定数の入出力端子に対する各種の機能検査であるAC試験が行なわれる。1つの半導体装置のプロービング試験に必要となる入出力端子へのプローブ数を、1/(所定数)に減らすこととなり同時測定数が確保される。
【0007】
【発明が解決しようとする課題】
しかしながら、従来技術のうち基本的なプロービング試験である、全てのパッドに接続すべきプローブを備える方法では、多バス化した近年の半導体装置に対しては、微細化されたパッド間隔に見合った間隔でプローブを実装することが不可能な場合がある。半導体装置のパッド間隔がプローブの実装間隔の限界で制限されてしまうおそれがあり問題である。
【0008】
また、多バス化された半導体装置のすべてのパッドにプローブを接続できる場合でも、1つの半導体装置に対してプローブを介して信号の入出力を行なうドライバやコンパレータが多数必要となり、テスタ等におけるプロービング試験での同時測定数が減少して試験のスループットが悪化してしまう。試験時間や試験コストの増加を招来するおそれがあり問題である。
【0009】
更に、従来技術のうち入出力圧縮試験技術によりプロービング試験を行なう方法においては、所定数の入出力端子を共通化して代表となる1つの端子に対してのみプローブを接続するため、プローブが接続されない入出力端子については電気的な信号の入出力が直接には行われず、入出力リーク電流の計測(以下、リーク電流試験と称する)や、断線の有無の検査(以下、オープン試験と称す)等の試験を行なうことができないおそれがあり問題である。
【0010】
本発明は前記従来技術の問題点を解消するためになされたものであり、多バス化された半導体装置のプロービング試験において、前述の入出力端子圧縮試験技術を利用することにより試験における同時測定数を確保しながら、各端子のリーク電流試験やオープン試験といった試験をも可能とする半導体装置、およびその試験方法を提供することを主たる目的とする。
【0011】
【課題を解決するための手段】
前記目的を達成するために、請求項1に係る半導体装置は、入出力端子のうち、試験用プローブが着針されるプローブ端子と、着針されない非プローブ端子とを共通端子群として、プローブ端子を介して試験信号を入出力する試験に対応しており、プローブ端子と非プローブ端子との間に備えられるスイッチ部が試験の際に、プローブ端子と非プローブ端子とが電気的に接続されるように活性化されるスイッチ制御信号により活性化されることを特徴とする。
【0012】
請求項1の半導体装置では、試験での共通端子群を構成する、プローブ端子と非プローブ端子との間に備えられるスイッチ部が、試験時のスイッチ制御信号により活性化されて導通し、プローブ端子と非プローブ端子とを電気的に接続する。
【0013】
また、請求項2に係る半導体装置は、請求項1に記載の半導体装置において、スイッチ部は、共通端子群のうち隣接する端子間に備えられることを特徴とする。
【0014】
請求項2に係る半導体装置では、スイッチ部の活性化により、共通端子群のうち隣接する端子間は、直接に電気的に接続される。
【0015】
また、請求項3に係る半導体装置は、請求項1に記載の半導体装置において、共通線を備え、スイッチ部は、共通端子群を構成する各端子と共通線との間に備えられることを特徴とする。
【0016】
請求項3に係る半導体装置では、スイッチ部の活性化により、共通端子群を構成する各端子は、共通線を介して電気的に接続される。
【0017】
また、請求項6に係る半導体装置の試験方法は、請求項1乃至3の少なくとも何れか1項に記載の半導体装置についての試験方法であって、共通端子群の各端子と半導体装置の内部との信号経路を非活性化し、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化した上で、プローブ端子を介するリーク電流を測定することを特徴とする。
【0018】
請求項6に係る半導体装置の試験方法では、共通端子群の各端子と半導体装置の内部との信号経路を非活性化して電気的に切り離した上で、スイッチ部を活性化してプローブ端子と非プローブ端子のうちの被測定端子とを電気的に接続して、電気的に接続されたプローブ端子と被測定端子との総和のリーク電流をプローブ端子から測定する。
【0019】
これにより、入出力端子圧縮試験における共通端子群の端子間をスイッチ部で導通することができるので、プローブ端子を介して非プローブ端子におけるリーク電流の測定を行なうことが可能となり、AC試験に有効な入出力端子圧縮試験に対応してプローブが接続される端子がプローブ端子に限定される場合にも、プローブ端子と非プローブ端子とを含めた各端子のリーク電流を測定する試験を行なうことができる。
【0020】
スイッチ部を隣接する端子間に備える場合には、(端子数−1)のスイッチ部を備えれば共通端子群の全端子を電気的に接続することができる。プローブ端子から隣接する非プローブ端子を順次追加接続することができ、追加接続される非プローブ端子ごとにリーク電流を測定することができる。
【0021】
スイッチ部を端子と共通線との間に備える場合には、(端子数)のスイッチ部を備えれば共通端子群の全端子を電気的に接続することができる。導通するスイッチ部を適宜に選択してやれば、プローブ端子と非プローブ端子との適宜な組み合わせでリーク電流を測定することができる。プローブ端子は常に測定されるので、プローブ端子にはスイッチ部を備えず共通線と直結する構成とすることもできる。この場合に必要となるスイッチ部の数は、(端子数−1)である。
【0022】
多バス化に伴い、半導体装置におけるパッド間隔の配置限界がプロービング試験でのプローブの実装間隔の限界により制限されてしまうといった課題や、プロービング試験においてプローブ数の増大により同時測定数が制限されてしまうといった課題の回避するために、AC試験において有効である入出力端子圧縮試験機能を使用しながら、リーク電流の測定という試験をも同時に行なうことができる。
【0023】
また、請求項4に係る半導体装置は、請求項1乃至3の少なくとも何れか1項に記載の半導体装置において、共通端子群の各端子は、入出力バッファを備え、入出力バッファは、試験の際に活性化されるバッファ制御信号により非活性化されることを特徴とする。
【0024】
請求項4に係る半導体装置では、共通端子群の各端子に備えられる入出力バッファは、試験の際に活性化されるバッファ制御信号により非活性化されて、各端子から電気的に切り離される。
【0025】
また、請求項7に係る半導体装置の試験方法は、請求項4に記載の半導体装置についての試験方法であって、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化し、被測定端子の入出力バッファを活性化すると共に、入出力端子圧縮試験の状態を解除した上で、プローブ端子より信号入力を行なう信号入力ステップと、プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする。
【0026】
請求項7に係る半導体装置の試験方法では、スイッチ部を活性化してプローブ端子と非プローブ端子のうちの被測定端子とを電気的に接続し、被測定端子の入出力バッファを活性化し信号入力が可能な状態として、入出力端子圧縮試験の状態を解除しておく。信号入力ステップにより、プローブ端子からスイッチ部を介して被測定端子へ信号入力を行ない、その後、被測定端子の入出力バッファにおいて信号出力が可能な状態として、信号出力ステップにより、被測定端子からスイッチ部を介してプローブ端子へ信号出力を行なう。
【0027】
また、請求項8に係る半導体装置の試験方法は、請求項7に記載の半導体装置の試験方法において、入出力バッファの活性化は、信号入力ステップの際の、被測定端子の入力バッファ部の活性ステップと、信号出力ステップの際の、被測定端子の出力バッファ部の活性ステップとを有することを特徴とする。
【0028】
請求項8に係る半導体装置の試験方法では、被測定端子から信号を入力する際に、入出力バッファにおける入力バッファ部が活性化され、信号を出力する際に、入出力バッファにおける出力バッファ部が活性化される。
【0029】
これにより、スイッチ部を介する、プローブ端子と非プローブ端子のうちの被測定端子との間の信号経路が必要に応じて確立し、被測定端子の入出力バッファにおける信号入出力動作の検出が可能となるので、プローブ端子を介して、被測定端子と入出力バッファの入力信号経路および出力信号経路との間の断線の検査が可能となる。AC試験に有効な入出力端子圧縮試験機能においてプローブが接続される端子がプローブ端子に限定される場合にも、プローブ端子と非プローブ端子とを含めた各端子のオープン試験である試験を行なうことができる。
【0030】
スイッチ部を隣接する端子間に備える場合には、被測定端子の入出力バッファを選択的に活性化することにより、各端子のオープン試験を行なうことができる。
【0031】
スイッチ部を端子と共通線との間に備える場合には、被測定端子の入出力バッファを選択的に活性化することの他、被測定端子と共通線との間のスイッチ部を選択的に活性化することにより、各端子のオープン試験を行なうことができる。
【0032】
また、請求項9に係る半導体装置の試験方法は、請求項4に記載の半導体装置についての試験方法であって、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化すると共に、被測定端子の入出力バッファを非活性化した上で、入出力端子圧縮試験の状態で、プローブ端子より信号入力を行なう圧縮信号入力ステップと、被測定端子の出力バッファ部を活性化すると共に、入出力端子圧縮試験の状態を解除する出力準備ステップと、プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする。
【0033】
また、請求項10に係る半導体装置の試験方法は、請求項4に記載の半導体装置についての試験方法であって、入出力端子圧縮試験の状態で、プローブ端子より信号入力を行なう圧縮信号入力ステップと、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化し、被測定端子の出力バッファ部を活性化すると共に、入出力端子圧縮試験の状態を解除する出力準備ステップと、プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする。
【0034】
請求項9または10に係る半導体装置の試験方法では、入出力端子圧縮試験機能により信号を入力した後、入出力端子圧縮試験機能を解除して共通端子群の各端子へ信号を出力する。被測定端子に出力された信号は、スイッチ部を介してプローブ端子に伝播して出力される。この際、スイッチ部の活性化のタイミングは、信号入力の前後の何れでも可能である。ここで、信号入力前に活性化する場合には入出力バッファを非活性化しておく必要がある。
【0035】
これにより、被測定端子からスイッチ部を介してプローブ端子に到る信号経路が必要に応じて確立し、被測定端子の入出力バッファにおける信号出力動作の検出が可能となるので、プローブ端子を介して、被測定端子と入出力バッファの出力信号経路との間の断線の検査が可能となる。AC試験に有効な入出力端子圧縮試験機能においてプローブが接続される端子がプローブ端子に限定される場合にも、プローブ端子と非プローブ端子とを含めた各端子のオープン試験である試験を行なうことができる。
【0036】
この場合も、スイッチ部を隣接する端子間に備える場合には、被測定端子の入出力バッファを選択的に活性化することにより、スイッチ部を端子と共通線との間に備える場合には、被測定端子の入出力バッファを選択的に活性化することの他、被測定端子と共通線との間のスイッチ部を選択的に活性化することにより、各端子のオープン試験を行なうことができる。
【0037】
また、請求項5に係る半導体装置は、請求項1に記載の半導体装置において、2以上の共通端子群を備え、隣接する入出力端子は、異なる共通端子群に属することを特徴とする。
【0038】
これにより、隣接する入出力端子間のリーク電流の測定に際して、端子間の電圧バイアスの方向や電圧差を適宜に設定してリーク電流の測定を行なうことができる。ダイオード特性等の方向性を有するリーク電流経路に対しても効率よく測定を行なうことができる。
【0039】
【発明の実施の形態】
以下、本発明の半導体装置、およびその試験方法について具体化した実施形態を図1乃至図13に基づき図面を参照しつつ詳細に説明する。
【0040】
図1に示す第1実施形態の回路ブロック図は、入出力端子圧縮試験が行なわれる際の共通端子群として入出力端子P0乃至P4部分を拡大した回路ブロックである。テスタTSからのプローブPr0は入出力端子P0に接続されており、入出力端子P0がプローブ端子となっている。従って、入出力端子P1乃至P4は、テスタTSからのプローブが接続されない非プローブ端子となっている。ここでは、非プローブ端子として端子P1乃至P4の4つの端子を示しているが、非プローブ端子の数が4つに限定されないことは言うまでもない。各端子P0乃至P4には、半導体装置SD内部との信号の入出力用として、図1の入力バッファ構成に示すように、入力された信号をMOSトランジスタのゲート端子で受ける回路構成を備える入力バッファI0乃至I4と、図1の出力バッファ構成に示すように、ソースドライブ用のPMOSトランジスタとシンクドライブ用のNMOSトランジスタを備える出力バッファO0乃至O4が備えられている。各入出力端子P0乃至P4と共通線L0との間には、スイッチ部SW0乃至SW4が備えられている。
入出力端子Pnからの信号線は、第1メタル層と第2メタル層とのコンタクトN12、N13を介して第1メタル層や第2メタル層により入力バッファIn、および出力バッファOnに接続されている。また、メタル層とポリシリコン層とのコンタクトN14は、入出力端子Pnからのメタル層の信号線と入力バッファI0乃至I4のポリシリコン層の入力端子とを接続する。更に、出力バッファOnのPMOS/NMOSトランジスタのソース端子と電源電圧VDD/基準電圧VSSとの間、ドレイン端子間から入出力端子Pnに向かう接続点は、各々、メタル層と拡散層とのコンタクトN15/N16、N11により接続されている。
【0041】
また、各出力バッファO0乃至O4には、DC試験時のバッファ制御用の制御信号Tが入力されており、出力バッファの活性・非活性の制御を行なっている。ここで、入力バッファI0乃至I4として、図1の入力バッファ構成に示すように、入力された信号をMOSトランジスタのゲート端子で受ける回路構成であれば、各端子P0乃至P4と入力バッファI0乃至I4との間の電流経路は形成されないため、入力バッファの活性・非活性の制御を行なう制御信号は不要となる。但し、端子との間で電流経路が形成される回路構成の入力バッファの場合には、入力バッファの活性・非活性の制御を行なうバッファ制御用の制御信号が必要となる。入力バッファの制御信号としては、入出力バッファを介しての信号の入出力を伴わないリーク電流の測定の場合には、制御信号Tと共用することができる。信号の入出力を伴うオープン試験の場合には、制御信号Tとは異なる制御信号であることが好ましい。
【0042】
尚、図1では、全ての出力バッファO0乃至O4について共通の制御信号Tで制御する場合を例示しているが、入出力端子ごとに個別に試験を行なう場合等を考慮して、出力バッファごとに異なる制御信号とすることも考えられる。入力バッファを制御信号で制御する場合も同様である。
【0043】
また、スイッチ部SW0乃至SW4の制御信号についても図示されていないが、後述するように、共通端子群ごとに共通に制御する構成としてスイッチ部SW0乃至SW4について1つの制御信号とすることもできる。逆に、非プローブ端子P1乃至P4を個別に被測定端子とし、プローブ端子P0に接続する構成としてスイッチ部SW0乃至SW4ごとに異なる制御信号とすることもできる。前者は主にリーク電流試験に対して有効な制御であり、後者は主にオープン試験において有効な制御である。
【0044】
図1の回路構成に基づいたリーク電流の測定フローを、図2乃至図4に示す。図2は、基本的な測定フロー示している。ステップ(以下、Sと略記する)11で共通端子群に属するプローブ端子P0と非プローブ端子P1乃至P4のうちの被測定端子との入力バッファおよび出力バッファを非活性化する。被測定端子の電流リークの測定に際して入力バッファおよび出力バッファを介した電流経路を遮断するためである。入力バッファとして、信号入力がMOSトランジスタのゲート端子に入力される場合等、端子からの電流経路が形成されない回路構成である場合には非活性化の処理を行なう必要がないことはいうまでもない。ここで、図1の回路ブロックでは、各端子P0乃至P4と共通線L0との間にスイッチ部SW0乃至SW4が備えられる構成であるので、導通するスイッチ部の組み合わせに対応して非プローブ端子P1乃至P4のうちから任意の組み合わせで被測定端子を選択することができる。
【0045】
次に、プローブ端子P0に対応するスイッチ部SW0と、被測定端子として選択すべき非プローブ端子に対応するスイッチ部とを導通して、プローブ端子と選択された被測定端子とを接続する(S12)。この状態で、プローブPr0を介してテスタTSによるリーク電流の測定を行なう(S13)。スイッチ部により接続された、プローブ端子P0と被測定端子とを含んだリーク電流の測定を行なうことができる。詳細には、コンタクト形成工程等の各コンタクトN11乃至N14の製造工程における欠陥のチェックを行うことができる。
【0046】
この場合、プローブ端子P0におけるリーク電流は常に測定されることとなる。プローブ端子P0のリーク電流は全てのスイッチ部を非導通にして測定することにより測定することができる。また、被測定端子のリーク電流を測定する場合には、対応する端子のスイッチ部の開閉前後のリーク電流を比較することにより行なうことができる。ここで、スイッチ部SW0は常時導通されて試験が行なわれる。図1のスイッチ部SW0に代えて、プローブ端子P0と共通線L0とを直接接続する構成とすることもできる。
【0047】
半導体装置SDの出荷検査等におけるDC試験時には、共通端子群P0乃至P4の全てを接続した上で測定してやれば、リーク電流における不具合品を1回のリーク電流の測定によりスクリーニングすることができ、試験時間の短縮を図ることができる。
【0048】
リーク電流試験の第1変形例の測定フローを図3に示す。図2の場合と同様に共通端子群に属するプローブ端子P0と非プローブ端子P1乃至P4のうちの被測定端子との入力バッファおよび出力バッファを非活性化する(S21)。次に、非プローブ端子P1乃至P4のDC試験時に常時導通すべきスイッチ部SW0を導通する(S22)。ここで、スイッチ部SW0に代えてスイッチ部SW0の端子間を直接接続する構成とすれば(S22)は不要である。
【0049】
(S22)あるいは(S21)の後、リーク電流の測定を行なう(S23)。(S23)における最初の測定はプローブ端子P0についてのリーク電流の測定となる。次に、被測定端子に対応するスイッチ部の選択が終了したか否かの判定を行なう(S24)。終了していれば(S24:YES)測定フローは終了する。終了していなければ(S24:NO)、(S23)において測定した非プローブ端子P1乃至P4のうちの被測定端子に対応して導通しているスイッチ部を非導通化して(S25)、次に測定対象となる非プローブ端子P1乃至P4のうちの被測定端子に対応するスイッチ部を導通する(S26)。スイッチ部を切り替えた後(S23)に戻りリーク電流の測定が繰り返される。
【0050】
図3の第1変形例は、非プローブ端子P1乃至P4に対応するスイッチ部SW1乃至SW4から1つのスイッチ部を順次導通することにより、1つの被測定端子を順次選択する測定フローである。リーク電流の測定時、被測定端子として接続される非プローブ端子は何れか1端子であり、同時に2以上の非プローブ端子が接続されることはなく、複数のスイッチ部の排他接続が行なわれる。全てのスイッチ部SW0乃至SW4を非導通にしてプローブ端子P0についてのリーク電流を測定する場合も含め、端子ごとのリーク電流の測定を確実に行なうことができる。
【0051】
リーク電流試験の第2変形例の測定フローを図4に示す。図2および図3の場合と同様に共通端子群に属するプローブ端子P0と非プローブ端子P1乃至P4のうちの被測定端子との入力バッファおよび出力バッファを非活性化する(S31)。次に、非プローブ端子P1乃至P4のDC試験時に常時導通すべきスイッチ部SW0を導通する(S32)。ここで、スイッチ部SW0に代えてスイッチ部SW0の端子間を直接接続する構成とすれば(S32)は不要である。
【0052】
(S32)あるいは(S31)の後、リーク電流の測定を行なう(S33)。(S33)における最初の測定はプローブ端子P0についてのリーク電流の測定となる。次に、被測定端子に対応するスイッチ部の選択が終了したか否かの判定を行なう(S34)。ここまでの測定フローは図3の第1変形例の場合と同様である。終了していれば(S34:YES)測定フローは終了する。終了していなければ(S34:NO)、次に測定対象となる非プローブ端子P1乃至P4のうちの被測定端子に対応するスイッチ部を導通する(S35)。第1変形例の場合とは異なり、前の(S33)における被測定端子に対応するスイッチ部は導通状態を維持するため、新たな被測定端子として選択された非プローブ端子が追加して接続されることとなる。(S33)に戻りリーク電流の測定が繰り返される。
【0053】
図4の第2変形例は、非プローブ端子P1乃至P4に対応するスイッチ部SW1乃至SW4が順次追加接続されることにより、順次新たな被測定端子を追加選択する測定フローである。リーク電流の測定時、接続される非プローブ端子は測定ごとに増加する多重接続が行なわれる。測定ごとのリーク電流の差を算出することにより端子ごとのリーク電流の測定を行なうことができる。図3の場合に比してスイッチ部の非導通制御のない分、簡易な制御により端子ごとのリーク電流を測定することができる。尚、プローブ端子P0についてのリーク電流の測定は、図3の場合と同様に全てのスイッチ部SW0乃至SW4を非導通にして行なう。
【0054】
尚、図1の第1実施形態では、各端子P0乃至P4と共通線L0との間にスイッチ部SW0乃至SW4を備える場合を示したが、共通線L0を備えず端子P0乃至P4間をスイッチ部で直接に接続する構成の場合にも第2変形例と同様に、各端子の多重接続によるリーク電流の測定フローを適用することができる。
【0055】
リーク電流試験の第3変形例を示す回路ブロックを図5に示す。図1の場合における1組の共通端子群P0乃至P4に代えて、共通端子群(E)(端子P0、P2、P4)と共通端子群(O)(端子P1、P3)という2組の共通端子群を備えており、隣接する端子は互いに異なる共通端子群に属する構成である。共通端子群(E)のプローブ端子が端子P0であり、共通端子群(O)のプローブ端子が端子P1であり、各々プローブPr0、Pr1によりテスタTSに接続されている。また共通端子群(E)、(O)は各々異なる共通線L0e、L0oを備えている。共通線L0eには、プローブ端子P0と非プローブ端子P2、P4とが制御信号Teにより制御されるスイッチ部を介して接続されている。共通線L0oには、プローブ端子P1と非プローブ端子P3とが制御信号Toにより制御されるスイッチ部を介して接続されている。尚、各端子には入出力バッファIO0乃至IO4が接続されている。
【0056】
隣接する端子は異なる共通端子群(E)、(O)に属するため、共通端子群(E)、(O)ごとに異なる電圧バイアスを印加することにより隣接端子間のリーク電流を測定することができる。この場合、電圧バイアスの方向および大きさは、テスタTSにより適宜に選択することができるため、隣接する端子間におけるリーク電流の経路について、ダイオード特性のようにリーク電流経路の抵抗値についての方向依存性を有している場合や、リーク電流経路における抵抗値が印加電圧に対して非線形の特性を有している場合等においても、簡易且つ迅速に測定することができる。尚、各々の共通端子群(E)、(O)については、図1乃至図4に説明した場合と同様の作用・効果を奏することは言うまでもない。
【0057】
リーク電流試験の第4変形例を示す回路ブロックを図6に示す。第3変形例(図5)において、各端子が共通線L0e、L0oを介して接続される構成に代えて、各端子間にスイッチ部を備え、端子間が直接に接続される構成である。具体的には、スイッチ部SWe1、SWe2を介して端子P0、P2、P4がグループ化されて共通端子群(E)を構成し、スイッチ部SWo1、SWo2を介して端子P1、P3がグループ化されて共通端子群(E)を構成している。
【0058】
隣接する端子間のリーク電流の測定については、第3変形例(図5)の場合と同様の作用・効果を奏する。また、各々の共通端子群(E)、(O)については、図1、図2、および図4に説明した場合と同様の作用・効果を奏する。
【0059】
図7に示す第2実施形態の回路ブロック図は、入出力端子圧縮試験が行なわれる際の共通端子群として入出力端子P0乃至P2を備える場合の回路ブロックである。テスタTSにプローブPr0で接続されるプローブ端子P0に加えて、テスタTSには接続されない非プローブ端子P1、P2に対してもオープン試験を行なうことができる構成である。
【0060】
入出力端子P0乃至P2、各入出力端子P0乃至P2に対応する入力バッファI0乃至I2および出力バッファO0乃至O2、および共通線L0との間に備えられているスイッチ部については、第1実施形態(図1)の場合と同様である。但し、図2では、共通線L0はプローブ端子P0に直結される場合を示している。入出力端子P0乃至P2において入出力される信号は、メモリセルアレイまたはデータバス等の信号の保持機能を有する信号保持部STまで入出力される。入力バッファI0乃至I2および出力バッファO0乃至O2は、各々、制御信号C0乃至C2で活性化制御される。また、各非プローブ端子P1、P2と共通線L0とを接続するスイッチ部は、各制御信号T1、T2で導通制御される。
【0061】
入力信号のうちプローブ端子P0に入力される信号は、入力バッファI0を介して直接に信号保持部STに伝播される他、各非プローブ端子P1、P2の入力選択回路IS1、IS2に入力されている。更に入力選択回路IS1、IS2には、非プローブ端子P1、P2の入力バッファI1、I2を介して入力される信号も入力されている。
【0062】
信号保持部STから出力される信号は、非プローブ端子P1、P2に向けては、その出力バッファO1、O2に直接に伝播されると共に、プローブ端子P0に向けては、出力選択回路OSに入力される。更に出力選択回路OSには、プローブ端子P0および非プローブ端子P1、P2に出力される各信号が入力される比較回路CMの出力信号が入力される。
【0063】
入力選択回路IS1、IS2、出力選択回路OSには、その各々に入力される2つの信号の何れか一方を選択する選択信号SELが入力されており、通常の入出力動作時と入出力端子圧縮試験時とにおいて、伝播する信号を切り替える働きをする。また、比較回路CMは、入出力端子圧縮試験時に各端子P0乃至P2に対応する出力信号の一致判定を行なう回路である。一致した判定結果が出力信号として出力され、出力選択回路OSを介してプローブ端子P0からテスタTSに伝播される。入力選択回路IS1、IS2、出力選択回路OS、および比較回路CMにより入出力端子圧縮試験機能を実現することができる。
ここで、入力選択回路IS1、IS2により、入力バッファI0のデータを反転して信号保持部STに出力することもできる。この場合、比較回路CMには、その反転データが入力されることとなる。
【0064】
図7の回路構成に基づいたオープン試験の動作フローを、図8、9に示す。図8、9の動作フローにおける信号の入出力経路については図7にも合わせて示す。
【0065】
図8は第1変形例である。先ず、プローブ端子P0と非プローブ端子P1、P2のうち被測定端子(図7では端子P1)とを接続する(S41)。具体的には、制御信号T1を活性化して非プローブ端子P1に対応するスイッチ部を導通する。次に、被測定端子P1の入力バッファI1を制御信号C1により非活性化しておく(S42)。これは、入出力端子圧縮試験機能を利用した信号入力に対応して不要な信号伝播の経路を遮断するための手続きである。
【0066】
以上の事前準備の後、入出力端子圧縮試験機能を利用した信号入力を行なう(S43)。この場合の信号経路<5>(図7中の丸付き数字の5を示す)を図7に示す。プローブ端子P0に入力された信号は、入力バッファI0を介して、信号保持部STのうちの端子P0対応部分に直接に入力されて保持されると共に、入力選択回路IS1、IS2により選択されて信号保持部STのうちの端子P1、P2対応部分に入力されて保持される。データ入力の後、被測定端子P1の出力バッファO1を活性化する(S44)。具体的には、制御信号C1を選択して出力バッファO1を活性化する。この時、制御信号C0、C2は選択されないので出力バッファO0、O2は非活性状態を維持する。
【0067】
この状態で通常の信号出力動作を行なう(S45)。この場合の信号経路<7>(図7中の丸付き数字の7を示す)を図7に示す。通常の信号出力動作であるため、信号保持部STの各対応部分から端子P0乃至P2に向けて信号が出力されるが、非活性化制御されている出力バッファO0、O2のため、端子P0、P2には信号が伝播することはない。これに対して、出力バッファO1は活性化制御されているので、被測定端子P1に信号が出力される。ここで、(S41)により被測定端子P1とプローブ端子P0との間のスイッチ部は導通しているので、端子P1に出力された信号は、プローブ端子P0およびプローブPr0を介してテスタTSに送られて出力信号の判定が行われる(S46)。
【0068】
これにより、出力バッファO1の回路動作や、信号保持部STから出力バッファO1、更に非プローブ端子P1に到る配線経路についての良否判定を行なうことができる。
【0069】
また、図8の動作フローにおいては、信号入力の手続き(S43)において入出力端子圧縮試験機能を利用するので、全ての非プローブ端子P1、P2に対して一括して信号入力を行なうことができる。
【0070】
これにより、オープン試験の開始時に一括して信号入力を行なうことができ、その後の手続きである信号保持部STからの信号出力手続き(S45)においては、非プローブ端子P1、P2から順次被測定端子を選択しながら信号出力を行なうことができる。一括した信号入力手続き(S43)により、DC試験であるオープン試験における試験時間の短縮を図ることができる。
【0071】
更に、入力選択回路IS1、IS2には、入力される原信号の論理反転を行なう論理反転機能を備える構成とすることもできる。被測定端子として順次選択される非プローブ端子P1、P2に対応する入力選択回路IS1、IS2ごとに、論理反転機能の活性・非活性を交互に設定してやれば、入出力端子圧縮試験機能により同一論理レベルとして入力された信号が、非プローブ端子P1、P2ごとに相互に論理反転された状態で信号保持部STに保持される。従って、信号出力の手続き(S45)において順次選択される被測定端子ごとに、出力される信号の論理レベルが反転されるので、各端子P1、P2からテスタTSに到る配線容量等の寄生容量負荷が大きな場合にも、テスタTSにおいて迅速な信号検出が可能となる。
【0072】
尚、第1変形例(図8)については、プローブ端子P0と被測定端子P1との接続の手続き(S41)が信号入力の手続き(S43)に先立って行なわれる場合を示したが、(S41)の手続きについては信号出力の手続き(S45)の開始前に行なわれればよく、(S43)と(S44)との間や(S44)と(S45)との間に行なう構成とすることもできる。また、被測定端子P1の入力バッファI1の非活性化手続き(S42)を備える場合を示したが、入出力端子圧縮試験機能による信号入力に際しては、入力選択回路IS1により入力すべき信号の伝播経路が選択されるので、(S42)による手続きを省略することもできる。
【0073】
図9は第2変形例である。第1変形例(図8)における、入出力端子圧縮試験機能を利用した信号入力の手続き(S43)に代えて、通常の信号入力動作を行なう(S51)。また、信号入力に先立つ、被測定端子P1の入力バッファI1の非活性化手続き(S42)は不要である。すなわち、被測定端子P1の入力バッファI1については活性化されていることが必要である。
【0074】
通常の信号入力動作により図7の信号経路<6>(図7中の丸付き数字の6を示す)に従って信号の入力が行われる。プローブ端子P0に入力された信号は、入力バッファI0を介して、信号保持部STのうちの端子P0対応部分に直接に入力されて保持されると共に、制御信号T1により導通状態にあるスイッチ部を介して被測定端子P1から入力バッファI1および入力選択回路IS1を経て信号保持部STのうちの端子P1対応部分に入力されて保持される。この場合、被測定端子として選択されていない非プローブ端子P2については、端子P2に残留している電圧レベルが信号保持部STに入力されるという不要動作を防止するため、制御信号C2により入力バッファI2を非活性化しておくことが好ましい。但し、被測定端子P1のオープン試験に影響しない場合には、この不要動作を停止させない構成とすることも可能である。
【0075】
これにより、入力バッファI1および出力バッファO1の回路動作や、非プローブ端子P1から入力バッファI1、更に信号保持部STに到る配線経路、および信号保持部STから出力バッファO1、更に非プローブ端子P1に到る配線経路についての良否判定を行なうことができる。
【0076】
また、図9の動作フローにおいては、被測定端子として非プローブ端子P1が設定され、信号入力の手続き(S51)において信号保持部STのうちの端子P1対応部分に信号が入力される場合を説明した。この場合は、被測定端子を変更するごとに図9の動作フローを最初から実行することにより、設定された被測定端子についてのオープン試験を行なうことができる。
【0077】
しかしながら、第2変形例(図9)は上記の動作フローに限定されるものではなく、信号入力の手続き(S51)について、図8の入出力端子圧縮試験機能における信号入力(S43)の場合と同様に、非プローブ端子P1、P2のうち測定すべき端子の全てに一括して信号入力を行なう構成とすることも可能である。この場合、(S41)については全ての被測定端子をプローブ端子P0と接続するようにスイッチ部を導通する設定とする。
【0078】
これにより、オープン試験の開始時に一括して信号入力を行なうことができ、その後の手続きである信号保持部STからの信号出力手続き(S45)においては、非プローブ端子P1、P2のうちから順次被測定端子を選択しながら、信号出力を行なうことができる。一括した信号入力手続き(S51)により、DC試験であるオープン試験における試験時間の短縮を図ることができる。
【0079】
ここで、第2実施形態における信号保持部ST(図7、参照)については、メモリセルアレイである他、データバスやその経路上に備えられているラッチ回路等の信号の保持機能を備えた回路構成部分であればよい。メモリセルにまで信号を入力しない構成とすることにより、AC試験の結果に応じて検出された不良メモリセルが冗長構成に置き換えられる前の段階で実施される場合のあるDC試験において、入力され保持されている信号を確実に出力することができる。DC試験において、不良メモリセルに起因する誤信号が出力されることを排除する追加の手続きは不要となり、簡易且つ確実にDC試験におけるオープン試験を実施することができる。
【0080】
また、第2実施形態についても、第1実施形態の第3変形例(図5)に示すグループ化や、第4変形例(図6)に示すような隣接する端子間を接続するスイッチ部の配置等を行なうことができ、同様な作用・効果を奏することは言うまでもない。
【0081】
図10に示す第3実施形態の回路ブロック図は、隣接する入出力端子Pk、Pk+1と共通線L0との間に備えられるスイッチ部SWおよびその周辺の回路構成についての回路ブロック図である。半導体装置では、端子Pk、Pk+1からの静電気ストレスによる内部の入出力バッファIOk、IOk+1の破壊を防止するため、端子Pk、Pk+1と入出力バッファIOk、IOk+1との間に静電破壊保護回路ESD1が備えられることが一般的である。
【0082】
これに対して、端子Pk、Pk+1間を接続するスイッチ部SWのスイッチトランジスタM2は、半導体装置のレイアウト配置上の制約等から静電破壊保護回路ESD1を介さず、端子Pk、Pk+1に直結される場合がある。また、端子Pk−1の場合のように静電破壊保護回路ESD1を介して接続されるとしても、入出力バッファIOk、IOk+1とスイッチトランジスタM2とは回路構成やトランジスタサイズが異なるため、入出力バッファIOk、IOk+1の静電破壊保護用に設計された静電破壊保護回路ESD1が、スイッチトランジスタM2に対して有効に機能しない場合も考えられる。
【0083】
そこで、スイッチ部SWには、スイッチトランジスタM2専用の静電破壊保護回路ESD2を備える構成とすることが好ましい。図10に示す静電破壊保護回路ESD2は、端子から静電気ストレス印加時の電流制限用抵抗素子R1と静電気ストレスの放電経路を形成するMOSトランジスタM1とを備えて構成されている。スイッチトランジスタM2は、抵抗素子R1とMOSトランジスタM1との接続点に接続されている。MOSトランジスタM1は、スイッチトランジスタM2に比して静電気ストレスが優先的に流れるように設定されている。この設定は例えば、MOSトランジスタM1のゲート長をスイッチトランジスタM2のゲート長に比して短く設定すること等により行なわれる。ここで、ラッチアップ耐量を考慮して、静電破壊保護回路ESD2と静電破壊保護回路ESD1とは、互いに異なるバルク領域に形成されることや、バイポーラ動作やサイリスタ動作を防止するガードリングにより領域分離して形成されることが好ましい。
【0084】
これにより、スイッチ部SWに静電破壊保護回路ESD2を備えた構成としたので、スイッチトランジスタM2の静電気ストレスに対する保護が可能である。また、静電破壊保護回路ESD2と静電破壊保護回路ESD1とを異なるバルク領域に形成されたり、バイポーラ動作やサイリスタ動作を防止するガードリングにより領域分離して形成されるので、ラッチアップ等に起因する誤動作の発生を防止することができる。
【0085】
また、スイッチトランジスタM2の制御信号Tk、Tk+1は、レベルシフタLSにより電圧レベルをシフトした上でゲート端子に印加される構成である。すなわち、スイッチトランジスタM2の導通時には、端子Pk、Pk+1に印加される入出力信号の高電圧レベルに対して、スイッチトランジスタM2の閾値電圧以上に高い電圧を印加する。
これにより、スイッチトランジスタM2を確実に導通させることができ、スイッチトランジスタM2を介して入出力される信号の電圧レベルを、原信号の電圧レベルと同等にすることができる。
【0086】
また、スイッチトランジスタM2の非導通時には、端子Pk、Pk+1に印加される入出力信号の低電圧レベルより低い電圧を印加する。
これにより、入出力信号の低電圧レベルより低い電圧レベルのアンダーシュートノイズが端子Pk、Pk+1に印加された場合にも、スイッチトランジスタM2を確実に非導通とすることができ、スイッチトランジスタM2の誤動作を確実に防止することができる。
【0087】
図11には、図10のレベルシフタLSについての具体例を示す。高電圧として昇圧電圧VHを、低電圧として負電圧VLを出力する構成である。ここで、昇圧電圧VHとしてワード線活性化信号に利用される昇圧電源の電圧や内部降圧電源により降圧された電源電圧を使用している場合の外部電源等が考えられる。また、負電圧VLとしてPウェルやP型基板へのバックゲートバイアス電圧やワード線の非活性化信号に利用される負電圧電源の電圧等が考えられる。
【0088】
図11のレベルシフタLSでは、前段部LS1と後段部LS2との2段構成となっている。前段部LS1には電源電圧VDDと基準電圧VSSとの間の電圧振幅を有する入力信号INが入力され、基準電圧レベルを基準電圧VSSから負電圧VLにレベルシフトする。後段部LS2では、更に、高電圧レベルを電源電圧VDDから昇圧電圧VHにレベルシフトして、昇圧電圧VHと負電圧VLとの間の電圧振幅を有する出力信号OUTを出力する。後段部LS2の回路構成は、前段部LS1の回路構成に対してPMOSトランジスタとNMOSトランジスタとの接続関係を逆転させた構成であり、前段部LS1と同等の作用・効果を奏する回路構成である。従って、以下の説明では前段部LS1の回路構成について詳細に説明をし、後段部LS2の説明は省略する。
【0089】
入力信号INとして、電源電圧VDDの電圧レベルを有するハイレベル信号が入力されるとする。入力信号INは、電源電圧VDDが印加されているインバータゲートINV1を介してPMOSトランジスタM3のゲート端子に入力されると共に、電源電圧VDDが印加されているインバータゲートINV2に入力される。PMOSトランジスタM3のゲート端子にはハイレベルの入力信号INがローレベルに反転されて入力されるので、PMOSトランジスタM3が導通しNMOSトランジスタM6のゲート端子に電源電圧VDDが印加されることにより、NMOSトランジスタM6が導通する。また、インバータゲートINV2によりハイレベルに再反転された信号がPMOSトランジスタM5のゲート端子に入力されてPMOSトランジスタM5は非導通となる。従って、出力信号には、分圧トランジスタであるNMOSトランジスタM8を介してNMOSトランジスタM6により負電圧VLが印加され、基準電圧レベルが基準電圧VSSから負電圧VLにレベルシフトされる。ここで、出力信号はNMOSトランジスタM4のゲート端子に入力されており、NMOSトランジスタM4は非導通となるので、負電圧VLからNMOSトランジスタM6のゲート端子への経路は遮断される。
【0090】
入力信号INとして、基準電圧VSSのローレベル信号が入力されるとする。この場合には、インバータゲートINV1によりハイレベルに反転された信号によりPMOSトランジスタM3が非導通となり、NMOSトランジスタM6のゲート端子への電源電圧VDDの印加経路は遮断される。一方、インバータゲートINV2により再反転されてローレベル信号がPMOSトランジスタM5のゲート端子に入力されるので、PMOSトランジスタM5は導通する。出力信号にはPMOSトランジスタM5を介して電源電圧VDDが印加される。出力信号は、NMOSトランジスタM4のゲート端子に入力されているので、NMOSトランジスタM4が導通されて分圧トランジスタであるNMOSトランジスタM7を介してNMOSトランジスタM6のゲート端子に負電圧VLが印加され、NMOSトランジスタM6は非導通状態に維持される。ここで、分圧トランジスタであるNMOSトランジスタM7、M8は、ゲート端子に電源電圧VDDが印加されており、ソース端子に出力される最大電圧は電源電圧VDDから閾値電圧降下した電圧に制限される。これにより、ソース端子に負電圧VLが印加されるNMOSトランジスタM4、M6のドレイン端子に印加される最大電圧が電源電圧VDDから閾値電圧降下した電圧に制限されるため、NMOSトランジスタM4、M6のソース・ドレイン端子間に印加される電圧を耐圧内の電圧に制限することができる。
前段部LS1から出力される、電源電圧VDDと負電圧VLとの電圧振幅を有する信号は、分圧トランジスタを有して構成されるインバータゲートにより反転された後、後段部LS2に入力される。後段部LS2では高電圧レベルのレベルシフトが行なわれ、昇圧電圧VHと負電圧VLとの電圧振幅を有する出力信号OUTが出力される。
【0091】
また、図10に戻り、共通線L0にはクランプ部CLが接続されている。クランプ部CLは、DC試験時に活性化される制御信号Tが入力されており、制御信号Tが非活性な状態で活性化されるように制御される。すなわち、DC試験時には非活性状態にあるため、共通線L0を介しての非プローブ端子に対するDC試験が行なわれる。DC試験が終了すると活性化され、共通線L0を所定の電圧レベルにクランプする。DC試験以外においてはスイッチ部SWが導通されることはないため、この時の共通線L0がフローティング状態になることを防止している。
【0092】
図12に示すその他の実施形態の回路ブロック図は、入出力端子圧縮試験を備えた半導体装置SDの回路ブロック図である。第2実施形態(図7)における共通線L0とスイッチ部とを除いた回路構成であり、入出力端子圧縮試験を備えた半導体装置SDにおいて通常備えられる回路構成である。非プローブ端子P1、P2に対応する出力バッファO1、O2に対して非活性制御を行なう制御信号SBYが入力されている。また、入力バッファI0乃至I2については、MOSトランジスタのゲート端子を入力段とする構成を想定しており、非活性制御のための制御信号は入力されない構成である。
【0093】
入出力端子圧縮試験を備えた通常の半導体装置SDにおいて、非プローブ端子P1、P2についてのリーク電流の測定を可能とする測定フローを以下に説明する。図13に図12の回路構成に対するリーク電流試験の測定フローを示す。(S61)において入出力端子圧縮試験機能により共通端子群P0乃至P2に対応して信号を入力する。次に、入出力端子圧縮試験機能を解除して通常の信号出力動作により信号出力を行なう(S62)。信号出力後、非プローブ端子P1、P2に対応する出力バッファO1、O2を制御信号SBYにより非活性化する(S63)。所定時間の経過後、通常の信号入力動作により再度信号入力を行なう(S64)。入力された信号を入出力端子圧縮試験機能によりプローブ端子P0に出力し(S65)、テスタTSにより出力信号の判定を行なう(S66)。
【0094】
ここで、(S63)と(S64)との間に設けられる所定時間は、非プローブ端子P1、P2において許容されるリーク電流値に依存する。(S62)において出力された信号は、(S63)により出力バッファO1、O2が非活性化した後は非プローブ端子P1、P2、入力バッファI1、I2、出力バッファO1、O2、およびその他の配線等に付随する寄生容量成分に電荷として蓄積されている。この蓄積電荷はリーク電流により徐々に放電されていくので、許容リーク電流を越えた電流値で放電が続いた場合に寄生容量成分の端子電圧レベルが反転する時間を所定時間として設定してやれば、リーク電流が許容値を超えている端子の電圧レベルについては、再度の信号入力時に信号の論理が反転して入力されることとなる。この反転信号がテスタTSでの判定により検出されてリーク電流が許容値を越えていることを検出することができる。
【0095】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態において説明したスイッチ部の接続態様は、端子間ごと、または共通端子群ごとに自由に組み合わせることが可能である。
また、実施形態においては、入出力端子圧縮試験として、リーク電流試験やオープン試験等のDC試験を例にとり説明したが、本発明は、これに限定されるものではなく、リーク電流試験に代表される純粋にDCバイアスのみを印加するDC試験に適用できる他、オープン試験に代表される動作ファンクションを加えながら測定するプロービング試験についても同様に適用することができる。
【0096】
(付記1) 入出力端子のうち、試験用プローブが接続される1のプローブ端子と前記試験用プローブが接続されない少なくとも1の非プローブ端子とを共通端子群として、前記プローブ端子を介して試験信号を共通に入出力する入出力端子圧縮試験に対応した半導体装置において、
前記プローブ端子と前記非プローブ端子との間にスイッチ部を備え、
前記スイッチ部は、試験の際に活性化されるスイッチ制御信号により活性化されることを特徴とする半導体装置。
(付記2) 前記スイッチ部は、前記共通端子群のうち隣接する端子間に備えられることを特徴とする付記1に記載の半導体装置。
(付記3) 前記スイッチ部は、前記共通端子群を構成する端子間を、直接に接続して配置されることを特徴とする付記1に記載の半導体装置。
(付記4) 共通線を備え、
前記スイッチ部は、前記共通端子群を構成する各端子と前記共通線との間に備えられることを特徴とする付記1に記載の半導体装置。
(付記5) 前記スイッチ制御信号は、前記スイッチ部に共通の信号であり、該スイッチ制御信号により、前記スイッチ部は同時に活性化されることを特徴とする付記1に記載の半導体装置。
(付記6) 前記スイッチ制御信号は、前記非プローブ端子のうちの被測定端子に対応する前記スイッチ部ごとに異なる信号であり、該スイッチ制御信号により、前記被測定端子と前記プローブ端子との間に備えられている前記スイッチ部が活性化されることを特徴とする付記1に記載の半導体装置。
(付記7) 前記共通端子群の各端子は、入出力バッファを備え、
前記入出力バッファは、前記試験の際に活性化されるバッファ制御信号により非活性化されることを特徴とする付記1乃至6の少なくとも何れか1項に記載の半導体装置。
(付記8) 前記非活性化は、前記入出力バッファにおける出力バッファ部の非活性化であることを特徴とする付記7に記載の半導体装置。
(付記9)前記バッファ制御信号は、前記入出力バッファに共通の信号であり、該バッファ制御信号により、前記入出力バッファは同時に非活性化されることを特徴とする付記7に記載の半導体装置。
(付記10) 前記バッファ制御信号は、前記非プローブ端子のうちの被測定端子に対応する前記入出力バッファごとに異なる信号であり、該バッファ制御信号により、前記試験時における前記試験信号の入力の際、前記被測定端子の前記入出力バッファにおける入力バッファ部が活性化されることを特徴とする付記7に記載の半導体装置。
(付記11) 前記バッファ制御信号は、前記非プローブ端子のうちの被測定端子に対応する前記入出力バッファごとに異なる信号であり、該バッファ制御信号により、前記試験時における前記試験信号の出力の際、前記被測定端子の前記入出力バッファにおける出力バッファ部が活性化されることを特徴とする付記7に記載の半導体装置。
(付記12) 2以上の前記共通端子群を備え、隣接する前記入出力端子は、異なる前記共通端子群に属することを特徴とする付記1に記載の半導体装置。
(付記13) 前記スイッチ部は、
前記プローブ端子と前記非プローブ端子とを接続するスイッチ素子と、
前記プローブ端子または前記非プローブ端子に印加される静電気ストレスに対して前記スイッチ素子を保護する第1静電破壊保護部とを備えることを特徴とする付記1に記載の半導体装置。
(付記14) 前記第1静電破壊保護部は、前記プローブ端子または前記非プローブ端子と、前記スイッチ素子との間に備えられることを特徴とする付記13に記載の半導体装置。
(付記15) 前記共通端子群の各端子には、
入出力バッファと、
前記プローブ端子または前記非プローブ端子に印加される静電気ストレスに対して前記入出力バッファを保護する第2静電破壊保護部とを備え、
前記第1静電破壊保護部と前記第2静電破壊保護部とは、異なるバルク領域に配置されていることを特徴とする付記13に記載の半導体装置。
(付記16) 前記共通端子群の各端子には、
入出力バッファと、
前記プローブ端子または前記非プローブ端子に印加される静電気ストレスに対して前記入出力バッファを保護する第2静電破壊保護部とを備え、
前記第1静電破壊保護部と前記第2静電破壊保護部とは、寄生の電流経路を遮断するガードリング部により配置領域が分離されていることを特徴とする付記13に記載の半導体装置。
(付記17) 前記スイッチ素子はMOSトランジスタを備え、導通の際、ゲート端子には前記プローブ端子への前記試験信号の電圧レベルに対して前記MOSトランジスタの閾値電圧以上に深い順バイアスが印加されることを特徴とする付記1に記載の半導体装置。
(付記18) 前記MOSトランジスタがNMOSトランジスタの場合、前記深い順バイアスとして、内部電源電圧に対する昇圧電圧が印加されることを特徴とする付記17に記載の半導体装置。
(付記19) 前記MOSトランジスタがPMOSトランジスタの場合、前記深い順バイアスとして、基準電源電圧に対する負電圧が印加されることを特徴とする付記17に記載の半導体装置。
(付記20) 前記スイッチ素子はMOSトランジスタを備え、非導通の際、ゲート端子には前記共通端子群の各端子に印加される電圧レベルより深い逆バイアスが印加されることを特徴とする付記1に記載の半導体装置。
(付記21) 前記MOSトランジスタがNMOSトランジスタの場合、前記深い逆バイアスとして、基準電源電圧に対する負電圧が印加されることを特徴とする付記20に記載の半導体装置。
(付記22) 前記MOSトランジスタがPMOSトランジスタの場合、前記深い逆バイアスとして、内部電源電圧に対する昇圧電圧が印加されることを特徴とする付記20に記載の半導体装置。
(付記23) 前記共通線を所定クランプ電圧レベルに固定するクランプ部を備え、
前記クランプ部は、前記試験の際に非活性化されることを特徴とする付記4に記載の半導体装置。
(付記24) 付記1乃至6の少なくとも何れか1項に記載の半導体装置についての試験方法であって、
前記共通端子群の各端子と前記半導体装置の内部との信号経路を非活性化し、前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化した上で、前記プローブ端子を介するリーク電流を測定することを特徴とする半導体装置の試験方法。
(付記25) 付記7に記載の半導体装置についての試験方法であって、
前記入出力バッファを非活性化し、前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化した上で、前記プローブ端子を介するリーク電流を測定することを特徴とする半導体装置の試験方法。
(付記26) 活性化される前記スイッチ部を順次切り替えることにより、前記プローブ端子に接続される前記被測定端子を順次切り替えることを特徴とする付記24又は25に記載の半導体装置の試験方法。
(付記27) 活性化される前記スイッチ部を順次追加することにより、前記プローブ端子に接続される前記被測定端子を順次追加することを特徴とする付記24又は25に記載の半導体装置の試験方法。
(付記28) 付記10または11に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記入出力バッファを活性化すると共に、前記入出力端子圧縮試験の状態を解除した上で、
前記プローブ端子より信号入力を行なう信号入力ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
(付記29) 前記入出力バッファの活性化は、
前記信号入力ステップの際の、前記被測定端子の前記入力バッファ部の活性ステップと、
前記信号出力ステップの際の、前記被測定端子の前記出力バッファ部の活性ステップとを有することを特徴とする付記28に記載の半導体装置の試験方法。
(付記30) 付記11に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化すると共に、前記被測定端子の前記入出力バッファを非活性化した上で、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
(付記31) 付記11に記載の半導体装置についての試験方法であって、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
(付記32) 入出力端子のうち、試験用プローブが接続される1のプローブ端子と前記試験用プローブが接続されない少なくとも1の非プローブ端子とを共通端子群として、前記プローブ端子を介して試験信号を共通に入出力する入出力端子圧縮試験に対応した半導体装置の試験方法であって、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記入出力端子圧縮試験の状態を解除する圧縮解除ステップと、
前記非プローブ端子のうちの被測定端子に対して、前記圧縮信号入力ステップにおいて入力されている前記試験信号の出力を行なう信号出力ステップと、
前記被測定端子の入出力バッファを非活性状態に維持する信号保持ステップと、
前記被測定端子からの入力動作を行なう信号入力ステップと、
前記入出力端子圧縮試験の状態を設定する圧縮設定ステップと、
前記プローブ端子より信号出力を行なう圧縮信号出力ステップとを有することを特徴とする半導体装置の試験方法。
(付記33) 所定時間の間、前記信号保持ステップが維持されることを特徴とする付記32に記載の半導体装置の試験方法。
【0097】
【発明の効果】
本発明によれば、多バス化された半導体装置のプロービング試験において、入出力端子圧縮試験技術を利用することにより試験における同時測定数を確保しながら、各端子のリーク電流試験やオープン試験といったDC試験をも可能とする半導体装置、およびその試験方法を提供することが可能となる。
【図面の簡単な説明】
【図1】 第1実施形態の回路ブロック図である。
【図2】 第1実施形態の動作フロー図である。
【図3】 第1実施形態の第1変形例の動作フロー図である。
【図4】 第1実施形態の第2変形例の動作フロー図である。
【図5】 第1実施形態の第3変形例の回路ブロック図である。
【図6】 第1実施形態の第4変形例の回路ブロック図である。
【図7】 第2実施形態の回路ブロック図である。
【図8】 第2実施形態の第1変形例の動作フロー図である。
【図9】 第2実施形態の第2変形例の動作フロー図である。
【図10】 第3実施形態の回路ブロック図である。
【図11】 図10におけるレベルシフタの具体例である。
【図12】 その他の実施形態の回路ブロック図である。
【図13】 その他の実施形態の動作フロー図である。
【符号の説明】
CL クランプ部
CM 比較回路
ESD1、ESD2 静電破壊保護回路
I0乃至I4 入力バッファ
IOk、IOk+1 入出力バッファ
IS1、IS2 入力選択回路
L0、L0e、L0o 共通線
LS レベルシフタ
O0乃至O4 出力バッファ
OS 出力選択回路
P0乃至P4、Pk、Pk+1 入出力端子
Pr0、Pr1 プローブ
SD 半導体装置
ST 信号保持部
SW、SW0乃至SW4、SWe1、SWe2、SWo1、SWo2
スイッチ部
TS テスタ
C0乃至C2、T、T1、T2、Te、To、Tk、Tk+1
制御信号
SBY 制御信号
SEL 選択信号
Claims (10)
- 入出力端子のうち、試験用プローブが着針されるプローブ端子と前記試験用プローブが着針されない非プローブ端子とを共通端子群として、前記プローブ端子を介して試験信号を入出力する試験に対応した半導体装置において、
前記プローブ端子と前記非プローブ端子との間にスイッチ部を備え、
前記スイッチ部は、試験の際に活性化されるスイッチ制御信号により、前記プローブ端子と前記非プローブ端子とが電気的に接続されるように活性化されることを特徴とする半導体装置。 - 前記スイッチ部は、前記共通端子群のうち隣接する端子間に備えられることを特徴とする請求項1に記載の半導体装置。
- 共通線を備え、
前記スイッチ部は、前記共通端子群を構成する各端子と前記共通線との間に備えられることを特徴とする請求項1に記載の半導体装置。 - 前記共通端子群の各端子は、入出力バッファを備え、
前記入出力バッファは、前記試験の際に活性化されるバッファ制御信号により非活性化されることを特徴とする請求項1乃至3の少なくとも何れか1項に記載の半導体装置。 - 2以上の前記共通端子群を備え、隣接する前記入出力端子は、異なる前記共通端子群に属することを特徴とする請求項1に記載の半導体装置。
- 請求項1乃至3の少なくとも何れか1項に記載の半導体装置についての試験方法であって、
前記共通端子群の各端子と前記半導体装置の内部との信号経路を非活性化し、前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化した上で、前記プローブ端子を介するリーク電流を測定することを特徴とする半導体装置の試験方法。 - 請求項4に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記入出力バッファを活性化すると共に、前記入出力端子圧縮試験の状態を解除した上で、
前記プローブ端子より信号入力を行なう信号入力ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。 - 前記入出力バッファの活性化は、
前記信号入力ステップの際の、前記被測定端子の前記入力バッファ部の活性ステップと、
前記信号出力ステップの際の、前記被測定端子の前記出力バッファ部の活性ステップとを有することを特徴とする請求項7に記載の半導体装置の試験方法。 - 請求項4に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化すると共に、前記被測定端子の前記入出力バッファを非活性化した上で、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。 - 請求項4に記載の半導体装置についての試験方法であって、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
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