JP4236069B2 - Game machine - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、パチンコ遊技機、スロットマシンまたは映像式ゲーム機などの射幸心をあおるおそれのある遊技機（以下単に遊技機という）に関し、特に当該遊技機の内部基板（例えばパチンコ遊技機の場合は遊技制御基板）に取り付けられる、いわゆる“アミューズメントチップ”（共通の半導体基板上に形成されてパッケージングされたもの）と呼ばれる遊技機用演算処理装置の改良に関する。
【０００２】
【従来の技術】
従来より、射幸心をあおるおそれのある遊技機の製造販売ならびに遊技店（以下ホールという）への設置および移動は、法令に基づく様々な規制に従って行われている。すなわち、製造販売に際しては所定の検査機関（以下「第三者機関」ということもある）の検査を必要とし、ホールへの設置に際しては所轄の警察署等（以下当局という）による確認を必要とする。さらに、同一ホール内での遊技機の移動や新台への入れ替え（遊技制御基板や同基板上の遊技用演算処理装置のみの入れ替えも含む）の際にも当局による確認を必要とする。
こうした様々な手続きは、遊技機の性能を一定の基準に維持し、且つ、ホールに設置された遊技機を当局の管理下に置くことにより、不正な遊技を排除し、以って法令の目的（「風俗営業の健全化」等）を達成するという社会ニーズに沿うものである。
【０００３】
しかし、上記の様々な規制にも関わらず、不正な行為はあとを絶たず、例えば、正規の遊技プログラムを収めたプログラムＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を“裏ＲＯＭ”と呼ばれる大当たりが出やすいように改竄（かいざん）されたＲＯＭに付け替えるなどの行為が問題視されるようになってきた。そこで、プログラムＲＯＭをＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｃｅｓｓｏｒ Ｕｎｉｔ）や主記憶および周辺回路などと一緒に同一半導体基板上にワンチップ化して、いわゆるアミューズメントチップ化し、それを遊技制御基板に取り付けるというハードウェア的なセキュリティ対策が取られている。
これによれば、プログラムＲＯＭをチップ内に実装しているため、少なくともアミューズメントチップそれ自体またはアミューズメントチップを搭載した制御基板を交換されない限り、不正な遊技プログラム（改竄された遊技プログラム）を走らせることができず、上記法令の目的を達成して社会ニーズに応えることができる。
【０００４】
ここで、上記アミューズメントチップは、既述のとおり、ＣＰＵコア、プログラムＲＯＭ、主記憶および周辺回路などのハードウェアブロックをワンチップ化し、パッケージングされたものであるが、特に周辺回路の実装計画については、パッケージのサイズやピン数および汎用性の点で充分な検討が必要である。
例えば、周辺回路の一つに外部信号の入出力を行うＩ／Ｏブロックがあるが、このＩ／Ｏブロックの数は遊技機の種類によって様々であり、予想最大数のＩ／Ｏブロックを実装した場合は、汎用性の点で好ましいものの、パッケージサイズやピン数の増大を招くため現実的でない。
そこで、Ｉ／Ｏブロックを実装する代わりに、Ｉ／Ｏブロックを選択するための信号（以下チップセレクト信号という）を生成出力する回路ブロック（以下チップセレクトコントローラという）を実装することが考えられる。
これによれば、例えば、ＣＳ０〜ＣＳｎのｎ個のチップセレクト信号を発生可能なチップセレクトコントローラをアミューズメントチップに実装し、各信号をＣＰＵのメモリ空間の固有のアドレスに割り付けることにより、プログラム上でｎ個のチップセレクト信号を選択的に使用することができ、外付けされた最大ｎ個のＩ／Ｏブロックを自由に利用できるようになるうえ、パッケージサイズもｎ個のＩ／Ｏブロックを実装するのに比べて大幅に小さくでき、しかも、ピン数増大もチップセレクト信号の数（ｎ）に抑えることができる。
【０００５】
【発明が解決しようとする課題】
ところで、アミューズメントチップの汎用性を考慮した場合、上記チップセレクト信号の数（ｎ）は、アミューズメントチップの搭載が予想されるすべての遊技機のうちで最もＩ／Ｏブロックの数（ｍ）が多いものに一致していなければならない。すなわち、ｎ＝ｍになっていなければならない。
しかしながら、このようにすると、１個からｍ個までのＩ／Ｏブロックを持つすべての遊技機に適用でき、汎用性の点で望ましいものの、例えば、ｍ個未満のｍ′個のＩ／Ｏブロックを持つ遊技機に適用した場合は、ｎ−ｍ′個のチップセレクト信号とピンが無駄になる（当該遊技機においては永久に使用されない）という問題点がある。
したがって、本発明が解決しようとする課題は、パチンコ機や回胴式遊技機などの遊技機の製造分野または当該遊技機を遊技に供する遊技場（遊技店またはホールともいう）の分野もしくは当該遊技機の検査分野において、遊技機の汎用性を高め、且つ、外部Ｉ／Ｏ選択用信号の無駄と同信号出力用ピンの無駄を少なくして構成の簡素化と製造コストの削減を達成した遊技機を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載の遊技機は、遊技用演算処理装置が設けられた遊技制御基板をケースに収納して遊技制御装置を構成し、該遊技制御装置により遊技状態が制御される遊技機であって、
前記遊技用演算処理装置は、
遊技制御を行う遊技制御手段と、
前記遊技制御手段の制御を受けつつ、当該遊技用演算処理装置の外部のＩ／Ｏリソースを選択するための選択信号を発生する信号発生手段と、
前記外部のＩ／Ｏリソースとの間でデータ信号の授受を行なう外部バスインターフェースと、を備え、
前記遊技制御手段、前記信号発生手段及び前記外部バスインターフェースを共通の半導体基板上に実装し、ワンチップ化してパッケージングするとともに、前記選択信号を外部出力するチップセレクト信号端子と、前記データ信号の入出力を行なうデータ信号の端子とが備えられ、
前記信号発生手段は、
前記遊技制御手段からの信号に基づいてＭ個の内部選択信号のいずれかを発生する第１信号発生手段と、
前記Ｍ個の内部選択信号のうちＮ個の内部選択信号の各々に対応する１ビットの信号を、前記選択信号として発生する第２信号発生手段と、
前記Ｍ個の内部選択信号のうち２Ｘ個の内部選択信号の各々に対応するＸビットの信号の各ビットを、前記選択信号として発生する第３信号発生手段と、
所定のモード指定信号に基づいて、前記第２信号発生手段からのＮ個の選択信号を前記チップセレクト信号端子から外部出力するか、または前記第２信号発生手段と前記第３信号発生手段の両出力を前記チップセレクト信号端子から外部出力するかを選択する選択手段と、を含み、
前記遊技制御装置には、前記チップセレクト信号端子からの信号により選択される前記Ｉ／Ｏリソースが備えられ、該チップセレクト信号端子は前記データ信号の端子とは別個の端子で構成されていることを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を、多数のパチンコ遊技機を設置したホールを例にして図面を参照しながら説明する。
＜ホールの全体構成＞
最初に、ホールの全体構成を説明する。図１はホールの全体構成を示すブロック図である。この図において、１はホール（遊技店）であり、ホール１にはＣＲ（カードリーダ）式の遊技機１０ｊ（ｊはａ、ｂ…；以下同様）が多数設置されたパチンコ島１１、状態変化情報記録装置ＪＲ、補助状態変化情報記録装置ＪＲｓ、履歴処理装置１２、カウンタ用コンピュータＣＣ、ＦＡＸ装置１３、事務所用コンピュータＨＣ、プリンタ１４、通信制御装置１５〜１８、玉計数機１９、島金庫２０、監視カメラシステム２１、アナウンスシステム２２および設定・検査装置２３が配置されている。なお、設定・検査装置２３は常設されない。必要の都度、店内ネットワーク２４に接続して用いられる。
【０００８】
パチンコ島１１は、情報収集ＢＯＸとも呼ばれる情報収集端末装置３１ａ、３１ｂ（以下適宜に情報収集端末装置３１で代表する）、遊技機１０ａ、１０ｂ（遊技機１０）、カード式球貸装置３２ａ、３２ｂ（カード式球貸装置３２）、球切装置３３ａ、３３ｂ（球切装置３３）、パルスタンク３４ａ、３４ｂ（パルスタンク３４）およびネットワーク中継装置２５を備えている。なお、パチンコ島１１はホール１に複数配置されるが、それぞれの“島”は類似（但し、島ごとに遊技機の機種が異なることが多い）の構成のため、ここでは１つのパチンコ島１１について説明することにする。
ネットワーク中継装置２５は１つのパチンコ島１１について、それぞれ１台ずつ配置されるが、その他の各装置（例えば、情報収集端末装置３１、球切装置３３、パルスタンク３４）は遊技機１０ａ、１０ｂと同数だけ（すなわち、遊技機１０と対をなして）配置される。
【０００９】
遊技機１０は、遊技状態を制御する遊技制御装置４１ａ、４１ｂ（以下適宜に遊技制御装置４１で代表する）をそれぞれ有しており、遊技制御装置４１は役物の制御を行う遊技用演算処理装置（図５参照：但し、図５では単に演算処理装置と表記している）２００（冒頭で説明したアミューズメントチップに相当；詳細な構成は後述する）を内蔵している。遊技制御装置４１は遊技制御基板やその基板を収納するケース等を含む。
遊技機１０の側方にはカード式球貸装置３２が配置されており、プリペイドカード（ＰＣ）を使用した球の貸出し操作等を遊技機１０で行うことが可能になっている。
球切装置３３は遊技機１０の補給タンクへパチンコ島１１から球を補給するもので、例えば、球が１０個補給される毎に１パルスとなる信号（後述の図２に示す補給球数信号）が球切装置３３から出力される。パルスタンク３４は遊技機１０から外部に回収された遊技終了後の球を計数するもので、パルスタンク３４からは、例えば、球の１０個流出（回収）ごとに１パルスとなる信号（後述の図２に示す回収球数信号）が出力される。
【００１０】
情報収集端末装置３１は、それぞれ、ＰＪ１およびＰＪ２並びに分配回路４２ａ、４２ｂ（以下適宜に分配回路４２で代表する）を備えている。分配回路４２は遊技機１０、カード式球貸装置３２、球切装置３３およびパルスタンク３４に接続され、これらの各装置から入出力される信号をＰＪ１やＰＪ２に分配して転送する。例えば、分配回路４２は、ＰＪ１に対して売上信号、補給球数信号、回収球数信号、大当り信号、特図回転信号、確変信号およびアミューズ通信信号を分配して転送し、ＰＪ２に対して打止信号、金枠開閉信号、木枠開閉信号、空皿信号（遊技機１０の貯留タンクにパチンコ島１１から補給される球量が少なくなったことを検出する信号）、異常信号（不正な電磁波を出す等の不正な磁気力および電磁波を検出する信号）および電源断信号を分配して転送する。
【００１１】
ＰＪ１は売上信号、補給球数信号、回収球数信号、大当り信号、特図回転信号および確変信号並びに遊技制御装置４１から入出力されるアミューズ通信信号に基づいて、自分が受け持つ遊技機１０および遊技設備装置（球貸装置３２等）より出力された遊技情報と、ＰＪ２から転送された遊技情報（状態変化情報）とを併せて演算加工し、収集した遊技情報より遊技情報の変化を検出する処理等を行うとともに、遊技用演算処理装置２００の正当性判定（真偽判定）も行うもので、その詳細なブロック構成は後述する。
ＰＪ２は遊技機１０および遊技設備装置（球貸装置３２等）より収集した主に遊技機１０を監視するための状態変化情報（例えば、金枠開放信号、空皿信号等）をＰＪ１へ転送する処理やＰＪ１から発射停止要求があった場合に遊技機１０を不能動化する処理（打止信号や電源断信号の発生処理）等を行うもので、ＰＪ１と同様に、その詳細なブロック構成は後述する。
ネットワーク中継装置２５は、例えば、ルータ（Ｒｏｕｔｅｒ）の機能を有し、島内ネットワーク２６と店内ネットワーク２４の各ＬＯＮ間を中継接続する装置である。島内ネットワーク２６にはＬＯＮ（米国エシャロン社によって開発されたＬＯＮ（Ｌｏｃａｌ Ｏｐｅｒａｔｉｎｇ Ｎｅｔｗｏｒｋ：同社の登録商標）が採用されている。
【００１２】
パチンコ島１１は、島内ネットワーク２６、ネットワーク中継装置２５および店内ネットワーク２４を介してＪＲ、ＪＲｓ、履歴処理装置１２、ＣＣ、ＨＣ、通信制御装置１５〜１８並びに設定・検査装置２３に接続されている。店内ネットワーク２４にも上記同様のＬＯＮが採用されている。
島内ネットワーク２６、ネットワーク中継装置２５および店内ネットワーク２４は、全体としてＰＪ１、ＰＪ２、ＪＲ、ＪＲｓ、ＣＣおよびＨＣの間を接続する通信網２７（以下ＬＯＮ通信網ということもある）を構成する。なお、ＬＯＮ通信網２７に接続される各ノード間では、ＬＯＮＴＡＬＫプロトコルを使用した認証付きメッセージで情報の転送を行い、ノード双方を相互に認証して信頼性を確保するようになっている。
ＪＲおよびＪＲｓはホール１に１台ずつ設けられている。例えば、遊技機５００台に対して１台設置されている。または、複数の遊技フロアーがある場合は各フロアー毎に１台設置されることもある。ＪＲは各パチンコ島１１のＰＪ１から通報される遊技情報（状態変化情報）を遊技機毎に整理して記録し、ＪＲｓはＪＲをバックアップする。
履歴処理装置１２は店内ネットワーク２４に接続されているＰＪ１、ＰＪ２、ＪＲ、ＪＲｓ等からのエラー情報を記録する装置であり、エラー履歴を事後に分析して故障の発生したノード（ＰＪ１、ＰＪ２、ＪＲ、ＪＲｓ等が接続されたノード）を特定するためのものである。
【００１３】
ＣＣとしては、汎用のパーソナルコンピュータを使用することができる。ＣＣは当日の遊技機１０の状態変化情報をＪＲもしくはＪＲｓをポーリングして収集し、状態変化を検出して表示する処理を行う。一般に状態変化情報の中で大当りや確率変動は、ＣＣで当該事象が発生した遊技機１０の詳細な遊技情報も確認したい場合が普通なので、この特定の状態変化の場合は直接に該当する遊技機１０のＰＪ１から遊技情報を収集し、先の状態変化情報と併せて詳細な遊技情報を表示する。また、ＪＲがトラブルを起こして情報を収集できない場合は、直ちにバックアップ用のＪＲｓに切り替えて同様の情報収集と表示を行う。
さらに、ＣＣで所望の遊技機１０の遊技情報を確認したい場合は、直接該当するＰＪ１から遊技情報を収集して表示する機能もある。ＣＣとＨＣとの間は専用のネットワークケーブル２８（例えば、イーサネット）で接続されており、ＣＣで売上や機種情報および時系列情報等の経営情報を確認したい場合は、ＨＣから当該情報を入手して表示できるようになっている。
なお、ＣＣにはＦＡＸ装置１３が接続されており、ＣＣで収集分析した情報を所定の印刷フォーマットに加工して外部に送信可能である。
【００１４】
ＨＣにも汎用のパーソナルコンピュータを使用することができる。ＨＣは当日や過去分の遊技情報を元にして経営判断に資する各種情報を生成するものであり、ＰＪ１もしくはＰＪ２を所定間隔毎にポーリングして遊技情報を収集し、ハードディスクなどに記録するとともに、所定のフォーマットで表示したり印刷したりできるものである。また、ＨＣで特定の遊技機１０の遊技情報を確認したい場合は、直接該当するＰＪ１から遊技情報を収集して表示する機能もある。さらに、ＨＣで遊技機１０の状態変化情報（リアル系の情報）を確認したい場合は、ネットワークケーブル２８を介してＣＣから当該情報を入手して表示することもできる。なお、ＨＣにはプリンタ１４が接続されており、収集した情報を所定のフォーマットで印刷可能である。ＣＣおよびＨＣは遊技店１の全体的な遊技情報を管理する管理装置を構成する。
【００１５】
通信制御装置１５〜１８は玉計数機１９、島金庫２０、監視カメラシステム２１およびアナウンスシステム２２と店内ネットワーク２４との間の通信インターフェースを行う装置である。
玉計数機１９は遊技者が獲得した球（例えば、景品交換のため）の計数を行い、計数値をＣＣおよびＨＣに転送するとともに、当該遊技者に対して景品交換用の計数結果紙片をプリントアウトして出力する。島金庫２０はホール１に設けられた両替機や現金式球貸装置等から回収した硬貨および紙幣を収納する装置であり、現在の収納金額をＨＣおよびＣＣに逐一転送する。
監視カメラシステム２１はホール１内に配置された監視カメラを管理して、撮像された画像を記録するシステムであり、アナウンスシステム２２はホール１内のアナウンスを手動および自動的に行うシステムである。
【００１６】
設定・検査装置２３には、例えば、ノート型のパーソナルコンピュータを使用することができる。設定・検査装置２３は必要に応じて店内ネットワーク２４に接続することができ、接続時にＬＯＮ通信網２７のアカウントを自動取得し、任意のＰＪ１に接続された遊技機１０の遊技制御装置４１に内蔵されている遊技用演算処理装置２００をアクセスして正当性判定のための固有ＩＤを設定することができるものである。
既述のとおり、設定・検査装置２３は“必要の都度”、店内ネットワーク２４に接続される。必要の都度とは、例えば、新台に入れ替える場合または遊技用演算処理装置２００のみを入れ替える場合もしくは遊技用演算処理装置２００を含む遊技制御装置４１を入れ替える場合であり、入れ替え後に設定・検査装置２３を店内ネットワーク２４に接続し、新台のＰＪ１を介してその台（入れ換えられた遊技機１０）の遊技制御装置４１に内蔵されている遊技用演算処理装置２００をアクセスして正当性判定のための固有ＩＤを設定する。
【００１７】
なお、ＰＪ１で遊技用演算処理装置２００の正当性を判定する場合に、上記のような固有ＩＤの判定に加えて、遊技プログラムを判定情報として使用してもよく、その場合には遊技用演算処理装置２００に内蔵されている遊技プログラムと同一の基準遊技プログラムを設定・検査装置２３からＰＪ１に設定する。ＰＪ１は遊技用演算処理装置２００から遊技プログラムを読み出し、設定された基準遊技プログラムと比較して正当性の判定を行う。
【００１８】
＜ＰＪ１の構成＞
次に、ＰＪ１のブロック構成について説明する。図２はＰＪ１のブロック図である。この図において、ＰＪ１はＣＰＵ５１、ＲＯＭ５２、ＲＡＭ５３、ＥＥＰＲＯＭ５４、バックアップ電源５５、発振回路５６、通信制御装置５７、出力インターフェース（Ｉ／Ｆ）５８、入力インターフェース（Ｉ／Ｆ）５９およびバス６０を備えている。
ＣＰＵ５１はＲＯＭ５２に格納されている処理プログラムに基づいて自分が受け持つ遊技機１０および遊技設備装置（球貸装置３２等）より出力された遊技情報と、ＰＪ２より転送された遊技情報（状態変化情報）とを併せて演算加工し、収集した遊技情報より遊技情報の変化を検出する処理等を行うとともに、遊技用演算処理装置２００の正当性判定を行う。ＲＯＭ５２は遊技用演算処理装置２００の正当性判定を行う処理プログラムや遊技情報の収集・加工等のための処理プログラムを格納しており、ＲＡＭ５３はワークエリアとして用いられる。
【００１９】
ＥＥＰＲＯＭ５４は当該ＰＪ１に接続された遊技用演算処理装置２００に製造時に格納されている固有ＩＤと同一の情報（以下「照合用ＩＤ」ということもある）を記憶する。例えば、ホール１にＮ台の遊技機１０が遊技可能な状態で設置されている場合、ＥＥＰＲＯＭ５４はＮ台分の照合用ＩＤを記憶する。この記憶動作は、設定・検査装置２３によって行われる。また、ＥＥＰＲＯＭ５４は状態変化情報の監視用の設定値も記憶する。この設定値は、ＣＣもしくはＨＣにより設定される。
バックアップ電源５５はＲＡＭ５３の記憶情報を停電時も保持するための電源（一次電池または二次電池）である。発振回路５６はＣＰＵ５１に制御クロック信号を供給する。通信制御装置５７は島内ネットワーク２６を介して当該ＰＪ１と他のネットワーク端末（例えば、ＰＪ２あるいはネットワーク中継装置２５を介した店内ネットワーク２４につながる各端末）との間で情報の転送等に必要な通信の制御を行う。
【００２０】
出力インターフェース５８は遊技機１０とＣＰＵ５１との間の出力インターフェース処理を行うもので、出力インターフェース５８から遊技機１０の遊技制御装置４１に対してアミューズ通信信号が出力される。アミューズ通信信号は遊技制御装置４１に内蔵されている遊技用演算処理装置２００へ各種コマンド（例えば、認証チェックコマンド）を出力するための信号である。
入力インターフェース５９は遊技機１０および遊技設備装置（球貸装置３２等）とＣＰＵ５１との間の入力インターフェース処理を行うもので、アミューズ通信信号、カード式の球貸装置３２Ｃからのカードによる売上信号、現金式の球貸装置３２Ｇからの現金による売上信号、球切装置３３からの補給球数信号、パルスタンク３４からの回収球数信号、遊技制御装置４１からの特図回転信号、大当り信号、確変信号がそれぞれ入力されるようになっている。入力インターフェース５９は、これらの信号をインターフェース処理してＣＰＵ５１に送る。
【００２１】
入力インターフェース回路５９に入力されるアミューズ通信信号は、例えば、遊技機１０の遊技用演算処理装置２００より送信される認証コード（固有ＩＤを含む）信号であり、この信号をＣＰＵ５１によって監視（認証判断）することにより、正規の遊技用演算処理装置２００が装着されているか否かを判断する。カードによる売上信号はカード式球貸装置３２Ｃによるプリペイドカードを使用した球の貸し出しの売上を知らせる信号である。なお、球貸装置にはプリペイドカードを使用したカード式球貸装置３２Ｃのほかに、現金の投入によって球の貸し出しを行う現金式球貸装置３２Ｇがあり、現金式球貸装置３２Ｇの場合には、現金の投入に伴う球の貸し出しに対応した現金売上信号となる。補給球数信号は入賞による賞球に伴って当該遊技機１０の補給タンクの球が減少した場合に、パチンコ島１１から当該遊技機１０の補給タンクに補給した球数情報を知らせる信号であり、球切装置３３より出力されるいわゆるイン信号（例えば、球の１０個補給で１パルスとなる信号あるいは球の１００個補給で１パルスとなる信号または球の４００個補給で１パルスとなる信号）が利用される。また、遊技機１０より直接賞球数を外部に連絡する端子を備えているタイプの遊技機であれば、当該端子より信号を取得してもよい。
【００２２】
回収球数信号は当該遊技機１０からパチンコ島１１の方に（つまり遊技を終了して遊技の結果が確定した球を遊技機外部に）球が流れたことを知らせる信号であり、例えば、パルスタンク３４より球の１０個流出に対応して１パルスとなるアウト信号が利用される。特図回転信号は当該遊技機１０が第１種である場合に、特別図柄表示装置の図柄（以下特図という）変動が終了したときに、特図の回転を知らせる信号である。大当たり信号は当該遊技機１０の特図が特定の利益状態（例えば、大当たりのゾロ目状態：“７７７”など）に揃って大当たりが発生していることを知らせる信号であり、この信号は遊技機１０より大当たり発生時から大当たり終了時まで出力される。確変信号は当該遊技機１０が確率変動遊技付きの遊技機である場合に、確率変動中および大当たり中に、それを知らせる信号である。
【００２３】
以上のとおり、ＰＪ１は、遊技機１０の各々毎に設けられ、アミューズ通信信号に基づいて遊技用演算処理装置２００の正当性判定を行い、遊技用演算処理装置２００の非正当性が認められた場合にＰＪ２に対して球の発射停止を要求して遊技機１０を不能動化する処理を行うとともに、カードによる売上信号、現金による売上信号、補給球数信号、回収球数信号、特図回転信号、大当たり信号または確変信号の入力に基づいて遊技情報および状態変化情報の加工処理を行う。また、ＰＪ１は、ＰＪ２より転送された遊技情報（状態変化情報）も併せて上位ノード（ＪＲ、ＪＲｓ）へ転送する処理を行うとともに、収集した遊技情報より遊技情報の変化を検出すると、状態変化情報の内容をＪＲおよびＪＲｓへ自立的に通報する。さらに、ＰＪ１は、ＣＣやＨＣからの要求指令があった場合に、遊技情報の内容を現在の遊技情報として要求元のＣＣやＨＣに転送する。
【００２４】
＜ＰＪ２の構成＞
次に、ＰＪ２のブロック構成について説明する。図３はＰＪ２のブロック図である。この図において、ＰＪ２はＣＰＵ６１、ＲＯＭ６２、ＲＡＭ６３、ＥＥＰＲＯＭ６４、バックアップ電源６５、発振回路６６、通信制御装置６７、出力インターフェース（Ｉ／Ｆ）６８、入力インターフェース（Ｉ／Ｆ）６９およびバス７０を備えている。
ＣＰＵ６１はＲＯＭ６２に格納されている処理プログラムに基づいて自分が受け持つ遊技機１０および遊技設備装置（金枠センサ１３３等）より収集した信号から状態変化を検出（例えば、金枠の開閉等）し、その情報をＰＪ１へ転送し、ＰＪ１より上位ノードへ転送してもらう処理を行うとともに、ＰＪ１から発射停止要求があった場合には遊技機１０を不能動化（例えば、球の発射停止または遊技プログラム停止）する処理を行う。ＲＯＭ６２は状態変化検出等のための処理プログラムを格納しており、ＲＡＭ６３はワークエリアとして用いられる。
【００２５】
ＥＥＰＲＯＭ６４は当該ＰＪ２における状態変化情報の監視用の設定値を記憶している。この設定値は、ＣＣもしくはＨＣによって設定される。
バックアップ電源６５はＲＡＭ６３の記憶情報を停電時も保持するための電源（一次電池または二次電池）である。発振回路６６はＣＰＵ６１に制御クロック信号を供給し、通信制御装置６７は島内ネットワーク２６を介して当該ＰＪ２とＰＪ１との間の通信制御を行う。
出力インターフェース６８は遊技機１０とＣＰＵ６１との間の出力インターフェース処理を行うもので、出力インターフェース６８から遊技機１０の遊技機電源装置１３１に対して電源断信号が出力されるとともに、発射制御装置１３２に対して打止信号が出力される。遊技機電源装置１３１は、遊技機１０への電源供給をオンオフする装置であり、電源断信号が入力されると遊技機１０への電源供給をオフにする。打止信号は遊技機１０へ発射停止を指令する信号であり、ＣＣ等よりの指令でＰＪ２を介して出力される。発射制御装置１３２はこの打止信号の入力に応答して球の発射を停止する。
入力インターフェース６９は遊技機１０および遊技設備装置（金枠センサ１３３等）とＣＰＵ６１との間の入力インターフェース処理を行うもので、入力インターフェース６９には、遊技機１０の金枠センサ１３３からの金枠開閉信号、木枠センサ１３４からの木枠開閉信号、補給検出センサ１３５からの空皿信号、電磁波検出装置１３６からの異常信号がそれぞれ入力されている。入力インターフェース６９は、これらの信号をインターフェース処理してＣＰＵ６１に送る。
【００２６】
金枠センサ１３３は遊技機１０における金枠の開閉状態を検出するもので、金枠近傍に設けられた金枠の開閉を検出するスイッチによって構成される。木枠センサ１３４は遊技機１０における額縁状前面枠の開閉状態を検出するもので、額縁状前面枠近傍に設けられた木枠の開閉を検出するスイッチによって構成される。補給検出センサ１３５は遊技機１０のタンク（タンクにはパチンコ島１１から遊技球が補給される）に補給されている球量が少なくなったことを検出して空皿信号を出力する。電磁波検出装置１３６は遊技機１０への磁石の接近、あるいは遊技機１０に対する電波の放射を検出すると異常信号を出力する。
【００２７】
以上のとおり、ＰＪ２は、遊技機１０の各々毎に設けられ、遊技機１０および遊技設備装置（金枠センサ１３３等）より収集した信号から状態変化を検出（例えば、金枠が１０秒間開放したら金枠開放とする等）し、その情報をＰＪ１へ転送し、ＰＪ１より上位ノードへ転送してもらうとともに、ＰＪ１から発射停止要求があった場合に遊技機１０を不能動化する。なお、ＰＪ２はＰＪ１の中に一体的に組み込んでもよく、例えば、ＰＪ１の基板上にＰＪ２を一体的に搭載するようにしてもよい。
ここで、ＰＪ１およびＰＪ２は、全体として、遊技機１０の遊技制御装置４１に含まれる遊技用演算処理装置２００の固有ＩＤを監視して当該遊技用演算処理装置２００の正当性を評価する監視装置を構成する。
【００２８】
＜遊技機の構成＞
図４は遊技機１０を示す図であり、遊技機１０は額縁状の前面枠７１と、ガラスを支持する金枠（ガラス枠）７２と、遊技領域が形成された遊技盤７３と、前面表示パネル７４と、前面表示パネル７４の下方に設けられた操作パネル７５とを有している。前面枠７１は遊技機１０を設置している木製の機枠（図示略）に対して上部蝶番７７および下部蝶番７８によって開閉可能に支持され、金枠７２は前面枠７１に開閉可能に支持されている。
表示パネル７４は一端側が前面枠７１に開閉可能に支持され、賞球を受ける上皿８１が形成されるとともに、上皿８１の球を球貯留皿（受皿ともいう）８２に移すために両者を接続する通路を開閉するための開閉レバー８３が設けられている。操作パネル７５には、灰皿８４および前述の球貯留皿８２が形成されるとともに、球貯留皿８２に貯留された球を外部下方に抜くための球抜きレバー８５が設けられている。また、操作パネル７５の右端部側には玉発射用の操作ノブ８６が設けられており、遊技機１０の前面枠７１の上部には大当り時に点灯または点滅する大当り表示器８７が設けられている。
【００２９】
遊技盤７３には前面の略円形領域をガイドレール８８で取り囲んだ遊技領域が形成されており、この遊技領域には、複数の識別情報（いわゆる特別図柄；以下特図という）を複数列で変動表示する特図表示装置８９、大入賞口を有する特別変動入賞装置９０、特図始動口として機能する普通変動入賞装置９１（いわゆる普電）、普通変動入賞装置９１に設けられた普通図柄（いわゆる普図；以下普図という）を表示する普図表示装置９２、スルーチャッカー形式の複数の普図始動ゲート９３、複数の一般入賞口９４、風車と呼ばれる複数の打球方向変換部材９６、左右のサイドランプ９７、９８、アウト穴９９などが備えられている。
普通変動入賞装置９１内の入賞流路には特図始動スイッチ１００が設けられており、普図始動ゲート９３内の通過流路には普図始動ゲートスイッチ１０１が設けられている。また、特別変動入賞装置９０の大入賞口内における継続入賞流路には継続スイッチ１０２が設けられており、一般入賞流路にはカウントスイッチ１０３が設けられている（上記各スイッチは図５参照）。
【００３０】
特図表示装置８９の上部には前述した一般入賞口９４が配置され、また、４個の特図始動記憶表示器１０５が設けられており、普通変動入賞装置９１には、４個の普図始動記憶表示器１０６が設けられている。普図表示装置９２は、例えば、一桁の数字を表示する７セグメントの表示部を有する液晶またはＬＥＤ等よりなる表示器であり、この場合、普通図柄（普図）は一桁の数字である。始動記憶表示器１０５、１０６は、特図あるいは普図の始動記憶数をそれぞれ表示するものである。
特図始動スイッチ１００は普通変動入賞装置９１に玉が入賞したことを検出し、普図始動ゲートスイッチ１０１は普図始動ゲート９３を玉が通過したことを検出し、カウントスイッチ１０３は特別変動入賞装置９０の大入賞口に入った全ての玉を検出し、継続スイッチ１０２は大入賞口に入った玉のうち継続入賞（いわゆるＶ入賞）した玉を検出する。
なお、遊技盤７３の遊技領域には、天釘やヨロイ釘などと呼ばれる多数の障害釘が設けられているが、ここでは図面の輻輳を避けるために省略している。また、遊技盤７３には、その他の各種装飾ランプやＬＥＤ等が設けられていてもよい。
遊技盤における遊技領域の種類は、いわゆる第１種に属するものや図柄表示装置を備えた第３種に属するものを含め種々のものがあるが、本発明は何れの種類にも適用できる。要は、遊技制御を司る遊技用演算処理装置２００を備えるものであればよい。ちなみに、本実施の形態のものは第１種に属するタイプである。
【００３１】
＜遊技制御装置の構成＞
図５は遊技制御装置４１のブロック図であり、遊技制御装置４１は、パチンコ遊技等に必要な役物制御を行うアミューズメントチップとしての遊技用演算処理装置２００と、振動素子の固有振動数を分周して所定のクロック信号（ＣＬＫ）を発生する発振器１１１と、遊技制御装置４１への電源投入を検出してシステムリセット信号（ＲＳＴ）を発生する電源投入検出回路（図ではＲＳＴ発生器と表記）１１２と、各種センサ信号を入力する５個のポート１１３ａ〜１１３ｅを有する入力インターフェース１１３と、各種駆動信号を出力する９個のポート１１４ａ〜１１４ｉを有する出力インターフェース１１４と、遊技に必要な効果音（電子音や音声合成音）を生成するサウンドジェネレータ１１５と、サウンドジェネレータ１１５からの効果音信号を増幅して遊技機１０の所定箇所に設置されたスピーカー１１６に出力するアンプ１１７と、遊技用演算処理装置２００と情報収集端末装置３１ｊ（図１の情報収集端末装置３１ａ、３１ｂ参照）との間で信号の受け渡しを行う外部通信用端子１１８と、遊技用演算処理装置２００と入力インターフェース１１３および出力インターフェース１１４ならびにサウンドジェネレータ１１５の間を接続する外部バス１２５（“外部”とは遊技用演算処理装置２００の外側という意味である）と、遊技用演算処理装置２００から出力される１３個のチップセレクト信号（発明の要旨に記載の選択信号に相当）ＣＳ０〜ＣＳ１２を２４個のチップセレクト信号ＣＳ０〜ＣＳ２３に拡張する信号拡張回路１２６と、を含んで構成される。
なお、本実施の形態における遊技機１０は、上記のとおり、その遊技制御装置４１に、遊技用演算処理装置２００から出力される１３個のチップセレクト信号ＣＳ０〜ＣＳ１２を２４個のチップセレクト信号ＣＳ０〜ＣＳ２３に拡張する信号拡張回路１２６を含むため、後で詳述するＣＳ／ＥＣＳモードをＥＣＳモードに設定して使用する。
【００３２】
入力インターフェース１１３の各ポート１１３ａ〜１１３ｅ（図では５個のポート）には、特図始動スイッチ１００、普図始動ゲートスイッチ１０１、継続スイッチ１０２、カウントスイッチ１０３およびセーフセンサ１０４からの信号が入力される。セーフセンサ１０４は入賞した遊技球を検出する。出力インターフェース１１４の各ポート１１４ａ〜１１４ｉ（図では９個のポート）からは、情報収集端末装置３１に遊技情報を出力するための外部情報端子１１９、特図表示装置８９の表示制御を行う表示制御装置１２０、特別変動入賞装置９０である大入賞口を開閉駆動する大入賞口ソレノイド１２１、特図始動記憶表示器１０５、普図表示装置９２、普通変動入賞装置９１を駆動する普通電動役物ソレノイド１２２、普図始動記憶表示器１０６、入賞球に対応して賞球の排出を制御する賞球排出回路１２３、各種装飾ランプ、ＬＥＤ（例えばサイドランプ９７、９８等を含む装飾具）１２４に制御信号が出力される。
【００３３】
入力インターフェース１１３、出力インターフェース１１４およびサウンドジェネレータ１１５には、外部バス１２５が接続されるとともに、信号拡張回路１２６からの２４個のチップセレクト信号ＣＳ０〜ＣＳ２３が入力されており、発明の要旨に記載の外部Ｉ／Ｏに相当する入力インターフェース１１３の５個のポート１１３ａ〜１１３ｅ、出力インターフェース１１４の９個のポート１１４ａ〜１１４ｉおよびサウンドジェネレータ１１５は、２４個のチップセレクト信号ＣＳ０〜ＣＳ２３の状態ならびに外部バス１２５に含まれるいくつかの制御信号（例えば、ＭＲＥＱ、ＩＯＲＥＱ、ＷＲ、ＲＤ信号）の状態に応じて、一つが選択され、その選択されたＩ／Ｏブロックと外部バス１２５を介して、入力信号、例えば、特図始動スイッチ１００の信号を遊技用演算処理装置２００に取り込み、または、遊技用演算処理装置２００からの信号を、例えば、表示制御装置１２０に出力する。
【００３４】
＜遊技用演算処理装置の構成＞
図６は遊技用演算処理装置２００のブロック図である。遊技用演算処理装置２００は遊技制御を行う遊技ブロック２００Ａと、情報管理を行う管理ブロック２００Ｂとに区分され、各ブロックの（以下の）構成要素を共通の半導体基板上に実装してワンチップ化し、パッケージングして製造された、アミューズメントチップである。
遊技ブロック２００Ａは、ＣＰＵコア（発明の要旨に記載の遊技制御手段に相当）２０１やプログラムＲＯＭ２０２およびユーザワークＲＡＭ２０３といった主構成要素を含むとともに、外部バスインターフェース２０４、乱数生成回路２０５、クロックジェネレータ２０６、リセット／割込制御回路２０７、アドレスデコーダ（発明の要旨に記載の信号発生手段、第１信号発生手段に相当）２０８およびチップセレクトコントローラ（発明の要旨に記載の信号発生手段、第２信号発生手段、第３信号発生手段、選択手段に相当）２０９などの従構成要素（ＣＰＵコア２０１の周辺回路要素）を含み、且つ、これらの構成要素を接続するＣＰＵバス２１０を含む。
【００３５】
ＣＰＵコア２０１は、特に限定しないが、Ｚ８０コアであり、遊技制御のための演算処理を行い、プログラムＲＯＭ２０２はその制御プログラム（遊技プログラム）を格納し、ユーザワークＲＡＭ２０３は遊技ブロック２００Ａにおける遊技プログラムに基づく処理を実行する際にワークエリア（作業領域）として用いられるものである。なお、ユーザワークＲＡＭ２０３は、遊技用演算処理装置２００の端子群の一つに割り当てられた専用の端子（以下、便宜的にＶＣＡＰ０という）を用いて、電源バックアップ機能を付加できるようになっており、遊技機１０の電源オフ後もその記憶内容を保持することが可能になっている。ＶＣＡＰ０の使用法は後述する。
【００３６】
外部バスインターフェース２０４は、図５の外部バス１２５との間で、複数ビット（例えば、１６ビット）のアドレス信号Ａ０〜Ａ１５、複数ビット（例えば、８ビット）のデータ信号Ｄ０〜Ｄ７、メモリリクエスト信号ＭＲＥＱ、入出力リクエスト信号ＩＯＲＱ、メモリ書込み信号ＷＲ、メモリ読み出し信号ＲＤおよびモード信号ＭＯＤＥなどの信号インターフェース処理を行うものである。
例えば、ＭＯＤＥ信号をアクティブにした状態で、アドレス信号Ａ０〜Ａ１５を順次にインクリメントしながら、データ信号Ｄ０〜Ｄ７を加えると、プログラムＲＯＭ２０２への書き込みモードとなって遊技機の製造メーカあるいは第三者機関による遊技プログラムの書き込みが可能になる。プログラムＲＯＭ２０２への遊技プログラムの書き込みが終了すると、後述のパラメータメモリ２１１の所定領域に書込終了コードが記録（例えば、所定のコードもしくは所定ビットを物理的に切断することで記録）されるようになっており、パラメータメモリ２１１に書込終了コードが記録されている場合には、プログラムＲＯＭ２０２への遊技プログラムの書き込みができないようになっている。
また、ＭＲＥＱ信号またはＩＯＲＥＱ信号をアクティブにした状態でＷＲ信号をアクティブにすると、所定の外部Ｉ／ＯにＤ０〜Ｄ７を書き込むことができ、ＲＤ信号をアクティブにすると、所定の外部Ｉ／ＯからＤ０〜Ｄ７を取り込むことができる。なお、所定の外部Ｉ／Ｏとは、図５の入力インターフェース１１３の各ポート１１３ａ〜１１３ｅ、出力インターフェース１１４の各ポート１１４ａ〜１１４ｉおよびサウンドジェネレータ１１５のうち、チップセレクト信号ＣＳ０〜ＣＳ１２（正確には図５の信号拡張回路１２６から出力される２４個のチップセレクト信号ＣＳ０〜ＣＳ２３）の状態とＷＲまたはＲＤ信号の状態に応じて選択される一つの要素のことである。
【００３７】
乱数生成回路２０５は遊技の実行過程において遊技価値（例えば、大当り）を付加するか否か等に係わる乱数（乱数は、大当たりの決定や停止時の図柄の決定等に使用）を生成するもので、一様性乱数を生成する数学的手法（例えば、合同法あるいはＭ系列法等）を利用している。本実施の形態では、機種に関連した情報を乱数生成の際における種値として利用する。
クロックジェネレータ２０６は、発振器１１１からのクロック信号ＣＬＫを基に、ＣＰＵコア２０１を含む遊技用演算処理装置２００の各ブロックに動作クロック信号を供給する。
リセット／割込制御回路２０７は電源投入検出回路１１２からのシステムリセット信号（ＲＳＴ）に応答してＣＰＵコア２０１をシステムリセット（詳細は後述）するとともに、遊技用演算処理装置２００の内部の各種リソースを初期状態に設定する。
【００３８】
アドレスデコーダ２０８はＣＰＵバス２１０のアドレスバスの情報をデコードし、そのデコード結果に応じて、２４個のＩ／Ｏリソース選択用の内部信号（発明の要旨に記載の内部選択信号に相当）ｉＣＳ０〜ｉＣＳ２３の一つをアクティブにする。ここで、ＣＰＵバス２１０のアドレスバス上の情報ビット数はｉＡ０からｉＡ１５までの１６ビットであり、アドレスデコーダ２０８は、このｉＡ０からｉＡ１５までをフルデコードし、１６ビットで表現される００００ｈからＦＦＦＦｈまでのアドレス空間の所定番地に予め割り付けられた２４個のＩ／Ｏアドレス（例えば、２３００ｈ〜２３１７ｈまでの２４バイトのアドレス）のいずれかを検出すると、当該Ｉ／Ｏアドレスに対応する一つのＩ／Ｏリソース選択用の内部信号をアクティブにする。
【００３９】
チップセレクトコントローラ２０９はアドレスデコーダ２０８からの２４個のＩ／Ｏリソース選択用の内部信号ｉＣＳ０〜ｉＣＳ２３と、ＣＰＵコア２０１からのモード指定信号ＣＳ／ＥＣＳに基づいて、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２の状態をコントロールする。具体的には、モード指定信号ＣＳ／ＥＣＳが“ＣＳモード指定”の場合には、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２のすべてを外部Ｉ／Ｏ選択用にしてその状態をコントロールする一方、“ＥＣＳモード”の場合には、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２のうち８個（ＣＳ０〜ＣＳ７）を外部Ｉ／Ｏ選択用にして、その状態をコントロールするとともに、残り５個のチップセレクト信号ＣＳ８〜ＣＳ１２の組合わせ状態をコントロールする。ＣＳモードの場合は、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２を用いて、最大１３個までの外部Ｉ／Ｏを制御できるが、ＥＣＳモードの場合は、さらに、最大２４個までの外部Ｉ／Ｏを制御することができる。すなわち、ＥＣＳモードの場合は、８個のチップセレクト信号ＣＳ０〜ＣＳ７で最大８個、および、残り５個のチップセレクト信号ＣＳ８〜ＣＳ１２のうちの４個（ＣＳ８〜ＣＳ１１）の組合わせで２4個（＝１６個；指数の４は発明の要旨に記載のＸに相当）、したがって、最大８個＋１６個＝２４個までの外部Ｉ／Ｏを制御できる。
【００４０】
本実施の形態における外部Ｉ／Ｏは、図５における、入力インターフェース１１３の５個のポート１１３ａ〜１１３ｅ、出力インターフェース１１４の９個のポート１１４ａ〜１１４ｉおよびサウンドジェネレータ１１５であり、５個＋９個＋１個の計１５個の外部Ｉ／Ｏを備えるから、ＣＳモードを使用せずに、ＥＣＳモードを使用する。すなわち、ＥＣＳモードを使用することにより、チップセレクト信号ＣＳ０〜ＣＳ１２の実質数（１３個）を２４個に拡張し、その拡張チップセレクト信号ＣＳ０〜ＣＳ２３を用いて、１５個の外部Ｉ／Ｏに対応している。
【００４１】
ＣＰＵバス２１０はデータバス、アドレスバスおよびコントロールバスを含み、ＣＰＵコア２１０とプログラムＲＯＭ２０２、外部バスインターフェース２０４、ユーザワークＲＡＭ２０３、クロックジェネレータ２０６、リセット割込制御回路２０７、アドレスデコーダ２０８、乱数生成回路２０５の間を接続するとともに、管理ブロック２００Ｂの一部の構成要素（ブートＲＯＭ２１２、パラメータメモリ２１１およびバスモニタ回路２１４）にも接続されている。
【００４２】
次に、遊技用演算処理装置２００における情報管理を行う管理ブロック２００Ｂの構成を説明する。管理ブロック２２Ｂは、パラメータメモリ２１１、ブートＲＯＭ２１２、バスモニタ回路２１４、ＩＤプロパティＲＡＭ２１５、セキュリティメモリ２１６、管理用ワークＲＡＭ２１７、制御回路２１８、外部通信回路２１９および管理バス２２０を含むとともに、遊技ブロック２００Ａから延びるＣＰＵバス２１０の一部を含んで構成されており、ＣＰＵバス２１０は、ブートＲＯＭ２１２、パラメータメモリ２１１およびバスモニタ回路２１４に接続されている。
【００４３】
ブートＲＯＭ２１２はブートプログラムを格納しており、遊技用演算処理装置２００のシステムリセット時（正確には、システムリセット直後に実行される管理ブロック２００Ｂの自己診断および初期化処理の正常完了後に）、このブートプログラムが立ち上がって、所定の簡易チェックを行い、正常であれば遊技プログラムの所定アドレス（ＣＰＵ２０１のアドレス空間内における所定アドレス；一般に当該アドレス空間の先頭番地００００ｈ）に処理を渡すようになっている。パラメータメモリ２１１は書込終了コードおよび初期設定情報を格納している。書込終了コードとは、先にも述べたとおり、プログラムＲＯＭ２０２に遊技プログラムを書き込んだことを示す情報である。また、初期設定情報とは、遊技機の製造メーカが遊技プログラムを書き込む際に、チップセレクト信号ＣＳ０〜ＣＳ１２の拡張機能（ＥＣＳモード）のオンオフ設定や、チップセレクト信号ＣＳ０〜ＣＳ１２の用途（但しＥＣＳモードをオンにした場合はＣＳ０〜ＣＳ２３の用途）などを設定するための情報である。チップセレクト信号ＣＳ０〜ＣＳ１２の拡張機能とは、チップセレクト信号の数を拡張する機能であり、この機能をオン（ＥＣＳモード）にするとＣＳ０からＣＳ１２までの１３個しかないチップセレクト信号をＣＳ０からＣＳ２３までの２４個に拡張することができるというものである。本実施の形態は、前述のとおり、ＥＣＳモードを使用する。
【００４４】
バスモニタ回路２１４は、ＣＰＵバス２１０の状態監視を行い、ＣＰＵバス２１０がＣＰＵコア２０１によって使用されていないときに、必要に応じて、ＣＰＵバス２１０を介して遊技ブロック２００ＡのプログラムＲＯＭ２０２やユーザワークＲＡＭ２０３などをアクセスし、所要のデータ（遊技プログラムやユーザワークＲＡＭ２０３の内容など）を管理ブロック２００Ｂに取り込む。
【００４５】
セキュリティメモリ２１６（ワンタイムＰＲＯＭで構成）には、遊技用演算処理装置２００の識別や正当性の判定のために使用する固有ＩＤが書き込まれており、さらに、この固有ＩＤに加え、遊技種別コード、ランクコード、メーカ番号、機種コードおよび検査番号などの各情報が書き込まれている。なお、遊技種別コードはパチンコ遊技機やスロットルマシン等を区別するための情報であり、例えば、パチンコ遊技機の場合は“Ｐ”、スロットルマシンの場合は“Ｇ”となる。ランクコードは遊技機の機種ランクコード（第１種、第２種等を区別するためのコード）、メーカ番号当該遊技機の製造メーカを識別するためのメーカＩＤ（またはメーカコード）であり、機種コードは製造メーカが設定する当該遊技機の製品コードである、検査番号（または検定コード）は第三者機関による検査に合格した遊技機に付与される番号である。
【００４６】
ＩＤプロパティＲＡＭ２１５には、セキュリティメモリ２１６の内容がコピーされている。すなわち、固有ＩＤ、遊技種別コード、ランクコード、メーカ番号、機種コードおよび検査番号が書き込まれている。コピーのタイミングは、遊技機１０の電源投入時または遊技用演算処理装置２００のシステムリセット時であり、例えば、システムリセット直後に管理ブロック２００Ｂで実行される初期化処理の中で行われる。ＩＤプロパティＲＡＭ２１５は、前述のユーザワークＲＡＭ２０３と同様に、遊技用演算処理装置２００の端子群の一つに割り当てられた専用の端子（以下便宜的にＶＣＡＰ１という）を用いて、電源バックアップ機能を付加できるようになっており、遊技機１０の電源オフ後もその記憶内容を保持することが可能になっている。なお、ＶＣＡＰ１の使用法は後述する。
管理用ワークＲＡＭ２１７は、バスモニタ回路２１４を介して読み込まれた遊技ブロック２００Ａの情報（プログラムＲＡＭ２０２の内容やユーザワークＲＡＭ２０３の内容など）を一時的に保持するための記憶領域である。
【００４７】
制御回路２１８は所定のシーケンスを実行して、管理ブロック２００Ｂの動作を制御するもので、例えば、システムリセット時に（正確にはシステムリセット直後に管理ブロック２００Ｂで実行される初期化処理で）セキュリティメモリ２１６の内容をＩＤプロパティＲＡＭ２１５にコピーしたり、また、遊技中にバスモニタ回路２１４を介してＣＰＵコア２０１のバス解放期間を検出し、同期間中に遊技ブロック２００ＡのプログラムＲＯＭ２０２の内容やユーザワークＲＡＭ２０３の内容を読み出して管理用ワークＲＡＭ２１７へ書き込んだりするほか、外部装置であるＰＪ１からの管理情報要求指令に応答して管理用ワークＲＡＭ２１７やＩＤプロパティＲＡＭ２１５の内容を外部へ転送したりする。
外部通信回路２１９は前述のＰＪ１（図２参照）との通信を行うもので、例えば、外部からの指令に基づいて、管理用ワークＲＡＭ２１７やＩＤプロパティＲＡＭ２１５の記憶内容を外部へ転送する等の処理を行う。なお、外部通信回路２１９から外部に転送される情報に対して暗号化処理を施してもよい。
【００４８】
図７は、遊技用演算処理装置２００の端子群に割り当てられた二つの電源バックアップ端子（ＶＣＡＰ０およびＶＣＡＰ１）の使い方を示す図である。既述のとおり、ＶＣＡＰ０は遊技ブロック２００Ａに設けられたユーザワークＲＡＭ２０３の電源バックアップ端子であり、また、ＶＣＡＰ１は管理ブロック２００Ｂに設けられたＩＤプロパティＲＡＭ２１５の電源バックアップ端子である。これら二つの端子ＶＣＡＰ０、ＶＣＡＰ１は、図示のとおり、四つのパターンのいずれかで使用することができる。
図７（ａ）は、二つの端子ＶＣＡＰ０、ＶＣＡＰ１に電源（以下Ｖｃｃ）を加える使い方のパターンである。Ｖｃｃは遊技機１０の電源をオンにしている間、所定の電位を保持する直流電源である。このパターンで使用すると、遊技機１０の電源をオンにしている間だけユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５の双方に電源（Ｖｃｃ）が供給されるので、ユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５の電源バックアップを行わない使い方をすることができる。したがって、このパターンでは、遊技機１０の電源をオンにしている間だけユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５の記憶内容を保持することができ、言い換えれば、遊技機１０の電源オフ時にユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５の記憶内容を消去することができる。
【００４９】
図７（ｂ）は、二つの端子ＶＣＡＰ０、ＶＣＡＰ１にＶｃｃを加えるとともに、ＶＣＡＰ０にコンデンサＣ１を接続する使い方のパターンである。このパターンで使用すると、遊技機１０の電源をオフにした後もＶＣＡＰ０を介してコンデンサＣ１の充電電圧がユーザワークＲＡＭ２０３に供給され続けるので、ユーザワークＲＡＭ２０３に対する電源バックアップを行うことができる。したがって、このパターンでは、遊技機１０の電源オフ後もユーザワークＲＡＭ２０３の記憶内容を保持し続けることができるとともに、遊技機１０の電源オフ時にＩＤプロパティＲＡＭ２１５の記憶内容を消去することができる。
図７（ｃ）は、二つの端子ＶＣＡＰ０、ＶＣＡＰ１にＶｃｃを加えるとともに、ＶＣＡＰ１にコンデンサＣ２を接続する使い方のパターンである。このパターンで使用すると、遊技機１０の電源をオフにした後もＶＣＡＰ１を介してコンデンサＣ２の充電電圧がＩＤプロパティＲＡＭ２１５に供給され続けるので、ＩＤプロパティＲＡＭ２１５に対する電源バックアップを行うことができる。したがって、このパターンでは、遊技機１０の電源オフ後もＩＤプロパティＲＡＭ２１５の記憶内容を保持し続けることができるとともに、遊技機１０の電源オフ時にユーザワークＲＡＭ２０３の記憶内容を消去することができる。
【００５０】
図７（ｄ）は、二つの端子ＶＣＡＰ０、ＶＣＡＰ１にＶｃｃを加えるとともに、ＶＣＡＰ０とＶＣＡＰ１にそれぞれコンデンサＣ１、Ｃ２を接続する使い方のパターンである。このパターンで使用すると、遊技機１０の電源をオフにした後もＶＣＡＰ０、ＶＣＡＰ１を介してコンデンサＣ１、Ｃ２の充電電圧がユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５に供給され続けるので、ユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５の双方に対する電源バックアップを行うことができる。したがって、このパターンでは、遊技機１０の電源オフ後もユーザワークＲＡＭ２０３とＩＤプロパティＲＡＭ２１５の記憶内容を保持し続けることができる。
【００５１】
コンデンサＣ１、Ｃ２は、Ｖｃｃの電位に向けて電荷を蓄積（充電）するとともに、Ｖｃｃのオフ後はその充電電荷を負荷（ＶＣＡＰ０、ＶＣＡＰ１）に供給（放電）するから、いわゆる二次電池として機能する。但し、これらＣ１、Ｃ２の代わりに一次電池（放電のみの電池）やその他の電池（例えば、燃料電池）を用いることも可能である。
なお、図７（ｂ）〜（ｄ）において、ＶｃｃとコンデンサＣ１（ＶｃｃとコンデンサＣ２）の間にダイオードＤ１（Ｄ２）を挿入することが望ましい。Ｖｃｃを正電源とするならば、ダイオードＤ１（Ｄ２）のアノードをＶｃｃに接続し、カソードをコンデンサＣ１（Ｃ２）に接続する。電源オフ時にＶｃｃの電位が０Ｖ方向に低下しても、コンデンサＣ１（Ｃ２）からＶｃｃへと電流が逆流せず、バックアップ端子ＶＣＡＰ０（ＶＣＡＰ１）へのコンデンサＣ１（Ｃ２）からの電源供給を支障なく行うことができる。また、ダイオードＤ１（Ｄ２）にはショットキー型のものを使用することが好ましい。ショットキー型のダイオードは、アノード−カソード間の順方向電圧が小さく、ダイオードＤ１（Ｄ２）の挿入に伴う電圧降下を低く抑えることができるからである。
【００５２】
図８は遊技用演算処理装置２００の要部構成図であり、チップセレクト信号ＣＳ０〜ＣＳ１２の発生部分を示す図である。既述のとおり、アドレスデコーダ２０８はＣＰＵバス２１０のアドレスバス上の情報（ｉＡ０からｉＡ１５までの１６ビットのアドレス情報）をフルデコードし、図９に示すように、１６ビットで表現される００００ｈからＦＦＦＦｈまでのアドレス空間の所定番地に予め割り付けられた２４個のＩ／Ｏアドレス（例えば、２３００ｈ〜２３１７ｈまでの２４バイトのアドレス）のいずれかを検出すると、当該Ｉ／Ｏアドレスに対応する一つのＩ／Ｏリソース選択用内部信号（ｉＣＳ０〜ｉＣＳ２３のうちの一つ）をアクティブにする。例えば、アドレス２３００ｈを検出すると、ＣＳ０に対応するｉＣＳ０をアクティブにし、アドレス２３０１ｈを検出すると、ＣＳ１に対応するｉＣＳ１をアクティブにし、……、アドレス２３１７ｈを検出すると、ＣＳ２３に対応するｉＣＳ２３をアクティブにする。
【００５３】
また、既述のとおり、チップセレクトコントローラ２０９はアドレスデコーダ２０８からの２４個のＩ／Ｏリソース選択用の内部信号ｉＣＳ０〜ｉＣＳ２３と、ＣＰＵコア２０１からのモード指定信号ＣＳ／ＥＣＳに基づいて、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２の状態をコントロールする。例えば、ＣＳモードの場合、ｉＣＳ０がアクティブで入力すると、対応するチップセレクト信号ＣＳ０をアクティブにして出力し、ｉＣＳ１がアクティブで入力すると、対応するチップセレクト信号ＣＳ１をアクティブにして出力し、……、ｉＣＳ１２がアクティブで入力すると、対応するチップセレクト信号ＣＳ１２をアクティブにして出力する（ＣＳモードの場合、ｉＣＳ１３〜ｉＣＳ２３は未使用）。一方、ＥＣＳモードの場合、同様に、ｉＣＳ０がアクティブで入力すると、対応するチップセレクト信号ＣＳ０をアクティブにして出力し、ｉＣＳ１がアクティブで入力すると、対応するチップセレクト信号ＣＳ１をアクティブにして出力し、……、ｉＣＳ７がアクティブで入力すると、対応するチップセレクト信号ＣＳ７をアクティブにして出力するが、ｉＣＳ８からｉＣＳ２３までについては、そのうちの一つのアクティブに対応させて、４つのチップセレクト信号ＣＳ８〜ＣＳ１１の組合わせをコード化して出力するとともに、最後のチップセレクト信号ＣＳ１２をアクティブ固定にして出力する。
【００５４】
図１０はチップセレクトコントローラ２０９の構成図である。１３個のバッファ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄ、２０９ｅ、２０９ｆ、２０９ｇ、２０９ｈ、２０９ｉ、２０９ｊ、２０９ｋ、２０９ｍ、２０９ｎと、５個のセレクタ２０９ｐ、２０９ｑ、２０９ｒ、２０９ｓ、２０９ｔと、１個のコーダ２０９ｕとを備える。
１３個のバッファ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄ、２０９ｅ、２０９ｆ、２０９ｇ、２０９ｈ、２０９ｉ、２０９ｊ、２０９ｋ、２０９ｍ、２０９ｎのうち図面の上から８個のバッファ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄ、２０９ｅ、２０９ｆ、２０９ｇ、２０９ｈは、ｉＣＳ０からｉＣＳ７までをスルーで通過させるが、残り５個のバッファ２０９ｉ、２０９ｊ、２０９ｋ、２０９ｍ、２０９ｎは、セレクタ２０９ｐ、２０９ｑ、２０９ｒ、２０９ｓ、２０９ｔの出力（Ｏ）に現れた信号を通過させる。
セレクタ２０９ｐ、２０９ｑ、２０９ｒ、２０９ｓ、２０９ｔは、図中（ｂ）にその拡大図を示すように、二つの入力ＡＢ、一つの出力Ｏおよび選択入力Ｓの各端子を備え、選択入力Ｓを一の論理状態（ＣＳ／ＥＣＳ信号がＣＳモードのときの状態）にすると入力Ａに加えられた信号、すなわち、ｉＣＳ８〜ｉＣＳ１２を出力Ｏから取り出し、選択入力Ｓを他の論理状態（ＣＳ／ＥＣＳ信号がＥＣＳモードのときの状態）にすると入力Ｂに加えられた信号（コーダ２０９ｕの出力信号；セレクタ２０９ｐ、２０９ｑ、２０９ｒ、２０９ｓについてはＢ０〜Ｂ３、セレクタ２０９ｔについてはＳＴＢ）を出力Ｏから取り出すという選択動作を行うものである。なお、ＳＴＢは４ビットのコードＢ０〜Ｂ３の状態確定を表す信号（いわゆるストローブ信号）である。
【００５５】
コーダ２０９ｕはＩ０からＩ１５までの１６ビット入力のいずれか一つをアクティブにすると、そのアクティブのビット位置に対応した４ビットのコードＢ０〜Ｂ３を発生（但し、ＣＳ／ＥＣＳ信号がＥＣＳモード指定の場合）するというものであり、ビットＢ０〜Ｂ３の各々は４個のセレクタ２０９ｐ、２０９ｑ、２０９ｒ、２０９ｓの入力Ｂに加えられている。また、コーダ２０９ｕからは、既述のとおり４ビットのコードＢ０〜Ｂ３の確定状態を表すストローブ信号ＳＴＢが取り出されており、このＳＴＢは５個目のセレクタ２０９ｔの入力Ｂに与えられている。
図１１はコーダ２０９ｕの入出力真理値表であり、この真理値表はコーダ２０９ｕの１６ビットの入力Ｉ０〜Ｉ１５の一つがアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「００００」〜「１１１１」までのいずれかのビット配列にコード化されることを示している。
【００５６】
すなわち、Ｉ０（アドレスデコーダ２０８の出力ｉＣＳ８）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「００００」のビット配列にコード化され、Ｉ１（アドレスデコーダ２０８の出力ｉＣＳ９）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「０００１」のビット配列にコード化され、Ｉ２（アドレスデコーダ２０８の出力ｉＣＳ１０）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「００１０」のビット配列にコード化され、Ｉ３（アドレスデコーダ２０８の出力ｉＣＳ１１）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「００１１」のビット配列にコード化され、Ｉ４（アドレスデコーダ２０８の出力ｉＣＳ１２）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「０１００」のビット配列にコード化され、Ｉ５（アドレスデコーダ２０８の出力ｉＣＳ１３）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「０１０１」のビット配列にコード化され、Ｉ６（アドレスデコーダ２０８の出力ｉＣＳ１４）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「０１１０」のビット配列にコード化され、Ｉ７（アドレスデコーダ２０８の出力ｉＣＳ１５）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「０１１１」のビット配列にコード化され、Ｉ８（アドレスデコーダ２０８の出力ｉＣＳ１６）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１０００」のビット配列にコード化され、Ｉ９（アドレスデコーダ２０８の出力ｉＣＳ１７）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１００１」のビット配列にコード化され、Ｉ１０（アドレスデコーダ２０８の出力ｉＣＳ１８）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１０１０」のビット配列にコード化され、Ｉ１１（アドレスデコーダ２０８の出力ｉＣＳ１９）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１０１１」のビット配列にコード化され、Ｉ１２（アドレスデコーダ２０８の出力ｉＣＳ２０）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１１００」のビット配列にコード化され、Ｉ１３（アドレスデコーダ２０８の出力ｉＣＳ２１）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１１０１」のビット配列にコード化され、Ｉ１４（アドレスデコーダ２０８の出力ｉＣＳ２２）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１１１０」のビット配列にコード化され、Ｉ１５（アドレスデコーダ２０８の出力ｉＣＳ２３）がアクティブになると、４ビットの出力Ｂ０〜Ｂ３が「１１１１」のビット配列にコード化されることを示している。
【００５７】
したがって、本実施の形態のチップセレクトコントローラ２０９によれば、ＣＳ／ＥＣＳ信号をＣＳモードにすることにより、アドレスデコーダ２０８からの１３個の信号（ｉＣＳ０〜ｉＣＳ１２）をそのままスルーさせて１３個のチップセレクト信号ＣＳ０〜ＣＳ１２を外部出力できる一方、ＣＳ／ＥＣＳ信号をＥＣＳモードにすることにより、アドレスデコーダ２０８からの１３個の信号のうちの８個（ｉＣＳ０〜ｉＣＳ７）をそのままスルーさせて８個のチップセレクト信号ＣＳ０〜ＣＳ７を外部出力できるとともに、残り１６個の信号（ｉＣＳ８〜ｉＣＳ２２）をコード化して２4個の状態を持つ４ビットの信号Ｂ０〜Ｂ３を作り、この４ビットの信号を４個のチップセレクト信号ＣＳ８〜ＣＳ１１として外部出力することができる。その結果、ＣＳモードにおいては、最大１３個の外部Ｉ／Ｏを制御でき、ＥＣＳモードにおいては、最大８個＋２4個＝２４個の外部Ｉ／Ｏを制御できる。
なお、ＥＣＳモードで最大２４個の外部Ｉ／Ｏを制御するためには、後述するように、チップセレクトコントローラ２０９から出力されるコード情報（すなわち、チップセレクト信号ＣＳ８〜ＣＳ１１）をデコードし、２4個分の拡張チップセレクト信号ＣＳ８′〜ＣＳ２３′を生成するための手段（図１３の外部デコーダ３３０参照）を遊技用演算処理装置２００の外部に設けなければならない。
【００５８】
図１２はＣＳモードにおけるチップセレクト信号ＣＳ０〜ＣＳ１２の使用例である。上記のとおり、ＣＳモードの場合、遊技用演算処理装置２００から出力される１３個のチップセレクト信号ＣＳ０〜ＣＳ１２は各々個別の外部Ｉ／Ｏに対応し、最大１３個までの任意の外部Ｉ／Ｏを制御できる。
今、第０から第１２までの任意の外部Ｉ／Ｏ３００〜３１２を想定すると、各々の外部Ｉ／Ｏ３００〜３１２のチップセレクト端子（ＣＳ）に、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２のそれぞれを入力させればよい。そして、遊技プログラム上で、例えば、アドレス２３００ｈ（図９参照）をコールしてＷＲ信号またはＲＤ信号をアクティブにすれば、当該アドレス２３００ｈに対応づけられた特定のチップセレクト信号（ＣＳ０）をアクティブにして第０の外部Ｉ／Ｏ３００へ信号を書き込み（ＷＲ信号のアクティブ時）、または、第０の外部Ｉ／Ｏ３００から信号を読み出す（ＲＤ信号のアクティブ時）ことができる。
しかし、ＣＳモードの場合、外部Ｉ／Ｏの制御数は、遊技用演算処理装置２００から出力されるチップセレクト信号ＣＳ０〜ＣＳ１２の数（１３個）を越えることができないため、本実施の形態のように、１５個の外部Ｉ／Ｏ（図５の入力インターフェース１１３の５個のポート１１３ａ〜１１３ｅ、出力インターフェース１１４の９個のポート１１４ａ〜１１４ｉおよびサウンドジェネレータ１１５）を備えるものにあっては、ＥＣＳモードを使用する。
【００５９】
図１３はＥＣＳモードにおけるチップセレクト信号ＣＳ０〜ＣＳ１２の使用例である。ＣＳモードとの相違は、遊技用演算処理装置２００から出力される１３個のチップセレクト信号ＣＳ０〜ＣＳ１２のうちの４個、すなわち、コード化された４個のチップセレクト信号ＣＳ８〜ＣＳ１１を所定のストローブ信号（ＣＳ１２；図）のタイミングでデコードし、２4個の拡張チップセレクト信号ＣＳ８′〜ＣＳ２３′を生成する外部デコーダ（発明の要旨に記載の再生手段に相当）３３０を含む信号拡張回路１２６を備えた点にある。
【００６０】
図１４はデコーダ３３０の入出力真理値表であり、この真理値表は４ビット入力Ｉ０〜Ｉ３の組合わせ〔ＣＳ１２によって示された所定のタイミング（前記コーダ２０９ｕの４ビット出力の確定タイミング）のときの組み合わせ〕に応じてＢ０からＢ１５までの１６個の出力の一つをアクティブにすることを示している。
すなわち、４ビット入力（チップセレクト信号ＣＳ８〜ＣＳ１１）の組み合わせが「００００」の場合に、Ｂ０（拡張チップセレクト信号ＣＳ８′）をアクティブにして出力し、同組み合わせが「０００１」の場合に、Ｂ１（拡張チップセレクト信号ＣＳ９′）をアクティブにして出力し、同組み合わせが「００１０」の場合に、Ｂ２（拡張チップセレクト信号ＣＳ１０′）をアクティブにして出力し、同組み合わせが「００１１」の場合に、Ｂ３（拡張チップセレクト信号ＣＳ１１′）をアクティブにして出力し、同組み合わせが「０１００」の場合に、Ｂ４（拡張チップセレクト信号ＣＳ１２′）をアクティブにして出力し、同組み合わせが「０１０１」の場合に、Ｂ５（拡張チップセレクト信号ＣＳ１３′）をアクティブにして出力し、同組み合わせが「０１１０」の場合に、Ｂ６（拡張チップセレクト信号ＣＳ１４′）をアクティブにして出力し、同組み合わせが「０１１１」の場合に、Ｂ７（拡張チップセレクト信号ＣＳ１５′）をアクティブにして出力し、同組み合わせが「１０００」の場合に、Ｂ８（拡張チップセレクト信号ＣＳ１６′）をアクティブにして出力し、同組み合わせが「１００１」の場合に、Ｂ９（拡張チップセレクト信号ＣＳ１７′）をアクティブにして出力し、同組み合わせが「１０１０」の場合に、Ｂ１０（拡張チップセレクト信号ＣＳ１８′）をアクティブにして出力し、同組み合わせが「１１００」の場合に、Ｂ１２（拡張チップセレクト信号ＣＳ２０′）をアクティブにして出力し、同組み合わせが「１１０１」の場合に、Ｂ１３（拡張チップセレクト信号ＣＳ２１′）をアクティブにして出力し、同組み合わせが「１１１０」の場合に、Ｂ１４（拡張チップセレクト信号ＣＳ２２′）をアクティブにして出力し、同組み合わせが「１１１１」の場合に、Ｂ１５（拡張チップセレクト信号ＣＳ２３′）をアクティブにして出力することを示している。
【００６１】
今、第０〜第２３までの最大２４個の外部Ｉ／Ｏ３００〜３２３を想定する。一つの外部Ｉ／Ｏを制御する場合、遊技プログラム上で、アドレス２３００ｈからアドレス２３１７ｈ（図９参照）までのいずれかの番地をコールしてＷＲ信号またはＲＤ信号をアクティブにすればよい。例えば、アドレス２３００ｈをコールした場合はチップセレクト信号ＣＳ０がアクティブとなって第０の外部Ｉ／Ｏ３００が制御され、……、アドレス２３０７ｈをコールした場合はチップセレクト信号ＣＳ７がアクティブとなって第７の外部Ｉ／Ｏ３０７が制御される。あるいは、アドレス２３０８ｈをコールした場合は外部デコーダ３３０から出力される拡張チップセレクト信号ＣＳ８′がアクティブとなって第８の外部Ｉ／Ｏ３０８が制御され、……、アドレス２３１７ｈをコールした場合は外部デコーダ３３０から出力される拡張チップセレクト信号ＣＳ２３′がアクティブとなって第２３の外部Ｉ／Ｏ３２３が制御される。
【００６２】
次に、作用を説明するが、始めに、遊技用演算処理装置２００の正当性の判定に関係する各部の動作を説明し、その後、遊技用演算処理装置２００のシステムリセット動作等の説明を行い、そのシステムリセット動作の説明の最後に、本願発明のポイントであるチップセレクト動作（ＣＳモードとＥＣＳモード）の説明を行うこととする。
＜遊技用演算処理装置２００の正当性の判定動作＞
遊技用演算処理装置２００の正当性の判定動作は、ＰＪ１、ＰＪ２、ＪＲ、ＪＲｓおよび遊技用演算処理装置２００が相互に関連しあって行われる。
図１５（ａ）、（ｂ）はＰＪ１のメインルーチンおよび割り込みルーチンをそれぞれ示すフローチャートである。ＰＪ１のメインルーチンは、ＰＪ１の電源投入（パワーオン）時に開始される。ＰＪ１がパワーオンすると、まずステップＳ１でＣＰＵ５１のイニシャライズ、ＲＡＭ５３のチェックおよびイニシャライズを行う。これにより、ＣＰＵ５１が初期化され、システム内部のレジスタの設定処理、フラグのイニシャライズ等が行われるとともに、ＲＡＭ５３の正常判定処理、ワークエリアのイニシャライズ等が行われる。
【００６３】
次いで、ステップＳ２で設定処理を行う。これは、ＰＪ１へ設定・検査装置２３より遊技用演算処理装置２００の固有ＩＤと同一の照合用ＩＤを設定するもので、ステップＳ１を経た後に、ステップＳ２にて設定処理を行っている。次いで、ステップＳ３で遊技用演算処理装置２００のチェック処理を行う。これは、遊技用演算処理装置２００の固有ＩＤが正当であるか否かを判定するものである。すなわち、遊技用演算処理装置２００には製造時に予め固有ＩＤ（遊技用演算処理装置２００毎に異なるＩＤ）がセキュリティメモリ２１６に格納されており、セキュリティメモリ２１６の格納データ（固有ＩＤ等）がＩＤプロパティＲＡＭ２１５にコピーされるようになっている。そして、ホール１に遊技機１０が納入された後、ＰＪ１がＩＤプロパティＲＡＭ２１５の格納データを定期的に読み出し、設定・検査装置２３より設定された照合用ＩＤと比較することにより遊技用演算処理装置２００の正当性を判定するようになっている（詳細な判定動作は後述のサブルーチンで説明する）。なお、メインルーチンにおける処理の内容は必要に応じて逐次後述のサブルーチンで詳述する。これは、以下のステップについても同様である。また、ＰＪ１以外のその他の装置についても同様である。
【００６４】
次いで、ステップＳ４でイベント処理を行う。これは、遊技機１０等（これには遊技機１０および遊技設備装置も含まれる。以下同様）より出力される各信号およびＰＪ２より転送されてくる遊技情報を加工・記録する処理を行うとともに、遊技情報に状態変化があった場合に、その状態変化情報をＪＲおよびＪＲｓに送信するものである（後述のサブルーチンで詳述）。
ここで、遊技機１０等より出力される各信号およびＰＪ２より転送されてくる遊技情報を加工したものとしては、例えば時刻（時分：遊技情報を収集したときの発生時刻）、累計セーフ、累計アウト、累計特賞回数、累計確変回数、累計特賞中セーフ、累計特賞中アウト、累計確変中セーフ、累計確変中アウト、累計確変中スタート、累計スタート、累計カード売上、累計現金売上、最終スタート回数、打止回数、打止目標値、最終アウト玉数、金枠開放回数、木枠開放回数および電磁波異常回数等がある。また、遊技情報の状態変化を監視するステータスおよびその内容としては、特賞、確変、稼働中検出、自動打止、手動打止、アウト異常、セーフ異常、ベース異常、出過ぎ異常、入賞異常、特賞異常、演算処理装置異常（遊技用演算処理装置２００の固有ＩＤが異常のときに状態１となるビットである）、ノード異常（端末装置間の相互認証が異常のときに状態１となるビットである。なお、相互認証はＬＯＮプロトコルによって行われる）、金枠開、金枠開異常、木枠開、木枠開異常、電磁波異常、空皿検出、空皿検出異常およびコール等がある。
【００６５】
次いで、ステップＳ５でＨＣより遊技情報のポーリングに対する応答処理を行う。次いで、ステップＳ６でＨＣもしくはＣＣより要求される所望遊技機１０の遊技情報を取得したい場合に、その要求に対して応答するブラウジング応答処理を行う。次いで、ステップＳ７で遊技情報設定処理を行う。これは、ＨＣもしくはＣＣより設定される状態変化情報の監視用の設定処理を行うとともに、ＰＪ１は夜間も動作しているので、例えばＨＣより開店等の要求があった場合に、前日の遊技機情報等をクリアする処理を行うものである。
次いで、ステップＳ８で設定・検査装置要求処理を行う。これは、設定・検査装置２３よりのメモリ内容（ＲＡＭ５３：作業メモリの内容）の要求指令、もしくはＲＯＭ５２に格納されている基準遊技プログラムの要求指令等を遊技用演算処理装置２００へ連絡したり、遊技用演算処理装置２００より設定・検査装置２３へ上記要求指令に対して応答する情報（メモリ内容、遊技プログラム）を中継する処理を行うものである。なお、設定・検査装置２３はホール１における当局の立入検査時のみならず、遊技機１０の検定検査を行うときにも使用できる。
【００６６】
ステップＳ８を経ると、ステップＳ３に戻って処理ループ（ステップＳ３〜ステップＳ８）を繰り返す。ＰＪ１（ＰＪ２も同様）およびＬＯＮ通信網２７（島内ネットワーク２６、ネットワーク中継装置２５および店内ネットワーク２４）は夜間も動作しており、特に島内ネットワーク２６に接続されるノード（端末装置）は夜間も遊技情報の状態変化を監視している。したがって、ステップＳ３〜ステップＳ８の処理ループを繰り返すことにより、翌朝、開店前に各遊技情報を取得することで、不正を監視できる。また、夜間、通電しているＬＯＮ通信網２７に外部通信装置（例えば、ＦＡＸ装置等）を接続しておけば、不正が発生した時点で外部に不正発生という状況を送信することができ、不正に有効に対処することが可能になる。
【００６７】
ＰＪ１の割り込みルーチンでは、図１５（ｂ）に示すように、ステップＳ１１で入力処理を行う。これは、ＰＪ１の入力インターフェース５９にアミューズ通信信号、売上信号（カード、現金）、補給球数信号、回収球数信号、特図回転信号、大当り信号および確変信号の何れかの信号が入力された際に、その入力信号をトリガーとして割り込みがかかり、その入力された信号を保存しておく処理を行うものである。入力処理で保存した信号はＰＪ１のメインルーチンの処理で使用される。次いで、ステップＳ１２でタイマ処理を行う。これにより、ＰＪ１において使用する各種のタイマが作成され、例えば、１００ｍｓ等のタイマが作られる。ステップＳ１２を経ると、割り込みを終了する。
なお、ＰＪ２についても、図１５（ａ）（ｂ）に示す内容と同様の処理が行われるので、ここでの説明は省略する。但し、ＰＪ２は遊技機１０および遊技設備装置より収集した状態変化情報（例えば、金枠開放信号、空皿信号等）をＰＪ１へ転送し、ＰＪ１より上位ノードの端末装置（例えば、ＪＲやＪＲｓ）に転送してもらうとともに、発射停止要求に応答して遊技機１０を不能動化する処理を行う点でＰＪ１と相違する。
【００６８】
次に、遊技用演算処理装置２００のチェックに関するサブルーチンについて説明する。図１６は遊技用演算処理装置チェックのサブルーチンを示すフローチャートである。遊技用演算処理装置２００をチェックする過程では、遊技用演算処理装置２００、ＰＪ１およびＰＪ２において関連する処理が行われる。
既述のとおり、遊技用演算処理装置２００には製造時に予め固有ＩＤ（遊技用演算処理装置２００毎に異なるＩＤ）がセキュリティメモリ２１６に格納されており、セキュリティメモリ２１６の格納データ（固有ＩＤ等）がＩＤプロパティＲＡＭ２１５にコピーされるようになっている。そして、ホール１に遊技機１０が納入された後、ＰＪ１が固有ＩＤに基づいて正当な遊技用演算処理装置２００であるか否かを判断できるように、ＬＯＮ通信網２７に設定・検査装置２３を接続し、当該遊技用演算処理装置２００に予め格納されている固有ＩＤと同一の情報（照合用ＩＤ）を、当該遊技機１０が接続されるＰＪ１へ設定する。ＰＪ１では所定間隔毎に遊技用演算処理装置２００に固有ＩＤ読み出しコマンドを送信し、遊技用演算処理装置２００はそれに応答すべくＩＤプロパティＲＡＭ２１５にコピーされている固有ＩＤを含む情報をＰＪ１へ送信し、ＰＪ１は受け取った情報に含まれている固有ＩＤを設定・検査装置２３により設定された照合用ＩＤと比較することで、遊技用演算処理装置２００の正当性を判断する。そして、特定の者（例えば、製造時に遊技用演算処理装置２００に固有ＩＤを格納し、管理している者）しか知り得ない固有ＩＤが正当であれば、その正当な遊技用演算処理装置２００に書き込まれている遊技プログラムは正当であると判断する。
【００６９】
図１６に示すプログラムで遊技用演算処理装置２００の正当性を判断する場合、まず、ＰＪ１のメインルーチンの遊技用演算処理装置チェック処理において、ステップＳ２１で所定間隔毎の固有ＩＤの確認タイミング（例えば、１秒毎）であるか否かを判別し、確認タイミングでなければ、今回のルーチンを終了してメインルーチンにリターンする。確認タイミングであれば、ステップＳ２２に進んで当該ＰＪ１に接続される遊技機１０の遊技用演算処理装置２００に対して固有ＩＤ要求（例えば、固有ＩＤ読み出しコマンド）を送信する。これは、ＰＪ１と対になっている（つまりＰＪ１がチェック対象としている）遊技機１０における遊技制御基板４１に内蔵されている遊技用演算処理装置２００に対して固有ＩＤを要求するものである。
【００７０】
遊技用演算処理装置２００では、外部通信回路２１９が処理を行い、まずステップＳ２３でＰＪ１から送られてきた固有ＩＤ要求指令が正規な指令情報であるか否かを判別し、正規のものでなければルーチンを終了する。したがって、このときは無応答となる。無応答とすることによって、不正の防止を行う。例えば、何かしら応答すると、その応答を解析される恐れがあるので、無応答にしているものである。要は、不正なコマンドに対する応答動作はしないという構成である。なお、無応答に限らず、予め決められた一定の情報がけを返す（例えば、応答不能です）ようにしてもよい。このように無応答にすることにより、不正者による解析を著しく困難にすることができる。
【００７１】
一方、ステップＳ２３で正規の指令情報である場合には、ステップＳ２４に進んでそれが固有ＩＤの要求指令であるか否かを判別する。固有ＩＤの要求指令でなければルーチンを終了する。固有ＩＤの要求指令であれば、ステップＳ２５でＰＪ１より送信されてきた固有ＩＤ要求を受信し、ステップＳ２６でＩＤプロパティＲＡＭ２１５にコピーされている情報（固有ＩＤを含む情報）をＰＪ１へ送信してルーチンを終了する。
【００７２】
固有ＩＤは遊技用演算処理装置２００の正当性を判断する情報であり、予め遊技用演算処理装置２００のセキュリティメモリ２１６に格納されている情報であるが、ＰＪ１への送信対象となる情報は、セキュリティメモリ２１６からＩＤプロパティＲＡＭ２１５にコピーされた情報である。
なお、遊技用演算処理装置２００における固有ＩＤ要求の受付けとその応答処理はＣＰＵコア２０１の関与を受けることなく、管理ブロック２００Ｂの動作のみで行われる。すなわち、管理ブロック２００Ｂの外部通信回路２１９で固有ＩＤ要求を受付け、それに応答してＩＤプロパティＲＡＭ２１５にコピーされている固有ＩＤを含む情報を外部に送信する。したがって、ＣＰＵコア２０１の動作に何ら影響を与えることなく、固有ＩＤ要求の受付けおよび応答処理を実行できる。このように、管理ブロック２００Ｂが独立して固有ＩＤ要求に対する応答を行うことにより、例えば遊技プログラムの実行中（すなわち、遊技中）でも固有ＩＤに基づくセキュリティチェックを実現することが可能になるという利点がある。
【００７３】
ＰＪ１ではステップＳ２７で遊技用演算処理装置２００の外部通信回路２１９から送信された固有ＩＤを受信し、ステップＳ２８で受信した固有ＩＤが正常であるか（正規なものであるか）否かを判別する。なお、チェック用の固有ＩＤ（照合用ＩＤ）は予め設定・検査装置２３によりＰＪ１に対して設定（例えば、ＥＥＰＲＯＭ５４に格納）されている。照合用ＩＤは設定・検査装置２３によって設定する例に限らず、例えばＣＣなどによって設定してもよい。
【００７４】
ステップＳ２８の判別結果で、遊技用演算処理装置２００から受信した固有ＩＤが正常であれば、ステップＳ２９で固有ＩＤ正常状態を記憶（例えば、状態変化情報のうち遊技用演算処理装置異常のビットを「０」にして正常なものとして記憶：図１７に示すイベント処理のステップＳ４４で使用される）してメインルーチンにリターンする。一方、遊技用演算処理装置２００の固有ＩＤが正常でない場合（例えば、偽造された遊技用演算処理装置である場合）には、ステップＳ３０に進んで固有ＩＤの異常に対応した処置を行うべく、発射停止要求をＰＪ２に送信するとともに、ステップＳ５７で固有ＩＤ異常状態を記憶（例えば、状態変化情報のうち遊技用演算処理装置異常のビットを「１」にして記憶：図１７に示すイベント処理のステップＳ４４で使用される）してメインルーチンにリターンする。
【００７５】
ＰＪ２では、異常対処処理において、ステップＳ３２でＰＪ１から発射停止要求を受信すると、ステップＳ３３に進んで異常の遊技機に対して打止信号をオンにして球の発射を停止し、メインルーチンにリターンする。これにより、ＰＪ２に接続されている該当する遊技機１０における遊技球の発射が停止され、遊技機１０の動作が不能動化される。したがって、遊技用演算処理装置２００が偽造されて固有ＩＤが正規のものでない場合には、遊技を継続できなくなり、不正を防止することができる。なお、ステップＳ３３では異常の遊技機の発射をオフしているが、これに限らず、例えば、遊技機電源断信号を遊技機電源装置８１へ出力して異常の遊技機の電源をオフしてもよい。要は、遊技を実行できなくすればよい。
【００７６】
次に、ＰＪ１のイベント処理に関するサブルーチンについて説明する。図１７はイベント処理のサブルーチンを示すフローチャートである。イベント処理の過程では、ＰＪ１、ＪＲおよびＪＲｓにおいて関連する処理が行われる。まず、ＰＪ１のメインルーチンのイベント処理において、ステップＳ４１でイベント信号確認処理を行う。これは、ＰＪ１が管理する遊技機１０や遊技設備装置よりの遊技情報を取得するために、まずこれらの各端末からの信号（イベント信号）の入力の確認を行うものである。すなわち、ＰＪ１では、売上信号（カード、現金）、補給球数信号、回収球数信号、特図回転信号、大当り信号および確変信号の入力の受け入れが可能であるが、これらの信号は常時入力されるものではなく、該当するイベント（例えば、プリペイドカードによる球貸しというイベントが発生すると、売上信号（カード）が入力される等）の発生に応じて入力されるものであり、ステップＳ４１ではイベントの発生があった場合に、当該イベントに対応した信号の受け入を確認することになる。
【００７７】
次いで、ステップＳ４２でＰＪ２より送信された遊技情報の確認処理を行い、ステップＳ４３で送信されたそれらの情報に基づいて遊技情報の加工・記録処理を行う。これにより、収集した情報が遊技情報に加工され、当日分の遊技情報が記録（例えば、ＲＡＭ５３に記録）される。次いで、ステップＳ４４で遊技情報の状態変化（ステータスの変化）があるか否かを判別し、変化がなければ今回のルーチンを終了してメインルーチンにリターンする。状態変化があれば、ステップＳ４５に進んで状態変化情報を作成する。これにより、ステータスの変化に応じた内容の状態変化情報が作成される。次いで、ステップＳ４６で作成した状態変化情報をＪＲおよびＪＲｓに送信（通報）してルーチンを終了する。
ＪＲ（およびＪＲｓ；以下ＪＲで代表）では、ＰＪ１から状態変化情報の通報を受けると、ステップＳ４７でそれを取得し、ステップＳ４８で各遊技機１０毎に状態変化情報を整理して記録しルーチンを終了する。その後、ＣＣよりの要求（所定間隔毎のポーリング要求）を受けると、整理した状態変化情報を送信することになる。
【００７８】
次に、設定・検査装置２３の検査処理に関するサブルーチンについて説明する。図１８は検査処理のサブルーチンを示すフローチャートである。検査処理の過程では、設定・検査装置２３、ＰＪ１および遊技用演算処理装置２００において関連する処理が行われる。これは、設定・検査装置２３によりＰＪ１を介して遊技用演算処理装置２００へメモリ内容（ユーザワークＲＡＭ２０３の記憶内容）の要求指令、もしくは、プログラムＲＯＭ２０２に格納されている遊技プログラムの要求指令に対して、遊技用演算処理装置２００がＰＪ１を介して設定・検査装置２３に当該要求指令に対する応答情報を連絡する処理である。この場合、設定・検査装置２３を使用するのは当局の立入り検査時のみならず、遊技機１０の検定検査の試験時にも使用される。そのため、設定・検査装置２３はホール１に常時設置されていない。
【００７９】
図１８に示すプログラムで検査処理を行う場合、まず、設定・検査装置２３における検査処理ルーチンにおいて、ステップＳ５１で要求情報を送信する処理を行う。これは、設定・検査装置２３が管理する所望の要求指令（内容はメモリ要求指令、遊技プログラム指令であり、要求は操作者による入力となる）を所望の遊技用演算処理装置２００（すなわち、遊技機１０）に対応するＰＪ１へ送信し、ステップＳ６１で要求に対する応答を所定時間待つ。ＰＪ１では、ステップＳ５２で要求情報があるか否かを判別し、要求情報がなければルーチンを終了する。要求情報があればステップＳ５３に進んで要求情報を下位ノードである遊技機１０の遊技用演算処理装置２００へ送信する。
【００８０】
遊技用演算処理装置２００では、ステップＳ５４でＰＪ１より受け取った要求指令が正規な要求情報である否かを判別し、正規なものでない場合はルーチンを終了する。すなわち、不正な要求指令に対して無応答となる。正規なものである場合は、ステップＳ５５でその要求指令がメモリ情報（メモリ内容）の要求であるか否かを判別し、メモリ情報の要求の場合はステップＳ５６で現在のメモリ内容（ユーザワークＲＡＭ２０３の内容）をＰＪ１を介して設定・検査装置２３へ送信する。また、メモリ情報の要求でない場合は、ステップＳ５７で遊技プログラムの要求か否かを判別し、遊技プログラムの要求でない場合はルーチンを終了し、無応答とする。一方、遊技プログラムの要求である場合は、ステップＳ５８に進んで遊技プログラムをＰＪ１を介して設定・検査装置２３へ送信し、ルーチンを終了する。
【００８１】
ステップＳ５４〜ステップＳ５８の処理は、遊技プログラムの実行（ＣＰＵコア２０１）の処理の妨げにならないように独立して処理される。ただし、遊技プログラムの読み出しの場合は、遊技プログラムの動作停止状態が前提条件となり、バスモニタ回路２１４によりＣＰＵバス２１０を外部通信回路２１９が使用できるようにして、ＣＰＵバス２１０を利用してプログラムＲＯＭ２０２の内容を外部通信回路２１９より外部に転送可能にしている。一方、メモリ内容（ユーザワークＲＡＭ２０３の情報）を外部に転送する場合は、遊技プログラム実行中においても可能なように、ユーザワークＲＡＭ２０３を使用するようにして、ＣＰＵコア２０１側からも、外部通信回路２１９側からもアクセス可能である。
ＰＪ１では、ステップＳ５８で要求情報を送信した後、ステップＳ５９で遊技用演算処理装置２００から当該要求に対する応答を受信し、ステップＳ６０で取得した情報を設定・検査装置２３へ送信してルーチンを終了する。したがって、この場合のＰＪ１は遊技用演算処理装置２００と設定・検査装置２３との通信処理および設定・検査装置側２３との通信処理を行う中継装置的な処理を行うものとなる。
【００８２】
設定・検査装置２３では、ステップＳ６１で該当要求情報（すなわち、ステップＳ５１で送信した要求に対する応答情報）を受信したか否の判別のため所定期間応答を待ち、所定期間を過ぎても応答がない場合はステップＳ６４に進んで異常報知を行い、ルーチンを終了する。所定期間内に応答を受信した場合は、ステップＳ６２で該当要求に対する応答情報（メモリ情報応答、あるいは遊技プログラム応答）を記憶し、ステップＳ６３で情報を報知（例えば、表示）してルーチンを終了する。このようにして、設定・検査装置２３を使用してホール１への立入り検査時の処理、あるいは遊技機１０の検定検査の試験で遊技用演算処理装置２００のメモリ内容の読み出し、あるいは遊技プログラムの読み出しが行われ、例えばメモリ内容に不審な情報がないかとか、遊技プログラムの真偽等が判断されることになる。
【００８３】
次に、設定・検査装置２３の設定処理に関するサブルーチンについて説明する。図１９は設定処理のサブルーチンを示すフローチャートである。設定処理の過程では、設定・検査装置２３、ＰＪ１および遊技用演算処理装置２００において関連する処理が行われる。これは、ホール１に新たな遊技機１０（すなわち、遊技用演算処理装置２００）が納入されたときに、それを監視するＰＪ１へ設定・検査装置２３より固有ＩＤを設定する処理、および設定・検査装置２３より遊技用演算処理装置２００へＰＪ１を介して要求するコマンドを変更する処理である。この場合、設定・検査装置２３をＬＯＮ通信網２７に接続して使用する。
【００８４】
ＰＪ１への固有ＩＤの設定を行う場合、まず、設定・検査装置２３における設定処理ルーチンにおいて、ステップＳ７１で固有ＩＤ設定要求があるか否かを判別する。固有ＩＤ設定要求は、操作者が設定・検査装置２３（ノート型パーソナルコンピュータ等）に対して入力することによって行う。固有ＩＤ設定要求がある場合はステップＳ７２で固有ＩＤを含む情報をＰＪ１へ送信し、ステップＳ７３で設定完了ありか否かを判別して待機する。設定・検査装置２３の操作者は第３者機関等である。そして、新たな遊技機１０に備えられている遊技用演算処理装置２００の固有ＩＤは、例えば管理表のようなものがあり、それに基づいてＰＪ１へ固有ＩＤを設定していく。すなわち、ＰＪ１毎に固有ＩＤが設定される。
【００８５】
一方、ＰＪ１では、ステップＳ８１で設定・検査装置２３から固有ＩＤ設定要求があるか否かを監視し、固有ＩＤ設定要求があれば、ステップＳ８２に進んで設定・検査装置２３から送信されてきた固有ＩＤを取得し、ステップＳ８３で固有ＩＤを照合用ＩＤとして記憶（例えば、ＥＥＰＲＯＭ５４に記憶）する。次いで、ステップＳ８４で固有ＩＤの設定完了を設定・検査装置２３へ送信し、ステップＳ８５へ進む。設定・検査装置２３では、前述したようにステップＳ７３で設定完了ありか否かを判別して待機しており、ＰＪ１から固有ＩＤの設定完了が送信されると、ステップＳ７３の判別結果がＹＥＳとなってステップＳ７４に移行する。
【００８６】
遊技用演算処理装置２００へ要求指令するコマンド変更の設定処理を行う場合は、まず、ステップＳ７４で要求情報変更要求があるか否かを判別する。この要求情報変更要求についても、同様に第３者機関の操作者が入力を行う。要求情報変更要求がなければ今回のルーチンを終了する。要求情報変更要求がある場合、例えば、遊技プログラムの要求指令が「５Ａ５Ａ」であるとき、それを「５５５５」に変更したい場合とかには、ステップＳ７５に進んで該当する要求指令の変更情報を入力（この場合は「５Ａ５Ａ」→変更→「５５５５」と入力）するとともに、その情報をＰＪ１へ送信する。これにより、要求指令の変更情報がＰＪ１を介して遊技用演算処理装置２００へ送信されることになる（詳しくは後述）。なお、変更した要求指令を操作者が忘れてしまう場合もあることを考慮し、要求指令をデフォルト値に戻すこともできる（処理ステップは後述する）。
【００８７】
ＰＪ１では、ステップＳ８６で設定・検査装置２３よりの要求情報があるか否かを判別し、要求情報がなければルーチンを終了する。要求情報があれば、ステップＳ８６に進んで要求情報を遊技用演算処理装置２００へ送信し、ステップＳ８７でその応答を待つ。遊技用演算処理装置２００では、ステップＳ９１でＰＪ１から受け取った要求情報が正規な要求情報であるか否かを判別し、正規なものない場合はルーチンを終了する（無応答となる）。正規な要求情報である場合は、ステップＳ９２でその要求指令が要求情報の変更であるか否かを判別する。要求情報の変更でなければルーチンを終了する（無応答となる）。要求情報の変更であれば、ステップＳ９３に進んで変更要求情報設定処理を行う。これは、変更要求情報をセキュリティメモリ２１６に記憶するものである。セキュリティメモリ２１６には予め固有ＩＤなどの情報が記憶されており、要求指令変更後は、それらの情報に併せて変更情報が記憶される。
【００８８】
次いで、ステップＳ９４で設定変更完了という応答情報をＰＪ１へ送信してルーチンを終了する。上記ステップＳ９１〜ステップＳ９４の処理は遊技用演算処理装置２００における外部通信回路２１９およびセキュリティメモリ２１６によって実行され、ＣＰＵコア２０１が行うものではなく、遊技プログラムの動作にかかわらず実行可能である。すなわち、遊技プログラムの実行（ＣＰＵコア２０１）を妨げないように独立して処理される。
ＰＪ１では、前述したようにステップＳ８７で遊技用演算処理装置２００からの応答情報があるか否かを判別して待機しており、ＰＪ１から設定変更完了という応答情報が送信されると、ステップＳ８７の判別結果がＹＥＳとなってステップＳ８８へ進む。ステップＳ８８では応答情報を設定・検査装置２３へ送信してルーチンを終了する。したがって、この場合のＰＪ１は遊技用演算処理装置２００と設定・検査装置２３との中継装置的な処理を行うものになる。設定・検査装置２３では、ステップＳ７６でＰＪ１を介して遊技用演算処理装置２００から設定変更が完了したか否かの応答情報を待ち、応答があった場合はステップＳ７７に進んで操作者に設定変更完了の報知を行いルーチンを終了する。このようにして、設定・検査装置２３を使用して遊技用演算処理装置２００へ要求指令するコマンドの変更が行われる。
【００８９】
なお、変更した要求指令を操作者が忘れてしまった場合に、要求指令をデフォルト値に戻す処理は、設定・検査装置２３のステップＳ７５で要求指令としてデフォルト値に戻すコマンドを入力し、それを、ＰＪ１を介して遊技用演算処理装置２００に送信する。遊技用演算処理装置２００はそのデフォルト値への変更指令を受け取ると、予め記憶されているデフォルト値に要求指令を変更し、設定変更完了の応答情報をＰＪ１を介して設定・検査装置２３に送信する。このように、要求指令の変更、デフォルト値の変更も含めて、上記ステップＳ７５〜ステップＳ７７、ステップＳ８５〜ステップＳ８８、ステップＳ９１〜ステップＳ９４を実行することにより、要求指令をデフォルト値に戻す処理が行われる。
【００９０】
＜遊技用演算処理装置２００のシステムリセット動作＞
次に、遊技用演算処理装置２００のシステムリセット動作について説明する。図２０は、遊技用演算処理装置２００の状態遷移図であり、２２６〜２２９は状態、２３０〜２３９は遷移線である。まず、電源投入によってシステムリセットが発生（遷移線２３０）すると、管理ブロック２００Ｂで自己診断と初期化処理を実行し（状態２２６）、その結果がＮＧ（遷移線２３１）であれば、所要の警報等を発生して待機状態に移行し、ＯＫ（遷移線２３２、２３３）であれば、管理ブロック２００Ｂをアイドル状態（遷移線２３４：管理情報要求の待ち受け状態）にするとともに、ブートＲＯＭ２１２に格納されているブートプログラムを実行する（状態２２８）。
そして、ブート結果がＮＧ（遷移線２３７）であれば、所要の警報等を発生して待機状態に移行し、ＯＫ（遷移線２３８）であれば、ブートリセット（遊技プログラムのスタートアドレス発生）を発生してプログラムＲＯＭ２０２に格納されている遊技プログラムを実行し（状態２２９）、以降、ユーザ定期リセットが発生（遷移線２３９）する度に遊技プログラムを繰り返す。なお、遷移線２３５は、外部装置であるＰＪ１からの管理情報要求指令を表し、遷移線２３６はＰＪ１への管理情報応答を表す。
【００９１】
図２１は、図２０の状態２２６で実行される管理ブロックシステムリセット動作のフローチャートである。このフローチャートにおいて、システムリセットが発生すると、まず、ステップＳ１０１でＩＤプロパティＲＡＭ２１５の記憶内容を変数ＫＤにセットし、ステップＳ１０２で変数ＫＤに有効なデータ（有意データ）が格納されている否かを調べる。今、ＩＤプロパティＲＡＭ２１５が電源バックアップされていない場合、すなわち、ＶＣＡＰ１にコンデンサＣ２が接続されていない場合（図７（ａ）または図７（ｂ）参照）を想定すると、システムリセット直後のＩＤプロパティＲＡＭ２１５の記憶内容は消去されて“不定”となっているから、この記憶内容をセットした変数ＫＤのデータもまた不定となり、結局、ステップＳ１０２の判定結果は“ＮＯ”となる。一方、ＩＤプロパティＲＡＭ２１５が電源バックアップされている場合、すなわち、ＶＣＡＰ１にコンデンサＣ２が接続されている場合（図７（ｃ）または図７（ｄ）参照）を想定すると、システムリセット直後のＩＤプロパティＲＡＭ２１５の記憶内容は、固有ＩＤを含む有意データになっているから、この記憶内容をセットした変数ＫＤのデータもまた有意データとなり、結局、ステップＳ１０２の判定結果は“ＹＥＳ”となる。したがって、ステップＳ１０２における判定動作は、ＩＤプロパティＲＡＭ２１５の電源バックアップの有無を判定する動作であるということもできる。
【００９２】
ステップＳ１０２の判定結果が“ＹＥＳ”の場合、すなわち、ＩＤプロパティＲＡＭ２１５の電源バックアップ有が判定された場合、ステップＳ１１０でセキュリティメモリ２１６の記憶内容を読み出して、それを変数ＳＤにセットし、ステップＳ１１１で二つの変数ＫＤ、ＳＤの内容一致を判定する。この判定動作は、電源バックアップされたＩＤプロパティＲＡＭ２１５の記憶内容と、このＩＤプロパティＲＡＭ２１５の記憶内容のコピー元であるセキュリティメモリ２１６の記憶内容との一致を判定することに相当する。そして、この判定結果が“ＮＯ”となった場合は、電源バックアップ中のＩＤプロパティＲＡＭ２１５の記憶内容が何らかの原因で変化（例えば、ビット化け）したことを意味し、かかる記憶内容の変化は不正な行為に起因することも有り得るから、ステップＳ１１２で異常警報処理を行った後、ステップＳ１０９でＮＧ処理（図２０の状態２３１）を行い、フローチャートを終了する。異常警報処理としては、例えば、ランプ等による報知表示、電子音や音声合成音等による報知音出力、異常を示す信号の外部出力等がある。特に、異常を示す信号の外部出力を行う場合、この信号を利用してポケベルの呼び出しやＥ−ｍａｉｌの送信等を実行でき、在宅中や外出中の管理者等に遅滞なく異常を通報できるので好ましい。なお、ステップＳ１０９のＮＧ処理においては、正当な手続（例えば、所定の認証コードの入力や所定のスイッチ操作）によって異常状態の解除が行われるという条件の下に、自動的に、管理ブロック２００Ｂのセキュリティメモリ２１６からＩＤプロパティＲＡＭ２１５へのデータコピーを実行し、その後、正常な状態と同様に起動を開始するようにしてもよい。このようにすると、ノイズ等による突発的な異常状態が発生しても、緊急避難的に起動を開始することができる。
【００９３】
他方、ステップＳ１１１の判定結果がＹＥＳの場合、すなわち、二つの変数ＫＤ、ＳＤの内容が一致した場合は、電源バックアップ中のＩＤプロパティＲＡＭ２１５の記憶内容が何ら変化しておらず、セキュリティメモリ２１６の記憶内容と一致しているので、ステップＳ１０３に進んで、管理ブロック２００Ｂの自己診断処理を行い、その自己診断結果がＯＫ（ステップＳ１０４のＹＥＳ判定）であれば、ステップＳ１０５で管理ブロック２００Ｂの初期化処理を実行し、初期化処理の結果がＯＫ（ステップＳ１０６のＹＥＳ判定）であれば、ステップ１０７でブート起動（図２０の状態２２８）を行い、ステップＳ１０８で管理ブロック２００Ｂのアイドル（図２０の遷移線２３４）に移行した後、フローチャートを終了する。
【００９４】
ステップＳ１０５における管理ブロック２００Ｂの初期化処理では、ＩＤプロパティＲＡＭ２１５へのデータコピーが行われる。データのコピー元は管理ブロック２００Ｂのセキュリティメモリ２１６である。図２２はセキュリティメモリ２１６からＩＤプロパティＲＡＭ２１５へのデータコピーの概念図であり、この図では、セキュリティメモリ２１６からＩＤプロパティＲＡＭ２１５に、遊技種別コード、ランクコード、メーカ番号、機種コード、検査番号および固有ＩＤの各情報がコピーされている。
【００９５】
＜チップセレクト動作：ＣＳモード／ＥＣＳモード＞
ここで、上記ステップＳ１０７におけるブート処理起動においては、ブートＲＯＭ２１２に格納されたブートプログラムをＣＰＵコア２０１で実行し、ＣＰＵコア２０１の動作環境を始めとする各種の初期化処理を行うが、その初期化処理の一つにＣＳ／ＥＣＳモードの指定がある。ＣＳ／ＥＣＳモードの指定は拡張チップセレクト信号ＣＳ８′〜ＣＳ２３′を使用するかどうかを指定するものであり、本実施の形態のように１３個を越える外部Ｉ／Ｏを有するシステムの場合はＥＣＳモードを指定し、１３個以内の外部Ｉ／Ｏを有する他のシステムの場合はＣＳモードを指定する。
【００９６】
すなわち、ＣＳモードを指定したときと、ＥＣＳモードを指定したときの外部Ｉ／Ｏのアドレス割り当てマップは、図２３のように表すことができる。図２３において、２３００ｈから２３１７ｈまでのアドレスは、それぞれ外部Ｉ／Ｏの割り当て候補アドレスであり、ＣＰＵコア２０１で実行されるプログラム上で当該アドレスの一つをコールすると、その右側に位置するチップセレクト信号がアクティブになることを表している。
図からも理解されるように、ＣＳモードのときに２３００ｈ〜２３０Ｃｈのいずれかをコールすると、１３個のチップセレクト信号ＣＳ０〜ＣＳ１２のいずれか一つがアクティブになり、そのチップセレクト信号を用いて一つの外部Ｉ／Ｏを制御することができる。ＣＳモードのときの外部Ｉ／Ｏ制御数は最大１３個であり、この数はチップセレクト信号ＣＳ０〜ＣＳ１２の数に等しい。
【００９７】
一方、ＥＣＳモードにしたときに２３００ｈ〜２３１７ｈのいずれかをコールすると、２４個のチップセレクト信号ＣＳ０〜ＣＳ２３のいずれか一つがアクティブになり、そのチップセレクト信号を用いて一つの外部Ｉ／Ｏを制御することができる。ＥＣＳモードのときの外部Ｉ／Ｏ制御数は最大２４個であり、この数は拡張チップセレクト信号を含むすべてのチップセレクト信号ＣＳ０〜ＣＳ２３の数に等しい。
ＥＣＳモードにおいて、遊技用演算処理装置２００から取り出されるチップセレクト信号数はＣＳ０〜ＣＳ１２までの１３個であり、この数はＣＳモードのときの数と同じである。ＣＳモードとの相違は、遊技用演算処理装置２００から取り出されるチップセレクト信号ＣＳ０〜ＣＳ１２のうち４個のチップセレクト信号ＣＳ８〜ＣＳ１１をコード化することにより、２4個＝１６個の情報を持たせている点にある。
【００９８】
このため、遊技用演算処理装置２００の外側にチップセレクト信号ＣＳ８〜ＣＳ１１のデコード手段（図１３の外部デコーダ３３０参照）を設けることにより、コード化された４個のチップセレクト信号ＣＳ８〜ＣＳ１１をデコードして１６個の拡張チップセレクト信号ＣＳ８′〜ＣＳ２３′を生成することができる。
【００９９】
以上のとおり、本実施の形態によれば、コード化されない８個のチップセレクト信号ＣＳ０〜ＣＳ７と、１６個の拡張チップセレクト信号ＣＳ８′〜ＣＳ２３′とを合わせて合計２４個のチップセレクト信号ＣＳ０〜ＣＳ２３を利用することができ、１３個を越える多量の外部Ｉ／Ｏを有する本実施の形態のようなシステムにも支障なく適用することができる。
さらに、本実施の形態によれば、ＣＳモードとＥＣＳモードを切り換えるだけで、チップセレクト信号の利用形態（すなわち、１３個以内の外部Ｉ／Ｏへの利用形態と１３個を越える外部Ｉ／Ｏへの利用形態）を簡単に変更することができるうえ、遊技用演算処理装置２００のチップセレクト信号端子の数についても、ＣＳモードやＥＣＳモードに関わらず、少ない方の数（１３個）に留め置くことができ、パッケージピン数の増加問題も解消できるという格別の効果が得られる。
【０１００】
なお、実施の形態におけるＣＳモード時のチップセレクト信号数Ｎ（Ｎ＝１３）およびＥＣＳモード時における拡張チップセレクト信号を含むチップセレクト信号数Ｍ（Ｍ＝２４）は説明上の便宜値であることはもちろんである。
【０１０１】
本発明の実施の形態は、上記例示に限定されず、以下に述べるような各種の変形実施が可能である。（ａ）遊技装置としての遊技機はパチンコ遊技機に限らず、スロットルマシンであってもよい。（ｂ）本発明における遊技装置はパチンコ遊技機でなく、例えば映像式ゲーム機のようなものにも適用できる。（ｃ）遊技装置としての遊技機は実球式に限るものではなく、封入球式の遊技機であってもよい。また、本発明の適用対象となる遊技装置としての遊技機は、どのような種類の遊技機でも本発明を適用できる。例えば、磁気カードで玉貸しを行うもの、ＩＣカードで玉貸しを行う等の遊技機のタイプに限定されずに、本発明を適用することができる。（ｄ）遊技店内の通信網は遊技情報等の転送が可能なものであれば、光通信方式、ＬＡＮ、ＬＯＮ、無線方式、赤外線方式、有線方式等の種類に限らず、どのようなネットワークシステムを使用してもよい。
【０１０２】
請求項１記載の遊技機によれば、遊技用演算処理装置が設けられた遊技制御基板をケースに収納して遊技制御装置を構成し、該遊技制御装置により遊技状態が制御される遊技機であって、前記遊技用演算処理装置は、遊技制御を行う遊技制御手段と、前記遊技制御手段の制御を受けつつ、当該遊技用演算処理装置の外部のＩ／Ｏリソースを選択するための選択信号を発生する信号発生手段と、前記外部のＩ／Ｏリソースとの間でデータ信号の授受を行なう外部バスインターフェースと、を備え、前記遊技制御手段、前記信号発生手段及び前記外部バスインターフェースを共通の半導体基板上に実装し、ワンチップ化してパッケージングするとともに、前記選択信号を外部出力するチップセレクト信号端子と、前記データ信号の入出力を行なうデータ信号の端子とが備えられ、前記信号発生手段は、前記遊技制御手段からの信号に基づいてＭ個の内部選択信号のいずれかを発生する第１信号発生手段と、前記Ｍ個の内部選択信号のうちＮ個の内部選択信号の各々に対応する１ビットの信号を、前記選択信号として発生する第２信号発生手段と、前記Ｍ個の内部選択信号のうち２ Ｘ 個の内部選択信号の各々に対応するＸビットの信号の各ビットを、前記選択信号として発生する第３信号発生手段と、所定のモード指定信号に基づいて、前記第２信号発生手段からのＮ個の選択信号を前記チップセレクト信号端子から外部出力するか、または前記第２信号発生手段と前記第３信号発生手段の両出力を前記チップセレクト信号端子から外部出力するかを選択する選択手段と、を含み、前記遊技制御装置には、前記チップセレクト信号端子からの信号により選択される前記Ｉ／Ｏリソースが備えられ、該チップセレクト信号端子は前記データ信号の端子とは別個の端子で構成されているので、所定のモード指定信号（ＣＳ／ＥＣＳ信号）に基づいて、Ｎ個の選択信号を出力可能な第１の外部Ｉ／Ｏ制御モード（ＣＳモード）と、２Ｘ個の内部選択信号の各々に対応するＸビットの選択信号を出力可能な第２の外部Ｉ／Ｏ制御モード（ＥＣＳモード）とに切り換えて使用できる遊技用演算処理装置を提供でき、Ｘビットの選択信号は外部デコードすることにより、全部でＭ個の選択信号を得ることができる。したがって、外部Ｉ／Ｏの数が異なるシステムにも柔軟に適用できる汎用性の高い遊技用演算処理装置を実現できるとともに、チップセレクト信号端子とデータ信号の端子とを別個の端子で構成しても、遊技用演算処理装置のチップセレクト信号端子の数をＮ個に留め置くことが可能となり、パッケージピン数の増加問題を解消することができる。
【図面の簡単な説明】
【図１】 遊技店の全体構成を示すブロック図である。
【図２】 ＰＪ１（遊技情報収集装置１）のブロック図である。
【図３】 ＰＪ２（遊技情報収集装置２）のブロック図である。
【図４】 遊技機の正面図である。
【図５】 遊技制御装置の構成を示すブロック図である。
【図６】 遊技用演算処理装置の構成を示すブロック図である。
【図７】 遊技用演算処理装置の端子群に割り当てられた二つの電源バックアップ端子（ＶＣＡＰ０およびＶＣＡＰ１）の使い方を示す図である。
【図８】 アドレスデコーダおよびチップセレクトコントロールを含む遊技用演算処理装置の要部構成図である。
【図９】 外部Ｉ／Ｏのアドレス割り付概念図である。
【図１０】 チップセレクトコントローラの具体的な構成図である。
【図１１】 チップセレクトコントローラに含まれるコーダの入出力真理値を示す図である。
【図１２】 ＣＳモードにおける１３個のチップセレクト信号の利用状態図である。
【図１３】 ＥＣＳモードにおける２４個のチップセレクト信号の利用状態図である。
【図１４】 ＥＣＳモードにおいて必要となる外部デコーダの入出力真理値を示す図である。
【図１５】 ＰＪ１（遊技情報収集装置１）のプログラムを示すフローチャートである。
【図１６】 遊技用演算処理装置のチェック処理サブルーチンプログラムを示すフローチャートである。
【図１７】 イベント処理サブルーチンプログラムを示すフローチャートである。
【図１８】 設定・検査処理のサブルーチンプログラムを示すフローチャートである。
【図１９】 設定処理のサブルーチンプログラムを示すフローチャートである。
【図２０】 遊技用演算処理装置の状態遷移図である。
【図２１】 管理ブロックのシステムリセット動作のフローチャートである。
【図２２】 セキュリティメモリからＩＤプロパティＲＡＭへのデータコピーの概念図である。
【図２３】 ＣＳモードおよびＥＣＳモードにおける外部Ｉ／Ｏのアドレス割り当てマップを示す図である。
【符号の説明】
ＣＳ０〜ＣＳ１２ チップセレクト信号（選択信号）
ｉＣＳ０〜ｉＣＳ２３ （内部選択信号）
１０ 遊技機
１１３ａ〜１１３ｅ ポート（外部Ｉ／Ｏ）
１１４ａ〜１１４ｉ ポート（外部Ｉ／Ｏ）
１１５ サウンドジェネレータ（外部Ｉ／Ｏ）
２００ 遊技用演算処理装置
２０１ ＣＰＵコア（遊技制御手段）
２０８ アドレスデコーダ（信号発生手段、第１信号発生手段）
２０９ チップセレクトコントローラ（信号発生手段、第２信号発生手段、第３信号発生手段、選択手段）
３３０ 外部デコーダ（再生手段）[0001]
BACKGROUND OF THE INVENTION
The present invention is, for example, a gaming machine (hereinafter simply referred to as a gaming machine) that may be irritated, such as a pachinko gaming machine, a slot machine, or a video game machine.RegardingA game machine operation called a so-called “amusement chip” (formed and packaged on a common semiconductor substrate) that is attached to an internal board of the gaming machine (for example, a gaming control board in the case of a pachinko gaming machine). The present invention relates to an improvement of a processing apparatus.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, manufacture and sale of gaming machines that may be irritated and installation and movement to amusement stores (hereinafter referred to as halls) have been performed in accordance with various regulations based on laws and regulations. In other words, manufacturing and sales require inspection by a designated inspection organization (hereinafter sometimes referred to as “third-party organization”), and installation at the hall requires confirmation by the police station in charge (hereinafter referred to as the “authority”). To do. Further, it is necessary to confirm by the authorities when moving the gaming machine in the same hall or replacing it with a new machine (including replacing only the game control board and the game processing unit on the board).
These various procedures eliminate the illegal games by maintaining the performance of the gaming machine to a certain standard and putting the gaming machine installed in the hall under the control of the authorities, and thus the purpose of the law. (Social business soundness etc.) is in line with social needs.
[0003]
However, in spite of the various regulations described above, fraudulent acts are always gone. For example, a program ROM (Read Only Memory) containing a legitimate game program is likely to have a jackpot called “Back ROM”. The act of changing to a ROM that has been tampered with has come to be regarded as a problem. Therefore, a hardware security measure in which the program ROM is made into one chip on the same semiconductor substrate together with a CPU (Central Processor Unit), main memory, and peripheral circuits, so-called an amusement chip, and attached to the game control board. Has been taken.
According to this, since the program ROM is mounted in the chip, an illegal game program (tampered game program) can be run unless at least the amusement chip itself or the control board having the amusement chip is replaced. Cannot meet the social needs by achieving the objectives of the above laws.
[0004]
Here, as described above, the amusement chip is obtained by packaging the hardware blocks such as the CPU core, the program ROM, the main memory, and the peripheral circuit into a single chip. Therefore, sufficient consideration is required in terms of package size, number of pins, and versatility.
For example, there is an I / O block that inputs and outputs external signals in one of the peripheral circuits. The number of I / O blocks varies depending on the type of gaming machine, and the expected maximum number of I / O blocks is implemented. In this case, it is preferable in terms of versatility, but it is not realistic because it increases the package size and the number of pins.
Therefore, instead of mounting an I / O block, it is conceivable to mount a circuit block (hereinafter referred to as a chip select controller) that generates and outputs a signal for selecting an I / O block (hereinafter referred to as a chip select signal).
According to this, for example, by mounting a chip select controller capable of generating n chip select signals of CS0 to CSn on an amusement chip and assigning each signal to a unique address in the CPU memory space, n chip select signals can be selectively used, and up to n external I / O blocks can be freely used, and the package size is also equipped with n I / O blocks. The number of pins can be suppressed to the number (n) of chip select signals.
[0005]
[Problems to be solved by the invention]
By the way, considering the versatility of the amusement chip, the number (n) of the chip select signals is the largest number (m) of I / O blocks among all the gaming machines expected to be equipped with amusement chips. Must match the one. That is, n = m must be satisfied.
However, in this case, it can be applied to all gaming machines having 1 to m I / O blocks and is desirable from the viewpoint of versatility. For example, m 'I / O blocks less than m When applied to a gaming machine having the above, there is a problem that nm ′ chip select signals and pins are wasted (not used permanently in the gaming machine).
Therefore, the problem to be solved by the present invention is that the field of manufacturing a gaming machine such as a pachinko machine or a revolving type gaming machine or the field of a game field (also called a game shop or a hall) where the gaming machine is used for gaming or the game. In the machine inspection field, the general versatility of gaming machines has been improved, and the waste of external I / O selection signals and waste of the same signal output pins have been reduced, thereby simplifying the configuration and reducing manufacturing costs.Game machineIs to provide.
[0006]
[Means for Solving the Problems]
Claim 1Game machineIsA gaming machine in which a gaming control board provided with a gaming processing unit is housed in a case to constitute a gaming control device, and the gaming state is controlled by the gaming control device,
The gaming arithmetic processing device comprises:
Game control means for performing game control;
While being controlled by the game control means,I / O resources external to the game processing unitSignal generating means for generating a selection signal for selecting
An external bus interface for exchanging data signals with the external I / O resource,
The game control means, Signal generating means and external bus interfaceChip select signal terminal for mounting the signal on a common semiconductor substrate, packaging it as a single chip, and outputting the selection signal to the outsideA data signal terminal for inputting and outputting the data signal;Is provided,
The signal generating means includes
First signal generating means for generating one of M internal selection signals based on a signal from the game control means;
Second signal generating means for generating, as the selection signal, a 1-bit signal corresponding to each of the N internal selection signals among the M internal selection signals;
2 of the M internal selection signalsXThird signal generating means for generating each bit of the X-bit signal corresponding to each of the internal selection signals as the selection signal;
Based on a predetermined mode designating signal, N selection signals from the second signal generating means are externally output from the chip select signal terminal, or both the second signal generating means and the third signal generating means are provided. Selection means for selecting whether output is externally output from the chip select signal terminalAnd including
The game control device includes the I / O resource selected by a signal from the chip select signal terminal, and the chip select signal terminal is configured as a terminal separate from the data signal terminal. It is characterized by.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings, taking as an example a hall in which a large number of pachinko machines are installed.
<Overall structure of the hall>
First, the overall structure of the hall will be described. FIG. 1 is a block diagram showing the overall structure of the hall. In this figure, 1 is a hall (game shop), and pachinko
[0008]
One
[0009]
The
A card-type
The
[0010]
Each of the information collection terminal devices 31 includes PJ1 and PJ2, and distribution circuits 42a and 42b (hereinafter, appropriately represented by the distribution circuit 42). The
[0011]
PJ1 is based on the sales signal, the supply ball number signal, the collected ball number signal, the jackpot signal, the special figure rotation signal, the probability change signal, and the amuse communication signal inputted / outputted from the
The PJ2 transfers state change information (for example, a gold frame opening signal, an empty dish signal, etc.) collected mainly from the
The
[0012]
The
One JR and one JRs are provided in the
The
[0013]
A general-purpose personal computer can be used as the CC. The CC collects the state change information of the
Furthermore, when it is desired to check the game information of the desired
Note that a
[0014]
A general-purpose personal computer can also be used for the HC. HC generates various information that contributes to management judgment based on game information for the day and the past, collects game information by polling PJ1 or PJ2 at predetermined intervals, records it on a hard disk, etc. It can be displayed or printed in a predetermined format. In addition, when it is desired to check game information of a
[0015]
The
The ball counter 19 counts the balls acquired by the player (for example, for prize exchange), transfers the count value to the CC and HC, and prints a piece of counting result paper for prize exchange to the player. Out and output. The island safe 20 is a device for storing coins and banknotes collected from a money changer, a cash-type ball lending device or the like provided in the
The
[0016]
For example, a notebook personal computer can be used as the setting /
As described above, the setting /
[0017]
In addition, when determining the legitimacy of the
[0018]
<Configuration of PJ1>
Next, the block configuration of PJ1 will be described. FIG. 2 is a block diagram of PJ1. In this figure, PJ1 includes a
The
[0019]
The
The
[0020]
The
The
[0021]
The amuse communication signal input to the
[0022]
The collected ball number signal is a signal that informs the
[0023]
As described above, the PJ1 is provided for each of the
[0024]
<Configuration of PJ2>
Next, the block configuration of PJ2 will be described. FIG. 3 is a block diagram of PJ2. In this figure, PJ2 includes a CPU 61,
The CPU 61 detects a state change from signals collected from the
[0025]
The
The
The output interface 68 performs an output interface process between the
The
[0026]
The metal frame sensor 133 detects the open / close state of the metal frame in the
[0027]
As described above, the PJ2 is provided for each
Here, PJ1 and PJ2 monitor the unique ID of the gaming
[0028]
<Configuration of gaming machine>
FIG. 4 is a diagram showing the
One end of the
[0029]
The
A special
[0030]
In the upper part of the special figure display device 89, the above-described general winning
The special
The game area of the
There are various types of game areas in the game board, including those belonging to the first type and those belonging to the third type having the symbol display device, but the present invention can be applied to any type. In short, what is necessary is just to be provided with the
[0031]
<Configuration of game control device>
FIG. 5 is a block diagram of the
Note that, as described above, the
[0032]
Signals from the special
[0033]
An
[0034]
<Configuration of game processing unit>
FIG. 6 is a block diagram of the game
The
[0035]
The
[0036]
The
For example, if the data signals D0 to D7 are added while sequentially increasing the address signals A0 to A15 while the MODE signal is active, the writing mode to the
Further, when the WR signal is activated while the MREQ signal or the IOREQ signal is activated, D0 to D7 can be written to a predetermined external I / O, and when the RD signal is activated, the predetermined external I / O D0 to D7 can be captured. The predetermined external I / O refers to the chip select signals CS0 to CS12 (accurately, of the
[0037]
The random number generation circuit 205 generates a random number related to whether or not to add a game value (for example, jackpot) in the game execution process (the random number is used for determining a jackpot or determining a symbol when stopped). A mathematical method (for example, a congruent method or an M-sequence method) for generating a uniform random number is used. In the present embodiment, information related to the model is used as a seed value when generating a random number.
The
The reset / interrupt control circuit 207 resets the
[0038]
The
[0039]
The chip
[0040]
The external I / Os in the present embodiment are the five
[0041]
The CPU bus 210 includes a data bus, an address bus, and a control bus. The CPU core 210 and
[0042]
Next, the configuration of a management block 200B that performs information management in the gaming
[0043]
The
[0044]
The
[0045]
In the security memory 216 (configured by a one-time PROM), a unique ID used for identification of the
[0046]
The contents of the security memory 216 are copied to the
The management work RAM 217 is a storage area for temporarily holding information (such as the contents of the
[0047]
The control circuit 218 executes a predetermined sequence to control the operation of the management block 200B. For example, when the system is reset (in the initialization process executed in the management block 200B immediately after the system reset), the security memory The contents of 216 are copied to the
The
[0048]
FIG. 7 is a diagram showing how to use the two power backup terminals (VCAP0 and VCAP1) assigned to the terminal group of the gaming
FIG. 7A shows a usage pattern in which a power supply (hereinafter referred to as Vcc) is applied to the two terminals VCAP0 and VCAP1. Vcc is a DC power source that maintains a predetermined potential while the power of the
[0049]
FIG. 7B shows a usage pattern in which Vcc is applied to the two terminals VCAP0 and VCAP1, and the capacitor C1 is connected to VCAP0. When used in this pattern, the charging voltage of the capacitor C1 continues to be supplied to the
FIG. 7C shows a usage pattern in which Vcc is applied to the two terminals VCAP0 and VCAP1, and a capacitor C2 is connected to VCAP1. When used in this pattern, the charging voltage of the capacitor C2 continues to be supplied to the
[0050]
FIG. 7D shows a usage pattern in which Vcc is applied to the two terminals VCAP0 and VCAP1, and capacitors C1 and C2 are connected to VCAP0 and VCAP1, respectively. When used in this pattern, the charging voltage of the capacitors C1 and C2 continues to be supplied to the
[0051]
The capacitors C1 and C2 accumulate (charge) charges toward the potential of Vcc and supply (discharge) the charged charges to the loads (VCAP0 and VCAP1) after Vcc is turned off, so that they function as so-called secondary batteries. To do. However, it is also possible to use primary batteries (discharge-only batteries) or other batteries (for example, fuel cells) instead of C1 and C2.
7B to 7D, it is desirable to insert a diode D1 (D2) between Vcc and capacitor C1 (Vcc and capacitor C2). If Vcc is a positive power supply, the anode of the diode D1 (D2) is connected to Vcc, and the cathode is connected to the capacitor C1 (C2). Even if the potential of Vcc drops in the 0V direction when the power is turned off, the current does not flow backward from the capacitor C1 (C2) to Vcc, and power supply from the capacitor C1 (C2) to the backup terminal VCAP0 (VCAP1) is not hindered. It can be carried out. The diode D1 (D2) is preferably a Schottky type. This is because the Schottky diode has a small forward voltage between the anode and the cathode and can suppress a voltage drop caused by insertion of the diode D1 (D2).
[0052]
FIG. 8 is a block diagram of the main part of the game
[0053]
In addition, as described above, the chip
[0054]
FIG. 10 is a configuration diagram of the chip
Of the 13
The
[0055]
When one of the 16-bit inputs from I0 to I15 is activated, the
FIG. 11 is an input / output truth table of the
[0056]
That is, when I0 (output iCS8 of the address decoder 208) becomes active, 4-bit outputs B0 to B3 are encoded into a bit array of “0000”, and when I1 (output iCS9 of the address decoder 208) becomes active, 4 When the bit outputs B0 to B3 are encoded into the bit array of “0001” and I2 (output iCS10 of the address decoder 208) is activated, the 4-bit outputs B0 to B3 are encoded into the bit array of “0010”. , I3 (output iCS11 of the address decoder 208) becomes active, the 4-bit outputs B0 to B3 are encoded into a bit arrangement of “0011”, and when I4 (output iCS12 of the address decoder 208) becomes active, 4 bits Output B0 to B3 is coded to the bit array of “0100”. When I5 (output iCS13 of the address decoder 208) becomes active, the 4-bit outputs B0 to B3 are encoded into a bit array of “0101”, and when I6 (output iCS14 of the address decoder 208) becomes active, When the 4-bit outputs B0 to B3 are encoded into the bit array of “0110” and I7 (output iCS15 of the address decoder 208) is activated, the 4-bit outputs B0 to B3 are encoded into the bit array of “0111”. When I8 (output iCS16 of the address decoder 208) becomes active, the 4-bit outputs B0 to B3 are encoded into a bit array of “1000”, and when I9 (output iCS17 of the address decoder 208) becomes active, 4 Bit outputs B0 to B3 are in a bit array of “1001” When I10 (output iCS18 of the address decoder 208) becomes active, the 4-bit outputs B0 to B3 are encoded into a bit array of “1010”, and I11 (output iCS19 of the address decoder 208) becomes active Then, the 4-bit outputs B0 to B3 are encoded into the bit array of “1011”, and when I12 (output iCS20 of the address decoder 208) becomes active, the 4-bit outputs B0 to B3 become the bit array of “1100”. Once encoded and I13 (output iCS21 of address decoder 208) becomes active, 4-bit outputs B0 to B3 are encoded into a bit array of “1101” and when I14 (output iCS22 of address decoder 208) becomes active 4-bit output B0-B3 is "1110" When I15 (output iCS23 of the address decoder 208) is activated, it is shown that 4-bit outputs B0 to B3 are encoded into a bit array of “1111”.
[0057]
Therefore, according to the chip
In order to control a maximum of 24 external I / Os in the ECS mode, as described later, code information (that is, chip select signals CS8 to CS11) output from the chip
[0058]
FIG. 12 shows a usage example of the chip select signals CS0 to CS12 in the CS mode. As described above, in the CS mode, the 13 chip select signals CS0 to CS12 output from the gaming
Assuming that any external I /
However, in the CS mode, the number of external I / O controls cannot exceed the number of chip select signals CS0 to CS12 (13) output from the gaming
[0059]
FIG. 13 shows a usage example of the chip select signals CS0 to CS12 in the ECS mode. The difference from the CS mode is that four of the thirteen chip select signals CS0 to CS12 output from the gaming
[0060]
FIG. 14 is an input / output truth table of the decoder 330. This truth table is a combination of 4-bit inputs I0 to I3 [predetermined timing indicated by CS12 (determining timing of 4-bit output of the coder 209u)]. It indicates that one of 16 outputs from B0 to B15 is activated according to the combination of the time.
That is, when the combination of 4-bit inputs (chip select signals CS8 to CS11) is “0000”, B0 (extended chip select signal CS8 ′) is activated and output, and when the combination is “0001”, B1 (Extended chip select signal CS9 ') is activated and output. When the same combination is "0010", B2 (extended chip select signal CS10') is activated and output. When the same combination is "0011" , B3 (expansion chip select signal CS11 ′) is activated and output. When the same combination is “0100”, B4 (expansion chip select signal CS12 ′) is activated and output, and the combination is “0101”. In this case, B5 (expansion chip select signal CS13 ') is activated and output. When the same combination is “0110”, B6 (extended chip select signal CS14 ′) is activated and output, and when the same combination is “0111”, B7 (extended chip select signal CS15 ′) is activated and output. When the same combination is “1000”, B8 (expansion chip select signal CS16 ′) is activated and output, and when the same combination is “1001”, B9 (expansion chip select signal CS17 ′) is activated. When the same combination is “1010”, B10 (extended chip select signal CS18 ′) is activated and output, and when the same combination is “1100”, B12 (extended chip select signal CS20 ′) is output. When the output is activated and the combination is “1101,” B13 (expanded When the same combination is “1110”, B14 (expansion chip select signal CS22 ′) is activated and output. When the same combination is “1111”, B15 ( It shows that the extended chip select signal CS23 ') is activated and output.
[0061]
Now, a maximum of 24 external I /
[0062]
Next, the operation will be described. First, the operation of each part related to the determination of the legitimacy of the gaming
<Operation for Judging Legitimacy of
The operation of determining the legitimacy of the gaming
FIGS. 15A and 15B are flowcharts showing the main routine and interrupt routine of PJ1, respectively. The main routine of PJ1 is started when PJ1 is powered on (powered on). When PJ1 is powered on,
[0063]
Next, a setting process is performed in step S2. This is to set a collation ID identical to the unique ID of the
[0064]
Next, event processing is performed in step S4. This is a process for processing and recording each signal output from the
Here, each signal output from the
[0065]
Next, in step S5, a response process for polling of game information is performed from the HC. Next, when it is desired to acquire the game information of the desired
Next, a setting / inspection device request process is performed in step S8. This is to notify the
[0066]
After step S8, the process returns to step S3 to repeat the processing loop (step S3 to step S8). PJ1 (same for PJ2) and LON communication network 27 (
[0067]
In the PJ1 interrupt routine, input processing is performed in step S11 as shown in FIG. This is because the amusement communication signal, sales signal (card, cash), supply ball number signal, recovered ball number signal, special figure rotation signal, jackpot signal and probability variation signal are input to the
Note that the processing similar to the contents shown in FIGS. 15A and 15B is also performed on PJ2, and a description thereof will be omitted here. However, PJ2 transfers state change information (for example, a gold frame opening signal, an empty dish signal, etc.) collected from the
[0068]
Next, a subroutine related to the check of the game
As described above, the
[0069]
When determining the legitimacy of the game
[0070]
In the gaming
[0071]
On the other hand, if the command information is legitimate command information in step S23, the process proceeds to step S24 to determine whether it is a request command for a unique ID. If the request is not for a unique ID, the routine is terminated. If it is a unique ID request command, the unique ID request transmitted from PJ1 is received in step S25, and the information copied to ID property RAM 215 (information including the unique ID) is transmitted to PJ1 in step S26. End the routine.
[0072]
The unique ID is information for determining the legitimacy of the gaming
It should be noted that the acceptance of the unique ID request and the response process in the gaming
[0073]
In PJ1, in step S27, the unique ID transmitted from the
[0074]
If the unique ID received from the
[0075]
In PJ2, in the abnormality handling process, when a firing stop request is received from PJ1 in step S32, the process proceeds to step S33 to turn on the stop signal for the abnormal gaming machine to stop the ball launch and return to the main routine. To do. Thereby, the launch of the game ball in the
[0076]
Next, a subroutine related to the event processing of PJ1 will be described. FIG. 17 is a flowchart showing an event processing subroutine. In the event process, related processes are performed in PJ1, JR, and JRs. First, in the event processing of the main routine of PJ1, event signal confirmation processing is performed in step S41. In this method, in order to acquire game information from the
[0077]
Next, in step S42, the game information transmitted from PJ2 is confirmed, and game information processing / recording processing is performed based on the information transmitted in step S43. Thereby, the collected information is processed into game information, and the game information for the day is recorded (for example, recorded in the RAM 53). Next, in step S44, it is determined whether or not there is a game information state change (status change). If there is no change, the current routine is terminated and the process returns to the main routine. If there is a state change, the process proceeds to step S45 to create state change information. Thereby, state change information having contents corresponding to the status change is created. Next, the state change information created in step S46 is transmitted (reported) to JR and JRs, and the routine is terminated.
JR (and JRs; hereinafter represented by JR) receives the status change information notification from PJ1, acquires it in step S47, and organizes and records the status change information for each
[0078]
Next, a subroutine related to the inspection process of the setting /
[0079]
When performing inspection processing with the program shown in FIG. 18, first, in the inspection processing routine in the setting /
[0080]
In the gaming
[0081]
The processes in steps S54 to S58 are independently performed so as not to hinder the process of game program execution (CPU core 201). However, in the case of reading a game program, the operation stop state of the game program is a precondition. The CPU bus 210 can be used by the
In PJ1, after transmitting the request information in step S58, a response to the request is received from the
[0082]
The setting /
[0083]
Next, a subroutine regarding the setting process of the setting /
[0084]
When setting the unique ID to the PJ1, first, in the setting processing routine in the setting /
[0085]
On the other hand, PJ1 monitors whether there is a unique ID setting request from the setting /
[0086]
When performing a command change setting process for requesting the
[0087]
In PJ1, it is determined in step S86 whether there is request information from the setting /
[0088]
Next, in step S94, response information indicating completion of setting change is transmitted to PJ1, and the routine is terminated. The processes in steps S91 to S94 are executed by the
As described above, the PJ1 determines whether or not there is response information from the gaming
[0089]
In addition, when the operator forgets the changed request command, the process of returning the request command to the default value is performed by inputting a command to return to the default value as the request command in step S75 of the setting /
[0090]
<System Reset Operation of
Next, a system reset operation of the game
If the boot result is NG (transition line 237), a necessary alarm or the like is generated and a standby state is entered. If OK (transition line 238), a boot reset (generation of a start address of the game program) is performed. The game program generated and stored in the
[0091]
FIG. 21 is a flowchart of the management block system reset operation executed in the
[0092]
If the determination result in step S102 is “YES”, that is, if it is determined that the power backup of the
[0093]
On the other hand, if the determination result in step S111 is YES, that is, if the contents of the two variables KD and SD match, the storage content of the
[0094]
In the initialization process of the management block 200B in step S105, data copy to the
[0095]
<Chip select operation: CS mode / ECS mode>
Here, in the boot process activation in step S107, the boot program stored in the
[0096]
That is, the external I / O address assignment map when the CS mode is designated and when the ECS mode is designated can be expressed as shown in FIG. In FIG. 23, addresses 2300h to 2317h are external I / O allocation candidate addresses. When one of the addresses is called on the program executed by the
As understood from the figure, when any one of 2300h to 230Ch is called in the CS mode, any one of the 13 chip select signals CS0 to CS12 becomes active, and one of the 13 chip select signals CS0 to CS12 is activated. One external I / O can be controlled. The maximum number of external I / O controls in the CS mode is 13, and this number is equal to the number of chip select signals CS0 to CS12.
[0097]
On the other hand, when one of 2300h to 2317h is called when the ECS mode is set, any one of 24 chip select signals CS0 to CS23 becomes active, and one external I / O is set using the chip select signal. Can be controlled. The maximum number of external I / O controls in the ECS mode is 24, and this number is equal to the number of all chip select signals CS0 to CS23 including the extended chip select signal.
In the ECS mode, the number of chip select signals taken out from the gaming
[0098]
For this reason, the coded four chip select signals CS8 to CS11 are decoded by providing decoding means for the chip select signals CS8 to CS11 (see the external decoder 330 in FIG. 13) outside the gaming
[0099]
As described above, according to the present embodiment, eight chip select signals CS0 to CS7 that are not coded and 16 extended chip select signals CS8 'to CS23' are combined to make a total of 24 chip select signals CS0. -CS23 can be used, and can be applied to a system such as the present embodiment having a large amount of external I / O exceeding 13 without any trouble.
Furthermore, according to the present embodiment, only by switching between the CS mode and the ECS mode, the usage mode of the chip select signal (that is, the usage mode for 13 or less external I / Os and the external I / O exceeding 13) is used. Can be easily changed, and the number of chip select signal terminals of the
[0100]
In the embodiment, the number N of chip select signals in the CS mode (N = 13) and the number M of chip select signals including the extended chip select signal in the ECS mode (M = 24) are for convenience of explanation. IsOf course.
[0101]
Embodiments of the present invention are not limited to the above examples, and various modifications as described below are possible. (A) A gaming machine as a gaming device is not limited to a pachinko gaming machine but may be a throttle machine. (B) The gaming device in the present invention can be applied not only to a pachinko gaming machine but also to a video game machine, for example. (C) A gaming machine as a gaming device is not limited to a real ball type, and may be an enclosed ball type gaming machine. In addition, the present invention can be applied to any kind of gaming machine as a gaming apparatus to which the present invention is applied. For example, the present invention can be applied without being limited to the types of gaming machines such as ball lending with a magnetic card and ball lending with an IC card. (D) The communication network in the game store is not limited to the optical communication method, LAN, LON, wireless method, infrared method, wired method, or any other network system as long as it can transfer game information and the like. May be used.
[0102]
Claim 1Game machineAccording toA game control device is configured by storing a game control board provided with a game calculation processing device in a case, and a game state is controlled by the game control device, wherein the game calculation processing device includes: Game control means for performing game control, signal generation means for generating a selection signal for selecting an I / O resource external to the game processing device while being controlled by the game control means, and the external An external bus interface that exchanges data signals with I / O resources, and the game control means, the signal generation means, and the external bus interface are mounted on a common semiconductor substrate to form a single chip. A chip select signal terminal for externally outputting the selection signal and a data signal terminal for inputting / outputting the data signal are provided together with packaging, The signal generating means includes first signal generating means for generating any one of M internal selection signals based on a signal from the game control means, and N internal selection signals among the M internal selection signals. And a second signal generating means for generating a 1-bit signal corresponding to each of the two as a selection signal and 2 of the M internal selection signals. X Third signal generating means for generating each bit of the X-bit signal corresponding to each of the internal selection signals as the selection signal, and N from the second signal generating means based on a predetermined mode designation signal Selecting means for selecting whether to output a plurality of selection signals from the chip select signal terminal or to output both outputs of the second signal generating means and the third signal generating means from the chip select signal terminal; The game control device includes the I / O resource selected by a signal from the chip select signal terminal, and the chip select signal terminal is configured as a terminal separate from the data signal terminal. BecauseA first external I / O control mode (CS mode) capable of outputting N selection signals based on a predetermined mode designation signal (CS / ECS signal);XIt is possible to provide a gaming arithmetic processing device which can be used by switching to a second external I / O control mode (ECS mode) capable of outputting an X-bit selection signal corresponding to each of the internal selection signals. The selection signals can be externally decoded to obtain a total of M selection signals. Therefore, it is possible to realize a highly versatile arithmetic processing device that can be flexibly applied to a system having a different number of external I / Os,Even if the chip select signal terminal and the data signal terminal are configured as separate terminals,It is possible to keep the number of chip select signal terminals of the game processing unit at N, which can solve the problem of increasing the number of package pins.it can.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a game shop.
FIG. 2 is a block diagram of PJ1 (game information collecting apparatus 1).
FIG. 3 is a block diagram of PJ2 (game information collecting apparatus 2).
FIG. 4 is a front view of the gaming machine.
FIG. 5 is a block diagram showing a configuration of a game control device.
FIG. 6 is a block diagram showing a configuration of a game arithmetic processing device.
FIG. 7 is a diagram showing how to use two power backup terminals (VCAP0 and VCAP1) assigned to the terminal group of the game processing unit.
FIG. 8 is a block diagram of the main part of a game processing unit including an address decoder and chip select control.
FIG. 9 is a conceptual diagram of external I / O address assignment.
FIG. 10 is a specific configuration diagram of a chip select controller.
FIG. 11 is a diagram showing input / output truth values of a coder included in the chip select controller.
FIG. 12 is a utilization state diagram of 13 chip select signals in the CS mode.
FIG. 13 is a utilization state diagram of 24 chip select signals in the ECS mode.
FIG. 14 is a diagram showing input / output truth values of an external decoder required in the ECS mode.
FIG. 15 is a flowchart showing a program of PJ1 (game information collecting apparatus 1).
FIG. 16 is a flowchart showing a check processing subroutine program of the game arithmetic processing device.
FIG. 17 is a flowchart showing an event processing subroutine program.
FIG. 18 is a flowchart showing a subroutine program for setting / inspection processing;
FIG. 19 is a flowchart showing a subroutine program for setting processing;
FIG. 20 is a state transition diagram of the game arithmetic processing device.
FIG. 21 is a flowchart of a system reset operation of a management block.
FIG. 22 is a conceptual diagram of data copying from the security memory to the ID property RAM.
FIG. 23 is a diagram showing an address assignment map of external I / O in the CS mode and the ECS mode.
[Explanation of symbols]
CS0 to CS12 Chip select signal (select signal)
iCS0 to iCS23 (Internal selection signal)
10 gaming machines
113a to 113e ports (external I / O)
114a to 114i ports (external I / O)
115 Sound generator (external I / O)
200 Arithmetic processing unit for game
201 CPU core (game control means)
208 Address decoder (signal generating means, first signal generating means)
209 Chip select controller (signal generation means, second signal generation means, third signal generation means, selection means)
330 External decoder (reproduction means)
Claims (1)
前記遊技用演算処理装置は、
遊技制御を行う遊技制御手段と、
前記遊技制御手段の制御を受けつつ、当該遊技用演算処理装置の外部のＩ／Ｏリソースを選択するための選択信号を発生する信号発生手段と、
前記外部のＩ／Ｏリソースとの間でデータ信号の授受を行なう外部バスインターフェースと、を備え、
前記遊技制御手段、前記信号発生手段及び前記外部バスインターフェースを共通の半導体基板上に実装し、ワンチップ化してパッケージングするとともに、前記選択信号を外部出力するチップセレクト信号端子と、前記データ信号の入出力を行なうデータ信号の端子とが備えられ、
前記信号発生手段は、
前記遊技制御手段からの信号に基づいてＭ個の内部選択信号のいずれかを発生する第１信号発生手段と、
前記Ｍ個の内部選択信号のうちＮ個の内部選択信号の各々に対応する１ビットの信号を、前記選択信号として発生する第２信号発生手段と、
前記Ｍ個の内部選択信号のうち２Ｘ個の内部選択信号の各々に対応するＸビットの信号の各ビットを、前記選択信号として発生する第３信号発生手段と、
所定のモード指定信号に基づいて、前記第２信号発生手段からのＮ個の選択信号を前記チップセレクト信号端子から外部出力するか、または前記第２信号発生手段と前記第３信号発生手段の両出力を前記チップセレクト信号端子から外部出力するかを選択する選択手段と、を含み、
前記遊技制御装置には、前記チップセレクト信号端子からの信号により選択される前記Ｉ／Ｏリソースが備えられ、該チップセレクト信号端子は前記データ信号の端子とは別個の端子で構成されていることを特徴とする遊技機。 A gaming machine in which a gaming control board provided with a gaming processing unit is housed in a case to constitute a gaming control device, and the gaming state is controlled by the gaming control device,
The gaming arithmetic processing device comprises:
Game control means for performing game control;
Signal generation means for generating a selection signal for selecting an I / O resource external to the game processing device while being controlled by the game control means;
An external bus interface for exchanging data signals with the external I / O resource,
The game control means , the signal generation means and the external bus interface are mounted on a common semiconductor substrate, packaged as a single chip, and a chip select signal terminal for outputting the selection signal to the outside, and the data signal And a data signal terminal for input / output ,
The signal generating means includes
First signal generating means for generating one of M internal selection signals based on a signal from the game control means;
Second signal generating means for generating, as the selection signal, a 1-bit signal corresponding to each of the N internal selection signals among the M internal selection signals;
Third signal generating means for generating, as the selection signal, each bit of an X-bit signal corresponding to each of 2 X internal selection signals among the M internal selection signals;
Based on a predetermined mode designating signal, N selection signals from the second signal generating means are externally output from the chip select signal terminal, or both the second signal generating means and the third signal generating means are provided. Selecting means for selecting whether the output is externally output from the chip select signal terminal ,
The game control device includes the I / O resource selected by a signal from the chip select signal terminal, and the chip select signal terminal is configured by a terminal separate from the data signal terminal. A gaming machine characterized by
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