JP2009000131A

JP2009000131A - Game machine

Info

Publication number: JP2009000131A
Application number: JP2007160821A
Authority: JP
Inventors: Shingo Sudo; 真吾須藤
Original assignee: Daito Giken KK
Current assignee: Daito Giken KK
Priority date: 2007-06-19
Filing date: 2007-06-19
Publication date: 2009-01-08

Abstract

<P>PROBLEM TO BE SOLVED: To prevent fraudulent control of input/output in a peripheral device constituting a game machine by permitting the control of the input/output corresponding to address data only when regular address data of full bits are used. <P>SOLUTION: An address decoder includes input terminals for inputting address data of a prescribed number of bits and output terminals in the number smaller than the total number obtained by decoding the whole bit patterns of the address data of the prescribed number of bits. The address decoder also includes signal output determination circuits (gates 403c and 403d) for decoding address data A0-A3 necessary for addressing the output terminal outputting chip selection signals; and a gate circuit 403e for enabling the decoding operation of the signal output determination circuits only if the address data A4-A7 at the upper positions are within a prescribed address range when enable signals G1 and G2 are input. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、スロットマシンやパチンコ機等に代表される遊技台に関する。 The present invention relates to a game machine represented by a slot machine, a pachinko machine, and the like.

パチスロ機などの遊技台では、正面の表示窓内に複数の図柄を変動表示する回転リールを複数配列して構成した機械的変動表示装置を有する。遊技者のスタート操作に応じて、当選役を決定する抽選をおこなうとともに、制御手段が変動表示装置を駆動制御して各リールを回転させることにより、図柄を変動表示させ、自動的に或いは遊技者の停止操作により、上述の抽選結果に対応する図柄を表示窓内に表示するように各リールの回転を停止させる。この停止させた結果、表示窓内に表示された各リールの図柄が特定の組合せ（入賞態様）になった場合にメダル等の遊技媒体を払出すことで遊技者に利益を付与する。 A game machine such as a pachislot machine has a mechanical fluctuation display device configured by arranging a plurality of rotating reels that variably display a plurality of symbols in a front display window. In accordance with the player's start operation, a lottery to determine the winning combination is performed, and the control means drives and controls the variable display device to rotate each reel to display the symbols in a variable manner, either automatically or as a player With the stop operation, the rotation of each reel is stopped so that the symbol corresponding to the lottery result is displayed in the display window. As a result of this stop, when the symbols of the reels displayed in the display window are in a specific combination (winning mode), the player is given a profit by paying out a game medium such as a medal.

このような遊技台の遊技進行を制御する制御基板には、上述の当選役を決定する抽選をおこなうプログラムを記憶したＲＯＭ、そのプログラムに基づいて抽選などを実行するＣＰＵなどを搭載した遊技制御用コンピュータが搭載されている。不正者が制御プログラムが格納されたＲＯＭや遊技制御用コンピュータを交換することにより制御基板を改造するという方法が報告されている。このようなＲＯＭなどの不正交換が横行すると、遊技店は多大な損失を受けるため、ＲＯＭなどの不正交換を防止しなくてはならない。 A control board for controlling the game progress of such a game machine has a ROM for storing a program for performing the lottery to determine the winning combination described above, and a CPU for performing a lottery based on the program. A computer is installed. There has been reported a method in which an unauthorized person remodels a control board by exchanging a ROM storing a control program or a game control computer. If such an illegal exchange of ROM or the like is rampant, the game shop suffers a great loss, and the illegal exchange of the ROM or the like must be prevented.

このような不正を防止するために、その対策として、筐体が開封されるとその旨を電気的に検出する封印装置を設けることが提案されている（例えば、特許文献１）。
特開平０９−３４３６５号公報 In order to prevent such injustice, it has been proposed to provide a sealing device that electrically detects when the casing is opened as a countermeasure (for example, Patent Document 1).
JP 09-34365 A

しかしながら、提案されている技術のように遊技台の１台ごとに封印装置を設けるのは、大変なコストがかかるという欠点がある。本発明は、このような問題点を解決するためになされたものであって、不正に遊技されることを防止可能な遊技台を提供することを目的とする。 However, it is disadvantageous to provide a sealing device for each gaming table as in the proposed technology, which is very expensive. The present invention has been made to solve such problems, and an object of the present invention is to provide a gaming table that can prevent illegal gaming.

上記課題を解決するため、本発明においては、遊技制御用に動作するＣＰＵを含む制御回路と、１パッケージアドレスデコーダＩＣを搭載した遊技台であって、前記１パッケージアドレスデコーダＩＣに、前記制御回路が出力するアドレス信号を入力するアドレス信号入力回路と、前記アドレス信号入力回路により入力した信号の示すアドレスの値が特定のアドレス範囲にある場合に、該アドレスの値に対応するチップセレクト信号を出力する信号出力判定回路と、を含む構成を採用した。 In order to solve the above-mentioned problems, in the present invention, there is provided a game machine equipped with a control circuit including a CPU operating for game control and a one-package address decoder IC, wherein the control circuit is included in the one-package address decoder IC. When an address signal input circuit for inputting an address signal output by the address signal and an address value indicated by the signal input by the address signal input circuit is within a specific address range, a chip select signal corresponding to the address value is output. And a signal output determination circuit.

本発明によれば、遊技台が不正に遊技されることを防止できる。 According to the present invention, it is possible to prevent the gaming table from being illegally played.

以下、図面を参照して、本発明を実施するための最良の形態の一例として、スロットマシン（パチスロ機）に関する実施例を示す。以下の実施例のスロットマシンは、スロットマシンを構成する入出力手段としての周辺デバイスをアドレスデコード回路を介して指定することにより、当該周辺デバイスに対する入出力が制御される。 In the following, referring to the drawings, an embodiment relating to a slot machine (pachi slot machine) will be shown as an example of the best mode for carrying out the present invention. In the slot machine of the following embodiment, the input / output to the peripheral device is controlled by designating the peripheral device as the input / output means constituting the slot machine via the address decoding circuit.

＜全体構成＞
図１は本発明を採用したスロットマシンの外観構成を示している。 <Overall configuration>
FIG. 1 shows an external configuration of a slot machine adopting the present invention.

スロットマシン１００の本体１０１の中央内部には、外周面に複数種類の絵柄（「ベル」、「スイカ」、「チェリー」など：図示省略）が配置されたリールが３個（左リール１１０、中リール１１１、右リール１１２）収納され、スロットマシン１００の内部で回転できるように構成されている。本実施形態において、各絵柄は帯状部材に等間隔で適当数印刷され、この帯状部材が所定の円形枠材に貼り付けられて各リール１１０乃至１１２が構成されている。リール１１０〜１１２上の絵柄は、遊技者から見ると、絵柄表示窓１１３から縦方向に概ね３つ表示され、合計９つの絵柄が見えるようになっている。そして、各リール１１０〜１１２を回転させることにより、遊技者から見える絵柄の組合せが変動することとなる。なお、本実施形態では、３個のリールをスロットマシン１００の中央内部に備えているが、リールの数やリールの設置位置はこれに限定されるものではない。 Inside the center of the main body 101 of the slot machine 100, there are three reels (left reel 110, middle) with multiple types of patterns (“bell”, “watermelon”, “cherry”, etc .: not shown) on the outer peripheral surface. The reel 111 and the right reel 112) are housed and can be rotated inside the slot machine 100. In this embodiment, an appropriate number of each pattern is printed on the belt-like member at equal intervals, and the reels 110 to 112 are configured by sticking this belt-like member to a predetermined circular frame material. When viewed from the player, approximately three patterns on the reels 110 to 112 are displayed in the vertical direction from the pattern display window 113 so that a total of nine patterns can be seen. Then, by rotating each of the reels 110 to 112, the combination of pictures that can be seen by the player varies. In the present embodiment, three reels are provided in the center of the slot machine 100, but the number of reels and the installation position of the reels are not limited to this.

また、各々のリール１１０〜１１２の背面には、絵柄表示窓１１３に表示される個々の絵柄を照明するためのバックライト（図示省略）が配置されている。バックライトは、各々の絵柄ごとに遮蔽されて個々の絵柄を均等に照射できるようにすることが望ましい。また、各々のリール１１０〜１１２の左右両側には、それぞれ複数のライン表示ＬＥＤ（図示省略）が配置されており、例えば、７色（赤、緑、青紫の三原色と、白色などをはじめとするこれらの混合色）の光を発することが可能であり、各原色に対応したＬＥＤなどを含んで構成される。 A backlight (not shown) for illuminating each picture displayed on the picture display window 113 is disposed on the back of each reel 110 to 112. It is desirable that the backlight is shielded for each pattern so that each pattern can be illuminated evenly. Further, a plurality of line display LEDs (not shown) are arranged on the left and right sides of each reel 110 to 112, for example, seven colors (three primary colors of red, green, and bluish purple, white, etc.). These mixed colors) can emit light, and are configured to include LEDs corresponding to the respective primary colors.

なお、スロットマシン１００内部において各々のリール１１０〜１１２の近傍には、投光部と受光部からなる光学式センサ（図示省略）が設けられており、この光学式センサの投光部と受光部のあいだを、リールに設けられた一定の長さの遮光片が通過するように構成されている。このセンサの検出結果に基づいてリール上の絵柄の回転方向の位置を判断し、目的とする絵柄が入賞ライン１１４上に表示されるようにリール１１０〜１１２を停止させる。 In the slot machine 100, an optical sensor (not shown) including a light projecting unit and a light receiving unit is provided in the vicinity of each of the reels 110 to 112. The light projecting unit and the light receiving unit of the optical sensor are provided. During this time, the light-shielding piece of a certain length provided on the reel is configured to pass therethrough. Based on the detection result of the sensor, the position of the pattern on the reel in the rotation direction is determined, and the reels 110 to 112 are stopped so that the target pattern is displayed on the winning line 114.

入賞ライン表示ランプ１２０は、有効となる入賞ラインを示すランプである。有効となる入賞ラインは、スロットマシン１００に投入されたメダルの数によって予め定まっている。５本の入賞ライン１１４のうち、例えば、メダルが１枚投入された場合、中段の水平入賞ラインが有効となり、メダルが２枚投入された場合、上段水平入賞ラインと下段水平入賞ラインが追加された３本が有効となり、メダルが３枚投入された場合、右下り入賞ラインと右上り入賞ラインが追加された５本が入賞ラインとして有効になる。なお、入賞ライン１１４の数については５本に限定されるものではない。 The winning line display lamp 120 is a lamp that indicates an effective winning line. An effective winning line is determined in advance by the number of medals inserted into the slot machine 100. Of the five winning lines 114, for example, when one medal is inserted, the middle horizontal winning line is valid, and when two medals are inserted, the upper horizontal winning line and the lower horizontal winning line are added. When three medals are inserted and three medals are inserted, the five added with the right-down winning line and the upper-right winning line become effective as the winning line. Note that the number of winning lines 114 is not limited to five.

スタートランプ１２１は、リール１１０〜１１２が回転することができる状態にあることを遊技者に知らせるランプである。再遊技ランプ１２２は、前回の遊技において入賞役の一つである再遊技役に入賞した場合に、今回の遊技が再遊技可能であること（メダルの投入が不要）を遊技者に知らせるランプである。告知ランプ１２３は、後述する内部抽選において、特定の入賞役（例えば、ＢＢ（ビッグボーナス）やＲＢ（レギュラーボーナス）などのボーナス）に内部当選していることを遊技者に知らせるランプである。 The start lamp 121 is a lamp that informs the player that the reels 110 to 112 are in a state of being able to rotate. The re-playing lamp 122 is a lamp for notifying the player that the current game can be replayed (no medal insertion is required) when winning a re-playing role that is one of the winning roles in the previous game. is there. The notification lamp 123 is a lamp that informs the player that a specific winning combination (for example, a bonus such as BB (big bonus) or RB (regular bonus)) is won internally in an internal lottery described later.

メダル投入ランプ１２４は、メダルの投入が可能であることを知らせるランプである。払出枚数表示器１２５は、何らかの入賞役に入賞した結果、遊技者に払出されるメダルの枚数を表示するための表示器である。遊技回数表示器１２６は、メダル投入時のエラー表示や、ビッグボーナスゲーム中（ＢＢゲーム中）の遊技回数、所定の入賞役の入賞回数などを表示するための表示器である。貯留枚数表示器１２７は、スロットマシン１００に電子的に貯留されているメダルの枚数を表示するための表示器である。リールパネルランプ１２８は、演出用のランプである。 The medal insertion lamp 124 is a lamp that notifies that a medal can be inserted. The payout number display 125 is a display for displaying the number of medals to be paid out to the player as a result of winning a winning combination. The game number display 126 is a display for displaying an error display at the time of inserting a medal, the number of games during the big bonus game (in the BB game), the number of winnings of a predetermined winning combination, and the like. The stored number display 127 is a display for displaying the number of medals electronically stored in the slot machine 100. The reel panel lamp 128 is an effect lamp.

メダル投入ボタン１３０、１３１は、スロットマシン１００に電子的に貯留されているメダルを所定の枚数分投入するためのボタンである。本実施形態においては、メダル投入ボタン１３０（ワンベット（１ＢＥＴ）ボタンともいう）が押下される毎に１枚ずつ最大３枚まで投入され、メダル投入ボタン１３１（ＭＡＸＢＥＴボタンともいう）が押下されると３枚投入されるようになっている。このようにメダル投入ボタン１３１は当該遊技において、最大の遊技媒体（メダル又は玉など）を賭数として設定することから最大賭数設定操作手段と言い換えることもできる。 The medal insertion buttons 130 and 131 are buttons for inserting a predetermined number of medals stored electronically in the slot machine 100. In this embodiment, every time a medal insertion button 130 (also referred to as a one-bet (1 BET) button) is pressed, a maximum of three coins are inserted, and when a medal insertion button 131 (also referred to as a MAXBET button) is pressed. Three cards are inserted. In this way, the medal insertion button 131 can be rephrased as the maximum bet number setting operation means because the maximum game medium (medal or ball) is set as the bet number in the game.

メダル投入ブロック１３４は、遊技を開始するに当たって遊技者がメダルを投入するためのメダル投入口を形成するブロックである。すなわち、メダルの投入は、メダル投入ボタン１３０又は１３１により電子的に投入することもできるし、メダル投入ブロック１３４のメダル投入口から実際のメダルを投入することもできる。 The medal insertion block 134 is a block that forms a medal insertion slot for a player to insert a medal when starting a game. That is, the medal can be inserted electronically by the medal insertion button 130 or 131, or the actual medal can be inserted from the medal insertion slot of the medal insertion block 134.

スタートレバー１３５は、遊技の開始操作を行うためのレバー型のスイッチである。即ち、メダル投入ブロック１３４のメダル投入口に所望する枚数のメダルを投入して、スタートレバー１３５を操作すると、これを契機としてリール１１０〜１１２が回転し、遊技が開始される。ストップボタンユニット１３６に設けられたストップボタン１３７〜１３９は、スタートレバー１３５の操作によって回転を開始したリール１１０〜１１２に対する停止操作を行うためのボタンであり、各リール１１０〜１１２に対応して設けられている。そして、いずれかのストップボタン１３７〜１３９を操作すると対応するいずれかのリール１１０〜１１２が停止することになる。 The start lever 135 is a lever-type switch for performing a game start operation. That is, when a desired number of medals are inserted into the medal insertion slot of the medal insertion block 134 and the start lever 135 is operated, the reels 110 to 112 are rotated as a trigger, and the game is started. Stop buttons 137 to 139 provided on the stop button unit 136 are buttons for performing a stop operation on the reels 110 to 112 that have started rotating by operating the start lever 135, and are provided corresponding to the reels 110 to 112. It has been. When any one of the stop buttons 137 to 139 is operated, any one of the corresponding reels 110 to 112 is stopped.

精算ボタン１３２は、スロットマシン１００に電子的に貯留されたメダル、ベットされたメダルを精算し、メダル払出口１５５よりメダル受皿２１０に排出するためのボタンである。 The payment button 132 is a button for adjusting the medals electronically stored in the slot machine 100 and the bet medals and discharging them to the medal tray 210 from the medal payout opening 155.

メダル返却ボタン１３３は、投入されたメダルが詰まった場合に押下してメダルを取り除くためのボタンである。ドアキー１４０は、スロットマシン１００の前面扉１０２のロックを解除するためのキーを挿入する孔である。キーを差し込んで時計方向に回すとロックが解除され、スロットマシン１００の前面扉１０２を開けることができる。メダル払出口１５５は、メダルを払出すための払出口である。メダル受皿２１０は、メダル払出口１５５から払出されたメダルを溜めるための器である。なお、メダル受皿２１０は、本実施形態では発光可能な受皿を採用しており、以下受皿ランプ２１０と呼ぶこともある。 The medal return button 133 is a button that is pressed to remove a medal when the inserted medal is jammed. The door key 140 is a hole into which a key for unlocking the front door 102 of the slot machine 100 is inserted. When the key is inserted and turned clockwise, the lock is released and the front door 102 of the slot machine 100 can be opened. The medal payout exit 155 is a payout exit for paying out medals. The medal tray 210 is a container for collecting medals paid out from the medal payout opening 155. In this embodiment, the medal tray 210 employs a tray that can emit light, and may be referred to as a tray lamp 210 hereinafter.

音孔１６０は、スロットマシン１００内部に設けられているスピーカの音を外部に出力するための孔である。上部ランプ１５０、サイドランプ１５１、中央ランプ１５２、腰部ランプ１５３、下部ランプ１５４、受皿ランプ２１０は、遊技を盛り上げるための装飾用のランプであり遊技状態に応じて点灯／消灯／点滅する。 The sound hole 160 is a hole for outputting the sound of a speaker provided inside the slot machine 100 to the outside. The upper lamp 150, the side lamp 151, the center lamp 152, the waist lamp 153, the lower lamp 154, and the saucer lamp 210 are decorative lamps for exciting the game, and are turned on / off / flashing according to the game state.

灰皿部２００は、煙草の吸殻を入れるための容器であり、メダル受皿２１０の内側にネジ止めされている。リールパネル１６１は、絵柄表示窓１１３を有するパネルであり、タイトルパネル１６２は、そのスロットマシンの機種名や各種のデザインが描かれるパネルである。演出装置６００は、液晶表示装置１８０および扉装置１８３ａ、１８３ａを備え、各種の演出を行うようになっている。 The ashtray unit 200 is a container for storing cigarette butts, and is screwed inside the medal tray 210. The reel panel 161 is a panel having a pattern display window 113, and the title panel 162 is a panel on which the model name of the slot machine and various designs are drawn. The effect device 600 includes a liquid crystal display device 180 and door devices 183a and 183a, and performs various effects.

液晶表示装置１８０は、遊技に関する各種の情報を表示する。もちろん、液晶表示装置１８０のかわりに、複数のＬＥＤを２次元に配置したドットマトリックス式表示装置など、他の表示手段を用いても良い。
＜制御部＞
次に、図２を参照して、スロットマシン１００の制御部の回路構成について詳細に説明する。スロットマシン１００の制御部は、大別すると、遊技の中枢部分を制御する図２の主制御部３００の他、主制御部３００より送信された制御情報（以下、コマンドと略称）に応じて各種周辺デバイスを制御する副制御部（不図示）から構成されている。
＜主制御部＞
まず、図２を参照して、スロットマシン１００の主制御部３００について説明する。主制御部３００は、主制御部３００の全体を制御するための演算処理装置であるＣＰＵ３１０や、ＣＰＵ３１０が各ＩＣや各回路と信号の送受信を行うためのデータバスおよびアドレスバスを備え、その他、以下に述べる構成を有する。クロック補正回路３１４は、水晶発振器３１１から発振されたクロックを分周してＣＰＵ３１０に供給する回路である。例えば、水晶発振器３１１の周波数が１２ＭＨｚの場合に、分周後のクロックは６ＭＨｚとなる。ＣＰＵ３１０は、クロック補正回路３１４により分周されたクロックをシステムクロックとして受け入れて動作する。 The liquid crystal display device 180 displays various information related to the game. Of course, instead of the liquid crystal display device 180, other display means such as a dot matrix type display device in which a plurality of LEDs are two-dimensionally arranged may be used.
<Control unit>
Next, the circuit configuration of the control unit of the slot machine 100 will be described in detail with reference to FIG. The control unit of the slot machine 100 is roughly classified into various types according to control information (hereinafter abbreviated as a command) transmitted from the main control unit 300 in addition to the main control unit 300 in FIG. It consists of a sub-control unit (not shown) that controls peripheral devices.
<Main control unit>
First, the main controller 300 of the slot machine 100 will be described with reference to FIG. The main control unit 300 includes a CPU 310 that is an arithmetic processing unit for controlling the entire main control unit 300, a data bus and an address bus for the CPU 310 to transmit and receive signals to and from each IC and each circuit, It has the structure described below. The clock correction circuit 314 is a circuit that divides the clock oscillated from the crystal oscillator 311 and supplies it to the CPU 310. For example, when the frequency of the crystal oscillator 311 is 12 MHz, the divided clock is 6 MHz. The CPU 310 operates by receiving the clock divided by the clock correction circuit 314 as a system clock.

また、ＣＰＵ３１０には、後述するセンサやスイッチの状態を常時監視するためのタイマ割り込み処理の周期やモータの駆動パルスの送信周期を設定するためのタイマ回路３１５がバスを介して接続されている。ＣＰＵ３１０は、電源が投入されると、データバスを介してＲＯＭ３１２の所定エリアに格納された分周用のデータをタイマ回路３１５に送信する。タイマ回路３１５は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに、割り込み要求をＣＰＵ３１０に送信する。ＣＰＵ３１０は、この割込み要求を契機に、各センサなどの監視や駆動パルスの送信を実行する。例えば、ＣＰＵ３１０のシステムクロックを６ＭＨｚ、タイマ回路３１５の分周値を１／２５６、ＲＯＭ３１２の分周用のデータを４４と設定した場合、この割り込みの基準時間は、２５６×４４÷６ＭＨｚ＝１．８７７ｍｓとなる。 The CPU 310 is connected to a timer circuit 315 for setting a timer interrupt processing cycle for constantly monitoring the state of sensors and switches, which will be described later, and a motor drive pulse transmission cycle, via a bus. When the power is turned on, the CPU 310 transmits the frequency dividing data stored in the predetermined area of the ROM 312 to the timer circuit 315 via the data bus. The timer circuit 315 determines an interrupt time based on the received frequency division data, and transmits an interrupt request to the CPU 310 at each interrupt time. In response to this interrupt request, the CPU 310 executes monitoring of each sensor and transmission of drive pulses. For example, when the system clock of the CPU 310 is set to 6 MHz, the frequency division value of the timer circuit 315 is set to 1/256, and the data for frequency division of the ROM 312 is set to 44, the reference time for this interrupt is 256 × 44 ÷ 6 MHz = 1. 877 ms.

また、ＣＰＵ３１０には、各ＩＣを制御するためのプログラム、入賞役の内部抽選時に用いる抽選データ、リールの停止位置などの各種データを記憶しているＲＯＭ３１２や、一時的なデータを保存するためのＲＡＭ３１３が接続されている。これらのＲＯＭ３１２やＲＡＭ３１３については他の記憶手段を用いてもよく、この点は後述する副制御部４００においても同様である。 The CPU 310 also stores a ROM 312 for storing various data such as a program for controlling each IC, lottery data used for internal winning lottery, reel stop position, and temporary data. A RAM 313 is connected. Other storage means may be used for these ROM 312 and RAM 313, and this is the same in the sub-control unit 400 described later.

ＣＰＵ３１０には、入力インタフェース３６０および出力インタフェース３７０、３７１を介して各種の周辺デバイス（周辺回路ないし周辺装置）が接続される。 Various peripheral devices (peripheral circuits or peripheral devices) are connected to the CPU 310 via an input interface 360 and output interfaces 370 and 371.

すなわち、ＣＰＵ３１０には、外部の信号を受信するための入力インタフェース３６０が接続され、割込み時間ごとに入力インタフェース３６０を介して、スタートレバーセンサ３２１、ストップボタンセンサ３２２、メダル投入ボタンセンサ３２３、精算ボタンセンサ３２４、メダル払い出しセンサ３２６、設定キースイッチ３２７、設定変更スイッチ３２８、リセットスイッチ３２９、判定回路３１９の状態を検出し、各センサを監視している。 In other words, an input interface 360 for receiving an external signal is connected to the CPU 310, and a start lever sensor 321, a stop button sensor 322, a medal insertion button sensor 323, a checkout button are provided via the input interface 360 every interrupt time. The sensor 324, medal payout sensor 326, setting key switch 327, setting change switch 328, reset switch 329, and determination circuit 319 are detected to monitor each sensor.

スタートレバーセンサ３２１はスタートレバー１３５の操作を検知するためのセンサである。ストップボタンセンサ３２２はストップボタン１３７〜１３９のいずれかが押された場合、どのストップボタンが押されたかを検知するためのセンサである。 The start lever sensor 321 is a sensor for detecting the operation of the start lever 135. The stop button sensor 322 is a sensor for detecting which stop button is pressed when any of the stop buttons 137 to 139 is pressed.

メダル投入ボタンセンサ３２３はメダル投入ボタン１３０、１３１のいずれかが押下された場合、どのメダル投入ボタンが押されたかを検知するためのセンサである。精算ボタンセンサ３２４は、精算ボタン１３２が一回押されると、精算可能なメダルが払い出されることになる。本実施形態では、精算可能なメダルとは貯留されているメダルとベットされているメダルの双方であるが、貯留されているメダルのみとしてもよい。 The medal insertion button sensor 323 is a sensor for detecting which medal insertion button is pressed when one of the medal insertion buttons 130 and 131 is pressed. The settlement button sensor 324 pays out a medal that can be settled when the settlement button 132 is pressed once. In this embodiment, the medals that can be settled are both the stored medals and the bet medals, but only the stored medals may be used.

メダル払い出しセンサ３２６は、払い出されるメダルを検知するためのセンサである。メダル投入センサ３２０は、メダル投入ブロック１３４の内部の通路に２個設置されており、判定回路３１９を介して、メダルの通過有無を検出する。 The medal payout sensor 326 is a sensor for detecting a payout medal. Two medal insertion sensors 320 are installed in the passage inside the medal insertion block 134, and detect whether or not a medal has passed through the determination circuit 319.

設定キースイッチ３２７は、スロットマシン１００の設定を変更するためのキースイッチである。設定変更スイッチ３２８は、設定キースイッチ３２７がＯＮの状態において押下すると、設定値が変更されるボタンである。ここで、設定値とは、所定期間の遊技を行ったときに遊技者が賭け数として遊技台に使用した遊技媒体の総数に対して、遊技台が払い出した遊技媒体の総数の割合を調整するための値であり、いわゆる「払出率」と称されるもので、複数段階の設定値、例えば、設定「１」〜設定「６」まで設定可能である。リセットスイッチ３２９は、ホッパーやセレクタのメダル詰まりなどのエラーを解除するためのスイッチである。 The setting key switch 327 is a key switch for changing the setting of the slot machine 100. The setting change switch 328 is a button whose setting value is changed when pressed while the setting key switch 327 is ON. Here, the set value adjusts the ratio of the total number of game media paid out by the game table to the total number of game media used for the game table as the number of bets by the player when playing the game for a predetermined period. This value is referred to as a so-called “payout rate” and can be set in multiple stages of setting values, for example, setting “1” to setting “6”. The reset switch 329 is a switch for canceling errors such as clogged medals in the hopper and the selector.

ＣＰＵ３１０には、さらに、入力インタフェース３６１、出力インタフェース３７０、３７１がアドレスデコード回路３５０を介してアドレスバスに接続されている。 The CPU 310 further has an input interface 361 and output interfaces 370 and 371 connected to an address bus via an address decoding circuit 350.

ＣＰＵ３１０は、これらのインタフェースを介して外部のデバイスと信号の送受信を行っている。入力インタフェース３６１には、インデックスセンサ３２５が接続されている。インデックスセンサ３２５は、各リール１１０〜１１２の取付台の所定位置に設置されており、リールに設けた遮光片がこのインデックスセンサ３２５を通過するたびにＨレベルになる。ＣＰＵ３１０は、この信号を検出すると、リールが１回転したものと判断し、リールの回転位置情報をゼロにリセットする。 The CPU 310 exchanges signals with external devices via these interfaces. An index sensor 325 is connected to the input interface 361. The index sensor 325 is installed at a predetermined position on the mounting base of each of the reels 110 to 112, and becomes H level each time the light shielding piece provided on the reel passes through the index sensor 325. When detecting this signal, the CPU 310 determines that the reel has made one rotation, and resets the rotational position information of the reel to zero.

出力インタフェース３７０には、リールを駆動させるためのモータを制御するリールモータ駆動部３３０と、ホッパーのモータを駆動するためのホッパーモータ駆動部３３１と、遊技ランプ３４０（具体的には、入賞ライン表示ランプ１２０、スタートランプ１２１、再遊技ランプ１２２、告知ランプ１２３、メダル投入ランプ１２４など）と、７セグメント（ＳＥＧ）表示器３４１（払出枚数表示器１２５、遊技回数表示器１２６、貯留枚数表示器１２７など）、設定値を表示する設定表示器３４２が接続されている。 The output interface 370 includes a reel motor driving unit 330 that controls a motor for driving a reel, a hopper motor driving unit 331 for driving a hopper motor, and a game lamp 340 (specifically, a winning line display) A lamp 120, a start lamp 121, a replay lamp 122, a notification lamp 123, a medal insertion lamp 124, etc., and a 7-segment (SEG) display 341 (a payout number display 125, a game number display 126, a stored number display 127. Etc.), a setting indicator 342 for displaying the set value is connected.

また、ＣＰＵ３１０には、乱数発生回路３１７がデータバスを介して接続されている。乱数発生回路３１７は、水晶発振器３１１および水晶発振器３１６から発振されるクロックに基づいて、一定の範囲内で値をインクリメントし、そのカウント値をＣＰＵ３１０に出力することのできるインクリメントカウンタであり、後述する入賞役の内部抽選をはじめ各種抽選処理に使用される。 A random number generation circuit 317 is connected to the CPU 310 via a data bus. The random number generation circuit 317 is an increment counter capable of incrementing a value within a certain range based on clocks oscillated from the crystal oscillator 311 and the crystal oscillator 316 and outputting the count value to the CPU 310, which will be described later. Used for various lottery processes, including internal lottery for winning positions.

本発実施形態における乱数発生回路３１７は、後述のように２つの乱数カウンタを備えている（図６）。ＣＰＵ３１０のデータバスには、不図示の副制御部にコマンドを送信するための出力インタフェース３７１が接続されている。 The random number generation circuit 317 in the present embodiment includes two random number counters as will be described later (FIG. 6). An output interface 371 for transmitting a command to a sub control unit (not shown) is connected to the data bus of the CPU 310.

出力インタフェース３７１を介した主制御部３００と副制御部との情報通信は一方向の通信であり、主制御部３００は副制御部へコマンドを送信するが、副制御部から主制御部３００へ何らかのコマンドなどを送信することはできないよう構成される。 Information communication between the main control unit 300 and the sub-control unit via the output interface 371 is one-way communication, and the main control unit 300 transmits a command to the sub-control unit, but from the sub-control unit to the main control unit 300. It is configured not to be able to send any commands.

なお、副制御部は、主制御部３００から送信されたコマンドに応じて各出力手段の動作を具体的に制御する。副制御部の制御には、ユーザの操作にともなう各種ランプの点灯パターンの制御や、メダルの払い出し動作の制御、デモ表示制御、扉類の開閉検出などが含まれる。 The sub-control unit specifically controls the operation of each output unit in accordance with the command transmitted from the main control unit 300. The control of the sub-control unit includes control of lighting patterns of various lamps according to user operations, control of medal payout operation, demonstration display control, detection of opening / closing of doors, and the like.

上述のように、入力インタフェース３６０、３６１を介してスタートレバーセンサ３２１、ストップボタンセンサ３２２、メダル投入ボタンセンサ３２３、精算ボタンセンサ３２４、メダル払い出しセンサ３２６、設定キースイッチ３２７、設定変更スイッチ３２８、リセットスイッチ３２９、判定回路３１９、インデックスセンサ３２５などの入力回路が接続されている。 As described above, the start lever sensor 321, stop button sensor 322, medal insertion button sensor 323, payment button sensor 324, medal payout sensor 326, setting key switch 327, setting change switch 328, reset via the input interfaces 360 and 361. Input circuits such as a switch 329, a determination circuit 319, and an index sensor 325 are connected.

また、出力インタフェース３７０、３７１を介して、リールモータ駆動部３３０、ホッパーモータ駆動部３３１、遊技ランプ３４０、７セグメント（ＳＥＧ）表示器３４１、さらに副制御部などの出力回路が接続されている。
＜アドレスデコード回路を介した入出力制御＞
上述のように、スロットマシンでは、正面の表示窓内に複数の図柄を変動表示する回転リールを複数配列して構成した機械的変動表示装置が用いられる。遊技者のスタート操作に応じて、当選役を決定する抽選を行うとともに、制御手段が変動表示装置を駆動制御して各リールを回転させることにより、図柄を変動表示させ、自動的に或いは遊技者の停止操作により、上述の抽選結果に対応する図柄を表示窓内に表示するように各リールの回転を停止させる。この停止させた結果、表示窓内に表示された各リールの図柄が特定の組合せ（入賞態様）になった場合にメダルなどの遊技媒体を払出すことで遊技者に利益を付与する。 Further, output circuits such as a reel motor drive unit 330, a hopper motor drive unit 331, a game lamp 340, a 7 segment (SEG) display 341, and a sub control unit are connected via output interfaces 370 and 371.
<Input / output control via address decoding circuit>
As described above, the slot machine uses a mechanical fluctuation display device configured by arranging a plurality of rotating reels that fluctuate and display a plurality of symbols in a front display window. In accordance with the player's start operation, a lottery to determine the winning combination is performed, and the control means drives and controls the variable display device to rotate each reel, thereby displaying the symbols in a variable manner, either automatically or by the player With the stop operation, the rotation of each reel is stopped so that the symbol corresponding to the lottery result is displayed in the display window. As a result of this stop, when the symbols of the reels displayed in the display window are in a specific combination (winning mode), the player is given a profit by paying out a game medium such as a medal.

このような遊技台の遊技進行を制御する主制御部には、遊技台の操作部、表示装置、各駆動部から成る入出力デバイスを制御し、かつ上述の抽選を制御するためにＣＰＵ（３１０）およびその周辺デバイスから構成された遊技制御用コンピュータが塔載されている。また、この制御基板には、遊技制御用コンピュータの装置制御、および抽選動作を行うためのプログラムを記憶したＲＯＭ（３１２）が塔載される。 The main control unit for controlling the game progress of such a gaming table includes a CPU (310) for controlling the input / output devices including the operation unit, the display device, and each driving unit of the gaming table, and for controlling the lottery described above. ) And its peripheral devices are mounted. Further, a ROM (312) storing a program for performing device control of the game control computer and a lottery operation is mounted on the control board.

そして、従来より、上記制御基板の機能を改変することにより、抽選の確率や抽選動作それ自体を制御して行なう不正使用事例が多数報告されている。このような不正使用の手法の１つとして、たとえば、制御プログラムが格納されたＲＯＭや遊技制御用コンピュータ（ＣＰＵ３１０）を交換するものが報告されている。 In the past, many cases of unauthorized use have been reported in which the function of the control board is modified to control the probability of lottery and the lottery operation itself. As one of such illegal use methods, for example, a method of replacing a ROM storing a control program or a game control computer (CPU 310) has been reported.

このような不正使用が横行すると遊技台を設置した遊技店は多大な損失を受けるため、遊技台の回路は予想される不正使用に耐えられるよう構成されていなければならない。 If such illegal use rampant, the game store where the game machine is installed suffers a great loss, and the circuit of the game machine must be configured to withstand the expected illegal use.

ところで、上記の制御プログラムが格納されたＲＯＭや遊技制御用コンピュータ（ＣＰＵ）を交換する不正使用においては、正規の動作では用いられないようなメモリ範囲や、Ｉ／Ｏ空間を指示するアドレスデータを発生させる手法がとられることがある。 By the way, in the illegal use of exchanging ROM and game control computer (CPU) in which the above control program is stored, the memory range which is not used in the normal operation and the address data indicating the I / O space are stored. There are cases where a method of generating is taken.

ＲＯＭ／ＲＡＭなどのメモリ、あるいは入出力デバイスは、多くの遊技台においてＣＰＵのメモリ空間の特定アドレスにマップされており、Ｉ／Ｏリクエストの発生に応じてアドレスデコーダが指定されたアドレスデータをデコードしてチップセレクト信号（ＣＳ）を発生することにより、特定のメモリデバイスやＩ／Ｏデバイスがセレクトされ、これによりメモリＩ／Ｏおよび入出力動作が実行される。 Memory, such as ROM / RAM, or input / output devices are mapped to specific addresses in the CPU memory space in many game machines, and address data specified by the address decoder is decoded in response to the occurrence of an I / O request. Then, by generating a chip select signal (CS), a specific memory device or I / O device is selected, thereby executing memory I / O and input / output operations.

一般に、１パッケージＩＣで構成されたアドレスデコーダは、８ビット程度のアドレス端子のうちたとえば４ビットのアドレスを用いて、１０〜１６本程度の出力端子からチップセレクト信号を発生するといった構成になっており、この程度の規模のアドレスデコーダを複数、適当なアドレス範囲にマップされるように配置することによりメモリや入出力空間がアドレスされる。 In general, an address decoder constituted by one package IC is configured to generate a chip select signal from about 10 to 16 output terminals using, for example, a 4-bit address among about 8-bit address terminals. By arranging a plurality of address decoders of this scale so as to be mapped to an appropriate address range, the memory and the input / output space are addressed.

しかしながら、従来の遊技台では、上記のようなアドレスデコーダチップに対して、目的のチップセレクトを制御できる４ビット程度の下位のアドレス線を配線し、目的の入出力制御とは関係のない残りの上位アドレス線はＮＣ（無接続）とする、といった構成が多く用いられてきた。 However, in the conventional game machine, a lower address line of about 4 bits capable of controlling the target chip select is wired to the address decoder chip as described above, and the remaining unrelated to the target input / output control. A configuration in which the upper address line is NC (no connection) has been often used.

このような構成では、たとえば、目的の入出力デバイスに対応する下位アドレスデータと、通常は用いられないような特定の上位アドレスデータを組み合せた不正な（たとえばＣＰＵのチェックルーチンが異常を検出できないような）アドレスデータを用いることにより、特定の周辺デバイスをアクセスすることができてしまう可能性がある。 In such a configuration, for example, illegal (for example, a CPU check routine cannot detect an abnormality) combining lower address data corresponding to a target input / output device and specific higher address data that is not normally used. N) there is a possibility that a specific peripheral device can be accessed by using the address data.

そして、このような特定の周辺デバイスの入出力を不正操作できる可能性がある、ということは、通常は不可能な操作状態、表示状態、遊技媒体のカウント状態や払い出し状態を生成したり、遊技台の制御状態を決定する確率変動を操作することなどにより行われる不正行為を許してしまう可能性がある、ということを意味する。 And, there is a possibility that the input / output of such a specific peripheral device may be illegally operated, which means that it is possible to generate an operation state, display state, game medium count state or payout state that is normally impossible, It means that there is a possibility that fraudulent acts performed by manipulating probability fluctuations that determine the control state of the table may be permitted.

本実施例では、不正なアドレスデータが発生された場合には、アドレスデータに対応する入出力制御を行わず、フルビットの正規のアドレスデータが用いられた場合のみアドレスデータに対応する入出力制御を行うことができ、機器を構成する周辺デバイスに対する不正な入出力制御を未然に防止できるようにする。 In this embodiment, when illegal address data is generated, input / output control corresponding to the address data is not performed, and only when full-bit regular address data is used, input / output control corresponding to the address data is performed. It is possible to prevent unauthorized input / output control on peripheral devices constituting the device.

さて、上述の入出力手段、さらに乱数発生回路３１７などの周辺デバイスに対する入出力は、図２のアドレスデコード回路３５０を介して制御される。 Now, input / output to / from peripheral devices such as the above-described input / output means and the random number generation circuit 317 is controlled via the address decoding circuit 350 of FIG.

アドレスデコード回路３５０は、図２では１つのブロックのみにより表現されているが、実際には、後述のように複数のアドレス幅の小さいアドレスデコーダがいくつか組合せて用いられる。そして、従来では、アドレスデコーダチップに対して、目的のチップセレクトを制御できる４ビット程度の下位のアドレス線を配線し、目的の入出力制御とは関係のない残りの上位アドレス線はＮＣ（無接続）とする、といった構成が多く用いられてきた。 The address decoding circuit 350 is represented by only one block in FIG. 2, but actually, a plurality of address decoders having a small address width are used in combination as will be described later. Conventionally, a lower address line of about 4 bits that can control the target chip select is wired to the address decoder chip, and the remaining upper address lines that are not related to the target input / output control are NC (nothing). Connection) is often used.

このような構成は、実質上、アドレスビットを全てデコードしていないのと同じであり、従来では、適正なアドレスでなくても、特定の入出力回路に対してチップセレクトを出力させ、当該の入出力回路に不正にアクセスできる可能性があった。 Such a configuration is substantially the same as not decoding all the address bits. Conventionally, even if the address is not appropriate, a chip select is output to a specific input / output circuit, and There was a possibility of unauthorized access to the input / output circuit.

本実施例では、上位アドレスが特定の範囲内にある場合に限り、下位アドレスで指定されるチップセレクトを出力できるように作成したアドレスデコーダを用いてアドレスデコード回路３５０を構成することにより、この問題を解決する。また、このアドレスデコーダにはフルビット（たとえば８ビット）のアドレスを配線する。
＜制御回路の詳細＞
以下、図３〜図９を参照して、本実施例のアドレスデコーダ、およびそのアドレスデコーダを用いて構成したアドレスデコード回路の構成例につき説明する。 In this embodiment, this problem can be solved by configuring the address decoding circuit 350 using an address decoder created so that the chip select specified by the lower address can be output only when the upper address is within a specific range. To solve. Further, a full bit (for example, 8 bits) address is wired to the address decoder.
<Details of control circuit>
A configuration example of the address decoder according to the present embodiment and an address decode circuit configured using the address decoder will be described below with reference to FIGS.

図３〜図６は図１および図２のスロットマシンの回路構成をより詳細に示している。これら各図中の信号のアルファベット記号の上線、あるいは端子に付した白丸はローレベル能動の信号を示し、当然ながら、同一のアルファベット記号を付された信号端子は以下の図３〜図６において相互に結線されているものとする。また、図７〜図９は、本実施例において用いられるアドレスデコーダの構成を示している。 3 to 6 show the circuit configuration of the slot machine of FIGS. 1 and 2 in more detail. In these figures, the upper line of the alphabet symbols of the signals or the white circles attached to the terminals indicate low-level active signals. Of course, the signal terminals with the same alphabet symbols are shown in FIGS. 3 to 6 below. It is assumed that it is connected to 7 to 9 show the configuration of the address decoder used in this embodiment.

図３は、図２のＣＰＵ３１０廻りの回路構成をより詳細に示したものである。図３において、ＣＰＵ３１０のリセット端子ＳＲＳＴには、電源投入などによりリセット信号を生成するリセット回路３１０ａが接続されている。リセット回路３１０ａは、スロットマシン、特に図２の制御回路を構成する主基板に電力が供給され、ＶＳＡ端子に印加される電圧が所定の値を超えたことを検出すると、ＣＰＵ３１０のＳＲＳＴ端子にリセット信号を出力する。 FIG. 3 shows the circuit configuration around the CPU 310 in FIG. 2 in more detail. In FIG. 3, a reset circuit 310a that generates a reset signal when the power is turned on is connected to the reset terminal SRST of the CPU 310. The reset circuit 310a resets to the SRST terminal of the CPU 310 when power is supplied to the slot machine, particularly the main board constituting the control circuit of FIG. 2, and the voltage applied to the VSA terminal exceeds a predetermined value. Output a signal.

また、ＣＰＵ３１０の外部クロック端子（EX）には水晶発振器３１１が発生しクロック補正回路３１４により分周されたシステムクロックが供給される。 Further, a system clock generated by the crystal oscillator 311 and divided by the clock correction circuit 314 is supplied to the external clock terminal (EX) of the CPU 310.

ＣＰＵ３１０のアドレス端子Ａ０〜Ａ１５は抵抗４０１でそれぞれプルアップされた上、アドレスバスとして配線される。また、ＣＰＵ３１０のデータ端子Ｄ０〜Ｄ７は、抵抗４０２でそれぞれプルアップされた上、データバスとして配線される。このデータバスにはＣＰＵ３１０が周辺デバイスと双方向通信を行うため、ＣＰＵ３１０は、周辺デバイスにデータを送信または受信する場合、データを送信または受信する周辺デバイスを示すアドレス情報をアドレスバスから出力するとともに、送信データをバッファ４１０経由でデータバスに出力する。 The address terminals A0 to A15 of the CPU 310 are each pulled up by a resistor 401 and wired as an address bus. Further, the data terminals D0 to D7 of the CPU 310 are respectively pulled up by the resistor 402 and then wired as a data bus. Since the CPU 310 performs two-way communication with the peripheral device on this data bus, the CPU 310 outputs address information indicating the peripheral device that transmits or receives data from the address bus when transmitting or receiving data to the peripheral device. The transmission data is output to the data bus via the buffer 410.

また、ＣＰＵ３１０のリセット出力ＲＳＴＯ、ライトストローブ（ライトイネーブル）ＷＲ、リードストローブ（リードイネーブル）ＲＤ、入出力リクエストＩＯＲＱの各端子は抵抗４１１でプルアップされた上、リセット信号ＸＲＳＴＯ、ライトストローブ（ライトイネーブル）信号ＸＷＲ、リードストローブ（リードイネーブル）信号ＸＲＤ、入出力リクエストＸＩＯＲＱとして後述の周辺デバイスの対応する端子に接続される。 Further, the reset output RSTO, write strobe (write enable) WR, read strobe (read enable) RD, and input / output request IORQ of the CPU 310 are pulled up by the resistor 411, and the reset signal XRSTO, the write strobe (write enable). ) A signal XWR, a read strobe (read enable) signal XRD, and an input / output request XIORQ are connected to corresponding terminals of a peripheral device to be described later.

以下、さらに図４〜図６を参照して図１〜図３のスロットマシンの入出力制御回路の構成例につき説明する。 Hereinafter, a configuration example of the input / output control circuit of the slot machine of FIGS. 1 to 3 will be described with reference to FIGS.

図４は、周辺デバイスに対する入出力を制御するアドレスデコーダ廻りの構成を示している。図４の構成は、図２におけるアドレスデコード回路３５０に相当する。 FIG. 4 shows a configuration around an address decoder that controls input / output to / from a peripheral device. 4 corresponds to the address decoding circuit 350 in FIG.

図４のアドレスデコード回路は、後述の構成を有するアドレスデコーダ４０３１、４０３２をそれぞれ周辺デバイスへのデータ出力用、およびデータ入力用として用いている。 The address decoding circuit of FIG. 4 uses address decoders 4031 and 4032 having the configuration described later for data output and data input to peripheral devices, respectively.

図４のアドレスデコード回路は、ＣＰＵ３１０が出力するライトストローブ信号ＸＷＲを入力し、外部に信号を出力する出力装置に接続した第１のアドレスデコーダ４０３１と、ＣＰＵ３１０が出力するリードストローブ信号ＸＲＤを入力し、外部からの信号を入力する入力装置に接続した第２のアドレスデコーダ４０３２を含む。 The address decoding circuit in FIG. 4 receives a write strobe signal XWR output from the CPU 310, and inputs a first address decoder 4031 connected to an output device that outputs a signal to the outside, and a read strobe signal XRD output from the CPU 310. A second address decoder 4032 connected to an input device for inputting an external signal.

アドレスデコーダ４０３１、４０３２は、それぞれアドレスバスから到来するアドレスデータＡ０〜Ａ７を入力するとともに、そのイネーブル入力Ｇ１にはＩ／Ｏリクエスト信号ＸＩＯＲＱが入力される。また、イネーブル入力Ｇ２には、ライトストローブ信号ＸＷＲが入力（４０３１）、またはリードストローブ信号ＸＲＤが入力（４０３２）される。 Each of the address decoders 4031 and 4032 receives address data A0 to A7 coming from the address bus, and an I / O request signal XIORQ is input to its enable input G1. In addition, the write strobe signal XWR is input (4031) or the read strobe signal XRD is input (4032) to the enable input G2.

アドレスデコーダ４０３１、４０３２は、入力されたアドレス情報をデコードし、各々１つの入出力装置を指定するチップセレクト信号ＸＯＣＳ＿００〜ＸＯＣＳ＿０Ａ、およびＸＩＣＳ＿００〜ＸＩＣＳ＿０５を出力端子Ｙ０、Ｙ２…から出力する（本例の場合、出力系のアドレスデコーダ４０３１の出力端子ＹＢは無接続、また入力系のアドレスデコーダ４０３２の出力端子Ｙ６〜ＹＢも無接続）。 The address decoders 4031 and 4032 decode the input address information, and output chip select signals XOCS_00 to XOCS_0A and XICS_00 to XICS_05 respectively designating one input / output device from the output terminals Y0, Y2,. In this case, the output terminal YB of the output address decoder 4031 is not connected, and the output terminals Y6 to YB of the input address decoder 4032 are also not connected).

これらチップセレクト信号ＸＯＣＳ＿００〜ＸＯＣＳ＿０Ａ、およびＸＩＣＳ＿００〜ＸＩＣＳ＿０５は、図５および図６の入出力制御回路で用いられる。 These chip select signals XOCS_00 to XOCS_0A and XICS_00 to XICS_05 are used in the input / output control circuits of FIGS.

図５は表示回路周辺の出力制御回路の構成を示している。図５の回路は、前述の遊技ランプ３４０、および７セグメント（ＳＥＧ）表示器３４１の表示出力制御を行うものである。 FIG. 5 shows the configuration of the output control circuit around the display circuit. The circuit in FIG. 5 performs display output control of the game lamp 340 and the 7-segment (SEG) display 341 described above.

図５において、トランジスタアレイ４０４は、ＣＰＵ３１０のデータバスからの出力情報（Ｄ０〜Ｄ７）を入力し、遊技ランプ３４０を構成するＬＥＤの点灯パターンを制御する。 In FIG. 5, the transistor array 404 receives output information (D0 to D7) from the data bus of the CPU 310, and controls the lighting pattern of the LEDs constituting the game lamp 340.

ＣＰＵ３１０が、点灯パターンに対応するデータ（Ｄ０〜Ｄ７）をデータバスに出力し、トランジスタアレイ４０４をセレクトするアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３１のＹ０端子から出力されるチップセレクト信号ＸＯＣＳ＿００がトランジスタアレイ４０４のＣＬＫ端子に入力される。 When the CPU 310 outputs data (D0 to D7) corresponding to the lighting pattern to the data bus and outputs address data for selecting the transistor array 404 to the address bus, the chip is output from the Y0 terminal of the address decoder 4031 in FIG. The select signal XOCS_00 is input to the CLK terminal of the transistor array 404.

これにより、トランジスタアレイ４０４は、遊技ランプ３４０を構成するＬＥＤ、たとえば、メダルが１枚投入されたことを示すＬＥＤ（ＭＥＤＡＬ＿ＬＥＤ１）、メダルが２枚投入されたことを示すＬＥＤ（ＭＥＤＡＬ＿ＬＥＤ２）、スタートレバーの操作が可能であることを示すＬＥＤ（ＳＴＡＲＴ＿ＬＥＤ）、再遊技となったことを示すＬＥＤ（ＲＥＰＬＡＹ＿ＬＥＤ）、などの点灯または消灯を指定する信号を出力する。ここで、点灯または消灯のうちいずれの信号を出力するかはＣＰＵ３１０のデータバスから出力される信号に基づいて決定される。 Thereby, the transistor array 404 includes an LED constituting the game lamp 340, for example, an LED (MEDAL_LED1) indicating that one medal is inserted, an LED (MEDAL_LED2) indicating that two medals are inserted, and a start lever. A signal designating lighting or extinguishing such as an LED (START_LED) indicating that the operation can be performed and an LED (REPLAY_LED) indicating that the game has been replayed is output. Here, which of the signals to be output is turned on or off is determined based on a signal output from the data bus of the CPU 310.

また、トランジスタアレイ４０４は、ＣＰＵ３１０のＲＳＴＯ端子からのリセット信号ＸＲＳＴＯをＣＬＲ端子から入力した場合に、全ての出力端子から各ＬＥＤを消灯する信号を出力する。 Further, when the reset signal XRSTO from the RSTO terminal of the CPU 310 is input from the CLR terminal, the transistor array 404 outputs a signal for turning off each LED from all the output terminals.

一方、フリップフロップＩＣ４０５は、ＣＰＵ３１０のデータバスからの出力情報（Ｄ０〜Ｄ７）を入力し、７セグメント（ＳＥＧ）表示器３４１の点灯パターンを制御する。 On the other hand, the flip-flop IC 405 inputs the output information (D0 to D7) from the data bus of the CPU 310, and controls the lighting pattern of the 7 segment (SEG) display 341.

ＣＰＵ３１０が、点灯パターンに対応するデータ（Ｄ０〜Ｄ７）をデータバスに出力し、フリップフロップＩＣ４０５を指定するアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３１のＹ１端子から出力されるチップセレクト信号ＸＯＣＳ＿０１がフリップフロップＩＣ４０５のＣＬＫ端子に入力される。 When the CPU 310 outputs data (D0 to D7) corresponding to the lighting pattern to the data bus and outputs the address data specifying the flip-flop IC 405 to the address bus, the chip is output from the Y1 terminal of the address decoder 4031 in FIG. The select signal XOCS_01 is input to the CLK terminal of the flip-flop IC405.

これにより、フリップフロップＩＣ４０５は、払出枚数の１０の位表示用７セグメント表示器、払出枚数の１の位表示用７セグメント表示器、などの点灯または消灯を指定する信号を出力する（７ＳＥＧ＿ＣＯＭ０、７ＳＥＧ＿ＣＯＭ１、…７ＳＥＧ＿ＣＯＭ２、７ＳＥＧ＿ＤＳＰ）。ここで、点灯または消灯のうちいずれの信号を出力するかはＣＰＵ３１０のデータバスから出力される信号に基づいて決定される。 As a result, the flip-flop IC 405 outputs a signal designating turning on or off of the 10-segment display 7-segment display for the payout number, the 7-segment display for the payout number 1 (7SEG_COM0, 7SEG_COM1). ... 7SEG_COM2, 7SEG_DSP). Here, which of the signals to be output is turned on or off is determined based on a signal output from the data bus of the CPU 310.

また、フリップフロップＩＣ４０５は、ＣＰＵ３１０のＲＳＴＯ端子からのリセット信号ＸＲＳＴＯをＣＬＲ端子から入力した場合に、全ての出力端子から各ＬＥＤを消灯する信号を出力する。 Further, when the reset signal XRSTO from the RSTO terminal of the CPU 310 is input from the CLR terminal, the flip-flop IC 405 outputs a signal for turning off each LED from all the output terminals.

さらに、ＢＣＤｔｏ７セグメントデコーダ／ドライバＩＣ４０６は、は、ＣＰＵ３１０のデータバスからの出力情報（Ｄ０〜Ｄ７）を入力し、７セグメント（ＳＥＧ）表示器３４１でどのような文字（数字）を表示するかを制御する。 Further, the BCDto7 segment decoder / driver IC 406 receives the output information (D0 to D7) from the data bus of the CPU 310 and determines what characters (numbers) are displayed on the 7 segment (SEG) display 341. Control.

ＣＰＵ３１０が、表示文字（数字）に対応するＢＣＤデータ（Ｄ０〜Ｄ２）をデータバスに出力し、デコーダ／ドライバＩＣ４０６に対応するアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３１のＹ２端子から出力されるチップセレクト信号ＸＯＣＳ＿０２がデコーダ／ドライバＩＣ４０６のＳＴＲＯＢＥ１端子に入力される。 When the CPU 310 outputs BCD data (D0 to D2) corresponding to display characters (numeric characters) to the data bus and outputs address data corresponding to the decoder / driver IC 406 to the address bus, the Y2 terminal of the address decoder 4031 in FIG. The chip select signal XOCS_02 output from the signal is input to the STROBE1 terminal of the decoder / driver IC 406.

７セグメント表示器３４１で表示される数値は、デコーダ／ドライバＩＣ４０６のＣＰＵ３１０のデータバスからＤ０〜Ｄ２端子から入力されるＢＣＤにより表現された表示データによって決定される。ＢＣＤ（二進化十進法）表現は、Ｄ０端子にオンが入力されると２の０乗、Ｄ１端子にオンが入力されると２の１乗、Ｄ２端子にオンが入力されると２の２乗…のような数値表現であり、デコーダ／ドライバＩＣ４０６は、このような入力ＢＣＤデータをデコードし、７セグメント表示器３４１の表示エレメントを制御する信号７ＳＥＧ＿Ａ、７ＳＥＧ＿Ｂ、…７ＳＥＧ＿Ｆ７ＳＥＧ＿Ｇを生成する。 The numerical value displayed on the 7-segment display 341 is determined by display data represented by BCD input from the D0 to D2 terminals from the data bus of the CPU 310 of the decoder / driver IC 406. BCD (binary decimal notation) is expressed as 2 to the power of 0 when ON is input to the D0 terminal, to the power of 2 when ON is input to the D1 terminal, and to the square of 2 when ON is input to the D2 terminal. The decoder / driver IC 406 decodes such input BCD data and generates signals 7SEG_A, 7SEG_B,... 7SEG_F7SEG_G for controlling the display elements of the 7-segment display 341.

図６は、操作系および乱数発生回路３１７周辺の入力制御回路の構成を示している。
すなわち、この構成は、スタートレバー１３５などの操作系で発生される操作情報、乱数発生回路３１７で発生された乱数情報などを入力する入力制御回路である。 FIG. 6 shows the configuration of the operation system and the input control circuit around the random number generation circuit 317.
That is, this configuration is an input control circuit that inputs operation information generated by an operation system such as the start lever 135, random number information generated by the random number generation circuit 317, and the like.

図６のバッファＩＣ４０９は、スタートレバー１３５、メダル投入ボタン１３０、設定セットボタン、リセットボタンなどの操作情報を入力するために設けられたものである。 The buffer IC 409 in FIG. 6 is provided for inputting operation information such as the start lever 135, the medal insertion button 130, the setting set button, and the reset button.

ＣＰＵ３１０が、バッファＩＣ４０９をアドレスするアドレスデータをアドレスバスに出力すると、図４のアドレスデコーダ４０３２のＹ０端子から出力されるチップセレクト信号ＸＩＣＳ＿００がバッファＩＣ４０９のＧ１端子に入力される。 When the CPU 310 outputs address data for addressing the buffer IC 409 to the address bus, the chip select signal XICS_00 output from the Y0 terminal of the address decoder 4032 in FIG. 4 is input to the G1 terminal of the buffer IC 409.

これに応じて、バッファＩＣ４０９は、スタートレバー１３５の操作を検出するスタートセンサ１からの信号を２つのインバータ４０７ａ、４０７ｂにより遅延させた信号と、同じくスタートレバー１３５の操作を検出するスタートレバーセンサ２からの信号をインバータ４０７ｃにより遅延させた信号と論理積を取った結果得られる信号、遊技者が１ＢＥＴボタンを操作したことを検出した場合に出力される信号、店員による設定セットボタン操作を検出した場合に出力される信号、および店員によるリセットボタン操作を検出した場合に出力される信号などの各状態を示す信号をＣＰＵ３１０のデータバスに出力する。なお、ここでは、操作検出を確実に行うため、ダブルセンサ構成でスタートレバー１３５の操作を検出するようにしている。 In response to this, the buffer IC 409 has a signal obtained by delaying the signal from the start sensor 1 that detects the operation of the start lever 135 by the two inverters 407a and 407b, and the start lever sensor 2 that also detects the operation of the start lever 135. , A signal obtained as a result of ANDing the signal delayed by the inverter 407c, a signal output when it is detected that the player has operated the 1BET button, and a setting set button operation by the store clerk is detected. A signal indicating each state such as a signal output in the case and a signal output when a reset button operation by the store clerk is detected is output to the data bus of the CPU 310. Here, in order to reliably detect the operation, the operation of the start lever 135 is detected with a double sensor configuration.

図６のカウンタ４１３は図２の乱数発生回路３１７に相当する。 The counter 413 in FIG. 6 corresponds to the random number generation circuit 317 in FIG.

乱数発生回路３１７は、ＣＰＵ３１０の作動に用いている水晶発振器３１１とは別の水晶発振器３１６の発振周期に基づいて動作する第１および第２の２つの１６ビットカウンタ回路を搭載したカウンタＩＣ４１３から構成されている。 The random number generation circuit 317 includes a counter IC 413 equipped with two first and second 16-bit counter circuits that operate based on the oscillation period of a crystal oscillator 316 different from the crystal oscillator 311 used for the operation of the CPU 310. Has been.

カウンタＩＣ４１３のＲＣＬＫ端子には、スタートレバー１３５が操作された場合に出力される信号（ここでは上述のスタートレバーセンサ１からの信号、およびスタートレバーセンサ２からの信号の論理積として得られる信号）が入力されている。 The RCLK terminal of the counter IC 413 outputs a signal output when the start lever 135 is operated (here, a signal obtained as a logical product of the signal from the start lever sensor 1 and the signal from the start lever sensor 2). Is entered.

たとえばスタートレバー１３５が操作された場合にＲＣＬＫ端子端子にオン信号が入力されることで、カウンタＩＣ４１３の第１の１６ビットカウンタ回路のカウント値をラッチされる。 For example, when the start lever 135 is operated, an ON signal is input to the RCLK terminal, whereby the count value of the first 16-bit counter circuit of the counter IC 413 is latched.

ＣＰＵ３１０のアドレッシングにより、図４のアドレスデコーダ４０３２から、カウンタＩＣ４１３の第１の１６ビットカウンタ回路のカウント値のうち下位８ビットを選択するチップセレクト信号ＸＩＣＳ＿Ｏ２が出力され、カウンタＩＣ４１３のＧＡＬ端子に入力されると、カウンタＩＣ４１３は、ＣＰＵ３１０のデータバスに第１の１６ビットカウンタ回路のカウント値のうちの下位８ビットの値を出力する。 By the addressing of the CPU 310, the address decoder 4032 in FIG. 4 outputs a chip select signal XICS_O2 that selects the lower 8 bits of the count value of the first 16-bit counter circuit of the counter IC 413, and is input to the GAL terminal of the counter IC 413. Then, the counter IC 413 outputs the lower 8-bit value of the count value of the first 16-bit counter circuit to the data bus of the CPU 310.

また、図４のアドレスデコーダ４０３２から、カウンタＩＣ４１３の第２の１６ビットカウンタ回路のカウント値のうち上位８ビットを選択するチップセレクト信号ＸＩＣＳ＿Ｏ３が出力され、カウンタＩＣ４１３のＧＡＵ端子に入力されると、カウンタＩＣ４１３は、ＣＰＵ３１０のデータバスに第１の１６ビットカウンタ回路のカウント値のうちの上位８ビットの値を出力する。 When the chip select signal XICS_O3 for selecting the upper 8 bits of the count value of the second 16-bit counter circuit of the counter IC 413 is output from the address decoder 4032 of FIG. 4 and is input to the GAU terminal of the counter IC 413, The counter IC 413 outputs the upper 8-bit value of the count value of the first 16-bit counter circuit to the data bus of the CPU 310.

この例では、第２の１６ビットカウンタ回路、ＧＢＵ端子、およびＧＢＬ端子については使用しないように構成している。 In this example, the second 16-bit counter circuit, the GBU terminal, and the GBL terminal are not used.

このようにしてカウンタＩＣ４１３が発生した乱数データはＣＰＵ３１０により取り込まれ、遊技制御に用いられる。
＜アドレスデコーダ＞
さて、図７〜図９を参照して、図４に示したアドレスデコーダの具体的な構成につき詳述する。 The random number data generated by the counter IC 413 in this way is taken in by the CPU 310 and used for game control.
<Address decoder>
Now, a specific configuration of the address decoder shown in FIG. 4 will be described in detail with reference to FIGS.

図７は、アドレスデコード回路３５０に用いられる本実施例のアドレスデコーダ４０３の内部構成例を示している。 FIG. 7 shows an internal configuration example of the address decoder 403 of this embodiment used in the address decoding circuit 350.

図７のアドレスデコーダ４０３は、イネーブル入力Ｇ１、Ｇ２の状態に応じて、Ａ０〜Ａ７の８ビットの入力端子から入力されたアドレスから１２本のＣＳ（チップセレクト）信号Ｙ０〜ＹＢを出力するよう構成されている。 The address decoder 403 in FIG. 7 outputs 12 CS (chip select) signals Y0 to YB from the addresses input from the 8-bit input terminals A0 to A7 according to the states of the enable inputs G1 and G2. It is configured.

イネーブル入力Ｇ１、Ｇ２（ローレベル能動）には、たとえば、後述のようにＣＰＵ３１０のリード信号ＸＲＤとＩ／ＯリクエストＸＩＯＲＱを入力して用いる。 For the enable inputs G1 and G2 (low level active), for example, a read signal XRD and an I / O request XIORQ of the CPU 310 are input and used as described later.

アドレスデコーダ４０３は、ＣＳ信号Ｙ０〜ＹＢをそれぞれ生成するＣＳ信号出力判定回路として、１２個のゲート回路４０３ｃ、４０３ｄを含む（反転論理和)。 The address decoder 403 includes twelve gate circuits 403c and 403d (inverted OR) as CS signal output determination circuits that generate the CS signals Y0 to YB, respectively.

１２本の出力デバイスを選択するチップセレクトをデコードするには、下位の４ビットのアドレス入力Ａ０〜Ａ３を用いる。アドレス入力Ａ０〜Ａ３のアドレス信号線は、図示のようにインバータ４０３ａ、４０３ｂを用いて入力がＬＯＷの場合にオンとなる第１の信号線およびＨＩＧＨの場合にオンとなる第２の信号線の２本にそれぞれ分岐させ、ゲート回路４０３ｃ、４０３ｄに結線してある。 In order to decode a chip select for selecting 12 output devices, lower 4 bits of address inputs A0 to A3 are used. As shown in the figure, the address signal lines of the address inputs A0 to A3 are the first signal line that is turned on when the input is LOW and the second signal line that is turned on when the input is HIGH. The two branches are connected to the gate circuits 403c and 403d.

アドレス信号Ａ０〜Ａ３のゲート回路４０３ｃ、４０３ｄに対する結線は特定のビットパターンによって、特定のチップセレクトＹ０〜ＹＢのいずれかが有効となるよう行なわれている。 The connection of the address signals A0 to A3 to the gate circuits 403c and 403d is performed so that one of the specific chip selects Y0 to YB is valid according to a specific bit pattern.

ただし、ＣＳ信号出力判定回路として設けた１２個のゲート回路４０３ｃ、４０３ｄは、いずれもゲート回路４０３ｅがハイレベルを出力しない限り、ローレベル能動のチップセレクト信号を出力しないように結線されている。ゲート回路４０３ｅは、入力側に反転回路を含むゲート回路として構成され、上位アドレスＡ４〜Ａ７、およびイネーブル入力Ｇ１、Ｇ２（ローレベル能動）が全てローレベル（ゼロ）でない限り、ハイレベルを出力しない。 However, the twelve gate circuits 403c and 403d provided as the CS signal output determination circuit are all connected so as not to output a low level active chip select signal unless the gate circuit 403e outputs a high level. The gate circuit 403e is configured as a gate circuit including an inverting circuit on the input side, and does not output a high level unless the upper addresses A4 to A7 and enable inputs G1 and G2 (low level active) are all low level (zero). .

すなわち、ＣＳ信号出力判定回路として設けた１２個のゲート回路４０３ｃ、４０３ｄは、上位アドレスＡ４〜Ａ７がオールゼロの状態で、イネーブル入力Ｇ１、Ｇ２（ローレベル能動）によりイネーブルされた場合のみ、下位アドレスＡ０〜Ａ３として入力された値をデコードしてローレベル能動のチップセレクト信号Ｙ０〜ＹＢを出力するよう構成されている。 That is, the twelve gate circuits 403c and 403d provided as the CS signal output determination circuit are in the lower address only when the upper addresses A4 to A7 are all zero and are enabled by the enable inputs G1 and G2 (low level active). The values input as A0 to A3 are decoded to output low level active chip select signals Y0 to YB.

以上の図７の構成に対応する入出力論理値の関係を図８に真理値表として示す。 The relationship between the input and output logical values corresponding to the configuration shown in FIG. 7 is shown as a truth table in FIG.

図８において、図中の細線よりも上の部分には、上位アドレスＡ４〜Ａ７がオールゼロ（ローレベル）の状態で、イネーブル入力Ｇ１、Ｇ２（ローレベル能動）によりイネーブルされ、下位アドレスＡ０〜Ａ３として入力された値００００（ＬＬＬＬ）〜１０１１（ＨＬＨＨ）をデコードしてローレベル能動のチップセレクト信号を出力する動作が示されている。 In FIG. 8, the upper addresses A4 to A7 are enabled by the enable inputs G1 and G2 (low level active) in the state above the thin line in the figure with all zeros (low level), and the lower addresses A0 to A3. The operation of decoding the values 0000 (LLLL) to 1011 (HLHH) input as, and outputting a low level active chip select signal is shown.

また、図８中、細線よりも下の部分には、下位アドレスＡ０〜Ａ３として１１００（ＨＨＬＬ：１０進数で１２）以上のアドレス値が入力された場合の動作と、上位アドレスＡ４〜Ａ７のいずれか１ビットが０（Ｌ）ではない場合の動作がそれぞれ４行づつ示されている。 Further, in FIG. 8, in the part below the thin line, either the operation when an address value of 1100 (HHLL: 12 in decimal) or more is input as the lower address A0 to A3, and any of the upper addresses A4 to A7. The operation when one bit is not 0 (L) is shown for each of four rows.

以上のように、図７のアドレスデコーダ４０３は、上位アドレスＡ４〜Ａ７がオールゼロで、イネーブル入力Ｇ１およびＧ２（ローレベル能動）によりイネーブルされた時のみ、下位アドレスＡ０〜Ａ３のデコードを行うよう構成されている。 As described above, the address decoder 403 in FIG. 7 is configured to decode the lower addresses A0 to A3 only when the upper addresses A4 to A7 are all zero and enabled by the enable inputs G1 and G2 (low level active). Has been.

いいかえれば、図７のアドレスデコーダ４０３は、所定本数（ここでは１２本）のチップセレクト出力状態を確定するのに必要な本数以上のアドレス入力を有する、すなわち、出力端子の本数がアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ないが、入力された下位のアドレスデータでチップセレクト出力状態を決定するに際して、
・出力端子をアドレスするのに必要な第１の入力端子群（Ａ０〜Ａ３）とそれ以外の第２の入力端子群（Ａ４〜Ａ７）を有し、第２のアドレス信号線および、イネーブル入力信号線（Ｇ１、Ｇ２）との論理積が特定の値である場合のみ、第１のアドレス信号線が示すバイナリー値をデコードし、バイナリー値に対応する出力端子（Ｙ０〜ＹＢ）のいずれかからチップセレクト信号を出力する
よう構成されている。 In other words, the address decoder 403 in FIG. 7 has more than the number of address inputs necessary to determine a predetermined number (here, 12) of chip select output states, that is, the number of output terminals is all the address data. Is less than the total number obtained by decoding the bit pattern, but when determining the chip select output state with the input lower address data,
A first input terminal group (A0 to A3) necessary for addressing the output terminal and the other second input terminal group (A4 to A7); a second address signal line and an enable input Only when the logical product with the signal lines (G1, G2) is a specific value, the binary value indicated by the first address signal line is decoded and is output from one of the output terminals (Y0 to YB) corresponding to the binary value. It is configured to output a chip select signal.

このアドレスデコーダの動作は、次のようにいいかえることもできる：
・アドレスが特定のアドレス値よりも小さい場合（本例では２進数で０００１００００よりも小さい場合）に、アドレスに対応するチップセレクト信号を出力する、あるいは
・アドレスが特定のアドレス範囲外の場合（本例では２進数で０００１００００以上である場合）に、イネーブルがオフの場合と同一の出力状態にする
ような動作である。 The operation of this address decoder can be rephrased as follows:
・ When the address is smaller than a specific address value (in this example, when it is smaller than 00010000 in binary number), a chip select signal corresponding to the address is output, or ・ When the address is out of a specific address range (this In the example, the operation is such that the output state is the same as when the enable is off when the binary number is 00010000 or more.

すなわち、図７のアドレスデコーダ４０３は、所定本数のチップセレクト出力状態を確定するのに必要な本数以上のアドレス入力を有するが、このアドレス入力をフルデコードするように構成されている。 That is, the address decoder 403 in FIG. 7 has a number of address inputs greater than that required to determine a predetermined number of chip select output states, and is configured to fully decode these address inputs.

図７に示すように構成したアドレスデコーダを用いることにより、フルビット指定された正規のアドレスデータが用いられた場合のみアドレスデータに対応する入出力制御を行うことができ、不正なアドレスデータが発生された場合には、アドレスに対応する入出力制御を禁止することができるので、機器を構成する周辺デバイスに対する不正な入出力制御を未然に防止することができる。 By using the address decoder configured as shown in FIG. 7, input / output control corresponding to the address data can be performed only when the full address designated regular address data is used, and illegal address data is generated. In such a case, since the input / output control corresponding to the address can be prohibited, unauthorized input / output control for the peripheral devices constituting the device can be prevented beforehand.

特に、本実施例の特徴は遊技台を構成する入出力手段としての周辺デバイスをアドレスデコーダを介して指定し、前記周辺デバイスの動作を制御する遊技台、および該遊技台に用いられる遊技台用アドレスデコーダにおいて、前記遊技台用アドレスデコーダに、所定ビット数のアドレスデータを入力する入力端子と、前記所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子と、イネーブル入力端子とを有し、前記入力端子から入力されたアドレスデータをデコードすることによりアドレスされる前記出力端子の１つから有効なチップセレクト信号を出力する、１パッケージＩＣに実装された遊技台用アドレスデコーダであって、前記入力端子のうち、前記有効なチップセレクト信号を出力すべき出力端子をアドレスするのに必要な第１の入力端子群から入力されるアドレスデータをデコードする信号出力判定回路と、イネーブル入力端子からイネーブル信号が入力された時、前記第１の入力端子群以外の第２の入力端子群から入力されるアドレスデータが特定のアドレス範囲にある場合のみ、前記信号出力判定回路のデコード動作を有効化するゲート回路を有する構成を採用した点にある。 In particular, the feature of this embodiment is that a peripheral device as an input / output means constituting the gaming machine is designated via an address decoder, and controls the operation of the peripheral device, and a gaming machine used for the gaming machine. In the address decoder, an input terminal for inputting address data having a predetermined number of bits to the address decoder for the game machine, and outputs less than the total number obtained by decoding all bit patterns of the address data having the predetermined number of bits. Mounted on one package IC that has a terminal and an enable input terminal and outputs a valid chip select signal from one of the output terminals addressed by decoding address data input from the input terminal An address decoder for a game machine, wherein the valid chip select signal is selected from the input terminals. When the enable signal is input from the enable input terminal, the signal output determination circuit that decodes the address data input from the first input terminal group necessary for addressing the output terminal to output the first output terminal Only in the case where address data input from the second input terminal group other than the input terminal group is in a specific address range, a configuration having a gate circuit that enables the decoding operation of the signal output determination circuit is employed. .

このような構成により、本実施例によれば、前記第１の入力端子群以外の第２の入力端子群から入力されるアドレスデータが特定のアドレス範囲にある正規のアドレスデータが用いられた場合のみアドレスデータに対応するチップセレクトを発生させて入出力制御を行うことができ、それ以外の不正なアドレスデータが発生された場合には、アドレスに対応する入出力制御を禁止することができるので、不正な、あるいは未定義のアドレスを発生させて行なう不正行為に対する強度を大きく向上することができ、機器を構成する周辺デバイスを操作する不正行為を防止することができる、という優れた作用効果を得ることができる。 With this configuration, according to the present embodiment, when regular address data in which the address data input from the second input terminal group other than the first input terminal group is in a specific address range is used. Only the chip select corresponding to the address data can be generated and the input / output control can be performed, and when other illegal address data is generated, the input / output control corresponding to the address can be prohibited. It is possible to greatly improve the strength against fraudulent acts performed by generating illegal or undefined addresses, and to prevent the fraudulent acts of operating peripheral devices constituting the device. Obtainable.

なお、図５および図６に関連して、アドレスデコーダおよびアドレスデコード回路を介してアクセスされる遊技台の周辺デバイスとして、出力系では遊技ランプ、７セグメント表示器など、入力系ではスタートレバーや乱数発生回路などを例示した。 In connection with FIGS. 5 and 6, as peripheral devices of the game machine accessed through the address decoder and the address decode circuit, a game lamp in the output system, a 7-segment display, etc., a start lever or a random number in the input system, etc. The generation circuit and the like are illustrated.

しかしながら、図５および図６ではあくまでも一部の周辺デバイスを例示しているにすぎず、アドレスデコーダおよびアドレスデコード回路を介してアクセスされる遊技台の出力系の周辺デバイスには、もちろん図１のリールモータ駆動部３３０、ホッパーモータ駆動部３３１などの遊技台の駆動部が含まれていてよい。また、遊技台の入力系の周辺デバイスには、ストップボタンセンサ３２２、メダル投入ボタンセンサ３２３、精算ボタンセンサ３２４、インデックスセンサ３２５、メダル払い出しセンサ３２６などが含まれていてよい。 However, FIG. 5 and FIG. 6 only illustrate some peripheral devices, and the peripheral devices in the output system of the game machine accessed via the address decoder and the address decoding circuit are of course shown in FIG. A game table drive unit such as a reel motor drive unit 330 and a hopper motor drive unit 331 may be included. Further, the peripheral devices of the input system of the game machine may include a stop button sensor 322, a medal insertion button sensor 323, a settlement button sensor 324, an index sensor 325, a medal payout sensor 326, and the like.

このようにアドレスデコーダを介してアクセスされる外部に信号を出力する周辺デバイスとして、少なくとも表示装置、ないし遊技台の駆動部を含み、前記外部からの信号を入力する周辺デバイスが少なくともユーザの操作手段、ないし遊技制御に用いられる乱数を発生する乱数発生回路を含んでいれば、殆どの不正操作を抑止することができる。このような構成により、通常は不可能な操作状態、表示状態、遊技媒体のカウント状態や払い出し状態を生成したり、遊技台の制御状態を決定する確率変動を操作することなどにより行われる不正行為を抑止することができる。 As described above, the peripheral device that outputs a signal to the outside accessed through the address decoder includes at least a display device or a drive unit of the game table, and the peripheral device that inputs the signal from the outside is at least a user operation means. In addition, if a random number generation circuit for generating random numbers used for game control is included, most illegal operations can be suppressed. With such a configuration, fraudulent acts performed by generating operation states, display states, game media count states or payout states that are normally impossible, or by manipulating probability fluctuations that determine game console control states, etc. Can be suppressed.

すなわち、上記の各周辺デバイス、あるいはさらにこれら以外の周辺デバイスも含め、上記のように構成したアドレスデコーダおよびアドレスデコード回路を介してアクセスするよう遊技台を構成することにより、不正な、あるいは未定義のアドレスを発生させて行なう不正行為に対する遊技台の強度を大きく向上することができる。 In other words, by configuring the gaming machine to access via the address decoder and the address decoding circuit configured as described above, including the above-mentioned peripheral devices, and also peripheral devices other than these, illegal or undefined It is possible to greatly improve the strength of the game table against fraudulent acts performed by generating the addresses.

ここで、図９に、図７および図８のアドレスデコーダを１チップのＩＣにパッケージ化する場合のピンアサイン（ピン配置）の例を示しておく。 Here, FIG. 9 shows an example of pin assignment (pin arrangement) when the address decoder of FIGS. 7 and 8 is packaged in a one-chip IC.

図９のパッケージは、２４ピンのデュアルインライン配置構成であり、片側（ピン１〜１２）にアドレス入出力Ａ０〜Ａ７（ピン１〜８）、イネーブルＧ１、Ｇ２（ピン９、１０）、チップセレクト出力ＹＢ（ピン１１）、およびＧＮＤ（ピン１２）を配置している。また、もう一方の側（ピン１３〜２４）には、電源端子Ｖｃｃ（ピン２４）、ピン２３〜１３にかけて逆順でチップセレクト出力Ｙ０〜ＹＡを配置している。 The package shown in FIG. 9 has a 24-pin dual in-line arrangement. Address inputs / outputs A0 to A7 (pins 1 to 8), enable G1 and G2 (pins 9 and 10), chip select on one side (pins 1 to 12). An output YB (pin 11) and GND (pin 12) are arranged. On the other side (pins 13 to 24), chip select outputs Y0 to YA are arranged in reverse order from the power supply terminal Vcc (pin 24) to the pins 23 to 13.

このように本実施例のアドレスデコーダのＩＣパッケージでは、チップセレクト出力Ｙ０とＹＢがそれぞれ別のデュアルインライン配列の別の側に並ぶよう配置されている。 As described above, in the IC package of the address decoder of the present embodiment, the chip select outputs Y0 and YB are arranged so as to be arranged on different sides of different dual inline arrays.

なお、図９に示したピン配列はあくまでも一例であり、回路基板上の配置の都合などにより他のピン配列を用いてもよいのはいうまでもない。たとえば電源入力端子のＶｃｃは、上記と逆のアドレス入力端子側（ピン１〜１２側）に配置してもよい。また、ピン数を図９のものより増やすなどの設計が可能であれば、チップセレクト出力Ｙ０〜ＹＢは全てアドレス入力端子とは反対側に配列するようにしてもよい。 Note that the pin arrangement shown in FIG. 9 is merely an example, and it is needless to say that other pin arrangements may be used for convenience of arrangement on the circuit board. For example, Vcc of the power input terminal may be arranged on the address input terminal side (pins 1 to 12 side) opposite to the above. Further, if design such as increasing the number of pins from that of FIG. 9 is possible, all of the chip select outputs Y0 to YB may be arranged on the side opposite to the address input terminals.

以上の実施例では、遊技台の構成例としてスロットマシンの構成を例示したが、上述のように構成されたアドレスデコーダは、他のパチンコ機などの遊技台にも用いることができ、その場合、アドレスデコーダ廻りの入出力制御回路も、上述の構成を適宜アレンジして実施できるのはいうまでもない。 In the above embodiment, the configuration of the slot machine is illustrated as an example of the configuration of the gaming table. However, the address decoder configured as described above can be used for other gaming tables such as pachinko machines, in which case It goes without saying that the input / output control circuit around the address decoder can be implemented by appropriately arranging the above-described configuration.

以上の実施例では、アドレスデコーダチップには、アドレスデコードに必要な構成のみを実装する例を示したが、水晶発振器、フリップフロップ、ラッチ、乱数発生カウンタ、レギュレータ、ノイズフィルタ、リセット回路など、回路構成上、必要、あるいは便利と考えられるような他の回路を含めて１チップ化してもよい。 In the above embodiment, an example in which only the configuration necessary for address decoding is mounted on the address decoder chip is shown, but a circuit such as a crystal oscillator, flip-flop, latch, random number generation counter, regulator, noise filter, reset circuit, etc. Other circuits that are considered necessary or convenient in terms of configuration may be included in one chip.

また、上記実施例では、アドレスデコーダチップにイネーブル端子として、Ｇ１、Ｇ２の２本を設け、ＸＩＯＲＱともう１つのイネーブル信号、たとえばＸＲＤ、ＸＷＲなどの信号との双方の入力をイネーブル条件としているが、少なくとも１つのイネーブル信号のみを用いる構成であれば上記と同等の効果を期待できるのはいうまでもない。 In the above embodiment, the address decoder chip is provided with two G1 and G2 as enable terminals, and both XIORQ and another enable signal, for example, signals such as XRD and XWR are input. Needless to say, an effect equivalent to that described above can be expected if only at least one enable signal is used.

本発明を採用した遊技台の一例としてスロットマシンの構成を示した斜視図である。It is the strabismus figure which showed the constitution of the slot machine as an example of the game stand which adopts this invention. 図１のスロットマシンの制御回路の要部を示したブロック図である。FIG. 2 is a block diagram showing a main part of a control circuit of the slot machine of FIG. 1. 図２の制御回路におけるＣＰＵ廻りの回路構成を示した回路図である。FIG. 3 is a circuit diagram showing a circuit configuration around a CPU in the control circuit of FIG. 2. 図２の制御回路におけるアドレスデコーダ廻りの構成を示した回路図である。FIG. 3 is a circuit diagram showing a configuration around an address decoder in the control circuit of FIG. 2. 図２の制御回路における表示回路周辺の出力制御回路の構成を示した回路図である。FIG. 3 is a circuit diagram illustrating a configuration of an output control circuit around a display circuit in the control circuit of FIG. 2. 図２の制御回路において操作系および乱数発生回路周辺の入力制御回路の構成を示した回路図である。FIG. 3 is a circuit diagram showing a configuration of an input control circuit around an operation system and a random number generation circuit in the control circuit of FIG. 2. 図１のスロットマシンに用いられるアドレスデコーダの内部構成を示した回路図である。FIG. 2 is a circuit diagram showing an internal configuration of an address decoder used in the slot machine of FIG. 1. 図７のアドレスデコーダの入出力信号の関係を示した真理値表図である。FIG. 8 is a truth table showing a relationship between input / output signals of the address decoder of FIG. 7. 図７のアドレスデコーダを１チップのＩＣに構成した場合のピン配置を示した説明図である。FIG. 8 is an explanatory diagram showing a pin arrangement when the address decoder of FIG. 7 is configured as a one-chip IC.

符号の説明Explanation of symbols

１００スロットマシン
１１０〜１１２リール
１１３絵柄表示窓
１１４入賞ライン
１２０入賞ライン表示ランプ
１２１スタートランプ
１２２再遊技ランプ
１２３告知ランプ
１２４メダル投入ランプ
１２５払出枚数表示器
１２６遊技回数表示器
１２７貯留枚数表示器
１２８リールパネルランプ
１３０、１３１メダル投入ボタン
１３３メダル返却ボタン
１３４メダル投入ブロック
１３５スタートレバー
１３７〜１３９ストップボタン
１４０ドアキー
１５０上部ランプ
１５１サイドランプ
１５２中央ランプ
１５３腰部ランプ
１５４下部ランプ
１５５メダル払出口
１６１リールパネル
１６２タイトルパネル
１８０液晶表示装置
２１０メダル受皿
３００主制御部
３１０ＣＰＵ
３１１水晶発振器
３１２ＲＯＭ
３１３ＲＡＭ
３１４クロック補正回路
３１５タイマ回路
３１６水晶発振器
３１７乱数発生回路
３１９判定回路
３２１スタートレバーセンサ
３２２ストップボタンセンサ
３２３メダル投入ボタンセンサ
３２４精算ボタンセンサ
３２５インデックスセンサ
３２６メダル払い出しセンサ
３２７設定キースイッチ
３２８設定変更スイッチ
３２９リセットスイッチ
３３０リールモータ駆動部
３３１ホッパーモータ駆動部
３４０遊技ランプ
３４１７セグメント（ＳＥＧ）表示器
３４２設定表示器
３５０アドレスデコード回路
３６０入力インタフェース
３６１入力インタフェース
３７０、３７１出力インタフェース
３７１出力インタフェース
４００副制御部
４０３、４０３１、４０３２アドレスデコーダ
４０３ｃ、４０３ｄゲート回路
４０４トランジスタアレイ
４０５フリップフロップＩＣ
４０９バッファＩＣ
４１０バッファ
４１１抵抗
４１３カウンタＩＣ
６００演出装置 100 slot machine 110 to 112 reel 113 pattern display window 114 winning line 120 winning line display lamp 121 start lamp 122 replay lamp 123 notification lamp 124 medal insertion lamp 125 payout number display 126 game number display 127 storage number display 128 reel Panel lamps 130, 131 Medal insertion button 133 Medal return button 134 Medal insertion block 135 Start lever 137-139 Stop button 140 Door key 150 Upper lamp 151 Side lamp 152 Central lamp 153 Waist lamp 154 Lower lamp 155 Medal payout outlet 161 Reel panel 162 Title Panel 180 Liquid crystal display device 210 Medal tray 300 Main control unit 310 CPU
311 Crystal oscillator 312 ROM
313 RAM
314 Clock correction circuit 315 Timer circuit 316 Crystal oscillator 317 Random number generation circuit 319 Judgment circuit 321 Start lever sensor 322 Stop button sensor 323 Medal insertion button sensor 324 Set-up button sensor 325 Index sensor 326 Medal payout sensor 327 Setting key switch 328 Setting change switch 329 Reset switch 330 Reel motor drive unit 331 Hopper motor drive unit 340 Game lamp 341 7 segment (SEG) display 342 Setting display 350 Address decode circuit 360 Input interface 361 Input interface 370, 371 Output interface 371 Output interface 400 Sub control unit 403 , 4031, 4032 Address decoder 403c, 403d Gate Road 404 transistor array 405 flip-flop IC
409 Buffer IC
410 Buffer 411 Resistor 413 Counter IC
600 Production equipment

Claims

遊技制御用に動作するＣＰＵを含む制御回路と、１パッケージアドレスデコーダＩＣを搭載した遊技台において、
前記１パッケージアドレスデコーダＩＣに、
前記制御回路が出力するアドレス信号を入力するアドレス信号入力回路と、
前記アドレス信号入力回路により入力した信号の示すアドレスの値が特定のアドレス範囲にある場合に、該アドレスの値に対応するチップセレクト信号を出力する信号出力判定回路と、
を含むことを特徴とする遊技台。 In a game machine equipped with a control circuit including a CPU that operates for game control and a one-package address decoder IC,
In the one package address decoder IC,
An address signal input circuit for inputting an address signal output from the control circuit;
A signal output determination circuit for outputting a chip select signal corresponding to the address value when the address value indicated by the signal input by the address signal input circuit is within a specific address range;
A game table characterized by including:

遊技台を構成する入出力手段としての周辺デバイスをアドレスデコーダを介して指定し、前記周辺デバイスに対する入出力を制御する遊技台において、
所定ビット数のアドレスデータを入力する入力端子と、前記所定ビット数のアドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子と、イネーブル入力端子とを有し、前記入力端子から入力されたアドレスデータをデコードすることによりアドレスされる前記出力端子の１つから有効なチップセレクト信号を出力する、１パッケージＩＣに実装されたアドレスデコーダであって、
前記入力端子のうち、前記有効なチップセレクト信号を出力すべき前記出力端子をアドレスするのに必要な第１の入力端子群から入力されるアドレスデータをデコードする信号出力判定回路と、イネーブル入力端子からイネーブル信号が入力された時、前記第１の入力端子群以外の第２の入力端子群から入力されるアドレスデータが特定のアドレス範囲にある場合のみ、前記信号出力判定回路のデコード動作を有効化するゲート回路を有するアドレスデコーダ
に対して、遊技台の動作を制御する制御回路から前記周辺デバイスを指定するアドレスデータを出力することにより、前記周辺デバイスにアクセスし、前記周辺デバイスに対する入出力を制御することを特徴とする遊技台。 In the gaming machine which designates peripheral devices as input / output means constituting the gaming machine via an address decoder, and controls the input / output to the peripheral devices.
An input terminal for inputting address data having a predetermined number of bits, an output terminal having a number smaller than the total number obtained by decoding all bit patterns of the address data having the predetermined number of bits, and an enable input terminal, An address decoder mounted on one package IC that outputs a valid chip select signal from one of the output terminals addressed by decoding address data input from an input terminal,
A signal output determination circuit for decoding address data input from a first input terminal group necessary for addressing the output terminal to which the valid chip select signal is to be output among the input terminals, and an enable input terminal When the enable signal is input from, the decoding operation of the signal output determination circuit is effective only when the address data input from the second input terminal group other than the first input terminal group is in a specific address range. For the address decoder having the gate circuit to be converted, by outputting address data designating the peripheral device from the control circuit for controlling the operation of the game machine, the peripheral device is accessed and input / output to the peripheral device A game stand characterized by control.

請求項２に記載の遊技台において、前記制御回路が出力するライトストローブ信号を入力し、外部に信号を出力する周辺デバイスに接続した第１のアドレスデコーダと、前記制御回路が出力するリードストローブ信号を入力し、外部からの信号を入力する周辺デバイスに接続した第２のアドレスデコーダを有することを特徴とする遊技台。 3. The gaming machine according to claim 2, wherein a first address decoder connected to a peripheral device that receives a write strobe signal output from the control circuit and outputs a signal to the outside, and a read strobe signal output from the control circuit. And a second address decoder connected to a peripheral device for inputting an external signal.

請求項３に記載の遊技台において、前記外部に信号を出力する周辺デバイスが少なくとも表示装置、または遊技台の駆動部を含み、前記外部からの信号を入力する周辺デバイスが少なくともユーザの操作手段、または遊技制御に用いられる乱数を発生する乱数発生回路を含むことを特徴とする遊技台。 The gaming machine according to claim 3, wherein the peripheral device that outputs a signal to the outside includes at least a display device or a driving unit of the gaming table, and the peripheral device that inputs the signal from the outside is at least a user operation means, A game table comprising a random number generation circuit for generating random numbers used for game control.