JP4225630B2

JP4225630B2 - 電圧発生回路

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Publication number: JP4225630B2
Application number: JP14858299A
Authority: JP
Inventors: 慎一溝口
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-05-27
Filing date: 1999-05-27
Publication date: 2009-02-18
Anticipated expiration: 2019-05-27
Also published as: KR100347442B1; TW454112B; JP2000339042A; CN1179259C; US6340852B1; CN1275727A; KR20000075439A

Description

【０００１】
【発明の属する技術分野】
この発明は、電圧発生回路に関し、より特定的には内部電源電圧の定格電圧より高い外部電源電圧が与えられた場合においても、定格電圧を超えない内部電源電圧を安定的に供給することが可能な電圧発生回路に関する。
【０００２】
【従来の技術】
近年の半導体装置の大容量化、高速化の要求に応えるため、デバイス素子の微細化が進められている。この微細化に伴うデバイス素子の耐圧強度の低下に対応するために、動作電源電圧を従来の５Ｖから３．３Ｖに下げることが行なわれている。このため半導体デバイス素子を搭載したＩＣについても動作保証電圧の定格値が、従来の５Ｖのものに加えて、３．３Ｖのものが製品化されるようになっている。
【０００３】
このような背景の下、パソコン等に装備されているスロット、たとえばＰＣカードスロットのように、ＩＣを搭載した回路においては、内部電源電圧の定格値が５Ｖのみのもの、３．３Ｖのみのもの、および５Ｖ／３．３Ｖのいずれが印加されてもよい５Ｖ／３．３Ｖ両単一電圧であるものなどが混在している。
【０００４】
よって、動作補償電圧３．３ＶのＩＣを実装する場合でも、ボードとして５Ｖ／３．３Ｖ両単一電圧による動作を保証するためには、入力電圧が５Ｖおよび３．３Ｖのどちらの場合であっても、出力電源電圧として３．３Ｖを安定的に出力することができる電圧発生回路が求められている。
【０００５】
このような用途に使用する電圧発生回路として、特開平６−１４９３９５号公報に開示された半導体装置内に組込まれた電圧発生回路の構成（以下、従来の技術という）を適用することができる。
【０００６】
図１２は、従来の技術の電圧発生回路５００の全体構成を示す概略ブロック図である。
【０００７】
図１２を参照して、電圧発生回路５００は、外部電源端子５１０に外部電源電圧ＶＣＥを受けて、内部回路電源配線５９０に内部電源電圧Ｖｃｃを供給する回路である。内部回路電源配線５９０より、内部回路５５０に対して動作電源電圧が供給される。内部回路５５０は、デコーダ回路５５５、センスアンプ回路５５６および制御回路５５７等を含む。
【０００８】
電圧発生回路５００は、外部電源電圧ＶＣＥを内部電源電圧Ｖｃｃに変換する降圧回路５２０と、外部電源電圧ＶＣＥの大きさを検出して切換回路を制御する制御信号を送出する電源電圧検出回路５３０と、電源電圧検出回路５３０の出力する制御信号に応じて降圧回路５２０の出力と外部電源電圧ＶＣＥとのいずれか一方を内部回路電源配線５９０に伝達する切り替え回路５４０とを備える。
【０００９】
電圧発生回路５００は、外部電源電圧が５Ｖ／３．３Ｖのいずれの場合であっても、内部回路５５０に、その内部電源電圧の定格値である３．３Ｖを安定して供給する。
【００１０】
図１３は、切り替え回路５４０の構成を示す回路図である。
図１３を参照して、切り替え回路５４０は、外部電源配線５７０と内部回路電源配線５９０の間を制御信号ＭＯ１に応じて接続するトランスファゲートを構成するＰ型ＭＯＳトランジスタＱ３１およびＮ型ＭＯＳトランジスタＱ３２を含む。切り替え回路５４０は、さらに、降圧回路５２０と内部回路電源配線５９０の間を制御信号ＭＯ２に応じて接続するトランスファゲートを構成するＰ型ＭＯＳトランジスタＱ３３およびＮ型ＭＯＳトランジスタＱ３４を含む。
【００１１】
これにより、外部電源電圧ＶＣＥが５Ｖである場合には、制御信号ＭＯ１がＨレベルとなるとともに制御信号ＭＯ２がＬレベルとなることによって、降圧回路５２０の出力が内部回路電源配線５９０に伝達される。一方、外部電源電圧ＶＣＥが３．３Ｖである場合には、制御信号ＭＯ１がＬレベルとなるとともに制御信号ＭＯ２がＨレベルとなることによって、外部電源電圧ＶＣＥが直接内部回路電源配線５９０に伝達される。
【００１２】
図１４は、電源電圧検出回路５３０の構成を示す回路図である。
図１４を参照して、電源電圧検出回路５３０は、外部電源電圧配線５７０と接地配線５８０との間に直列に接続されるＰ型ＭＯＳトランジスタＱ２１，Ｑ２２およびＮ型ＭＯＳトランジスタＱ２３を含む。トランジスタＱ２１の基板領域は、外部電源配線５７０と接続される。トランジスタＱ２２の基板領域、トランジスタＱ２１のゲートおよびトランジスタＱ２２のソースは、トランジスタＱ２１のドレインと接続される。トランジスタＱ２２のゲートおよびドレインはノードＮｘと接続される。トランジスタＱ２３は、ノードＮｘと接地配線５８０との間に接続され、接地配線５８０と接続されるゲートを有する。
【００１３】
電源電圧検出回路５３０は、さらにノードＮｘの電圧レベルを反転してノードＮｙに伝達するインバータを構成するＰ型ＭＯＳトランジスタＱ２４およびＮ型ＭＯＳトランジスタＱ２５と、ノードＮｙの電圧レベルを反転してノードＮｚに伝達するインバータを構成するＰ型ＭＯＳトランジスタＱ２６およびＮ型ＭＯＳＱ２７とをさらに含む。
【００１４】
トランジスタＱ２４およびＱ２５は、外部電源配線５７０と接地配線５８０との間に直列に接続され、それぞれのゲートはノードＮｘと接続される。トランジスタＱ２６およびＱ２７は、外部電源配線５７０と接地配線５８０との間に接続され、内部ノードＮｙと接続されたゲートを有する。制御信号ＭＯ１の電圧レベルは、ノードＮｚの電圧レベルに等しく、制御信号ＭＯ１の電圧レベルは、ノードＮｙの電圧レベルに等しい。制御信号ＭＯ１およびＭＯ２は、切換回路５４０に伝達される。
【００１５】
電源電圧検出回路５３０においては、ノードＮｘの電圧レベルが、外部電源電圧ＶＣＥのレベルに応じて変化する。
【００１６】
まず、外部電源電圧ＶＣＥ≦２・｜ＶＴＰ｜（ＶＴＰ：Ｐ型ＭＯＳトランジスタのしきい電圧）である場合には、トランジスタＱ２１およびＱ２２はオフ状態であるため、ノードＮｘの電圧は０Ｖ（接地電圧）となる。またこのとき、トランジスタＱ２４〜Ｑ２７で構成されるインバータによって、ノードＮｙおよびＮｚの電圧レベルは、それぞれＶＣＥおよび０Ｖとなる。すなわち、制御信号ＭＯ１はＬレベルとなり、制御信号ＭＯ２はＨレベルとなる。
【００１７】
つぎに、外部電源電圧が、ＶＣＥ≧２・｜ＶＴＰ｜＋ＶＩ（ＶＩ：インバータの論理しきい電圧）である場合には、ノードＮｘの電圧レベルは０ＶからＶＣＥに変化するため、ノードＮｙおよびＮｚの電圧レベルの変化に伴って制御信号ＭＯ１およびＭＯ２の極性も反転し、制御信号ＭＯ１はＨレベルとなり、制御信号ＭＯ２はＬレベルとなる。
【００１８】
このような構成とすることにより、Ｐ型トランジスタのしきい値電圧ＶＴＰと、インバータの論理しきい値ＶＩとを適切に設計することによって、電圧発生回路５００は、外部電源電圧ＶＣＥと所定の電圧レベルとの比較結果に応じて、内部回路に対して直接外部電源電圧を供給するか降圧回路５２０の出力を供給するかを選択することができる。
【００１９】
【発明が解決しようとする課題】
しかしながら、従来の技術の電圧発生回路５００においては、外部電源配線５７０が駆動される前、すなわち外部電源配線５７０に対して実際に電圧が供給される前の時点においては、ＶＣＥ＝０Ｖであるので、制御信号ＭＯ１はＬレベルとなり、外部電源配線５７０と内部回路電源配線５９０とは切り替え回路５４０によって接続される。
【００２０】
この状態で、外部電源が起動され、外部電源電圧ＶＣＥが０Ｖから５Ｖに立上がった場合を考える。この場合には、外部電源電圧ＶＣＥの上昇に伴って、切り替え回路５４０の内部回路電源配線５９０への出力を外部電源配線５７０から降圧回路５２０に切替えることによって、内部回路５５０に定格電圧である３．３Ｖを超えない電源電圧を安定して供給することが必要となる。
【００２１】
しかし、実際に、電源電圧検出回路５３０中のノードＮｘ、ＮｙおよびＮｚの電圧レベルが変化し、制御信号ＭＯ１およびＭＯ２の極性が反転することによって、内部回路電源配線５９０と外部電源配線５７０との接続が切換回路によって切離されるまでには、一定の時間遅れが存在する。
【００２２】
この時間遅れの存在により、外部電源起動の直後においては、内部回路電源配線５９０と外部電源配線５７０とが接続されたままの状態で外部電源電圧ＶＣＥが上昇し、内部電源電圧のピークが最大入力電圧レベル（５Ｖ）となってしまう可能性がある。このような現象が発生すると、内部回路５５０内の各回路に搭載された内部電源電圧が３．３ＶのＩＣは、定格電圧値を超えてしまい、破壊される可能性がある。
【００２３】
また、動作定格電圧の異なるＩＣを混載した回路群を共通の外部電源配線の下で動作させる場合にも、同様の理由から、外部電源配線に供給される電圧レベルにかかわらず、低電圧側の動作電圧（３．３Ｖ）を安定して供給することができる電圧発生回路が必要となる。
【００２４】
この発明は、このような問題点を解決するためになされたものであって、外部電源電圧が定格電圧より高い場合においても、定格電圧を超えない内部電源電圧を安定的に供給することが可能な電圧発生回路を提供することを目的とするものである。
【００２５】
【課題を解決するための手段】
請求項１記載の電圧発生回路は、外部電源電圧を受けて、予め定められた定格電圧の動作電源電圧を発生する電圧発生回路であって、外部電源電圧を伝達するための外部電源配線と、動作電源電圧を伝達するための内部電源配線と、制御ノードと、制御ノードの電圧レベルに応じて活性化され、外部電源配線と内部電源配線とを接続する出力切換回路と、外部電源配線と内部電源配線との間に接続され、制御ノードの電圧レベルに応じて出力切換回路と相補的に活性化されて、内部電源配線に定格電圧を供給する補助電圧発生回路と、制御ノードの電圧を切換えることによって、外部電源配線の電圧レベルが定格電圧よりも低く設定される基準電圧以上となるまでの起動期間においては、補助電圧発生回路を活性化し、外部電源配線の電圧レベルが基準電圧以上となった時刻以降においては、外部電源配線の電圧レベルが安定した後に、外部電源配線の電圧レベルに応じて、出力切換回路を活性化する電圧切換制御回路とを備える。
【００２６】
請求項２記載の電圧発生回路は、請求項１記載の電圧発生回路であって、電圧切換制御回路は、外部電源配線の電圧レベルが基準電圧以上となった時刻から、外部電源電圧が定常状態に達するまでの時間である所定時間経過後において、外部電源配線の電圧レベルに応じて出力切換回路を活性化する。
【００２７】
請求項３記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧切換制御回路は、制御ノードの電圧レベルを、出力切換回路を活性化するための第１の電圧および補助電圧発生回路を活性化するための第２の電圧のいずれか一方に設定し、電圧切換制御回路は、外部電源配線の電圧レベルが定格電圧よりも高く設定される副基準電圧以上である場合に、第１の制御信号を活性化する第１の電圧比較回路と、外部電源配線の電圧レベルが基準電圧以上である場合に、基準電圧以上となった時刻から所定時間が経過した後に、第２の制御信号を活性化する第２の電圧比較回路と、第１の制御信号が非活性化され、かつ、第２の制御信号が活性化される場合に、制御ノードの電圧レベルを第１の電圧に設定する論理演算回路とを含む。
【００２８】
請求項４記載の電圧発生回路は、請求項３記載の電圧発生回路であって、第１の電圧比較回路は、第１の電圧を供給する補助電源配線と、外部電源配線と制御ノードとを電気的に接続するために配置されるトランジスタと、補助電源配線からトランジスタの入力電極に向かう方向を順方向として接続され、降伏電圧が第１の電圧であるツェナーダイオードと、外部電源配線とトランジスタの入力電極との間に接続される第１の抵抗器と、トランジスタと補助電源配線との間に接続される第２の抵抗器とを含む。
【００２９】
請求項５記載の電圧発生回路は、外部電源電圧を受けて、予め定められた定格電圧の動作電源電圧を発生する電圧発生回路であって、外部電源電圧を伝達するための外部電源配線と、動作電源電圧を伝達するための内部電源配線と、制御ノードと、制御ノードの電圧レベルに応じて活性化され、外部電源配線と内部電源配線とを接続する出力切換回路と、外部電源配線と内部電源配線との間に接続され、出力切換回路と相補的に活性化されて、内部電源配線に定格電圧を供給する補助電圧発生回路と、外部電源電圧の電圧レベルが定格電圧よりも高く設定される第１の基準電圧以下である場合においては、出力切換回路を活性化する電圧切換制御回路と、外部電源配線の電圧レベルが定格電圧よりも低く設定される第２の基準電圧以上となった第１の時刻から外部電源電圧が定常状態に達するまでの時間である所定時間経過するまでの間、内部電源配線に対する外部電源配線および補助電圧発生回路による電圧供給を停止するための電圧供給遮断回路とを備える。
【００３１】
請求項６記載の電圧発生回路は、請求項５記載の電圧発生回路であって、電圧供給遮断回路は、補助電圧発生回路の出力端子および出力切換回路と接続される第１のノードと、外部電源電圧の電圧レベルが第２の基準電圧以上となり、かつ、所定時間が経過するまでの間、遮断制御信号を活性化する電圧比較回路と、遮断制御信号に応じて、第１のノードと内部電源配線との間を遮断する電圧遮断スイッチとを含む。
【００３２】
請求項７記載の電圧発生回路は、請求項５記載の電圧発生回路であって、電圧供給遮断回路は、補助電圧発生回路の入力端子および出力切換回路と接続される第２のノードと、外部電源電圧の電圧レベルが第２の基準電圧以上となり、かつ、所定時間が経過するまでの間、遮断制御信号を活性化する電圧比較回路と、遮断制御信号に応じて、第２のノードと内部電源配線との間を遮断する電圧遮断スイッチとを含む。
【００３３】
請求項８記載の電圧発生回路は、請求項５記載の電圧発生回路であって、電圧切換制御回路は、制御ノードの電圧レベルを、出力切換回路を活性化するための第１の電圧および補助電圧発生回路を活性化するための第２の電圧のいずれか一方に設定し、電圧切換制御回路は、記第１の電圧比較回路は、第１の電圧を供給する補助電源配線と、外部電源配線と制御ノードとを電気的に接続するために配置されるトランジスタと、補助電源配線からトランジスタの入力電極に向かう方向を順方向として接続され、降伏電圧が第１の電圧であるツェナーダイオードと、外部電源配線とトランジスタの入力電極との間に接続される第１の抵抗器と、トランジスタと補助電源配線との間に接続される第１の抵抗器とを含む。
【００３５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示す。
【００３６】
［実施の形態１］
図１は、本発明の実施の形態の電圧発生回路を説明するための電圧発生回路１００の構成を示す回路図である。
【００３７】
電圧発生回路１００は、従来の技術の電圧発生回路５００と同様に、外部電源電圧ＶＣＥの電圧レベルに応じて、外部電源配線１０およびレギュレータ回路３０の出力とのいずれか一方を内部電源配線２０と接続することによって、負荷へ内部電源電圧Ｖｃｃを供給するものである。
【００３８】
なお、本発明の実施の形態においては、外部電源配線より５Ｖおよび３．３Ｖのいずれか一方を定格値とする外部電源電圧ＶＣＥが供給される場合に、定格値（３．３Ｖ）の内部電源電圧を安定して供給することが可能な電圧発生回路の構成について説明するが、電圧レベルを５Ｖおよび３．３Ｖとするのは単なる例示であって、本発明の適用をこのような場合に限定するものではない。
【００３９】
図１を参照して、電圧発生回路１００は、外部電源電圧ＶＣＥが伝達される外部電源配線１０と、負荷に対して内部電源電圧Ｖｃｃを供給するための内部電源配線２０と、外部電源配線を入力端子に受けて内部電源電圧Ｖｃｃの定格値である３．３Ｖを出力端子より出力するレギュレータ回路３０と、ノードＮａの電圧レベルに応じて活性化されて外部電源配線１０と内部電源配線２０とを接続する電圧切換トランジスタ５０とを備える。
【００４０】
レギュレータ回路３０は、出力制御端子ＣＮＴをさらに有し、出力制御端子ＣＮＴにＬレベルの信号が入力されている場合には、レギュレータ回路３０は非活性化され、出力端子ＯＵＴへの出力電圧（３．３Ｖ）の生成を停止する。すなわち、ノードＮａの電圧レベルに応じて、レギュレータ回路３０および電圧切換トランジスタ５０のいずれか一方が相補的に活性化される。
【００４１】
電圧発生回路１００は、外部電源電圧ＶＣＥに応じて、Ｎａの電圧レベルを定めるコンパレータ４０をさらに備える。
【００４２】
コンパレータ４０は、外部電源電圧ＶＣＥが基準電圧Ｖ１より高い場合においてノードＮａにＨレベルを出力する。コンパレータ４０は、オペアンプを用いた差動増幅回路等によって構成される。基準電圧Ｖ１は、内部電源電圧Ｖｃｃの定格値より高く、かつ外部電源電圧のピーク値よりも低い電圧に設定すればよく、図１においては、例えば３．９Ｖに設定される。
【００４３】
電圧発生回路１００は、さらに、外部電源配線１０および内部電源配線２０の電圧を安定化するためのキャパシタＣｉおよびＣｏとをさらに備える。
【００４４】
電圧発生回路１００は、外部電源電圧ＶＣＥが、３．３Ｖ（≦Ｖ１）である場合には、コンパレータ４０によってノードＮａの電圧をＬレベルとすることにより、レギュレータ回路３０を非活性化し出力電圧の発生を停止させるとともに、電圧切換トランジスタ５０をオンさせることによって、外部電源配線１０と内部電源配線２０とを接続する。これにより、外部電源電圧ＶＣＥが３．３Ｖである場合には、外部電源配線ＶＣＥより直接内部電源電圧が内部電源配線２０に供給される。
【００４５】
一方、外部電源電圧ＶＣＥが５Ｖ（≧Ｖ１）である場合には、コンパレータ４０によってノードＮａにＨレベルの電圧が出力される。これにより、電圧切換トランジスタ５０はオフするとともに、レギュレータ回路３０の動作が活性化される。よって、外部電源電圧ＶＣＥが５Ｖである場合には、内部電源配線２０と外部電源配線１０とは遮断され、レギュレータ回路３０の出力電圧が内部電源配線２０に供給される。
【００４６】
このように、外部電源電圧が内部電源電圧の定格値を超える場合には、レギュレータ回路によって降圧された電圧を内部電源電圧として供給し、外部電源電圧が内部電源電圧の定格値である場合には、レギュレータ回路を非活性化して外部電源配線より直接内部電源電圧を供給する構成とすることによって、電圧発生回路１００は、全体の消費電力を低減しつつ安定的に内部電源電圧を供給することができる。
【００４７】
しかし、電圧発生回路１００においては、従来の技術で述べたのと同様の問題があり、外部電源電圧ＶＣＥが起動時に０Ｖから５Ｖに立上がる場合には、コンパレータ回路４０の応答特性によっては、ノードＮａの電圧レベルがＬレベルからＨレベルに変化するまでの間に、外部電源配線１０の電位が上昇し、内部電源電圧ＶＣＣのピークが、外部電源電圧の最大レベル（５Ｖ）まで上昇してしまう可能性がある。
【００４８】
図２は、本発明の実施の形態１の電圧発生回路１１０の構成を示す回路図である。
【００４９】
図２を参照して、電圧発生回路１１０は、電圧発生回路１００と比較して、コンパレータ回路４０を内包する電圧切換制御回路６０を備える点で異なる。
【００５０】
電圧発生回路１１０においては、ノードＮａの電圧レベルは、コンパレータ回路４０の出力によって直接設定されるのではなく、電圧切換制御回路６０によって制御される。
【００５１】
電圧発生回路１１０は、電圧切換制御回路６０の作用によって、外部電源電圧の立上がりタイミングにおいても、内部電源電圧が安定的に定格値を超えないように制御することを目的とする。
【００５２】
電圧切換制御回路６０は、図１で説明したコンパレータ４０と、コンパレータ４０とノードＮａとの間に配置される切換設定回路４５とを含む。
【００５３】
切換設定回路４５は、コンパレータ４０の出力を反転するインバータ６２と、外部電源電圧ＶＣＥが基準電圧Ｖ２を超えたときに所定時間ｔｄ経過後にＨレベルの電圧信号を出力する遅延回路付コンパレータ６５と、インバータ６２と遅延回路付コンパレータ６５との出力を受けてＮＡＮＤ演算結果を出力するＮＡＮＤゲート６４とを含む。
【００５４】
コンパレータ４０は、電圧発生回路１００の場合と同様に、外部電源電圧ＶＣＥが基準電圧Ｖ１以上となった場合にＨレベルを出力する。また、基準電圧Ｖ２は、内部電源電圧Ｖｃｃの定格値より低い電圧に設定すればよい。定格電圧が３．３Ｖである本実施の形態の場合には、一例として、Ｖ１＝３．９Ｖ，Ｖ２＝２．６Ｖと設定すればよい。
【００５５】
次に、電圧発生回路１１０において、外部電源電圧が起動時に上昇する場合の電圧発生回路１１０の動作について説明する。
【００５６】
図３は、外部電源電圧が０Ｖから５Ｖに立上がる場合の電圧発生回路１１０の動作を説明するための動作波形図である。
【００５７】
図３を参照して、時刻ｔ０において外部電源が起動されて外部電源電圧ＶＣＥが立上がりを開始する。外部電源電圧ＶＣＥは、時刻ｔ１において遅延回路付コンパレータ６５の基準電圧であるＶ２（２．６Ｖ）に達するが、遅延回路の作用により所定の遅延時間ｔｄが経過するまでの間、遅延回路付コンパレータ６５の出力はＬレベルに維持される。
【００５８】
時刻ｔ２において、外部電源電圧ＶＣＥは、コンパレータ４０の基準電圧Ｖ１（３．９Ｖ）に達するため、コンパレータ４０の出力はＨレベルに変化する。これに応じてインバータ６２の出力もＬレベルに変化する。
【００５９】
時刻ｔ１から所定の遅延時間ｔｄ経過後の時刻ｔ３において、遅延回路付コンパレータ６５の出力はＨレベルに立上がる。遅延時間ｔｄを、外部電源電圧ＶＣＥが定常状態に達するまでの時間を考慮して設定することにより、遅延回路付コンパレータ６５の出力がＨレベルに切換わるタイミングにおいては、インバータ６２の出力は、すでにＬレベルとなっている。
【００６０】
これにより、ノードＮａの電圧レベルは、Ｈレベルのまま維持される。この間トランジスタ５０はオフ状態を維持するため、内部電源配線２０には常にレギュレータ回路３０の出力電圧が供給される。よって、外部電源電圧が０Ｖから５Ｖに立上がる場合において、内部電源配線２０に直接外部電源電圧ＶＣＥが伝達されることはなく、コンパレータの応答速度によらず内部電源電圧における定格（３．３Ｖ）を超える電圧の発生を回避できる。
【００６１】
図４は、外部電源電圧が０Ｖから３．３Ｖに立上がる場合の電圧発生回路１１０の動作を説明するための動作波形図である。
【００６２】
図４を参照して、時刻ｔ０において外部電源が起動されて外部電源電圧ＶＣＥが立上がりを開始する。外部電源電圧ＶＣＥは、時刻ｔ１１において遅延回路付コンパレータ６５の基準電圧Ｖ２（２．６Ｖ）に達するが、遅延回路の作用により所定の遅延時間ｔｄが経過するまでの間、遅延回路付コンパレータ６５の出力はＬレベルに維持される。
【００６３】
一方、外部電源電圧の定常値（３．３Ｖ）は、コンパレータ４０の基準電圧Ｖ１（３．９Ｖ）よりも低いため、コンパレータ４０の出力はＬレベルのまま一定である。これに応じて、インバータ６２の出力もＨレベルを維持する。
【００６４】
よって、遅延回路付コンパレータ６５の出力はＬレベルに維持される間、ノードＮａの電圧レベルはＨレベルであり、トランジスタ５０はオフ状態であるとともに、レギュレータ回路３０は活性化される。この間、内部電源配線２０には、レギュレータ回路３０の出力電圧が供給されるので、内部電源電圧に定格（３．３Ｖ）を超える電圧が生じることを回避できる。
【００６５】
時刻ｔ１１から所定の遅延時間ｔｄ経過後の時刻ｔ１２において、遅延回路付コンパレータ６５の出力がＨレベルに立上がると、インバータ６２の出力がＨレベルに維持されていることから、ノードＮａの電圧レベルは、ＨレベルからＬレベルに変化する。
【００６６】
これにより、時刻ｔ１２において、内部電源配線２０と外部電源配線とがトランジスタ５０のオンによって接続される。しかし、遅延時間ｔｄは外部電源電圧ＶＣＥが定常状態に達するまでの時間を考慮して設定されるので、内部電源配線２０に外部電源電圧ＶＣＥを供給しても、内部電源配線２０に定格（３．３Ｖ）を超える過渡的なピーク電圧が生じるおそれはない。
【００６７】
よって、外部電源電圧が０Ｖから３．３Ｖに立上がる場合においても、内部電源電圧における定格（３．３Ｖ）を超える電圧の発生を回避できる。さらに、外部電源電圧ＶＣＥが定常状態に達した後において、レギュレータ回路３０を非活性とすることで、消費電力の低減を図ることが可能となる。
【００６８】
このように、外部電源電圧が３．３Ｖおよび５Ｖのいずれの場合であっても、定格電圧を超える過渡的なピーク電圧の発生が回避された安定した電圧を、起動直後より内部電源配線に供給することが可能となる。
【００６９】
なお、電圧切換トランジスタ５０に、オン抵抗の小さいＭＯＳトランジスタを採用することによって、この場合における外部電源電圧ＶＣＥと、内部電源電圧Ｖｃｃとの間に生ずる電圧降下を小さく抑えることができる。
【００７０】
また、基準電圧Ｖ１およびＶ２を、それぞれ３．９Ｖおよび２．６Ｖとしたのは例示にすぎない。すなわち、コンパレータ４０の基準電圧となるＶ１を内部電源電圧Ｖｃｃの定格電圧よりも高く設定し、遅延回路付コンパレータ６５の基準電圧Ｖ２を定格電圧よりも低く設定することによって、所定の効果を得ることができる。
【００７１】
遅延回路付コンパレータ６５で設定される遅延時間ｔｄは、既に述べたように、外部電源配線１０に供給される外部電源電圧ＶＣＥが安定状態となるまでの間、コンパレータの出力電圧レベルがＨレベルに切換わらないように設定すればよく、外部電源電圧ＶＣＥの立上がり時における安定性を評価および確認した後に決定すればよい。
【００７２】
［実施の形態１の変形例］
図５は、本発明の実施の形態１の変形例である電圧発生回路１２０の全体構成を示す回路図である。
【００７３】
図５を参照して、電圧発生回路１２０は、実施の形態１の電圧発生回路１１０と比較して、コンパレータ４０に代えて電圧比較回路４１を備える点で異なる。その他の構成および動作については、電圧発生回路１１０の場合と同様であるの説明は繰返さない。
【００７４】
電圧比較回路４１は、外部電源配線１０とインバータ６２の入力ノードとを電気的に接続するために設けられたＰＮＰトランジスタ４７と、トランジスタ４７のコレクタと接地配線１５との間に設けられた抵抗器４６と、ノードＮｂとトランジスタ４７のベースとの間に設けられた抵抗器４４と、外部電源配線１０とノードＮｂとの間に接続される抵抗器４２と、ノードＮｂと接地配線１５との間に接続される降伏電圧Ｖ１であるツェナーダイオード４８とを含む。ツェナーダイオード４８に生じる電圧降下により、トランジスタ４７のベースと接続されるノードＮｂの電圧レベルは基準電圧Ｖ１以下に維持される。
【００７５】
これにより、外部電源電圧ＶＣＥが基準電圧Ｖ１以上となった場合においてトランジスタ４７のベースエミッタ間電圧が上昇し、トランジスタ４７は導通状態となる。すなわち、このような構成とすることにより、電圧比較回路４１は、電圧発生回路１１０のコンパレータ４０と同様の効果を奏する。
【００７６】
電圧発生回路１２０は、その動作は電圧発生回路１１０と同様であるが、オペアンプを使用するコンパレータ４０に代えて、ツェナダイオード、トランジスタおよび抵抗器で構成される電圧比較回路４１によって同等の効果を奏するので、コスト的により有利な構成とすることが可能である。
【００７７】
［実施の形態２］
図６は、本発明の実施の形態２の電圧発生回路２００の構成を示す回路図である。
【００７８】
図６を参照して、電圧発生回路２００は、図１の電圧発生回路１００と比較して、レギュレータ回路３０の出力端子および電圧切換トランジスタ５０に接続される出力ノードＮｏと内部電源配線２０との間に電圧遮断制御回路７０をさらに備える点で異なる。電圧発生回路２００は、電圧遮断制御回路７０の作用によって、外部電源電圧ＶＣＥの立上がり時の一定期間において、内部電源配線２０への電源電圧の供給を一時的に停止することにより、内部電源電圧Ｖｃｃが、定格電圧を超えることがないように制御することを目的とする。
【００７９】
レギュレータ回路３０、コンパレータ４０および電圧切換トランジスタ５０の動作については電圧発生回路１１０の場合と同様であるので説明は繰返さない。
【００８０】
電圧遮断制御回路７０は、入力電圧が基準電圧Ｖ２以上になった場合に所定遅延時間ｔｄ経過後にＨレベルを出力する遅延回路付コンパレータ７２と、遅延回路付コンパレータ７２の出力を反転するインバータ７４と、インバータ７４の出力をゲートに受けレギュレータ回路３０の出力端子と内部電源配線２０とを電気的に接続するために設けられる電圧遮断トランジスタ７６とを含む。
【００８１】
実施の形態１の場合と同様に、コンパレータ４０は、外部電源電圧ＶＣＥが基準電圧Ｖ１以上となった場合にＨレベルを出力する。基準電圧Ｖ１は、内部電源電圧Ｖｃｃの定格電圧（たとえば３．３Ｖ）以上の３．９Ｖに設定され、基準電圧Ｖ２は、定格電圧以下の２．６Ｖに設定される。
【００８２】
電圧発生回路２００においては、外部電源電圧が安定状態になるまでの一定期間電圧遮断トランジスタ７６をオフすることによって、内部電源配線２０への電圧供給をストップし、その後外部電源電圧ＶＣＥが安定状態となった後に電圧遮断トランジスタ７６をオンして内部電源配線２０への内部電源電圧の供給を開始する。
【００８３】
図７は、外部電源電圧が０Ｖから５Ｖに立上がる場合の電圧発生回路２００の動作を説明するための動作波形図である。
【００８４】
図７を参照して、時刻ｔ０において外部電源が起動されて外部電源電圧ＶＣＥが立上がりを開始する。外部電源電圧ＶＣＥは、時刻ｔ１において遅延回路付コンパレータ７２の基準電圧であるＶ２（２．６Ｖ）に達するが、遅延回路の作用により所定の遅延時間ｔｄが経過するまでの間、遅延回路付コンパレータ７２の出力はＬレベルであり、電圧遮断トランジスタ７６もオフ状態を維持する。電圧遮断トランジスタ７６がオフ状態の間は、内部電源配線に電圧は供給されない。
【００８５】
時刻ｔ２において、外部電源電圧ＶＣＥは、コンパレータ４０の基準電圧Ｖ１（３．９Ｖ）に達するため、コンパレータ４０の出力はＨレベルに変化する。これに応じて、電圧切換トランジスタ５０のターンオフによって外部電源配線と内部電源配線との間が遮断されるとともに、レギュレータ回路３０が活性化されて内部電源電圧の生成を開始する。
【００８６】
時刻ｔ１から所定の遅延時間ｔｄ経過後の時刻ｔ３において、遅延回路付コンパレータ７２の出力はＨレベルに立上がり、これに応じた電圧遮断トランジスタ７６のオンによって、内部電源配線への電圧供給が開始される。
【００８７】
ここで、遅延時間ｔｄを、外部電源電圧ＶＣＥの起動時の応答特性を考慮して設定することにより、内部電源配線２０に対して常にレギュレータ回路３０の出力電圧を供給することができる。よって、外部電源電圧が０Ｖから５Ｖに立上がる場合において、内部電源配線２０に直接外部電源電圧ＶＣＥが伝達されることはなく、コンパレータの応答速度によらず内部電源電圧における定格（３．３Ｖ）を超える電圧の発生を回避できる。
【００８８】
図８は、外部電源電圧が０Ｖから３．３Ｖに立上がる場合の電圧発生回路２００の動作を説明するための動作波形図である。
【００８９】
図８を参照して、時刻ｔ０において外部電源が起動されて外部電源電圧ＶＣＥが立上がりを開始する。外部電源電圧ＶＣＥは、時刻ｔ１１において遅延回路付コンパレータ７２の基準電圧Ｖ２（２．６Ｖ）に達するが、遅延回路の作用により所定の遅延時間ｔｄが経過するまでの間、遅延回路付コンパレータ７２の出力はＬレベルに維持されるため、電圧遮断トランジスタ７６もオフ状態を維持する。電圧遮断トランジスタ７６がオフ状態の間は、内部電源配線には電圧が供給されない。
【００９０】
一方、外部電源電圧の定常値（３．３Ｖ）は、コンパレータ４０の基準電圧Ｖ１（３．９Ｖ）よりも低いため、コンパレータ４０の出力はＬレベルのまま一定である。これに応じて、電圧切換トランジスタ５０はオンを維持する。しかし、電圧遮断トランジスタ７６がオフ状態であるため、内部電源配線に電圧は供給されない。
【００９１】
時刻ｔ１１から所定の遅延時間ｔｄ経過後の時刻ｔ１２において、遅延回路付コンパレータ７２の出力がＨレベルに立上がると、これに応じて、トランジスタ電圧遮断トランジスタ７６は、オンする。
【００９２】
時刻ｔ１２においては、電圧切換トランジスタ５０はオンを維持しており、レギュレータ回路３０は非活性化されたままである。よって、トランジスタ５０のオンによって、外部電源配線１０と内部電源配線２０とが接続される。
【００９３】
遅延時間ｔｄを外部電源電圧ＶＣＥが定常状態に達するまでの時間を考慮して設定することにより、内部電源配線２０に外部電源電圧ＶＣＥを直接供給しても、内部電源配線２０に定格（３．３Ｖ）を超える過渡的なピーク電圧が生じるおそれはない。
【００９４】
よって、外部電源電圧が０Ｖから３．３Ｖに立上がる場合においても、内部電源電圧における定格（３．３Ｖ）を超える電圧の発生を回避できる。さらに、レギュレータ回路３０を非活性化することで、消費電力の低減を図ることが可能となる。
【００９５】
電圧発生回路１１０の場合と同様に、電圧切換トランジスタ５０および電圧遮断トランジスタ７６に、オン抵抗の小さいＭＯＳトランジスタを採用することによって、この場合における外部電源電圧ＶＣＥと、内部電源電圧Ｖｃｃとの間に生ずる電圧降下を小さく抑えることができる。
【００９６】
このように、外部電源電圧の立上がりタイミングにおいて、外部電源電圧が安定状態に至るまでの一定期間の間、内部電源配線２０への電圧供給を遮断することによっても、起動直後において内部電源電圧を供給することははできないものの、内部電源電圧が安定的に定格電圧を超えないように制御することが可能となる。
【００９７】
［実施の形態２の変形例］
図９は、本発明の実施の形態２の変形例の電圧発生回路２１０の構成を示す回路図である。
【００９８】
図９を参照して、電圧発生回路２１０は、実施の形態２の電圧発生回路２００と比較して、コンパレータ４０に代えて電圧比較回路４１を備える点で異なる。その他の構成および動作については、電圧発生回路２００の場合と同様であるの説明は繰返さない。
【００９９】
また、電圧比較回路４１の構成および動作は、実施の形態１の変形例の電圧発生回路１２０の場合と同様であるので、説明は繰り返さない。
【０１００】
電圧比較回路４１は、電圧発生回路２００におけるコンパレータ４０と同様の効果を奏する。電圧発生回路２１０は、その動作は電圧発生回路２００と同様であるが、オペアンプを使用するコンパレータ４０に代えて、ツェナダイオード、トランジスタおよび抵抗器で構成される電圧比較回路４１によって同等の効果を奏するので、よりコスト的に有利な構成とすることが可能である。
【０１０１】
［実施の形態３］
図１０は、本発明の実施の形態３の電圧発生回路３００の構成を示す回路図である。
【０１０２】
図１０を参照して、電圧発生回路３００は、電圧発生回路１００と比較して、レギュレータ回路の入力端子および電圧切換トランジスタ５０に接続される入力ノードＮｉと外部電源配線１０との間に電圧遮断制御回路７０をさらに備える点で異なる。
【０１０３】
電圧発生回路３００は、外部電源電圧ＶＣＥが安定状態に至るまでの間、レギュレータ回路３０および電圧切換トランジスタ５０と外部電源配線１０との間を遮断することにより、内部電源配線２０への電圧供給を停止する。また、外部電源電圧ＶＣＥが安定となった後においては、電圧遮断トランジスタ７６をオンさせることにより、電圧発生回路１００と同様の動作を行なう。
【０１０４】
コンパレータ４０、遅延回路付コンパレータ７２、トランジスタ６２および電圧切換トランジスタ５０の動作タイミングについては、図７および８で説明した電圧発生回路２００の場合と同様であるので、説明は繰り返さない。
【０１０５】
このような構成によっても、電圧発生回路２００と同様に、起動直後において内部電源電圧を供給することははできないものの、外部電源電圧ＶＣＥの立上がり時においても内部電源電圧Ｖｃｃが瞬時的に定格以上となることを確実に回避することができ、負荷である内部回路に定格以上の電圧が印加され素子破壊に至ることを回避できる。
【０１０６】
［実施の形態３の変形例］
図１１は、本発明の実施の形態３の変形例の電圧発生回路３１０の構成を示す回路図である。
【０１０７】
図１１を参照して、電圧発生回路３１０は、実施の形態３の電圧発生回路３００と比較して、コンパレータ４０に代えて電圧比較回路４１を備える点で異なる。その他の構成および動作については、電圧発生回路３００の場合と同様であるの説明は繰返さない。
【０１０８】
また、電圧比較回路４１の構成および動作は、実施の形態１の変形例の電圧発生回路１２０の場合と同様であるので、説明は繰り返さない。
【０１０９】
電圧比較回路４１は、電圧発生回路３００におけるコンパレータ４０と同様の効果を奏する。電圧発生回路３１０は、その動作は電圧発生回路３００と同様であるが、オペアンプを使用するコンパレータ４０に代えて、ツェナダイオード、トランジスタおよび抵抗器で構成される電圧比較回路４１によって同等の効果を奏するので、よりコスト的に有利な構成とすることが可能である。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
請求項１記載の電圧発生回路は、外部電源配線の電圧レベルが安定するまでの間は、補助電圧発生回路によって内部電源配線に電圧を供給し、外部電源配線の電圧レベルが安定した後は、外部電源配線の電圧レベルに応じて、内部電源配線に直接外部電源配線より電圧を供給するので、起動時（起動期間）より定格を超えることにない安定した電圧を内部電源配線に供給することができるとともに、補助電圧発生回路を非活性化することによって消費電力の低減を図ることが可能となる。
【０１１２】
請求項２、３記載の電圧発生回路は、所定時間の経過によって外部電源配線の電圧レベルが安定したものとみなすので、請求項１記載の電圧発生回路の奏する効果を、より簡易な回路構成の下で享受することが可能である。特に、外部より供給される外部電源電圧の過渡応答特性に応じて、内部電源電圧が定格電圧を超えることがないように制御することが可能である。
【０１１３】
請求項４記載の電圧発生回路は、電圧比較回路を演算増幅器を用いずに構成できるので、請求項３記載の電圧発生回路の奏する効果をコスト的により有利な回路構成の下で享受することが可能である。
【０１１４】
請求項５〜７記載の電圧発生回路は、電圧供給遮断回路の作用によって、外部電源電圧の立上がり時の一定期間において、内部電源配線への電圧供給を一時的に停止するので、内部電源電圧が定格電圧を超えることがないように制御することが可能である。また、所定時間の経過によって外部電源配線の電圧レベルが安定したものとみなすので、より簡易な回路構成の下で上記効果を享受することが可能である。
【０１１６】
請求項８記載の電圧発生回路は、電圧比較回路を演算増幅器を用いずに構成できるので、請求項５記載の電圧発生回路の奏する効果を、コスト的により有利な回路構成の下で享受することが可能である。
【図面の簡単な説明】
【図１】実施の形態１の電圧発生回路の構成を説明するための電圧発生回路１００の構成を示す回路図である。
【図２】実施の形態１の電圧発生回路１１０の全体構成を示す回路図である。
【図３】外部電源電圧が０Ｖから５Ｖに立上がる場合の電圧発生回路１１０の動作を説明するための動作波形図である。
【図４】外部電源電圧が０Ｖから３．３Ｖに立上がる場合の電圧発生回路１１０の動作を説明するための動作波形図である。
【図５】実施の形態１の変形例の電圧発生回路１２０の全体構成を示す回路図である。
【図６】実施の形態２の電圧発生回路２００の全体構成を示す回路図である。
【図７】外部電源電圧が０Ｖから５Ｖに立上がる場合の電圧発生回路２００の動作を説明するための動作波形図である。
【図８】外部電源電圧が０Ｖから３．３Ｖに立上がる場合の電圧発生回路２００の動作を説明するための動作波形図である。
【図９】実施の形態２の変形例の電圧発生回路２１０の全体構成を示す回路図である。
【図１０】実施の形態３の電圧発生回路３００の全体構成を示す回路図である。
【図１１】実施の形態３の変形例の電圧発生回路３１０の全体構成を示す回路図である。
【図１２】従来の技術の電圧発生回路５００の全体構成を示す概略ブロック図である。
【図１３】切り替え回路５４０の構成を示す回路図である。
【図１４】電源電圧検出回路５３０の構成を示す回路図である。
【符号の説明】
１０外部電源配線、２０内部電源配線、３０レギュレータ回路、４０コンパレータ、５０電圧切換トランジスタ、６０電圧切換制御回路、７０電圧遮断回路。

Claims

外部電源電圧を受けて、予め定められた定格電圧の動作電源電圧を発生する電圧発生回路であって、
前記外部電源電圧を伝達するための外部電源配線と、
前記動作電源電圧を伝達するための内部電源配線と、
制御ノードと、
前記制御ノードの電圧レベルに応じて活性化され、前記外部電源配線と前記内部電源配線とを接続する出力切換回路と、
前記外部電源配線と前記内部電源配線との間に接続され、前記制御ノードの電圧レベルに応じて前記出力切換回路と相補的に活性化されて、前記内部電源配線に前記定格電圧を供給する補助電圧発生回路と、
前記制御ノードの電圧を切換えることによって、前記外部電源配線の電圧レベルが前記定格電圧よりも低く設定される基準電圧以上となるまでの起動期間においては、前記補助電圧発生回路を活性化し、前記外部電源配線の電圧レベルが前記基準電圧以上となった時刻以降においては、前記外部電源配線の電圧レベルが安定した後に、前記外部電源配線の電圧レベルに応じて、前記出力切換回路を活性化する電圧切換制御回路とを備える、電圧発生回路。
前記電圧切換制御回路は、前記外部電源配線の電圧レベルが前記基準電圧以上となった時刻から、前記外部電源電圧が定常状態に達するまでの時間である所定時間経過後において、前記外部電源配線の電圧レベルに応じて前記出力切換回路を活性化する、請求項１記載の電圧発生回路。
前記電圧切換制御回路は、前記制御ノードの電圧レベルを、前記出力切換回路を活性化するための第１の電圧および前記補助電圧発生回路を活性化するための第２の電圧のいずれか一方に設定し、
前記電圧切換制御回路は、
前記外部電源配線の電圧レベルが前記定格電圧よりも高く設定される副基準電圧以上である場合に、第１の制御信号を活性化する第１の電圧比較回路と、
前記外部電源配線の電圧レベルが前記基準電圧以上である場合に、前記基準電圧以上となった時刻から前記所定時間が経過した後に、第２の制御信号を活性化する第２の電圧比較回路と、
前記第１の制御信号が非活性化され、かつ、前記第２の制御信号が活性化される場合に、前記制御ノードの電圧レベルを前記第１の電圧に設定する論理演算回路とを含む、請求項２記載の電圧発生回路。
前記第１の電圧比較回路は、
前記第１の電圧を供給する補助電源配線と、
前記外部電源配線と前記制御ノードとを電気的に接続するために配置されるトランジスタと、
前記補助電源配線から前記トランジスタの入力電極に向かう方向を順方向として接続され、降伏電圧が前記第１の電圧であるツェナーダイオードと、
前記外部電源配線と前記トランジスタの入力電極との間に接続される第１の抵抗器と、
前記トランジスタと前記補助電源配線との間に接続される第２の抵抗器とを含む、請求項３記載の電圧発生回路。
外部電源電圧を受けて、予め定められた定格電圧の動作電源電圧を発生する電圧発生回路であって、
前記外部電源電圧を伝達するための外部電源配線と、
前記動作電源電圧を伝達するための内部電源配線と、
制御ノードと、
前記制御ノードの電圧レベルに応じて活性化され、前記外部電源配線と前記内部電源配線とを接続する出力切換回路と、
前記外部電源配線と前記内部電源配線との間に接続され、前記出力切換回路と相補的に活性化されて、前記内部電源配線に前記定格電圧を供給する補助電圧発生回路と、
前記外部電源電圧の電圧レベルが前記定格電圧よりも高く設定される第１の基準電圧以下である場合においては、前記出力切換回路を活性化する電圧切換制御回路と、
前記外部電源配線の電圧レベルが前記定格電圧よりも低く設定される第２の基準電圧以上となった第１の時刻から前記外部電源電圧が定常状態に達するまでの時間である所定時間経過するまでの間、前記内部電源配線に対する前記外部電源配線および前記補助電圧発生回路による電圧供給を停止するための電圧供給遮断回路とを備える、電圧発生回路。
前記電圧供給遮断回路は、
前記補助電圧発生回路の出力端子および前記出力切換回路と接続される第１のノードと、
前記外部電源電圧の電圧レベルが前記第２の基準電圧以上となり、かつ、前記所定時間が経過するまでの間、遮断制御信号を活性化する電圧比較回路と、
前記遮断制御信号に応じて、前記第１のノードと前記内部電源配線との間を遮断する電圧遮断スイッチとを含む、請求項５記載の電圧発生回路。
前記電圧供給遮断回路は、
前記補助電圧発生回路の入力端子および前記出力切換回路と接続される第２のノードと、
前記外部電源電圧の電圧レベルが前記第２の基準電圧以上となり、かつ、前記所定時間が経過するまでの間、遮断制御信号を活性化する電圧比較回路と、
前記遮断制御信号に応じて、前記第２のノードと前記内部電源配線との間を遮断する電圧遮断スイッチとを含む、請求項５記載の電圧発生回路。
前記電圧切換制御回路は、前記制御ノードの電圧レベルを、前記出力切換回路を活性化するための第１の電圧および前記補助電圧発生回路を活性化するための第２の電圧のいずれか一方に設定し、
前記電圧切換制御回路は、記第１の電圧比較回路は、
前記第１の電圧を供給する補助電源配線と、
前記外部電源配線と前記制御ノードとを電気的に接続するために配置されるトランジスタと、
前記補助電源配線から前記トランジスタの入力電極に向かう方向を順方向として接続され、降伏電圧が前記第１の電圧であるツェナーダイオードと、
前記外部電源配線と前記トランジスタの入力電極との間に接続される第１の抵抗器と、
前記トランジスタと前記補助電源配線との間に接続される第１の抵抗器とを含む、請求項５記載の電圧発生回路。