JP2000165220A - 起動回路及び半導体集積回路装置 - Google Patents
起動回路及び半導体集積回路装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】
【課題】プロセスのばらつきによるトランジスタの特性
のばらつきに対応してチップ毎に最適な起動信号を生成
することができる起動回路を提供する。 【解決手段】起動回路１１は、外部電源が立ち上がって
から通常の動作電圧となるまでに、該外部電源に基づい
た制御電圧Ｖn にて第１ＭＯＳ形トランジスタＴＮ１を
所定のタイミングでオン・オフさせ、そのオン・オフに
基づいて起動信号ＳＴＴＺを生成する。起動回路１１
は、補正回路１３を備える。補正回路１３は、第１ＭＯ
Ｓ形トランジスタＴＮ１のしきい値電圧のバラツキに応
じて制御電圧Ｖn を補正する。
のばらつきに対応してチップ毎に最適な起動信号を生成
することができる起動回路を提供する。 【解決手段】起動回路１１は、外部電源が立ち上がって
から通常の動作電圧となるまでに、該外部電源に基づい
た制御電圧Ｖn にて第１ＭＯＳ形トランジスタＴＮ１を
所定のタイミングでオン・オフさせ、そのオン・オフに
基づいて起動信号ＳＴＴＺを生成する。起動回路１１
は、補正回路１３を備える。補正回路１３は、第１ＭＯ
Ｓ形トランジスタＴＮ１のしきい値電圧のバラツキに応
じて制御電圧Ｖn を補正する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に備えら
れて内部回路を初期化するための起動信号を生成する起
動回路に関する。
れて内部回路を初期化するための起動信号を生成する起
動回路に関する。
【０００２】フリップフロップ回路、ラッチ回路等を内
部回路として備えた半導体集積回路装置においては、起
動回路が設けられ、電源投入時に起動回路にて生成した
起動信号にてフリップフロップ回路、ラッチ回路等を初
期セットさせて半導体集積回路装置の誤動作を防止して
いる。また、近年では半導体集積回路装置の低消費電力
化を図るために、電源電圧の低電圧化が進められ、その
半導体集積回路装置に搭載された起動回路においても低
電源電圧で安定して動作することが要求されている。
部回路として備えた半導体集積回路装置においては、起
動回路が設けられ、電源投入時に起動回路にて生成した
起動信号にてフリップフロップ回路、ラッチ回路等を初
期セットさせて半導体集積回路装置の誤動作を防止して
いる。また、近年では半導体集積回路装置の低消費電力
化を図るために、電源電圧の低電圧化が進められ、その
半導体集積回路装置に搭載された起動回路においても低
電源電圧で安定して動作することが要求されている。
【０００３】
【従来の技術】図７は、半導体集積回路装置の一部回路
図であって、従来の起動回路５１の回路図を示す。起動
回路５１には、高電位電源Ｖcc1 と低電位電源Ｖssが外
部電源として供給される。
図であって、従来の起動回路５１の回路図を示す。起動
回路５１には、高電位電源Ｖcc1 と低電位電源Ｖssが外
部電源として供給される。
【０００４】起動回路５１は、分圧部５２、初段部５３
及び波形整形部５４を備える。分圧部５２は、高電位電
源Ｖcc1 と低電位電源Ｖss（０Ｖ）との間に直列接続さ
れた抵抗Ｒ１，Ｒ２を備える。分圧部５２は、抵抗Ｒ
１，Ｒ２の抵抗比にて高電位電源電圧Ｖcc1 を分圧した
分圧電圧Ｖn11 を初段部５３に出力する。
及び波形整形部５４を備える。分圧部５２は、高電位電
源Ｖcc1 と低電位電源Ｖss（０Ｖ）との間に直列接続さ
れた抵抗Ｒ１，Ｒ２を備える。分圧部５２は、抵抗Ｒ
１，Ｒ２の抵抗比にて高電位電源電圧Ｖcc1 を分圧した
分圧電圧Ｖn11 を初段部５３に出力する。
【０００５】初段部５３は、高電位電源Ｖcc1 と低電位
電源Ｖssとの間に直列接続された抵抗Ｒ３とＮチャネル
ＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタ
という）ＴＮ１を備える。ＮＭＯＳトランジスタＴＮ１
のゲートには分圧電圧Ｖn11が入力され、ＮＭＯＳトラ
ンジスタＴＮ１は分圧電圧Ｖn11 に基づいてオン又はオ
フする。初段部５３は、ＮＭＯＳトランジスタＴＮ１が
オフするとＨレベル（高電位電源レベル）の信号Ｓ１１
を、ＮＭＯＳトランジスタＴＮ１がオンするとＬレベル
（低電位電源レベル）の信号Ｓ１１を波形整形部５４に
出力する。
電源Ｖssとの間に直列接続された抵抗Ｒ３とＮチャネル
ＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタ
という）ＴＮ１を備える。ＮＭＯＳトランジスタＴＮ１
のゲートには分圧電圧Ｖn11が入力され、ＮＭＯＳトラ
ンジスタＴＮ１は分圧電圧Ｖn11 に基づいてオン又はオ
フする。初段部５３は、ＮＭＯＳトランジスタＴＮ１が
オフするとＨレベル（高電位電源レベル）の信号Ｓ１１
を、ＮＭＯＳトランジスタＴＮ１がオンするとＬレベル
（低電位電源レベル）の信号Ｓ１１を波形整形部５４に
出力する。
【０００６】波形整形部５４は、直列接続された偶数個
（図７において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部５３から信
号Ｓ１１が入力される。波形整形部５４は、信号Ｓ１１
を波形整形して起動信号ＳＴＴＺとして内部回路（図示
略）に出力する。
（図７において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部５３から信
号Ｓ１１が入力される。波形整形部５４は、信号Ｓ１１
を波形整形して起動信号ＳＴＴＺとして内部回路（図示
略）に出力する。
【０００７】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、分圧部５２から出力される分圧電圧Ｖn11 は、図８
に示すように、外部電源（高電位電源Ｖcc1 ）の上昇に
比例して上昇する。そして、図８に示す所定のタイミン
グｔ１までは、分圧部５２から出力される分圧電圧Ｖn1
1 がＮＭＯＳトランジスタＴＮ１のしきい値電圧Ｖthn1
を越えていないため、ＮＭＯＳトランジスタＴＮ１はオ
フしている。従って、初段部５３はＨレベルの信号を出
力し、起動信号ＳＴＴＺはＨレベルとなる。このＨレベ
ルの起動信号ＳＴＴＺにより内部回路（フリップフロッ
プ回路やラッチ回路等）が初期セットされる。
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、分圧部５２から出力される分圧電圧Ｖn11 は、図８
に示すように、外部電源（高電位電源Ｖcc1 ）の上昇に
比例して上昇する。そして、図８に示す所定のタイミン
グｔ１までは、分圧部５２から出力される分圧電圧Ｖn1
1 がＮＭＯＳトランジスタＴＮ１のしきい値電圧Ｖthn1
を越えていないため、ＮＭＯＳトランジスタＴＮ１はオ
フしている。従って、初段部５３はＨレベルの信号を出
力し、起動信号ＳＴＴＺはＨレベルとなる。このＨレベ
ルの起動信号ＳＴＴＺにより内部回路（フリップフロッ
プ回路やラッチ回路等）が初期セットされる。
【０００８】更に所定のタイミングｔ１を越え、高電位
電源Ｖcc1 が上昇して分圧電圧Ｖn11 がＮＭＯＳトラン
ジスタＴＮ１のしきい値電圧Ｖthn1を越えると、ＮＭＯ
ＳトランジスタＴＮ１はオンし、Ｌレベルの起動信号Ｓ
ＴＴＺが出力される。内部回路の初期セットは、この起
動信号ＳＴＴＺの立ち下がりに基づいて終了される。こ
の後、高電位電源Ｖcc1 が通常の動作電圧（内部回路が
正常に動作する電圧）で安定すると、起動回路５１は起
動信号ＳＴＴＺをＬレベルに保持する。従って、再び高
電位電源Ｖcc1 が所定値以下となるまで、内部回路の初
期セットは行われない。このように、この半導体集積回
路装置では、電源投入時に起動回路５１の起動信号ＳＴ
ＴＺにて内部回路（フリップフロップ回路、ラッチ回路
等）が初期セットされ、その誤動作が防止される。
電源Ｖcc1 が上昇して分圧電圧Ｖn11 がＮＭＯＳトラン
ジスタＴＮ１のしきい値電圧Ｖthn1を越えると、ＮＭＯ
ＳトランジスタＴＮ１はオンし、Ｌレベルの起動信号Ｓ
ＴＴＺが出力される。内部回路の初期セットは、この起
動信号ＳＴＴＺの立ち下がりに基づいて終了される。こ
の後、高電位電源Ｖcc1 が通常の動作電圧（内部回路が
正常に動作する電圧）で安定すると、起動回路５１は起
動信号ＳＴＴＺをＬレベルに保持する。従って、再び高
電位電源Ｖcc1 が所定値以下となるまで、内部回路の初
期セットは行われない。このように、この半導体集積回
路装置では、電源投入時に起動回路５１の起動信号ＳＴ
ＴＺにて内部回路（フリップフロップ回路、ラッチ回路
等）が初期セットされ、その誤動作が防止される。
【０００９】ここで、このトランジスタＴＮ１がオンす
る所定のタイミングｔ１は、内部回路の初期セットが正
常に完了するタイミングより前であると、内部回路（半
導体集積回路装置）が誤動作してしまう。従って、抵抗
Ｒ１，Ｒ２の抵抗比は、高電位電源Ｖcc1 に比例する分
圧電圧Ｖn11 が上昇してしきい値電圧Ｖthn1を越えるよ
うに、且つそのタイミングｔ１が内部回路の初期セット
が正常に完了するタイミングより後となるように設定さ
れている。
る所定のタイミングｔ１は、内部回路の初期セットが正
常に完了するタイミングより前であると、内部回路（半
導体集積回路装置）が誤動作してしまう。従って、抵抗
Ｒ１，Ｒ２の抵抗比は、高電位電源Ｖcc1 に比例する分
圧電圧Ｖn11 が上昇してしきい値電圧Ｖthn1を越えるよ
うに、且つそのタイミングｔ１が内部回路の初期セット
が正常に完了するタイミングより後となるように設定さ
れている。
【００１０】又、ＮＭＯＳトランジスタＴＮ１のしきい
値電圧Ｖthn1は、プロセスのばらつきにより、最大しき
い値電圧Ｖthn1max から最小しきい値電圧Ｖthn1min ま
でチップ毎にばらついてしまう。このため、抵抗Ｒ１，
Ｒ２の抵抗比は、分圧電圧Ｖn11 がＮＭＯＳトランジス
タＴＮ１の最大しきい値電圧Ｖthn1max を越えるように
設定されている。又、抵抗Ｒ１，Ｒ２の抵抗比は、分圧
電圧Ｖn11 がＮＭＯＳトランジスタＴＮ１の最小しきい
値電圧Ｖthn1min を越えるタイミングｔ２が内部回路の
初期セットが正常に完了するタイミングより後となるよ
うに設定されている。
値電圧Ｖthn1は、プロセスのばらつきにより、最大しき
い値電圧Ｖthn1max から最小しきい値電圧Ｖthn1min ま
でチップ毎にばらついてしまう。このため、抵抗Ｒ１，
Ｒ２の抵抗比は、分圧電圧Ｖn11 がＮＭＯＳトランジス
タＴＮ１の最大しきい値電圧Ｖthn1max を越えるように
設定されている。又、抵抗Ｒ１，Ｒ２の抵抗比は、分圧
電圧Ｖn11 がＮＭＯＳトランジスタＴＮ１の最小しきい
値電圧Ｖthn1min を越えるタイミングｔ２が内部回路の
初期セットが正常に完了するタイミングより後となるよ
うに設定されている。
【００１１】
【発明が解決しようとする課題】ところで、近年では電
源電圧の低電圧化が進められ、図８に示すように、高電
位電源Ｖcc1 に代えてそれより電位が低い高電位電源Ｖ
cc2 が動作電源として供給されるようになってきてい
る。しかしながら、高電位電源Ｖcc1 に対応して設定し
た抵抗Ｒ１，Ｒ２の抵抗比では、それにより高電位電源
Ｖcc2 を分圧した分圧電圧Ｖn12 が最大しきい値電圧Ｖ
thn1max を越えないため、ＮＭＯＳトランジスタＴＮ１
がオンしない。従って、起動信号ＳＴＴＺがＬレベルと
ならず、内部回路の初期セットが終了されないことにな
る。
源電圧の低電圧化が進められ、図８に示すように、高電
位電源Ｖcc1 に代えてそれより電位が低い高電位電源Ｖ
cc2 が動作電源として供給されるようになってきてい
る。しかしながら、高電位電源Ｖcc1 に対応して設定し
た抵抗Ｒ１，Ｒ２の抵抗比では、それにより高電位電源
Ｖcc2 を分圧した分圧電圧Ｖn12 が最大しきい値電圧Ｖ
thn1max を越えないため、ＮＭＯＳトランジスタＴＮ１
がオンしない。従って、起動信号ＳＴＴＺがＬレベルと
ならず、内部回路の初期セットが終了されないことにな
る。
【００１２】そこで、抵抗Ｒ１，Ｒ２の抵抗比を、高電
位電源Ｖcc2 の分圧電圧Ｖn13 が最大しきい値電圧Ｖth
n1max を越えるように変更する。このようすることで、
起動回路１１は、Ｌレベルの起動信号ＳＴＴＺを出力す
ることができる。しかしながら、抵抗Ｒ１，Ｒ２の抵抗
比は、バラツキによりトランジスタＴＮ１のしきい値電
圧が低くなった半導体装置においても同じとなる。する
と、分圧電圧Ｖn13 が最小しきい値電圧Ｖthn1min を越
えるタイミングｔ３が早くなり、内部回路の初期セット
が正常に完了するタイミングより前にＬレベルの起動信
号ＳＴＴＺが出力されることとなってしまう虞がある。
即ち、起動信号ＳＴＴＺがＬレベルとなるタイミングｔ
３が早すぎて、内部回路の初期セットが正常に完了され
ず、誤動作を生じてしまう虞がある。これらのことか
ら、抵抗Ｒ１，Ｒ２の抵抗比をどのように設定しても、
この起動回路５１では全てのチップに対応できる起動信
号ＳＴＴＺ、即ち全てのチップで正常に初期セットを行
なうことができる最適な起動信号ＳＴＴＺを生成するこ
とができないという問題がある。
位電源Ｖcc2 の分圧電圧Ｖn13 が最大しきい値電圧Ｖth
n1max を越えるように変更する。このようすることで、
起動回路１１は、Ｌレベルの起動信号ＳＴＴＺを出力す
ることができる。しかしながら、抵抗Ｒ１，Ｒ２の抵抗
比は、バラツキによりトランジスタＴＮ１のしきい値電
圧が低くなった半導体装置においても同じとなる。する
と、分圧電圧Ｖn13 が最小しきい値電圧Ｖthn1min を越
えるタイミングｔ３が早くなり、内部回路の初期セット
が正常に完了するタイミングより前にＬレベルの起動信
号ＳＴＴＺが出力されることとなってしまう虞がある。
即ち、起動信号ＳＴＴＺがＬレベルとなるタイミングｔ
３が早すぎて、内部回路の初期セットが正常に完了され
ず、誤動作を生じてしまう虞がある。これらのことか
ら、抵抗Ｒ１，Ｒ２の抵抗比をどのように設定しても、
この起動回路５１では全てのチップに対応できる起動信
号ＳＴＴＺ、即ち全てのチップで正常に初期セットを行
なうことができる最適な起動信号ＳＴＴＺを生成するこ
とができないという問題がある。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的はプロセスのばらつきによ
るトランジスタの特性のばらつきに応じてチップ毎に最
適な起動信号を生成することができる起動回路及び半導
体集積回路装置を提供することにある。
れたものであって、その目的はプロセスのばらつきによ
るトランジスタの特性のばらつきに応じてチップ毎に最
適な起動信号を生成することができる起動回路及び半導
体集積回路装置を提供することにある。
【００１４】
【課題を解決するための手段】請求項１に記載の発明に
よれば、外部電源が立ち上がってから通常の動作電圧と
なるまでに、該外部電源に基づいた制御電圧にて第１Ｍ
ＯＳ形トランジスタが所定のタイミングでオン・オフさ
れ、そのオン・オフに基づいて起動信号が生成される。
そして、プロセスのばらつきによる前記第１ＭＯＳ形ト
ランジスタのしきい値電圧のばらつきに応じて、補正回
路にて制御電圧が補正される。従って、第１ＭＯＳ形ト
ランジスタを所定のタイミング内でオン・オフさせるこ
とができる。
よれば、外部電源が立ち上がってから通常の動作電圧と
なるまでに、該外部電源に基づいた制御電圧にて第１Ｍ
ＯＳ形トランジスタが所定のタイミングでオン・オフさ
れ、そのオン・オフに基づいて起動信号が生成される。
そして、プロセスのばらつきによる前記第１ＭＯＳ形ト
ランジスタのしきい値電圧のばらつきに応じて、補正回
路にて制御電圧が補正される。従って、第１ＭＯＳ形ト
ランジスタを所定のタイミング内でオン・オフさせるこ
とができる。
【００１５】請求項２に記載の発明によれば、制御電圧
は、外部電源の高電位電源と低電位電源との間で直列接
続された複数の抵抗を備える分圧部にて該抵抗比に基づ
いて生成される。そして、補正回路は、分圧部の複数の
抵抗と直列に接続される。従って、分圧部にて生成され
る制御電圧が、補正回路によって第１ＭＯＳ形トランジ
スタのしきい値電圧に応じて補正されるため、第１ＭＯ
Ｓ形トランジスタを所定のタイミング内でオン・オフさ
せることができる。
は、外部電源の高電位電源と低電位電源との間で直列接
続された複数の抵抗を備える分圧部にて該抵抗比に基づ
いて生成される。そして、補正回路は、分圧部の複数の
抵抗と直列に接続される。従って、分圧部にて生成され
る制御電圧が、補正回路によって第１ＭＯＳ形トランジ
スタのしきい値電圧に応じて補正されるため、第１ＭＯ
Ｓ形トランジスタを所定のタイミング内でオン・オフさ
せることができる。
【００１６】請求項３に記載の発明によれば、第１ＭＯ
Ｓ形トランジスタと同種類の第２ＭＯＳ形トランジスタ
を備える補正回路は、その第２ＭＯＳ形トランジスタの
しきい値電圧に応じて制御電圧を補正する。従って、制
御電圧は、第１ＭＯＳ形トランジスタのしきい値電圧の
バラツキに対応して補正される。
Ｓ形トランジスタと同種類の第２ＭＯＳ形トランジスタ
を備える補正回路は、その第２ＭＯＳ形トランジスタの
しきい値電圧に応じて制御電圧を補正する。従って、制
御電圧は、第１ＭＯＳ形トランジスタのしきい値電圧の
バラツキに対応して補正される。
【００１７】請求項４に記載の発明によれば、第２ＭＯ
Ｓ形トランジスタのゲートは、自身のドレインに接続さ
れる。従って、第２ＭＯＳ形トランジスタは、ドレイン
の電位を、そのしきい値電圧分だけ高くするため、制御
電圧は、そのしきい値電圧に応じて変化する。
Ｓ形トランジスタのゲートは、自身のドレインに接続さ
れる。従って、第２ＭＯＳ形トランジスタは、ドレイン
の電位を、そのしきい値電圧分だけ高くするため、制御
電圧は、そのしきい値電圧に応じて変化する。
【００１８】請求項５に記載の発明によれば、第２ＭＯ
Ｓ形トランジスタのしきい値電圧は、第１ＭＯＳ形トラ
ンジスタのしきい値電圧より低くなる。従って、第１Ｍ
ＯＳ形トランジスタよりも先に第２ＭＯＳ形トランジス
タがオンし、そのオンした第２ＭＯＳ形トランジスタに
より制御電圧が補正される。
Ｓ形トランジスタのしきい値電圧は、第１ＭＯＳ形トラ
ンジスタのしきい値電圧より低くなる。従って、第１Ｍ
ＯＳ形トランジスタよりも先に第２ＭＯＳ形トランジス
タがオンし、そのオンした第２ＭＯＳ形トランジスタに
より制御電圧が補正される。
【００１９】請求項６に記載の発明によれば、プロセス
のばらつきにより第１ＭＯＳ形トランジスタのしきい値
電圧が高くなったときは、補正回路の第２ＭＯＳ形トラ
ンジスタのしきい値電圧も高くなり、制御電圧（分圧電
圧）が自動的に高く補正される。又、プロセスのばらつ
きにより第１ＭＯＳ形トランジスタのしきい値電圧が低
くなったときは、第２ＭＯＳ形トランジスタのしきい値
電圧も低くなり、制御電圧が自動的に低く補正される。
その結果、プロセスのばらつきにより前記第１ＭＯＳ形
トランジスタのしきい値電圧がばらついても、補正回路
にて制御電圧が自動的に補正され、第１ＭＯＳ形トラン
ジスタを所定のタイミング内でオン・オフさせることが
できる。
のばらつきにより第１ＭＯＳ形トランジスタのしきい値
電圧が高くなったときは、補正回路の第２ＭＯＳ形トラ
ンジスタのしきい値電圧も高くなり、制御電圧（分圧電
圧）が自動的に高く補正される。又、プロセスのばらつ
きにより第１ＭＯＳ形トランジスタのしきい値電圧が低
くなったときは、第２ＭＯＳ形トランジスタのしきい値
電圧も低くなり、制御電圧が自動的に低く補正される。
その結果、プロセスのばらつきにより前記第１ＭＯＳ形
トランジスタのしきい値電圧がばらついても、補正回路
にて制御電圧が自動的に補正され、第１ＭＯＳ形トラン
ジスタを所定のタイミング内でオン・オフさせることが
できる。
【００２０】請求項７に記載の発明によれば、制御電圧
は、外部電源の高電位電源と低電位電源との間で直列接
続された複数の抵抗を備える分圧部にて該抵抗比に基づ
いて生成される。補正分圧部では、分圧部の分圧電圧と
異なる分圧電圧が生成される。そして、プロセスのばら
つきにより第１ＭＯＳ形トランジスタのしきい値電圧が
ばらついても、そのしきい値電圧に応じて分圧部の分圧
電圧と、補正分圧部の分圧電圧とのうちの１つがスイッ
チ素子にて選択され制御電圧として出力される。従っ
て、プロセスのばらつきにより前記第１ＭＯＳ形トラン
ジスタのしきい値電圧がばらついても、補正回路にて制
御電圧が補正され、第１ＭＯＳ形トランジスタを所定の
タイミング内でオン・オフさせることができる。
は、外部電源の高電位電源と低電位電源との間で直列接
続された複数の抵抗を備える分圧部にて該抵抗比に基づ
いて生成される。補正分圧部では、分圧部の分圧電圧と
異なる分圧電圧が生成される。そして、プロセスのばら
つきにより第１ＭＯＳ形トランジスタのしきい値電圧が
ばらついても、そのしきい値電圧に応じて分圧部の分圧
電圧と、補正分圧部の分圧電圧とのうちの１つがスイッ
チ素子にて選択され制御電圧として出力される。従っ
て、プロセスのばらつきにより前記第１ＭＯＳ形トラン
ジスタのしきい値電圧がばらついても、補正回路にて制
御電圧が補正され、第１ＭＯＳ形トランジスタを所定の
タイミング内でオン・オフさせることができる。
【００２１】請求項８に記載の発明によれば、補正分圧
部では、複数の分圧電圧が生成される。補正分圧部の複
数の分圧電圧と、分圧部の分圧電圧とのうちの１つは、
スイッチ素子にて選択され制御電圧として出力される。
部では、複数の分圧電圧が生成される。補正分圧部の複
数の分圧電圧と、分圧部の分圧電圧とのうちの１つは、
スイッチ素子にて選択され制御電圧として出力される。
【００２２】請求項９に記載の発明によれば、プロセス
のばらつきにより第１ＭＯＳ形トランジスタのしきい値
電圧がばらついても、そのしきい値電圧に応じてヒュー
ズを切断することにより、分圧部の分圧電圧と、補正分
圧部の分圧電圧とのうちの１つが選択され制御電圧とし
て出力される。
のばらつきにより第１ＭＯＳ形トランジスタのしきい値
電圧がばらついても、そのしきい値電圧に応じてヒュー
ズを切断することにより、分圧部の分圧電圧と、補正分
圧部の分圧電圧とのうちの１つが選択され制御電圧とし
て出力される。
【００２３】請求項１０に記載の発明によれば、制御電
圧（分圧電圧）は、外部電源の高電位電源と低電位電源
との間で直列接続された複数の抵抗を備える分圧部にて
該抵抗比に基づいて生成される。そして、その分圧電圧
は、補正回路にて分圧部の分圧比が第１ＭＯＳ形トラン
ジスタのしきい値電圧に応じて変更されることにより、
補正される。従って、第１ＭＯＳ形トランジスタを所定
のタイミング内でオン・オフさせることができる。
圧（分圧電圧）は、外部電源の高電位電源と低電位電源
との間で直列接続された複数の抵抗を備える分圧部にて
該抵抗比に基づいて生成される。そして、その分圧電圧
は、補正回路にて分圧部の分圧比が第１ＭＯＳ形トラン
ジスタのしきい値電圧に応じて変更されることにより、
補正される。従って、第１ＭＯＳ形トランジスタを所定
のタイミング内でオン・オフさせることができる。
【００２４】請求項１１に記載の発明によれば、分圧部
には、高電位電源に接続された第１の抵抗と、低電位電
源に接続された第２の抵抗とが備えられる。補正回路に
は、第１，第２の抵抗の間に直列に接続された１つ又は
複数の抵抗と、第１，第２抵抗を含む各抵抗間に一端が
接続され他端が前記第１ＭＯＳ形トランジスタのゲート
に接続された複数のスイッチ素子とが備えられる。従っ
て、分圧部の分圧比は、スイッチ素子にて選択され変更
される。これにより、第１ＭＯＳ形トランジスタのゲー
トに出力される分圧電圧は、スイッチ素子にて選択され
る。
には、高電位電源に接続された第１の抵抗と、低電位電
源に接続された第２の抵抗とが備えられる。補正回路に
は、第１，第２の抵抗の間に直列に接続された１つ又は
複数の抵抗と、第１，第２抵抗を含む各抵抗間に一端が
接続され他端が前記第１ＭＯＳ形トランジスタのゲート
に接続された複数のスイッチ素子とが備えられる。従っ
て、分圧部の分圧比は、スイッチ素子にて選択され変更
される。これにより、第１ＭＯＳ形トランジスタのゲー
トに出力される分圧電圧は、スイッチ素子にて選択され
る。
【００２５】請求項１２に記載の発明によれば、プロセ
スのばらつきにより第１ＭＯＳ形トランジスタのしきい
値電圧がばらついても、そのしきい値電圧に応じてヒュ
ーズを切断することにより、分圧部の分圧比が変更さ
れ、分圧電圧が補正される。
スのばらつきにより第１ＭＯＳ形トランジスタのしきい
値電圧がばらついても、そのしきい値電圧に応じてヒュ
ーズを切断することにより、分圧部の分圧比が変更さ
れ、分圧電圧が補正される。
【００２６】請求項１３に記載の発明によれば、第１Ｍ
ＯＳ形トランジスタがオン・オフされると、そのドレイ
ンから出力される信号がインバータを備える波形整形部
にて波形整形され起動信号とされる。
ＯＳ形トランジスタがオン・オフされると、そのドレイ
ンから出力される信号がインバータを備える波形整形部
にて波形整形され起動信号とされる。
【００２７】請求項１４に記載の発明によれば、外部電
源が立ち上がってから通常の動作電圧となるまでに、該
外部電源に基づいた制御電圧にて第１ＭＯＳ形トランジ
スタが所定のタイミングでオン・オフされ、そのオン・
オフに基づいて起動信号が生成される。そして、プロセ
スのばらつきにより前記第１ＭＯＳ形トランジスタのし
きい値電圧がばらついても、補正回路にて制御電圧が補
正される。従って、第１ＭＯＳ形トランジスタを所定の
タイミング内でオン・オフさせることができる。そし
て、半導体集積回路装置の内部回路は起動回路にて生成
される起動信号に基づいて初期セットされる。従って、
内部回路の初期セットを正常に完了させることができ
る。
源が立ち上がってから通常の動作電圧となるまでに、該
外部電源に基づいた制御電圧にて第１ＭＯＳ形トランジ
スタが所定のタイミングでオン・オフされ、そのオン・
オフに基づいて起動信号が生成される。そして、プロセ
スのばらつきにより前記第１ＭＯＳ形トランジスタのし
きい値電圧がばらついても、補正回路にて制御電圧が補
正される。従って、第１ＭＯＳ形トランジスタを所定の
タイミング内でオン・オフさせることができる。そし
て、半導体集積回路装置の内部回路は起動回路にて生成
される起動信号に基づいて初期セットされる。従って、
内部回路の初期セットを正常に完了させることができ
る。
【００２８】
【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図１及び図２に従っ
て説明する。尚、従来技術（図７）と同様の構成につい
ては同一の符号を付してその説明を一部省略する。図１
は、半導体集積回路装置の一部回路図であって、起動回
路１１の回路図を示す。起動回路１１は、分圧部１２、
初段部５３及び波形整形部５４を備える。初段部５３
は、高電位電源Ｖcc2 と低電位電源Ｖss（０Ｖ）との間
に直列接続された抵抗Ｒ３，第１ＭＯＳ形トランジスタ
としてのＮチャネルＭＯＳトランジスタ（以下、第１ト
ランジスタという）ＴＮ１を備える。波形整形部５４
は、直列接続された偶数個のインバータ回路５５，５６
を備える。
明を具体化した第１の実施の形態を図１及び図２に従っ
て説明する。尚、従来技術（図７）と同様の構成につい
ては同一の符号を付してその説明を一部省略する。図１
は、半導体集積回路装置の一部回路図であって、起動回
路１１の回路図を示す。起動回路１１は、分圧部１２、
初段部５３及び波形整形部５４を備える。初段部５３
は、高電位電源Ｖcc2 と低電位電源Ｖss（０Ｖ）との間
に直列接続された抵抗Ｒ３，第１ＭＯＳ形トランジスタ
としてのＮチャネルＭＯＳトランジスタ（以下、第１ト
ランジスタという）ＴＮ１を備える。波形整形部５４
は、直列接続された偶数個のインバータ回路５５，５６
を備える。
【００２９】分圧部１２は、高電位電源Ｖcc2 と低電位
電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ４，Ｒ
５と、補正回路１３を備える。本実施の形態では、補正
回路１３は、第２ＭＯＳ形トランジスタとしてのＮチャ
ネルＭＯＳトランジスタ（以下、第２トランジスタとい
う）ＴＮ２を備える。第２トランジスタＴＮ２のゲート
は、自身のドレインに接続されている。抵抗Ｒ４と抵抗
Ｒ５との間のノードＮ１は、前記初段部５３の第１トラ
ンジスタＴＮ１のゲートに接続されている。
電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ４，Ｒ
５と、補正回路１３を備える。本実施の形態では、補正
回路１３は、第２ＭＯＳ形トランジスタとしてのＮチャ
ネルＭＯＳトランジスタ（以下、第２トランジスタとい
う）ＴＮ２を備える。第２トランジスタＴＮ２のゲート
は、自身のドレインに接続されている。抵抗Ｒ４と抵抗
Ｒ５との間のノードＮ１は、前記初段部５３の第１トラ
ンジスタＴＮ１のゲートに接続されている。
【００３０】第２トランジスタＴＮ２は、そのゲート電
圧（ドレイン電圧）がしきい値電圧Ｖthn2を越えるまで
オフする。従って、分圧部１２は、高電位電源Ｖcc2 が
第２トランジスタＴＮ２のしきい値電圧Ｖthn2を越える
までは、高電位電源電圧Ｖcc2 を分圧電圧Ｖn として初
段部５３に出力する。そして、分圧部１２は、高電位電
源電圧Ｖcc2 が第２トランジスタＴＮ２のしきい値電圧
Ｖthn2を越えると、高電位電源Ｖcc2 と第２トランジス
タＴＮ２のドレイン間の電圧（Ｖcc2 −Ｖthn2）を抵抗
Ｒ４，Ｒ５の抵抗比にて分圧した電圧と、第２トランジ
スタＴＮ２のしきい値電圧Ｖthn2とを加えた電圧（＝Ｖ
thn2＋｛（Ｖcc2 −Ｖthn2）×Ｒ５／（Ｒ４＋Ｒ
５）｝）を分圧電圧Ｖn として初段部５３に出力する。
圧（ドレイン電圧）がしきい値電圧Ｖthn2を越えるまで
オフする。従って、分圧部１２は、高電位電源Ｖcc2 が
第２トランジスタＴＮ２のしきい値電圧Ｖthn2を越える
までは、高電位電源電圧Ｖcc2 を分圧電圧Ｖn として初
段部５３に出力する。そして、分圧部１２は、高電位電
源電圧Ｖcc2 が第２トランジスタＴＮ２のしきい値電圧
Ｖthn2を越えると、高電位電源Ｖcc2 と第２トランジス
タＴＮ２のドレイン間の電圧（Ｖcc2 −Ｖthn2）を抵抗
Ｒ４，Ｒ５の抵抗比にて分圧した電圧と、第２トランジ
スタＴＮ２のしきい値電圧Ｖthn2とを加えた電圧（＝Ｖ
thn2＋｛（Ｖcc2 −Ｖthn2）×Ｒ５／（Ｒ４＋Ｒ
５）｝）を分圧電圧Ｖn として初段部５３に出力する。
【００３１】このことから、分圧電圧Ｖn は、第２トラ
ンジスタＴＮ２のしきい値電圧Ｖthn2が高いほど、速く
且つ大きな値まで上昇する。この第２トランジスタＴＮ
２は、そのしきい値電圧Ｖthn2が、前記第１トランジス
タＴＮ１のしきい値電圧Ｖthn1より小さくなるように、
即ちそのゲート長が第１トランジスタＴＮ１のゲート長
より短くなるように設定されている。又、第２トランジ
スタＴＮ２の電気的特性は、第１トランジスタＴＮ１と
同一プロセスで製造されるため、第１トランジスタＴＮ
１の電気的特性と同じように変化する。即ち、第２トラ
ンジスタＴＮ２のしきい値電圧Ｖthn2は、第１トランジ
スタＴＮ１のしきい値電圧Ｖthn1と同様にばらつく。上
記したようなことから、補正回路１３は、第１トランジ
スタＴＮ１のしきい値電圧Ｖthn1が高いほど、分圧電圧
Ｖnを速く且つ大きな値まで上昇するように補正する。
ンジスタＴＮ２のしきい値電圧Ｖthn2が高いほど、速く
且つ大きな値まで上昇する。この第２トランジスタＴＮ
２は、そのしきい値電圧Ｖthn2が、前記第１トランジス
タＴＮ１のしきい値電圧Ｖthn1より小さくなるように、
即ちそのゲート長が第１トランジスタＴＮ１のゲート長
より短くなるように設定されている。又、第２トランジ
スタＴＮ２の電気的特性は、第１トランジスタＴＮ１と
同一プロセスで製造されるため、第１トランジスタＴＮ
１の電気的特性と同じように変化する。即ち、第２トラ
ンジスタＴＮ２のしきい値電圧Ｖthn2は、第１トランジ
スタＴＮ１のしきい値電圧Ｖthn1と同様にばらつく。上
記したようなことから、補正回路１３は、第１トランジ
スタＴＮ１のしきい値電圧Ｖthn1が高いほど、分圧電圧
Ｖnを速く且つ大きな値まで上昇するように補正する。
【００３２】上記により、補正回路１３は、第１トラン
ジスタＴＮ１のしきい値電圧Ｖthn1のバラツキに応じて
ばらつく第２トランジスタＴＮ２のしきい値電圧Ｖthn2
に対応する電圧分だけ、抵抗Ｒ４，Ｒ５だけによる分圧
電圧Ｖn を上昇させる。即ち、補正回路１３は、第１ト
ランジスタＴＮ１のしきい値電圧Ｖthn1に応じて分圧電
圧Ｖn を補正する。
ジスタＴＮ１のしきい値電圧Ｖthn1のバラツキに応じて
ばらつく第２トランジスタＴＮ２のしきい値電圧Ｖthn2
に対応する電圧分だけ、抵抗Ｒ４，Ｒ５だけによる分圧
電圧Ｖn を上昇させる。即ち、補正回路１３は、第１ト
ランジスタＴＮ１のしきい値電圧Ｖthn1に応じて分圧電
圧Ｖn を補正する。
【００３３】初段部５３の第１トランジスタＴＮ１のゲ
ートには分圧電圧Ｖn が入力され、第１トランジスタＴ
Ｎ１は分圧電圧Ｖn に基づいてオン又はオフする。初段
部５３は、第１トランジスタＴＮ１がオフのときＨレベ
ル（高電位電源レベル）の信号Ｓ１１を、第１トランジ
スタＴＮ１がオンのときＬレベル（低電位電源レベル）
の信号Ｓ１１を波形整形部５４に出力する。
ートには分圧電圧Ｖn が入力され、第１トランジスタＴ
Ｎ１は分圧電圧Ｖn に基づいてオン又はオフする。初段
部５３は、第１トランジスタＴＮ１がオフのときＨレベ
ル（高電位電源レベル）の信号Ｓ１１を、第１トランジ
スタＴＮ１がオンのときＬレベル（低電位電源レベル）
の信号Ｓ１１を波形整形部５４に出力する。
【００３４】波形整形部５４の初段のインバータ回路５
５には第１トランジスタＴＮ１のドレインが接続され、
初段部５３からの信号Ｓ１１が入力される。波形整形部
５４は、信号Ｓ１１を波形整形して起動信号ＳＴＴＺと
して内部回路（図示略）に出力する。
５には第１トランジスタＴＮ１のドレインが接続され、
初段部５３からの信号Ｓ１１が入力される。波形整形部
５４は、信号Ｓ１１を波形整形して起動信号ＳＴＴＺと
して内部回路（図示略）に出力する。
【００３５】次に、上記のように構成された起動回路１
１の動作を、図２の波形図に従って説明する。今、第１
トランジスタＴＮ１は、のしきい値電圧が、プロセスに
よるばらつきの中で最大（最大しきい値電圧）値Ｖthn1
max となっているチップの場合を説明する。この場合、
第２トランジスタＴＮ２のしきい値電圧は、第１トラン
ジスタＴＮ１と同様にばらつき、略最大（最大しきい値
電圧）Ｖthn2max となる。
１の動作を、図２の波形図に従って説明する。今、第１
トランジスタＴＮ１は、のしきい値電圧が、プロセスに
よるばらつきの中で最大（最大しきい値電圧）値Ｖthn1
max となっているチップの場合を説明する。この場合、
第２トランジスタＴＮ２のしきい値電圧は、第１トラン
ジスタＴＮ１と同様にばらつき、略最大（最大しきい値
電圧）Ｖthn2max となる。
【００３６】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc2 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。そして、
高電位電源Ｖcc2 が第２トランジスタＴＮ２の最大しき
い値電圧Ｖthn2max を越えるまで、分圧部１２から出力
される分圧電圧Ｖn1は、高電位電源電圧Ｖcc2 と略同様
に上昇する。その後、分圧電圧Ｖn1（＝Ｖthn2max ＋
｛（Ｖcc2 −Ｖthn2max）×Ｒ５／（Ｒ４＋Ｒ５）｝）
は、外部電源（高電位電源Ｖcc2 ）の上昇に比例して上
昇する。そして、所定のタイミングｔ１１までは、分圧
電圧Ｖn1が第１トランジスタＴＮ１の最大しきい値電圧
Ｖthn1max を越えていないため、第１トランジスタＴＮ
１はオフしている。従って、初段部５３はＨレベルの信
号Ｓ１１を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
尚、この分圧電圧Ｖn1は、補正回路１３の作用により、
第２トランジスタＴＮ２のしきい値電圧が最大（最大し
きい値電圧）Ｖthn2max に対応する電圧分だけ高い電位
となる。これにより、分圧電圧Ｖn1は、上昇して第１ト
ランジスタＴＮ１の最大しきい値電圧Ｖthn1max を越え
るように補正される。
電源（高電位電源Ｖcc2 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。そして、
高電位電源Ｖcc2 が第２トランジスタＴＮ２の最大しき
い値電圧Ｖthn2max を越えるまで、分圧部１２から出力
される分圧電圧Ｖn1は、高電位電源電圧Ｖcc2 と略同様
に上昇する。その後、分圧電圧Ｖn1（＝Ｖthn2max ＋
｛（Ｖcc2 −Ｖthn2max）×Ｒ５／（Ｒ４＋Ｒ５）｝）
は、外部電源（高電位電源Ｖcc2 ）の上昇に比例して上
昇する。そして、所定のタイミングｔ１１までは、分圧
電圧Ｖn1が第１トランジスタＴＮ１の最大しきい値電圧
Ｖthn1max を越えていないため、第１トランジスタＴＮ
１はオフしている。従って、初段部５３はＨレベルの信
号Ｓ１１を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
尚、この分圧電圧Ｖn1は、補正回路１３の作用により、
第２トランジスタＴＮ２のしきい値電圧が最大（最大し
きい値電圧）Ｖthn2max に対応する電圧分だけ高い電位
となる。これにより、分圧電圧Ｖn1は、上昇して第１ト
ランジスタＴＮ１の最大しきい値電圧Ｖthn1max を越え
るように補正される。
【００３７】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn1が第１トランジスタＴＮ１の最大しきい値電圧Ｖ
thn1max を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミングｔ１１は、内部回
路の初期セットが終了した後である。内部回路の初期セ
ットは、この起動信号ＳＴＴＺの立ち下がりに基づいて
終了される。この後、高電位電源Ｖcc2 が通常の動作電
圧（内部回路が正常に動作する電圧）で安定すると、起
動回路５１は起動信号ＳＴＴＺをＬレベルに保持する。
従って、再び高電位電源Ｖcc2 が所定値以下となるま
で、内部回路の初期セットは行われない。
圧Ｖn1が第１トランジスタＴＮ１の最大しきい値電圧Ｖ
thn1max を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミングｔ１１は、内部回
路の初期セットが終了した後である。内部回路の初期セ
ットは、この起動信号ＳＴＴＺの立ち下がりに基づいて
終了される。この後、高電位電源Ｖcc2 が通常の動作電
圧（内部回路が正常に動作する電圧）で安定すると、起
動回路５１は起動信号ＳＴＴＺをＬレベルに保持する。
従って、再び高電位電源Ｖcc2 が所定値以下となるま
で、内部回路の初期セットは行われない。
【００３８】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で最小（最小しき
い値電圧）値Ｖthn1min となっているチップの場合を、
図２に従って説明する。この場合、第２トランジスタＴ
Ｎ２のしきい値電圧は、第１トランジスタＴＮ１と同様
にばらつき、略最小（最小しきい値電圧）Ｖthn2minと
なる。
電圧が、プロセスによるばらつきの中で最小（最小しき
い値電圧）値Ｖthn1min となっているチップの場合を、
図２に従って説明する。この場合、第２トランジスタＴ
Ｎ２のしきい値電圧は、第１トランジスタＴＮ１と同様
にばらつき、略最小（最小しきい値電圧）Ｖthn2minと
なる。
【００３９】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc2 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。そして、
高電位電源Ｖcc2 が第２トランジスタＴＮ２の最小しき
い値電圧Ｖthn2min を越えるまで、分圧部１２から出力
される分圧電圧Ｖn2は、図２に示すように、高電位電源
電圧Ｖcc2 と略同様に上昇する。その後、分圧電圧Ｖn2
（＝Ｖthn2min ＋｛（Ｖcc2 −Ｖthn2min ）×Ｒ５／
（Ｒ４＋Ｒ５）｝）は、外部電源（高電位電源Ｖcc）の
上昇に比例して上昇する。そして、所定のタイミングｔ
１２までは、分圧電圧Ｖn2が第１トランジスタＴＮ１の
最小しきい値電圧Ｖthn1min を越えていないため、第１
トランジスタＴＮ１はオフしている。従って、初段部５
３はＨレベルの信号Ｓ１１を出力し、起動信号ＳＴＴＺ
はＨレベルとなる。このＨレベルの起動信号により内部
回路（フリップフロップ回路やラッチ回路等）が初期セ
ットされる。尚、この分圧電圧Ｖn2は、補正回路１３の
作用により、第２トランジスタＴＮ２の最小しきい値電
圧Ｖthn2min に対応する電圧分だけ高い電位まで上昇す
るように補正される。
電源（高電位電源Ｖcc2 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。そして、
高電位電源Ｖcc2 が第２トランジスタＴＮ２の最小しき
い値電圧Ｖthn2min を越えるまで、分圧部１２から出力
される分圧電圧Ｖn2は、図２に示すように、高電位電源
電圧Ｖcc2 と略同様に上昇する。その後、分圧電圧Ｖn2
（＝Ｖthn2min ＋｛（Ｖcc2 −Ｖthn2min ）×Ｒ５／
（Ｒ４＋Ｒ５）｝）は、外部電源（高電位電源Ｖcc）の
上昇に比例して上昇する。そして、所定のタイミングｔ
１２までは、分圧電圧Ｖn2が第１トランジスタＴＮ１の
最小しきい値電圧Ｖthn1min を越えていないため、第１
トランジスタＴＮ１はオフしている。従って、初段部５
３はＨレベルの信号Ｓ１１を出力し、起動信号ＳＴＴＺ
はＨレベルとなる。このＨレベルの起動信号により内部
回路（フリップフロップ回路やラッチ回路等）が初期セ
ットされる。尚、この分圧電圧Ｖn2は、補正回路１３の
作用により、第２トランジスタＴＮ２の最小しきい値電
圧Ｖthn2min に対応する電圧分だけ高い電位まで上昇す
るように補正される。
【００４０】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn2が第１トランジスタＴＮ１の最小しきい値電圧Ｖ
thn1min を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミング１２は、上記のタ
イミングｔ１１と同様に内部回路の初期セットが終了し
た後である。内部回路の初期セットは、この起動信号Ｓ
ＴＴＺの立ち下がりに基づいて終了される。この後、高
電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に動
作する電圧）安定すると、起動回路５１は起動信号ＳＴ
ＴＺをＬレベルに保持する。従って、再び高電位電源Ｖ
cc2 が所定値以下となるまで、内部回路の初期セットは
行われない。このように、この半導体集積回路装置で
は、電源投入時に起動回路５１にて内部回路（フリップ
フロップ回路、ラッチ回路等）が初期セットされ、その
誤動作が防止される。
圧Ｖn2が第１トランジスタＴＮ１の最小しきい値電圧Ｖ
thn1min を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミング１２は、上記のタ
イミングｔ１１と同様に内部回路の初期セットが終了し
た後である。内部回路の初期セットは、この起動信号Ｓ
ＴＴＺの立ち下がりに基づいて終了される。この後、高
電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に動
作する電圧）安定すると、起動回路５１は起動信号ＳＴ
ＴＺをＬレベルに保持する。従って、再び高電位電源Ｖ
cc2 が所定値以下となるまで、内部回路の初期セットは
行われない。このように、この半導体集積回路装置で
は、電源投入時に起動回路５１にて内部回路（フリップ
フロップ回路、ラッチ回路等）が初期セットされ、その
誤動作が防止される。
【００４１】尚、このトランジスタＴＮ１がオンする所
定のタイミングｔ１１，ｔ１２は、内部回路の初期セッ
トが正常に完了するタイミングより前であると、内部回
路（半導体集積回路装置）が誤動作してしまう。従っ
て、抵抗Ｒ４，Ｒ５の抵抗比は、前記分圧電圧Ｖn1が前
記最大しきい値電圧Ｖthn1max を越えるように、且つ前
記分圧電圧Ｖn2が前記最小しきい値電圧Ｖthn1min を越
えるように、且つそれらのタイミングｔ１１，ｔ１２が
内部回路の初期セットが正常に完了する所定のタイミン
グより後となるように設定されている。
定のタイミングｔ１１，ｔ１２は、内部回路の初期セッ
トが正常に完了するタイミングより前であると、内部回
路（半導体集積回路装置）が誤動作してしまう。従っ
て、抵抗Ｒ４，Ｒ５の抵抗比は、前記分圧電圧Ｖn1が前
記最大しきい値電圧Ｖthn1max を越えるように、且つ前
記分圧電圧Ｖn2が前記最小しきい値電圧Ｖthn1min を越
えるように、且つそれらのタイミングｔ１１，ｔ１２が
内部回路の初期セットが正常に完了する所定のタイミン
グより後となるように設定されている。
【００４２】上記した起動回路１１の特徴的な作用効果
を以下に記載する。 （１）補正回路１３の第２トランジスタＴＮ２は、その
しきい値電圧Ｖthn2が、第１トランジスタＴＮ１のしき
い値電圧Ｖthn1より小さくなるように、即ちそのゲート
長が第１トランジスタＴＮ１のゲート長より短くなるよ
うに設定されている。第１トランジスタＴＮ１，ＴＮ２
の両しきい値電圧Ｖthn1，Ｖthn2は、プロセスのばらつ
きにより同様にばらつく。従って、分圧電圧Ｖn は、補
正回路１３により、第２トランジスタＴＮ２のしきい値
電圧Ｖthn2に対応する電圧分だけ、即ち第１トランジス
タＴＮ１のしきい値電圧Ｖthn1に対応して高い電圧とな
るように自動的に補正される。これにより、分圧電圧Ｖ
n を、ばらつく前記しきい値電圧Ｖthn1max 〜Ｖthn1mi
n を越え、且つそのタイミングｔ１１，ｔ１２が内部回
路の初期セットが正常に完了するタイミングより後とな
る。従って、この起動回路１１では、供給される外部電
源が低い高電位電源Ｖcc2 となっても、第１トランジス
タＴＮ１のしきい値電圧Ｖthn1のばらつきに応じて最適
化され、全てのチップで正常に初期セットを行なうこと
ができる起動信号ＳＴＴＺを生成することができる。
を以下に記載する。 （１）補正回路１３の第２トランジスタＴＮ２は、その
しきい値電圧Ｖthn2が、第１トランジスタＴＮ１のしき
い値電圧Ｖthn1より小さくなるように、即ちそのゲート
長が第１トランジスタＴＮ１のゲート長より短くなるよ
うに設定されている。第１トランジスタＴＮ１，ＴＮ２
の両しきい値電圧Ｖthn1，Ｖthn2は、プロセスのばらつ
きにより同様にばらつく。従って、分圧電圧Ｖn は、補
正回路１３により、第２トランジスタＴＮ２のしきい値
電圧Ｖthn2に対応する電圧分だけ、即ち第１トランジス
タＴＮ１のしきい値電圧Ｖthn1に対応して高い電圧とな
るように自動的に補正される。これにより、分圧電圧Ｖ
n を、ばらつく前記しきい値電圧Ｖthn1max 〜Ｖthn1mi
n を越え、且つそのタイミングｔ１１，ｔ１２が内部回
路の初期セットが正常に完了するタイミングより後とな
る。従って、この起動回路１１では、供給される外部電
源が低い高電位電源Ｖcc2 となっても、第１トランジス
タＴＮ１のしきい値電圧Ｖthn1のばらつきに応じて最適
化され、全てのチップで正常に初期セットを行なうこと
ができる起動信号ＳＴＴＺを生成することができる。
【００４３】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図３〜図５に従って説明す
る。尚、従来技術（図７）と同様の構成については同一
の符号を付してその説明を一部省略する。図３は、半導
体集積回路装置の一部回路図であって、起動回路２１の
回路図である。起動回路２１は、分圧部２２、補正分圧
部２３、スイッチ素子としてのスイッチ回路２４、初段
部５３及び波形整形部５４を備える。
化した第２の実施の形態を図３〜図５に従って説明す
る。尚、従来技術（図７）と同様の構成については同一
の符号を付してその説明を一部省略する。図３は、半導
体集積回路装置の一部回路図であって、起動回路２１の
回路図である。起動回路２１は、分圧部２２、補正分圧
部２３、スイッチ素子としてのスイッチ回路２４、初段
部５３及び波形整形部５４を備える。
【００４４】分圧部２２は、高電位電源Ｖcc2 と低電位
電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ６，Ｒ
７を備える。抵抗Ｒ６と抵抗Ｒ７との間のノードＮ２
は、スイッチ素子としてのヒューズＦ１を介して前記初
段部５３の第１トランジスタＴＮ１のゲートに接続され
ている。従って、分圧部１２は、ヒューズＦ１が切断さ
れていない状態で、抵抗Ｒ６，Ｒ７の抵抗比にて高電位
電源Ｖcc2 を分圧した分圧電圧Ｖn3を初段部５３に出力
する。又、分圧部１２は、ヒューズＦ１が切断された状
態で、初段部５３と非導通状態になる。
電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ６，Ｒ
７を備える。抵抗Ｒ６と抵抗Ｒ７との間のノードＮ２
は、スイッチ素子としてのヒューズＦ１を介して前記初
段部５３の第１トランジスタＴＮ１のゲートに接続され
ている。従って、分圧部１２は、ヒューズＦ１が切断さ
れていない状態で、抵抗Ｒ６，Ｒ７の抵抗比にて高電位
電源Ｖcc2 を分圧した分圧電圧Ｖn3を初段部５３に出力
する。又、分圧部１２は、ヒューズＦ１が切断された状
態で、初段部５３と非導通状態になる。
【００４５】補正分圧部２３は、高電位電源Ｖcc2 と低
電位電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ８
〜Ｒ１０を備える。各抵抗Ｒ８〜Ｒ１０間の各ノードＮ
３，Ｎ４は、それぞれスイッチ素子としてのヒューズＦ
２，Ｆ３を介してノードＮ５に接続されている。従っ
て、補正分圧部２３は、ヒューズＦ３が切断された状態
で、ノードＮ５の電位を、抵抗Ｒ８と、抵抗Ｒ９，Ｒ１
０の抵抗比にて高電位電源Ｖcc2 を分圧した分圧電圧Ｖ
n4（＝Ｖcc2 ×（Ｒ９＋Ｒ１０）／（Ｒ８＋Ｒ９＋Ｒ１
０））とする。又、補正分圧部２３は、ヒューズＦ２が
切断された状態で、ノードＮ５の電位を、抵抗Ｒ８，Ｒ
９と、抵抗Ｒ１０の抵抗比にて高電位電源Ｖcc2 を分圧
した分圧電圧Ｖn5（＝Ｖcc2 ×Ｒ１０／（Ｒ８＋Ｒ９＋
Ｒ１０））とする。尚、本実施の形態では、ヒューズＦ
１〜Ｆ３及びスイッチ回路２４からなるスイッチ素子
と、補正分圧部２３が補正回路２５を構成している。
電位電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ８
〜Ｒ１０を備える。各抵抗Ｒ８〜Ｒ１０間の各ノードＮ
３，Ｎ４は、それぞれスイッチ素子としてのヒューズＦ
２，Ｆ３を介してノードＮ５に接続されている。従っ
て、補正分圧部２３は、ヒューズＦ３が切断された状態
で、ノードＮ５の電位を、抵抗Ｒ８と、抵抗Ｒ９，Ｒ１
０の抵抗比にて高電位電源Ｖcc2 を分圧した分圧電圧Ｖ
n4（＝Ｖcc2 ×（Ｒ９＋Ｒ１０）／（Ｒ８＋Ｒ９＋Ｒ１
０））とする。又、補正分圧部２３は、ヒューズＦ２が
切断された状態で、ノードＮ５の電位を、抵抗Ｒ８，Ｒ
９と、抵抗Ｒ１０の抵抗比にて高電位電源Ｖcc2 を分圧
した分圧電圧Ｖn5（＝Ｖcc2 ×Ｒ１０／（Ｒ８＋Ｒ９＋
Ｒ１０））とする。尚、本実施の形態では、ヒューズＦ
１〜Ｆ３及びスイッチ回路２４からなるスイッチ素子
と、補正分圧部２３が補正回路２５を構成している。
【００４６】スイッチ回路２４は、図４に示すように、
ＮＭＯＳトランジスタＴＮ３と、高電位電源Ｖcc2 と低
電位電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ１
１とヒューズＦ４とを備える。ＮＭＯＳトランジスタＴ
Ｎ３のゲートには、抵抗Ｒ１１とヒューズＦ４との間の
ノードＮ６が接続されている。
ＮＭＯＳトランジスタＴＮ３と、高電位電源Ｖcc2 と低
電位電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ１
１とヒューズＦ４とを備える。ＮＭＯＳトランジスタＴ
Ｎ３のゲートには、抵抗Ｒ１１とヒューズＦ４との間の
ノードＮ６が接続されている。
【００４７】前記ノードＮ５は、スイッチ回路２４のＮ
ＭＯＳトランジスタＴＮ３を介して前記初段部５３の第
１トランジスタＴＮ１のゲートに接続されている。従っ
て、スイッチ回路２４は、ヒューズＦ４が切断されてい
ない状態で、ノードＮ６がＬレベル（低電位電源レベ
ル）となり、ＮＭＯＳトランジスタＴＮ３がオフしてい
るため、ノードＮ５と第１トランジスタＴＮ１のゲート
間を非導通状態とする。又、スイッチ回路２４は、ヒュ
ーズＦ４が切断された状態で、ノードＮ６がＨレベル
（高電位電源レベル）となり、ＮＭＯＳトランジスタＴ
Ｎ３がオンしているため、ノードＮ５と第１トランジス
タＴＮ１のゲート間を導通状態とする。これらのことか
ら、補正回路２５の補正分圧部２３は、ヒューズＦ１，
Ｆ３，Ｆ４が切断された状態で、前記分圧電圧Ｖn4を初
段部５３に出力する。又、補正分圧部２３は、ヒューズ
Ｆ１，Ｆ２，Ｆ４が切断された状態で、前記分圧電圧Ｖ
n5を初段部５３に出力する。尚、前記抵抗Ｒ６〜Ｒ１０
の抵抗値は、各分圧電圧Ｖn3，Ｖn4，Ｖn5の関係が分圧
電圧Ｖn4＞分圧電圧Ｖn3＞分圧電圧Ｖn5となるように設
定されている。
ＭＯＳトランジスタＴＮ３を介して前記初段部５３の第
１トランジスタＴＮ１のゲートに接続されている。従っ
て、スイッチ回路２４は、ヒューズＦ４が切断されてい
ない状態で、ノードＮ６がＬレベル（低電位電源レベ
ル）となり、ＮＭＯＳトランジスタＴＮ３がオフしてい
るため、ノードＮ５と第１トランジスタＴＮ１のゲート
間を非導通状態とする。又、スイッチ回路２４は、ヒュ
ーズＦ４が切断された状態で、ノードＮ６がＨレベル
（高電位電源レベル）となり、ＮＭＯＳトランジスタＴ
Ｎ３がオンしているため、ノードＮ５と第１トランジス
タＴＮ１のゲート間を導通状態とする。これらのことか
ら、補正回路２５の補正分圧部２３は、ヒューズＦ１，
Ｆ３，Ｆ４が切断された状態で、前記分圧電圧Ｖn4を初
段部５３に出力する。又、補正分圧部２３は、ヒューズ
Ｆ１，Ｆ２，Ｆ４が切断された状態で、前記分圧電圧Ｖ
n5を初段部５３に出力する。尚、前記抵抗Ｒ６〜Ｒ１０
の抵抗値は、各分圧電圧Ｖn3，Ｖn4，Ｖn5の関係が分圧
電圧Ｖn4＞分圧電圧Ｖn3＞分圧電圧Ｖn5となるように設
定されている。
【００４８】初段部５３は、高電位電源Ｖcc2 と低電位
電源Ｖssとの間に直列接続された抵抗Ｒ３と第１ＭＯＳ
形トランジスタとしてのＮ第１トランジスタＴＮ１を備
える。第１トランジスタＴＮ１のゲートには分圧電圧Ｖ
n3，Ｖn4，Ｖn5のうちのいずれかが入力され、第１トラ
ンジスタＴＮ１は分圧電圧Ｖn3，Ｖn4，Ｖn5に基づいて
オン又はオフする。初段部５３は、第１トランジスタＴ
Ｎ１がオフのときＨレベル（高電位電源レベル）の信号
Ｓ１１を、第１トランジスタＴＮ１がオンのときＬレベ
ル（低電位電源レベル）の信号Ｓ１１を波形整形部５４
に出力する。
電源Ｖssとの間に直列接続された抵抗Ｒ３と第１ＭＯＳ
形トランジスタとしてのＮ第１トランジスタＴＮ１を備
える。第１トランジスタＴＮ１のゲートには分圧電圧Ｖ
n3，Ｖn4，Ｖn5のうちのいずれかが入力され、第１トラ
ンジスタＴＮ１は分圧電圧Ｖn3，Ｖn4，Ｖn5に基づいて
オン又はオフする。初段部５３は、第１トランジスタＴ
Ｎ１がオフのときＨレベル（高電位電源レベル）の信号
Ｓ１１を、第１トランジスタＴＮ１がオンのときＬレベ
ル（低電位電源レベル）の信号Ｓ１１を波形整形部５４
に出力する。
【００４９】波形整形部５４は、直列接続された偶数個
（図１において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には第１トランジスタ
ＴＮ１のドレインが接続され、初段部５３からの信号Ｓ
１１が入力される。波形整形部５４は、信号Ｓ１１を波
形整形して起動信号ＳＴＴＺとして内部回路（図示略）
に出力する。
（図１において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には第１トランジスタ
ＴＮ１のドレインが接続され、初段部５３からの信号Ｓ
１１が入力される。波形整形部５４は、信号Ｓ１１を波
形整形して起動信号ＳＴＴＺとして内部回路（図示略）
に出力する。
【００５０】ここで、このトランジスタＴＮ１がオンす
る所定のタイミングｔ２１は、内部回路の初期セットが
正常に完了するタイミングより前であると、内部回路
（半導体集積回路装置）が誤動作してしまう。
る所定のタイミングｔ２１は、内部回路の初期セットが
正常に完了するタイミングより前であると、内部回路
（半導体集積回路装置）が誤動作してしまう。
【００５１】従って、抵抗Ｒ６，Ｒ７の抵抗比は、高電
位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn3が前
記しきい値電圧Ｖthn1を越え略最大しきい値電圧Ｖthn1
max近くまで上昇するように設定されている。又、抵抗
Ｒ６，Ｒ７の抵抗比は、前記分圧電圧Ｖn3が平均しきい
値電圧Ｖthn1付近を越えるタイミング（タイミングｔ２
１を含む）が内部回路の初期セットが正常に完了するタ
イミングより後となるように設定されている。
位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn3が前
記しきい値電圧Ｖthn1を越え略最大しきい値電圧Ｖthn1
max近くまで上昇するように設定されている。又、抵抗
Ｒ６，Ｒ７の抵抗比は、前記分圧電圧Ｖn3が平均しきい
値電圧Ｖthn1付近を越えるタイミング（タイミングｔ２
１を含む）が内部回路の初期セットが正常に完了するタ
イミングより後となるように設定されている。
【００５２】抵抗Ｒ８と抵抗Ｒ９，Ｒ１０の抵抗比は、
高電位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn4
が前記最大しきい値電圧Ｖthn1max を越えるように設定
されている。又、抵抗Ｒ８と抵抗Ｒ９，Ｒ１０の抵抗比
は、前記分圧電圧Ｖn4が前記最大しきい値電圧Ｖthn1ma
x 付近を越えるタイミング（タイミングｔ２１を含む）
が内部回路の初期セットが正常に完了するタイミングよ
り後となるように設定されている。
高電位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn4
が前記最大しきい値電圧Ｖthn1max を越えるように設定
されている。又、抵抗Ｒ８と抵抗Ｒ９，Ｒ１０の抵抗比
は、前記分圧電圧Ｖn4が前記最大しきい値電圧Ｖthn1ma
x 付近を越えるタイミング（タイミングｔ２１を含む）
が内部回路の初期セットが正常に完了するタイミングよ
り後となるように設定されている。
【００５３】抵抗Ｒ８，Ｒ９と抵抗Ｒ１０の抵抗比は、
高電位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn5
が前記最小しきい値電圧Ｖthn1min を越え略平均しきい
値電圧Ｖthn1近くまで上昇するように設定されている。
又、抵抗Ｒ８，Ｒ９と抵抗Ｒ１０の抵抗比は、前記分圧
電圧Ｖn5が前記最小しきい値電圧Ｖthn1max 付近を越え
るタイミング（タイミングｔ２１を含む）が内部回路の
初期セットが正常に完了するタイミングより後となるよ
うに設定されている。
高電位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn5
が前記最小しきい値電圧Ｖthn1min を越え略平均しきい
値電圧Ｖthn1近くまで上昇するように設定されている。
又、抵抗Ｒ８，Ｒ９と抵抗Ｒ１０の抵抗比は、前記分圧
電圧Ｖn5が前記最小しきい値電圧Ｖthn1max 付近を越え
るタイミング（タイミングｔ２１を含む）が内部回路の
初期セットが正常に完了するタイミングより後となるよ
うに設定されている。
【００５４】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で平均（平均しき
い値電圧であり、最大しきい値電圧と最小しきい値電圧
の１／２付近の電圧）Ｖthn1となっているチップの場合
を、図５に従って説明する。この場合、補正回路２５の
各ヒューズＦ１〜Ｆ４を切断する作業は行われない。従
って、初段部５３には、分圧部２２から選択された分圧
電圧Ｖn3が入力される。
電圧が、プロセスによるばらつきの中で平均（平均しき
い値電圧であり、最大しきい値電圧と最小しきい値電圧
の１／２付近の電圧）Ｖthn1となっているチップの場合
を、図５に従って説明する。この場合、補正回路２５の
各ヒューズＦ１〜Ｆ４を切断する作業は行われない。従
って、初段部５３には、分圧部２２から選択された分圧
電圧Ｖn3が入力される。
【００５５】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち分圧部２２から
出力される分圧電圧Ｖn3は、図５に示すように、外部電
源（高電位電源Ｖcc2 ）の上昇に比例して上昇する。そ
して、図５に示す所定のタイミングｔ２１までは、分圧
電圧Ｖn3が第１トランジスタＴＮ１の平均しきい値電圧
Ｖthn1を越えていないため、第１トランジスタＴＮ１は
オフしている。従って、初段部５３はＨレベルの信号を
出力し、起動信号ＳＴＴＺはＨレベルとなる。このＨレ
ベルの起動信号により内部回路（フリップフロップ回路
やラッチ回路等）が初期セットされる。
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち分圧部２２から
出力される分圧電圧Ｖn3は、図５に示すように、外部電
源（高電位電源Ｖcc2 ）の上昇に比例して上昇する。そ
して、図５に示す所定のタイミングｔ２１までは、分圧
電圧Ｖn3が第１トランジスタＴＮ１の平均しきい値電圧
Ｖthn1を越えていないため、第１トランジスタＴＮ１は
オフしている。従って、初段部５３はＨレベルの信号を
出力し、起動信号ＳＴＴＺはＨレベルとなる。このＨレ
ベルの起動信号により内部回路（フリップフロップ回路
やラッチ回路等）が初期セットされる。
【００５６】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn3が第１トランジスタＴＮ１の平均しきい値電圧Ｖ
thn1を越えると、第１トランジスタＴＮ１はオンし、起
動信号ＳＴＴＺはＬレベルとなる。この第１トランジス
タＴＮ１がオンするタイミングは、上記のタイミングｔ
２１とほぼ同じであり、内部回路の初期セットが終了し
た後である。内部回路の初期セットは、この起動信号Ｓ
ＴＴＺの立ち下がりに基づいて終了される。この後、高
電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に動
作する電圧）で安定すると、起動回路２１は起動信号Ｓ
ＴＴＺをＬレベルに保持する。従って、再び高電位電源
Ｖcc2 が所定値以下となるまで、内部回路の初期セット
は行われない。このように、この半導体集積回路装置で
は、電源投入時に起動回路２１の起動信号ＳＴＴＺにて
内部回路（フリップフロップ回路、ラッチ回路等）が初
期セットされ、その誤動作が防止される。
圧Ｖn3が第１トランジスタＴＮ１の平均しきい値電圧Ｖ
thn1を越えると、第１トランジスタＴＮ１はオンし、起
動信号ＳＴＴＺはＬレベルとなる。この第１トランジス
タＴＮ１がオンするタイミングは、上記のタイミングｔ
２１とほぼ同じであり、内部回路の初期セットが終了し
た後である。内部回路の初期セットは、この起動信号Ｓ
ＴＴＺの立ち下がりに基づいて終了される。この後、高
電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に動
作する電圧）で安定すると、起動回路２１は起動信号Ｓ
ＴＴＺをＬレベルに保持する。従って、再び高電位電源
Ｖcc2 が所定値以下となるまで、内部回路の初期セット
は行われない。このように、この半導体集積回路装置で
は、電源投入時に起動回路２１の起動信号ＳＴＴＺにて
内部回路（フリップフロップ回路、ラッチ回路等）が初
期セットされ、その誤動作が防止される。
【００５７】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で最大（最大しき
い値電圧）Ｖthn1max となっているチップの場合を、図
５に従って説明する。この場合、略最大（最大しきい値
電圧）Ｖthn1max に対応して、補正回路２５のヒューズ
Ｆ１，Ｆ３，Ｆ４を切断する作業が行なわれる。従っ
て、初段部５３には、補正分圧部２３から選択された分
圧電圧Ｖn4が入力される。
電圧が、プロセスによるばらつきの中で最大（最大しき
い値電圧）Ｖthn1max となっているチップの場合を、図
５に従って説明する。この場合、略最大（最大しきい値
電圧）Ｖthn1max に対応して、補正回路２５のヒューズ
Ｆ１，Ｆ３，Ｆ４を切断する作業が行なわれる。従っ
て、初段部５３には、補正分圧部２３から選択された分
圧電圧Ｖn4が入力される。
【００５８】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち補正分圧部２３
から出力される分圧電圧Ｖn4は、図５に示すように、外
部電源（高電位電源Ｖcc2 ）の上昇に比例して上昇す
る。そして、図５に示す所定のタイミングｔ２１まで
は、分圧電圧Ｖn4が第１トランジスタＴＮ１の最大しき
い値電圧Ｖthn1max を越えていないため、第１トランジ
スタＴＮ１はオフしている。従って、初段部５３はＨレ
ベルの信号を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち補正分圧部２３
から出力される分圧電圧Ｖn4は、図５に示すように、外
部電源（高電位電源Ｖcc2 ）の上昇に比例して上昇す
る。そして、図５に示す所定のタイミングｔ２１まで
は、分圧電圧Ｖn4が第１トランジスタＴＮ１の最大しき
い値電圧Ｖthn1max を越えていないため、第１トランジ
スタＴＮ１はオフしている。従って、初段部５３はＨレ
ベルの信号を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
【００５９】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn4が第１トランジスタＴＮ１の最大しきい値電圧Ｖ
thn1max を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミングは、上記のタイミ
ングｔ２１とほぼ同じであり、内部回路の初期セットが
終了した後である。内部回路の初期セットは、この起動
信号ＳＴＴＺの立ち下がりに基づいて終了される。この
後、高電位電源Ｖcc2 が通常の動作電圧（内部回路が正
常に動作する電圧）で安定すると、起動回路２１は起動
信号ＳＴＴＺをＬレベルに保持する。従って、再び高電
位電源Ｖcc2 が所定値以下となるまで、内部回路の初期
セットは行われない。このように、この半導体集積回路
装置では、電源投入時に起動回路２１の起動信号ＳＴＴ
Ｚにて内部回路（フリップフロップ回路、ラッチ回路
等）が初期セットされ、その誤動作が防止される。
圧Ｖn4が第１トランジスタＴＮ１の最大しきい値電圧Ｖ
thn1max を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミングは、上記のタイミ
ングｔ２１とほぼ同じであり、内部回路の初期セットが
終了した後である。内部回路の初期セットは、この起動
信号ＳＴＴＺの立ち下がりに基づいて終了される。この
後、高電位電源Ｖcc2 が通常の動作電圧（内部回路が正
常に動作する電圧）で安定すると、起動回路２１は起動
信号ＳＴＴＺをＬレベルに保持する。従って、再び高電
位電源Ｖcc2 が所定値以下となるまで、内部回路の初期
セットは行われない。このように、この半導体集積回路
装置では、電源投入時に起動回路２１の起動信号ＳＴＴ
Ｚにて内部回路（フリップフロップ回路、ラッチ回路
等）が初期セットされ、その誤動作が防止される。
【００６０】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で最小（最大しき
い値電圧）Ｖthn1min となっているチップの場合を、図
５に従って説明する。この場合、略最小（最小しきい値
電圧）Ｖthn1min に対応して、補正回路２５のヒューズ
Ｆ１，Ｆ２，Ｆ４を切断する作業が行なわれる。従っ
て、初段部５３には、補正分圧部２３から選択された分
圧電圧Ｖn5が入力される。
電圧が、プロセスによるばらつきの中で最小（最大しき
い値電圧）Ｖthn1min となっているチップの場合を、図
５に従って説明する。この場合、略最小（最小しきい値
電圧）Ｖthn1min に対応して、補正回路２５のヒューズ
Ｆ１，Ｆ２，Ｆ４を切断する作業が行なわれる。従っ
て、初段部５３には、補正分圧部２３から選択された分
圧電圧Ｖn5が入力される。
【００６１】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち補正分圧部２３
から出力される分圧電圧Ｖn5は、図５に示すように、外
部電源（高電位電源Ｖcc2 ）の上昇に比例して上昇す
る。そして、図５に示す所定のタイミングｔ２１まで
は、分圧電圧Ｖn5が第１トランジスタＴＮ１の最小しき
い値電圧Ｖthn1min を越えていないため、第１トランジ
スタＴＮ１はオフしている。従って、初段部５３はＨレ
ベルの信号を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち補正分圧部２３
から出力される分圧電圧Ｖn5は、図５に示すように、外
部電源（高電位電源Ｖcc2 ）の上昇に比例して上昇す
る。そして、図５に示す所定のタイミングｔ２１まで
は、分圧電圧Ｖn5が第１トランジスタＴＮ１の最小しき
い値電圧Ｖthn1min を越えていないため、第１トランジ
スタＴＮ１はオフしている。従って、初段部５３はＨレ
ベルの信号を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
【００６２】更に所定のタイミングｔ２１を越え、高電
位電源Ｖcc2 が上昇して分圧電圧Ｖn4が第１トランジス
タＴＮ１の最小しきい値電圧Ｖthn1min を越えると、第
１トランジスタＴＮ１はオンし、起動信号ＳＴＴＺはＬ
レベルとなる。内部回路の初期セットは、この起動信号
ＳＴＴＺの立ち下がりに基づいて終了される。この後、
高電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に
動作する電圧）で安定すると、起動回路２１は起動信号
ＳＴＴＺをＬレベルに保持する。従って、再び高電位電
源Ｖcc2 が所定値以下となるまで、内部回路の初期セッ
トは行われない。このように、この半導体集積回路装置
では、電源投入時に起動回路２１の起動信号ＳＴＴＺに
て内部回路（フリップフロップ回路、ラッチ回路等）が
初期セットされ、その誤動作が防止される。
位電源Ｖcc2 が上昇して分圧電圧Ｖn4が第１トランジス
タＴＮ１の最小しきい値電圧Ｖthn1min を越えると、第
１トランジスタＴＮ１はオンし、起動信号ＳＴＴＺはＬ
レベルとなる。内部回路の初期セットは、この起動信号
ＳＴＴＺの立ち下がりに基づいて終了される。この後、
高電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に
動作する電圧）で安定すると、起動回路２１は起動信号
ＳＴＴＺをＬレベルに保持する。従って、再び高電位電
源Ｖcc2 が所定値以下となるまで、内部回路の初期セッ
トは行われない。このように、この半導体集積回路装置
では、電源投入時に起動回路２１の起動信号ＳＴＴＺに
て内部回路（フリップフロップ回路、ラッチ回路等）が
初期セットされ、その誤動作が防止される。
【００６３】上記した起動回路２１の特徴的な作用効果
を以下に記載する。 （１）起動回路２１は、プロセスのバラツキによる第１
トランジスタＴＮ１のしきい値電圧Ｖthn1に応じて補正
回路２５のヒューズＦ１〜Ｆ４を切断することで、その
しきい値電圧Ｖthn1に応じて補正分圧部２３の抵抗比を
チップ毎に容易に変更することができる。これにより、
第１トランジスタＴＮ１のゲート電圧を、そのトランジ
スタＴＮ１のしきい値電圧よりも確実に高くすることが
できる。その結果、この起動回路２１では、供給される
外部電源が低い高電位電源Ｖcc2となっても、第１トラ
ンジスタＴＮ１のしきい値電圧Ｖthn1のばらつきに応じ
て最適化され、全てのチップで正常に初期セットを行な
うことができる起動信号ＳＴＴＺを生成することができ
る。
を以下に記載する。 （１）起動回路２１は、プロセスのバラツキによる第１
トランジスタＴＮ１のしきい値電圧Ｖthn1に応じて補正
回路２５のヒューズＦ１〜Ｆ４を切断することで、その
しきい値電圧Ｖthn1に応じて補正分圧部２３の抵抗比を
チップ毎に容易に変更することができる。これにより、
第１トランジスタＴＮ１のゲート電圧を、そのトランジ
スタＴＮ１のしきい値電圧よりも確実に高くすることが
できる。その結果、この起動回路２１では、供給される
外部電源が低い高電位電源Ｖcc2となっても、第１トラ
ンジスタＴＮ１のしきい値電圧Ｖthn1のばらつきに応じ
て最適化され、全てのチップで正常に初期セットを行な
うことができる起動信号ＳＴＴＺを生成することができ
る。
【００６４】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図６に従って説明する。尚、
従来技術（図７）と同様の構成については同一の符号を
付してその説明を一部省略する。
化した第３の実施の形態を図６に従って説明する。尚、
従来技術（図７）と同様の構成については同一の符号を
付してその説明を一部省略する。
【００６５】図６は、半導体集積回路装置の一部回路図
であって、起動回路３１の回路図である。起動回路３１
は、分圧部３２、初段部５３及び波形整形部５４を備え
る。分圧部３２は、高電位電源Ｖcc2 と低電位電源Ｖss
（０ｖ）との間に直列接続された抵抗Ｒ１１，Ｒ１２，
Ｒ１３，Ｒ１４を備える。各抵抗Ｒ１１〜Ｒ１４の間の
ノードＮ１１，Ｎ１２，Ｎ１３は、スイッチ素子として
のヒューズＦ１１，Ｆ１２，Ｆ１３を介して共通に接続
され、その接続点であるノードＮ１４は第１トランジス
タＴＮ１のゲートに接続される。抵抗Ｒ１１，Ｒ１４の
抵抗値は、第２の実施の形態の抵抗Ｒ６，Ｒ７の抵抗値
とそれぞれ同じ値に設定されている。抵抗Ｒ１２，Ｒ１
３の抵抗値は、第２の実施の形態の抵抗Ｒ９の抵抗値と
同じ値に設定されている。尚、各抵抗Ｒ１１〜Ｒ１４の
抵抗値は、適宜変更されてもよい。
であって、起動回路３１の回路図である。起動回路３１
は、分圧部３２、初段部５３及び波形整形部５４を備え
る。分圧部３２は、高電位電源Ｖcc2 と低電位電源Ｖss
（０ｖ）との間に直列接続された抵抗Ｒ１１，Ｒ１２，
Ｒ１３，Ｒ１４を備える。各抵抗Ｒ１１〜Ｒ１４の間の
ノードＮ１１，Ｎ１２，Ｎ１３は、スイッチ素子として
のヒューズＦ１１，Ｆ１２，Ｆ１３を介して共通に接続
され、その接続点であるノードＮ１４は第１トランジス
タＴＮ１のゲートに接続される。抵抗Ｒ１１，Ｒ１４の
抵抗値は、第２の実施の形態の抵抗Ｒ６，Ｒ７の抵抗値
とそれぞれ同じ値に設定されている。抵抗Ｒ１２，Ｒ１
３の抵抗値は、第２の実施の形態の抵抗Ｒ９の抵抗値と
同じ値に設定されている。尚、各抵抗Ｒ１１〜Ｒ１４の
抵抗値は、適宜変更されてもよい。
【００６６】各ヒューズＦ１１〜Ｆ１３は、第1トラン
ジスタＴＮ１のしきい値電圧に応じて切断される。従っ
て、分圧部３２は、ヒューズＦ１１〜Ｆ１３の状態に応
じて選択される抵抗Ｒ１１〜Ｒ１４により高電位電源Ｖ
cc2 を分圧した分圧電圧Ｖn11 を第1トランジスタＴＮ
１のゲートに印加する。尚、分圧部３２、即ち抵抗Ｒ１
１〜Ｒ１４にて構成される補正分圧部とヒューズＦ１１
〜Ｆ１３が、補正回路３３を構成する。
ジスタＴＮ１のしきい値電圧に応じて切断される。従っ
て、分圧部３２は、ヒューズＦ１１〜Ｆ１３の状態に応
じて選択される抵抗Ｒ１１〜Ｒ１４により高電位電源Ｖ
cc2 を分圧した分圧電圧Ｖn11 を第1トランジスタＴＮ
１のゲートに印加する。尚、分圧部３２、即ち抵抗Ｒ１
１〜Ｒ１４にて構成される補正分圧部とヒューズＦ１１
〜Ｆ１３が、補正回路３３を構成する。
【００６７】製造直後において、各ヒューズＦ１１〜Ｆ
１３は切断されていない、即ち閉路状態にある。このと
き、分圧部３２は、抵抗Ｒ１１と抵抗Ｒ１４の抵抗比に
より高電位電源Ｖcc2 を分圧した分圧電圧Ｖn11 を第1
トランジスタＴＮ１のゲートに印加する。この分圧電圧
Ｖn11 は、高電位電源Ｖcc2 の上昇に比例して第２の実
施の形態と同様に第1トランジスタＴＮ１の平均しきい
値電圧Ｖthn1以上まで上昇する。従って、このしきい値
電圧Ｖthn1を持つ第1トランジスタＴＮ１が形成された
チップにおいて、起動回路３１は、時間経過（高電位電
源Ｖcc2 の上昇）に従ってＨレベルからＬレベルへ変化
する起動信号ＳＴＴＺを出力する。
１３は切断されていない、即ち閉路状態にある。このと
き、分圧部３２は、抵抗Ｒ１１と抵抗Ｒ１４の抵抗比に
より高電位電源Ｖcc2 を分圧した分圧電圧Ｖn11 を第1
トランジスタＴＮ１のゲートに印加する。この分圧電圧
Ｖn11 は、高電位電源Ｖcc2 の上昇に比例して第２の実
施の形態と同様に第1トランジスタＴＮ１の平均しきい
値電圧Ｖthn1以上まで上昇する。従って、このしきい値
電圧Ｖthn1を持つ第1トランジスタＴＮ１が形成された
チップにおいて、起動回路３１は、時間経過（高電位電
源Ｖcc2 の上昇）に従ってＨレベルからＬレベルへ変化
する起動信号ＳＴＴＺを出力する。
【００６８】今、１つのチップは、プロセスのバラツキ
により第1トランジスタＴＮ１が最大しきい値電圧Ｖthn
1max を持つ。このチップにおいて、ヒューズＦ１２，
Ｆ１３が切断される。すると、分圧部３１は、抵抗Ｒ１
１の抵抗値と、抵抗Ｒ１２〜１４の合成抵抗の抵抗値と
の抵抗比により高電位電源Ｖcc2 を分圧した分圧電圧Ｖ
n12 （＝Ｖcc2 ×（Ｒ１２＋Ｒ１３＋Ｒ１４）／（Ｒ１
１＋Ｒ１２＋Ｒ１３＋Ｒ１４））をトランジスタＴＮ１
のゲートに印加する。この分圧電圧Ｖn12 は、上記の分
圧電圧Ｖn11 よりも高く、最大しきい値電圧Ｖthn1max
以上まで上昇する。
により第1トランジスタＴＮ１が最大しきい値電圧Ｖthn
1max を持つ。このチップにおいて、ヒューズＦ１２，
Ｆ１３が切断される。すると、分圧部３１は、抵抗Ｒ１
１の抵抗値と、抵抗Ｒ１２〜１４の合成抵抗の抵抗値と
の抵抗比により高電位電源Ｖcc2 を分圧した分圧電圧Ｖ
n12 （＝Ｖcc2 ×（Ｒ１２＋Ｒ１３＋Ｒ１４）／（Ｒ１
１＋Ｒ１２＋Ｒ１３＋Ｒ１４））をトランジスタＴＮ１
のゲートに印加する。この分圧電圧Ｖn12 は、上記の分
圧電圧Ｖn11 よりも高く、最大しきい値電圧Ｖthn1max
以上まで上昇する。
【００６９】即ち、補正回路３３は、第1トランジスタ
ＴＮ１のしきい値電圧に対応して分圧電圧Ｖn12 を補正
する。従って、この最大しきい値電圧Ｖthn1max を持つ
第1トランジスタＴＮ１が形成されたチップにおいて、
起動回路３１は、時間経過（高電位電源Ｖcc2 の上昇）
に従ってＨレベルからＬレベルへ変化する起動信号ＳＴ
ＴＺを出力する。
ＴＮ１のしきい値電圧に対応して分圧電圧Ｖn12 を補正
する。従って、この最大しきい値電圧Ｖthn1max を持つ
第1トランジスタＴＮ１が形成されたチップにおいて、
起動回路３１は、時間経過（高電位電源Ｖcc2 の上昇）
に従ってＨレベルからＬレベルへ変化する起動信号ＳＴ
ＴＺを出力する。
【００７０】尚、第1トランジスタＴＮ１のしきい値電
圧が最大しきい値電圧Ｖthn1max と平均しきい値電圧Ｖ
thn1の間の値でばらつく場合、そのしきい値電圧に応じ
てヒューズＦ１３を切断する。このように、補正回路３
３は、上記と同様に、第1トランジスタＴＮ１のしきい
値電圧に対応して分圧電圧Ｖn11 を補正する。
圧が最大しきい値電圧Ｖthn1max と平均しきい値電圧Ｖ
thn1の間の値でばらつく場合、そのしきい値電圧に応じ
てヒューズＦ１３を切断する。このように、補正回路３
３は、上記と同様に、第1トランジスタＴＮ１のしきい
値電圧に対応して分圧電圧Ｖn11 を補正する。
【００７１】また、別のチップは、プロセスのバラツキ
により第1トランジスタＴＮ１が最小しきい値電圧Ｖthn
1min を持つ。このチップにおいて、ヒューズＦ１１，
Ｆ１２が切断される。すると、分圧部３２は、抵抗Ｒ１
１〜Ｒ１３の合成抵抗の抵抗値と、抵抗Ｒ１４の抵抗値
との抵抗比により高電位電源Ｖcc2 を分圧した分圧電圧
Ｖn13 （＝Ｖcc2 ×（Ｒ１４）／（Ｒ１１＋Ｒ１２＋Ｒ
１３＋Ｒ１４））を第1トランジスタＴＮ１のゲートに
印加する。この分圧電圧Ｖn13 は、上記の分圧電圧Ｖn1
1 よりも低く、最小しきい値電圧Ｖthn1min 以上まで上
昇する。さらに、分圧電圧Ｖn13 は、分圧電圧Ｖn11 に
比べてゆっくりと上昇する。従って、この最小しきい値
電圧Ｖthn1min を持つ第1トランジスタＴＮ１が形成さ
れたチップにおいて、起動回路３１は、分圧電圧Ｖn11
が選択された時とほぼ同じ時間経過（高電位電源Ｖcc2
の上昇であり、タイミングｔ２１（図５参照））に従っ
てＨレベルからＬレベルへ変化する起動信号ＳＴＴＺを
出力する。
により第1トランジスタＴＮ１が最小しきい値電圧Ｖthn
1min を持つ。このチップにおいて、ヒューズＦ１１，
Ｆ１２が切断される。すると、分圧部３２は、抵抗Ｒ１
１〜Ｒ１３の合成抵抗の抵抗値と、抵抗Ｒ１４の抵抗値
との抵抗比により高電位電源Ｖcc2 を分圧した分圧電圧
Ｖn13 （＝Ｖcc2 ×（Ｒ１４）／（Ｒ１１＋Ｒ１２＋Ｒ
１３＋Ｒ１４））を第1トランジスタＴＮ１のゲートに
印加する。この分圧電圧Ｖn13 は、上記の分圧電圧Ｖn1
1 よりも低く、最小しきい値電圧Ｖthn1min 以上まで上
昇する。さらに、分圧電圧Ｖn13 は、分圧電圧Ｖn11 に
比べてゆっくりと上昇する。従って、この最小しきい値
電圧Ｖthn1min を持つ第1トランジスタＴＮ１が形成さ
れたチップにおいて、起動回路３１は、分圧電圧Ｖn11
が選択された時とほぼ同じ時間経過（高電位電源Ｖcc2
の上昇であり、タイミングｔ２１（図５参照））に従っ
てＨレベルからＬレベルへ変化する起動信号ＳＴＴＺを
出力する。
【００７２】尚、第1トランジスタＴＮ１のしきい値電
圧が平均しきい値電圧Ｖthn1と最小しきい値電圧Ｖthn1
min の間の値でばらつく場合、そのしきい値電圧に応じ
てヒューズＦ１１を切断する。このように、補正回路３
３は、上記と同様に、トランジスタＴＮ１のしきい値に
対応して分圧電圧Ｖn11 を補正する。
圧が平均しきい値電圧Ｖthn1と最小しきい値電圧Ｖthn1
min の間の値でばらつく場合、そのしきい値電圧に応じ
てヒューズＦ１１を切断する。このように、補正回路３
３は、上記と同様に、トランジスタＴＮ１のしきい値に
対応して分圧電圧Ｖn11 を補正する。
【００７３】以上記述したように、本実施の形態の起動
回路３１は以下の効果を奏する。 （１）この起動回路３１では、第１トランジスタＴＮ１
のしきい値電圧が、プロセスによるばらつきの中で略最
大（最大しきい値電圧）Ｖthn1max となっても、補正回
路３３のヒューズＦ１２，Ｆ１３を切断することによ
り、速く、且つ最大しきい値電圧Ｖthn1max を越える値
まで上昇する分圧電圧Ｖn12に補正することができる。
又、第１トランジスタＴＮ１のしきい値電圧が、プロセ
スによるばらつきの中で略最小（最小しきい値電圧）Ｖ
thn1min となっても、補正回路３３のヒューズＦ１１，
Ｆ１２を切断することにより、遅く、且つ最小しきい値
電圧Ｖthn1min を越える値まで上昇する分圧電圧Ｖn13
に補正することができる。さらに、第1トランジスタＴ
Ｎ１のしきい値電圧が、最大しきい値電圧Ｖthn1maxと
平均しきい値電圧Ｖthn1の間の値でばらついても、補正
回路３３のヒューズＦ１３を切断することにより、同様
に最適な分圧電圧Ｖn11 に補正することができる。さら
にまた、第1トランジスタＴＮ１のしきい値電圧が、最
小しきい値電圧Ｖthn1min と平均しきい値電圧Ｖthn1の
間の値でばらついても、補正回路３３のヒューズＦ１１
を切断することにより、同様に最適な分圧電圧Ｖn11 に
補正することができる。
回路３１は以下の効果を奏する。 （１）この起動回路３１では、第１トランジスタＴＮ１
のしきい値電圧が、プロセスによるばらつきの中で略最
大（最大しきい値電圧）Ｖthn1max となっても、補正回
路３３のヒューズＦ１２，Ｆ１３を切断することによ
り、速く、且つ最大しきい値電圧Ｖthn1max を越える値
まで上昇する分圧電圧Ｖn12に補正することができる。
又、第１トランジスタＴＮ１のしきい値電圧が、プロセ
スによるばらつきの中で略最小（最小しきい値電圧）Ｖ
thn1min となっても、補正回路３３のヒューズＦ１１，
Ｆ１２を切断することにより、遅く、且つ最小しきい値
電圧Ｖthn1min を越える値まで上昇する分圧電圧Ｖn13
に補正することができる。さらに、第1トランジスタＴ
Ｎ１のしきい値電圧が、最大しきい値電圧Ｖthn1maxと
平均しきい値電圧Ｖthn1の間の値でばらついても、補正
回路３３のヒューズＦ１３を切断することにより、同様
に最適な分圧電圧Ｖn11 に補正することができる。さら
にまた、第1トランジスタＴＮ１のしきい値電圧が、最
小しきい値電圧Ｖthn1min と平均しきい値電圧Ｖthn1の
間の値でばらついても、補正回路３３のヒューズＦ１１
を切断することにより、同様に最適な分圧電圧Ｖn11 に
補正することができる。
【００７４】これらのことから、第１トランジスタＴＮ
１がオンするタイミングを、内部回路の初期セットが正
常に完了するタイミングより後となるようにすることが
できる。従って、この起動回路３１では、供給される外
部電源が低い高電位電源Ｖcc2 となっても、第１トラン
ジスタＴＮ１のしきい値電圧Ｖthn1のばらつきに応じて
最適化され、全てのチップで正常に初期セットを行なう
ことができる起動信号ＳＴＴＺを生成することができ
る。又、前記第２の実施の形態に比べて抵抗ラダーの数
を１つとすることができる。
１がオンするタイミングを、内部回路の初期セットが正
常に完了するタイミングより後となるようにすることが
できる。従って、この起動回路３１では、供給される外
部電源が低い高電位電源Ｖcc2 となっても、第１トラン
ジスタＴＮ１のしきい値電圧Ｖthn1のばらつきに応じて
最適化され、全てのチップで正常に初期セットを行なう
ことができる起動信号ＳＴＴＺを生成することができ
る。又、前記第２の実施の形態に比べて抵抗ラダーの数
を１つとすることができる。
【００７５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 ・上記各実施の形態では、初段部５３に第１ＭＯＳ形ト
ランジスタとしての第１トランジスタＴＮ１を備えた
が、第１トランジスタＴＮ１をＰチャネルＭＯＳトラン
ジスタに変更してもよい。尚、この場合、例えば、初段
部５３は、高電位電源Ｖcc2 と低電位電源Ｖssとの間に
ＰチャネルＭＯＳトランジスタ、抵抗Ｒ３をこの順に直
列接続して構成する。又、この場合、第１の実施の形態
の第１トランジスタＴＮ１をＰチャネルＭＯＳトランジ
スタに変更し、そのＰチャネルＭＯＳトランジスタを高
電位電源Ｖcc2 と抵抗Ｒ４との間に接続する必要があ
る。このようにしても、上記実施の形態の効果と同様の
効果を得ることができる。
態様で実施してもよい。 ・上記各実施の形態では、初段部５３に第１ＭＯＳ形ト
ランジスタとしての第１トランジスタＴＮ１を備えた
が、第１トランジスタＴＮ１をＰチャネルＭＯＳトラン
ジスタに変更してもよい。尚、この場合、例えば、初段
部５３は、高電位電源Ｖcc2 と低電位電源Ｖssとの間に
ＰチャネルＭＯＳトランジスタ、抵抗Ｒ３をこの順に直
列接続して構成する。又、この場合、第１の実施の形態
の第１トランジスタＴＮ１をＰチャネルＭＯＳトランジ
スタに変更し、そのＰチャネルＭＯＳトランジスタを高
電位電源Ｖcc2 と抵抗Ｒ４との間に接続する必要があ
る。このようにしても、上記実施の形態の効果と同様の
効果を得ることができる。
【００７６】・上記第１の実施の形態において、分圧部
１２では、抵抗Ｒ５と低電位電源Ｖssとの間に第２トラ
ンジスタＴＮ２を１段接続したが、直列にＮＭＯＳトラ
ンジスタを複数段（例えば、２段）接続してもよい。
尚、この場合、２段のＮＭＯＳトランジスタのしきい値
電圧を足算した値が、第１トランジスタＴＮ１のしきい
値電圧より小さくなるように設定する必要がある。この
ように構成しても、上記第１の実施の形態と同様に、第
１トランジスタＴＮ１のしきい値のバラツキを吸収して
内部回路が確実に動作するための起動信号を生成するこ
とができる。
１２では、抵抗Ｒ５と低電位電源Ｖssとの間に第２トラ
ンジスタＴＮ２を１段接続したが、直列にＮＭＯＳトラ
ンジスタを複数段（例えば、２段）接続してもよい。
尚、この場合、２段のＮＭＯＳトランジスタのしきい値
電圧を足算した値が、第１トランジスタＴＮ１のしきい
値電圧より小さくなるように設定する必要がある。この
ように構成しても、上記第１の実施の形態と同様に、第
１トランジスタＴＮ１のしきい値のバラツキを吸収して
内部回路が確実に動作するための起動信号を生成するこ
とができる。
【００７７】・上記第２の実施の形態において、補正分
圧部２３は、３つの抵抗Ｒ８〜Ｒ１０間の２つのノード
Ｎ３，Ｎ４に分圧電圧Ｖn4，Ｖn5を生成できるようにし
たが、４つ以上の抵抗を直列に接続し、生成する分圧電
圧の数を３つ以上に適宜変更してもよい。そして、各抵
抗間のノードをそれぞれヒューズを介して図３のノード
Ｎ５に接続する。このようにすると、初段部５３に出力
する分圧電圧を細かく補正することができる。
圧部２３は、３つの抵抗Ｒ８〜Ｒ１０間の２つのノード
Ｎ３，Ｎ４に分圧電圧Ｖn4，Ｖn5を生成できるようにし
たが、４つ以上の抵抗を直列に接続し、生成する分圧電
圧の数を３つ以上に適宜変更してもよい。そして、各抵
抗間のノードをそれぞれヒューズを介して図３のノード
Ｎ５に接続する。このようにすると、初段部５３に出力
する分圧電圧を細かく補正することができる。
【００７８】・上記第２の実施の形態では、スイッチ素
子としてヒューズＦ１〜Ｆ４を用いたが、分圧部２２と
補正分圧部２３にて生成される分圧電圧Ｖn3，Ｖn4，Ｖ
n5を選択可能であればどのような構成でもよく、スイッ
チ素子としてＭＯＳ型トランジスタ等、適宜変更して実
施してもよい。
子としてヒューズＦ１〜Ｆ４を用いたが、分圧部２２と
補正分圧部２３にて生成される分圧電圧Ｖn3，Ｖn4，Ｖ
n5を選択可能であればどのような構成でもよく、スイッ
チ素子としてＭＯＳ型トランジスタ等、適宜変更して実
施してもよい。
【００７９】
【発明の効果】以上詳述したように、請求項１乃至１３
の発明によれば、プロセスのばらつきによるトランジス
タの特性のばらつきに応じて最適な起動信号を生成する
ことができる起動回路を提供することができる。
の発明によれば、プロセスのばらつきによるトランジス
タの特性のばらつきに応じて最適な起動信号を生成する
ことができる起動回路を提供することができる。
【００８０】請求項１４に記載の発明によれば、プロセ
スのばらつきによりトランジスタの特性がばらついて
も、内部回路が正常に初期セットされる半導体集積回路
装置を提供することができる。
スのばらつきによりトランジスタの特性がばらついて
も、内部回路が正常に初期セットされる半導体集積回路
装置を提供することができる。
【図１】 第１の実施の形態における起動回路の回路
図。
図。
【図２】 第１の実施の形態における起動回路の各部の
波形図。
波形図。
【図３】 第２の実施の形態における起動回路の回路
図。
図。
【図４】 第２の実施の形態におけるスイッチ回路の回
路図。
路図。
【図５】 第２の実施の形態における起動回路の各部の
波形図。
波形図。
【図６】 第３の実施の形態における起動回路の回路
図。
図。
【図７】 従来技術における起動回路の回路図。
【図８】 従来技術における起動回路の各部の波形図。
１２，２２，３２ 分圧部 １３，２５，３３ 補正回路 ２３ 補正分圧部 ２４ スイッチ回路 ５４ 波形整形部 ＴＮ１ ＮチャネルＭＯＳトランジスタ（第１ＭＯＳ形
トランジスタ） ＴＮ２ ＮチャネルＭＯＳトランジスタ（第２ＭＯＳ形
トランジスタ） Ｖcc2 外部電源の高電位電源 Ｖss 外部電源の低電位電源 Ｖthn1 第１ＭＯＳ形トランジスタのしきい値電圧 Ｖthn1max 第１ＭＯＳ形トランジスタの最大しきい値電
圧 Ｖthn1min 第１ＭＯＳ形トランジスタの最小しきい値電
圧 Ｖn，Ｖn1〜Ｖn5，Ｖn11〜Ｖn13 分圧電圧 ＳＴＴＺ 起動信号 Ｆ１〜Ｆ４ ヒューズ
トランジスタ） ＴＮ２ ＮチャネルＭＯＳトランジスタ（第２ＭＯＳ形
トランジスタ） Ｖcc2 外部電源の高電位電源 Ｖss 外部電源の低電位電源 Ｖthn1 第１ＭＯＳ形トランジスタのしきい値電圧 Ｖthn1max 第１ＭＯＳ形トランジスタの最大しきい値電
圧 Ｖthn1min 第１ＭＯＳ形トランジスタの最小しきい値電
圧 Ｖn，Ｖn1〜Ｖn5，Ｖn11〜Ｖn13 分圧電圧 ＳＴＴＺ 起動信号 Ｆ１〜Ｆ４ ヒューズ
フロントページの続き (72)発明者 菅本 博之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J055 AX21 AX48 AX57 AX65 BX41 CX00 DX01 DX13 DX22 DX55 EX24 EY01 EY03 EY12 EY21 EZ00 EZ03 EZ07 EZ48 FX20 GX01 GX04
Claims (14)
- 【請求項１】 外部電源が立ち上がってから通常の動作
電圧となるまでに、該外部電源に基づいた制御電圧にて
第１ＭＯＳ形トランジスタを所定のタイミングでオン・
オフさせ、そのオン・オフに基づいて起動信号を生成す
る起動回路であって、 前記第１ＭＯＳ形トランジスタのしきい値電圧のバラツ
キに応じて前記制御電圧を補正する補正回路を備えたこ
とを特徴とする起動回路。 - 【請求項２】 請求項１に記載の起動回路において、 前記制御電圧は、外部電源の高電位電源と低電位電源と
の間で直列接続された複数の抵抗を備える分圧部の該抵
抗比に基づいて生成される分圧電圧であって、 前記補正回路を前記分圧部の複数の抵抗と直列に接続し
たことを特徴とする起動回路。 - 【請求項３】 請求項１又は２に記載の起動回路におい
て、 前記補正回路は、前記第１ＭＯＳ形トランジスタと同種
類の第２ＭＯＳトランジスタを備え、該第２ＭＯＳトラ
ンジスタのしきい値電圧に基づいて前記制御電圧を補正
することを特徴とする起動回路。 - 【請求項４】 請求項３に記載の起動回路において、 前記第２ＭＯＳ形トランジスタのゲートを、自身のドレ
インに接続したことを特徴とする起動回路。 - 【請求項５】 請求項２乃至４のいずれか１項に記載の
起動回路において、 前記第２ＭＯＳ形トランジスタのしきい値電圧を、前記
第１ＭＯＳ形トランジスタのしきい値電圧より低くした
ことを特徴とする起動回路。 - 【請求項６】 請求項２乃至５のいずれか１項に記載の
起動回路において、 前記第１及び第２ＭＯＳ形トランジスタは、Ｎチャネル
ＭＯＳトランジスタであって、 前記第２ＭＯＳ形トランジスタを、前記分圧部の複数の
抵抗と低電位電源との間に接続したことを特徴とする起
動回路。 - 【請求項７】 請求項１に記載の起動回路において、 前記制御電圧は、外部電源の高電位電源と低電位電源と
の間で直列接続された複数の抵抗を備える分圧部の該抵
抗比に基づいて生成される分圧電圧であって、 前記補正回路は、外部電源の高電位電源と低電位電源と
の間で直列接続され、前記分圧部の抵抗比と異なる抵抗
比の複数の抵抗を有する補正分圧部と、 前記補正分圧部の複数の抵抗の抵抗比に基づいて生成さ
れる分圧電圧と、前記分圧部の分圧電圧とのうちの１つ
を、前記第１ＭＯＳ形トランジスタのしきい値電圧に応
じて選択し制御電圧として出力するスイッチ素子とを備
えたことを特徴とする起動回路。 - 【請求項８】 請求項７に記載の起動回路において、 前記補正分圧部は、外部電源の高電位電源と低電位電源
との間に直列接続された複数の抵抗により前記外部電源
を分圧した複数の分圧電圧を生成し、 前記スイッチ素子は、前記複数の分圧電圧と、前記分圧
部の分圧電圧とのうちの１つを、前記第１ＭＯＳ形トラ
ンジスタのしきい値電圧に応じて選択し制御信号として
出力することを特徴とする起動回路。 - 【請求項９】 請求項７又は８に記載の起動回路におい
て、 前記スイッチ素子は、ヒューズを備え、該ヒューズが切
断されることにより分圧電圧を選択することを特徴とす
る起動回路。 - 【請求項１０】 請求項１に記載の起動回路において、 前記制御電圧は、外部電源の高電位電源と低電位電源と
の間で直列接続された複数の抵抗を備える分圧部の該抵
抗比に基づいて生成される分圧電圧であって、 前記補正回路は、前記分圧部の分圧比を前記第１ＭＯＳ
形トランジスタのしきい値電圧に応じて変更するよう構
成されたことを特徴とする起動回路。 - 【請求項１１】 請求項１０に記載の起動回路におい
て、 前記分圧部は、前記高電位電源に接続された第１の抵抗
と、前記低電位電源に接続された第２の抵抗を備え、 前記補正回路は、前記第１，第２の抵抗の間に直列に接
続された１つ又は複数の抵抗と、前記第１，第２の抵抗
を含む各抵抗間に一端が接続され他端が前記第１ＭＯＳ
形トランジスタのゲートに接続された複数のスイッチ素
子と、を備えたことを特徴とする起動回路。 - 【請求項１２】 請求項１０に記載の起動回路におい
て、 前記スイッチ素子は、ヒューズを備え、該ヒューズが切
断されることにより前記分圧部の分圧比を変更すること
を特徴とする起動回路。 - 【請求項１３】 請求項１乃至１２のいずれか1項に記
載の起動回路において、 前記第１ＭＯＳ形トランジスタのドレインに波形整形部
を接続し、該波形整形部にて前記第１ＭＯＳ形トランジ
スタのドレインから出力される信号を波形整形して前記
起動信号を生成することを特徴とする起動回路。 - 【請求項１４】 外部電源が立ち上がってから通常の動
作電圧となるまでに、該外部電源に基づいた制御電圧に
て第１ＭＯＳ形トランジスタを所定のタイミングでオン
・オフさせ、そのオン・オフに基づいて起動信号を生成
し、前記第１ＭＯＳ形トランジスタのしきい値電圧のバ
ラツキに応じて前記制御電圧を補正する補正回路を備え
た起動回路と、 前記起動信号に基づいて初期セットされる内部回路と、
を備えたことを特徴とする半導体集積回路装置。
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