JP3784594B2 - 電流制御回路 - Google Patents
電流制御回路 Download PDFInfo
- Publication number
- JP3784594B2 JP3784594B2 JP33932299A JP33932299A JP3784594B2 JP 3784594 B2 JP3784594 B2 JP 3784594B2 JP 33932299 A JP33932299 A JP 33932299A JP 33932299 A JP33932299 A JP 33932299A JP 3784594 B2 JP3784594 B2 JP 3784594B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- resistor
- control circuit
- pnp transistor
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/908—Inrush current limiters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Voltage And Current In General (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、一次側端子と二次側端子との間に配置され、一次側から二次側に向かって流れる電流を制御する電流制御回路に関する。
【0002】
【従来の技術】
従来より、電源装置の電源出力端子と任意の電子回路の電源入力端子との間に配置され、電源装置の出力が所定の出力定格以内に納まるように突入電流を防止する突入防止回路が知られている。
【0003】
また、二次側の電子回路の通常の動作範囲内では最大負荷時であっても十分な電流を供給しつつ、その二次側の電子回路においてショート等があっても発煙・炎上等が生じないように過電流を検知する過電流検知回路が知られている。
【0004】
図4は、これら突入防止回路と過電流検出回路の双方を備えた状態を示した図である。
【0005】
二次側には通常かなりの大容量のコンデンサCが配置されており、電源投入時にそのコンデンサCの充電等のための突入電流が発生するが、この突入電流により一次側電源装置が破損されないよう突入防止回路が配置されている。またその突入防止回路と直列に、二次側に接続された電子回路でショート等が生じても過電流が流れないようにするための過電流検出回路が配置されている。過電流検出回路で過電流が検出されるとその検出結果は図示しない過電流認識回路に伝達され、過電流認識回路で容認できないレベルの過電流が流れていることが認識されると、これも図示しない過電流制御回路からの指示により過電流が抑えられる。
【0006】
【発明が解決しようとする課題】
ここで、図4に示すような構成では、一次側から二次側に向かう電流経路上に突入防止回路と過電流検出回路との双方が配置されており、それぞれの回路で電力の損失や二次側の電圧降下を来たし、これらに起因して二次側に接続された電子回路の動作能力不足を生じたり、あるいはこの動作能力不足が生じるのを回避するために突入防止回路や過電流検出回路による損失をさらに抑制するための工夫による回路規模や回路コストの増大を招くという問題がある。
【0007】
また、図4に示すように突入防止回路と過電流検出回路とを別々に備えると、それぞれ別々の回路の設計・検証を行なう必要を生じ、そのための工数の増大を招くという問題もある。
【0008】
本発明は、上記事情に鑑み、一次側から二次側に向かって流れる電流を制御する電流制御回路において、電力の損失や電圧降下の少ない電流制御回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成する本発明の電流制御回路は、一次側端子と、二次側端子との間に配置され、一次側から二次側に向かって流れる電流を制御する電流制御回路において、
一次側端子から二次側端子に向かう電流経路に配置された第1の抵抗と、
上記電流経路の、上記第1の抵抗と二次側端子との間に、その第1の抵抗に直列にドレインとソースが接続された、ゲートに供給される電圧に応じた最大許容電流以下の電流の通過を許容するMOSFETと、
上記第1の抵抗の一次側にエミッタが接続されると共に上記第1の抵抗の二次側にベースが接続されたPNPトランジスタと、
上記PNPトランジスタのコレクタと上記MOSFETのゲートとの間に配置され、上記PNPトランジスタがオンになった際、そのコレクタの電圧よりも上記MOSFETのドレイン電流を制御する電圧降下した電圧をそのゲートに供給するように接続されたダイオードとを備えたことを特徴とする。
【0010】
本発明の電流制御回路では、上記第1の抵抗に電流が流れと、この第1の抵抗の一次側と二次側との間にその流れた電流に比例する電圧が発生し、この電圧により上記PNPトランジスタがオンとなったときにそのPNPトランジスタのコレクタから出力される信号を、過電流検出信号とすることができる。また、過電流発生時には、このコレクタに接続されたダイオードにより、第1の抵抗と二次側端子との間に配置されたMOSFETのゲート・ソース間電圧が低くなり、ドレイン電流が過電流検知電流より多少大きな電流値で定電流制御される。
【0011】
このように、本発明の電流制御回路によれば、一次側端子と二次側端子との間に1つの抵抗(第1の抵抗)と1つのMOSFETを配置するだけで、すなわち電力損失や電圧降下を最小限に抑えた上で、過電流検出と突入防止との双方を行なう回路が実現する。
【0012】
ここで、上記本発明の電流制御回路において、上記ダイオードは、PNPトランジスタのコレクタにアノードが接続されたダイオードであることが好ましく、あるいは上記ダイオードは、PNPトランジスタのコレクタにカソードが接続されツェナーダイオードであってもよい。
【0013】
また、上記本発明の電流制御回路において、上記ダイオードと並列にコンデンサが接続されてなることが好ましい。
【0014】
二次側に大容量のコンデンサが接続されている場合において一次側の電源をオンにしたときや、二次側のモータ起動時などにおいては、ダイオードの動作時間遅延により過渡的に設定値以上の電流が流れるという問題が生じることがあるが、ダイオードと並列にコンデンサを接続することにより、応答時間が短縮され過度的な大電流の発生を抑えることができる。
【0015】
また、上記本発明の電流制御回路において、上記PNPトランジスタのベースとそのPNPトランジスタのエミッタとの間に第2の抵抗が接続されてなると共に、そのPNPトランジスタのベースと上記第1の抵抗の二次側が第3の抵抗を介在させて接続されたものであることが好ましく、この場合に、上記第2の抵抗および上記第3の抵抗のうちの少なくとも一方が可変抵抗であることが好ましい。
【0016】
二次側の負荷によっては、どの電流値を越えたときを過電流とするかを変更する必要を生じる場合がある。ここで、第1の抵抗は電圧降下を小さく抑えるために低インピーダンスで熱容量の高い抵抗が使用され、通常はその種類も限られる。したがって、二次側の負荷の変更の度に第1の抵抗を変更するのでは非効率である。そこで、上記のように、互いに直列に接続された第2の抵抗と第3の抵抗を第1の抵抗に並列に接続して、それら第2の抵抗と第3の抵抗とで分圧するようにすれば、過電流として検出する電流値の変更が容易となる。ここで、第2の抵抗あるいは第3の抵抗を可変抵抗とすることにより、その調整が一層容易となる。
【0017】
さらに、上記本発明の電流制御回路において、上記PNPトランジスタのコレクタの信号を監視して、上記電流経路に所定の電流値以上の電流が所定時間以上継続して流れたことが検知された場合に、上記MOSFETのゲートに、そのMOSFETを遮断状態にする電圧を供給する過電流制御回路部を備えることが好ましい。
【0018】
例えば負荷としてモータが接続されている場合において、モータ起動時にはかなりの大電流が流れ過電流検知信号はオンになるが、モータの回転数が上がって一定になると電流値が減少し過電流の検知信号はオフとなる。これに対し、二次側の回路にショート等が生じたときは、過電流検知信号はオン状態が続くことになる。
【0019】
そこで、上記のように、所定の電流値以上の電流が所定時間以上継続して流れた場合にMOSFETを遮断状態にすることにより、二次側の回路の正常な動作を妨げることなく、過電流による発煙・炎上を防止することができる。
【0020】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【0021】
図1は、本発明の電流制御回路の一実施形態を示す回路図である。
【0022】
ここでは、一次側の電源が接続される一次側端子INと、その一次側端子INに対するグランド端子GND1と、この電流制御回路から2次側の電子回路(図示せず)に電流を供給するための二次側端子OUTと、その二次側端子に対応するグランド端子GND2とが備えられており、それらの端子の間に回路が構成されている。この電流制御回路は、一次側端子INから二次側端子OUTと向かって流れる電流を制御する回路である。
【0023】
一次側端子INから二次側端子OUTに向かう電流経路に第1の抵抗R1が配置されており、また、その電流経路の、第1の抵抗R1と二次側端子OUTとの間に、その第1の抵抗R1に直列にドレインとソースが接続された、ゲートに供給される電圧に応じた最大許容電流以下の電流の通過を許容するMOSFET M4とが配置されている。
【0024】
また、ここには、第1の抵抗R1の一次側にエミッタが接続されるとともにその第1の抵抗R1の二次側とベースが可変抵抗R3を介して接続されたPNPトランジスタQ5が備えられており、さらに、そのPNPトランジスタQ5のコレクタと、MOSFET M4のゲートとの間に、そのPNPトランジスタQ5のコレクタの電圧よりも所定電圧(例えば0.7V)だけ降下した電圧をMOSFET M4のゲートに供給するダイオードD6(本発明にいう電圧降下素子の一例)が配置されている。そのダイオードD6のアノードは、PNPトランジスタQ5のコレクタに接続され、そのダイオードD6のカソードは、抵抗R7を介してMOSFET M4のゲートに接続されている。
【0025】
また、ダイオードD6と並列にコンデンサC13が配置されている。
【0026】
さらに、PNPトランジスタQ5のコレクタとグランド線GNDとの間には直列に2つの抵抗R11と抵抗R12が配置されており、それら抵抗R11と抵抗R12との接続点には、PNPトランジスタQ5のコレクタの信号(2つの抵抗R11,R12で分圧された状態の信号)を監視する制御回路100が備えられている。この制御回路100は、後述する図2で示すようにして、一次側端子INと二次側端子OUTとの間の電流経路に所定の電流値以上の電流が所定時間以上継続して流れたことが検知された場合に、MOSFET M4のゲートに、そのMOSFET M4を遮断状態にする電圧を供給するためのものである。この制御回路100の作用の詳細は後述する。
【0027】
さらに、PNPトランジスタQ5のエミッタとベースとの間には第2の抵抗R2が接続されており、さらに、第1の抵抗R1の一次側と、ダイオードD6のカソードとの間に抵抗R8が接続され、その接続点とグランド線GNDとの間には、もう1つの抵抗R9とNPNトランジスタQ10のコレクタ・エミッタが直列に接続されている。そのNPNトランジスタQ10のベースには、制御回路100から出力される制御信号(b)が伝達される。
【0028】
さらに、二次側端子OUTと二次側のグランド端子GND2との間には、二次側の電圧を安定化するためのコンデンサC14が配置されている。
【0029】
この電流制御回路において、制御回路100からの制御信号(b)によりNPNトランジスタQ10がオン状態に保たれていると、一次側端子INの電圧Vcc1が2つの抵抗R8,R9で分圧されてMOSFET M4のゲートに印加され、これにより、MOSFET M4は、オン状態となっている。二次側に負荷回路が接続され、その負荷回路が正常に定常動作している状態においては、この状態が保たれる。
【0030】
ここで、例えば負荷回路内でショートが発生し、一次側端子INから二次側端子OUTに向けて過電流が発生することを考える。
【0031】
過電流と見なされる電流値は以下のようにして求めることができる。
【0032】
PNPトランジスタQ5のベース・エミッタ間電圧Vbeは約0.6Vであり、第1の抵抗R1は、第2の抵抗R2と可変抵抗R3とを加えた抵抗に対して十分に小さな抵抗値を有しており、かつ、PNPトランジスタQ5のベース電流が無視できるときは、過電流として検出される電流Iocは以下の式で与えられる。
【0033】
Ioc={(Vbe/R2)×(R2+R3)}/R1 ……(1)
但し、R1,R2,R3は、それぞれ抵抗R1,R2,R3の各抵抗値である。
【0034】
Vbeはほぼ一定であることから、上記(1)式に従ってR1,R2,R3を決定することにより、所望の電流値の電流が流れることをもって過電流とすることができる。
【0035】
二次側においてショートが発生し、第1の抵抗R1に、(1)式から求められる電流Iocを超える電流が流れると、ダイオードD6を通じてMOSFET M4のゲートに電圧がかかり、そのMOSFET M4のゲート・ソース間電圧Vgsが小さくなり、そのMOSFET M4のドレイン電流が一定電流値以上流れなくなる。この時のドレイン電流が最大供給電流であり、これをImaxとすると、
Imax>Ioc ……(2)
となる。
【0036】
ここで、ダイオードD6の順方向電圧をVf、MOSFET M4のドレイン電流がIocのときのMOSFET M4のゲート・ソース間電圧をVgsとすると、おおよそVgs+Vfの時のドレイン電流Imaxが求まる。
【0037】
尚、ダイオードD6に並列に接続されたコンデンサC13は、過電流が流れてPNPトランジスタQ5がオンになったときにそのPNPトランジスタQ5のコレクタの過電流検知信号をMOSFET M4のゲートに直ちに伝達し、MOSFET M4の電流制限の応答速度を向上させるためのものである。
【0038】
PNPトランジスタQ5のコレクタの過電流検知信号は、2つの抵抗R11,R12で分圧され、その分圧された信号(a)が制御回路100でモニタされる。この制御回路は、以下に説明するように動作する。
【0039】
図2は、制御回路の動作を示すフローチャートである。
【0040】
先ず、ステップ(a)においてショート(過電流)が検出され、ショートが検出されない通常の状態ではそのショートが生じていないかどうか繰り返し監視される。
【0041】
ステップ(a)においてショート(過電流)が検出されると、ステップ(b)において時間計測のためのカウントがクリアされ、ステップ(c)においてそのカウンタがカウントアップされる。その後ステップ(d)において再度ショート(過電流)が検出され、ショートが検出されなかったときは、ステップ(a)の、定常的な監視状態に戻る。
【0042】
ステップ(d)においてなおもショートが検出されたときは、ステップ(e)に進んでカウンタのカウント値が設定値を越えたか否かが判定される。未だ越えていないときはステップ(c)に戻りカウンタがカウントアップされ、ステップ(d)においてショートが検出される。カウンタのカウント値が設定値を越えるまでカウントアップされるよりも以前にステップ(d)において一度でもショートが検出されなくなったときは、実際のショートではないものとみなされ、ステップ(a)の通常の監視に移る。
【0043】
一方、カウンタのカウント値が設定値を越えるまで常にショートが検出され続けたときは、ステップ(f)に進んで制御信号(b)がオフ(‘L’レベル)となり、その制御信号によりNPNトランジスタQ10がオフになり、MOSFET M4のゲートには抵抗R8,R7を介して一次側の電圧VCC1が印加され、MOSFET M4が完全にオフ状態となり、一次側端子INから二次側端子OUTに向かって流れる電流が完全に遮断される。また、制御回路100からはエラー信号が出力され(ステップ(g))、図示しない表示回路等により異常が生じたことが表示される。
【0044】
このように、図1,図2に示す実施形態は、突入電流防止回路と過電流検出回路とが一体化された電流制御回路となっており、検出回路の損失、二次側の電圧降下による負荷の動作能力不足、回路規模、回路コスト、設計・検証の工数の改善が図られ、さらに過電流が発生したときにその過電流が電源投入時の投入電流なのかショート等による電流なのかが判別され、電流投入時の突入電流とは区別して、ショート等が生じたときのみが電流供給を遮断することができる。
【0045】
図3は、本発明の電流制御回路のもう1つの実施形態を示す回路図である。
【0046】
この図3に示す電流制御回路には、図1に示す電流制御回路におけるダイオードD6の代わりに、カソードがPNPトランジスタQ5のコレクタ側、アノードがMOSFET M4のゲート側に接続されたツェナーダイオードZD6が配置されており、このツェナーダイオードにより電圧降下の作用を得ている。
【0047】
このように、この部分にはダイオードD6の代わりにツェナーダイオードZD6を採用してもよい。
【0048】
また、上記の各実施形態では、2つの抵抗R2,R3のうちの抵抗R3を可変抵抗としたが、抵抗R2の方を可変抵抗としてもよく、双方を可変抵抗としてもよい。
【0049】
【発明の効果】
以上、説明したように、本発明によれば、電力損失や電圧降下の少ない電流制御回路を提供することができる。
【図面の簡単な説明】
【図1】図1は、本発明の電流制御回路の一実施形態を示す回路図である。
【図2】制御回路の動作を示すフローチャートである。
【図3】本発明の電流制御回路のもう1つの実施形態を示す回路図である。
【図4】突入防止回路と過電流検出回路の双方を備えた回路ブロック図である。
【符号の説明】
R1,R2,R7,R8,R9,R11,R12 抵抗
R3 可変抵抗
M4 MOSFET
Q5 PNPトランジスタ
D6 ダイオード
ZD6 ツェナーダイオード
Q10 NPNトランジスタ
100 制御回路
Claims (7)
- 一次側端子と、二次側端子との間に配置され、一次側から二次側に向かって流れる電流を制御する電流制御回路において、
前記一次側端子から前記二次側端子に向かう電流経路に配置された第1の抵抗と、
前記電流経路の、前記第1の抵抗と前記二次側端子との間に、該第1の抵抗に直列にドレインとソースが接続された、ゲートに供給される電圧に応じた最大許容電流以下の電流の通過を許容するMOSFETと、
前記第1の抵抗の一次側にエミッタが接続されると共に前記第1の抵抗の二次側にベースが接続されたPNPトランジスタと、
前記PNPトランジスタのコレクタと前記MOSFETのゲートとの間に配置され、前記PNPトランジスタがオンになった際、該コレクタの電圧よりも前記MOSFETのドレイン電流を制御する電圧降下した電圧を該ゲートに供給するように接続されたダイオードとを備えたことを特徴とする電流制御回路。 - 前記ダイオードは、PNPトランジスタのコレクタにアノードが接続されたダイオードであることを特徴とする請求項1記載の電流制御回路。
- 前記ダイオードは、前記PNPトランジスタのコレクタにカソードが接続されたツェナーダイオードであることを特徴とする請求項1記載の電流制御回路。
- 前記ダイオードと並列にコンデンサが接続されてなることを特徴とする請求項1記載の電流制御回路。
- 前記PNPトランジスタのベースと該PNPトランジスタのエミッタとの間に第2の抵抗が接続されてなると共に、該PNPトランジスタのベースと前記第1の抵抗の二次側が第3の抵抗を介在させて接続されたものであることを特徴とする請求項1記載の電流制御回路。
- 前記第2の抵抗および前記第3の抵抗のうちの少なくとも一方が可変抵抗であることを特徴とする請求項5記載の電流制御回路。
- 前記PNPトランジスタのコレクタの信号を監視して、前記電流経路に所定の電流値以上の電流が所定時間以上継続して流れたことが検知された場合に、前記MOSFETのゲートに、該MOSFETを遮断状態にする電圧を供給する過電流制御回路部を備えたことを特徴とする請求項1記載の電流制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33932299A JP3784594B2 (ja) | 1999-11-30 | 1999-11-30 | 電流制御回路 |
US09/580,566 US6184669B1 (en) | 1999-11-30 | 2000-05-30 | Current control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33932299A JP3784594B2 (ja) | 1999-11-30 | 1999-11-30 | 電流制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001154745A JP2001154745A (ja) | 2001-06-08 |
JP3784594B2 true JP3784594B2 (ja) | 2006-06-14 |
Family
ID=18326370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33932299A Expired - Fee Related JP3784594B2 (ja) | 1999-11-30 | 1999-11-30 | 電流制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6184669B1 (ja) |
JP (1) | JP3784594B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE239999T1 (de) * | 1999-03-31 | 2003-05-15 | Pepperl & Fuchs | Sicherheitsbarriere zum begrenzen von strom und spannung |
JP4225630B2 (ja) * | 1999-05-27 | 2009-02-18 | 株式会社ルネサステクノロジ | 電圧発生回路 |
JP2002091584A (ja) * | 2000-09-19 | 2002-03-29 | Rohm Co Ltd | 電気機器 |
DE10060651C1 (de) * | 2000-12-06 | 2002-07-11 | Infineon Technologies Ag | Spannungsreglerschaltung für Chipkarten-ICs |
US6525515B1 (en) * | 2001-09-24 | 2003-02-25 | Supertex, Inc. | Feedback apparatus and method for adaptively controlling power supplied to a hot-pluggable subsystem |
US6693410B1 (en) * | 2002-12-16 | 2004-02-17 | Adc Dsl Systems, Inc. | Power sequencing and ramp rate control circuit |
JP4186846B2 (ja) * | 2004-03-08 | 2008-11-26 | 株式会社デンソー | 過電流保護回路 |
TWI243230B (en) * | 2004-07-16 | 2005-11-11 | Delta Electronics Inc | Hot-swap circuit system for fan tray |
US7580234B2 (en) * | 2005-01-20 | 2009-08-25 | Honeywell International Inc. | Single threshold current surge limiter circuit with disable function |
JP4683472B2 (ja) * | 2005-04-18 | 2011-05-18 | ローム株式会社 | 直流電源装置 |
FR2916867B1 (fr) * | 2007-06-01 | 2010-02-26 | Schneider Electric Ind Sas | Systeme de commande et de protection d'une sortie d'un equipement d'automatisme. |
US7408755B1 (en) | 2007-06-12 | 2008-08-05 | Honeywell International Inc. | Advanced inrush/transient current limit and overload/short circuit protection method and apparatus for DC voltage power supply |
US7813095B2 (en) * | 2007-07-27 | 2010-10-12 | Scientific-Atlanta, Llc | Discrete hot swap and overcurrent-limiting circuit |
TW200937828A (en) * | 2008-02-22 | 2009-09-01 | Macroblock Inc | Electricity -extraction circuit of AC/DC converter take |
US8687333B2 (en) * | 2011-06-16 | 2014-04-01 | Hamilton Sundstrand Corporation | Overcurrent limiting for high side solenoid switch controls |
US9778666B2 (en) * | 2012-04-27 | 2017-10-03 | Keithley Instruments, Llc | Dynamic current limit apparatus and method |
CN103425057A (zh) * | 2012-05-16 | 2013-12-04 | 鸿富锦精密工业(深圳)有限公司 | 开关电路及具有该开关电路的电子设备 |
CN103699169B (zh) * | 2012-09-27 | 2015-06-24 | 株式会社理光 | 电源电路 |
TWI464569B (zh) * | 2012-11-06 | 2014-12-11 | Upi Semiconductor Corp | 電壓識別碼參考電壓產生電路與其開機電壓產生方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4495536A (en) * | 1982-12-27 | 1985-01-22 | Motorola, Inc. | Voltage transient protection circuit |
IT1250198B (it) * | 1991-07-04 | 1995-04-03 | Cselt Centro Studi Lab Telecom | Sistema di comunicazione ottica coerente a modulazione di polarizzazione |
JPH0898393A (ja) | 1994-09-21 | 1996-04-12 | Canon Inc | 直流電源装置 |
-
1999
- 1999-11-30 JP JP33932299A patent/JP3784594B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-30 US US09/580,566 patent/US6184669B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6184669B1 (en) | 2001-02-06 |
JP2001154745A (ja) | 2001-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3784594B2 (ja) | 電流制御回路 | |
JPH11225429A (ja) | リモートセンス式電源供給装置 | |
CN102013658B (zh) | 过流保护电路 | |
US20020027757A1 (en) | Programmable controller | |
US6970338B2 (en) | Power supply device having overcurrent protection function and method for controlling the same | |
US5896263A (en) | Output circuit having electronic overload protection activated by voltage drop across output transistor | |
US6650524B2 (en) | Power supply circuit with adaptive error detection and an electronic control circuit including the same | |
JPS59144208A (ja) | 集積回路の電力素子保護装置 | |
JPH114531A (ja) | 電源保護回路及び電源制御方法 | |
EP0917338B1 (en) | Dual-limit current-limiting battery-feed circuit for a digital line | |
JP2002186174A (ja) | 電源回路の保護回路 | |
JP2007318418A (ja) | トランジスタの保護回路およびスイッチ回路 | |
US8411848B2 (en) | Telephone interface circuit for providing over-current and over-voltage protection | |
JPH11113169A (ja) | 半導体回路の保護装置 | |
JP2001320264A (ja) | 電源供給制御装置 | |
JP4543973B2 (ja) | AS−i用スレーブの過負荷・短絡保護回路 | |
US20010052775A1 (en) | Electronic ignition device | |
JP2776644B2 (ja) | 電源異常監視回路 | |
JP2002010472A (ja) | 過電流保護回路及びそれを内蔵した電気機器 | |
JP2604403Y2 (ja) | 電流制限トランジスタ回路 | |
US20170134017A1 (en) | Overcurrent protection circuit | |
JP3157042B2 (ja) | 過電流保護装置 | |
JPS61245222A (ja) | 定電圧電源回路 | |
JPS6245486Y2 (ja) | ||
JPH0312023Y2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060315 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |