JPH06149395A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06149395A JPH06149395A JP4302079A JP30207992A JPH06149395A JP H06149395 A JPH06149395 A JP H06149395A JP 4302079 A JP4302079 A JP 4302079A JP 30207992 A JP30207992 A JP 30207992A JP H06149395 A JPH06149395 A JP H06149395A
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- power supply
- supply voltage
- circuit
- external power
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Abstract
(57)【要約】
【目的】半導体装置内に組み込むことで、外部電源電圧
が５Ｖであっても、３．３Ｖであっても、どちらの外部
電源電圧を使用しても、高速の動作速度と安定な作動を
実現すること。 【構成】電源電圧検出回路Ｍと降圧回路Ｋと切り替え回
路Ｌとから構成される。電源電圧検出回路Ｍで、外部電
源電圧の大きさを検出し、出力として切り替え回路Ｌを
制御する信号を送り出す。切り替え回路Ｌは、外部電源
電圧が５Ｖであった場合、降圧回路Ｋによって３．３Ｖ
に降圧された内部電源電圧を内部回路３に供給するよう
に、また外部電源電圧が３．３Ｖの場合には、外部電源
電圧をそのまま内部回路３に供給するように機能する。
が５Ｖであっても、３．３Ｖであっても、どちらの外部
電源電圧を使用しても、高速の動作速度と安定な作動を
実現すること。 【構成】電源電圧検出回路Ｍと降圧回路Ｋと切り替え回
路Ｌとから構成される。電源電圧検出回路Ｍで、外部電
源電圧の大きさを検出し、出力として切り替え回路Ｌを
制御する信号を送り出す。切り替え回路Ｌは、外部電源
電圧が５Ｖであった場合、降圧回路Ｋによって３．３Ｖ
に降圧された内部電源電圧を内部回路３に供給するよう
に、また外部電源電圧が３．３Ｖの場合には、外部電源
電圧をそのまま内部回路３に供給するように機能する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
外部電源電圧が５Ｖの場合でも３．３Ｖあるいは３．０
Ｖの場合でも高速かつ安定に動作可能なＭＯＳＦＥＴを
主な構成要素とする半導体装置に関する。
外部電源電圧が５Ｖの場合でも３．３Ｖあるいは３．０
Ｖの場合でも高速かつ安定に動作可能なＭＯＳＦＥＴを
主な構成要素とする半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の大容量化、高速化の
要求に応えるため、デバイス素子の微細化、すなわちＭ
ＯＳＦＥＴのゲート長の縮小、ゲート酸化膜の薄膜化が
進行している。例えば、現在大容量化が最も進んでいる
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）においては、ゲート長は、０．５〜０．６μｍ、ゲ
ート酸化膜厚は１５０Ａ程度まで縮小されている。この
ように、ＭＯＳＦＥＴの微細化が進むと、ホットキャリ
ア耐圧、ソースドレイン耐圧は低下する為、電源電圧と
して５Ｖを使用する従来の方式では、半導体装置の信頼
性の確保が困難になる。例えば、参考文献：日経マイク
ロデバイス１９９１年４月号（Ｐ．５２〜６１）、参考
文献：日経エレクトロニクス１９９１年５月号（Ｐ．１
４３）。
要求に応えるため、デバイス素子の微細化、すなわちＭ
ＯＳＦＥＴのゲート長の縮小、ゲート酸化膜の薄膜化が
進行している。例えば、現在大容量化が最も進んでいる
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）においては、ゲート長は、０．５〜０．６μｍ、ゲ
ート酸化膜厚は１５０Ａ程度まで縮小されている。この
ように、ＭＯＳＦＥＴの微細化が進むと、ホットキャリ
ア耐圧、ソースドレイン耐圧は低下する為、電源電圧と
して５Ｖを使用する従来の方式では、半導体装置の信頼
性の確保が困難になる。例えば、参考文献：日経マイク
ロデバイス１９９１年４月号（Ｐ．５２〜６１）、参考
文献：日経エレクトロニクス１９９１年５月号（Ｐ．１
４３）。
【０００３】そこで、近年では、半導体装置に使用する
電源電圧を、５Ｖから、３．３Ｖに下げる方式が考えら
れている。電源電圧を下げることで、チャネル領域に加
わる電界の強さが緩和されるため、デバイス素子の劣化
は抑制される。したがって、大容量化を進めても半導体
装置の信頼性は確保できるだろう。
電源電圧を、５Ｖから、３．３Ｖに下げる方式が考えら
れている。電源電圧を下げることで、チャネル領域に加
わる電界の強さが緩和されるため、デバイス素子の劣化
は抑制される。したがって、大容量化を進めても半導体
装置の信頼性は確保できるだろう。
【０００４】しかし、外部電源電圧の選択という問題
は、半導体装置を設計する側では、自儘にならぬことで
もある。半導体装置を搭載する外部装置より提供される
電源電圧は、従来の電源電圧方式による半導体装置との
混載も十分に有り得ることを考慮すると、容易に３．３
Ｖに切り替わらないだろう。従って、電源電圧が５Ｖか
ら３．３Ｖに移行する過渡期にあっては、どちらの電源
電圧方式でも動作するような工夫を半導体装置自身に付
加する必要がある。
は、半導体装置を設計する側では、自儘にならぬことで
もある。半導体装置を搭載する外部装置より提供される
電源電圧は、従来の電源電圧方式による半導体装置との
混載も十分に有り得ることを考慮すると、容易に３．３
Ｖに切り替わらないだろう。従って、電源電圧が５Ｖか
ら３．３Ｖに移行する過渡期にあっては、どちらの電源
電圧方式でも動作するような工夫を半導体装置自身に付
加する必要がある。
【０００５】そこで、外部電源電圧Ｖｃｃ（ｅｘｔ）
を、まず、半導体装置内に備えた降圧回路で受け、内部
電源電圧Ｖｃｃ（ｉｎｔ）＝３．３Ｖに変換し、それか
ら、内部回路に供給する方式が一般的になってきた。外
部電源電圧が５Ｖであっても、３．３Ｖであっても、降
圧回路によって内部電源電圧Ｖｃｃ（ｉｎｔ）とし、そ
れから内部回路に供給する方式である。例えば、参考文
献：日経マイクロデバイス１９９０年２月号（ｐ．１１
５〜１２２）。
を、まず、半導体装置内に備えた降圧回路で受け、内部
電源電圧Ｖｃｃ（ｉｎｔ）＝３．３Ｖに変換し、それか
ら、内部回路に供給する方式が一般的になってきた。外
部電源電圧が５Ｖであっても、３．３Ｖであっても、降
圧回路によって内部電源電圧Ｖｃｃ（ｉｎｔ）とし、そ
れから内部回路に供給する方式である。例えば、参考文
献：日経マイクロデバイス１９９０年２月号（ｐ．１１
５〜１２２）。
【０００６】図８は従来技術による降圧回路を使用した
一般的な半導体記憶装置の一部ブロック図である。図８
において、半導体装置内部に構成された降圧回路（Ｋ）
へ、外部端子１につながる節点ＣＣから外部電源電圧Ｖ
ｃｃ（ｅｘｔ）が入力し、降圧回路（Ｋ）で、内部電源
電圧Ｖｃｃ（ｉｎｔ）に変換、出力節点ＣＣｉに出力
し、内部回路電源線２を介して、このＶｃｃ（ｉｎｔ）
を内部の各回路３（例えばデコーダ回路５，センスアン
プ回路６，制御回路７等）に供給する構成である。
一般的な半導体記憶装置の一部ブロック図である。図８
において、半導体装置内部に構成された降圧回路（Ｋ）
へ、外部端子１につながる節点ＣＣから外部電源電圧Ｖ
ｃｃ（ｅｘｔ）が入力し、降圧回路（Ｋ）で、内部電源
電圧Ｖｃｃ（ｉｎｔ）に変換、出力節点ＣＣｉに出力
し、内部回路電源線２を介して、このＶｃｃ（ｉｎｔ）
を内部の各回路３（例えばデコーダ回路５，センスアン
プ回路６，制御回路７等）に供給する構成である。
【０００７】図９は、従来技術による降圧回路の入力節
点ＣＣ、及び出力節点ＣＣｉに現れる電圧の外部電源電
圧Ｖｃｃ（ｅｘｔ）依存性を示した特性図である。出力
節点ＣＣｉには降圧された内部電源電圧Ｖｃｃ（ｉｎ
ｔ）が現れる。従来の降圧回路では、外部電源電圧Ｖｃ
ｃ（ｅｘｔ）＝５Ｖの時にＶｃｃ（ｉｎｔ）＝３．３Ｖ
がＣＣｉに出力されるようにデバイスパラメータを最適
化してやらなければならない。このため、外部電源電圧
Ｖｃｃ（ｅｘｔ）＝３．３Ｖで使用する場合、内部電源
電圧Ｖｃｃ（ｉｎｔ）はおよそ３．０Ｖ程度まで低下し
てしまう。そのため、特に低電源電圧３．３Ｖ使用時に
おいて半導体装置に印加した外部電源電圧がそのままの
大きさで降圧回路の出力節点ＣＣｉに出力されないとい
う欠点があった。
点ＣＣ、及び出力節点ＣＣｉに現れる電圧の外部電源電
圧Ｖｃｃ（ｅｘｔ）依存性を示した特性図である。出力
節点ＣＣｉには降圧された内部電源電圧Ｖｃｃ（ｉｎ
ｔ）が現れる。従来の降圧回路では、外部電源電圧Ｖｃ
ｃ（ｅｘｔ）＝５Ｖの時にＶｃｃ（ｉｎｔ）＝３．３Ｖ
がＣＣｉに出力されるようにデバイスパラメータを最適
化してやらなければならない。このため、外部電源電圧
Ｖｃｃ（ｅｘｔ）＝３．３Ｖで使用する場合、内部電源
電圧Ｖｃｃ（ｉｎｔ）はおよそ３．０Ｖ程度まで低下し
てしまう。そのため、特に低電源電圧３．３Ｖ使用時に
おいて半導体装置に印加した外部電源電圧がそのままの
大きさで降圧回路の出力節点ＣＣｉに出力されないとい
う欠点があった。
【０００８】図１０は、外部電源電圧３．３Ｖ使用環境
下で半導体装置内の内部回路がスイッチングした場合の
従来の降圧回路の出力節点ＣＣｉにおける電圧変化を示
す特性図である。Ｋ２で示している波形は、内部回路中
の任意の節点における一般的なスイッチングの波形を示
したものである。一般的に内部回路がスイッチングした
際、ＶｃｃからＧＮＤにむかって貫通電流が流れる。内
部回路にＶｃｃ（ｉｎｔ）を供給する降圧回路の電流駆
動能力には制限があるために、この時、出力節点ＣＣｉ
における電圧Ｖｃｃ（ｉｎｔ）は、一時的に大きく低下
し、その後、元の設定した電圧に復帰する。使用条件に
もよるが、我々の実験では、およそ０．７Ｖ低下が見ら
れ、従来の降圧回路を使用した場合には、使用電源電圧
の変動の許容範囲の目安と見なされている±１０％を越
えている。このため、センスアンプ回路６，入力バッフ
ァ回路等、電源電圧の変動に対し敏感な内部回路３が誤
動作し易くなる欠点があった。
下で半導体装置内の内部回路がスイッチングした場合の
従来の降圧回路の出力節点ＣＣｉにおける電圧変化を示
す特性図である。Ｋ２で示している波形は、内部回路中
の任意の節点における一般的なスイッチングの波形を示
したものである。一般的に内部回路がスイッチングした
際、ＶｃｃからＧＮＤにむかって貫通電流が流れる。内
部回路にＶｃｃ（ｉｎｔ）を供給する降圧回路の電流駆
動能力には制限があるために、この時、出力節点ＣＣｉ
における電圧Ｖｃｃ（ｉｎｔ）は、一時的に大きく低下
し、その後、元の設定した電圧に復帰する。使用条件に
もよるが、我々の実験では、およそ０．７Ｖ低下が見ら
れ、従来の降圧回路を使用した場合には、使用電源電圧
の変動の許容範囲の目安と見なされている±１０％を越
えている。このため、センスアンプ回路６，入力バッフ
ァ回路等、電源電圧の変動に対し敏感な内部回路３が誤
動作し易くなる欠点があった。
【０００９】
【発明が解決しようとする課題】以上述べてきたよう
に、従来技術による降圧回路Ｋを有する半導体装置で
は、特に外部電源電圧Ｖｃｃ（ｅｘｔ）＝３．３Ｖによ
る使用環境下の場合、降圧回路Ｋを経て内部回路３へ
供給される電源電圧Ｖｃｃ（ｉｎｔ）は低下しているた
め、半導体装置が高速に動作しない。またＭＯＳＦＥ
Ｔの電流駆動能力の制限のために、内部回路３で大きな
貫通電流が流れた場合、内部へ供給する電源電圧Ｖｃｃ
（ｉｎｔ）が大きくふらつき、半導体装置が不安定な動
作を起こし易いという問題点がある。
に、従来技術による降圧回路Ｋを有する半導体装置で
は、特に外部電源電圧Ｖｃｃ（ｅｘｔ）＝３．３Ｖによ
る使用環境下の場合、降圧回路Ｋを経て内部回路３へ
供給される電源電圧Ｖｃｃ（ｉｎｔ）は低下しているた
め、半導体装置が高速に動作しない。またＭＯＳＦＥ
Ｔの電流駆動能力の制限のために、内部回路３で大きな
貫通電流が流れた場合、内部へ供給する電源電圧Ｖｃｃ
（ｉｎｔ）が大きくふらつき、半導体装置が不安定な動
作を起こし易いという問題点がある。
【００１０】従って、従来の降圧回路のみの構成の場
合、外部電源電圧が特に３．３Ｖの場合、安定かつ高速
に動作する半導体装置を提供できない欠点がある。
合、外部電源電圧が特に３．３Ｖの場合、安定かつ高速
に動作する半導体装置を提供できない欠点がある。
【００１１】本発明の目的は、前記欠点を解決し、高速
かつ安定に動作するようにした半導体装置を提供するこ
とにある。
かつ安定に動作するようにした半導体装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の構
成は、入力が外部電源端子に接続され、前記外部電源端
子から印加された外部電源電圧よりも低い内部電源電圧
に変換して出力する降圧回路と、入力が前記外部電源端
子に接続され、前記外部電源電圧が、設定された回路し
きい値よりも高レベルの場合には出力に論理１を又は論
理０を、低レベルの場合論理０又は論理１を出力する電
源電圧検出回路と、第１の入力端と第２の入力端と制御
端と出力端とを有し、前記第１の入力端に前記外部電源
端子が接続され、前記第２の入力端に前記降圧回路の出
力が接続され、前記制御端に前記電源電圧検出回路の出
力が接続され、前記出力端が内部回路の電源線に接続さ
れ、前記制御端に印加された論理値信号によって前記出
力端に前記降圧回路の出力電圧あるいは前記外部電源電
圧のどちらかが印加されるように機能する切り替え回路
とを備えたことを特徴とする。
成は、入力が外部電源端子に接続され、前記外部電源端
子から印加された外部電源電圧よりも低い内部電源電圧
に変換して出力する降圧回路と、入力が前記外部電源端
子に接続され、前記外部電源電圧が、設定された回路し
きい値よりも高レベルの場合には出力に論理１を又は論
理０を、低レベルの場合論理０又は論理１を出力する電
源電圧検出回路と、第１の入力端と第２の入力端と制御
端と出力端とを有し、前記第１の入力端に前記外部電源
端子が接続され、前記第２の入力端に前記降圧回路の出
力が接続され、前記制御端に前記電源電圧検出回路の出
力が接続され、前記出力端が内部回路の電源線に接続さ
れ、前記制御端に印加された論理値信号によって前記出
力端に前記降圧回路の出力電圧あるいは前記外部電源電
圧のどちらかが印加されるように機能する切り替え回路
とを備えたことを特徴とする。
【００１３】
【実施例】図１は、本発明の第１の実施例による内部降
圧回路を示したブロック図であり、一般的な半導体記憶
装置に適用した例を一部ブロック図で示したものであ
る。
圧回路を示したブロック図であり、一般的な半導体記憶
装置に適用した例を一部ブロック図で示したものであ
る。
【００１４】図１において、本実施例では、降圧回路
Ｋ、及び内部回路３（デコーダ回路５，センスアンプ回
路６，制御回路７等）は、図８で説明したものと同様な
機能を持つものであるから、説明を省略する。電源電圧
検出回路Ｍは、外部電源電圧Ｖｃｃ（ｅｘｔ）の大きさ
を検出して、出力節点Ｍ０１，Ｍ０２から、切り替え回
路Ｌを制御する信号を送りだす機能を持つ。
Ｋ、及び内部回路３（デコーダ回路５，センスアンプ回
路６，制御回路７等）は、図８で説明したものと同様な
機能を持つものであるから、説明を省略する。電源電圧
検出回路Ｍは、外部電源電圧Ｖｃｃ（ｅｘｔ）の大きさ
を検出して、出力節点Ｍ０１，Ｍ０２から、切り替え回
路Ｌを制御する信号を送りだす機能を持つ。
【００１５】図２は、図１中の電源電圧検出回路Ｍの機
能を達成するような回路設計の一例を示した回路図であ
る。図２において、本回路は、基本的には３つのインバ
ータから構成されており、トランジスタＱ２１，Ｑ２
２，Ｑ２４，Ｑ２６は、エンハンスメントｐ形ＭＯＳＦ
ＥＴ（以下ＥＰＭと略す）であり、トランジスタＱ２
５，Ｑ２７はエンハンスメントｎ形ＭＯＳＦＥＴ（以下
ＥＮＭと略す）である。トランジスタＱ２３はディプレ
ッションｎ形ＭＯＳＦＥＴ（以下ＤＮＭと略す）であ
る。
能を達成するような回路設計の一例を示した回路図であ
る。図２において、本回路は、基本的には３つのインバ
ータから構成されており、トランジスタＱ２１，Ｑ２
２，Ｑ２４，Ｑ２６は、エンハンスメントｐ形ＭＯＳＦ
ＥＴ（以下ＥＰＭと略す）であり、トランジスタＱ２
５，Ｑ２７はエンハンスメントｎ形ＭＯＳＦＥＴ（以下
ＥＮＭと略す）である。トランジスタＱ２３はディプレ
ッションｎ形ＭＯＳＦＥＴ（以下ＤＮＭと略す）であ
る。
【００１６】ＥＰＭＱ２１，Ｑ２２の基板電位はソース
電位と同じにしてあり、ゲート電位はドレイン電位から
与える。ＤＮＭＱ２３の基板電位，ゲート電圧はＧＮＤ
としておく。この電源電圧検出回路Ｍは、５Ｖの外部電
源電圧使用時であれば、出力節点Ｍ０１に“Ｈ”を送り
だし、出力節点Ｍ０２は“Ｌ”にする。外部電源電圧と
して３．３Ｖを使用している場合には、Ｍ０１に“Ｌ”
を、Ｍ０２に“Ｈ”を出力するような論理を実現する。
電位と同じにしてあり、ゲート電位はドレイン電位から
与える。ＤＮＭＱ２３の基板電位，ゲート電圧はＧＮＤ
としておく。この電源電圧検出回路Ｍは、５Ｖの外部電
源電圧使用時であれば、出力節点Ｍ０１に“Ｈ”を送り
だし、出力節点Ｍ０２は“Ｌ”にする。外部電源電圧と
して３．３Ｖを使用している場合には、Ｍ０１に“Ｌ”
を、Ｍ０２に“Ｈ”を出力するような論理を実現する。
【００１７】図３は図１中の切り替え回路Ｌの機能を達
成するような回路設計の一例を示す回路図である。図３
において、ＥＰＭＱ３１，ＥＮＭＱ３２とからなる第１
のトランスファーゲートとＥＰＭＱ３３，ＥＮＭＱ３４
とからなるトランスファーゲートとを備え、トランジス
タＱ３１，Ｑ３３は共にＥＰＭ、トランジスタＱ３２，
Ｑ３４は共にＥＮＭであり、これらのＥＰＭＱ３１，Ｑ
３３，ＥＮＭＱ３２，Ｑ３４は、電流駆動能力を充分に
大きくするために、各トランジスタのＷ／Ｌ（ゲート幅
／ゲート長）は充分に大きく設計される。切り替え回路
Ｌには、外部電源電圧Ｖｃｃ（ｅｘｔ）と降圧回路Ｋに
よって降圧された電圧Ｋ０１、及び電源電圧検出回路Ｍ
より入力される２つの制御信号が入力している。制御信
号の論理に応じて、Ｖｃｃ（ｅｘｔ）かＫ０１のどちら
が一方を選択して出力節点ＣＣｉに出力し、内部回路３
に供給する機能を有する。
成するような回路設計の一例を示す回路図である。図３
において、ＥＰＭＱ３１，ＥＮＭＱ３２とからなる第１
のトランスファーゲートとＥＰＭＱ３３，ＥＮＭＱ３４
とからなるトランスファーゲートとを備え、トランジス
タＱ３１，Ｑ３３は共にＥＰＭ、トランジスタＱ３２，
Ｑ３４は共にＥＮＭであり、これらのＥＰＭＱ３１，Ｑ
３３，ＥＮＭＱ３２，Ｑ３４は、電流駆動能力を充分に
大きくするために、各トランジスタのＷ／Ｌ（ゲート幅
／ゲート長）は充分に大きく設計される。切り替え回路
Ｌには、外部電源電圧Ｖｃｃ（ｅｘｔ）と降圧回路Ｋに
よって降圧された電圧Ｋ０１、及び電源電圧検出回路Ｍ
より入力される２つの制御信号が入力している。制御信
号の論理に応じて、Ｖｃｃ（ｅｘｔ）かＫ０１のどちら
が一方を選択して出力節点ＣＣｉに出力し、内部回路３
に供給する機能を有する。
【００１８】図４に、図２に示す電源電圧検出回路Ｍの
節点ＣＣ，ＭＡ１，ＭＢ１，ＭＣ１に現れる電圧の外部
電源電圧Ｖｃｃ（ｅｘｔ）依存性を示す。図４でこの動
作を説明する。
節点ＣＣ，ＭＡ１，ＭＢ１，ＭＣ１に現れる電圧の外部
電源電圧Ｖｃｃ（ｅｘｔ）依存性を示す。図４でこの動
作を説明する。
【００１９】まず、外部電源電圧Ｖｃｃ（ｅｘｔ）が
次の（１）式の条件を満たす（ａ）の期間は、図２のＥ
ＰＭＱ２１，Ｑ２２が非導通のため、節点ＭＡ１の電圧
は０Ｖ、また節点ＭＢ１，節点ＭＣ１の電圧はそれぞれ
Ｖｃｃ（ｅｘｔ），０Ｖとなる。ここで、ＶＴＰは、Ｅ
ＰＭＱ２１，Ｑ２２の閾値電圧である。
次の（１）式の条件を満たす（ａ）の期間は、図２のＥ
ＰＭＱ２１，Ｑ２２が非導通のため、節点ＭＡ１の電圧
は０Ｖ、また節点ＭＢ１，節点ＭＣ１の電圧はそれぞれ
Ｖｃｃ（ｅｘｔ），０Ｖとなる。ここで、ＶＴＰは、Ｅ
ＰＭＱ２１，Ｑ２２の閾値電圧である。
【００２０】 Ｖｃｃ（ｅｘｔ）≦２｜ＶＴＰ｜ …（１） 次に、外部電源電圧Ｖｃｃ（ｅｘｔ）の上昇にともな
い、ＥＰＭＱ２１，Ｑ２２が導通するため、節点ＭＡ１
の電圧も０Ｖから上昇し、Ｖｃｃ（ｅｘｔ）が次の
（２）式で表される値になると、ＥＰＭＱ２４とＥＮＭ
Ｑ２５とから構成されるインバータが反転する。
い、ＥＰＭＱ２１，Ｑ２２が導通するため、節点ＭＡ１
の電圧も０Ｖから上昇し、Ｖｃｃ（ｅｘｔ）が次の
（２）式で表される値になると、ＥＰＭＱ２４とＥＮＭ
Ｑ２５とから構成されるインバータが反転する。
【００２１】図４中の（ｂ）の期間にあたるこの時の節
点ＭＡ１の電圧は、Ｖｃｃ（ｅｘｔ）−２｜ＶＴＰ｜で
あり、また、節点ＭＢ１，ＭＣ１の電圧は、それぞれ０
Ｖ，Ｖｃｃ（ｅｘｔ）へとスイッチングする。ここで、
ＶＩは、ＥＰＭＱ２４とＥＮＭＱ２５とから構成される
インバータの論理閾値である。
点ＭＡ１の電圧は、Ｖｃｃ（ｅｘｔ）−２｜ＶＴＰ｜で
あり、また、節点ＭＢ１，ＭＣ１の電圧は、それぞれ０
Ｖ，Ｖｃｃ（ｅｘｔ）へとスイッチングする。ここで、
ＶＩは、ＥＰＭＱ２４とＥＮＭＱ２５とから構成される
インバータの論理閾値である。
【００２２】 Ｖｃｃ（ｅｘｔ）＝２｜ＶＴＰ｜＋ＶＩ …（２） さらに次の（３）式で表される（ｃ）の期間では、外
部電源電圧Ｖｃｃ（ｅｘｔ）は充分に高いため、ＥＰＭ
Ｑ２１，Ｑ２２は導通し、節点ＭＡ１の電圧はＶｃｃ
（ｅｘｔ）−２｜ＶＴＰ｜になり、節点ＭＢ１，ＭＣ１
の電圧はそれぞれＶｃｃ（ｅｘｔ），０Ｖとなる。
部電源電圧Ｖｃｃ（ｅｘｔ）は充分に高いため、ＥＰＭ
Ｑ２１，Ｑ２２は導通し、節点ＭＡ１の電圧はＶｃｃ
（ｅｘｔ）−２｜ＶＴＰ｜になり、節点ＭＢ１，ＭＣ１
の電圧はそれぞれＶｃｃ（ｅｘｔ），０Ｖとなる。
【００２３】 Ｖｃｃ（ｅｘｔ）≧２｜ＶＴＰ｜＋ＶＩ …（３） 従って、電源電圧検出回路Ｍにおいては、入力節点ＣＣ
に印加される外部電源電圧Ｖｃｃ（ｅｘｔ）の大きさに
よって、出力節点Ｍ０１，Ｍ０２に５Ｖであればそれぞ
れＶｃｃ（ｅｘｔ），０Ｖを、３．３Ｖであればそれぞ
れ０Ｖ，Ｖｃｃ（ｅｘｔ）を送り出すことが出来る。
に印加される外部電源電圧Ｖｃｃ（ｅｘｔ）の大きさに
よって、出力節点Ｍ０１，Ｍ０２に５Ｖであればそれぞ
れＶｃｃ（ｅｘｔ），０Ｖを、３．３Ｖであればそれぞ
れ０Ｖ，Ｖｃｃ（ｅｘｔ）を送り出すことが出来る。
【００２４】また前記（２）式を満たすＶｃｃ（ｅｘ
ｔ）の値をＶＩＮＴＶ１とすると、ＶＩＮＴＶ１の値は
３．３Ｖと５Ｖとの間に設定される。例えば、ＶＴＰ＝
−１．４Ｖ，ＶＩ＝１．０Ｖとなるように設計された場
合、ＶＩＮＴＶ１＝３．８Ｖとなる。更にＤＮＭＱ２３
は、高抵抗にするために、ＥＰＭＱ２１，Ｑ２２に対し
て、電流駆動能力が非常に小さくなるように設計され
る。
ｔ）の値をＶＩＮＴＶ１とすると、ＶＩＮＴＶ１の値は
３．３Ｖと５Ｖとの間に設定される。例えば、ＶＴＰ＝
−１．４Ｖ，ＶＩ＝１．０Ｖとなるように設計された場
合、ＶＩＮＴＶ１＝３．８Ｖとなる。更にＤＮＭＱ２３
は、高抵抗にするために、ＥＰＭＱ２１，Ｑ２２に対し
て、電流駆動能力が非常に小さくなるように設計され
る。
【００２５】図５に、切り替え回路Ｌの出力節点ＣＣｉ
に現れる電圧の外部電源電圧Ｖｃｃ（ｅｘｔ）依存性を
示す。ここで、ＶＩＮＴＶ１は前述したように前記
（２）式を満たすＶｃｃ（ｅｘｔ）の値であるが、これ
は電源電圧検出回路Ｍの作動判定点と見なすことが出来
る電圧値である。
に現れる電圧の外部電源電圧Ｖｃｃ（ｅｘｔ）依存性を
示す。ここで、ＶＩＮＴＶ１は前述したように前記
（２）式を満たすＶｃｃ（ｅｘｔ）の値であるが、これ
は電源電圧検出回路Ｍの作動判定点と見なすことが出来
る電圧値である。
【００２６】Ｖｃｃ（ｅｘｔ）≦ＶＩＮＴＶ１の場合 電源電圧検出回路Ｍの出力節点Ｍ０１＝０Ｖ，Ｍ０２＝
Ｖｃｃ（ｅｘｔ）となる為、ＥＰＭＱ３１とＥＮＭＱ３
２とが導通、ＥＰＭＱ３３とＥＮＭＱ３４とが非導通に
あり、出力節点ＣＣｉには、外部より印加された電圧Ｖ
ｃｃ（ｅｘｔ）がそのまま印加され、出力節点ＣＣｉの
電圧すなわち内部回路に供給される電圧Ｖｃｃ（ｉｎ
ｔ）は次の（３′）式で表される。
Ｖｃｃ（ｅｘｔ）となる為、ＥＰＭＱ３１とＥＮＭＱ３
２とが導通、ＥＰＭＱ３３とＥＮＭＱ３４とが非導通に
あり、出力節点ＣＣｉには、外部より印加された電圧Ｖ
ｃｃ（ｅｘｔ）がそのまま印加され、出力節点ＣＣｉの
電圧すなわち内部回路に供給される電圧Ｖｃｃ（ｉｎ
ｔ）は次の（３′）式で表される。
【００２７】 Ｖｃｃ（ｉｎｔ）＝Ｖｃｃ（ｅｘｔ） …（３′） Ｖｃｃ＞ＶＩＮＴＶ１の場合 節点Ｍ０１＝Ｖｃｃ（ｅｘｔ），Ｍ０２＝０Ｖとなるた
め、切り替え回路Ｌ中のＥＰＭＱ３１とＥＮＭＱ３２と
が非導通、ＥＰＭＱ３３とＥＮＭＱ３４とが導通し、出
力節点ＣＣｉには、降圧回路Ｋの出力電圧ＶＫ０１が印
加され、出力節点ＣＣｉに現れる電圧Ｖｃｃ（ｉｎｔ）
は次の（４）式で表される。
め、切り替え回路Ｌ中のＥＰＭＱ３１とＥＮＭＱ３２と
が非導通、ＥＰＭＱ３３とＥＮＭＱ３４とが導通し、出
力節点ＣＣｉには、降圧回路Ｋの出力電圧ＶＫ０１が印
加され、出力節点ＣＣｉに現れる電圧Ｖｃｃ（ｉｎｔ）
は次の（４）式で表される。
【００２８】 Ｖｃｃ（ｉｎｔ）＝ＶＫ０１ …（４） 従って、半導体装置の外部電源電圧Ｖｃｃ（ｅｘｔ）と
して５Ｖで使用した場合（図５中のの領域）、各内部
回路３に供給される内部電源電圧Ｖｃｃ（ｉｎｔ）は、
降圧回路Ｋによって降圧された電圧ＶＫ０１となる。一
方、外部電源電圧として３．３Ｖを使用した場合（図５
中のの領域）、外部電源電圧Ｖｃｃ（ｅｘｔ）が、半
導体装置内の内部回路３にＶｃｃ（ｉｎｔ）としてその
まま供給される。従って、本実施例においては、特に外
部電源電圧が３．３Ｖである場合においても内部電源電
圧は、外部電源電圧と等しくなる。このため、従来例の
場合のように、内部回路に供給する電圧が低下せず、半
導体装置の動作速度が遅くなることはない（効果）。
して５Ｖで使用した場合（図５中のの領域）、各内部
回路３に供給される内部電源電圧Ｖｃｃ（ｉｎｔ）は、
降圧回路Ｋによって降圧された電圧ＶＫ０１となる。一
方、外部電源電圧として３．３Ｖを使用した場合（図５
中のの領域）、外部電源電圧Ｖｃｃ（ｅｘｔ）が、半
導体装置内の内部回路３にＶｃｃ（ｉｎｔ）としてその
まま供給される。従って、本実施例においては、特に外
部電源電圧が３．３Ｖである場合においても内部電源電
圧は、外部電源電圧と等しくなる。このため、従来例の
場合のように、内部回路に供給する電圧が低下せず、半
導体装置の動作速度が遅くなることはない（効果）。
【００２９】図６に、本実施例を半導体装置内に組み込
み、外部電源電圧として３．３Ｖを使用している場合
の、内部回路３をスイッチングさせたとき、内部降圧回
路の出力節点ＣＣｉに現れる電圧すなわち内部電源電圧
Ｖｃｃ（ｉｎｔ）の変化を時間依存性で示す。
み、外部電源電圧として３．３Ｖを使用している場合
の、内部回路３をスイッチングさせたとき、内部降圧回
路の出力節点ＣＣｉに現れる電圧すなわち内部電源電圧
Ｖｃｃ（ｉｎｔ）の変化を時間依存性で示す。
【００３０】本実施例では、３．３Ｖの外部電源電圧を
使用している場合、前述したように、内部電源電圧Ｖｃ
ｃ（ｉｎｔ）は、降圧回路Ｋを経ることなく、電流駆動
能力の大きいトランスファゲゲートを介して外部電源電
圧Ｖｃｃ（ｅｘｔ）を内部回路３に供給するために、従
来例の場合に比べて、内部回路３をスイッチングさせた
際の、ＣＣｉでの内部電源電圧Ｖｃｃ（ｉｎｔ）のふら
つきは小さくなるので、電源電圧の変動許容量の目安と
される±１０％（０．３３Ｖ）以内に十分収まる。従っ
て内部回路３、特にセンスアンプ回路６，入力バッファ
等、電源電圧の変動に対し、敏感な回路の誤動作は、従
来例よりも起こりにくい（効果）。
使用している場合、前述したように、内部電源電圧Ｖｃ
ｃ（ｉｎｔ）は、降圧回路Ｋを経ることなく、電流駆動
能力の大きいトランスファゲゲートを介して外部電源電
圧Ｖｃｃ（ｅｘｔ）を内部回路３に供給するために、従
来例の場合に比べて、内部回路３をスイッチングさせた
際の、ＣＣｉでの内部電源電圧Ｖｃｃ（ｉｎｔ）のふら
つきは小さくなるので、電源電圧の変動許容量の目安と
される±１０％（０．３３Ｖ）以内に十分収まる。従っ
て内部回路３、特にセンスアンプ回路６，入力バッファ
等、電源電圧の変動に対し、敏感な回路の誤動作は、従
来例よりも起こりにくい（効果）。
【００３１】図７は本発明の第２の実施例を示すブロッ
ク図である。図７において、本実施例である内部降圧回
路を半導体装置内に設ける場合の、電源電圧検出回路Ｍ
について第２の実施例を示したものである。図７におい
て、本実施例が第１の実施例における電源電圧検出回路
Ｍと異なるのは、入力節点ＣＣにつながる初段のインバ
ータの構成である。ＥＮＭＱ３１，ＤＮＭＱ２３からな
り、ＥＮＭＱ３１のゲート電圧は、ドレインの電位から
与えられている。その他のＭＯＳＦＥＴは、前記第１の
実施例と同様の構成であるので、説明を省略する。また
節点ＭＡ２の電圧変化は、第１の実施例中のＭＡ１の電
圧変化と同一になるように、ＥＮＭＱ３１のしきい値電
圧が設計されている。
ク図である。図７において、本実施例である内部降圧回
路を半導体装置内に設ける場合の、電源電圧検出回路Ｍ
について第２の実施例を示したものである。図７におい
て、本実施例が第１の実施例における電源電圧検出回路
Ｍと異なるのは、入力節点ＣＣにつながる初段のインバ
ータの構成である。ＥＮＭＱ３１，ＤＮＭＱ２３からな
り、ＥＮＭＱ３１のゲート電圧は、ドレインの電位から
与えられている。その他のＭＯＳＦＥＴは、前記第１の
実施例と同様の構成であるので、説明を省略する。また
節点ＭＡ２の電圧変化は、第１の実施例中のＭＡ１の電
圧変化と同一になるように、ＥＮＭＱ３１のしきい値電
圧が設計されている。
【００３２】例えば、ＥＮＭＱ３１のしきい値電圧ＶＴ
ＮをＶＴＮ＝２．８Ｖに設定してやると、図７の電源電
圧検出回路Ｍが検出できる電圧ＶＩＮＴＶ２は、前記第
１の実施例で述べた電源電圧検出回路（図２）における
ＶＩＮＴＶ１と等しくなり、以下第２の実施例の動作
は、節点ＭＡ１，ＭＢ１，ＭＣ１は、それぞれＭＡ２，
ＭＢ２，ＭＣ２に置き換えたのと同一になるので説明を
省略する。
ＮをＶＴＮ＝２．８Ｖに設定してやると、図７の電源電
圧検出回路Ｍが検出できる電圧ＶＩＮＴＶ２は、前記第
１の実施例で述べた電源電圧検出回路（図２）における
ＶＩＮＴＶ１と等しくなり、以下第２の実施例の動作
は、節点ＭＡ１，ＭＢ１，ＭＣ１は、それぞれＭＡ２，
ＭＢ２，ＭＣ２に置き換えたのと同一になるので説明を
省略する。
【００３３】
【発明の効果】以上述べたように、本発明は、外部電源
電圧の値が例えば５Ｖのときは出力節点ＣＣｉには降圧
回路の出力電圧ＶＫ０１が印加され、一方外部電源電圧
の値が例えば３．３Ｖのときには、節点ＣＣｉには節点
ＣＣに印加された電圧が切り替え回路によってそのまま
印加されるから、特に低電圧の外部電源Ｖｃｃ（ｅｘ
ｔ）＝３．３Ｖを使用している場合において、従来例
のような、内部回路に供給する電圧の低下がないため半
導体装置の動作が遅くなるということはなく、また特
に電流駆動能力の大きいＥＰＭ，ＥＮＭからなるトラン
スファゲートを介して外部電源電圧を内部回路に供給し
た場合には、従来例に比例して、内部回路がスイッチン
グした際に貫通電流が流れることによって起きる内部電
源電圧のふらつきは充分小さくなるため電源電圧の変動
に敏感な回路の誤動作は従来例よりも起こり難くなると
いう効果がある。
電圧の値が例えば５Ｖのときは出力節点ＣＣｉには降圧
回路の出力電圧ＶＫ０１が印加され、一方外部電源電圧
の値が例えば３．３Ｖのときには、節点ＣＣｉには節点
ＣＣに印加された電圧が切り替え回路によってそのまま
印加されるから、特に低電圧の外部電源Ｖｃｃ（ｅｘ
ｔ）＝３．３Ｖを使用している場合において、従来例
のような、内部回路に供給する電圧の低下がないため半
導体装置の動作が遅くなるということはなく、また特
に電流駆動能力の大きいＥＰＭ，ＥＮＭからなるトラン
スファゲートを介して外部電源電圧を内部回路に供給し
た場合には、従来例に比例して、内部回路がスイッチン
グした際に貫通電流が流れることによって起きる内部電
源電圧のふらつきは充分小さくなるため電源電圧の変動
に敏感な回路の誤動作は従来例よりも起こり難くなると
いう効果がある。
【００３４】以上述べたような効果，によって、使
用する外部電源電圧Ｖｃｃ（ｅｘｔ）が３．３Ｖであっ
ても５Ｖであっても安定にかつ高速に動作する半導体装
置を提供できる。
用する外部電源電圧Ｖｃｃ（ｅｘｔ）が３．３Ｖであっ
ても５Ｖであっても安定にかつ高速に動作する半導体装
置を提供できる。
【００３５】また、本実施例においては、電源電圧検出
回路として図２，図７に示す構成を示し、切り替え回路
としては図３に示す構成を示したが、これらの回路構成
に限定されるものではなく、同一機能を持つものであれ
ばよい。
回路として図２，図７に示す構成を示し、切り替え回路
としては図３に示す構成を示したが、これらの回路構成
に限定されるものではなく、同一機能を持つものであれ
ばよい。
【００３６】さらに、本実施例では外部電源電圧Ｖｃｃ
（ｅｘｔ）＝３．３Ｖとして説明したが、外部電源電圧
Ｖｃｃ（ｅｘｔ）＝３．０Ｖの場合であっても、あるい
は外部電源電圧Ｖｃｃ（ｅｘｔ）の値がそれ以下の場合
であってもよい。この時、ＶＩの値は外部電源電圧Ｖｃ
ｃ（ｅｘｔ）の値に応じて設定されることはもちろんで
ある。
（ｅｘｔ）＝３．３Ｖとして説明したが、外部電源電圧
Ｖｃｃ（ｅｘｔ）＝３．０Ｖの場合であっても、あるい
は外部電源電圧Ｖｃｃ（ｅｘｔ）の値がそれ以下の場合
であってもよい。この時、ＶＩの値は外部電源電圧Ｖｃ
ｃ（ｅｘｔ）の値に応じて設定されることはもちろんで
ある。
【図１】本発明の第１の実施例の半導体装置による内部
降圧回路のブロック図である。
降圧回路のブロック図である。
【図２】図１中の電源電圧検出回路の一例を示す回路図
である。
である。
【図３】図１中の切り替え回路の一例を示す回路図であ
る。
る。
【図４】図１の電源電圧検出回路での入力節点や節点等
に現れる電圧変化のＶｃｃ（ｅｘｔ）依存性を示してい
る特性図である。
に現れる電圧変化のＶｃｃ（ｅｘｔ）依存性を示してい
る特性図である。
【図５】図１の切り替え回路での出力節点の電圧変化の
Ｖｃｃ（ｅｘｔ）依存性を示す特性図である。
Ｖｃｃ（ｅｘｔ）依存性を示す特性図である。
【図６】図１の内部降圧回路を有する半導体装置におい
て、内部回路をスイッチングさせた際の出力節点に現れ
る電圧波形の変化の様子を示す特性図である。
て、内部回路をスイッチングさせた際の出力節点に現れ
る電圧波形の変化の様子を示す特性図である。
【図７】本発明の第２の実施例による内部降圧回路を実
現する電源電圧回路の一例を示す回路図である。
現する電源電圧回路の一例を示す回路図である。
【図８】従来技術による内部降圧回路を示すブロック図
である。
である。
【図９】従来技術による内部降圧回路において、外部電
源電圧依存性を示す特性図である。
源電圧依存性を示す特性図である。
【図１０】従来技術による内部降圧回路を有した半導体
装置の内部回路をスイッチングさせたときの節点におけ
る電圧変化の様子を示した特性図である。
装置の内部回路をスイッチングさせたときの節点におけ
る電圧変化の様子を示した特性図である。
Ｋ 降圧回路 Ｍ 外部電源電圧検出回路 Ｌ 切り替え回路 Ｋ１ スイッチングの様子を最も良く示す内部回路の
任意の２箇所の節点での電圧波形 Ｋ２ 内部回路のスイッチングの様子を示す波形 １ 外部電源端子 ２ 内部回路電源線 ３ 内部回路 ５ デコーダ回路 ６ センスアンプ回路 ７ 制御回路
任意の２箇所の節点での電圧波形 Ｋ２ 内部回路のスイッチングの様子を示す波形 １ 外部電源端子 ２ 内部回路電源線 ３ 内部回路 ５ デコーダ回路 ６ センスアンプ回路 ７ 制御回路
Claims (3)
- 【請求項１】 入力が外部電源端子に接続され、前記外
部電源端子から印加された外部電源電圧よりも低い内部
電源電圧に変換して出力する降圧回路と、入力が前記外
部電源端子に接続され、前記外部電源電圧が、設定され
た回路しきい値よりも高レベルの場合には出力に論理１
を又は論理０を、低レベルの場合論理０又は論理１を出
力する電源電圧検出回路と、第１の入力端と第２の入力
端と制御端と出力端とを有し、前記第１の入力端に前記
外部電源端子が接続され、前記第２の入力端に前記降圧
回路の出力が接続され、前記制御端に前記電源電圧検出
回路の出力が接続され、前記出力端が内部回路の電源線
に接続され、前記制御端に印加された論理値信号によっ
て前記出力端に前記降圧回路の出力電圧あるいは前記外
部電源電圧のどちらかが印加されるように機能する切り
替え回路とを備えたことを特徴とする半導体装置。 - 【請求項２】 電源電圧検出回路は、外部電源電圧の大
きさを判定する判定電圧の値が３．３Ｖから５．０Ｖの
間に設定されている請求項１に記載の半導体装置。 - 【請求項３】 電源電圧検出回路は、外部電源電圧の大
きさを判定する判定電圧の値が２Ｖから３Ｖの間に設定
されている請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302079A JPH06149395A (ja) | 1992-11-12 | 1992-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302079A JPH06149395A (ja) | 1992-11-12 | 1992-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149395A true JPH06149395A (ja) | 1994-05-27 |
Family
ID=17904672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302079A Pending JPH06149395A (ja) | 1992-11-12 | 1992-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149395A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664515A1 (en) * | 1994-01-24 | 1995-07-26 | Advanced Micro Devices, Inc. | Apparatus and method for automatic sense and establishment of voltage-signalling modes |
| US6340852B1 (en) | 1999-05-27 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Voltage generating circuit capable of stably supplying power supply voltage less than rated voltage |
| JP2008532108A (ja) * | 2005-01-25 | 2008-08-14 | サンディスク コーポレイション | バイパスモードを設けた電圧調整器 |
| JP2010177527A (ja) * | 2009-01-30 | 2010-08-12 | Oki Semiconductor Co Ltd | 半導体集積回路装置及び電源供給回路 |
| US8694722B2 (en) | 2001-09-28 | 2014-04-08 | Micron Technology, Inc. | Memory systems |
| US9026721B2 (en) | 1995-07-31 | 2015-05-05 | Micron Technology, Inc. | Managing defective areas of memory |
| US9032134B2 (en) | 2001-09-28 | 2015-05-12 | Micron Technology, Inc. | Methods of operating a memory system that include outputting a data pattern from a sector allocation table to a host if a logical sector is indicated as being erased |
| US9213606B2 (en) | 2002-02-22 | 2015-12-15 | Micron Technology, Inc. | Image rescue |
| JP2017021142A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社ジャパンディスプレイ | 表示装置およびシステム |
| US9576154B2 (en) | 2004-04-30 | 2017-02-21 | Micron Technology, Inc. | Methods of operating storage systems including using a key to determine whether a password can be changed |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04345995A (ja) * | 1991-05-22 | 1992-12-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1992
- 1992-11-12 JP JP4302079A patent/JPH06149395A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04345995A (ja) * | 1991-05-22 | 1992-12-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534801A (en) * | 1994-01-24 | 1996-07-09 | Advanced Micro Devices, Inc. | Apparatus and method for automatic sense and establishment of 5V and 3.3V operation |
| EP0664515A1 (en) * | 1994-01-24 | 1995-07-26 | Advanced Micro Devices, Inc. | Apparatus and method for automatic sense and establishment of voltage-signalling modes |
| US9026721B2 (en) | 1995-07-31 | 2015-05-05 | Micron Technology, Inc. | Managing defective areas of memory |
| US6340852B1 (en) | 1999-05-27 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Voltage generating circuit capable of stably supplying power supply voltage less than rated voltage |
| US9489301B2 (en) | 2001-09-28 | 2016-11-08 | Micron Technology, Inc. | Memory systems |
| US9032134B2 (en) | 2001-09-28 | 2015-05-12 | Micron Technology, Inc. | Methods of operating a memory system that include outputting a data pattern from a sector allocation table to a host if a logical sector is indicated as being erased |
| US8694722B2 (en) | 2001-09-28 | 2014-04-08 | Micron Technology, Inc. | Memory systems |
| US9213606B2 (en) | 2002-02-22 | 2015-12-15 | Micron Technology, Inc. | Image rescue |
| US9576154B2 (en) | 2004-04-30 | 2017-02-21 | Micron Technology, Inc. | Methods of operating storage systems including using a key to determine whether a password can be changed |
| US10049207B2 (en) | 2004-04-30 | 2018-08-14 | Micron Technology, Inc. | Methods of operating storage systems including encrypting a key salt |
| JP2008532108A (ja) * | 2005-01-25 | 2008-08-14 | サンディスク コーポレイション | バイパスモードを設けた電圧調整器 |
| US8664798B2 (en) | 2009-01-30 | 2014-03-04 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit device and power supply circuit |
| JP2010177527A (ja) * | 2009-01-30 | 2010-08-12 | Oki Semiconductor Co Ltd | 半導体集積回路装置及び電源供給回路 |
| JP2017021142A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社ジャパンディスプレイ | 表示装置およびシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980901 |