JP4192305B2 - 固体撮像素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に関するものであり、さらに詳しくは、入射光に応じた信号を出力する増幅部と増幅部を制御する制御部を備えた画素を多数配列した増幅型固体撮像素子に関するものである。
【０００２】
【従来の技術】
従来より、入射光に応じて各画素で発生した信号を画素内部で増幅してから出力する増幅型固体撮像素子が提案されている。
図１９は、従来の固体撮像素子の主な構成を示す回路図である。
従来の固体撮像素子は、２次元マトリクス状に配置された複数の画素Ｐｘ１−１〜Ｐｘ３−４と、各画素Ｐｘ１−１〜Ｐｘ３−４を行毎に駆動する垂直走査回路７と、各画素Ｐｘ１−１〜Ｐｘ３−４が列毎に接続された垂直信号線２２ａ〜２２ｄと、水平信号線２７と、水平走査回路８から構成されている。
【０００３】
各画素は、入射光に応じた電荷を生成して蓄積するフォトダイオード１と、ソースフォロワ動作により上記電荷に応じた信号をソース（Ｓ）から出力する接合型電界効果トランジスタ（以下、ＪＦＥＴという）２と、上記電荷をフォトダイオード１からＪＦＥＴ２に転送する転送ゲート３と、ＪＦＥＴ２を制御する制御領域４と制御ゲート５から構成されている。
【０００４】
各ＪＦＥＴ２のソース（Ｓ）は、各列毎に垂直信号線２２ａ〜２２ｄに接続され、各ＪＦＥＴ２のドレイン（Ｄ）は、全画素共通にドレイン電源ＶＤに接続されている。
転送ゲート３は、各行毎に転送ゲート配線２０ａ〜２０ｃに接続され、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３により行毎に駆動される。
【０００５】
制御領域４は、各行毎に制御領域配線２４ａ〜２４ｃに接続され、垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３により行毎に駆動される。
制御ゲート５は、制御ゲート配線２１ａ〜２１ｃによって行毎に接続され、さらにこれらの配線を接続することによってすべて共通に接続され、駆動パルスφＲＧにより駆動される。
【０００６】
垂直信号線２２ａ〜２２ｄには、ＪＦＥＴ２の負荷となる定電流源２６ａ〜２６ｄと、垂直信号線を一定の電圧（ＶＲＶ）に固定するためのリセットトランジスタＴＲＶ１〜ＴＲＶ４と、ＪＦＥＴ２の動作帯域を制限するための垂直負荷容量Ｃｖ１〜Ｃｖ４と、列バッファアンプ２９ａ〜２９ｄと、クランプ容量Ｃｃ１〜Ｃｃ４と、クランプトランジスタＴＣ１〜ＴＣ４が接続されている。垂直信号線２２ａ〜２２ｄは、列選択トランジスタＴＨ１〜ＴＨ４を介して水平信号線２７に接続されている。
【０００７】
水平信号線２７には、出力バッファアンプ２８とリセットトランジスタＴＲＨが接続されている。
図２０は、図１９に示す回路図の動作を説明するためのパルスタイミングチャートである。この図を参照しながら、従来の固体撮像素子の動作について説明する。なお、後述するように各画素を構成する転送ゲート３及び制御ゲート５はＰチャネル型（図２２，図２３参照）であるため、これらに印加されるパルスがローレベルの時に導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【０００８】
図２０において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作に対応しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。
まず、期間ｔ１１においてφＲＧをローレベルにして、すべての画素の制御ゲート５を導通（オン）状態にする。また、駆動パルスφＲＤ１をハイレベル、（φＲＤ２，φＲＤ３はローレベルのまま）にして、制御領域４から制御ゲート５を介して、第１行目の画素のＪＦＥＴ２のゲート領域にハイレベルの電圧を、２行目以後のＪＦＥＴ２のゲート領域にローレベルの電圧を供給する。つまり、第１行目のＪＦＥＴ２には、その制御領域４を介してハイレベルの電圧をゲート領域に供給してこのＪＦＥＴ２を動作（選択）状態にする。また、２行目以後のＪＦＥＴ２には、その制御領域４を介してローレベルの電圧をゲート領域に供給してこのＪＦＥＴ２を非動作（非選択）状態とする。
【０００９】
期間ｔ１１の終わりにおいて、駆動パルスφＲＧをハイレベルとし、すべての画素の制御ゲート５を遮断（オフ）状態とすると、第１行目のＪＦＥＴ２は動作（選択）状態、２行目以後のＪＦＥＴ２は非動作（非選択）状態を保持したままフローティング状態となる。つまり、期間ｔ１１では、行選択動作とＪＦＥＴ２の初期化動作が行われる。
【００１０】
期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２２ａ〜２２ｄ側、以後入力端とする）に印加される。また、駆動パルスφＣはハイレベルでクランプトランジスタＴＣ１〜ＴＣ４は導通（オン）状態となっており、クランプ容量Ｃｃ１〜Ｃｃ４の他端（水平信号線２７側、以後出力端とする）は接地電位である。
【００１１】
期間ｔ１２の終わりにおいて、駆動パルスφＣをローレベルとしてクランプトランジスタＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフローティング状態となる。つまり、暗時出力電圧のクランプ動作が行われる。
【００１２】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態とし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【００１３】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図２０においてｔＬＩはフォトダイオード１の電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位に対応した出力（信号出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の入力端に印加される。
【００１４】
この時クランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、期間ｔ１４における信号電荷転送後のＪＦＥＴ２のソースフォロワ動作による出力（信号出力）電圧から、期間ｔ１２における電荷転送前（ゲート領域初期化後）のＪＦＥＴ２のソースフォロワ動作による出力（暗時出力）電圧を差し引いた電圧となる。
期間ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の出力（信号出力）電圧には光信号成分とノイズ成分が含まれており、期間ｔ１２におけるＪＦＥＴ２のソースフォロワ動作の出力（暗時出力）電圧にはノイズ成分のみが含まれている。従って、両者を減算（いわゆる相関二重サンプリング処理）したクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成分のみに応じた出力電圧となる。
【００１５】
両者に含まれるノイズ成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、制御領域４から制御ゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズがある。
【００１６】
即ち、期間ｔ１４におけるクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した光信号成分のみの映像信号となり、Ｓ／Ｎ比が向上する。
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃｃ４の出力端に現れている光信号成分のみに応じた出力電圧を水平信号線２７に転送し、出力バッファアンプ２８を経て、出力端子３５から映像信号が出力される。また、駆動パルスφＲＨを順次出力することで、水平信号線２７がリセットされる。
【００１７】
期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返し、同様に行われる。
次に、図面を参照しながら従来の固体撮像素子の画素構造を説明する。図２１は、従来の固体撮像素子の画素平面図であり、図２２は図２１のＸａ−Ｘｂ線に沿った断面図、図２３は図２１のＹａ−Ｙｂ線に沿った断面図、図２４は図２１のＹｃ−Ｙｄ線に沿った断面図である。
【００１８】
従来の固体撮像素子の画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５から構成されている。
フォトダイオード１は、図２３，図２４に示すように、Ｐ型半導体基板１０上に形成されたＮ型ウエル領域１１、Ｐ型電荷蓄積領域１２、高濃度のＮ型半導体領域１３によって構成される。これにより、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオードが形成されている。即ち、埋め込み型のフォトダイオード（Ｎ，Ｐ，Ｎ）と縦型オーバーフロードレイン構造（Ｐ，Ｎ，Ｐ）の合わさった構造が形成されている。この構造により、暗電流、残像、リセットノイズ、ブルーミング、及びスミアが抑圧される。
【００１９】
ＪＦＥＴ２はＮチャネル型であり、図２２，図２３に示すように、Ｎ型ソース領域１４、Ｐ型ゲート領域１５、Ｎ型ドレイン領域１６、Ｎ型チャネル領域１７から構成されている。Ｎ型ソース領域１４は、列毎に垂直信号線２２（図１９の垂直信号線２２ａ〜２２ｄに対応する）に接続されている（図２１，図２２参照）。Ｎ型ドレイン領域１６は、画素の周囲を囲うように網の目状に連続して形成され、画素領域（画素がマトリクス状に複数配置された領域）の周囲において全画素共通にドレイン電源ＶＤに接続されている（図１９参照）。
【００２０】
転送ゲート３は、図２３に示すように、フォトダイオード１とＪＦＥＴ２の境界領域上に絶縁膜３３を介して形成されている。そして、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域とし、転送ゲート３をゲート電極とするＰチャネルＭＯＳトランジスタが構成されている。転送ゲート３は、図２１に示すように、転送ゲート配線２０（図１９の転送ゲート配線２０ａ〜２０ｃに対応する）に接続されている。
【００２１】
Ｐ型制御領域４は、図２１，図２２に示すように、Ｎ型ウエル領域１１中に形成され、制御領域配線２４（図１９の制御領域配線２４ａ〜２４ｃに対応する）に接続されている。この制御領域配線２４はフォトダイオード１以外の領域を遮光する遮光膜を兼用している。
制御ゲート５は、図２２に示すように、ＪＦＥＴ２とＰ型制御領域４の境界領域上に絶縁膜３３を介して形成されている。そして、ＪＦＥＴ２のＰ型ゲート領域１５とＰ型制御領域４をソースまたはドレイン領域とし、制御ゲート５をゲート電極とするＰチャネルＭＯＳトランジスタが構成されている。制御ゲート５は、図２１に示すように、制御ゲート配線２１（図１９の制御ゲート配線２１ａ〜２１ｃに対応する）に接続されている。
【００２２】
以上説明したように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５を備えた画素をマトリクス状に配置した、図１９〜図２４に示す従来の固体撮像素子は、縦型オーバーフロードレイン構造で埋込型のフォトダイオード１を採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、垂直負荷容量Ｃｖ１〜Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、増幅動作時のノイズが抑圧される。また、信号電荷転送前と転送後における各ソースフォロワ動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介して減算処理（相関二重サンプリング処理）することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズが抑圧される。従って、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【００２３】
【発明が解決しようとする課題】
しかしながら、従来の固体撮像素子は、上記したような優れた作用効果を有するものの、製造歩留まりが低いという問題点があった。
また、従来の固体撮像素子は、オプティカルブラック（光学的黒部：遮光されたフォトダイオード１を備えた複数の画素部）を形成する場合、さらに遮光膜を追加形成せねばならず、製造工程数が増加してしまった。このため、製造工程数の増大に伴う製造コストの上昇、及び、歩留まりの更なる低下という問題点もあった。
【００２４】
本発明は、上記課題を鑑みて成されたものであり、製造歩留まりの高い固体撮像素子を提供することを目的とする。
さらに、本発明の別の目的は製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる固体撮像素子を提供することにある。
【００２５】
【課題を解決するための手段】
本発明者は、上記の製造歩留まりを低下させる原因が制御領域に電圧を供給する配線（制御領域配線）間の短絡に有ることを突き止めた。図２１、図２２に示すように、各画素の制御領域４は、制御領域配線２４（図１９の制御領域配線２４ａ〜２４ｃ）によって行方向に共通に接続され、垂直走査回路７に接続されている。そして垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３によって行毎に駆動（図１９参照）される。この制御領域配線２４は、フォトダイオード１以外の領域を遮光する遮光膜を兼用しており、その他の配線間隔に比べて比較的狭い間隔で行方向に互いに平行に形成されている。
【００２６】
このため、制御領域配線２４の形成工程（配線金属膜の堆積工程、及び、フォトリソ・エッチング工程）において、配線間隔と同等以上の大きさを有するパーティクルが付着すると、このパーティクルを介して隣り合う２本の配線が短絡し、製造歩留まりが低下していたのである。請求項１に記載の固体撮像素子は、入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、前記増幅部は、電界効果型トランジスタであり、そのゲートは、前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、前記ＭＯＳ型トランジスタのソース及びドレインは、前記電界効果型トランジスタのソース及びドレインとは反対の導電型であり、前記各制御領域は共通に電源に接続され、前記制御ゲートは行毎にパルス電圧により駆動され、前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記電界効果型トランジスタに一定の電圧が供給されて前記電界効果型トランジスタが非動作状態となり、前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記電界効果型トランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記電界効果型トランジスタの容量結合により前記電界効果型トランジスタが動作状態となることを特徴とする。
【００２７】
請求項１は、増幅部に電界効果型トランジスタを配置したものであるが、この構成により、各画素の制御領域は共通に接続されるので、制御領域を接続する配線が互いに短絡する問題が解消され、それに伴い製造歩留まりが向上する。また、制御領域を接続する配線は、画素全体の遮光膜として使用することが可能となり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
【００２８】
さらに、請求項１の構成によって容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い撮像素子の垂直走査回路を簡略することが可能となる。
請求項２に記載の固体撮像素子は、入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、前記増幅部は接合型電界効果トランジスタであり、そのゲートは前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、前記接合型電界効果トランジスタのゲートは、前記ＭＯＳ型トランジスタのソース及びドレインと同一の導電型であり、前記各制御領域は共通に電源に接続され、前記制御ゲートは行毎にパルス電圧により駆動され、前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記接合型電界効果トランジスタに一定の電圧が供給されて前記接合型電界効果トランジスタが非動作状態となり、前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記接合型電界効果トランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記接合型電界効果トランジスタの容量結合により前記接合型電界効果トランジスタが動作状態となることを特徴とする。
請求項２は、増幅部に接合型電界効果型トランジスタを配置したものであるが、この構成により、各画素の制御領域は共通に接続されるので、制御領域を接続する配線が互いに短絡する問題が解消され、それに伴い製造歩留まりが向上する。また、制御領域を接続する配線は、画素全体の遮光膜として使用することが可能となり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
さらに、請求項２の構成によって容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い撮像素子の垂直走査回路を簡略することが可能となる。
【００２９】
請求項３に記載の固体撮像素子は、請求項２に記載された固体撮像素子において、前記接合型電界効果トランジスタのゲートと前記ＭＯＳ型トランジスタのソースまたはドレインの他方は、同一の半導体領域であることを特徴とする。
【００３０】
この構成により、接合型電界効果トランジスタのゲートに接続される配線や拡散領域が縮小される。このため、これらの配線や拡散領域に起因する寄生容量が小さくなり、出力信号が増大する。さらに、より微細化が可能となるので開口率が向上する。
請求項４に記載の固体撮像素子は、入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、前記増幅部はバイポーラトランジスタであり、そのベースは前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、前記バイポーラトランジスタのベースは、前記ＭＯＳ型トランジスタのソース及びドレインと同一の導電型であり、前記各制御領域は共通に電源に接続され、前記制御ゲートは行毎にパルス電圧により駆動され、前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記バイポーラトランジスタに一定の電圧が供給されて前記バイポーラトランジスタが非動作状態となり、前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記バイポーラトランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記バイポーラトランジスタの容量結合により前記バイポーラトランジスタが動作状態となることを特徴とする。
【００３１】
この請求項は、増幅部にバイポーラトランジスタを配置させたものであるが、この構成により、各画素の制御領域は共通に接続されるので、制御領域を接続する配線が互いに短絡する問題が解消され、それに伴い製造歩留まりが向上する。また、制御領域を接続する配線は、画素全体の遮光膜として使用することが可能となり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
さらに、請求項４の構成によって容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い撮像素子の垂直走査回路を簡略することが可能となる。
請求項５に記載の固体撮像素子は、請求項４に記載された固体撮像素子において、前記バイポーラトランジスタのベースと前記ＭＯＳ型トランジスタのソースまたはドレインの他方は、同一の半導体領域であることを特徴とする。この構成により、バイポーラトランジスタのベースに接続される配線や拡散領域が縮小される。このため、これらの配線や拡散領域に起因する寄生容量が小さくなり、出力信号が増大する。さらに、より微細化が可能となるので開口率が向上する。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、各図中、同一符号は同一または相当部分を示し、重複する説明は省略する。
〔実施形態１〕
図１は、本発明の実施形態１に係る固体撮像素子の構成を示す回路図である。実施形態１の固体撮像素子は、２次元マトリクス状に配置された複数の画素Ｐｘ１−１〜Ｐｘ３−４と、各画素Ｐｘ１−１〜Ｐｘ３−４を行毎に駆動する垂直走査回路７と、各画素Ｐｘ１−１〜Ｐｘ３−４が列毎に接続された垂直信号線２２ａ〜２２ｄと、水平信号線２７と、水平走査回路８から構成されている。
【００３３】
各画素、例えばＰｘ１−１は、入射光に応じた電荷を生成して蓄積するフォトダイオード１と、ソースフォロワ動作により上記電荷に応じた信号をソース（Ｓ）から出力するＮチャネル型の接合型電界効果トランジスタ（以下、ＪＦＥＴという）２と、上記電荷をフォトダイオード１からＪＦＥＴ２に転送する転送ゲート３と、ＪＦＥＴ２を制御する制御領域４と制御ゲート５から構成されている。
【００３４】
各ＪＦＥＴ２のソース（Ｓ）は、各列毎に垂直信号線２２ａ〜２２ｄに接続され、各ＪＦＥＴ２のドレイン（Ｄ）は、全画素共通にドレイン電源ＶＤに接続されている。
転送ゲート３は、各行毎に転送ゲート配線２０ａ〜２０ｃに接続され、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３により行毎に駆動される。
【００３５】
制御領域４は、制御領域配線２４ａ〜２４ｃによって行ごとに接続され、さらにこれらの配線を接続することによってすべて共通に接続され、電源（電圧ＶＧ）に接続されている。
制御ゲート５は、各行毎に制御ゲート配線２１ａ〜２１ｃに接続され、垂直走査回路７から送出されるパルスφＲＧ１〜φＲＧ３により行毎に駆動される。
【００３６】
垂直信号線２２ａ〜２２ｄには、ＪＦＥＴ２の負荷となる定電流源２６ａ〜２６ｄと、垂直信号線を一定の電圧（ＶＲＶ）に固定するためのリセットトランジスタＴＲＶ１〜ＴＲＶ４と、ＪＦＥＴ２の動作帯域を制限するための垂直負荷容量Ｃｖ１〜Ｃｖ４と、列バッファアンプ２９ａ〜２９ｄと、クランプ容量Ｃｃ１〜Ｃｃ４と、クランプトランジスタＴＣ１〜ＴＣ４が接続されている。垂直信号線２２ａ〜２２ｄは、列選択トランジスタＴＨ１〜ＴＨ４を介して水平信号線２７に接続されている。
【００３７】
水平信号線２７には、出力バッファアンプ２８と水平信号線２７を一定の電圧（ここではＧＮＤ）にリセットするリセットトランジスタＴＲＨが接続されている。
図２は、実施形態１に係る固体撮像素子の動作を説明するパルスタイミングチャートである。本図を参照しながら、図１に示す実施形態１の固体撮像素子の動作について説明する。なお、後述するように各画素を構成する転送ゲート３及び制御ゲート５は、Ｐチャネル型（図５，図６参照）である。よって、φＴＧ１〜φＴＧ３及びφＲＧ１〜φＲＧ３は、これらのパルスがローレベルのときに対応する転送ゲート３または制御ゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時遮断（オフ）状態となる。その他のゲートはＮチャネル型であり、対応するパルスがハイレベルのとき導通（オン）状態となり、ローレベルのとき遮断（オフ）状態となる。
【００３８】
図２において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作に対応しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。
まず、期間ｔ１１では、φＲＧ１〜φＲＧ３がローレベルであり、すべての画素の制御ゲート５は導通（オン）状態である。従って、すべての画素のＪＦＥＴ２のゲート領域は、制御領域４より制御ゲート５を介して電圧ＶＧが印加されることにより初期化される。
【００３９】
期間ｔ１１の終わりにおいて、駆動パルスφＲＧ１をハイレベル（駆動パルスφＲＧ２，φＲＧ３はローレベルのまま）とし、第１行目の制御ゲート５を遮断（オフ）状態にする。この動作を行うと、制御ゲート５とＪＦＥＴ２のゲート領域との容量結合により、第１行目のＪＦＥＴ２のゲート領域の電位が上昇してＶG＋ΔＶＧとなる（変化量をΔＶＧとする）。第１行目のＪＦＥＴ２は、ゲート領域がフローティング状態となると共に、ゲート電圧（正確にはゲート・ソース間電圧）が他の行より上昇することにより動作（選択）状態となる。
【００４０】
一方、２行目以後の制御ゲート５は導通（オン）状態であり、ＪＦＥＴ２のゲート領域は電圧ＶＧが印加されたままである。従って、２行目以後のＪＦＥＴ２のゲート電圧（正確にはゲート・ソース間電圧）は、第１行目のゲート電圧より低い。このため、２行目以降のＪＦＥＴ２は、非動作（非選択）状態のままである。
【００４１】
ここで、期間ｔ１１の行選択動作をさらに詳しく説明する。
図３は、実施形態１に係る固体撮像素子の行選択動作の説明図であり、（ａ）は画素の等価回路図、（ｂ）は制御ゲート５に与える電圧とＪＦＥＴ２のゲート電圧の変化を示す電位図である。図３（ａ）の等価回路図に示すように、実施形態１の固体撮像素子の画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５から構成され、制御領域４には一定の電圧（ＶＧ）が印加されている。そして、ＪＦＥＴ２のゲート領域（Ｇ）と、隣接する４つの領域（後述の図４〜図７参照）、即ち、ソース領域（Ｓ）、ドレイン領域（Ｄ）、転送ゲート３、制御ゲート５との間には、それぞれ、ＣＧＳ，ＣＧＤ，ＣＧ（ＴＧ），ＣＧ（ＲＧ）という容量がある。
【００４２】
また、図３（ｂ）に示すように、Ｐチャネル型の制御ゲート５が、導通（オン）状態から遮断（オフ）状態に、つまり、駆動パルスφＲＧがローレベル（ＶＲＧＬ）からハイレベル（ＶＲＧＨ）に変化する過程において、ＪＦＥＴ２のゲート領域（Ｇ）は、電気的にフローティング状態になると同時に、容量結合によってゲート電圧がΔＶＧだけ上昇し、ＶＧ＋ΔＶＧとなる。この電圧の変化量ΔＶＧは、図３には式（１）として示したが、駆動パルスφＲＧの振幅（詳しくは、図３（ｂ）のＶＲＧＨ−ＶＴの値）と容量比ＣＧ（ＲＧ）／ＣＧ（total）の積で決まる。なお、ＶＴは制御ゲート５のしきい値電圧であり、ＣＧ（total）は、上記４つの容量成分の合計容量（式（２））である。
【００４３】
このように、ΔＶＧの値は、図３の式（１）に従って適切に選択することが可能である。このようにすれば、Ｐチャネル型の制御ゲート５が導通状態から遮断状態に変化すると、Ｎチャネル型のＪＦＥＴ２は、非動作状態から動作状態に変化する。
一方、Ｐチャネル型の制御ゲート５が、導通（オン）状態を継続した場合、つまり、駆動パルスφＲＧがローレベル（ＶＲＧＬ）のままであれば、ＪＦＥＴ２のゲート領域（Ｇ）の電圧はＶＧから変化しない。よって、ＪＦＥＴ２は、非選択状態のままである。
【００４４】
従って、φＲＧパルスの振幅と容量比ＣＧ（ＲＧ）／ＣＧ（total）（画素構造や動作点によって変化する）を適切に選択し、容量結合によるＪＦＥＴ２のゲート電圧の変化量ΔＶＧを適当な値に設定することで行選択動作を行うことができる。
図２のタイミングチャートの期間ｔ１１では、これを利用して、ＪＦＥＴ２の行選択動作を行っている。つまり、第１行目のＪＦＥＴ２はゲート領域がフローティング状態となると共にゲート電圧がＶＧ＋ΔＶＧとなり、２行目以後のＪＦＥＴ２はゲート電圧が電源電圧ＶＧに固定される。列方向に配列された各ＪＦＥＴ２のソース領域（Ｓ）は垂直信号線２２ａ〜２２ｂによって共通に接続されているため、ゲート・ソース間の電圧の大きな第１行目のＪＦＥＴ２は動作（選択）状態となり、ゲート・ソース間の電圧の小さな２行目以降のＪＦＥＴ２は非動作（非選択）状態となる。なお、本実施形態では、ＶＲＧＨ−ＶＴを７Ｖ、ΔＶＧを０．７Ｖとした。
【００４５】
なお期間ｔ１１では、駆動パルスφＲＶをハイレベルにしてリセットトランジスタＴＲＶ１〜ＴＲＶ４を導通（オン）状態とする。これにより、垂直信号線２２ａ〜２２ｄの電圧は一定の値（ＶＲＶ）に固定される。これは、上記の行選択動作を確実に行うため、即ち、行選択動作を補助するためである。しかし、ΔＶＧが大きくてＪＦＥＴの行選択動作が容易であるなら、必ずしも必要でない。ΔＶＧが大きい場合とは、式（１）から理解されるように、ＶRGH−ＶTが大きいとき、又は、ＣG（RG）／ＣG（total）が大きいときである。
【００４６】
図２に戻って説明する。期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２２ａ〜２２ｄ側、以後入力端とする）に印加される。また、駆動パルスφＣはハイレベルでクランプトランジスタＴＣ１〜ＴＣ４は導通（オン）状態となっており、クランプ容量Ｃｃ１〜Ｃｃ４のもう一方の端（水平信号線２７側、以後出力端とする）は接地電位である。
【００４７】
期間ｔ１２の終わりにおいて、駆動パルスφＣをローレベルとしてクランプトランジスタＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフローティング状態となる。つまり、暗時出力電圧のクランプ動作が行われる。
【００４８】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態とし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【００４９】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図２においてｔＬＩはフォトダイオード１の電荷蓄積時間を示している。
なお期間ｔ１３においても期間ｔ１１と同様に駆動パルスφＲＶをハイレベルにしてリセットトランジスタＴＲＶ１〜ＴＲＶ４を導通（オン）状態とする。これは、上記の転送動作を確実に行うため、即ち、転送動作を補助するためである。これによって、信号電荷はフォトダイオード１からＪＦＥＴ２に完全転送され易くなる。しかし、フォトダイオード１の面積や不純物濃度などの条件により、リセットトランジスタＴＲＶ１〜ＴＲＶ４を用いなくとも完全転送されるときには、これらのトランジスタは不要である。従って、期間ｔ１１並びに期間ｔ１３におけるφＲＶとそれに伴うリセットトランジスタＴＲＶ１〜ＴＲＶ４の動作が共に必要ない場合、実施形態１の固体撮像素子は、回路図（図１）及びタイミングチャート（図２）に示された、駆動パルスφＲＶ、リセットトランジスタＴＲＶ１〜ＴＲＶ４、並びに電源（ＶＲＶ）を削除しても良い。
【００５０】
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位に対応した出力（信号出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の入力端に印加される。
【００５１】
この時クランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、期間ｔ１４における信号電荷転送後のＪＦＥＴ２のソースフォロワ動作による出力（信号出力）電圧から、期間ｔ１２における電荷転送前（ゲート領域初期化後）のＪＦＥＴ２のソースフォロワ動作による出力（暗時出力）電圧を差し引いた電圧となる。
期間ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の出力（信号出力）電圧には光信号成分とノイズ成分が含まれており、期間ｔ１２におけるＪＦＥＴ２のソースフォロワ動作の出力（暗時出力）電圧にはノイズ成分のみが含まれている。従って、両者を減算（いわゆる相関二重サンプリング処理）したクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成分のみに応じた出力電圧となる。
【００５２】
両者に含まれるノイズ成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、制御領域４から制御ゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズがある。
【００５３】
即ち、期間ｔ１４におけるクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した光信号成分のみの映像信号となり、Ｓ／Ｎ比が向上する。
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃｃ４の出力端に現れている光信号成分のみに応じた出力電圧を水平信号線２７に転送し、出力バッファアンプ２８を経て、出力端子３５から映像信号が出力される。また、駆動パルスφＲＨを順次出力することで、水平信号線２７がリセットされる。なお、期間ｔ１４におけるソースフォロワ動作は期間ｔ１５においても継続する。
【００５４】
また、期間ｔ１１〜期間ｔ１４は、水平帰線期間に行われる。
期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返し、同様に行われる。
以上、実施形態１の固体撮像素子の行選択動作は、次のようにまとめることができる。
１．各画素のＪＦＥＴ２のソースは、列毎に同一の定電流源に接続され、ソースフォロワ動作する。ＪＦＥＴ２のソース電圧は、列毎に同一となる。
２．一方、各行のうち、ＪＦＥＴ２のゲート・ソース間電圧が大きな行が選択され、当該行のＪＦＥＴ２から信号が出力される。
３．また、制御ゲート５は、各行ごとに接続されて動作する。制御ゲート５がオンした行は、ＪＦＥＴ２のゲート電圧がＶＧとなる。また、制御ゲート５がオフした行は、容量結合によりＪＦＥＴ２のゲート電圧がＶＧ＋ΔＶＧとなる。
４．従って、ＪＦＥＴ２にソースフォロワ動作させているとき、制御ゲート５をオフした行から信号が出力される。即ち、行選択することが可能となる。
【００５５】
このように本発明は、歩留まりが向上するばかりでなく、容量結合を巧みに利用して行選択することが可能となる。このため、駆動パルス（撮像素子への入力パルス）が減少し、撮像素子の垂直走査回路が簡単になる。また、駆動のタイミングが簡単になり、動作速度が向上する。また、選択画素と非選択画素のゲート電圧またはベース電圧の差を従来よりも小さく設定できるため、転送特性（残像特性）や飽和電荷量（オーバーフロー特性）が向上する。さらには、制御ゲート５のパルス電圧（φＲＧ）のローレベル側の電圧値が上昇し、全体として素子の駆動電圧を減少させることが可能となる。
【００５６】
次に、実施形態１に係る固体撮像素子の画素構造を説明する。図４は、本実施形態に係る固体撮像素子の画素平面図であり、図５はそのＸ１−Ｘ２線に沿った断面図、図６はそのＹ１−Ｙ２線に沿った断面図、図７はそのＹ３−Ｙ４線に沿った断面図である。
実施形態１の固体撮像素子の画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５から構成されている。
【００５７】
フォトダイオード１は、図６，図７に示すように、Ｐ型半導体基板１０上に形成されたＮ型ウエル領域１１、Ｐ型電荷蓄積領域１２、高濃度のＮ型半導体領域１３によって構成される。これにより、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオードが形成される。即ち、埋め込み型のフォトダイオード（Ｎ，Ｐ，Ｎ）と縦型オーバーフロードレイン構造（Ｐ，Ｎ，Ｐ）の合わさった構造が形成されている。この構造により、暗電流、残像、リセットノイズ、ブルーミング、及びスミアが抑圧される。
【００５８】
ＪＦＥＴ２はＮチャネル型であり、図５，図６に示すように、Ｎ型ソース領域１４、Ｐ型ゲート領域１５、Ｎ型ドレイン領域１６、Ｎ型チャネル領域１７から構成されている。Ｎ型ソース領域１４は、列毎に垂直信号線２２（図１の垂直信号線２２ａ〜２２ｄに対応する）に接続されている（図４，図５参照）。Ｎ型ドレイン領域１６は、画素の周囲を囲うように網の目状に連続して形成され、画素領域（画素がマトリクス状に複数配置された領域）の周囲において全画素共通にドレイン電源ＶＤに接続されている（図１参照）。
転送ゲート３は、図６に示すように、フォトダイオード１とＪＦＥＴ２の境界領域上に絶縁膜３３を介して形成されている。そして、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域とし、転送ゲート３をゲート電極とするＰチャネルＭＯＳトランジスタが構成されている。転送ゲート３は、図４に示すように、転送ゲート配線２０（図１の転送ゲート配線２０ａ〜２０ｃに対応する）に接続されている。
【００５９】
Ｐ型制御領域４は、図４，図５に示すように、Ｎ型ウエル領域１１中に形成され、制御領域配線２４（図１の制御領域配線２４ａ〜２４ｃに対応する）に接続されている。制御領域配線２４の間隔は、従来と同様である。しかし、図１からも明らかであるように、本発明の各制御領域配線は、すべて共通に接続される。このため、例え制御領域配線間にパーティクルが付着しても、すべての制御領域配線には同一の電圧が印加されるので不良にはならない。従って、歩留まりが向上する。
【００６０】
また、この制御領域配線２４はフォトダイオード１以外の領域を遮光する遮光膜を兼用している。
制御ゲート５は、図５に示すように、ＪＦＥＴ２とＰ型制御領域４の境界領域上に絶縁膜３３を介して形成されている。そして、制御ゲート５をゲート電極とし、Ｐ型制御領域４をソースまたはドレイン領域の一方とし、更に、ＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域の他方とするＰチャネルＭＯＳトランジスタが構成されている。制御ゲート５は、図４に示すように、制御ゲート配線２１（図１の制御ゲート配線２１ａ〜２１ｃに対応する）に接続されている。また、図１から明らかであるが、制御ゲートは、行毎に接続されて行毎に駆動する。このため、前記した行選択の動作が可能となる。
【００６１】
上記ＰチャネルＭＯＳトランジスタのソース・ドレイン（即ち、制御領域４・ＪＦＥＴ２のゲート領域１５）は、Ｐ型の半導体領域である。一方、ＪＦＥＴ２のソース・ドレインは、これとは反対導電型である（即ち、Ｎ型の半導体領域）。また、ＪＦＥＴ２のゲートは、上記ＰチャネルＭＯＳトランジスタのソース・ドレインと同一の導電型（Ｐ型半導体領域）である。このように、各半導体領域の導電型を選択すれば、制御ゲートをオフすることによりＪＦＥＴ２のゲート電圧がΔＶＧだけ増大する。このため、前記した行選択の動作が可能となる。
【００６２】
また、ＪＦＥＴ２のＰ型ゲート領域１５と、上記ＰチャネルＭＯＳトランジスタのソースまたはドレイン領域の他方は、同一半導体領域である。このようにすれば、不要な配線や拡散領域を削除することが可能である。このため、寄生容量が小さくなり出力信号が増大するばかりでなく、より微細化が可能となる。
最後に、図８を参照しながら、オプティカルブラック（光学的黒部）の構造について説明する。
【００６３】
図８は、実施形態１の固体撮像素子の撮像部を構成する画素とオプティカルブラック（光学的黒部）を構成する画素の境界領域を示す部分的な平面図である。そして、図８の右端に示すように、オプティカルブラックの画素（ＯＢ部の画素）は、制御領域配線２４によって遮光されている。つまり、実施形態１の固体撮像素子は、各画素の制御領域４が共通に接続されるため、新たに遮光膜を追加しなくても、制御領域配線２４によって、フォトダイオード１を含む画素全体を遮光することができる。
【００６４】
以上説明したように、実施形態１の固体撮像素子は、縦型オーバーフロードレイン構造で埋込型のフォトダイオード１を採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、垂直負荷容量Ｃｖ１〜Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、増幅動作時のノイズが抑圧される。また、信号電荷転送前と転送後における各ソースフォロワ動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介して減算処理（相関二重サンプリング処理）することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズが抑圧される。従って、従来の固体撮像素子（図１９〜図２４）と同様、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【００６５】
また、実施形態１の固体撮像素子は、各画素の制御領域４が共通に接続されるため、制御領域配線２４が互いに短絡することによる過電流等の問題が解消し、製造歩留まりが向上する。
また、実施形態１の固体撮像素子は、制御領域配線２４によってフォトダイオード１を含む画素全体を遮光することが可能であり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
【００６６】
なお、ここでは、各垂直信号線２２ａ〜２２ｂにはソースフォロワ回路の負荷として定電流源を用いた。しかし、本発明はこれに限るものではない。例えば、ソースフォロワ回路の負荷として抵抗を使用しても良い。
また、ここでは、ソースフォロワ動作により電圧信号を取り出す構成について説明したが、本発明はこれに限らない。ＪＦＥＴ２のソース電流やドレイン電流を信号として取り出す構成としても良い。より具体的には、垂直信号線を（列選択トランジスタを介して）電流電圧変換回路等に接続してＪＦＥＴ２のソース電流を取り出す構成や、ＪＦＥＴ２のソースを接地又は電流源に接続しＪＦＥＴ２のドレインを垂直信号線に接続してドレイン電流を取り出す構成などがある。
【００６７】
さらに、各半導体領域の導電型と駆動パルスの極性を逆転させても構わない。
〔実施形態２〕
図９は、本発明の実施形態２に係る固体撮像素子の構成を示す回路図である。
実施形態２の固体撮像素子と、実施形態１の固体撮像素子の相違点は画素構造にあり、制御領域４が共通に接続されることや容量結合を利用して行選択することなどは、実施形態１と同様である。先ず、図を参照して、実施形態２の固体撮像素子の画素構造について説明する。
【００６８】
図１０は、本実施形態に係る固体撮像素子の画素平面図であり、図１１はそのＸ３−Ｘ４線に沿った断面図、図１２はそのＹ５−Ｙ６線に沿った断面図、図１３はそのＹ７−Ｙ８線に沿った断面図である。
各画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、１画素当たり２つの制御ゲート５、１画素当たり２つのオーバーフロー制御領域９から構成されている。
【００６９】
上記フォトダイオード１、ＪＦＥＴ２、制御領域４、オーバーフロー制御領域９は、高濃度のＮ型半導体基板１００上のＮ型半導体層１０１中に形成される。転送ゲート３、制御ゲート５は、Ｎ型半導体層１０１上に絶縁膜３３を介して形成される。
フォトダイオード１は、図１２，図１３に示すように、高濃度のＮ型半導体基板１００上に形成されたＮ型半導体層１０１、Ｐ型電荷蓄積領域１２、高濃度のＮ型半導体領域１３によって構成される。よって、本実施形態の各画素にはＮＰＮ型の埋込フォトダイオードが形成されている。
【００７０】
ＪＦＥＴ２は、図１１，図１２に示すようにＮチャネル型で、Ｎ型ソース領域１４、Ｐ型ゲート領域１５、Ｎ型ドレイン領域１６、Ｎ型チャネル領域１７が高濃度のＮ型半導体基板１００上のＮ型半導体層１０１中に形成されている。従って、画素領域（画素がマトリクス状に複数配置された領域）の周囲にコンタクトを設けて半導体基板１００を経由してＪＦＥＴ２のドレイン領域１６にドレイン電圧ＶＤ（図９参照）を供給することが可能である。
【００７１】
制御ゲート５は、図１０、図１１に示すように、１画素当たり２つの割合で形成されている。従って、制御ゲート５をゲート電極とし、Ｐ型制御領域４をソースまたはドレイン領域の一方とし、更に、ＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域の他方とするＰチャネルＭＯＳトランジスタが構成される。各制御ゲート５は、制御ゲート配線２１（図９の制御ゲート配線２１ａ〜２１ｃに対応する）によって行方向に直列に接続され、行毎に駆動される。
【００７２】
また、ＪＦＥＴ２のＰ型ゲート領域１５の両側に制御ゲート５が形成されるため、Ｐ型ゲート領域１５と制御ゲート５との間の容量ＣＧ（ＲＧ）（図３参照）が増加する。一方、制御ゲート５の追加に伴いＪＦＥＴ２のＮ型ドレイン領域１６の形状が変わり、Ｐ型ゲート領域１５とＮ型ドレイン領域１６の接触面積が減少し、容量ＣＧＤ（図３参照）が減少する。つまり、実施形態２の固体撮像素子のＪＦＥＴ２は、容量比ＣＧ（ＲＧ）／ＣＧ（total）が増加する。
【００７３】
この容量比が増加すると、図３式（１）よりΔＶＧが増大する。このため、選択行と非選択行の駆動が容易となり、確実に所望の行を選択することが可能となる。また、ΔＶＧを一定とするなら、上記の容量比が増加するとＶRGH−ＶTの値を小さくすることができる。このため、ＶTを一定値とすればＶRGHの値を低く設定することが可能となるので、消費電力を低減することが可能となる。
【００７４】
なお、本実施形態では、ＶＲＧＨ−ＶＴを５Ｖ、ΔＶＧを１Ｖにすることができた。
オーバーフロー制御領域９は、図１０、図１３に示すように、フォトダイオード１と制御領域４の境界領域に１画素当たり２つの割合で形成され、フォトダイオード１で過剰に生成された電荷を制御領域４に排出するオーバーフロー動作を制御する。つまり、ＮＰＮ型の埋込フォトダイオード１、オーバーフロー制御領域９、制御領域４によって、横型オーバーフロードレイン構造で埋込型のフォトダイオードが形成されている。従って、制御領域４はオーバーフロードレインとしての機能も併せ持っている。
【００７５】
本実施形態の固体撮像素子は、上記画素をマトリクス状に配置したものである。行方向に配置された画素のＪＦＥＴ２のゲート領域と制御領域４は、１画素当たり２つの制御ゲート５を介して直列に接続されている。従って、図９からも分かるように、ある画素において、制御領域４と制御領域配線２４ａ〜２４ｃ（図１０，図１１の制御領域配線２４に対応）との接続が不完全となる解放モードの不良が発生しても、他の画素の制御領域４から上記画素のＪＦＥＴ２が制御可能である。
【００７６】
その他の構成は、図１〜図８に示す実施形態１の固体撮像素子と同一である。
従って、実施形態２の固体撮像素子は、実施形態１の固体撮像素子と同様に製造歩留まりが向上し、また、製造工程数を増加させずにオプティカルブラックを形成できる。
また、実施形態２の固体撮像素子は、制御領域４への接続が不完全となる解放モードの不良が発生してもＪＦＥＴ２が制御可能なため、製造歩留まりがさらに向上する。
【００７７】
また、ＪＦＥＴ２のゲート領域１５の両側に制御ゲート５が形成されているため、容量比ＣＧ（ＲＧ）／ＣＧ（total）が増加することに伴い、所望の行を選択することがより容易となる。
また、高濃度（低抵抗）のＮ型半導体基板１００を経由して、ＪＦＥＴ２のＮ型ドレイン領域１６にドレイン電圧ＶＤを供給することが可能なため、ドレイン電圧の画素毎の揺らぎが減少して、固定パターンノイズが減少する。
【００７８】
また、フォトダイオード１のＰ型電荷蓄積領域１２と、反対導電型のＮ型半導体基板１００を使用しているため、フォトダイオード１深部で発生した信号電荷（この場合は正孔）もフォトダイオード１に蓄積されるため、感度が向上する。
〔実施形態３〕
図１４は、本発明の実施形態３に係る固体撮像素子の構成を示す回路図である。
実施形態３の固体撮像素子は、各画素の増幅部にバイポーラトランジスタ５０を有している。また、実施形態１、２の固体撮像素子と同様に、制御領域４は各行毎に接続されて各行毎にパルス電圧にて駆動され、制御ゲート５はすべて共通に接続される。
【００７９】
図１５は、本実施形態に係る固体撮像素子の画素平面図であり、図１６はそのＸ５−Ｘ６線に沿った断面図、図１７はそのＹ９−Ｙ１０線に沿った断面図、図１８はそのＹ１１−Ｙ１２線に沿った断面図である。バイポーラトランジスタ５０はＮＰＮ型であり、Ｎ型エミッタ領域５２、Ｐ型ベース領域５３、及び，高濃度のＮ型半導体基板１００、Ｎ型半導体層１０１，Ｎ型半導体領域５４をコレクタ領域として構成されている。
【００８０】
図３に示した動作説明図（実施形態１の行選択動作）は、ＪＦＥＴ２をバイポーラトランジスタ５０に、ゲート容量ＣＧＳ，ＣＧＤ，ＣＧ（ＴＧ），ＣＧ（ＲＧ）をベース容量ＣＢＥ，ＣＢＣ，ＣＢ（ＴＧ），ＣＢ（ＲＧ）に、ゲート電圧ＶＧをベース電圧ＶＢに、ドレイン電圧ＶＤをコレクタ電圧ＶＣに置き換えることによって、本実施形態の固体撮像素子の行選択動作を同様に説明することができる。
【００８１】
制御ゲート５は、図１５、図１６に示すように、１画素当たり２つの割合で形成されている。従って、制御ゲート５をゲート電極とし、Ｐ型制御領域４をソースまたはドレイン領域の一方とし、更に、バイポーラトランジスタ５０のＰ型ベース領域５３をソースまたはドレイン領域の他方とするＰチャネルＭＯＳトランジスタが構成される。各制御ゲート５は、制御ゲート配線２１（図１４の制御ゲート配線２１ａ〜２１ｃに対応する）によって行方向に直列に接続され、行毎に駆動される。
【００８２】
上記ＰチャネルＭＯＳトランジスタのソース・ドレイン（即ち、制御領域４・バイポーラトランジスタ５０のベース領域５３）は、Ｐ型の半導体領域である。一方、バイポーラトランジスタ５０のエミッタ領域５２及びコレクタ領域５４は、これとは反対導電型である（Ｎ型の半導体領域）。また、バイポーラトランジスタ５０のベース領域５３は、上記ＰチャネルＭＯＳトランジスタのソース・ドレインと同一の導電型（Ｐ型半導体領域）である。このように、各半導体領域の導電型を選択すれば、制御ゲートをオフすることによりバイポーラトランジスタ５０のベース電圧がΔＶBだけ増大する。このため、前記した行選択の動作が可能となる。
【００８３】
また、バイポーラトランジスタ５０のＰ型ベース領域５３と、上記ＰチャネルＭＯＳトランジスタのソースまたはドレイン領域の他方は、同一半導体領域である。このようにすれば、不要な配線や拡散領域を削除することが可能である。このため、寄生容量が小さくなり出力信号が増大するばかりでなく、より微細化が可能となる。
【００８４】
その他の構成は、実施形態２の固体撮像素子と同一である。従って、実施形態３の固体撮像素子は、実施形態２の固体撮像素子と同様の特徴がある。
また、実施形態３の固体撮像素子は、増幅部にバイポーラトランジスタ５０を採用しているため、構造が簡単になり集積度が向上する。
【００８５】
【発明の効果】
以上説明したとおり、本発明による固体撮像素子では、各画素の制御領域が共通に接続されているため、制御領域を接続する配線が互いに短絡することによる過電流等の問題が解消し、製造歩留まりが向上するという効果がある。
また、本発明による固体撮像素子では、制御領域を接続する配線で画素全体を遮光することが可能なため、製造工程数を増加させずにオプティカルブラックを形成できるという効果もある。
【００８６】
また、本発明による固体撮像素子では、高濃度（低抵抗）の半導体基板を経由してドレイン電圧を供給することが可能なため、固定パターンノイズが減少するという効果もある。
また、本発明による固体撮像素子では、フォトダイオードと反対導電型の半導体基板を採用しているため、感度が向上するという効果もある。
【００８７】
また、本発明では容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い固体撮像素子の垂直走査回路が簡略化されるという効果もある。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る固体撮像素子の構成を示す回路図である。
【図２】実施形態１に係る固体撮像素子の動作を説明するパルスタイミングチャートである。
【図３】実施形態１に係る固体撮像素子の行選択動作の説明図であり、（ａ）は画素の等価回路図、（ｂ）は制御ゲート５に与える電圧とＪＦＥＴ２のゲート電圧の変化を示す電位図である。
【図４】本発明の実施形態１による固体撮像素子の画素の概略構成を示す平面図である。
【図５】図４のＸ１−Ｘ２線に沿った断面図である。
【図６】図４のＹ１−Ｙ２線に沿った断面図である。
【図７】図４のＹ３−Ｙ４線に沿った断面図である。
【図８】実施形態１の固体撮像素子の撮像部を構成する画素とオプティカルブラック（光学的黒部）を構成する画素の境界領域を示す部分的な平面図である。
【図９】本発明の実施形態２に係る固体撮像素子の構成を示す回路図である。
【図１０】実施形態２に係る固体撮像素子の画素平面図である。
【図１１】図１０のＸ３−Ｘ４線に沿った断面図である。
【図１２】図１０のＹ５−Ｙ６線に沿った断面図である。
【図１３】図１０のＹ７−Ｙ８線に沿った断面図である。
【図１４】本発明の実施形態３に係る固体撮像素子の構成を示す回路図である。
【図１５】実施形態３に係る固体撮像素子の画素平面図である。
【図１６】図１５のＸ５−Ｘ６線に沿った断面図である。
【図１７】図１５のＹ９−Ｙ１０線に沿った断面図である。
【図１８】図１５のＹ１１−Ｙ１２線に沿った断面図である。
【図１９】従来の固体撮像素子の概略構成を示す回路図である。
【図２０】図１９に示す回路図のパルスタイミングチャートである。
【図２１】従来の固体撮像素子の画素の概略構成を示す平面図である。
【図２２】図２１のＸａ−Ｘｂ線に沿った断面図である。
【図２３】図２１のＹａ−Ｙｂ線に沿った断面図である。
【図２４】図２１のＹｃ−Ｙｄ線に沿った断面図である。
【符号の説明】
１ フォトダイオード
２ ＪＦＥＴ
３ 転送ゲート
４ 制御領域
５ 制御ゲート
７ 垂直走査回路
８ 水平走査回路
９ オーバーフロー制御領域
１０ Ｐ型半導体基板
１１ Ｎ型ウエル領域
１２ Ｐ型電荷蓄積領域
１３ 高濃度のＮ型半導体領域
１４ Ｎ型ソース領域
１５ Ｐ型ゲート領域
１６ Ｎ型ドレイン領域
１７ Ｎ型チャネル領域
２０，２０ａ〜２０ｃ 転送ゲート配線
２１，２１ａ〜２１ｃ 制御ゲート配線
２２，２２ａ〜２２ｄ 垂直信号線
２４，２４ａ〜２４ｃ 制御領域配線
２６ａ〜２６ｄ 定電流源
２７ 水平信号線
２８ 出力バッファアンプ
２９ａ〜２９ｄ 列バッファアンプ
３３ 絶縁膜
３５ 出力端子
５０ バイポーラトランジスタ
５２ Ｎ型エミッタ領域
５３ Ｐ型ベース領域
５４ Ｎ型半導体領域
１００ 高濃度のＮ型半導体基板
１０１ Ｎ型半導体層
【発明の属する技術分野】
本発明は、固体撮像素子に関するものであり、さらに詳しくは、入射光に応じた信号を出力する増幅部と増幅部を制御する制御部を備えた画素を多数配列した増幅型固体撮像素子に関するものである。
【０００２】
【従来の技術】
従来より、入射光に応じて各画素で発生した信号を画素内部で増幅してから出力する増幅型固体撮像素子が提案されている。
図１９は、従来の固体撮像素子の主な構成を示す回路図である。
従来の固体撮像素子は、２次元マトリクス状に配置された複数の画素Ｐｘ１−１〜Ｐｘ３−４と、各画素Ｐｘ１−１〜Ｐｘ３−４を行毎に駆動する垂直走査回路７と、各画素Ｐｘ１−１〜Ｐｘ３−４が列毎に接続された垂直信号線２２ａ〜２２ｄと、水平信号線２７と、水平走査回路８から構成されている。
【０００３】
各画素は、入射光に応じた電荷を生成して蓄積するフォトダイオード１と、ソースフォロワ動作により上記電荷に応じた信号をソース（Ｓ）から出力する接合型電界効果トランジスタ（以下、ＪＦＥＴという）２と、上記電荷をフォトダイオード１からＪＦＥＴ２に転送する転送ゲート３と、ＪＦＥＴ２を制御する制御領域４と制御ゲート５から構成されている。
【０００４】
各ＪＦＥＴ２のソース（Ｓ）は、各列毎に垂直信号線２２ａ〜２２ｄに接続され、各ＪＦＥＴ２のドレイン（Ｄ）は、全画素共通にドレイン電源ＶＤに接続されている。
転送ゲート３は、各行毎に転送ゲート配線２０ａ〜２０ｃに接続され、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３により行毎に駆動される。
【０００５】
制御領域４は、各行毎に制御領域配線２４ａ〜２４ｃに接続され、垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３により行毎に駆動される。
制御ゲート５は、制御ゲート配線２１ａ〜２１ｃによって行毎に接続され、さらにこれらの配線を接続することによってすべて共通に接続され、駆動パルスφＲＧにより駆動される。
【０００６】
垂直信号線２２ａ〜２２ｄには、ＪＦＥＴ２の負荷となる定電流源２６ａ〜２６ｄと、垂直信号線を一定の電圧（ＶＲＶ）に固定するためのリセットトランジスタＴＲＶ１〜ＴＲＶ４と、ＪＦＥＴ２の動作帯域を制限するための垂直負荷容量Ｃｖ１〜Ｃｖ４と、列バッファアンプ２９ａ〜２９ｄと、クランプ容量Ｃｃ１〜Ｃｃ４と、クランプトランジスタＴＣ１〜ＴＣ４が接続されている。垂直信号線２２ａ〜２２ｄは、列選択トランジスタＴＨ１〜ＴＨ４を介して水平信号線２７に接続されている。
【０００７】
水平信号線２７には、出力バッファアンプ２８とリセットトランジスタＴＲＨが接続されている。
図２０は、図１９に示す回路図の動作を説明するためのパルスタイミングチャートである。この図を参照しながら、従来の固体撮像素子の動作について説明する。なお、後述するように各画素を構成する転送ゲート３及び制御ゲート５はＰチャネル型（図２２，図２３参照）であるため、これらに印加されるパルスがローレベルの時に導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【０００８】
図２０において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作に対応しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。
まず、期間ｔ１１においてφＲＧをローレベルにして、すべての画素の制御ゲート５を導通（オン）状態にする。また、駆動パルスφＲＤ１をハイレベル、（φＲＤ２，φＲＤ３はローレベルのまま）にして、制御領域４から制御ゲート５を介して、第１行目の画素のＪＦＥＴ２のゲート領域にハイレベルの電圧を、２行目以後のＪＦＥＴ２のゲート領域にローレベルの電圧を供給する。つまり、第１行目のＪＦＥＴ２には、その制御領域４を介してハイレベルの電圧をゲート領域に供給してこのＪＦＥＴ２を動作（選択）状態にする。また、２行目以後のＪＦＥＴ２には、その制御領域４を介してローレベルの電圧をゲート領域に供給してこのＪＦＥＴ２を非動作（非選択）状態とする。
【０００９】
期間ｔ１１の終わりにおいて、駆動パルスφＲＧをハイレベルとし、すべての画素の制御ゲート５を遮断（オフ）状態とすると、第１行目のＪＦＥＴ２は動作（選択）状態、２行目以後のＪＦＥＴ２は非動作（非選択）状態を保持したままフローティング状態となる。つまり、期間ｔ１１では、行選択動作とＪＦＥＴ２の初期化動作が行われる。
【００１０】
期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２２ａ〜２２ｄ側、以後入力端とする）に印加される。また、駆動パルスφＣはハイレベルでクランプトランジスタＴＣ１〜ＴＣ４は導通（オン）状態となっており、クランプ容量Ｃｃ１〜Ｃｃ４の他端（水平信号線２７側、以後出力端とする）は接地電位である。
【００１１】
期間ｔ１２の終わりにおいて、駆動パルスφＣをローレベルとしてクランプトランジスタＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフローティング状態となる。つまり、暗時出力電圧のクランプ動作が行われる。
【００１２】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態とし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【００１３】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図２０においてｔＬＩはフォトダイオード１の電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位に対応した出力（信号出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の入力端に印加される。
【００１４】
この時クランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、期間ｔ１４における信号電荷転送後のＪＦＥＴ２のソースフォロワ動作による出力（信号出力）電圧から、期間ｔ１２における電荷転送前（ゲート領域初期化後）のＪＦＥＴ２のソースフォロワ動作による出力（暗時出力）電圧を差し引いた電圧となる。
期間ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の出力（信号出力）電圧には光信号成分とノイズ成分が含まれており、期間ｔ１２におけるＪＦＥＴ２のソースフォロワ動作の出力（暗時出力）電圧にはノイズ成分のみが含まれている。従って、両者を減算（いわゆる相関二重サンプリング処理）したクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成分のみに応じた出力電圧となる。
【００１５】
両者に含まれるノイズ成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、制御領域４から制御ゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズがある。
【００１６】
即ち、期間ｔ１４におけるクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した光信号成分のみの映像信号となり、Ｓ／Ｎ比が向上する。
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃｃ４の出力端に現れている光信号成分のみに応じた出力電圧を水平信号線２７に転送し、出力バッファアンプ２８を経て、出力端子３５から映像信号が出力される。また、駆動パルスφＲＨを順次出力することで、水平信号線２７がリセットされる。
【００１７】
期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返し、同様に行われる。
次に、図面を参照しながら従来の固体撮像素子の画素構造を説明する。図２１は、従来の固体撮像素子の画素平面図であり、図２２は図２１のＸａ−Ｘｂ線に沿った断面図、図２３は図２１のＹａ−Ｙｂ線に沿った断面図、図２４は図２１のＹｃ−Ｙｄ線に沿った断面図である。
【００１８】
従来の固体撮像素子の画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５から構成されている。
フォトダイオード１は、図２３，図２４に示すように、Ｐ型半導体基板１０上に形成されたＮ型ウエル領域１１、Ｐ型電荷蓄積領域１２、高濃度のＮ型半導体領域１３によって構成される。これにより、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオードが形成されている。即ち、埋め込み型のフォトダイオード（Ｎ，Ｐ，Ｎ）と縦型オーバーフロードレイン構造（Ｐ，Ｎ，Ｐ）の合わさった構造が形成されている。この構造により、暗電流、残像、リセットノイズ、ブルーミング、及びスミアが抑圧される。
【００１９】
ＪＦＥＴ２はＮチャネル型であり、図２２，図２３に示すように、Ｎ型ソース領域１４、Ｐ型ゲート領域１５、Ｎ型ドレイン領域１６、Ｎ型チャネル領域１７から構成されている。Ｎ型ソース領域１４は、列毎に垂直信号線２２（図１９の垂直信号線２２ａ〜２２ｄに対応する）に接続されている（図２１，図２２参照）。Ｎ型ドレイン領域１６は、画素の周囲を囲うように網の目状に連続して形成され、画素領域（画素がマトリクス状に複数配置された領域）の周囲において全画素共通にドレイン電源ＶＤに接続されている（図１９参照）。
【００２０】
転送ゲート３は、図２３に示すように、フォトダイオード１とＪＦＥＴ２の境界領域上に絶縁膜３３を介して形成されている。そして、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域とし、転送ゲート３をゲート電極とするＰチャネルＭＯＳトランジスタが構成されている。転送ゲート３は、図２１に示すように、転送ゲート配線２０（図１９の転送ゲート配線２０ａ〜２０ｃに対応する）に接続されている。
【００２１】
Ｐ型制御領域４は、図２１，図２２に示すように、Ｎ型ウエル領域１１中に形成され、制御領域配線２４（図１９の制御領域配線２４ａ〜２４ｃに対応する）に接続されている。この制御領域配線２４はフォトダイオード１以外の領域を遮光する遮光膜を兼用している。
制御ゲート５は、図２２に示すように、ＪＦＥＴ２とＰ型制御領域４の境界領域上に絶縁膜３３を介して形成されている。そして、ＪＦＥＴ２のＰ型ゲート領域１５とＰ型制御領域４をソースまたはドレイン領域とし、制御ゲート５をゲート電極とするＰチャネルＭＯＳトランジスタが構成されている。制御ゲート５は、図２１に示すように、制御ゲート配線２１（図１９の制御ゲート配線２１ａ〜２１ｃに対応する）に接続されている。
【００２２】
以上説明したように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５を備えた画素をマトリクス状に配置した、図１９〜図２４に示す従来の固体撮像素子は、縦型オーバーフロードレイン構造で埋込型のフォトダイオード１を採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、垂直負荷容量Ｃｖ１〜Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、増幅動作時のノイズが抑圧される。また、信号電荷転送前と転送後における各ソースフォロワ動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介して減算処理（相関二重サンプリング処理）することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズが抑圧される。従って、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【００２３】
【発明が解決しようとする課題】
しかしながら、従来の固体撮像素子は、上記したような優れた作用効果を有するものの、製造歩留まりが低いという問題点があった。
また、従来の固体撮像素子は、オプティカルブラック（光学的黒部：遮光されたフォトダイオード１を備えた複数の画素部）を形成する場合、さらに遮光膜を追加形成せねばならず、製造工程数が増加してしまった。このため、製造工程数の増大に伴う製造コストの上昇、及び、歩留まりの更なる低下という問題点もあった。
【００２４】
本発明は、上記課題を鑑みて成されたものであり、製造歩留まりの高い固体撮像素子を提供することを目的とする。
さらに、本発明の別の目的は製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる固体撮像素子を提供することにある。
【００２５】
【課題を解決するための手段】
本発明者は、上記の製造歩留まりを低下させる原因が制御領域に電圧を供給する配線（制御領域配線）間の短絡に有ることを突き止めた。図２１、図２２に示すように、各画素の制御領域４は、制御領域配線２４（図１９の制御領域配線２４ａ〜２４ｃ）によって行方向に共通に接続され、垂直走査回路７に接続されている。そして垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３によって行毎に駆動（図１９参照）される。この制御領域配線２４は、フォトダイオード１以外の領域を遮光する遮光膜を兼用しており、その他の配線間隔に比べて比較的狭い間隔で行方向に互いに平行に形成されている。
【００２６】
このため、制御領域配線２４の形成工程（配線金属膜の堆積工程、及び、フォトリソ・エッチング工程）において、配線間隔と同等以上の大きさを有するパーティクルが付着すると、このパーティクルを介して隣り合う２本の配線が短絡し、製造歩留まりが低下していたのである。請求項１に記載の固体撮像素子は、入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、前記増幅部は、電界効果型トランジスタであり、そのゲートは、前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、前記ＭＯＳ型トランジスタのソース及びドレインは、前記電界効果型トランジスタのソース及びドレインとは反対の導電型であり、前記各制御領域は共通に電源に接続され、前記制御ゲートは行毎にパルス電圧により駆動され、前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記電界効果型トランジスタに一定の電圧が供給されて前記電界効果型トランジスタが非動作状態となり、前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記電界効果型トランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記電界効果型トランジスタの容量結合により前記電界効果型トランジスタが動作状態となることを特徴とする。
【００２７】
請求項１は、増幅部に電界効果型トランジスタを配置したものであるが、この構成により、各画素の制御領域は共通に接続されるので、制御領域を接続する配線が互いに短絡する問題が解消され、それに伴い製造歩留まりが向上する。また、制御領域を接続する配線は、画素全体の遮光膜として使用することが可能となり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
【００２８】
さらに、請求項１の構成によって容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い撮像素子の垂直走査回路を簡略することが可能となる。
請求項２に記載の固体撮像素子は、入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、前記増幅部は接合型電界効果トランジスタであり、そのゲートは前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、前記接合型電界効果トランジスタのゲートは、前記ＭＯＳ型トランジスタのソース及びドレインと同一の導電型であり、前記各制御領域は共通に電源に接続され、前記制御ゲートは行毎にパルス電圧により駆動され、前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記接合型電界効果トランジスタに一定の電圧が供給されて前記接合型電界効果トランジスタが非動作状態となり、前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記接合型電界効果トランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記接合型電界効果トランジスタの容量結合により前記接合型電界効果トランジスタが動作状態となることを特徴とする。
請求項２は、増幅部に接合型電界効果型トランジスタを配置したものであるが、この構成により、各画素の制御領域は共通に接続されるので、制御領域を接続する配線が互いに短絡する問題が解消され、それに伴い製造歩留まりが向上する。また、制御領域を接続する配線は、画素全体の遮光膜として使用することが可能となり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
さらに、請求項２の構成によって容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い撮像素子の垂直走査回路を簡略することが可能となる。
【００２９】
請求項３に記載の固体撮像素子は、請求項２に記載された固体撮像素子において、前記接合型電界効果トランジスタのゲートと前記ＭＯＳ型トランジスタのソースまたはドレインの他方は、同一の半導体領域であることを特徴とする。
【００３０】
この構成により、接合型電界効果トランジスタのゲートに接続される配線や拡散領域が縮小される。このため、これらの配線や拡散領域に起因する寄生容量が小さくなり、出力信号が増大する。さらに、より微細化が可能となるので開口率が向上する。
請求項４に記載の固体撮像素子は、入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、前記増幅部はバイポーラトランジスタであり、そのベースは前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、前記バイポーラトランジスタのベースは、前記ＭＯＳ型トランジスタのソース及びドレインと同一の導電型であり、前記各制御領域は共通に電源に接続され、前記制御ゲートは行毎にパルス電圧により駆動され、前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記バイポーラトランジスタに一定の電圧が供給されて前記バイポーラトランジスタが非動作状態となり、前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記バイポーラトランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記バイポーラトランジスタの容量結合により前記バイポーラトランジスタが動作状態となることを特徴とする。
【００３１】
この請求項は、増幅部にバイポーラトランジスタを配置させたものであるが、この構成により、各画素の制御領域は共通に接続されるので、制御領域を接続する配線が互いに短絡する問題が解消され、それに伴い製造歩留まりが向上する。また、制御領域を接続する配線は、画素全体の遮光膜として使用することが可能となり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
さらに、請求項４の構成によって容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い撮像素子の垂直走査回路を簡略することが可能となる。
請求項５に記載の固体撮像素子は、請求項４に記載された固体撮像素子において、前記バイポーラトランジスタのベースと前記ＭＯＳ型トランジスタのソースまたはドレインの他方は、同一の半導体領域であることを特徴とする。この構成により、バイポーラトランジスタのベースに接続される配線や拡散領域が縮小される。このため、これらの配線や拡散領域に起因する寄生容量が小さくなり、出力信号が増大する。さらに、より微細化が可能となるので開口率が向上する。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、各図中、同一符号は同一または相当部分を示し、重複する説明は省略する。
〔実施形態１〕
図１は、本発明の実施形態１に係る固体撮像素子の構成を示す回路図である。実施形態１の固体撮像素子は、２次元マトリクス状に配置された複数の画素Ｐｘ１−１〜Ｐｘ３−４と、各画素Ｐｘ１−１〜Ｐｘ３−４を行毎に駆動する垂直走査回路７と、各画素Ｐｘ１−１〜Ｐｘ３−４が列毎に接続された垂直信号線２２ａ〜２２ｄと、水平信号線２７と、水平走査回路８から構成されている。
【００３３】
各画素、例えばＰｘ１−１は、入射光に応じた電荷を生成して蓄積するフォトダイオード１と、ソースフォロワ動作により上記電荷に応じた信号をソース（Ｓ）から出力するＮチャネル型の接合型電界効果トランジスタ（以下、ＪＦＥＴという）２と、上記電荷をフォトダイオード１からＪＦＥＴ２に転送する転送ゲート３と、ＪＦＥＴ２を制御する制御領域４と制御ゲート５から構成されている。
【００３４】
各ＪＦＥＴ２のソース（Ｓ）は、各列毎に垂直信号線２２ａ〜２２ｄに接続され、各ＪＦＥＴ２のドレイン（Ｄ）は、全画素共通にドレイン電源ＶＤに接続されている。
転送ゲート３は、各行毎に転送ゲート配線２０ａ〜２０ｃに接続され、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３により行毎に駆動される。
【００３５】
制御領域４は、制御領域配線２４ａ〜２４ｃによって行ごとに接続され、さらにこれらの配線を接続することによってすべて共通に接続され、電源（電圧ＶＧ）に接続されている。
制御ゲート５は、各行毎に制御ゲート配線２１ａ〜２１ｃに接続され、垂直走査回路７から送出されるパルスφＲＧ１〜φＲＧ３により行毎に駆動される。
【００３６】
垂直信号線２２ａ〜２２ｄには、ＪＦＥＴ２の負荷となる定電流源２６ａ〜２６ｄと、垂直信号線を一定の電圧（ＶＲＶ）に固定するためのリセットトランジスタＴＲＶ１〜ＴＲＶ４と、ＪＦＥＴ２の動作帯域を制限するための垂直負荷容量Ｃｖ１〜Ｃｖ４と、列バッファアンプ２９ａ〜２９ｄと、クランプ容量Ｃｃ１〜Ｃｃ４と、クランプトランジスタＴＣ１〜ＴＣ４が接続されている。垂直信号線２２ａ〜２２ｄは、列選択トランジスタＴＨ１〜ＴＨ４を介して水平信号線２７に接続されている。
【００３７】
水平信号線２７には、出力バッファアンプ２８と水平信号線２７を一定の電圧（ここではＧＮＤ）にリセットするリセットトランジスタＴＲＨが接続されている。
図２は、実施形態１に係る固体撮像素子の動作を説明するパルスタイミングチャートである。本図を参照しながら、図１に示す実施形態１の固体撮像素子の動作について説明する。なお、後述するように各画素を構成する転送ゲート３及び制御ゲート５は、Ｐチャネル型（図５，図６参照）である。よって、φＴＧ１〜φＴＧ３及びφＲＧ１〜φＲＧ３は、これらのパルスがローレベルのときに対応する転送ゲート３または制御ゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時遮断（オフ）状態となる。その他のゲートはＮチャネル型であり、対応するパルスがハイレベルのとき導通（オン）状態となり、ローレベルのとき遮断（オフ）状態となる。
【００３８】
図２において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作に対応しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。
まず、期間ｔ１１では、φＲＧ１〜φＲＧ３がローレベルであり、すべての画素の制御ゲート５は導通（オン）状態である。従って、すべての画素のＪＦＥＴ２のゲート領域は、制御領域４より制御ゲート５を介して電圧ＶＧが印加されることにより初期化される。
【００３９】
期間ｔ１１の終わりにおいて、駆動パルスφＲＧ１をハイレベル（駆動パルスφＲＧ２，φＲＧ３はローレベルのまま）とし、第１行目の制御ゲート５を遮断（オフ）状態にする。この動作を行うと、制御ゲート５とＪＦＥＴ２のゲート領域との容量結合により、第１行目のＪＦＥＴ２のゲート領域の電位が上昇してＶG＋ΔＶＧとなる（変化量をΔＶＧとする）。第１行目のＪＦＥＴ２は、ゲート領域がフローティング状態となると共に、ゲート電圧（正確にはゲート・ソース間電圧）が他の行より上昇することにより動作（選択）状態となる。
【００４０】
一方、２行目以後の制御ゲート５は導通（オン）状態であり、ＪＦＥＴ２のゲート領域は電圧ＶＧが印加されたままである。従って、２行目以後のＪＦＥＴ２のゲート電圧（正確にはゲート・ソース間電圧）は、第１行目のゲート電圧より低い。このため、２行目以降のＪＦＥＴ２は、非動作（非選択）状態のままである。
【００４１】
ここで、期間ｔ１１の行選択動作をさらに詳しく説明する。
図３は、実施形態１に係る固体撮像素子の行選択動作の説明図であり、（ａ）は画素の等価回路図、（ｂ）は制御ゲート５に与える電圧とＪＦＥＴ２のゲート電圧の変化を示す電位図である。図３（ａ）の等価回路図に示すように、実施形態１の固体撮像素子の画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５から構成され、制御領域４には一定の電圧（ＶＧ）が印加されている。そして、ＪＦＥＴ２のゲート領域（Ｇ）と、隣接する４つの領域（後述の図４〜図７参照）、即ち、ソース領域（Ｓ）、ドレイン領域（Ｄ）、転送ゲート３、制御ゲート５との間には、それぞれ、ＣＧＳ，ＣＧＤ，ＣＧ（ＴＧ），ＣＧ（ＲＧ）という容量がある。
【００４２】
また、図３（ｂ）に示すように、Ｐチャネル型の制御ゲート５が、導通（オン）状態から遮断（オフ）状態に、つまり、駆動パルスφＲＧがローレベル（ＶＲＧＬ）からハイレベル（ＶＲＧＨ）に変化する過程において、ＪＦＥＴ２のゲート領域（Ｇ）は、電気的にフローティング状態になると同時に、容量結合によってゲート電圧がΔＶＧだけ上昇し、ＶＧ＋ΔＶＧとなる。この電圧の変化量ΔＶＧは、図３には式（１）として示したが、駆動パルスφＲＧの振幅（詳しくは、図３（ｂ）のＶＲＧＨ−ＶＴの値）と容量比ＣＧ（ＲＧ）／ＣＧ（total）の積で決まる。なお、ＶＴは制御ゲート５のしきい値電圧であり、ＣＧ（total）は、上記４つの容量成分の合計容量（式（２））である。
【００４３】
このように、ΔＶＧの値は、図３の式（１）に従って適切に選択することが可能である。このようにすれば、Ｐチャネル型の制御ゲート５が導通状態から遮断状態に変化すると、Ｎチャネル型のＪＦＥＴ２は、非動作状態から動作状態に変化する。
一方、Ｐチャネル型の制御ゲート５が、導通（オン）状態を継続した場合、つまり、駆動パルスφＲＧがローレベル（ＶＲＧＬ）のままであれば、ＪＦＥＴ２のゲート領域（Ｇ）の電圧はＶＧから変化しない。よって、ＪＦＥＴ２は、非選択状態のままである。
【００４４】
従って、φＲＧパルスの振幅と容量比ＣＧ（ＲＧ）／ＣＧ（total）（画素構造や動作点によって変化する）を適切に選択し、容量結合によるＪＦＥＴ２のゲート電圧の変化量ΔＶＧを適当な値に設定することで行選択動作を行うことができる。
図２のタイミングチャートの期間ｔ１１では、これを利用して、ＪＦＥＴ２の行選択動作を行っている。つまり、第１行目のＪＦＥＴ２はゲート領域がフローティング状態となると共にゲート電圧がＶＧ＋ΔＶＧとなり、２行目以後のＪＦＥＴ２はゲート電圧が電源電圧ＶＧに固定される。列方向に配列された各ＪＦＥＴ２のソース領域（Ｓ）は垂直信号線２２ａ〜２２ｂによって共通に接続されているため、ゲート・ソース間の電圧の大きな第１行目のＪＦＥＴ２は動作（選択）状態となり、ゲート・ソース間の電圧の小さな２行目以降のＪＦＥＴ２は非動作（非選択）状態となる。なお、本実施形態では、ＶＲＧＨ−ＶＴを７Ｖ、ΔＶＧを０．７Ｖとした。
【００４５】
なお期間ｔ１１では、駆動パルスφＲＶをハイレベルにしてリセットトランジスタＴＲＶ１〜ＴＲＶ４を導通（オン）状態とする。これにより、垂直信号線２２ａ〜２２ｄの電圧は一定の値（ＶＲＶ）に固定される。これは、上記の行選択動作を確実に行うため、即ち、行選択動作を補助するためである。しかし、ΔＶＧが大きくてＪＦＥＴの行選択動作が容易であるなら、必ずしも必要でない。ΔＶＧが大きい場合とは、式（１）から理解されるように、ＶRGH−ＶTが大きいとき、又は、ＣG（RG）／ＣG（total）が大きいときである。
【００４６】
図２に戻って説明する。期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ２のゲート領域の初期化直後の電位に対応した出力（暗時出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２２ａ〜２２ｄ側、以後入力端とする）に印加される。また、駆動パルスφＣはハイレベルでクランプトランジスタＴＣ１〜ＴＣ４は導通（オン）状態となっており、クランプ容量Ｃｃ１〜Ｃｃ４のもう一方の端（水平信号線２７側、以後出力端とする）は接地電位である。
【００４７】
期間ｔ１２の終わりにおいて、駆動パルスφＣをローレベルとしてクランプトランジスタＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフローティング状態となる。つまり、暗時出力電圧のクランプ動作が行われる。
【００４８】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態とし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【００４９】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図２においてｔＬＩはフォトダイオード１の電荷蓄積時間を示している。
なお期間ｔ１３においても期間ｔ１１と同様に駆動パルスφＲＶをハイレベルにしてリセットトランジスタＴＲＶ１〜ＴＲＶ４を導通（オン）状態とする。これは、上記の転送動作を確実に行うため、即ち、転送動作を補助するためである。これによって、信号電荷はフォトダイオード１からＪＦＥＴ２に完全転送され易くなる。しかし、フォトダイオード１の面積や不純物濃度などの条件により、リセットトランジスタＴＲＶ１〜ＴＲＶ４を用いなくとも完全転送されるときには、これらのトランジスタは不要である。従って、期間ｔ１１並びに期間ｔ１３におけるφＲＶとそれに伴うリセットトランジスタＴＲＶ１〜ＴＲＶ４の動作が共に必要ない場合、実施形態１の固体撮像素子は、回路図（図１）及びタイミングチャート（図２）に示された、駆動パルスφＲＶ、リセットトランジスタＴＲＶ１〜ＴＲＶ４、並びに電源（ＶＲＶ）を削除しても良い。
【００５０】
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセットトランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態とし、第１行目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位に対応した出力（信号出力）電圧が、ＪＦＥＴ２のソース（Ｓ）から垂直信号線２２ａ〜２２ｄ、列バッファアンプ２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の入力端に印加される。
【００５１】
この時クランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、期間ｔ１４における信号電荷転送後のＪＦＥＴ２のソースフォロワ動作による出力（信号出力）電圧から、期間ｔ１２における電荷転送前（ゲート領域初期化後）のＪＦＥＴ２のソースフォロワ動作による出力（暗時出力）電圧を差し引いた電圧となる。
期間ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の出力（信号出力）電圧には光信号成分とノイズ成分が含まれており、期間ｔ１２におけるＪＦＥＴ２のソースフォロワ動作の出力（暗時出力）電圧にはノイズ成分のみが含まれている。従って、両者を減算（いわゆる相関二重サンプリング処理）したクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成分のみに応じた出力電圧となる。
【００５２】
両者に含まれるノイズ成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、制御領域４から制御ゲート５を介してＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズがある。
【００５３】
即ち、期間ｔ１４におけるクランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した光信号成分のみの映像信号となり、Ｓ／Ｎ比が向上する。
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃｃ４の出力端に現れている光信号成分のみに応じた出力電圧を水平信号線２７に転送し、出力バッファアンプ２８を経て、出力端子３５から映像信号が出力される。また、駆動パルスφＲＨを順次出力することで、水平信号線２７がリセットされる。なお、期間ｔ１４におけるソースフォロワ動作は期間ｔ１５においても継続する。
【００５４】
また、期間ｔ１１〜期間ｔ１４は、水平帰線期間に行われる。
期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返し、同様に行われる。
以上、実施形態１の固体撮像素子の行選択動作は、次のようにまとめることができる。
１．各画素のＪＦＥＴ２のソースは、列毎に同一の定電流源に接続され、ソースフォロワ動作する。ＪＦＥＴ２のソース電圧は、列毎に同一となる。
２．一方、各行のうち、ＪＦＥＴ２のゲート・ソース間電圧が大きな行が選択され、当該行のＪＦＥＴ２から信号が出力される。
３．また、制御ゲート５は、各行ごとに接続されて動作する。制御ゲート５がオンした行は、ＪＦＥＴ２のゲート電圧がＶＧとなる。また、制御ゲート５がオフした行は、容量結合によりＪＦＥＴ２のゲート電圧がＶＧ＋ΔＶＧとなる。
４．従って、ＪＦＥＴ２にソースフォロワ動作させているとき、制御ゲート５をオフした行から信号が出力される。即ち、行選択することが可能となる。
【００５５】
このように本発明は、歩留まりが向上するばかりでなく、容量結合を巧みに利用して行選択することが可能となる。このため、駆動パルス（撮像素子への入力パルス）が減少し、撮像素子の垂直走査回路が簡単になる。また、駆動のタイミングが簡単になり、動作速度が向上する。また、選択画素と非選択画素のゲート電圧またはベース電圧の差を従来よりも小さく設定できるため、転送特性（残像特性）や飽和電荷量（オーバーフロー特性）が向上する。さらには、制御ゲート５のパルス電圧（φＲＧ）のローレベル側の電圧値が上昇し、全体として素子の駆動電圧を減少させることが可能となる。
【００５６】
次に、実施形態１に係る固体撮像素子の画素構造を説明する。図４は、本実施形態に係る固体撮像素子の画素平面図であり、図５はそのＸ１−Ｘ２線に沿った断面図、図６はそのＹ１−Ｙ２線に沿った断面図、図７はそのＹ３−Ｙ４線に沿った断面図である。
実施形態１の固体撮像素子の画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、制御ゲート５から構成されている。
【００５７】
フォトダイオード１は、図６，図７に示すように、Ｐ型半導体基板１０上に形成されたＮ型ウエル領域１１、Ｐ型電荷蓄積領域１２、高濃度のＮ型半導体領域１３によって構成される。これにより、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオードが形成される。即ち、埋め込み型のフォトダイオード（Ｎ，Ｐ，Ｎ）と縦型オーバーフロードレイン構造（Ｐ，Ｎ，Ｐ）の合わさった構造が形成されている。この構造により、暗電流、残像、リセットノイズ、ブルーミング、及びスミアが抑圧される。
【００５８】
ＪＦＥＴ２はＮチャネル型であり、図５，図６に示すように、Ｎ型ソース領域１４、Ｐ型ゲート領域１５、Ｎ型ドレイン領域１６、Ｎ型チャネル領域１７から構成されている。Ｎ型ソース領域１４は、列毎に垂直信号線２２（図１の垂直信号線２２ａ〜２２ｄに対応する）に接続されている（図４，図５参照）。Ｎ型ドレイン領域１６は、画素の周囲を囲うように網の目状に連続して形成され、画素領域（画素がマトリクス状に複数配置された領域）の周囲において全画素共通にドレイン電源ＶＤに接続されている（図１参照）。
転送ゲート３は、図６に示すように、フォトダイオード１とＪＦＥＴ２の境界領域上に絶縁膜３３を介して形成されている。そして、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域とし、転送ゲート３をゲート電極とするＰチャネルＭＯＳトランジスタが構成されている。転送ゲート３は、図４に示すように、転送ゲート配線２０（図１の転送ゲート配線２０ａ〜２０ｃに対応する）に接続されている。
【００５９】
Ｐ型制御領域４は、図４，図５に示すように、Ｎ型ウエル領域１１中に形成され、制御領域配線２４（図１の制御領域配線２４ａ〜２４ｃに対応する）に接続されている。制御領域配線２４の間隔は、従来と同様である。しかし、図１からも明らかであるように、本発明の各制御領域配線は、すべて共通に接続される。このため、例え制御領域配線間にパーティクルが付着しても、すべての制御領域配線には同一の電圧が印加されるので不良にはならない。従って、歩留まりが向上する。
【００６０】
また、この制御領域配線２４はフォトダイオード１以外の領域を遮光する遮光膜を兼用している。
制御ゲート５は、図５に示すように、ＪＦＥＴ２とＰ型制御領域４の境界領域上に絶縁膜３３を介して形成されている。そして、制御ゲート５をゲート電極とし、Ｐ型制御領域４をソースまたはドレイン領域の一方とし、更に、ＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域の他方とするＰチャネルＭＯＳトランジスタが構成されている。制御ゲート５は、図４に示すように、制御ゲート配線２１（図１の制御ゲート配線２１ａ〜２１ｃに対応する）に接続されている。また、図１から明らかであるが、制御ゲートは、行毎に接続されて行毎に駆動する。このため、前記した行選択の動作が可能となる。
【００６１】
上記ＰチャネルＭＯＳトランジスタのソース・ドレイン（即ち、制御領域４・ＪＦＥＴ２のゲート領域１５）は、Ｐ型の半導体領域である。一方、ＪＦＥＴ２のソース・ドレインは、これとは反対導電型である（即ち、Ｎ型の半導体領域）。また、ＪＦＥＴ２のゲートは、上記ＰチャネルＭＯＳトランジスタのソース・ドレインと同一の導電型（Ｐ型半導体領域）である。このように、各半導体領域の導電型を選択すれば、制御ゲートをオフすることによりＪＦＥＴ２のゲート電圧がΔＶＧだけ増大する。このため、前記した行選択の動作が可能となる。
【００６２】
また、ＪＦＥＴ２のＰ型ゲート領域１５と、上記ＰチャネルＭＯＳトランジスタのソースまたはドレイン領域の他方は、同一半導体領域である。このようにすれば、不要な配線や拡散領域を削除することが可能である。このため、寄生容量が小さくなり出力信号が増大するばかりでなく、より微細化が可能となる。
最後に、図８を参照しながら、オプティカルブラック（光学的黒部）の構造について説明する。
【００６３】
図８は、実施形態１の固体撮像素子の撮像部を構成する画素とオプティカルブラック（光学的黒部）を構成する画素の境界領域を示す部分的な平面図である。そして、図８の右端に示すように、オプティカルブラックの画素（ＯＢ部の画素）は、制御領域配線２４によって遮光されている。つまり、実施形態１の固体撮像素子は、各画素の制御領域４が共通に接続されるため、新たに遮光膜を追加しなくても、制御領域配線２４によって、フォトダイオード１を含む画素全体を遮光することができる。
【００６４】
以上説明したように、実施形態１の固体撮像素子は、縦型オーバーフロードレイン構造で埋込型のフォトダイオード１を採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、垂直負荷容量Ｃｖ１〜Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、増幅動作時のノイズが抑圧される。また、信号電荷転送前と転送後における各ソースフォロワ動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介して減算処理（相関二重サンプリング処理）することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ、列バッファアンプ２９ａ〜２９ｄのオフセット電圧のばらつきによる固定パターンノイズが抑圧される。従って、従来の固体撮像素子（図１９〜図２４）と同様、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【００６５】
また、実施形態１の固体撮像素子は、各画素の制御領域４が共通に接続されるため、制御領域配線２４が互いに短絡することによる過電流等の問題が解消し、製造歩留まりが向上する。
また、実施形態１の固体撮像素子は、制御領域配線２４によってフォトダイオード１を含む画素全体を遮光することが可能であり、製造工程数を増加させずにオプティカルブラック（光学的黒部）を形成できる。
【００６６】
なお、ここでは、各垂直信号線２２ａ〜２２ｂにはソースフォロワ回路の負荷として定電流源を用いた。しかし、本発明はこれに限るものではない。例えば、ソースフォロワ回路の負荷として抵抗を使用しても良い。
また、ここでは、ソースフォロワ動作により電圧信号を取り出す構成について説明したが、本発明はこれに限らない。ＪＦＥＴ２のソース電流やドレイン電流を信号として取り出す構成としても良い。より具体的には、垂直信号線を（列選択トランジスタを介して）電流電圧変換回路等に接続してＪＦＥＴ２のソース電流を取り出す構成や、ＪＦＥＴ２のソースを接地又は電流源に接続しＪＦＥＴ２のドレインを垂直信号線に接続してドレイン電流を取り出す構成などがある。
【００６７】
さらに、各半導体領域の導電型と駆動パルスの極性を逆転させても構わない。
〔実施形態２〕
図９は、本発明の実施形態２に係る固体撮像素子の構成を示す回路図である。
実施形態２の固体撮像素子と、実施形態１の固体撮像素子の相違点は画素構造にあり、制御領域４が共通に接続されることや容量結合を利用して行選択することなどは、実施形態１と同様である。先ず、図を参照して、実施形態２の固体撮像素子の画素構造について説明する。
【００６８】
図１０は、本実施形態に係る固体撮像素子の画素平面図であり、図１１はそのＸ３−Ｘ４線に沿った断面図、図１２はそのＹ５−Ｙ６線に沿った断面図、図１３はそのＹ７−Ｙ８線に沿った断面図である。
各画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、制御領域４、１画素当たり２つの制御ゲート５、１画素当たり２つのオーバーフロー制御領域９から構成されている。
【００６９】
上記フォトダイオード１、ＪＦＥＴ２、制御領域４、オーバーフロー制御領域９は、高濃度のＮ型半導体基板１００上のＮ型半導体層１０１中に形成される。転送ゲート３、制御ゲート５は、Ｎ型半導体層１０１上に絶縁膜３３を介して形成される。
フォトダイオード１は、図１２，図１３に示すように、高濃度のＮ型半導体基板１００上に形成されたＮ型半導体層１０１、Ｐ型電荷蓄積領域１２、高濃度のＮ型半導体領域１３によって構成される。よって、本実施形態の各画素にはＮＰＮ型の埋込フォトダイオードが形成されている。
【００７０】
ＪＦＥＴ２は、図１１，図１２に示すようにＮチャネル型で、Ｎ型ソース領域１４、Ｐ型ゲート領域１５、Ｎ型ドレイン領域１６、Ｎ型チャネル領域１７が高濃度のＮ型半導体基板１００上のＮ型半導体層１０１中に形成されている。従って、画素領域（画素がマトリクス状に複数配置された領域）の周囲にコンタクトを設けて半導体基板１００を経由してＪＦＥＴ２のドレイン領域１６にドレイン電圧ＶＤ（図９参照）を供給することが可能である。
【００７１】
制御ゲート５は、図１０、図１１に示すように、１画素当たり２つの割合で形成されている。従って、制御ゲート５をゲート電極とし、Ｐ型制御領域４をソースまたはドレイン領域の一方とし、更に、ＪＦＥＴ２のＰ型ゲート領域１５をソースまたはドレイン領域の他方とするＰチャネルＭＯＳトランジスタが構成される。各制御ゲート５は、制御ゲート配線２１（図９の制御ゲート配線２１ａ〜２１ｃに対応する）によって行方向に直列に接続され、行毎に駆動される。
【００７２】
また、ＪＦＥＴ２のＰ型ゲート領域１５の両側に制御ゲート５が形成されるため、Ｐ型ゲート領域１５と制御ゲート５との間の容量ＣＧ（ＲＧ）（図３参照）が増加する。一方、制御ゲート５の追加に伴いＪＦＥＴ２のＮ型ドレイン領域１６の形状が変わり、Ｐ型ゲート領域１５とＮ型ドレイン領域１６の接触面積が減少し、容量ＣＧＤ（図３参照）が減少する。つまり、実施形態２の固体撮像素子のＪＦＥＴ２は、容量比ＣＧ（ＲＧ）／ＣＧ（total）が増加する。
【００７３】
この容量比が増加すると、図３式（１）よりΔＶＧが増大する。このため、選択行と非選択行の駆動が容易となり、確実に所望の行を選択することが可能となる。また、ΔＶＧを一定とするなら、上記の容量比が増加するとＶRGH−ＶTの値を小さくすることができる。このため、ＶTを一定値とすればＶRGHの値を低く設定することが可能となるので、消費電力を低減することが可能となる。
【００７４】
なお、本実施形態では、ＶＲＧＨ−ＶＴを５Ｖ、ΔＶＧを１Ｖにすることができた。
オーバーフロー制御領域９は、図１０、図１３に示すように、フォトダイオード１と制御領域４の境界領域に１画素当たり２つの割合で形成され、フォトダイオード１で過剰に生成された電荷を制御領域４に排出するオーバーフロー動作を制御する。つまり、ＮＰＮ型の埋込フォトダイオード１、オーバーフロー制御領域９、制御領域４によって、横型オーバーフロードレイン構造で埋込型のフォトダイオードが形成されている。従って、制御領域４はオーバーフロードレインとしての機能も併せ持っている。
【００７５】
本実施形態の固体撮像素子は、上記画素をマトリクス状に配置したものである。行方向に配置された画素のＪＦＥＴ２のゲート領域と制御領域４は、１画素当たり２つの制御ゲート５を介して直列に接続されている。従って、図９からも分かるように、ある画素において、制御領域４と制御領域配線２４ａ〜２４ｃ（図１０，図１１の制御領域配線２４に対応）との接続が不完全となる解放モードの不良が発生しても、他の画素の制御領域４から上記画素のＪＦＥＴ２が制御可能である。
【００７６】
その他の構成は、図１〜図８に示す実施形態１の固体撮像素子と同一である。
従って、実施形態２の固体撮像素子は、実施形態１の固体撮像素子と同様に製造歩留まりが向上し、また、製造工程数を増加させずにオプティカルブラックを形成できる。
また、実施形態２の固体撮像素子は、制御領域４への接続が不完全となる解放モードの不良が発生してもＪＦＥＴ２が制御可能なため、製造歩留まりがさらに向上する。
【００７７】
また、ＪＦＥＴ２のゲート領域１５の両側に制御ゲート５が形成されているため、容量比ＣＧ（ＲＧ）／ＣＧ（total）が増加することに伴い、所望の行を選択することがより容易となる。
また、高濃度（低抵抗）のＮ型半導体基板１００を経由して、ＪＦＥＴ２のＮ型ドレイン領域１６にドレイン電圧ＶＤを供給することが可能なため、ドレイン電圧の画素毎の揺らぎが減少して、固定パターンノイズが減少する。
【００７８】
また、フォトダイオード１のＰ型電荷蓄積領域１２と、反対導電型のＮ型半導体基板１００を使用しているため、フォトダイオード１深部で発生した信号電荷（この場合は正孔）もフォトダイオード１に蓄積されるため、感度が向上する。
〔実施形態３〕
図１４は、本発明の実施形態３に係る固体撮像素子の構成を示す回路図である。
実施形態３の固体撮像素子は、各画素の増幅部にバイポーラトランジスタ５０を有している。また、実施形態１、２の固体撮像素子と同様に、制御領域４は各行毎に接続されて各行毎にパルス電圧にて駆動され、制御ゲート５はすべて共通に接続される。
【００７９】
図１５は、本実施形態に係る固体撮像素子の画素平面図であり、図１６はそのＸ５−Ｘ６線に沿った断面図、図１７はそのＹ９−Ｙ１０線に沿った断面図、図１８はそのＹ１１−Ｙ１２線に沿った断面図である。バイポーラトランジスタ５０はＮＰＮ型であり、Ｎ型エミッタ領域５２、Ｐ型ベース領域５３、及び，高濃度のＮ型半導体基板１００、Ｎ型半導体層１０１，Ｎ型半導体領域５４をコレクタ領域として構成されている。
【００８０】
図３に示した動作説明図（実施形態１の行選択動作）は、ＪＦＥＴ２をバイポーラトランジスタ５０に、ゲート容量ＣＧＳ，ＣＧＤ，ＣＧ（ＴＧ），ＣＧ（ＲＧ）をベース容量ＣＢＥ，ＣＢＣ，ＣＢ（ＴＧ），ＣＢ（ＲＧ）に、ゲート電圧ＶＧをベース電圧ＶＢに、ドレイン電圧ＶＤをコレクタ電圧ＶＣに置き換えることによって、本実施形態の固体撮像素子の行選択動作を同様に説明することができる。
【００８１】
制御ゲート５は、図１５、図１６に示すように、１画素当たり２つの割合で形成されている。従って、制御ゲート５をゲート電極とし、Ｐ型制御領域４をソースまたはドレイン領域の一方とし、更に、バイポーラトランジスタ５０のＰ型ベース領域５３をソースまたはドレイン領域の他方とするＰチャネルＭＯＳトランジスタが構成される。各制御ゲート５は、制御ゲート配線２１（図１４の制御ゲート配線２１ａ〜２１ｃに対応する）によって行方向に直列に接続され、行毎に駆動される。
【００８２】
上記ＰチャネルＭＯＳトランジスタのソース・ドレイン（即ち、制御領域４・バイポーラトランジスタ５０のベース領域５３）は、Ｐ型の半導体領域である。一方、バイポーラトランジスタ５０のエミッタ領域５２及びコレクタ領域５４は、これとは反対導電型である（Ｎ型の半導体領域）。また、バイポーラトランジスタ５０のベース領域５３は、上記ＰチャネルＭＯＳトランジスタのソース・ドレインと同一の導電型（Ｐ型半導体領域）である。このように、各半導体領域の導電型を選択すれば、制御ゲートをオフすることによりバイポーラトランジスタ５０のベース電圧がΔＶBだけ増大する。このため、前記した行選択の動作が可能となる。
【００８３】
また、バイポーラトランジスタ５０のＰ型ベース領域５３と、上記ＰチャネルＭＯＳトランジスタのソースまたはドレイン領域の他方は、同一半導体領域である。このようにすれば、不要な配線や拡散領域を削除することが可能である。このため、寄生容量が小さくなり出力信号が増大するばかりでなく、より微細化が可能となる。
【００８４】
その他の構成は、実施形態２の固体撮像素子と同一である。従って、実施形態３の固体撮像素子は、実施形態２の固体撮像素子と同様の特徴がある。
また、実施形態３の固体撮像素子は、増幅部にバイポーラトランジスタ５０を採用しているため、構造が簡単になり集積度が向上する。
【００８５】
【発明の効果】
以上説明したとおり、本発明による固体撮像素子では、各画素の制御領域が共通に接続されているため、制御領域を接続する配線が互いに短絡することによる過電流等の問題が解消し、製造歩留まりが向上するという効果がある。
また、本発明による固体撮像素子では、制御領域を接続する配線で画素全体を遮光することが可能なため、製造工程数を増加させずにオプティカルブラックを形成できるという効果もある。
【００８６】
また、本発明による固体撮像素子では、高濃度（低抵抗）の半導体基板を経由してドレイン電圧を供給することが可能なため、固定パターンノイズが減少するという効果もある。
また、本発明による固体撮像素子では、フォトダイオードと反対導電型の半導体基板を採用しているため、感度が向上するという効果もある。
【００８７】
また、本発明では容量結合を利用して行選択することが可能となり、駆動パルス（撮像素子への入力パルス）を減少させ、これに伴い固体撮像素子の垂直走査回路が簡略化されるという効果もある。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る固体撮像素子の構成を示す回路図である。
【図２】実施形態１に係る固体撮像素子の動作を説明するパルスタイミングチャートである。
【図３】実施形態１に係る固体撮像素子の行選択動作の説明図であり、（ａ）は画素の等価回路図、（ｂ）は制御ゲート５に与える電圧とＪＦＥＴ２のゲート電圧の変化を示す電位図である。
【図４】本発明の実施形態１による固体撮像素子の画素の概略構成を示す平面図である。
【図５】図４のＸ１−Ｘ２線に沿った断面図である。
【図６】図４のＹ１−Ｙ２線に沿った断面図である。
【図７】図４のＹ３−Ｙ４線に沿った断面図である。
【図８】実施形態１の固体撮像素子の撮像部を構成する画素とオプティカルブラック（光学的黒部）を構成する画素の境界領域を示す部分的な平面図である。
【図９】本発明の実施形態２に係る固体撮像素子の構成を示す回路図である。
【図１０】実施形態２に係る固体撮像素子の画素平面図である。
【図１１】図１０のＸ３−Ｘ４線に沿った断面図である。
【図１２】図１０のＹ５−Ｙ６線に沿った断面図である。
【図１３】図１０のＹ７−Ｙ８線に沿った断面図である。
【図１４】本発明の実施形態３に係る固体撮像素子の構成を示す回路図である。
【図１５】実施形態３に係る固体撮像素子の画素平面図である。
【図１６】図１５のＸ５−Ｘ６線に沿った断面図である。
【図１７】図１５のＹ９−Ｙ１０線に沿った断面図である。
【図１８】図１５のＹ１１−Ｙ１２線に沿った断面図である。
【図１９】従来の固体撮像素子の概略構成を示す回路図である。
【図２０】図１９に示す回路図のパルスタイミングチャートである。
【図２１】従来の固体撮像素子の画素の概略構成を示す平面図である。
【図２２】図２１のＸａ−Ｘｂ線に沿った断面図である。
【図２３】図２１のＹａ−Ｙｂ線に沿った断面図である。
【図２４】図２１のＹｃ−Ｙｄ線に沿った断面図である。
【符号の説明】
１ フォトダイオード
２ ＪＦＥＴ
３ 転送ゲート
４ 制御領域
５ 制御ゲート
７ 垂直走査回路
８ 水平走査回路
９ オーバーフロー制御領域
１０ Ｐ型半導体基板
１１ Ｎ型ウエル領域
１２ Ｐ型電荷蓄積領域
１３ 高濃度のＮ型半導体領域
１４ Ｎ型ソース領域
１５ Ｐ型ゲート領域
１６ Ｎ型ドレイン領域
１７ Ｎ型チャネル領域
２０，２０ａ〜２０ｃ 転送ゲート配線
２１，２１ａ〜２１ｃ 制御ゲート配線
２２，２２ａ〜２２ｄ 垂直信号線
２４，２４ａ〜２４ｃ 制御領域配線
２６ａ〜２６ｄ 定電流源
２７ 水平信号線
２８ 出力バッファアンプ
２９ａ〜２９ｄ 列バッファアンプ
３３ 絶縁膜
３５ 出力端子
５０ バイポーラトランジスタ
５２ Ｎ型エミッタ領域
５３ Ｐ型ベース領域
５４ Ｎ型半導体領域
１００ 高濃度のＮ型半導体基板
１０１ Ｎ型半導体層
Claims (5)
- 入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、
前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、
前記増幅部は、電界効果型トランジスタであり、そのゲートは、前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、
前記ＭＯＳ型トランジスタのソース及びドレインは、前記電界効果型トランジスタのソース及びドレインとは反対の導電型であり、
前記各制御領域は共通に電源に接続され、
前記制御ゲートは行毎にパルス電圧により駆動され、
前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記電界効果型トランジスタに一定の電圧が供給されて前記電界効果型トランジスタが非動作状態となり、
前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記電界効果型トランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記電界効果型トランジスタの容量結合により前記電界効果型トランジスタが動作状態となることを特徴とする固体撮像素子。 - 入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、
前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、
前記増幅部は接合型電界効果トランジスタであり、そのゲートは前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、
前記接合型電界効果トランジスタのゲートは、前記ＭＯＳ型トランジスタのソース及びドレインと同一の導電型であり、
前記各制御領域は共通に電源に接続され、
前記制御ゲートは行毎にパルス電圧により駆動され、
前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記接合型電界効果トランジスタに一定の電圧が供給されて前記接合型電界効果トランジスタが非動作状態となり、
前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記接合型電界効果トランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記接合型電界効果トランジスタの容量結合により前記接合型電界効果トランジスタが動作状態となることを特徴とする固体撮像素子。 - 前記接合型電界効果トランジスタのゲートと前記ＭＯＳ型トランジスタのソースまたはドレインの他方は、同一の半導体領域であることを特徴とする請求項２記載の固体撮像素子。
- 入射光に応じた信号を出力する増幅部と前記増幅部を制御する制御領域と前記増幅部と前記制御領域との電気的な接続状態を制御する制御ゲートを備えた画素を多数配列した固体撮像素子であって、
前記制御ゲートをゲート電極とし、且つ、前記制御領域をソースまたはドレインの一方とするＭＯＳ型トランジスタが構成され、
前記増幅部はバイポーラトランジスタであり、そのベースは前記ＭＯＳ型トランジスタのソースまたはドレインの他方と接続され、
前記バイポーラトランジスタのベースは、前記ＭＯＳ型トランジスタのソース及びドレインと同一の導電型であり、
前記各制御領域は共通に電源に接続され、
前記制御ゲートは行毎にパルス電圧により駆動され、
前記パルス電圧により前記制御ゲートが導通状態にされた行では、前記制御領域から前記バイポーラトランジスタに一定の電圧が供給されて前記バイポーラトランジスタが非動作状態となり、
前記パルス電圧により前記制御ゲートが遮断状態にされた行では、前記バイポーラトランジスタと前記制御領域が電気的に遮断されるとともに、前記制御ゲートと前記バイポーラトランジスタの容量結合により前記バイポーラトランジスタが動作状態となることを特徴とする固体撮像素子。 - 前記バイポーラトランジスタのベースと前記ＭＯＳ型トランジスタのソースまたはドレインの他方は、同一の半導体領域であることを特徴とする請求項４記載の固体撮像素子。
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