JP4586452B2 - 固体撮像装置 - Google Patents

Description

本発明は、単位画素内にＪＦＥＴ（接合型電界効果トランジスタ）を備えた固体撮像装置に関する。

従来、単位画素内に増幅素子を個別に備え、信号電荷を増幅素子で増幅（例えば電流増幅）してから出力するタイプの固体撮像装置が提案されている。
下記の特許文献１には、このような増幅素子として、ＪＦＥＴを単位画素内に備えた固体撮像装置が開示されている。

図８は、この固体撮像装置９９の画素構造を示す上面図である。
図９は、図８中に示すＹ１−Ｙ２の断面図である。
図１０は、図８中に示すＸ１−Ｘ２の断面図である。
これらの図において、固体撮像装置９９は、Ｎ型半導体基板１００を土台に形成される。このＮ型半導体基板１００の表面には、Ｎ型エピタキシャル層１０１が設けられる。このＮ型エピタキシャル層１０１の表面には、複数の単位画素が形成される。これらの単位画素は、受光素子９１、ＪＦＥＴ９２、およびリセットドレイン９４を備えて概略構成される。

この内、ＪＦＥＴ９２は、半導体面に平行して横向きに電流経路を形成するＮ型チャネル領域１７と、そのＮ型チャネル領域１７を挟むＰ型ゲート領域１５と、Ｎ型ソース領域１４と、Ｎ型ドレイン領域１６とによって構成される。（以下、本明細書では、このＪＦＥＴ９２のように、チャネル領域が半導体面に沿って主として横向きに形成されたＪＦＥＴを、横型ＪＦＥＴと呼ぶ。）

一方、リセットドレイン９４は、Ｐ型電荷排出領域１８と、遮光配線２４とを、接続線２３で接続することによって構成される。この接続線２３による接続経路は、図１０に示すようにコンタクトホール３０，３１の位置をずらすことによって、階段状にレイアウトされる。
また、ＪＦＥＴ９２とリセットドレイン９４との中間には、リセット電極２５が設けられる。このリセット電極２５の電圧制御により、Ｐ型ゲート領域１５内の不要電荷を、Ｐ型電荷排出領域１８に排出することができる。
特開平１１−８７６８０号公報（図１〜３）

図８に示した固体撮像装置９９の例では、ＪＦＥＴ９２およびリセットドレイン９４が、単位画素のほぼ半分の面積を占有する。そのため、受光素子９１の占有面積は、単位画素の残り半分程度の矩形範囲まで狭められる。その結果、固体撮像装置９９の受光効率が低下するという点で改善の余地があった。
そこで、本発明では、固体撮像装置において、受光素子の占有面積拡大に有効な単位画素の素子構造を提供することを目的とする。

《１》
本発明の固体撮像装置は、複数の単位画素を半導体基板に形成する。この単位画素は、入射光に応じて信号電荷を生成する受光素子と、この受光素子で生成された信号電荷を取り込み、信号電荷に応じた画素信号を出力するＪＦＥＴ（接合型電界効果トランジスタ）とを備える。
特に、このＪＦＥＴは、下記構成を備えた縦型ＪＦＥＴである。
（ａ）半導体基板の基板深さ方向に電流経路を配置したチャネル領域。
（ｂ）このチャネル領域を挟み込むように深さ方向に形成され、信号電荷を蓄積し、蓄積した信号電荷によってチャネル領域のチャネル幅を制御するゲート領域。

《２》
なお好ましくは、ＪＦＥＴのドレイン部は、チャネル領域の底に位置する。このドレイン部は半導体基板と同一の導電型であり、半導体基板と電気的に接触することにより基板電位が印加される。

《３》
また好ましくは、ＪＦＥＴに縦型構造を採用することにより、横型ＪＦＥＴよりも単位画素内における占有面積を縮小する。その縮小分によって単位画素内に隙間箇所を確保する。ＪＦＥＴに隣接する受光素子は、この隙間箇所に受光領域を拡張して形成される

《４》
なお好ましくは、この隙間箇所に受光領域を拡張することにより、受光領域を略十字形状または略Ｔ字形状とする。

《５》
また好ましくは、この隙間箇所を挟んでＪＦＥＴの反対側に、ゲート領域の電荷をリセットするリセットドレインを配置する。このリセットドレインの電荷排出線を基板垂直方向に配線することにより、電荷排出線を階段状に配線する場合よりも、単位画素内における占有面積を縮小する。このようにして、ＪＦＥＴおよびリセットドレイン双方の面積縮小によって、隙間箇所を拡大する。その結果、隙間箇所に延在する受光領域を更に拡げる。

（１）
本発明では、単位画素内に縦型ＪＦＥＴを配置する。すなわち、ＪＦＥＴのチャネル領域は、半導体基板の基板深さ方向に配置される。また、ＪＦＥＴのゲート領域は、このチャネル領域を挟み込むように、主として深さ方向に形成される。
この縦型ＪＦＥＴは、素子構造が基板深さ方向にレイアウトされるため、従来の横型ＪＦＥＴに比べて横の拡がりが小さくなり、占有面積を縮小できる。
例えば、このＪＦＥＴの面積縮小分で、受光素子の受光領域を拡大することにより、固体撮像装置の受光効率向上（例えば感度向上）を実現することができる。
また例えば、このＪＦＥＴの面積縮小分だけ単位画素を面積縮小することにより、固体撮像装置の受光効率（例えば感度）を維持したまま、固体撮像装置の画素数を増やすことが可能になる。

（２）
ところで、従来の横型ＪＦＥＴでは、横向きに延びるチャネル領域の端にドレイン領域（図９中のＮ型ドレイン領域１６）を設けている。そのため、横型ＪＦＥＴのドレイン領域も横に拡がることになり、この点からも横型ＪＦＥＴの占有面積は大きくなった。
そこで、本発明では、縦型ＪＦＥＴのドレイン部を、チャネル領域の底に位置させることが好ましい。この場合、チャネル領域の底に、ドレイン部の全部または一部を収めることが可能になり、縦型ＪＦＥＴの占有面積を更に縮小できる。
さらに、このドレイン部は基板の深奥部に位置するため、ドレイン部を半導体基板と一体化させることが容易である。そこで、本発明では、半導体基板からドレイン部に基板電位を印加することが好ましい。この場合、基板表面側からドレイン部に電圧供給する配線構造などを省くことが可能になり、単位画素内における縦型ＪＦＥＴの占有面積を更に縮小することができる。

（３）
上述したように、縦型ＪＦＥＴは、従来の横型ＪＦＥＴよりも単位画素内における占有面積を縮小することが可能になる。そこで、本発明では、この縮小分によって単位画素内に隙間箇所を確保し、受光素子の受光領域を拡張することが好ましい。この場合、固体撮像装置の受光効率を高めることが可能になる。

（４）
なお、本発明では、受光領域を拡張して略十字形状または略Ｔ字形状にすることが好ましい。この場合、受光領域の縦横比を等方に近づけることが可能になる。その結果、オンチップマイクロレンズの集光効率が改善され、撮像エリア周辺におけるシェーディングを抑制できる。

（５）
また、本発明では、リセットドレインの電荷排出線を基板垂直方向に配線することにより、リセットドレインの占有面積を縮小することが好ましい。この場合、縦型ＪＦＥＴとリセットドレインの中間に隙間箇所を大きく確保できる。その結果、その隙間箇所に延在する受光領域を更に拡げ、固体撮像装置の受光効率を一段と高めることができる。

《第１実施形態》
図１は、第１実施形態における固体撮像装置４１の画素構造を示す上面図である。
図２は、図１中に示すＹ１−Ｙ２箇所の断面図である。
図３は、図１中に示すＸ１−Ｘ２箇所の断面図である。
これら図において、固体撮像装置４１は、高濃度のＮ型半導体基板１００を土台に形成される。このＮ型半導体基板１００の受光面側には、低濃度のＮ型エピタキシャル層１０１が設けられる。このＮ型エピタキシャル層１０１の表面は、複数の単位画素に区分される。これらの単位画素の１つ１つは、縦型ＪＦＥＴ４２、受光素子１、およびリセットドレイン４から概略構成される。

まず、縦型ＪＦＥＴ４２は、下記の素子構造を有する。
（ａ）Ｎ型ソース領域５４・・Ｎ型エピタキシャル層１０１の表面側に形成される。
（ｂ）Ｎ型チャネル領域５７・・Ｎ型ソース領域５４の底から基板深さ方向に形成される。このＮ型チャネル領域５７の長さは、例えば３μｍ以上に設定することが好ましい。
（ｃ）Ｐ型ゲート領域５５・・Ｎ型チャネル領域５７の周囲を対称に取り囲むように形成される。
（ｄ）Ｎ型ドレイン領域５６・・Ｎ型チャネル領域５７の底に位置する。なお、単位画素の境界域にＮ型ドレイン領域５６を延在させることにより、Ｎ型ドレイン領域５６を単位画素の分離領域に兼用してもよい。

一方、受光素子１は、Ｎ型エピタキシャル層１０１および埋込Ｐ型領域１２のＰＮ接合と、受光素子１の表面空乏化を阻止する表面Ｎ型層１３とによって構成される。
また、リセットドレイン４は、Ｐ型電荷排出領域１８と、遮光配線２４とを、接続線２３で接続することによって構成される。

その他、固体撮像装置４１には、転送電極３、垂直信号線２２、およびリセット電極５などが設けられる。
この転送電極３は、絶縁膜を介して、埋込Ｐ型領域１２とＰ型ゲート領域５５との間に電位を印加する。この転送電極３の電位制御により、埋込Ｐ型領域１２からＰ型ゲート領域５５へ信号電荷が転送される。
転送された信号電荷は、Ｐ型ゲート領域５５において蓄積される。この信号電荷の蓄積量に応じて、Ｎ型チャネル領域５７内のチャネル幅が変化する。

一方、Ｎ型ソース領域５４は、垂直信号線２２を介して、不図示の定電流源に接続される。また、Ｎ型ドレイン領域５６には、定電位が印加される。その結果、縦型ＪＦＥＴ４２は、一種のソースホロワ回路として作用し、信号電荷の蓄積量に応じた画素信号を垂直信号線２２に出力する。

また、リセット電極５は、絶縁膜を介して、Ｐ型ゲート領域５５とＰ型電荷排出領域１８との間に電位を印加する。このリセット電極５の電位制御により、Ｐ型ゲート領域５５の不要電荷を、Ｐ型電荷排出領域１８に排出することができる。
さらに、固体撮像装置４１には、オーバーフロー制御領域１ａが設けられ、受光素子１から溢れた過剰電荷を、リセットドレイン４へ排出する。

［発明との対応関係］
以下、発明と第１実施形態との対応関係について説明する。なお、ここでの対応関係は、参考のために一解釈を例示するものであり、本発明を徒らに限定するものではない。
請求項記載の受光素子は、受光素子１に対応する。
請求項記載の縦型ＪＦＥＴは、縦型ＪＦＥＴ４２に対応する。
請求項記載のチャネル領域は、Ｎ型チャネル領域５７に対応する。
請求項記載のゲート領域は、Ｐ型ゲート領域５５に対応する。

［縦型ＪＦＥＴ４２の製造方法］
次に、縦型ＪＦＥＴ４２の製造方法を説明する。なお、ここでは説明を簡明にするため、公知のフォトリソ工程などは説明から省略する。
図４［Ａ］〜［Ｃ］は、縦型ＪＦＥＴ４２の製造工程の一例を示す図である。

まず、この図４［Ａ］に示すように、高濃度のＮ型半導体基板１００の表面に、低濃度のＮ型エピタキシャル層１０１を３〜１０μｍ程度の厚さでエピタキシャル成長させる。このＮ型エピタキシャル層１０１に対して、リンなどを３μｍ以上の深さまでイオン注入することにより、Ｎ型ドレイン領域５６を形成する。

続いて、図４［Ｂ］に示すように、ボロンなどをイオン注入することにより、Ｐ型ゲート領域５５および埋込Ｐ型領域１２を形成する。このとき、Ｐ型ゲート領域５５の中央部分をマスクで覆うことにより、Ｐ型ゲート領域５５の中央部分にＮ型領域を残し、Ｎ型チャネル領域５７とする。なお、この中心箇所に改めてＮ型不純物をイオン注入することにより、Ｎ型チャネル領域５７を確実に形成してもよい。

さらに、図４［Ｃ］に示すように、ヒ素などをイオン注入することにより、Ｎ型ソース領域５４および表面Ｎ型層１３を形成する。
続いて、図２に示すように、リセット電極５および垂直信号線２２などの配線構造を形成することにより、縦型ＪＦＥＴ４２が完成する。

［第１実施形態の効果など］
第１実施形態では、縦型ＪＦＥＴ４２を単位画素内に設ける。この縦型ＪＦＥＴ４２では、Ｎ型ソース領域５４、Ｎ型チャネル領域５７、およびＮ型ドレイン領域５６を基板深さ方向に配置するため、従来の横型ＪＦＥＴよりも横の拡がりが小さく、占有面積を縮小できる。例えば、縦型ＪＦＥＴ４２の占有面積（図２，図３に示すａ×ｂ）を、垂直信号線２２のコンタクトホールの面積（図２，図３に示すｃ×ｄ）近くまで縮小することが可能になる。

第１実施形態では、図２に示す長さａの縮小分だけ、受光素子１の受光領域の短辺側を拡幅する（図１参照）。その結果、固体撮像装置４１の受光効率（例えば感度）を高めることが可能になる。

更に、第１実施形態では、Ｎ型チャネル領域５７に対して軸対称にＰ型ゲート領域５５を設ける。その結果、Ｎ型チャネル領域５７にはほぼ対称な電界が作用し、ほぼ軸対称なチャネル（電流経路）を形成することができる。

このチャネルの断面は、Ｐ型ゲート領域５５内の信号電荷の量に応じて、ほぼ軸対称性に拡大縮小する。したがって、チャネル断面が局地的に狭くなってピンチオフするといった不具合が殆どなくなり、ピンチオフ余裕を拡げることができる。その結果、ピンチオフ電圧のバラツキが小さくなり、ピンチオフ余裕が極端に狭いために生じる欠陥画素の数を低減することができる。

さらに、チャネルの断面がほぼ軸対称に拡大縮小することから、ドレイン電圧−電流特性などによる信号歪みが小さくなり、（例えばソースホロワの帰還ゲインを小さくしても）歪みの少ない良質な画素信号を得ることができる。
次に、別の実施形態について説明する。

《第２実施形態》
図５は、第２実施形態における固体撮像装置７１の画素構造を示す上面図である。
図６は、図５中に示すＸ１−Ｘ２箇所の断面図である。
固体撮像装置７１の単位画素は、縦型ＪＦＥＴ４２、受光素子１、およびリセットドレイン７４を備える。
このリセットドレイン７４は、Ｐ型電荷排出領域８８と、遮光配線９４とを、接続線８３で接続することによって構成される。このとき、接続線８３のコンタクトホール８３ａと、遮光配線９４のコンタクトホール９４ａとの位置を縦に揃える。その結果、Ｐ型電荷排出領域８８の電荷排出線は、基板垂直方向にほぼ一直線となる。したがって、従来の階段状接続（図１０参照）に比べて配線スペースの無駄が少なくなり、リセットドレイン７４の占有面積を縮小することができる。

一方、縦型ＪＦＥＴ４２については、第１実施形態と同様の縦型構造にすることにより、占有面積を縮小する。
さらに、縦型ＪＦＥＴ４２およびリセットドレイン７４との中間には、リセット電極（図１０に示すリセット電極２５）を形成しない。代わりに、単位画素の境界域にリセット電極７５が設けられる。このリセット電極７５の電位制御により、Ｐ型ゲート領域５５内の不要電荷は、単位画素の境界域を超えて、隣接画素のＰ型電荷排出領域８８に排出される。

上述した構成により、縦型ＪＦＥＴ４２とリセットドレイン７４との中間には、図６に示すような大きな隙間箇所を無理なく確保することができる。
この隙間箇所をなるべく基板表面に露出させるように、遮光配線９４、リセット電極７５、および転送電極７３に、図５に示すような凹状部分を設ける。受光素子１の受光領域は、この凹状部分まで拡張してレイアウトできる。

このとき、図５［Ａ］に示すように、受光領域の両方の側辺を拡張することにより、十字型の受光領域を得ることができる。
また、図５［Ｂ］に示すように，受光領域の片側の側辺のみを拡張することにより、Ｔ字型の受光領域を得ることができる。

［発明との対応関係］
以下、発明と第２実施形態との対応関係について説明する。なお、ここでの対応関係は、参考のために一解釈を例示するものであり、本発明を徒らに限定するものではない。
請求項記載の受光素子は、受光素子１に対応する。
請求項記載の縦型ＪＦＥＴは、縦型ＪＦＥＴ４２に対応する。
請求項記載のチャネル領域は、Ｎ型チャネル領域５７に対応する。
請求項記載のゲート領域は、Ｐ型ゲート領域５５に対応する。
請求項記載のリセットドレインは、リセットドレイン７４に対応する。
請求項記載の電荷排出線は、接続線８３および遮光配線９４に対応する。

［第２実施形態の効果など］
以上説明した構成により、第２実施形態においても、第１実施形態と同一の効果を得ることができる。

さらに、第２実施形態では、縦型ＪＦＥＴ４２およびリセットドレイン７４の双方を、それぞれコンタクトホール１個分の面積まで最小化する。したがって、単位画素内において、最大限まで受光領域を拡大できる。これにより、現行の固体撮像装置はもとより、今後、高画素化、画素縮小が進んでも、本発明による方法を用いることによって、高い受光効率を維持しつつ、固体撮像装置に画質向上をもたらすことができる。

また、第２実施形態では、受光領域を十字型またはＴ字型に拡大する。その結果、受光領域の縦横比を等方に近づけることができる。この場合、不図示のオンチップマイクロレンズの集光効率が向上し、撮像エリア周辺におけるシェーディングを抑制できる。
次に、別の実施形態について説明する。

《第３実施形態》
図７は、第３実施形態における固体撮像装置の画素断面図である。
第３実施形態の構成上の特徴は、縦型ＪＦＥＴ４２のＮ型ドレイン領域５６が、高濃度のＮ型半導体基板１００まで到達している点である。なお、その他の構成については、第１実施形態または第２実施形態と同一のため、重複説明を省略する。

このような構成は、例えば、Ｎ型ドレイン領域５６のイオン注入深さをコントロールすることにより実現できる。また例えば、Ｎ型エピタキシャル層１０１を若干薄く形成することによっても実現できる。

このＮ型ドレイン領域５６は、高濃度のＮ型半導体基板１００と電気的に接触することにより、Ｎ型半導体基板１００の基板電位が印加される。その結果、基板表面側からＮ型ドレイン領域５６に電圧供給する配線を省くことが可能になり、単位画素内における縦型ＪＦＥＴ４２の占有面積を更に縮小することができる。

《実施形態の補足事項》
なお、上述した実施形態では、縦型ＪＦＥＴの面積縮小分を用いて受光領域を拡大し、固体撮像装置の受光効率の向上を達成している。しかしながら、本発明はこれに限定されるものではない。例えば、縦型ＪＦＥＴ４２の面積縮小分を用いて単位画素を縮小することにより、固体撮像装置の受光効率を維持したまま、高画素化を達成してもよい。

また、上述した第３実施形態では、縦型ＪＦＥＴ４２のＮ型ドレイン領域５６に基板電位を印加する場合について説明した。しかしながら、本発明はこれに限定されるものではない。例えば、基板裏面側からの配線によりＮ型ドレイン領域５６に電位を印加してもよい。また、撮影エリア外の周辺回路から、Ｎ型ドレイン領域５６に電位を印加してもよい。また、Ｎ型チャネル領域５７の片端（ドレイン）をＮ型半導体基板１００と直に接触させてもよい。この場合、図７に示すＮ型ドレイン領域５６の形成工程を省略することができる。

なお、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも容易である。

また、上述した実施形態で上げた素子構造のサイズは特定の画素サイズの場合についての例示であり、画素サイズやデザインルールに応じてそのサイズも拡大・縮小することが好ましい。

なお、上述した実施形態では、純粋に縦型チャネル領域のみで構成する場合について説明した。しかしながら、本発明はこれに限定されるものではない。例えば、主たる縦型チャネル領域の一部を屈曲するなどして、占有面積拡大が実質的に問題とならない範囲で、部分的に横型チャネル領域を設けるなどしても勿論かまわない。

さらに、本発明は、その精神またはその主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上述した実施形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。

以上説明したように、本発明は、固体撮像装置などに利用可能な技術である。

第１実施形態における固体撮像装置４１の画素構造を示す上面図である。 図１中に示すＹ１−Ｙ２箇所の断面図である。 図１中に示すＸ１−Ｘ２箇所の断面図である。 縦型ＪＦＥＴ４２の製造工程の一例を示す図である。 第２実施形態における固体撮像装置７１の画素構造を示す上面図である。 図５中に示すＸ１−Ｘ２箇所の断面図である。 第３実施形態における固体撮像装置の画素断面図である。 従来の固体撮像装置の画素構造を示す上面図である。 従来の固体撮像装置の画素断面図である。 従来の固体撮像装置の画素断面図である。

符号の説明

１ 受光素子
３ 転送電極
５ リセット電極
１２ 埋込Ｐ型領域
１３ 表面Ｎ型層
１８ Ｐ型電荷排出領域
２２ 垂直信号線
２３ 電荷排出線
２４ 遮光配線
２５ リセット電極
３０ コンタクトホール
３１ コンタクトホール
４１ 固体撮像装置
４２ 縦型ＪＦＥＴ
４２ 縦型ＪＦＥＴ
５４ Ｎ型ソース領域
５５ Ｐ型ゲート領域
５６ Ｎ型ドレイン領域
５７ Ｎ型チャネル領域
７１ 固体撮像装置
７４ リセットドレイン
７５ リセット電極
８３ 接続線
８８ Ｐ型電荷排出領域
９４ 遮光配線
９９ 固体撮像装置
１００ Ｎ型半導体基板
１０１ Ｎ型エピタキシャル層

Claims (4)

1. 入射光に応じて信号電荷を生成する受光素子と、
   前記受光素子で生成された前記信号電荷を取り込み、前記信号電荷に応じた画素信号を出力するＪＦＥＴ（接合型電界効果トランジスタ）と
   を有する単位画素を半導体基板に複数形成した固体撮像装置であって、
   前記半導体基板上に設けられ、前記半導体基板と同一導電型のエピタキシャル層と、
   前記受光素子と前記ＪＦＥＴとの間に設けられ、前記受光素子から前記ＪＦＥＴに前記信号電荷を転送する転送電極と、
   前記ＪＦＥＴに蓄積された前記信号電荷を排出するリセットドレインと、
   前記リセットドレインと前記ＪＦＥＴとの間に設けられ、前記ＪＦＥＴから前記リセットドレインに前記信号電荷を転送するリセット電極とを有し、
   前記ＪＦＥＴは、
   前記エピタキシャル層の表面側に設けられたソース部と、
   前記ソース部の底から前記半導体基板に向かう前記エピタキシャル層に設けられ、前記半導体基板の基板深さ方向に電流経路を配置したチャネル領域と、
   前記エピタキシャル層に設けられ、前記チャネル領域を挟み込むように前記基板深さ方向に形成され、前記受光素子から転送された前記信号電荷を蓄積し、蓄積した前記信号電荷によって前記チャネル領域のチャネル幅を制御するゲート領域と、
   前記チャネル領域の底における前記エピタキシャル層に設けられたドレイン部と
   を有する縦型ＪＦＥＴである
   ことを特徴とする固体撮像装置。
2. 請求項１に記載の固体撮像装置において、
   前記ドレイン部は、前記半導体基板と電気的に接触して基板電位が印加される
   ことを特徴とする固体撮像装置。
3. 請求項１または請求項２に記載の固体撮像装置において、
   前記リセット電極は、互いに隣接する前記単位画素の一方の単位画素の前記ＪＦＥＴの前記ゲート領域と他方の単位画素の前記リセットドレインとの間に配置され、前記一方の単位画素の前記ＪＥＦＴの前記ゲート領域から前記他方の単位画素の前記リセットドレインに前記信号電荷を転送し、
   前記受光素子の受光領域は、略十字形状または略Ｔ字形状をなす
   ことを特徴とする固体撮像装置。
4. 請求項３に記載の固体撮像装置において、
   前記リセットドレインは、電荷排出領域と、遮光配線と、前記電荷排出領域および前記遮光配線間を接続する接続線とで構成され、
   前記接続線は、前記半導体基板の垂直方向にほぼ一直線とされる
   ことを特徴とする固体撮像装置。

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