WO2006046385A1 - 固体撮像素子 - Google Patents

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WO2006046385A1
WO2006046385A1 PCT/JP2005/018151 JP2005018151W WO2006046385A1 WO 2006046385 A1 WO2006046385 A1 WO 2006046385A1 JP 2005018151 W JP2005018151 W JP 2005018151W WO 2006046385 A1 WO2006046385 A1 WO 2006046385A1
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solid
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imaging device
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PCT/JP2005/018151
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Atsushi Kamashita
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Nikon Corporation
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    • H01L27/148—Charge coupled imagers
    • H01L27/14806—Structural or functional details thereof

Definitions

  • the present invention relates to a technique for improving an SZN ratio by reducing dark current in a solid-state imaging device.
  • Solid-state imaging devices are classified into several types.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal-Oxide Semiconductor
  • a CCD solid-state image sensor converts light into electric charge with a photodiode, and transfers the electric charge in a bucket relay system at a transfer section that is arranged horizontally.
  • the CMOS solid-state image sensor does not transfer charge, but immediately changes the voltage to read.
  • the CMOS type is also called an amplification type because it amplifies during voltage conversion, and is superior to the CCD type in terms of low power consumption!
  • Such an amplification type solid-state imaging device guides the signal charges accumulated in the light receiving portion of each pixel to the control electrode of the amplifying transistor formed in each pixel, and sends the amplified pixel signal to the main electrode Is configured to output from.
  • a transistor using a MOS transistor is known, and is described in Patent Document 1, Patent Document 2, and the like.
  • An amplification type solid-state imaging device using a junction field effect transistor (hereinafter abbreviated as an amplification transistor is also known and described in Patent Document 3 and the like.
  • an impurity diffusion region which is a main part of a pixel, or a shallow trench (for example, electrically separating pixels) is formed in an epitaxial layer or a hole on a semiconductor substrate.
  • Patent Document 4 Since such a manufacturing process involves cleaning, etching, etc., some metal impurities are mixed in the wafer.
  • the metal impurities here are different from the intentionally introduced N-type or P-type impurities, such as metals in the material gas for epitaxial growth, metals used in process equipment (gas piping, etc.), etc. Is mentioned.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-17677
  • Patent Document 2 Japanese Patent Laid-Open No. 11-195776
  • Patent Document 3 Japanese Patent Laid-Open No. 2000-77642
  • Patent Document 4 Japanese Patent Laid-Open No. 11-102960
  • Patent Document 5 Japanese Patent Application Laid-Open No. 2004-31677
  • Patent Document 5 Although the invention of Patent Document 5 has excellent operational effects as described above, it is desirable that the dark current be as small as possible.
  • the amplifying solid-state imaging device that uses a JFET or MOS transistor as an amplifying transistor as described above is superior in that it can be integrated on-chip with peripheral circuits that match the CMOS process, and there is a demand for reducing dark current. Is particularly strong o
  • An object of the present invention is to form a gettering region in a solid-state image sensor, thereby It is possible to reduce the size, especially in the amplification type solid-state imaging device, to reduce the dark current and improve the SZN ratio.
  • the average impurity concentration of boron or the like in the gettering region be 1 ⁇ 10 2 ° [cm ” 3 ] or more in order to reduce dark current (paragraph [0013]
  • the gettering capability will be insufficient if the volume (area X thickness) of the gettering region is not sufficiently large.
  • the inventor has focused his attention.
  • a predetermined number or more of metal impurities per unit area viewed in the thickness direction of the wafer are mixed in the element formation surface side in the wafer due to the manufacturing process.
  • the number of acceptor-type impurity atoms in proportion to the number of metal impurity atoms is considered necessary. Therefore, even if a gettering region in which an acceptor type impurity is diffused at a high concentration satisfying the above conditions is formed, if the volume of the gettering region is not sufficiently large, a sufficient number of ions to capture all metal impurities is obtained. There is no acceptor-type impurity atom.
  • the SZN ratio is determined by the ratio between the number of signal charges and the number of noise charges. As the dark current value increases, the number of noise charges also increases. Here, both the number of signal charges and the dark current value increase as the pixel area increases. This is because the number of signal charges is substantially proportional to the area of the photodiode, and the dark current value is the number of metal impurities per unit pixel, that is, the force that increases as the pixel area increases. Therefore, in order to improve the S / N ratio, the number of gettering type impurity atoms in proportion to the pixel area may be included in each pixel to reduce the ratio of the dark current value to the pixel area.
  • the main factor for improving the S / N ratio by reducing dark current is that the number of acceptor-type impurity atoms contained in each pixel per unit area is rather than the acceptor-type impurity concentration in the gettering region.
  • the inventor has figured out.
  • depth is defined as the length in the thickness direction of the semiconductor substrate, and “area” is considered as a plane in a direction perpendicular to the depth. That is, when expressed as “per unit area”, the unit area as viewed in the thickness direction of the semiconductor substrate is considered. Therefore, the volume V [ ⁇ m 3 ] is given by the product of area A [ ⁇ m 2 ] and depth D [m], and the acceptor-type impurity concentration in the region RE is C [m 3 ], the region RE “The number of acceptor-type impurity atoms per unit area is C [ ⁇ m” 3 ] XD [m].
  • the present inventor conducted the following experiment in order to investigate how much the number of acceptor-type impurity atoms per unit area should be increased to reduce the dark current.
  • a plurality of amplification type solid-state imaging devices each having a gettering region formed for each pixel were prepared. These amplifying solid-state imaging devices have the same structure except for the number of acceptor-type impurity atoms (boron in this example) in the gettering region. And the dark current value of these amplification type solid-state image sensors was measured on the same conditions.
  • FIG. 1 is a graph showing the experimental results.
  • the horizontal axis represents the value obtained by multiplying the “number of acceptor-type impurity atoms per 1 ⁇ m square in the gettering region” by the “area ratio of the gettering region in the unit pixel”. Accordingly, the horizontal axis corresponds to the number of acceptor-type impurity atoms per unit area averaged over the entire pixel region.
  • the vertical axis is the dark current value and is an arbitrary unit. As shown in FIG, Akuseputa type number impurity atoms in the near-side of the 3 10 6 111-2], which appeared inflection point reduction curve of the dark current value. And even if the number of acceptor-type impurity atoms is increased from 5 ⁇ 10 6 m 2 ], the dark current value is not greatly reduced.
  • the number of acceptor-type impurity atoms per unit area is 3 X More preferably mu m 2] or more der Rukoto is desirable instrument may If it is 4 X 10 6 [m 2] or more. More preferably, in consideration of slight variations in the impurity concentration due to the manufacturing process, it should be manufactured to be 5 X 10 6 [m " 2 ] or more.
  • the high-concentration P-type region formed for element isolation Alternatively, if a P-type region to which a constant voltage is applied in the pixel is formed with the above impurity concentration, The present inventor noticed that these regions also serve as a gettering function. In this case, the dark current can be reliably reduced without increasing the pixel area.
  • the present invention is based on the epoch-making technical idea as described above, and is configured as follows.
  • a plurality of pixels each including a photoelectric conversion unit that converts incident light into an electric signal and a discharge unit that outputs the electric signal converted by the photoelectric conversion unit are formed on a silicon substrate.
  • Solid-state imaging device Solid-state imaging device.
  • the invention of this claim is characterized by the following points. First, in the semiconductor element region formed on the surface of the silicon substrate, gettering regions are formed for the respective pixels. Second, the product of the area ratio occupied by a gettering region in one pixel (an anonymous number of 0 to 1) and the number of acceptor-type impurity atoms contained in the gettering region per unit area is 3 ⁇ 10 6 [ / ⁇ ⁇ 2 ] or more.
  • the invention of claim 2 is the solid-state imaging device according to claim 1, wherein the discharge unit includes a charge detection region to which the charge accumulated in the photoelectric conversion unit is transferred, and the charge It is characterized by comprising an amplification unit that outputs a pixel signal corresponding to the amount of charge in the detection region.
  • the invention according to claim 3 is the solid-state imaging device according to any one of claims 1 and 2, wherein “the area ratio occupied by the gettering region in one pixel and the acceptor-type impurity included in the gettering region per unit area”. The product force with the number of atoms is 4 X 10 6 [m 2 ] or more.
  • the invention of claim 4 is a solid-state imaging device in which a plurality of pixels each including a photoelectric conversion unit, an amplification unit, and an insulating element isolation region are formed on a silicon substrate.
  • the photoelectric conversion unit generates and accumulates an amount of charge corresponding to incident light.
  • the amplifying unit includes a charge detection region to which charges accumulated in the photoelectric conversion unit are transferred, and outputs a pixel signal corresponding to the amount of charge in the charge detection region.
  • the invention of this claim is characterized in that a P-type impurity diffusion region for gettering adjacent to the photoelectric conversion portions of both pixels is formed as an active region at the boundary between adjacent pixels.
  • the invention of claim 5 is the solid-state image pickup device according to claim 4, wherein "the ratio of the area occupied by the P-type impurity diffusion region in one pixel and the acceptor included in the P-type impurity diffusion region per unit area".
  • the product force with the number of type impurity atoms is 3 ⁇ 10 6 [ ⁇ m 2 ] or more ”.
  • the invention according to claim 6 is the solid-state imaging device according to claim 4, wherein the ratio of the area occupied by the P-type impurity diffusion region in one pixel and the acceptor-type impurity atoms included in the unit area by the P-type impurity diffusion region.
  • Product with number is 4 X 10 6 [m 2 ] or more ”.
  • the invention of claim 7 is characterized in the following points in the solid-state imaging device of any one of claims 4 to 6.
  • the photoelectric conversion unit is a photodiode having an N-type charge storage region.
  • the amplifying unit is composed of an N-channel MOS transistor and a charge detection region, and the charge detection region is a floating diffusion region connected to the gate of the MOS transistor.
  • the invention of claim 8 is a solid-state imaging device in which a plurality of pixels each including a photoelectric conversion unit, a JFET, and a reset unit are formed on a silicon substrate.
  • the photoelectric conversion unit generates and accumulates an amount of charge corresponding to incident light.
  • the JFET has a gate to which the charge accumulated in the photoelectric conversion unit is transferred, and outputs a pixel signal corresponding to the amount of charge in the gate from the source.
  • the reset unit has a reset region to which a predetermined voltage is applied and electrically connects the reset region to the gate of the JFET to reset the gate voltage of the JFET to the predetermined voltage.
  • the product of the area ratio occupied in one pixel and the number of acceptor-type impurity atoms included in the reset area per unit area is 3 ⁇ 10 6 [m 2 ] or more. It is characterized by that.
  • the invention of claim 9 is a solid-state imaging device in which a plurality of pixels each including a photoelectric conversion unit and an amplification unit are formed on a silicon substrate.
  • the photoelectric conversion unit generates and accumulates an amount of charge corresponding to incident light.
  • the amplifying unit includes a charge detection region to which charges accumulated in the photoelectric conversion unit are transferred, and outputs a pixel signal corresponding to the amount of charge in the charge detection region.
  • the invention of this claim is characterized in that “each pixel includes 3 ⁇ 10 6 [m 2 ] or more of acceptor-type impurity atoms per unit area”.
  • the region included in the “pixel” in this claim is only the region on the element formation surface side of the silicon substrate. Therefore, when a pixel is formed on an epitaxial layer or a well layer on a silicon substrate, the thickness of the epitaxial layer or the well layer is defined as the pixel depth.
  • the acceptor-type impurity diffused for gettering is preferably boron.
  • the gettering region is formed as a P-type impurity diffusion region in silicon. Therefore, get
  • the upper limit of the number of acceptor-type impurity atoms per unit area in the trench region is the upper limit at which the gettering region can be electrically P-type, and is represented by the following equation, for example.
  • the upper limit of the acceptor-type impurity concentration when forming the P-type region in the silicon substrate is 1 X 10 21 [cm- 3 ].
  • a gettering region is formed for each pixel on the surface of the silicon substrate.
  • the product of the area ratio occupied by the gettering region in one pixel and the number of acceptor-type impurity atoms in the unit area in the gettering region is 3 ⁇ 10 6 [/ zm 2 ] or more. This value corresponds to the inflection point of the dark current decreasing curve in FIG. Therefore, the dark current can be reliably reduced.
  • a P-type impurity diffusion region for gettering adjacent to both photoelectric conversion portions is formed at the boundary between adjacent pixels. It is possible to reliably getter metal impurities present in and near the portion.
  • This P-type impurity diffusion region is formed in the active region, and there is no thick insulating layer above it! Therefore, by ion implantation with the same acceleration energy as when forming a normal impurity diffusion region, Easy to form.
  • the signal charge accumulated in the photoelectric conversion unit is an electron and the amplification unit is formed as an N-channel MOS transistor.
  • the P-type impurity diffusion region having a conductivity type opposite to that of the signal charge can also be used as an inter-element isolation function, and has a gettering effect without increasing the pixel area and decreasing the aperture ratio. can get.
  • each pixel has a photoelectric conversion unit, a JFET, and a reset region to which a predetermined voltage is applied for resetting the gate voltage of the JFET.
  • the product of the area ratio occupied by the reset region in one pixel and the number of acceptor-type impurity atoms contained in the reset region per unit area is 3 ⁇ 10 6 [/ ⁇ ⁇ 2 ] or more.
  • the reset region also functions as a force gettering function, which is a constant voltage region for resetting the gate voltage of the JFET, and dark current can be reduced as described above.
  • FIG. 1 is a graph of experimental results showing the relationship between the number of acceptor-type impurity atoms per unit area on the surface of a silicon substrate and the dark current value in an amplification type solid-state imaging device.
  • FIG. 2 is an equivalent circuit diagram of the amplification type solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic plan view of a pixel in the amplification type solid-state imaging device of the first embodiment.
  • FIG. 4 is a schematic cross-sectional view taken along the line XI-X2 in FIG.
  • FIG. 5 is a schematic plan view of two pixels showing another example of the planar arrangement of gettering regions in the first embodiment.
  • FIG. 6 is a schematic plan view of four elements showing another example of the planar arrangement of gettering regions in the first embodiment.
  • FIG. 7 (a) is a schematic plan view of two pixels showing another example of a planar arrangement of gettering regions in the first embodiment, and (b) is an X3 of (a). — A cross-sectional schematic view taken along X4.
  • FIG. 8 is an equivalent circuit diagram of an amplification type solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 9 is a schematic plan view of pixels in an amplification type solid-state imaging device according to a second embodiment.
  • FIG. 10 is a schematic cross-sectional view between Y1 and Y2 in FIG.
  • FIG. 11 is a schematic cross-sectional view taken along the line X5-X6 in FIG.
  • FIG. 2 is an equivalent circuit diagram of the amplification type solid-state imaging device according to the first embodiment.
  • the symbol that starts with ⁇ indicates the drive voltage
  • GND in the figure indicates the ground wire.
  • 1, m, n, etc. are added to indicate the arranged pixel rows or pixel columns, but are omitted as appropriate when it is not necessary to distinguish between rows and columns. This will be explained. The above notation is the same for the second embodiment described later.
  • the circuit configuration will be described first, the main features of the first embodiment are the arrangement of gettering regions, which will be described later, and the number of acceptor-type impurity atoms in the gettering region.
  • the amplifying solid-state imaging device 2 drives a large number of pixels PXL1—l to PXLm—n (hereinafter abbreviated as pixels) having m rows and n columns, and drives each pixel for each row.
  • Vertical scanning circuit 4 Vertical signal line VSL, B sound signal output line 8, notch amplifier 10, dark signal output terminal VDout, optical signal output line 12, buffer amplifier 14 and optical signal connected to each pixel for each column
  • a signal output terminal VSout and a horizontal scanning circuit 16 are provided.
  • the pixel described in the present invention means a minimum repeating unit necessary for obtaining an image, and each pixel is adjacent to each other and there is no inter-pixel.
  • a pixel amplifier is also used as a plurality of photodiodes
  • a plurality of photodiodes and a pixel amplifier which are the minimum units necessary for obtaining an image, are collectively handled as a unit pixel.
  • each pixel includes a photodiode 18 that generates and stores an amount of signal charge corresponding to the amount of received light, an N-channel transfer MOS transistor 20, and a floating state. It has a diffusion (floating diffusion region) FD, an N-channel amplification MOS transistor 22 whose gate is connected to the floating diffusion FD, a selection transistor 24, and a reset MOS transistor 26.
  • the photoelectric conversion unit described in the claims corresponds to the photodiode 18, and the amplification unit described in the claims corresponds to the amplification MOS transistor 22 and the floating diffusion FD.
  • the gate of the reset MOS transistor 26 is connected to the vertical scanning circuit 4 for each row via a reset gate wiring RESL.
  • the reset MOS transistor 26 receives the drive voltage ⁇ RES at its gate, and becomes conductive in response to this, and resets the voltage of the floating diffusion FD to the power supply voltage VDD.
  • each transfer MOS transistor 20 is connected to the vertical scanning circuit 4 for each row via a transfer gate wiring TXL.
  • the transfer MOS transistor 20 receives the drive voltage ⁇ from the vertical scanning circuit 4 at its gate, and becomes conductive according to this, and the signal charge (electrons in this example) accumulated in the photodiode 18 is floating diffusion. Transfer to FD.
  • the amplification MOS transistor 22 outputs a voltage corresponding to the amount of signal charge transferred to the floating diffusion FD from the source to the vertical signal line VSL.
  • the gate of the selection transistor 24 is connected to the vertical scanning circuit 4 for each row via a selection gate wiring SELL.
  • the selection transistor 24 receives the drive voltage ⁇ SEL from the vertical scanning circuit 4 at its gate and becomes conductive in response to this, and the amplification MOS transistor 22
  • the power supply voltage VDD is supplied to the drain of. That is, the selection MOS transistor 24 selects an output pixel.
  • each vertical signal line VSL is connected to a MOS type vertical reset transistor TRV and a constant current source PS.
  • the vertical reset transistor TRV receives the reset pulse voltage at the gate and becomes conductive in response to this, and resets the vertical signal line VSL to the constant voltage VRES.
  • the power supply voltage VCS is supplied to one terminal of the constant current source PS.
  • each vertical signal line VSL is branched into two, one of which is a MOS type optical signal transfer transistor TS and a MOS type optical signal. It is connected to the optical signal output line 12 via the readout transistor TSR.
  • the other branched side is connected to the B sound signal output line 8 via a dark signal transfer transistor TD and a dark signal read transistor TDR.
  • a connection node between the optical signal transfer transistor TS and the optical signal readout transistor TSR is connected to the ground line GND through the optical signal storage capacitor CS.
  • the optical signal transfer transistor TS receives the drive pulse voltage at the gate and becomes conductive in response to this, and the pixel signal from each pixel (the sum of the signal component and the fixed pattern noise component) is stored in the optical signal storage capacitor CS. To accumulate.
  • a connection node between the B sound signal transfer transistor TD and the dark signal readout transistor TDR is connected to the ground line GND via the dark signal storage capacitor CD.
  • the dark signal transfer transistor TD receives the drive pulse voltage ⁇ at its gate and becomes conductive in response to this, and accumulates a dark signal (fixed pattern noise component) of each pixel power in the dark signal storage capacitor CD.
  • Driving pulse voltages ⁇ 1 to ⁇ Hn from the horizontal scanning circuit 16 are applied to the gates of the optical signal readout transistor TSR and the dark signal readout transistor TDR for each column.
  • the driving pulse voltages ⁇ 1 to ⁇ Hn the pixel signal described above is read out to the optical signal output line 12 and the dark signal is read out to the dark signal output line 8.
  • the pixel signal strength / darkness signal is subtracted, and the fixed pattern noise component contained in the pixel signal is eliminated.
  • a drive pulse voltage () RH is applied to the gate of the optical signal output line reset transistor TRS and the gate of the dark signal output line reset transistor TRD.
  • the optical signal output line reset transistor TRS and the ⁇ signal reset transistor TRD become conductive by this drive pulse voltage () RH, and reset the voltage of the optical signal output line 12 and dark signal output line 8 to the voltage of the ground line GND. .
  • Details of the circuit operation of the amplification type solid-state imaging device 2 are well-known and will not be described.
  • FIG. 3 is a schematic plan view of four pixels of the amplification type solid-state imaging device 2.
  • the vertical signal line VSL extends in the direction perpendicular to the alternate long and short dash line between XI and X2 in the figure.
  • a gettering region 30 that is a feature of the first embodiment is formed between pixels adjacent to each other in the horizontal direction so as to be adjacent to the photodiodes 18 of both pixels. It should be noted that the gettering region 30 is indicated by oblique lines including FIG. 5, FIG. 6, and FIG.
  • the thick lines (photodiode 18 and the like) and the gettering region 30 in FIG. 3 are active regions.
  • an active region is a region where a thick insulating layer such as LOCOS is not formed, and the surface is covered with a thin insulating layer (silicon oxide film or silicon nitride film)! /.
  • LOCOS is formed as an element isolation region in a region other than the active region.
  • the element isolation region may be formed by, for example, a shallow trench (see Patent Document 4) other than LOCOS.
  • FIG. 4 is a schematic cross-sectional view taken along the line XI-X2 in FIG.
  • a P-type well 34 is formed on the front surface side of the N-type silicon substrate 32, and an impurity diffusion region of each part of the pixel is formed in the P-type well 34.
  • An insulating layer (silicon oxide film in this example) 36 is formed on the P-type well 34.
  • the photodiode 18 includes a high-concentration P-type P-type surface region 38 that prevents depletion of the surface thereof, and an N-type charge storage region 40. That is, the electrons accumulated in the N-type charge accumulation region 40 are transferred as signal charges.
  • the area ratio of the gettering region 30 in the unit pixel is about 0.08 (the unit pixel area is 1.0).
  • the gettering region 30 is a high-concentration n-type region having a number of boron atoms of 6.3 ⁇ 10 m 2 or more. This 6.3 10 7 [111- 2], be multiplied the area ratio gettering region 30 is accounted in the unit pixel, a 5 X 10 6 m 2] or more. That is, each pixel in Ri per unit area having a 5 10 6 [111- 2] or more boron atoms for gettering. Therefore, for the reason described in FIG. 1, in the amplification type solid-state imaging device 2 of the first embodiment, the dark current is reduced as compared with the conventional case, and the SZN ratio is improved.
  • the gettering region 30 has a conductivity type opposite to that of the N-type storage region 40 and is disposed between the photodiodes 18 of adjacent pixels, so that it also functions as an element isolation. That is, in the first embodiment, since the area between adjacent pixels, which is a simple element isolation area in the conventional structure, is also used as the gettering function, it is not necessary to secure a new gettering area. Therefore, the gettering effect can be increased without increasing the pixel area and decreasing the aperture ratio.
  • the gettering region 30 is adjacent to the photodiode 18, metal impurities existing in the depleted region of the photodiode 18 can be reliably gettered, and the dark current can be significantly reduced. Further, since the gettering region 30 is formed in the active region, a thick insulating layer is not formed thereon. Therefore, the gettering region 30 can be easily formed by ion implantation with the same acceleration energy as that for forming a normal impurity diffusion region such as the photodiode 18.
  • the formation depth of the gettering region 30 is not limited to the center depth of the N-type accumulation region 40 as shown in FIG.
  • the gettering region 30 may be deeper than the N-type storage region 40 or shallower than the boundary between the N-type storage region 40 and the P-type surface region 38.
  • the gettering region 30 may be formed as a buried P-type region directly below the insulating layer 36.
  • gettering 30 is formed in a region where no circuit element such as a transistor is disposed, it is desirable because the layout is easy. This is because transistors are concentrated between the photodiodes 18 of adjacent pixels in the vertical direction, so when a gettering region is formed in that region, it is necessary to specify the position and concentration that do not affect the characteristics of the transistor. This is because.
  • the planar arrangement of the force gettering region in which all of the regions where the photodiodes 18 face each other in the horizontal direction is the gettering region 30 is not limited to that form.
  • the schematic plan view for two pixels shown in FIG. 5 only a part of the region where the photodiodes 18 face each other may be a gettering region.
  • the schematic plan view of four pixels shown in FIG. 6 only the boundary on one side of all the photodiodes 18 may be adjacent to the gettering region. In this case as well, if the boundary of the pixel is considered to be at the center between the two photodiodes 18 (the one-dot chain line in the figure), a gettering region is formed for each pixel.
  • the area ratio of the gettering region in the unit pixel is about 0.04, for example. In that case, if the number of boron atoms per unit area in the gettering region and 1. 3 X 10 8 [m 2] or more, 1. 3 10 8 [111- 2], 0 product of. 04 is about 5 X 10 6 [; zm 2 ], and the same effect as in FIG. 3 is obtained. 5 and 6, the arrangement other than the gettering region is the same as that in FIG.
  • the gettering region is not adjacent to either photodiode 18 between the photodiodes 18 of adjacent pixels. May be formed.
  • Fig. 7 (a) only the area inside the bold line and the gettering area is the active area, and the others are the inactive areas. That is, an element isolation region (LOCOS in this example) is formed between the gettering region and the photodiode 18.
  • Fig. 7 (b) is a schematic cross-sectional view taken along the line X3-X4 in Fig. 7 (a).
  • the area ratio of the gettering grayed region occupied by one pixel, the product of the boron atoms per unit area in the gettering region is 5 ⁇ 10 6 [/ ⁇ ⁇ 2] or more.
  • the amplification type solid-state imaging device of the second embodiment uses a JFET as an amplification transistor.
  • Second implementation The main feature of this state is that the constant voltage region (reset drain) for resetting the JFET gate voltage also functions as a gettering function.
  • the circuit configuration and pixel structure are the same as in the prior art, but for convenience, they will be described first.
  • FIG. 8 is an equivalent circuit diagram of the amplification type solid-state imaging device of the second embodiment.
  • the amplifying solid-state imaging device 50 includes m rows and n columns of pixels Pxl—l to Pxm—n (hereinafter abbreviated as pixels), a vertical scanning circuit 54, a vertical signal line VL, A signal line 58, a horizontal scanning circuit 60, a notch amplifier 74, and an optical signal output terminal Vout are provided.
  • Each pixel has a photodiode PD, a transfer gate 64, a reset gate 66, a reset drain 70 (corresponding to the reset region described in the claims), and a JFET 72, as indicated by a symbol in the pixel Pxl-n.
  • the reset drain 70 is connected to a common power source (voltage VG) via a reset drain wiring RDL for each row.
  • the reset gate 66 is connected to the vertical scanning circuit 54 via reset gate lines RGL1 to RGLm for each row, and is driven for each row receiving the pulse voltages ⁇ RG1 to ⁇ RGm. That is, when the reset gate 66 becomes conductive, the JF ET 72 is reset to the gate voltage force and becomes inactive. When reset gate 66 becomes non-conductive, JFET 72 is in an operating state with its gate floating.
  • the transfer gate 64 is connected to the vertical scanning circuit 54 via transfer gate wirings TGLl to TGLm for each row.
  • the transfer gate 64 receives the pulse voltages 0 TG1 to () TGm from the vertical scanning circuit 54 and is driven for each row, and transfers the accumulated charge (holes in this example) of the photodiode PD to the gate of the JFET 72.
  • the source of JFET 72 is connected to the vertical signal line VL for each column, and the drain of JFET 72 is connected to a common drain power supply (voltage VD). During operation, the JFET 72 outputs a signal voltage corresponding to the amount of charge transferred to the gate, as well as the photodiode PD force.
  • a constant current source PS and a vertical reset transistor TRV are connected to one end side (lower side in the figure) of the vertical signal line VL.
  • the vertical reset transistor TRV receives the reset pulse voltage at the gate and becomes conductive in response to the reset pulse voltage, and resets the vertical signal line VL to a constant voltage VRV.
  • the power supply voltage VCS is supplied to one terminal of the constant current source PS.
  • the other end of the vertical signal line VL (horizontal scanning circuit 60 side) is a vertical line that limits the operating band of JFET72.
  • the direct load capacitance Cv, the column buffer amplifier AP, the CDS capacitor Cc, the CDS transistor Tc, and the column selection transistors Thl to Thn are connected.
  • the column selection transistors Thl to Thn receive the driving pulse voltages ⁇ Hl to ⁇ from the horizontal scanning circuit 60 at their gates, respectively, and connect the vertical signal lines VLl to VLn to the horizontal signal line 58, respectively.
  • the CDS transistor Tc receives a drive pulse voltage at its gate.
  • the CDS transistor Tc and the CDS capacitor Cc perform correlated double sampling processing on the output voltage of the JFET 72 before and after signal charge transfer.
  • a horizontal reset transistor TRH and an output buffer amplifier 74 are connected to the horizontal signal line 58.
  • the horizontal reset transistor TRH receives the drive noise voltage () RH at the gate and resets the horizontal signal line 58 to a constant voltage (in this example, the potential of the ground line GND).
  • the pixel signal readout operation of the amplification type solid-state imaging device 50 is the same as that shown in FIG.
  • FIG. 9 is a schematic plan view of the unit pixel of the amplification type solid-state imaging device 50
  • FIG. 10 is a schematic cross-sectional view between Y1 and Y2 in FIG. 9, and
  • FIG. 11 is X5-X6 in FIG. FIG.
  • the pixel includes a photodiode PD, JFET 72, and a reset drain 70, and a reset gate wiring RGL, a transfer gate wiring TGL, and a vertical signal line VL are formed across a plurality of pixels.
  • the reset drain wiring RDL is formed so as to be connected to all the pixels so that only the upper part of the photodiode PD is opened.
  • the reset drain wiring RDL also functions as a light shielding film.
  • an N-type epitaxial layer 84 is formed on the front surface side of the high-concentration N-type silicon substrate 80, and the impurity diffusion regions in each part of the pixel are It is formed in the N-type epitaxy layer 84.
  • An insulating layer (silicon dioxide) 88 is formed on the N-type epitaxial layer 84, and wiring such as a reset drain wiring RDL and a reset gate wiring RGL is formed in the insulating layer 88.
  • the photodiode PD includes a surface N-type region 98 and a P-type charge storage region 100, and stores holes in the P-type charge storage region 100 as signal charges. Further, adjacent to the photodiode PD and the reset drain 70, a channel stop 93 (inter-element isolation region) which is a high concentration N-type impurity diffusion region is formed. The cross section is not shown in the figure. However, an inversion layer is formed according to the voltage of the transfer gate 64, and the signal charge is transferred from the P-type charge storage region 100 to the gate of the JFET 72.
  • the JFET 72 is an N-channel type having a P-type gate.
  • the drain of the JFET receives the voltage VD of the drain power through the N-type epitaxial layer 84 and the high-concentration N-type silicon substrate 80.
  • the reset drain 70 is formed as a P-type, and is connected to the reset drain wiring RDL via the relay wiring 92.
  • a P-channel type MOSFET having the gate of the JFET 72 and the reset drain 70 as a source or drain and the reset gate 66 as a gate is formed (corresponding to the reset unit described in the claims). Therefore, an inversion layer is formed according to the voltage of the reset gate 66, and the amount of charge in the gate of the JFET 72 is reset.
  • the main feature of the second embodiment is that the product of the area ratio of the reset drain 70 occupying in one pixel and the number of boron atoms per unit area in the reset drain 70 is 5 ⁇ 10 6 [m 2 That's it.
  • the area ratio of the reset drain 70 in the unit pixel is about 0.05 (shown larger in FIGS. 9 to 11), and the number of boron atoms per unit area in the reset drain 70 is 1. OX 10 8 [m 2 ] or more.
  • the reset drain 70 is originally a constant voltage region for resetting the gate voltage of the JFET 72, but also functions as a gettering region.
  • the second embodiment is that in which the gettering function is also used in the P-type constant voltage region. Therefore, also in the second embodiment, the same effect as in the first embodiment can be obtained.
  • the present invention can be used in a solid-state imaging device.

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Abstract

　本発明の固体撮像素子では、光電変換部と、排出部とを備えた画素がシリコン基板に複数形成されている。光電変換部は入射光に応じた量の電荷を蓄積する。排出部は光電変換部が蓄積した電荷を画素信号として出力する。また、シリコン基板表面に形成された半導体素子領域には、各々の画素に対してゲッタリング領域が形成されている。そして、１画素内で占めるゲッタリング領域の面積割合と、ゲッタリング領域における単位面積当たりのアクセプタ型不純物原子数との積が、３×１０6［μｍ-2］以上となるように、ゲッタリング領域にはアクセプタ型不純物が拡散されている。この３×１０6［μｍ-2］は、実験データに基づいて得られたものであり、暗電流を確実に低減できる数値である。                                                                             

Description

明 細 書
固体撮像素子
技術分野
[0001] 本発明は、固体撮像素子において、暗電流の低減により SZN比を向上する技術 に関する。
背景技術
[0002] 固体撮像素子は 、くつかの種類に分類される。例えば、 CCD (Charge Coupled D evice)型固体撮像素子や CMOS (Complementary Metal-Oxide Semiconductor)型 固体撮像素子がよく知られており、いずれもフォトダイオードなどカゝらなる光電変換部 を有するが電気信号の取り出し方が異なる。 CCD型固体撮像素子はフォトダイォー ドで光を電荷に変換し、その電荷を順次横に並んだ転送部でバケツリレー方式で転 送する。 CMOS型固体撮像素子は電荷を転送せず、すぐに電圧に変更して読み出 す。 CMOS型は電圧変換時に増幅するので増幅型とも呼ばれており、低消費電力 等の点で CCD型のものより優れて!/、る。
[0003] このような増幅型固体撮像素子は、各画素の受光部で蓄積された信号電荷を、各 画素内に形成された増幅用トランジスタの制御電極に導き、増幅された画素信号を 主電極から出力する構成になっている。この増幅用トランジスタとしては、 MOSトラン ジスタを使用したものが知られており、特許文献 1や特許文献 2などに記載されて ヽ る。また、接合型電界効果トランジスタ (以下、 JFETと略記)を増幅用トランジスタとし て使用した増幅型固体撮像素子も知られており、特許文献 3などに記載されている。
[0004] ところで、固体撮像素子の製造工程では、半導体基板上のェピタキシャル層または ゥ ル中に、画素の要部となる不純物拡散領域や、画素間を電気的に分離するシャ ロートレンチ (例えば特許文献 4参照)等が形成される。このような製造工程は、洗浄 やエッチング等を伴うので、ウェハ内に若干の金属不純物が混入してしまう。ここでの 金属不純物は、意図的に導入される N型または P型不純物とは異なるものであり、ェ ピタキシャル成長の材料ガス中の金属や、プロセス装置 (ガス配管など）に使用される 金属などが挙げられる。 [0005] 上述の金属不純物の内、鉄、銅、ニッケルなどは、シリコンのバンドギャップに深い 不純物準位を形成するため、キャリアの発生中心となる。従って、画素領域において 金属不純物で汚染された箇所は、大きな暗電流を発生させ、 SZN比を低下させる。 暗電流の大きさは各画素毎に異なり、ショットノイズによるバラつきも含む。特に、長時 間露光、高温での撮影、高感度撮影のような条件下では、通常の撮影の場合よりも、 画素信号における暗電流の割合が増加し、画素毎の暗電流のバラつきによって画質 が劣化してしまう。また、局所的に暗電流が大きい画素は、輝点となってしまう。
[0006] 暗電流を低減させる従来技術としては、半導体ウェハの裏面、または、ゥエルの下 方にゲッタリング層を形成し、ウェハ内の金属汚染をゲッタリング層により捕捉する方 法が知られている。しかし、この方法では、ゲッタリング層と画素領域との間隔が大き いため、画素領域においてゲッタリング能力が不足しやす力つた。特に、固体撮像素 子の微細化に伴いプロセスが低温ィ匕すると、ゲッタリング能力が全般に低下するため 、画素領域に対する汚染除去の効果が不十分になりやすい。そこで、特許文献 5は、 単位画素の領域内にゲッタリング領域を形成することで、ゲッタリング領域と単位画素 との間隔を従来よりも狭め、ゲッタリング効果を高め、暗電流を低減している。
特許文献 1 :特開 2003— 17677号公報
特許文献 2：特開平 11— 195776号公報
特許文献 3：特開 2000 - 77642号公報
特許文献 4：特開平 11― 102960号公報
特許文献 5：特開 2004 - 31677号公報
発明の開示
発明が解決しょうとする課題
[0007] 特許文献 5の発明は、上述のように優れた作用効果を有するものの、暗電流はでき る限り小さいことが望ましい。前述し^ JFETや MOSトランジスタを増幅用トランジスタ として用いる増幅型固体撮像素子は、 CMOSプロセスとのマッチングがよぐ周辺回 路をオンチップ化できる等の点で優れており、暗電流を低減させる要望が特に強か つた o
本発明の目的は、固体撮像素子にゲッタリング領域を形成することによって素子の 小型化を可能とし、特に増幅型固体撮像素子においては、暗電流を従来よりも低減 し、 SZN比を向上することである。
課題を解決するための手段
[0008] 以下、本発明者の着眼点を説明後、本発明の構成を説明する。
特許文献 5は、暗電流を低減するためには、ゲッタリング領域におけるボロンなどの 平均不純物濃度が 1 X 102°[cm"3]以上であることが望ま 、として 、る（段落 [0013 ]参照)。しかし、画素内に形成したゲッタリング領域の平均不純物濃度が上記の条 件を満たしても、ゲッタリング領域の体積 (面積 X厚さ）が十分大きくなければ、ゲッタ リング能力が不足することに本発明者は着眼した。
[0009] より詳細には、ウェハ内には、製造工程に起因して、ウェハの厚さ方向に見た単位 面積当たりに所定数以上の金属不純物が素子形成面側に混入していると考えられる 。この所定数以上の金属不純物をゲッタリングするためには、金属不純物原子数に 比例した数のァクセプタ型不純物原子が必要と考えられる。従って、上記条件を満た す高濃度でァクセプタ型不純物を拡散したゲッタリング領域を形成しても、そのゲッタ リング領域の体積が十分大きくなければ、全ての金属不純物を捕捉するのに十分な 数のァクセプタ型不純物原子が存在しな 、ことになる。
[0010] SZN比は、信号電荷数とノイズ電荷数との比で決まり、暗電流値が大きくなると、ノ ィズ電荷数も大きくなる。ここで、信号電荷数、暗電流値のいずれも画素面積が大き いほど増大する。なぜなら、信号電荷数はフォトダイオードの面積にほぼ比例し、暗 電流値は、単位画素当たりの金属不純物数、即ち、画素面積が大きいほど増大する 力もである。従って、 S/N比を向上するためには、画素面積に比例した数のゲッタリ ング用のァクセプタ型不純物原子を各画素に含ませ、画素面積に対する暗電流値 の比率を低減させればよい。即ち、暗電流の低減により S/N比を向上させるファクタ 一は、ゲッタリング領域内のァクセプタ型不純物濃度よりもむしろ、各画素が単位面 積当たりに含むァクセプタ型不純物原子数であることを本発明者は解明した。
[0011] ここで、本明細書では、『深さ』を、半導体基板の厚さ方向の長さとして定義し、『面 積』は、深さに直交する方向の面で考える。即ち、『単位面積当たり』と表現した場合 、半導体基板の厚さ方向に見た単位面積で考える。従って、ある領域 REの体積 V[ μ m3]が面積 A[ μ m2]と深さ D [ m]との積で与えられ、その領域 RE内のァクセプ タ型不純物濃度が C [ m 3]である場合、領域 RE内の『単位面積当たりのァクセプタ 型不純物原子数は、 C [ μ m"3] X D [ m]となる。
[0012] また、ゲッタリング用に必要な数のァクセプタ型不純物原子を、各画素に対し形成 するゲッタリング領域に含ませる場合、『単位画素におけるゲッタリング領域の面積割 合』を考慮する必要がある。例えば、全画素領域に亘つて 3 X 106 [ m 2]以上のァク セプタ型不純物原子が必要であり、単位画素におけるゲッタリング領域の面積割合 が 10%であれば、ゲッタリング領域には 3 X
Figure imgf000006_0001
μ m 2]以上のァクセプタ型不純物 原子を拡散する必要がある。
[0013] 以上の着眼点に基づいて、本発明者は、単位面積当たりのァクセプタ型不純物原 子数をどこまで増やせば、暗電流が殆ど減少しなくなるかを調べるため、以下の実験 を行った。まず、各画素に対しゲッタリング領域が形成された増幅型固体撮像素子を 複数用意した。これらの増幅型固体撮像素子は、ゲッタリング領域内のァクセプタ型 不純物原子 (この例ではボロン）の数がそれぞれ異なり、それ以外は全く同じ構造で ある。そして、これら増幅型固体撮像素子の暗電流値を、同じ条件で測定した。
[0014] 図 1は、その実験結果を示すグラフである。横軸は、『ゲッタリング領域における 1 μ m平方当たりのァクセプタ型不純物原子数』に『単位画素におけるゲッタリング領域 の面積割合』を乗じた値である。従って、横軸は、全画素領域に亘つて平均した、単 位面積当たりのァクセプタ型不純物原子数に相当する。縦軸は、暗電流値であり、任 意単位である。図に示すように、ァクセプタ型不純物原子数が3 106 111—2]の近 辺において、暗電流値の減少カーブの変曲点が現れている。そして、ァクセプタ型 不純物原子数を 5 X 106 m 2]よりも増やしても、暗電流値はそれほど大きく低減し ていない。
[0015] 従って、単位面積当たりのァクセプタ型不純物原子数は、 3 X
Figure imgf000006_0002
μ m 2]以上であ ることが望ましぐより好ましくは 4 X 106 [ m 2]以上であるとよい。さらに好ましくは、 製造プロセスによる不純物濃度の若干のバラつきを考慮し、 5 X 106 [ m"2]以上に なるように製造するとよい。さらに、素子間分離用に形成される高濃度 P型領域や、画 素内において定電圧が印加される P型領域を上記の不純物濃度で形成すれば、そ れらの領域がゲッタリング機能を兼用することに本発明者は着眼した。その場合、画 素面積の増大を伴わずに、暗電流を確実に低減できる。本発明は、以上のように画 期的な技術思想に基づくものであり、以下のように構成される。
[0016] 請求項 1の発明は、入射光を電気信号に変換する光電変換部と、前記光電変換部 が変換した電気信号を出力する排出部とを備えた画素がシリコン基板に複数形成さ れた固体撮像素子である。
本請求項の発明は、以下の点を特徴とする。第 1に、シリコン基板表面に形成され た半導体素子領域には、各々の画素に対してゲッタリング領域がそれぞれ形成され ている。第 2に、ゲッタリング領域が 1つの画素内で占める面積割合 (0〜1の無名数） と、ゲッタリング領域が単位面積当たりに含むァクセプタ型不純物原子数との積は、 3 Χ 106[ /ζ π 2]以上である。
[0017] 請求項 2の発明は、請求項 1に記載の固体撮像素子において、前記排出部を、前 記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に、前記電 荷検出領域内の電荷量に応じた画素信号を出力する増幅部とで構成することを特 徴とする。 請求項 3の発明は、請求項 1および 2のいずれかに記載の固体撮像素子 において、『ゲッタリング領域が 1つの画素内で占める面積割合と、ゲッタリング領域 が単位面積当たりに含むァクセプタ型不純物原子数との積力 4 X 106[ m 2]以上 である』ことを特徴とする。
[0018] 請求項 4の発明は、光電変換部と、増幅部と、絶縁性の素子間分離領域とを備えた 画素がシリコン基板に複数形成された固体撮像素子である。光電変換部は、入射光 に応じた量の電荷を生成及び蓄積する。増幅部は、光電変換部に蓄積された電荷 が転送される電荷検出領域を含むと共に、電荷検出領域内の電荷量に応じた画素 信号を出力する。本請求項の発明は、『隣接する画素の境界に、双方の画素の光電 変換部に隣接するゲッタリング用の P型不純物拡散領域がアクティブ領域として形成 されて 、る』ことを特徴とする。
[0019] 請求項 5の発明は、請求項 4の固体撮像素子において、『P型不純物拡散領域が 1 つの画素内で占める面積割合と、 P型不純物拡散領域が単位面積当たりに含むァク セプタ型不純物原子数との積力 3 X 106[ μ m 2]以上である』ことを特徴とする。 請求項 6の発明は、請求項 4の固体撮像素子において、『P型不純物拡散領域が 1 つの画素内で占める面積割合と、 P型不純物拡散領域が単位面積当たりに含むァク セプタ型不純物原子数との積力 4 X 106[ m 2]以上である』ことを特徴とする。
[0020] 請求項 7の発明は、請求項 4〜請求項 6のいずれかの固体撮像素子において、以 下の点を特徴とする。第 1に、光電変換部は、 N型の電荷蓄積領域を有するフォトダ ィオードである。第 2に、増幅部は、 Nチャネル型の MOSトランジスタと、電荷検出領 域とからなり、電荷検出領域は、この MOSトランジスタのゲートに接続された浮遊拡 散領域である。
[0021] 請求項 8の発明は、光電変換部と、 JFETと、リセット部とを備えた画素がシリコン基 板に複数形成された固体撮像素子である。光電変換部は、入射光に応じた量の電 荷を生成及び蓄積する。 JFETは、光電変換部に蓄積された電荷が転送されるゲー トを有すると共に、ゲート内の電荷量に応じた画素信号をソースから出力する。リセッ ト部は、所定の電圧が印加されるリセット領域を有すると共に、リセット領域を JFETの ゲートに電気的に接続して、 JFETのゲート電圧を所定の電圧にリセットする。本請求 項の発明は、『リセット領域力^つの画素内で占める面積割合と、リセット領域が単位 面積当たりに含むァクセプタ型不純物原子数との積が、 3 X 106 [ m 2]以上である』 ことを特徴とする。
[0022] 請求項 9の発明は、光電変換部と、増幅部とを備えた画素がシリコン基板に複数形 成された固体撮像素子である。光電変換部は、入射光に応じた量の電荷を生成及 び蓄積する。増幅部は、光電変換部に蓄積された電荷が転送される電荷検出領域 を含むと共に、電荷検出領域内の電荷量に応じた画素信号を出力する。本請求項 の発明は、『各々の画素が、単位面積当たりに、ァクセプタ型不純物原子を 3 X 106[ m 2]以上含む』ことを特徴とする。本請求項での『画素』に含める領域は、シリコン 基板における素子形成面側の領域のみとする。従って、シリコン基板上のェピタキシ ャル層またはゥエル層に画素が形成されて ヽる場合、ェピタキシャル層またはゥエル 層の厚さを画素の深さとする。
[0023] なお、ゲッタリング用に拡散するァクセプタ型不純物は、ボロンが望ま 、。また、ゲ ッタリング領域は、シリコン中の P型不純物拡散領域として形成する。従って、ゲッタリ ング領域内の単位面積当たりのァクセプタ型不純物原子数の上限値は、ゲッタリング 領域が電気的に P型となり得る上限であり、例えば、次式で表される。
上限値 [ m— 2] = 1 X 109 [ m— 3] Xゲッタリング領域の深さ [ μ m]
但し上式は、ゲッタリング領域の体積が単純に面積と深さとの積で与えられるとした 場合であり、シリコン基板中に P型領域を形成する際のァクセプタ型不純物濃度の上 限を 1 X 1021 [cm— 3]と考えたものである。
発明の効果
[0024] 本発明の固体撮像素子の一形態では、シリコン基板表面には、各々の画素に対し てゲッタリング領域が形成されている。そして、 1画素内でゲッタリング領域が占める 面積割合と、ゲッタリング領域内の単位面積のァクセプタ型不純物原子数との積は、 3 X 106[ /z m 2]以上である。この数値は、前述の図 1において暗電流値の減少カー ブの変曲点に相当する。従って、暗電流を確実に低減できる。
[0025] 本発明の固体撮像素子の別の一形態では、隣接画素の境界には、双方の光電変 換部に隣接するゲッタリング用の P型不純物拡散領域が形成されているので、光電 変換部内及びその近傍に存在する金属不純物を確実にゲッタリングできる。この P型 不純物拡散領域は、アクティブ領域に形成されており、その上部には厚い絶縁層が 存在しな!、ので、通常の不純物拡散領域を形成する際と同様の加速エネルギーで のイオン注入により、容易に形成できる。この構成では、光電変換部に蓄積させる信 号電荷を電子とし、増幅部を Nチャネル型の MOSトランジスタとして形成することが 望ましい。この場合、信号電荷とは反対の導電型である P型不純物拡散領域は、素 子間分離の機能を兼用可能であり、画素面積の増大や開口率の低下を伴うことなく 、ゲッタリング効果が得られる。
[0026] 本発明の固体撮像素子の別の一形態では、各画素は、光電変換部と、 JFETと、 J FETのゲート電圧のリセット用に所定の電圧が印加されるリセット領域とを有する。そ して、 1画素内でリセット領域が占める面積割合と、リセット領域が単位面積当たりに 含むァクセプタ型不純物原子数との積は、 3 Χ 106[ /ζ π 2]以上である。即ち、リセット 領域は、 JFETのゲート電圧をリセットするための定電圧領域である力 ゲッタリング機 能を兼用しており、上述と同様に暗電流を低減できる。 図面の簡単な説明
[0027] [図 1]増幅型固体撮像素子において、シリコン基板の表面の単位面積当たりのァクセ プタ型不純物原子数と、暗電流値との関係を示す実験結果のグラフである。
[図 2]本発明の第 1の実施形態における増幅型固体撮像素子の等価回路図である。
[図 3]第 1の実施形態の増幅型固体撮像素子における、画素の平面模式図である。
[図 4]図 3の XI— X2間の断面模式図である。
[図 5]第 1の実施形態において、ゲッタリング領域の平面的配置の別の例を示す 2画 素分の平面模式図である。
[図 6]第 1の実施形態にお 、て、ゲッタリング領域の平面的配置の別の例を示す 4画 素分の平面模式図である。
[図 7] (a)は、第 1の実施形態において、ゲッタリング領域の平面的配置の別の例を示 す 2画素分の平面模式図であり、（b)は、（a)の X3— X4間の断面模式図である。
[図 8]本発明の第 2の実施形態における増幅型固体撮像素子の等価回路図である。
[図 9]第 2の実施形態の増幅型固体撮像素子における、画素の平面模式図である。
[図 10]図 9の Y1— Y2間の断面模式図である。
[図 11]図 9の X5— X6間の断面模式図である。
発明を実施するための最良の形態
[0028] 以下、図面を用いて本発明の実施の形態を説明する。なお、各図において同一要 素には同一符号を付し、重複する説明を省略する。
図 2は、第 1の実施形態における増幅型固体撮像素子の等価回路図である。図中 の符号において先頭が φで始まっているものは駆動電圧を示し、図中の GNDは接 地線を示す。また、一部の要素の符号の最後には、配置されている画素行または画 素列を示すために 1、 m、 n等を付したが、行や列の区別が不要な場合、適宜省略し て説明する。以上の表記は、後述の第 2の実施形態についても同様である。また、回 路構成を先に説明するが、第 1の実施形態の主な特徴は、その後に説明するゲッタリ ング領域の配置や、ゲッタリング領域内のァクセプタ型不純物原子数である。
[0029] 図に示すように、増幅型固体撮像素子 2は、 m行 n列力 なる多数の画素 PXL1— l〜PXLm— n (以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路 4と、 各画素に列毎に接続されている垂直信号線 VSLと、 B音信号出力線 8と、ノ ッファアン プ 10と、暗信号出力端子 VDoutと、光信号出力線 12と、バッファアンプ 14と、光信 号出力端子 VSoutと、水平走査回路 16とを有する。
[0030] 尚、本発明で記述している画素とは、画像を得るために必要な最小の繰り返し単位 を意味し、各画素は互いに隣接し、画素間は存在しないものとする。
また、画素アンプを複数のフォトダイオードで兼用する固体撮像素子もあるが、画像 を得るために必要な最小の単位である複数のフォトダイオードと画素アンプとをまとめ て単位画素として扱うものとする。
[0031] 画素 PXL1— 1に符号を示すように、各画素は、受光量に応じた量の信号電荷を生 成及び蓄積するフォトダイオード 18と、 Nチャネル型の転送用 MOSトランジスタ 20と 、フローティングディフュージョン (浮遊拡散領域) FDと、ゲートがフローティングディ フュージョン FDに接続された Nチャネル型の増幅用 MOSトランジスタ 22と、選択用 トランジスタ 24と、リセット用 MOSトランジスタ 26とを有する。なお、請求項記載の光 電変換部はフォトダイオード 18に対応し、請求項記載の増幅部は、増幅用 MOSトラ ンジスタ 22、及びフローティングディフュージョン FDに対応する。
[0032] リセット用 MOSトランジスタ 26のゲートは、リセットゲート配線 RESLを介して行毎に 垂直走査回路 4に接続されている。リセット用 MOSトランジスタ 26は、ゲートに駆動 電圧 φ RESを受けて、これに応じて導通状態となり、フローティングディフュージョン FDの電圧を電源電圧 VDDにリセットする。
各転送用 MOSトランジスタ 20のゲートは、転送ゲート配線 TXLを介して行毎に垂 直走査回路 4に接続されている。転送用 MOSトランジスタ 20は、垂直走査回路 4か らの駆動電圧 Φ ΤΧをゲートに受けて、これに応じて導通状態となり、フォトダイオード 18に蓄積された信号電荷 (この例では電子）をフローティングディフュージョン FDに 転送する。増幅用 MOSトランジスタ 22は、フローティングディフュージョン FDに転送 された信号電荷量に応じた電圧を、ソースから垂直信号線 VSLに出力する。
[0033] 選択用トランジスタ 24のゲートは、選択ゲート配線 SELLを介して行毎に垂直走査 回路 4に接続されている。選択用トランジスタ 24は、垂直走査回路 4からの駆動電圧 φ SELをゲートに受けて、これに応じて導通状態となり、増幅用 MOSトランジスタ 22 のドレインに電源電圧 VDDを供給する。即ち、選択用 MOSトランジスタ 24は、出力 画素を選択する。
[0034] 各垂直信号線 VSLの一端側（図の下側）は、 MOS型の垂直リセットトランジスタ TR V、及び定電流源 PSに接続されている。垂直リセットトランジスタ TRVは、リセットパ ルス電圧 をゲートに受けて、これに応じて導通状態となり、垂直信号線 VSLを 一定の電圧 VRESにリセットする。定電流源 PSの一方の端子には、電源電圧 VCS が供給される。
[0035] 各垂直信号線 VSLの他端側（水平走査回路 16側）は、 2つに分岐しており、分岐し た一方は、 MOS型の光信号転送トランジスタ TS、及び MOS型の光信号読み出しト ランジスタ TSRを介して、光信号出力線 12に接続されている。分岐した他方は、暗 信号転送トランジスタ TD、及び暗信号読み出しトランジスタ TDRを介して、 B音信号出 力線 8に接続されている。
[0036] 光信号転送トランジスタ TSと光信号読み出しトランジスタ TSRとの接続ノードは、光 信号蓄積コンデンサ CSを介して、接地線 GNDに接続されている。光信号転送トラン ジスタ TSは、駆動パルス電圧 をゲートに受けて、これに応じて導通状態となり、 各画素からの画素信号 (信号成分と、固定パターンノイズ成分との和)を光信号蓄積 コンデンサ CSに蓄積させる。
[0037] B音信号転送トランジスタ TDと暗信号読み出しトランジスタ TDRとの接続ノードは、 暗信号蓄積コンデンサ CDを介して、接地線 GNDに接続されている。暗信号転送ト ランジスタ TDは、駆動パルス電圧 φ Τϋをゲートに受けて、これに応じて導通状態と なり、各画素力もの暗信号（固定パターンノイズ成分)を暗信号蓄積コンデンサ CDに 蓄積させる。
[0038] 光信号読み出しトランジスタ TSRのゲート、及び暗信号読み出しトランジスタ TDR のゲートには、水平走査回路 16からの駆動パルス電圧 φ Η1〜 φ Hnが各列毎に印 加される。この駆動パルス電圧 φ Η1〜 φ Hnにより、前述した画素信号は光信号出 力線 12に読み出され、暗信号は暗信号出力線 8に読み出される。そして、後段の信 号処理回路において、画素信号力 暗信号が差し引かれ、画素信号に含まれる固 定パターンノイズ成分が消去される。 [0039] 光信号出力線リセットトランジスタ TRSのゲート、及び暗信号出力線リセットトランジ スタ TRDのゲートには、駆動パルス電圧 () RHが印加される。光信号出力線リセットト ランジスタ TRS及び喑信号リセットトランジスタ TRDは、この駆動パルス電圧 () RHに より導通状態となり、光信号出力線 12及び暗信号出力線 8の電圧を接地線 GNDの 電圧にリセットする。増幅型固体撮像素子 2の回路動作の詳細は、公知なので説明 を省略する。
[0040] 図 3は、増幅型固体撮像素子 2の 4画素分の平面模式図である。図の XI— X2間 一点鎖線に直交する方向に、垂直信号線 VSLが延在する。フォトダイオード 18の受 光面積を大きくするため、 1画素の上側の約半分はフォトダイオード 18として形成さ れており、信号電荷の読み出し用の各トランジスタは、画素の下側の約半分の領域 に集結している。そして、水平方向に互いに隣接する画素間には、双方の画素のフ オトダイオード 18に隣接するように、第 1の実施形態の特徴であるゲッタリング領域 30 が形成されている。なお、後述の図 5、図 6、図 7も含めて、ゲッタリング領域 30は斜 線で示す。
[0041] 図 3の太線内（フォトダイオード 18等）、及びゲッタリング領域 30は、アクティブ領域 である。なお、本明細書でのアクティブ領域とは、 LOCOS等の厚い絶縁層が形成さ れていない領域であり、表面が薄い絶縁層（シリコン酸ィ匕膜、或いはシリコン窒化膜） で覆われて!/、る領域である。シリコン基板表面に形成された半導体素子領域の中で 、アクティブ領域以外の領域には、素子間分離領域として LOCOSが形成されている 。なお、 LOCOSではなぐ例えばシヤロートレンチ（特許文献 4参照）により素子間分 離領域を形成してもよい。
[0042] 図 4は、図 3の XI— X2間の断面模式図である。図に示すように、 N型のシリコン基 板 32の表（おもて）面側には P型ゥエル 34が形成されており、画素の各部の不純物 拡散領域は P型ゥエル 34中に形成されている。また、 P型ゥエル 34上には絶縁層（こ の例ではシリコン酸ィ匕膜) 36が形成されている。そして、フォトダイオード 18は、その 表面の空乏化を防止する高濃度 P型の P型表面領域 38と、 N型電荷蓄積領域 40と で構成されている。即ち、 N型電荷蓄積領域 40に蓄積される電子が、信号電荷とし て転送される。 [0043] 以下、第 1の実施形態の特徴及び効果を説明する。
図 3に戻って、第 1の実施形態では一例として、単位画素内においてゲッタリング領 域 30が占める面積割合は、約 0. 08である（単位画素の面積を 1. 0とする）。そして、 ゲッタリング領域 30は、 6. 3 X 10 m 2]以上の数のボロン原子を有する高濃度 Ρ 型領域である。この 6. 3 107[ 111—2]に、単位画素内でゲッタリング領域 30が占め る面積割合を乗じれば、 5 X 106 m 2]以上となる。即ち、各画素は、単位面積当た りに5 106[ 111—2]以上のゲッタリング用のボロン原子を有する。従って、図 1で説明 した理由から、第 1の実施形態の増幅型固体撮像素子 2では、従来よりも暗電流が低 減されており、 SZN比が向上している。
[0044] また、ゲッタリング領域 30は、 N型蓄積領域 40とは反対の導電型であり、隣接画素 のフォトダイオード 18間に配置されているので、素子間分離の機能も兼用する。即ち 、第 1の実施形態では、従来の構造において単なる素子間分離領域であった隣接画 素間の領域にゲッタリング機能を兼用させたので、新たにゲッタリング領域を確保す る必要がない。従って、画素面積の増大や開口率の低下を伴わずに、ゲッタリング効 果を大きくできる。
[0045] さらに、ゲッタリング領域 30は、フォトダイオード 18に隣接しているので、フォトダイ オード 18の空乏化領域に存在する金属不純物を確実にゲッタリングでき、暗電流を 顕著に低減できる。また、ゲッタリング領域 30は、アクティブ領域に形成されているた め、その上部には厚い絶縁層が形成されていない。従って、ゲッタリング領域 30は、 フォトダイオード 18等の通常の不純物拡散領域を形成する際と同様の加速エネルギ 一でのイオン注入により、容易に形成できる。
[0046] 以下、第 1の実施形態の補足事項、並びに変形例について説明する。
ゲッタリング領域 30の形成深さは、図 4に示したような N型蓄積領域 40の中心深さ に限定されるものではない。ゲッタリング領域 30は、 N型蓄積領域 40より深くしてもよ いし、 N型蓄積領域 40と P型表面領域 38との境界より浅くしてもよい。また、ゲッタリ ング領域 30は、絶縁層 36の直下ではなぐ埋め込み型の P型領域として形成しても よい。
[0047] 第 1の実施形態では、水平方向に隣接する画素のフォトダイオード 18間、即ち、トラ ンジスタ等の回路素子が 1つも配置されていない領域にゲッタリング 30を形成したが 、そのレイアウトが容易であり、望ましい。なぜなら、垂直方向に隣接する画素のフォト ダイオード 18間には、トランジスタが集結しているので、その領域にゲッタリング領域 を形成する場合、トランジスタの特性に影響しな ヽ位置や濃度の特定が必要となるか らである。
[0048] 図 3のように、フォトダイオード 18同士が水平方向に対向する領域の全てをゲッタリ ング領域 30とした力 ゲッタリング領域の平面的配置は、その形態に限定されるもの ではない。図 5に示す 2画素分の平面模式図のように、フォトダイオード 18同士が対 向する領域の一部のみを、ゲッタリング領域としてもよい。或いは、図 6に示す 4画素 分の平面模式図のように、全てのフォトダイオード 18に対して、その片側の境界のみ がゲッタリング領域に隣接するようにしてもよい。この場合も、画素の境界を 2つのフォ トダイオード 18間の中心（図中の一点鎖線）にあると考えれば、各画素に対しゲッタリ ング領域がそれぞれ形成されて 、ること〖こなる。
[0049] なお、図 5、図 6の例では、どちらも、単位画素内でゲッタリング領域が占める面積 割合は、例えば約 0. 04である。その場合、ゲッタリング領域における単位面積当たり のボロン原子数を 1. 3 X 108 [ m 2]以上とすれば、 1. 3 108[ 111—2]と、0. 04と の積が約 5 X 106 [； z m 2]となり、図 3の場合と同様の効果が得られる。また、図 5、図 6において、ゲッタリング領域以外の配置は図 3と同様である。
[0050] 或 、は、図 7 (a)に示す 2画素分の平面模式図のように、隣接する画素のフォトダイ オード 18間において、どちらのフォトダイオード 18にも隣接しないようにゲッタリング 領域を形成してもよい。図 7 (a)では、太線内と、ゲッタリング領域のみがアクティブ領 域であり、他は非アクティブ領域である。即ち、ゲッタリング領域とフォトダイオード 18 との間には、素子間分離領域 (この例では LOCOS)が形成されている。図 7 (b)は、 図 7 (a)の X3—X4間の断面模式図である。この例でも、 1画素内で占めるゲッタリン グ領域の面積割合と、ゲッタリング領域における単位面積当たりのボロン原子数との 積は、 5 Χ 106[ /ζ π 2]以上である。
[0051] 次に、第 2の実施形態の増幅型固体撮像素子を説明する。第 2の実施形態の増幅 型固体撮像素子は、増幅用トランジスタに JFETを用いたものである。第 2の実施形 態の主な特徴は、 JFETのゲート電圧をリセットするための定電圧領域 (リセットドレイ ン）がゲッタリング機能を兼用することである。回路構成や画素構造は従来と同様で あるが、便宜上、それらを先に説明する。
[0052] 図 8は、第 2の実施形態の増幅型固体撮像素子の等価回路図である。図に示すよ うに、増幅型固体撮像素子 50は、 m行 n列からなる画素 Pxl— l〜Pxm— n (以下、 画素と略記）と、垂直走査回路 54と、垂直信号線 VLと、水平信号線 58と、水平走査 回路 60と、ノ ッファアンプ 74と、光信号出力端子 Voutとを有する。画素 Pxl— nに 符号を示すように、各画素は、フォトダイオード PDと、転送ゲート 64と、リセットゲート 66と、リセットドレイン 70 (請求項記載のリセット領域に対応）と、 JFET72とを有する。
[0053] リセットドレイン 70は、各行毎にリセットドレイン配線 RDLを介して、共通の電源（電 圧 VG)に接続されている。リセットゲート 66は、各行毎にリセットゲート配線 RGL1〜 RGLmを介して、垂直走査回路 54に接続されており、パルス電圧 φ RG1〜 φ RGm をそれぞれ受けて行毎に駆動される。即ち、リセットゲート 66が導通状態になると、 JF ET72は、そのゲート電圧力 にリセットされて非動作状態になる。また、リセットゲ ート 66が非導通状態になると、 JFET72は、そのゲートがフローティング状態となり、 動作状態になる。
[0054] 転送ゲート 64は、各行毎に転送ゲート配線 TGLl〜TGLmを介して、垂直走査回 路 54に接続されている。転送ゲート 64は、垂直走査回路 54からパルス電圧 0 TG1 〜 () TGmをそれぞれ受けて行毎に駆動され、フォトダイオード PDの蓄積電荷（この 例では正孔）を JFET72のゲートに転送する。 JFET72のソースは列毎に垂直信号 線 VLに接続されており、 JFET72のドレインは共通のドレイン電源（電圧 VD)に接続 されている。 JFET72は、動作時には、フォトダイオード PD力もゲートに転送された電 荷量に応じた信号電圧をソース力 出力する。
[0055] 垂直信号線 VLの一端側（図の下側）には、定電流源 PSと、垂直リセットトランジスタ TRVとが接続されている。垂直リセットトランジスタ TRVは、リセットパルス電圧 をゲートに受けて、これに応じて導通状態となり、垂直信号線 VLを一定の電圧 VRV にリセットする。定電流源 PSの一方の端子には、電源電圧 VCSが供給される。垂直 信号線 VLの他端側 (水平走査回路 60側）には、 JFET72の動作帯域を制限する垂 直負荷容量 Cvと、列バッファアンプ APと、 CDSコンデンサ Ccと、 CDSトランジスタ T cと、列選択トランジスタ Thl〜Thnとが接続されて 、る。
[0056] 列選択トランジスタ Thl〜Thnは、水平走査回路 60から駆動パルス電圧 φ Hl〜 φ Ηηをゲートにそれぞれ受けて、垂直信号線 VLl〜VLnを水平信号線 58にそれ ぞれ接続する。 CDSトランジスタ Tcは、ゲートに駆動パルス電圧 を受ける。この CDSトランジスタ Tcと CDSコンデンサ Ccは、信号電荷の転送前後における JFET72 の出力電圧に相関二重サンプリング処理を施す。水平信号線 58には、水平リセットト ランジスタ TRHと、出力バッファアンプ 74とが接続されている。水平リセットトランジス タ TRHは、駆動ノ ルス電圧 () RHをゲートに受けて、水平信号線 58を一定電圧（こ の例では接地線 GNDの電位）にリセットする。増幅型固体撮像素子 50の画素信号 の読み出し動作は、特許文献 3の図 1のものと同様である。
[0057] 図 9は、増幅型固体撮像素子 50の単位画素の平面模式図であり、図 10は図 9に おける Y1— Y2間の断面模式図であり、図 11は図 9における X5—X6間の断面模式 図である。以下、図 9〜図 11を用いて、画素の構造を説明する。図 9に示すように、 画素は、フォトダイオード PD、JFET72、リセットドレイン 70を有し、リセットゲート配線 RGL、転送ゲート配線 TGL、垂直信号線 VLが複数の画素に跨って形成されている 。図には示していないが、フォトダイオード PDの上部のみ開口するように、全画素に 繋がってリセットドレイン配線 RDLが形成されて 、る。リセットドレイン配線 RDLは遮 光膜としても機能する。
[0058] 図 10に示すように、高濃度 N型のシリコン基板 80の表（おもて）面側には N型ェピ タキシャル層 84が形成されており、画素の各部の不純物拡散領域は N型ェピタキシ ャル層 84中に形成されている。 N型ェピタキシャル層 84上には絶縁層（二酸化ケィ 素） 88が形成されており、絶縁層 88中には、リセットドレイン配線 RDLやリセットゲー ト配線 RGL等の配線が形成されて 、る。
[0059] フォトダイオード PDは、表面 N型領域 98と P型電荷蓄積領域 100とで構成されて おり、正孔を信号電荷として P型電荷蓄積領域 100に蓄積する。また、フォトダイォー ド PD及びリセットドレイン 70に隣接して、高濃度 N型の不純物拡散領域であるチヤネ ルストップ 93 (素子間分離領域)が形成されている。なお、図には断面を示していな いが、転送ゲート 64の電圧に応じて反転層が形成されて、 P型電荷蓄積領域 100か ら JFET72のゲートに信号電荷が転送される。
[0060] 図 11に示すように、 JFET72は、ゲートを P型とする Nチャネル型である。 JFETのド レインは、 N型ェピタキシャル層 84、高濃度 N型のシリコン基板 80を介してドレイン電 源の電圧 VDを受ける。リセットドレイン 70は、 P型として形成されており、中継配線 92 を介してリセットドレイン配線 RDLに接続されている。そして、 JFET72のゲート、及び リセットドレイン 70をソースまたはドレインとし、リセットゲート 66をゲートとする Pチヤネ ル型 MOSFETが形成されている（請求項記載のリセット部に対応)。従って、リセット ゲート 66の電圧に応じて反転層が形成され、 JFET72のゲート内の電荷量はリセット される。
[0061] 第 2の実施形態の主な特徴は、 1画素内で占めるリセットドレイン 70の面積割合と、 リセットドレイン 70内の単位面積当たりのボロン原子数との積を 5 X 106 [ m 2]以上 としたことである。ここでは一例として、単位画素内でリセットドレイン 70が占める面積 割合は約 0. 05であり（図 9〜図 11ではそれよりも大きく記載）、リセットドレイン 70に おける単位面積当たりのボロン原子数は 1. O X 108[ m 2]以上である。
[0062] 即ち、リセットドレイン 70は本来、 JFET72のゲート電圧をリセットするための定電圧 領域であるが、ゲッタリング領域としての機能を兼用している。素子間分離領域にゲッ タリング機能を兼用させた第 1の実施形態に対し、第 2の実施形態は、 P型の定電圧 領域にゲッタリング機能を兼用させたものである。従って、第 2の実施形態においても 、第 1の実施形態と同様の効果が得られる。
[0063] なお、本明細書では、増幅用トランジスタとして MOSトランジスタまた ίお FETを用 いる実施形態を説明したが、本発明の原理は、他のタイプの増幅型固体撮像素子の みならず増幅型以外の固体撮像素子にお 、ても適用可能である。
産業上の利用可能性
[0064] 本発明は、固体撮像素子において利用可能である。

Claims

請求の範囲
[1] 入射光に応じた量の電荷を生成及び蓄積する光電変換部と、
前記光電変換部が変換した電荷を画素信号として出力する排出部と、 を備えた画素がシリコン基板に複数形成された固体撮像素子であって、 前記シリコン基板表面に形成された半導体素子領域には、各々の前記画素に対し てゲッタリング領域がそれぞれ形成されており、
前記ゲッタリング領域が 1つの前記画素内で占める面積割合 (無名数）と、前記ゲッ タリング領域が単位面積当たりに含むァクセプタ型不純物原子数との積は、 3 X 106 μ m 2以上である
ことを特徴とする固体撮像素子。
[2] 請求項 1に記載の固体撮像素子にお!、て、
前記排出部を、前記光電変換部に蓄積された電荷が転送される電荷検出領域を 含むと共に、前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と で構成する
ことを特徴とする固体撮像素子。
[3] 請求項 1および 2のいずれかに記載の固体撮像素子において、
前記ゲッタリング領域が 1つの前記画素内で占める面積割合と、前記ゲッタリング領 域が単位面積当たりに含むァクセプタ型不純物原子数との積は、 4 X 106 m 2以上 である
ことを特徴とする固体撮像素子。
[4] 入射光に応じた量の電荷を生成及び蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に、前記 電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と、
絶縁性の素子間分離領域と
を備えた画素がシリコン基板に複数形成された固体撮像素子であって、 隣接する前記画素の境界には、双方の前記画素の前記光電変換部に隣接するゲ ッタリング用の P型不純物拡散領域が、アクティブ領域として形成されて 、る
ことを特徴とする固体撮像素子。
[5] 請求項 4に記載の固体撮像素子において、
前記 P型不純物拡散領域が 1つの前記画素内で占める面積割合と、前記 P型不純 物拡散領域が単位面積当たりに含むァクセプタ型不純物原子数との積は、 3 X 106 μ m 2以上である
ことを特徴とする固体撮像素子。
[6] 請求項 4に記載の固体撮像素子において、
前記 P型不純物拡散領域が 1つの前記画素内で占める面積割合と、前記 P型不純 物拡散領域が単位面積当たりに含むァクセプタ型不純物原子数との積は、 4 X 106 μ m 2以上である
ことを特徴とする固体撮像素子。
[7] 請求項 4〜請求項 6のいずれかに記載の固体撮像素子において、
前記光電変換部は、 N型の電荷蓄積領域を有するフォトダイオードであり、 前記増幅部は、 Nチャネル型の MOSトランジスタと、前記電荷検出領域とからなり 前記電荷検出領域は、前記 MOSトランジスタのゲートに接続された浮遊拡散領域 である
ことを特徴とする固体撮像素子。
[8] 入射光に応じた量の電荷を生成及び蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が転送されるゲートを有すると共に、前記ゲート 内の電荷量に応じた画素信号をソース力 出力する接合型電界効果トランジスタと、 所定の電圧が印加されるリセット領域を有すると共に、前記リセット領域を前記ゲー トに電気的に接続して、前記ゲートの電圧を前記所定の電圧にリセットするリセット部 と
を備えた画素がシリコン基板に複数形成された固体撮像素子であって、 前記リセット領域力^つの前記画素内で占める面積割合と、前記リセット領域が単位 面積当たりに含むァクセプタ型不純物原子数との積は、 3 X 106 m 2以上である ことを特徴とする固体撮像素子。
[9] 入射光に応じた量の電荷を生成及び蓄積する光電変換部と、 前記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に、前記 電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と
を備えた画素がシリコン基板に複数形成された固体撮像素子であって、 各々の前記画素は、単位面積当たりに、ァクセプタ型不純物原子を 3 X lO m"2 以上含む
ことを特徴とする固体撮像素子。
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