JP4176769B2 - 電圧クランプ回路、スイッチング電源装置、半導体集積回路装置及び電圧レベル変換回路 - Google Patents

Description

この発明は、電圧クランプ回路（電圧レベル変換回路）、スイッチング電源装置及びそれに用いられる半導体集積回路装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源装置に用いられるものに適用して有効な技術に関するものである。

ＭＯＳＦＥＴを用いた電圧クランプ回路の例として、特開平６−６９４３５号公報、特開平５−３２７４６５号公報に記載のものがある。
特開平６−６９４３５号公報 特開平５−３２７４６５号公報

上記公報記載の電圧クランプ回路においては、ＭＯＳＦＥＴのクランプした出力電圧を形成する出力側ノードがフローティングとなっており、そこにリーク電流が流れ込んで出力ノード側がゲート電圧以上に上昇しまうと、電圧クランプ動作が行われなくなる等問題を有する。

本発明の目的は、簡単な構成で安定的に動作する電圧クランプ回路と、高速動作を可能としたスイッチング電源装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、入力電圧が供給される入力端子にソース，ドレイン経路の一方を接続し、ゲートに制限すべき所定電圧を与え、ソース，ドレイン経路の他方と回路の接地電位との間に電流源を設けたＭＯＳＦＥＴを用いて、上記ソース，ドレイン経路の他方から入力電圧に対応したクランプ出力電圧を得る。

インダクタにキャパシタを直列形態に接続して平滑出力電圧を形成し、入力電圧から上記インダクタに流す電流を制御して上記出力電圧が所定電圧となるようにする第１スイッチ素子と、上記第１スイッチ素子がオフ状態のときに上記インダクタに発生する逆起電圧を所定電位にクランプする第２スイッチ素子を備えたスイッチング電源装置において、上記第１スイッチ素子を第１駆動回路により上記入力電圧に対応した高電圧信号により駆動し、上記第２スイッチ素子を第２駆動回路により上記高電圧により駆動し、上記入力電圧よりも低い低電圧で動作し、上記キャパシタから得られる出力電圧が所定電圧となるようにＰＷＭ信号を形成して上記第１駆動回路と第２駆動回路の駆動信号を形成する制御論理回路を設け、上記第１スイッチ素子の駆動信号を上記低電圧に対応して電圧クランプして上記第２駆動回路の入力に帰還する第１電圧クランプ回路と、上記第２スイッチ素子の駆動信号を上記低電圧に対応して電圧クランプして上記第１駆動回路の入力に帰還する第２電圧クランプ回路とを設けて上記第１と第２スイッチ素子が同時にオン状態とならないようにスイッチング制御を行い、上記上記電圧クランプ回路として、上記駆動信号が供給される入力端子にソース，ドレイン経路の一方を接続し、ゲートに上記低電圧を与え、ソース，ドレイン経路の他方と回路の接地電位との間に電流源を設けたＭＯＳＦＥＴを用いて、上記ソース，ドレイン経路の他方から駆動信号に対応した帰還信号を得る。

高速かつ低消費電力で安定的に電圧クランプ動作を行うようにすることができる。

図１には、この発明に係る電圧クランプ回路の一実施例の回路図が示されている。同図の電圧クランプ回路は、半導体集積回路装置の外部入力端子から供給される高い信号振幅ＶＣＣの入力信号Ｖｉｎを、半導体集積回路装置に形成される入力回路ＩＢの動作電圧ＶＤＤレベルに対応した入力電圧ＶＩに電圧クランプする入力回路に向けられている。

入力端子Ｖｉｎには、静電破壊防止回路としてのダイオードＤ１とＤ２が設けられる。特に制限されないが、この実施例の入力回路を有する半導体集積回路装置は、高い電圧ＶＣＣと、それよりも低い電圧ＶＤＤの２つの電源端子を有する。上記ダイオードＤ１は、上記入力端子Ｖｉｎと高電源端子ＶＣＣとの間に設けられ、上記ダイオードＤ２は、上記入力端子Ｖｉｎと回路の接地電位ＶＳＳとの間に設けられる。特に制限されないが、上記電源電圧ＶＣＣは、約１２Ｖのような高い電圧であり、上記電源電圧ＶＤＤは約５Ｖのような低い電圧である。図１において、記号Ｖｉｎは入力端子及び入力信号の両方の意味で用いている。

上記入力端子Ｖｉｎは、入力ノードである電圧クランプ回路を構成するＮチャネルＭＯＳＦＥＴＭ１の一方のソース，ドレイン経路に接続される。このＭＯＳＦＥＴＭ１のゲートには、制限すべき電圧として電源電圧ＶＤＤが供給される。上記ＭＯＳＦＥＴＭ１のソース，ドレイン経路の他方から上記電源電圧ＶＤＤによりクランプされた出力電圧が得られ、入力回路ＩＢの入力端子に伝えられる。この実施例では、上記ＭＯＳＦＥＴＭ１による電圧クランプ動作を安定的に行うようにするために、上記ソース，ドレイン経路の他方と回路の接地電位との間に直流的な電流成分を流すことが可能な電流源Ｉｏが設けられる。また、上記電流源Ｉｏに対して並列形態にキャパシタＣｉが設けられる。

この実施例では、入力端子Ｖｉｎは、同図に波形として示されているようにＶＣＣ−０Ｖ（１２Ｖ−０Ｖ）のような大きな信号振幅の入力信号が供給され、上記ＭＯＳＦＥＴＭ１のソース，ドレイン経路の他方からは、（ＶＤＤ−Ｖｔｈ）−０Ｖのように電源ＶＤＤにより制限された小さな信号振幅に変換される。そして、入力回路ＩＢを通した出力信号Ｖｏは、同図に波形として示されているようにＶＤＤ−０Ｖ（５Ｖ−０Ｖ）のようなＣＭＯＳ振幅とされる。ここで、ＶｔｈはＭＯＳＦＥＴＭ１のしきい値電圧である。もし、ＭＯＳＦＥＴＭ１の基板が入力端子Ｖｉｎに接続されていたら、ＭＯＳＦＥＴＭ１は入力端子Ｖｉｎから入力回路ＩＢの方向のダイオードが接続されているのと同じ働きとなり、電圧クランプ効果が得られない。又、ＭＯＳＦＥＴＭ１の基板をＶＳＳに接続しても構わないものの、基板バイアス効果によりしきい値電圧Ｖｔｈが高くなり、次段の入力回路ＩＢの論理スレッショルドに入力端子Ｖｉｎからの入力信号が到達しないことにより誤動作を起こす恐れがある。よって本実施例ではＭＯＳＦＥＴＭ１は、電気的に基板から分離されたＰ型ウェル領域に形成され、かかるＰ型ウェル（チャネル領域）は、上記ＭＯＳＦＥＴＭ１の出力側であるソース，ドレイン経路の他方に接続されている。そうすることにより、安定的にクランプ動作を行う事ができる。

図２には、この発明に係る電圧クランプ回路の動作を説明するための特性図が示されている。図２（Ａ）は、入出力電圧特性図であり、入力電圧Ｖｉｎが０ＶからＶＣＣに向かって変化した場合、出力電圧ＶＩはＶＤＤ−Ｖｔｈまでは入力電圧Ｖｉｎに対応して変化するが、入力電圧ＶｉｎがＶＤＤ−Ｖｔｈ以上に上昇しても、出力電圧ＶＩはＶＤＤ−Ｖｔｈの一定レベルとなり電圧クランプ動作が行われる。

図２（Ｂ）は、入力電圧−電流特性図であり、入力電圧Ｖｉｎの上昇に対して電流源Ｉｏによる一定電流しか流れない。これにより電流源Ｉｏの電流値に対応して低消費電力を図ることができる。ちなみに、抵抗素子とダイオード等の定電圧素子を用いて電圧クランプ動作を行われることもできるが、この場合には、回路の高速化のために抵抗素子の抵抗値を小さくすると、入力電流Ｉｉが増大してしまう。逆に、低消費電力のために抵抗素子の抵抗値を大きくすると、回路の高速化が犠牲になってしまう。

図２（Ｃ）は、電圧変化特性である。この実施例では、ＭＯＳＦＥＴＭ１のソース，ド経路を通して入力信号Ｖｉｎが伝えられるために、入力電圧Ｖｉｎの立ち上がりにほぼ同期してクランプ出力電圧ＶＩが変化するものとなる。前記図２（Ｂ）及び図２（Ｃ）により、本願発明の電圧クランプ回路においては、高速化と低消費電力化を両立して図ることができる。

図３には、この発明の電圧クランプ回路を説明するための等価回路図が示されている。同図に示すように、ＭＯＳＦＥＴＭ１の出力側のノードＶ１に、回路の絶縁不良等による高抵抗ＬＲによるリーク電流経路が形成された場合、電流源Ｉｏが存在しない場合には、電圧クランプ動作が不能に陥ってしまうが、電流源Ｉｏを設けることより上記出力ノードＶＩの電位上昇が抑えられて安定的な電圧クランプ動作が行われる。このため、電流源Ｉｏは、不良と見做されないリーク電流よりも大きな微小電流に設定すればよく、図２（Ｂ）のように低消費電力化を図ることができる。

図４には、この発明の電圧クランプ回路を説明するための等価回路図が示されている。同図に示すように、ＭＯＳＦＥＴＭ１のソース，ドレイン間には、寄生容量Ｃｄｓが存在する。この寄生容量Ｃｄｓによって、入力信号ＶｉｎがＶＣＣのような高電圧に変化したときに、カップリングによって出力側ＶＩを電源電圧ＶＤＤ以上に変化させてしまうという問題が生じる。これを回避するために、電流源Ｉｏに並列形態にキャパシタＣｉが設けられる。これによって、寄生容量ＣｄｓとキャパシタＣｉが直列形態に接続されて、その容量比の逆比に対応して入力電圧Ｖｉｎを分圧して上記出力側ＶＩが電源電圧ＶＤＤ以上にならないようにすることができる。なお、入力回路ＩＢには、入力回路を構成するＭＯＳＦＥＴのゲート容量がＭＯＳＦＥＴＭ１の他方の端子と接地電圧ＶＳＳとの間やＭＯＳＦＥＴＭ１の他方の端子と電源電圧ＶＤＤとの間等に存在するが、かかるゲート容量のみでは上記のようにカップリングによって出力側ＶＩが電源電圧ＶＤＤ以上に変化してしまう。そのために、上記キャパシタＣｉは、入力回路ＩＢの入力容量と比べても十分に大きなものとされる。

図５には、この発明に係る電圧クランプ回路の一実施例の具体的回路図が示されている。ＭＯＳＦＥＴＭ１は、前記図１のＭＯＳＦＥＴＭ１と同じであり、キャパシタＣｉはＭＯＳ容量により構成される。入力回路ＩＢは、ＰチャネルＭＯＳＦＥＴＭ３とＮチャネルＭＯＳＦＥＴＭ４からなる入力側のＣＭＯＳインバータ回路と、ＰチャネルＭＯＳＦＥＴＭ５とＮチャネルＭＯＳＦＥＴＭ６からなる出力側のＣＭＯＳインバータ回路の縦列回路から構成される。特に制限されないが、出力側のＣＭＯＳインバータ回路の入力端子と回路の接地電位との間には、ＮチャネルＭＯＳＦＥＴＭ７が設けられ、ゲートに出力信号Ｖｏが帰還される。

これにより、入力側のＣＭＯＳインバータ回路は、出力信号ＶｏがロウレベルのときにＭＯＳＦＥＴＭ７がオフ状態となり、ＭＯＳＦＥＴＭ３とＭ４のコンダクタンス比に対応した第１の論理しきい値を持つようにされる。これに対して、出力信号ＶｏがハイレベルのときにＭＯＳＦＥＴＭ７がオン状態となり、ＭＯＳＦＥＴＭ４とＭＯＳＦＥＴＭ７が並列形態となり、上記第１の論理しきい値よりも低い論理しきい値電圧に変化する。これにより、入力回路ＩＢにおいは、入力信号がロウレベルからハイレベルに変化するときは上記高い第１論理しきい値電圧となり、ハイレベルからロウレベルに変化するときは上記低い第２論理しきい値となるというヒステリシス伝達特性を持つようにされる。これによって、入力信号Ｖｉｎが上記第１論理しきい値電圧以上になると、それよりも低い第２論理しきい値電圧以下にならなければ出力信号Ｖｏが変化しなくなるので、入力信号Ｖｉｎが入力回路の論理しきい値電圧付近のときにノイズが発生してもそれに応答して出力信号Ｖｏが変化しないから、安定した入力信号の取り込みが可能になる。

この実施例では、電流源Ｉｏがディプレッション型のＮチャネルＭＯＳＦＥＴＭ２により構成される。このＭＯＳＦＥＴＭ２は、ゲートとソースが接続されることによって定電流動作を行うものとなる。この電流源Ｉｏは、ゲートに所定電圧が印加されたエンハンスメント型のＮチャネルＭＯＳＦＥＴで構成してもよいし、ポリシリコン層等で構成された高抵抗素子で構成してもよい。同図においては、前記静電気破壊防止用のダイオードは省略されている。

キャパシタＣｉを構成するＭＯＳＦＥＴは、特に制限されないが、ＰチャネルＭＯＳＦＥＴのゲート容量が用いられる。このゲート容量は、例えばＭＯＳＦＥＴＭ４等の通常のＭＯＳＦＥＴの数１０個分相当のＭＯＳＦＥＴを用いて構成され、約１ｐＦのような容量値を持つように形成される。ちなみに、このときのＭＯＳＦＥＴＭ１はチャネル幅Ｗが２０μｍ、チャネル長Ｌが８００ｎｍのように、ＭＯＳＦＥＴＭ２はチャネル幅Ｗが２０μｍ、チャネル長Ｌが８μｍのようにそれぞれ大きなサイズに形成される。これに対して、ＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳＦＥＴＭ４は、チャネル幅Ｗが８μｍ、チャネル長Ｌが２μｍのように、ＮチャネルＭＯＳＦＥＴＭ６は、チャネル幅Ｗが７μｍ、チャネル長Ｌが８００ｎｍのようにそれぞれ小さなサイズとされる。

図６には、この発明に係る電圧クランプ回路を説明するための動作波形図が示されている。図６においては、入力電圧Ｖｉｎ、クランプ電圧ＶＩ及び出力電圧Ｖｏの実際の測定波形図が示されている。電圧クランプ回路は、前記図５に示した回路であり、入力電圧Ｖｉｎは０−１２Ｖのような高振幅であり、低電圧ＶＤＤは５Ｖである。同図に示すように、入力電圧Ｖｉｎに対してＶＤＤ−Ｖｔｈ（ＭＯＳＦＥＴＭ１のしきい値電圧）のようなクランプ電圧ＶＩが得られ、前記ヒステリシス特性を持つ２つＣＭＯＳインバータ回路を通してＣＭＯＳレベルの出力電圧Ｖｏを得ることができる。

図７には、この発明に係る電圧クランプ回路におけるキャパシタＣｉの容量値をパラメータとする入力電圧Ｖｉｎとクランプ電圧ＶＩとの関係を示す立ち上がり特性図が示されている。キャパシタＣｉ＝０、つまりはキャパシタＣｉを接続しない状態では、ＭＯＳＦＥＴＭ１のソース，ドレイン間の寄生容量Ｃｄｓによるカップリングによってクランプ電圧ＶＩが約７．８Ｖも上昇してしまい、その後に前記電流源Ｉｏによって放電が行われて徐々に低下する。つまり、ＭＯＳＦＥＴＭ３とＭ４によるＣＭＯＳインバータ回路の入力容量が小さく、上記寄生容量Ｃｄｓとの分圧によって上記約７．８Ｖも上昇してしまうものとなる。

上記キャパシタＣｉの容量値をＣｉ＝０．５ｐＦのとき、Ｃｉ＝１ｐＦのとき、Ｃｉ＝１．５ｐＦのとき、Ｃｉ＝２ｐＦのときのように、クランプ電圧ＶＩは約３．６Ｖ、３Ｖ、２．６Ｖ、２．２Ｖのように抑えられる。キャパシタＣｉは、入力回路の入力容量でもあるので、容量値を大きくするとＭＯＳＦＥＴＭ１を通したクランプ電圧ＶＩまでの充電時間、あるいは立ち下がり時の放電時間が長くなるので、この実施例では必要最小と考えられるＣｉ＝１ｐＦに設定するものである。上記寄生容量Ｃｄｓでのカップリング動作は、上記キャパシタＣｉの容量値を適当に設定することにより、そのカップリングを利用してクランプ電圧ＶＩの立ち上がり、立ち下がりを高速にすることができるようになる。

図８には、この発明に係る電圧クランプ回路の入力電圧Ｖｉｎの立ち上がり特性図が示さ
れている。同図は、図６の立ち上がり部分の時間を拡大して示している。この実施例の電圧クランプ回路は、入力電圧Ｖｉｎが０Ｖから１２Ｖまで１ｎｓで立ち上がりと、それとほぼ同じ時間で前記寄生容量Ｃｄｓでのカップリングによって３Ｖ付近まで立ち上がり、ＭＯＳＦＥＴＭ１での充電動作によって最終的にはＶＤＤ（５Ｖ）−Ｖｔｈまで立ち上がる。２段のＣＭＯＳインバータ回路からなる入力回路ＩＢでは、２ｎｓ程度の信号伝達遅延時間を持って出力電圧Ｖｏをハイレベルに立ち上げるものとなる。

図９には、この発明に係る電圧クランプ回路の入力電圧Ｖｉｎの立ち下がり特性図が示されている。同図は、図６の立ち下がり部分の時間を拡大して示している。この実施例の電圧クランプ回路は、入力電圧Ｖｉｎが１２Ｖから０Ｖまで１ｎｓで立ち下がり、それとほぼ同じ時間で前記寄生容量ＣｄｓでのカップリングとＭＯＳＦＥＴＭ１での放電動作によって入力回路ＩＢの論理しきい値電圧以下まで立ち下がる。最終的に０Ｖにするには、更に１ｎｓを費やしているが、前記のように入力回路ＩＢからみると上記のように０Ｖに等しいものである。２段のＣＭＯＳインバータ回路からなる入力回路ＩＢでは、２ｎｓ程度の信号伝達遅延時間を持って出力電圧Ｖｏをロウレベルに立ち下げるものとなる。

図１０には、この発明に係る電圧クランプ回路が用いられるスイッチング電源装置の一実施例のブロック図が示されている。この実施例のスイッチング電源装置は、制御ＩＣとドライバＩＣとからなり、高電圧からなる入力電圧Ｖｉｎを低電圧からなる出力電圧Ｖｏｕｔに降圧する降圧型スイッチング電源である。特に制限されないが、１００Ｖの商用交流電圧を１２Ｖのような直流電圧に変換して形成された高電圧を、マイコクロコンピュータを構成するＣＰＵ（中央処理装置）、メモリ回路等の動作に用いられる約３Ｖ程度の低電圧に更に変換するのが上記降圧型スイッチング電源である。

インダクタＬＯにキャパシタＣＯを直列形態に接続して平滑出力電圧Ｖｏｕｔを形成し、約１２Ｖのような入力電圧Ｖｉｎから上記インダクタＬＯに流す電流を制御して上記出力電圧Ｖｏｕｔが所定電圧となるようにするドライバＩＣの第１スイッチ素子と、上記第１スイッチ素子がオフ状態のときに上記インダクタＬＯに発生する逆起電圧を所定電位（ＰＧＮＤ）にクランプする第２スイッチ素子が設けられる。上記上記出力電圧Ｖｏｕｔが所定電圧となるようにするために、抵抗Ｒ１とＲ２で分圧されて出力電圧Ｖｏｕｔが制御ＩＣに設けられたエラーアンプＥＡに供給され、所定電圧と比較される。このエラーエンプＥＡの出力電圧と、三角波発生回路ＴＷＧで形成された三角波とは電圧比較回路ＣＭＰに供給されて、その出力信号が制御回路ＣＯＮＴに伝えられてＰＷＭ（パルス幅変調）信号が形成される。このＰＷＭ信号は、上記ドライバＩＣの上記第１スイッチ素子と第２スイッチ素子の制御信号として用いられる。つまり、ＰＷＭ信号により上記第１スイッチ素子のオン期間を制御して上記インダクタＬＯに流す電流の制御が行われる。

制御ＩＣは、特に制限されないが、１２Ｖのような高電圧ＶＤＤが供給されるが、上記エラーエンプの入力電圧は、小さな電圧であることから内部電源回路により５Ｖ程度の低電圧を形成し、前記エラーアンプＥＡ、コンパレータＣＭＰ及び三角波発生回路ＴＷＧと、上記ＰＷＭ信号を形成する制御回路ＣＯＮＴが動作させられる。それ故、制御ＩＣは、５Ｖのような低電圧を直接供給するものであってもよい。

上記ドライバＩＣにおいて、上記電源電圧端子ＶＤＤには、特に制限されないが、入力電圧Ｖｉｎと同じ１２Ｖのような高電圧が供給される。端子ＲＥＧは、後述する内部降圧電源回路Ｒｅｇの出力電圧安定化のためのキャパシタＣ２が接続される外部端子であり、端子ＶＬＤＲＶは、後述するように上記第２スイッチ素子を駆動する駆動回路の動作電圧が供給される。端子ＢＯＯＴは、後述するように上記第１スイッチ素子を駆動する駆動回路の動作電圧を昇圧するためのブートストラップ容量Ｃ１が接続される。この容量Ｃ１の他方の電極には、インダクタＬＯが設けられる出力端子ＬＸに接続される。端子ＤＩＳＢＬ
は、ドライバＩＣの動作制御（ＯＮ／ＯＦＦ）を行う動作制御信号が入力される。

図１１には、図１０のドライバＩＣの一実施例のブロック図が示されている。上記第１スイッチ素子は、パワーＭＯＳＦＥＴＱ１により構成され、第１駆動回路（ハイサイドドライバ）ＨＳＤにより上記入力電圧Ｖｉｎに対応した昇圧電圧信号により駆動される。つまり、ＭＯＳＦＥＴＱ１は、Ｎチャネル型で構成されているので、ゲートに入力電圧Ｖｉｎに対応した駆動電圧を供給したのでは、しきい値電圧分だけ出力電圧が低下してしまう。

そこで、インダクタＬＯに対して入力電圧Ｖｉｎを供給できるようにするために、ＭＯＳＦＥＴＱ１がオフ状態のときに、つまりは、出力端子ＬＸがクランプ用のスイッチ素子であるＭＯＳＦＥＴＱ２のオン状態によりほぼ回路の接地電位ＰＧＮＤにあるとき、ショットキーバリアダイオードＳＢＤを通して内部電源Ｒｅｇにより形成された約５Ｖのような電圧でブートストラップ容量Ｃ１を充電する。そして、ＭＯＳＦＥＴＱ２がオフ状態となり、ＭＯＳＦＥＴＱ１がオン状態になると、ブートストラップ容量Ｃ１によってＭＯＳＦＥＴＱ１のソース出力電圧の上昇に伴い上記ブートストラップ容量Ｃ１に蓄えられた電圧だけ端子ＢＯＯＴの電圧が上昇し、それが第１駆動回路ＨＳＤを通してＭＯＳＦＥＴＱ１のゲートに伝えられる。これにより、ＭＯＳＦＥＴＱ１のゲートには、入力電圧Ｖｉｎに対しても上記ブートストラップ容量Ｃ１に蓄えられた電圧だけ高くなり、出力端子ＬＸの電圧は電圧Ｖｉｎまで高くすることができる。

この実施例では、上記第２スイッチ素子であるＭＯＳＦＥＴＱ２は第２駆動回路（ロウサイドドライバ）ＬＳＤにより上記高電圧により駆動することが可能とされる。つまり、端子ＶＬＤＲＶから与えられた電圧で第２駆動回路ＬＳＤを動作させるようにしている。上記端子ＶＬＤＲＶには、前記のような１２Ｖを印加してもよいし、５Ｖ程度の低電圧を供給してもよい。これはユーザーにおいて任意に設定できるようにするものである。上記１２Ｖのような高電圧で動作させた場合には、ＭＯＳＦＥＴＱ２をオン抵抗値を小さくでき、スイッチング電源における無効電流を小さくできる。

前記制御ＩＣにおいては、上記入力電圧よりも低い低電圧で動作する制御回路ＣＯＮＴにより、上記キャパシタＣＯから得られる出力電圧Ｖｏｕｔが所定電圧（例えば３Ｖ程度）となるようにＰＷＭ信号を形成する。ドライバＩＣにおいては、上記第１駆動回路ＨＳＤと第２駆動回路ＬＳＤの駆動信号を形成する制御論理回路は、同図において点線で示したように、電源回路Ｒｅｇにより形成した低電圧で動作させられるゲート回路Ｇ１〜Ｇ５から構成される。スイッチング電源においては、上記第１スイッチ素子であるＭＯＳＦＥＴＱ１と第２スイッチ素子であるＭＯＳＦＥＴＱ２は、貫通電流による素子破壊を防ぐ為に同時にオン状態にならないようにするデッドタイムを設けることが必要である。

そこで、第１スイッチ素子であるＭＯＳＦＥＴＱ１のゲートに供給される駆動信号を前記図１又は図５で示した電圧クランプ回路ＣＰ３により上記低電圧に対応して電圧クランプ回路ＣＰ３の入力ノードに入力されるＭＯＳＦＥＴＱ１のゲートに供給される駆動信号を電圧クランプして上記第２駆動回路ＬＳＤに伝えられる入力信号を形成するゲート回路Ｇ５の帰還信号とする。上記第２スイッチ素子であるＭＯＳＦＥＴＱ２のゲートに供給される駆動信号を前記図１又は図５で示した電圧クランプ回路ＣＰ２により上記低電圧に対応して電圧クランプ回路ＣＰ２の入力ノードに入力されるＭＯＳＦＥＴＱ２のゲートに供給される駆動信号を電圧クランプして上記第１駆動回路ＨＳＤに伝えられる入力信号を形成するゲート回路Ｇ４の帰還信号とする。つまり、電圧クランプ回路ＣＰ３とＣＰ２は、上記のような高振幅の駆動信号を低振幅の信号に変換するレベルシフト回路として動作し、第１と第２スイッチ素子が同時にオン状態とならないように、いいかえるならばＭＯＳＦＥＴＱ１をオフ状態にする信号を受けてＭＯＳＦＥＴＱ２をオン状態にして、ＭＯＳＦＥＴＱ２をオフ状態にする信号を受けてＭＯＳＦＥＴＱ１をオン状態にしてデッドタイム
を設定する。

この実施例では、前記のようなレベルシフト動作を行う回路として、電圧クランプ回路を用いている。この実施例の電圧クランプ回路は、その伝達特性が高速であり、ＭＯＳＦＥＴＱ１とＱ２とが同時にオン状態とならないようにするデットタイムを小さく設定することができる。つまり、スイッチング周期が同じならば、デッドタイムが小さい分だけより高い精度での電圧制御が可能になるものである。

ゲート回路Ｇ４の出力信号は、前記のように低電圧信号であるので、高電圧信号に変換するレベルシフト回路ＬＳＵを介して上記第１駆動回路ＨＳＤの入力信号とされる。また、かかるレベルシフト回路ＬＳＵ及び第１駆動回路ＨＳＤは、出力端子ＬＸの電位が回路の基準電位とされる。上記制御論理回路や、電源回路Ｒｅｇ及びＰＷＭの入力回路ＩＢや次に説明する電圧クランプ回路ＣＰ１やロウレベルへ検出回路ＵＶＬは、端子ＣＧＮＤから供給される回路の基準電位とされる。つまり、これらの回路の接地電位ＣＧＮＤを前記インダクタの逆起電圧をクランプするための接地電位ＰＧＮＤと分けることにより、動作の安定化を図るものである。

ドライバＩＣの動作の有効／無効（ＯＮ／ＯＦＦ）を制御するＤＩＳＢＬからの入力信号は、５Ｖ〜１２Ｖの信号振幅での使用が可能にされる。それ故、１２Ｖのような高い信号振幅で動作させられる場合を想定して、図１で示したような電圧クランプ回路ＣＰ１が設けられる。そうすることにより、１２Ｖのような高い信号振幅での動作においても低消費電力での動作が可能となる。もしも、５Ｖのような低電圧の入力信号が供給された場合には、実質的なクランプ動作は行われないが、動作そのものには何ら影響を与えない。

上記のような実施例によると、高速かつ低消費電力で安定的に電圧クランプ動作を行うようにすることができ、又入力電圧の変化に高速応答する電圧クランプ動作によって、スイッチング電源装置の第１スイッチ素子と第２スイッチ素子の切り替えのデッドタイムの短縮化が可能となる。

図１２には、図１０のドライバＩＣの他の一実施例のブロック図が示されている。この実施例では、ドライバＩＣは、３つのシリコンチップが一つのパッケージに封止されて構成させれたマルチチップモジュール構造とされる。つまり、パワーＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２は、同図で点線で示したようにそれぞれ別のシリコン等の半導体基板上（シリコンチップ）ＣＨＰ１とＣＨＰ２に形成し、上記パワーＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２以外のドライバＩＣを構成する回路を一つのシリコン等の半導体基板上（シリコンチップ）ＣＨＰ３に形成して、これらが一つのパッケージに封止されて上記ドライバＩＣが構成される。このようなマルチチップモジュール構成のドライバＩＣにおいては、前記図１１に示したようにドライバＩＣを構成する全ての回路を一つの半導体基板上に形成するのに比べて、低コストで高性能な製品を作る事ができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図１、図６において、ＭＯＳＦＥＴＭ１のサイズ、キャパシタＣｉの容量値及び電流源Ｉｏの電流は、電圧クランプ用途に応じて適宜に設定されるものである。この発明は、電圧クランプ回路（電圧レベル変換回路）及びスイッチング電源装置それに用いられる半導体集積回路装置に広く利用できる。

この発明に係る電圧クランプ回路の一実施例を示す回路図である。 この発明に係る電圧クランプ回路の動作を説明するための特性図である。 この発明の電圧クランプ回路を説明するための等価回路図である。 この発明の電圧クランプ回路を説明するための等価回路図 この発明に係る電圧クランプ回路の一実施例を示す具体的回路図である。 この発明に係る電圧クランプ回路を説明するための動作波形図である。 この発明に係る電圧クランプ回路における入力電圧とクランプ電圧との関係を示す特性図である。 この発明に係る電圧クランプ回路の入力電圧の立ち上がり特性図である。 この発明に係る電圧クランプ回路の入力電圧の立ち下がり特性図である。 この発明に係る電圧クランプ回路が用いられるスイッチング電源装置の一実施例を示すブロック図である。 図１０のドライバＩＣの一実施例を示すブロック図である。 図１０のドライバＩＣの他の一実施例を示すブロック図である。

符号の説明

Ｄ１，Ｄ２…ダイオード、Ｍ１〜Ｍ６…ＭＯＳＦＥＴ、Ｉｏ…電流源、Ｃｉ…キャパシタ、Ｃｄｓ…寄生容量、ＩＢ…入力回路、ＣＰＮＴ…制御回路、ＥＡ…エラーアンプ、ＣＭＰ…電圧比較回路、ＴＷＧ…三角波発生回路、ＣＩ…ブートストラップ容量、ＬＯ…インダクタ、ＣＯ，Ｃ１…キャパシタ、ＨＳＤ…第１駆動回路、ＬＳＤ…第２駆動回路、ＣＰ１〜ＣＰ３…電圧クランプ回路、Ｒｅｇ…電源回路、ＬＳＵ…レベルシフト回路、Ｇ１〜Ｇ５…ゲート回路、ＳＢＤ…ショットキーバリアダイオード、Ｑ１，Ｑ２…パワーＭＯＳＦＥＴ（第１，第２スイッチ素子），ＣＨＰ１〜ＣＨＰ３…シリコンチップ。

Claims (42)

1. 入力電圧が供給される入力端子と、
   上記入力端子にソース，ドレイン経路の一方が接続され、ゲートに所定電圧が与えられたＭＯＳＦＥＴと、
   上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と回路の接地電位との間に設けられた電流源とを有し、
   上記電流源と並列形態にキャパシタが設けられ、
   上記ＭＯＳＦＥＴのソース，ドレイン経路の他方から出力電圧を得ることを特徴とする電圧クランプ回路。
2. 請求項１において、
   上記キャパシタは、上記ＭＯＳＦＥＴのドレイン，ソース間寄生容量に対して十分大きな容量値を持つようにされてなるＭＯＳ容量であり、
   上記電流源はゲートとソースが接続されたディプレッション型ＭＯＳＦＥＴであることを特徴とする電圧クランプ回路。
3. 請求項２において、
   上記出力電圧は、上記入力電圧よりも小さな電源電圧で動作する第１ＣＭＯＳインバータ回路の入力に伝えられることを特徴とする電圧クランプ回路。
4. 請求項１において、
   上記電圧クランプ回路は、半導体集積回路装置に搭載され、
   上記入力端子は、半導体集積回路装置の外部端子であり、静電気破壊防止回路が設けられてなることを特徴とする電圧クランプ回路。
5. 請求項４において、
   上記第１ＣＭＯＳインバータ回路の出力信号は、次段の第２ＣＭＯＳインバータ回路の入力に伝えられ、
   かかる第２ＣＭＯＳインバータ回路の出力信号は、上記第２ＣＭＯＳインバータ回路の入力端子との回路の接地電位との間に設けられたＭＯＳＦＥＴのゲートに帰還され、上記第１ＣＭＯＳインバータ回路がヒステリシス伝達特性を持つようにされてなることを特徴とする電圧クランプ回路。
6. 請求項５において、
   上記ＭＯＳＦＥＴは、Ｎチャネル型とされ、
   上記入力電圧は、正の電圧であることを特徴とする電圧クランプ回路。
7. 請求項１において、
   上記電流源は直流的な電流成分を流すことが可能なことを特徴とする電圧クランプ回路。
8. 請求項７において、
   上記出力電圧は、上記入力電圧よりも小さな電源電圧で動作する入力回路の入力部に伝えられ、上記所定電圧は、上記電源電圧であり、
   上記入力回路は上記キャパシタと並列形態に容量成分を持っていることを特徴とする電圧クランプ回路。
9. 請求項１において、
   上記ＭＯＳＦＥＴの基板は上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と接続されていることを特徴とする電圧クランプ回路。
10. 入力電圧が供給される入力ノードにソース，ドレイン経路の一方が接続され、ゲートに所定電圧が与えられたＭＯＳＦＥＴと、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と回路の接地電位との間に設けられた直流的な電流成分を流すことが可能な電流源とを有し、
    上記電流源と並列形態にキャパシタが設けられ、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方から出力電圧を得ることを特徴とする電圧レベル変換回路。
11. 請求項１０において、
    上記キャパシタは、上記ＭＯＳＦＥＴのドレイン，ソース間寄生容量に対して十分大きな容量値を持つようにされてなるＭＯＳ容量であり、
    上記電流源はゲートとソースが接続されたディプレッション型ＭＯＳＦＥＴであることを特徴とする電圧レベル変換回路。
12. 請求項１１において、
    上記出力電圧は、上記入力電圧よりも小さな電源電圧で動作する第１ＣＭＯＳインバータ回路の入力に伝えられ、
    上記所定電圧は、上記電源電圧であることを特徴とする電圧レベル変換回路。
13. 請求項１０において、
    上記電圧レベル変換回路は、一つの半導体基板上に搭載されることを特徴とする電圧レベル変換回路。
14. 請求項１３において、
    上記電圧レベル変換回路は、半導体集積回路装置に搭載され、
    上記入力ノードは半導体集積回路装置の外部端子であり、静電気破壊防止回路が設けられてなることを特徴とする電圧レベル変換回路。
15. 請求項１２において、
    上記第１ＣＭＯＳインバータ回路の出力信号は、次段の第２ＣＭＯＳインバータ回路の入力に伝えられ、
    かかる第２ＣＭＯＳインバータ回路の出力信号は、上記第２ＣＭＯＳインバータ回路の入力端子と回路の接地電位との間に設けられたＭＯＳＦＥＴのゲートに帰還され、上記第１ＣＭＯＳインバータ回路がヒステリシス伝達特性を持つようにされてなることを特徴とする電圧レベル変換回路。
16. 請求項１２において、
    上記ＭＯＳＦＥＴ及びディプレッションＭＯＳＦＥＴは、Ｎチャネル型とされ、
    上記入力電圧及び電源電圧は、正の電圧であることを特徴とする電圧レベル変換回路。
17. 請求項１０において、
    上記出力電圧は、上記入力電圧よりも小さな電源電圧で動作する入力回路の入力部に伝えられ、
    上記所定電圧は、上記電源電圧であり、
    上記入力回路は、上記キャパシタと並列形態に容量成分を持っていることを特徴とする電圧レベル変換回路。
18. 請求項１０において、
    上記ＭＯＳＦＥＴの基板は上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と接続されていることを特徴とする電圧レベル変換回路。
19. インダクタと、
    上記インダクタに直列形態に設けられて出力電圧を形成する第１キャパシタと、
    入力電圧をスイッチング制御することにより上記インダクタに流す電流を制御する第１スイッチ素子と、
    上記第１スイッチ素子がオフ状態のときにオン状態であるような時間を有するようスイッチング動作が行われ、上記電流を制御する第２スイッチ素子と、
    入力電圧に対応した第一の電圧により動作し、上記第１スイッチ素子を駆動する第１駆動回路と、
    第二の電圧により動作し、上記第２スイッチ素子を駆動する第２駆動回路と、
    上記第１キャパシタから得られる上記出力電圧が所定電圧となるようにＰＷＭ信号を形成する制御回路と、
    上記入力電圧又は第二の電圧以下の第三の電圧で動作し、上記ＰＷＭ信号を受けて上記第１駆動回路と第２駆動回路の駆動信号を形成する制御論理回路とを備え、
    上記制御論理回路は、
    上記第１スイッチ素子のための駆動信号を上記第三の電圧に対応して電圧クランプして上記第２駆動回路の入力に帰還する第１電圧クランプ回路と、上記第２スイッチ素子のための駆動信号を上記第三の電圧に対応して電圧クランプして上記第１駆動回路の入力に帰還する第２電圧クランプ回路とを備えて上記第１と第２スイッチ素子が同時にオン状態とならないようにスイッチング制御を行うものであり、
    上記第１及び第２電圧クランプ回路それぞれは、
    入力ノードと、
    上記入力ノードにソース，ドレイン経路の一方が接続され、ゲートに上記第三の電圧が与えられたＭＯＳＦＥＴと、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と回路の接地電位との間に設けられた電流源とを有し、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方から上記入力ノードからの信号を電圧クランプした帰還信号を得ることを特徴とするスイッチング電源装置。
20. 請求項１９において、
    第３電圧クランプ回路を有し、
    上記第３電圧クランプ回路は、
    上記スイッチング電源装置の有効／無効（ＯＮ／ＯＦＦ）を制御するための入力信号が供給される入力ノードと、
    上記入力ノードにソース，ドレイン経路の一方が接続され、ゲートに上記第三の電圧が与えられたＭＯＳＦＥＴと、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と回路の接地電位との間に設けられた電流源と、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方から上記入力信号を電圧クランプした制御信号を得ることを特徴とするスイッチング電源装置。
21. 請求項１９において、
    上記電流源には、並列形態に第２キャパシタが設けられてなることを特徴とするスイッチング電源装置。
22. 請求項２１において、
    上記第２キャパシタは、上記ＭＯＳＦＥＴのドレイン，ソース間寄生容量に対して十分大きな容量値を持つようにされてなるＭＯＳ容量であり、
    上記電流源はゲートとソースが接続されたディプレッション型ＭＯＳＦＥＴであることを特徴とするスイッチング電源装置。
23. 請求項１９において、
    上記電流源は直流的な電流成分を流すことが可能なことを特徴とするスイッチング電源装置。
24. 請求項２３において、
    上記電流源と並列形態に第２キャパシタが設けられることを特徴とするスイッチング電源装置。
25. 請求項２４において、
    上記帰還信号は、上記駆動信号よりも小さな上記第三の電圧で動作する上記制御論理回路の入力部に伝えられていることを特徴とするスイッチング電源装置。
26. 入力電圧を降圧して出力電圧を形成するための電流を制御する第１スイッチ素子と、
    上記電流を流す為の端子と、
    上記第１スイッチ素子がオフ状態のときにオン状態であるような時間を有するようスイッチング動作が行われ、上記電流を制御する第２スイッチ素子と、
    上記入力電圧に対応した第一の電圧により動作し、上記第１スイッチ素子を駆動する第１駆動回路と、
    第二の電圧により動作し、上記第２スイッチ素子を駆動する第２駆動回路と、
    上記入力電圧又は第二の電圧以下の第三の電圧で動作し、上記第１スイッチ素子と第二スイッチ素子のための制御用信号を受けて上記第１駆動回路と第２駆動回路の駆動信号を形成する制御論理回路とを備え、
    上記制御論理回路は、
    上記第１スイッチ素子のための駆動信号を上記第三の電圧に対応して電圧レベル変換して上記第２駆動回路の入力に帰還する第１電圧レベル変換回路と、上記第２スイッチ素子のための駆動信号を上記第三の電圧に対応して電圧レベル変換して上記第１駆動回路の入力に帰還する第２電圧レベル変換回路とを備えて上記第１と第２スイッチ素子が同時にオン状態とならないようにスイッチング制御を行うものであり、上記第１スイッチ素子と、上記端子と、上記第２スイッチ素子と、上記第１駆動回路と、上記第２駆動回路と、上記制御論理回路とが一つのパッケージに封止され、
    上記制御用信号はＰＷＭ信号であり、
    上記第１及び第２電圧レベル変換回路それぞれは、
    上記駆動信号が供給される入力ノードと、
    上記入力ノードにソース，ドレイン経路の一方が接続され、ゲートに上記第三の電圧が与えられたＭＯＳＦＥＴと、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と回路の接地電位との間に設けられた直流的な電流成分を流すことが可能な電流源と、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方から上記駆動信号を電圧レベル変換した帰還信号を得るものであることを特徴とする半導体集積回路装置。
27. 請求項２６において、
    上記半導体集積回路装置は更に第３電圧レベル変換回路を有し、
    上記第３電圧レベル変換回路は上記一つのパッケージに封止され、
    上記第３電圧レベル変換回路は、
    上記半導体集積回路装置の有効／無効（ＯＮ／ＯＦＦ）を制御するための入力信号が供給される入力端子と、
    上記入力端子にソース，ドレイン経路の一方が接続され、ゲートに上記第三の電圧が与えられたＭＯＳＦＥＴと、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方と回路の接地電位との間に設けられた直流的な電流成分を流すことが可能な電流源と、
    上記ＭＯＳＦＥＴのソース，ドレイン経路の他方から上記入力信号を電圧レベル変換した制御信号を得ることを特徴とする半導体集積回路装置。
28. 請求項２６において、
    上記電流源には、並列形態にキャパシタが設けられてなることを特徴とする半導体集積回路装置。
29. 請求項２８において、
    上記キャパシタは、上記ＭＯＳＦＥＴのドレイン，ソース間寄生容量に対して十分大きな容量値を持つようにされてなるＭＯＳ容量であり、
    上記電流源はゲートとソースが接続されたディプレッション型ＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。
30. 請求項２６において、
    上記帰還信号は、上記駆動信号よりも小さな上記第三の電圧で動作する上記制御論理回路の入力部に伝えられていることを特徴とする半導体集積回路装置。
31. 請求項２６において、
    上記電流はインダクタと上記インダクタに直列形態に設けられた容量により上記出力電圧を形成するために上記入力電圧の生成部から上記インダクタに流す電流であることを特徴とする半導体集積回路装置。
32. 入力電圧が供給される入力端子と、
    上記入力端子にソース、ドレイン経路の一方が接続されゲートに所定電圧が与えられたＭＯＳＦＥＴと、
    上記ＭＯＳＦＥＴのソース、ドレイン経路の他方と回路の接地電位との間に設けられた部位とを有し、
    上記ＭＯＳＦＥＴのソース、ドレイン経路の他方から出力電圧を得るものであり、
    上記入力電圧が上記所定電位に対応する電圧以上であった場合には、上記ソース、ドレイン経路の他方から上記所定電位に対応する上記出力電圧が出力され、
    上記部位は上記接地電位よりも大きい電圧が上記ソース、ドレイン経路の他方に印加されている場合には、上記ソース、ドレイン経路の他方の電圧が上記接地電位に近づくような電流が流れる事が可能に構成され、
    上記部位と並列形態にキャパシタが設けられてなることを特徴とする電圧レベル変換回
33. 請求項３２において、
    上記入力電圧が上記所定電位に対応する電圧未満であった場合には、上記ソース、ドレイン経路の他方から上記入力電圧に対応する上記出力電圧が出力されることを特徴とする電圧レベル変換回路。
34. 請求項３２において、
    上記接地電位に近づくような電流は、上記電圧レベル変換回路の不良と見なされない程度の微小な電流であることを特徴とする電圧レベル変換回路。
35. 請求項３２において、
    上記部位はゲートとソースが接続されたディプレッション型ＭＯＳＦＥＴであることを特徴とする電圧レベル変換回路。
36. 請求項３２において、
    上記部位はポリシリコンで形成された抵抗素子であることを特徴とする電圧レベル変換回路。
37. 請求項３２において、
    上記キャパシタは、上記ＭＯＳＦＥＴのドレイン，ソース間寄生容量に対して十分大きな容量値を持つようにされてなるＭＯＳ容量であることを特徴とする電圧レベル変換回路。
38. 請求項２６において、
    上記第１スイッチ素子は第一の半導体基板上に構成されていて、
    上記第２スイッチ素子は第二の半導体基板上に構成されていて、
    上記第一の半導体基板と上記第二の半導体基板とが上記一つのパッケージに封止されていることを特徴とする半導体集積回路装置。
39. 請求項３８において、
    上記第１駆動回路と上記第２駆動回路と上記制御論理回路とは第三の半導体基板上に形成されていて、
    上記第三の半導体基板が上記一つのパッケージに封止されていることを特徴とする半導体集積回路装置。
40. 請求項２６において、
    上記第１スイッチ素子と、上記第２スイッチ素子と、上記第１駆動回路と、上記第２駆動回路と、上記制御論理回路とが一つの半導体基板上に構成されており、上記一つの半導体基板が上記一つのパッケージに封止されていることを特徴とする半導体集積回路装置。
41. 請求項２６において、
    上記半導体集積回路装置の有効／無効を制御するための入力信号が供給される第一制御端子と、
    上記ＰＷＭ信号を受ける第二制御端子と、
    上記第二の電圧を供給する為の電源端子とを有し、
    上記電源端子に外部から電源を供給することにより上記第二の電圧を所定の範囲で任意に設定可能であることを特徴とする半導体集積回路装置。
42. 請求項４１において、
    上記入力電圧を検出する為の検出回路を有し、検出結果に従って上記制御論理回路を制御することを特徴とする半導体集積回路装置。

Images