JP2014204536A - 半導体集積回路およびその動作方法 - Google Patents
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Abstract
【課題】スイッチング周波数の低下に応答して更にスイッチング周波数を低下して軽負荷時のコンパレータの消費電力を低減する一方、負荷電流の変動による出力電圧の変動を軽減すること。【解決手段】パルスPLSに応答して駆動ユニット2は、ハイサイド素子Q1とローサイド素子Q2を駆動する。負荷検出回路6はQ1、Q2の所定の時間のオフ状態を検出して軽負荷状態の第1の負荷検出信号LLSGを生成して、短時間のオフ状態を検出して重負荷状態の第2のLLSGを生成する。パルス生成回路4は第1のLLSGに応答して幅広の第2パルス幅のパルスPLSを生成して、第2のLLSGに応答して幅狭の第1パルス幅のパルスPLSを生成する。コンパレータ3は第2の状態のLLSGに応答して大きな第2バイアス電流に設定され、第1のLLSGに応答して小さな第1バイアス電流に設定される。【選択図】図1
Description
本発明は、スイッチング・レギュレータ方式のDC−DCコンバータに使用される半導体集積回路およびその動作方法に関し、特にスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善して軽負荷時でのコンパレータの消費電力を低減する一方、負荷電流の変動による出力電圧の変動を軽減するのに有効な技術に関するものである。
ノートPC(Personal Computer)等の電池駆動の電子機器には、ACアダプタまたは電池からのDC電圧をノートPCの中央処理ユニット(CPU)、すなわちマイクロプロセッサである負荷に供給されるDC電圧に変換するDC−DCコンバータが使用される。
近年、地球規模の環境問題対策として省エネルギー化が重要視されており、種々の電子機器に使用されるスイッチング電源の高効率化・低消費電力化、特に待機消費電力の低減がクローズアップされている。
従来から、DC−DCコンバータは、PWM(Pulse Width Modulation)制御やPFM(Pulse Frequency Modulation)制御等を実行するスイッチングレギュレータを使用することで、高い変換効率を実現するものである。すなわち、スイッチングレギュレータ方式のDC−DCコンバータは、負荷に供給されるDC電圧を所定の目標値に維持するように、半導体スイッチのオン・オフ制御をフィードバック制御するものである。
下記特許文献1には、スイッチングを使用するDC−DCコンバータとして、電圧モード型のDC−DCコンバータと電流モード型のDC−DCコンバータとがあることが記載されている。更に下記特許文献1の図31とそれに関係する開示には、エラーアンプとコンパレータと三角波発生回路とドライバ回路とメインスイッチング素子と同期整流型スイッチ素子とインダクタとコンデンサとを具備する電圧モード型のDC−DCコンバータが記載されている。
エラーアンプの非反転入力端子には基準電圧が供給され、エラーアンプの反転入力端子にはインダクタとコンデンサの接続ノードの出力電圧が供給される。コンパレータの非反転入力端子にはエラーアンプの出力電圧が供給され、コンパレータの反転入力端子には三角波発生回路から発生される三角波信号が供給され、コンパレータの出力信号はドライバ回路に供給される。ドライバ回路はメインスイッチング素子と同期整流型スイッチ素子を相補的に駆動するので、メインスイッチング素子のオン・オフ動作と同期整流型スイッチ素子のオン・オフ動作とは逆動作となる。
下記特許文献2の図8とそれに関係する開示には、エラーアンプと位相補償コンデンサと位相補償抵抗と2個の帰還抵抗と発振回路とパルス幅変調用コンパレータと2個のドライバ回路と2個の出力トランジスタとインダクタとコンデンサとを具備するPWM制御方式の降圧型DC−DCコンバータが記載されている。インダクタとコンデンサの接続ノードの出力電圧は2個の帰還抵抗によって分圧されることで、2個の帰還抵抗の接続ノードにはフィードバック信号が生成される。エラーアンプの非反転入力端子に出力電圧を決定する基準電圧としての出力電圧制御信号が供給され、エラーアンプの反転入力端子にフィードバック信号が供給される。パルス幅変調用コンパレータの反転入力端子にエラーアンプの出力信号が供給され、パルス幅変調用コンパレータの非反転入力端子に発振回路から発生される三角波信号が供給されて、パルス幅変調用コンパレータの出力信号は2個のドライバ回路の2個の入力端子に共通に供給され、2個のドライバ回路の2個の出力端子は2個の出力トランジスタの2個のゲートにそれぞれ供給される。2個の出力トランジスタの2個のドレイン・ソース電流経路は入力電源電圧と接地電位との間に直列に接続され、2個の出力トランジスタの共通接続点はインダクタの一端に接続され、インダクタの他端はコンデンサと負荷との並列接続を介して接地電位に接続される。特に、エラーアンプの非反転入力端子と出力端子との間に、位相補償コンデンサと位相補償抵抗とが直列接続されている。
下記特許文献2には、詳細には記載されてはいないが、PWM制御方式の降圧型DC−DCコンバータのエラーアンプに接続された位相補償コンデンサと位相補償抵抗とは、フィードバックの発振を防止するものである。すなわち、DC−DCコンバータのフィードバックループのインダクタとコンデンサとの共振によって、180度の位相遅延が発生するものである。更にフィードバックループの負帰還での180度の位相反転によって、合計360度の位相遅延となり、負帰還ではなく正帰還となり降圧型DC−DCコンバータは発振するものとなる。この際にエラーアンプに接続された位相補償コンデンサと位相補償抵抗とは、出力ローパスフィルタのコイルとコンデンサとによる合計180度の位相遅延をキャンセルすることで、上述の不所望な発振を防止する機能を有するものである。
従来から、種々の会社からPWM制御方式の降圧型DC−DCコンバータの種々の半導体集積回路が市販されている。第1種類の半導体集積回路は、位相補償コンデンサと位相補償抵抗を半導体集積回路の半導体チップの外部部品としたものである。しかし、この外部部品方式は、部品コストの増大とともに半導体集積回路の外部端子の増大をもたらすという欠点を有する。第2種類の半導体集積回路は、位相補償コンデンサと位相補償抵抗とを半導体集積回路の半導体チップの内部オンチップ部品としたものである。しかし、この内部オンチップ部品方式は、半導体集積回路の半導体チップ面積と電子機器の配線基板面積とが増大して、半導体集積回路と電子機器のコストが増大して、さらに発振周波数などが制約されると言う欠点を有する。
下記非特許文献1には、これらの欠点を解消することの可能なコンスタント・オンタイム(COT)を採用した降圧型同期電圧レギュレータが記載されている。コンスタント・オンタイム(COT)制御方式によってループ補償回路が不必要となるため、負荷過渡応答が高速となり、単純な回路構成を実現でき、外付け部品点数を削減でき、設計を簡素化して、基板スペースを最小限とすることが可能となるとしている。更にハイサイド・スイッチのオンタイムは、入力電源電圧VINのピンとRONピンとの間に接続される外付け抵抗によって設定されるとしている。
下記非特許文献2にも、下記非特許文献1の記載と同様に、位相補償が不必要で良好な過渡応答を有するコンスタント・オンタイム制御方式を採用した降圧型レギュレータが記載されている。入力電源電圧VINのピンとRONピンとの間に外付け抵抗が接続され、オンタイムは外付け抵抗の大きさで調整されるとしている。
最初に、連続モード(CCM:Continuous Conduction Mode)では、スイッチング周波数fswは出力電圧VOUTと入力電源電圧VINの比VOUT/VINであるデューティ・サイクルDとオンタイムTONのみに依存して、fsw=VOUT/(VIN・TON)で与えられるとしている。
一方、軽負荷時において観測される不連続モード(DCM:Discontinuous Conduction Mode)では、スイッチング周波数fswは負荷に応じて変化するので、高い効率と良好な過渡応答とが得られる。この時のスイッチング周波数fswは、コイルのインダクタンスLと負荷電流IOUTにも依存して、fsw=(2・L・VOUT・IOUT)/(TON 2・VIN・(VIN−VOUT))で与えられるとしている。
更に下記非特許文献2には、軽負荷によってインダクタのリップル電流が負荷電流の2倍になるまで負荷電流を減少すると、連続モード(CCM)から不連続モード(DCM)に移行して、その境界の電流IBOUNDARYは、IBOUNDARY=(VIN−VOUT)・D/(2・L・fsw)で与えられることが記載されている。
下記特許文献3の図17と図18とそれに関係する開示には、上述のコンスタント・オンタイム(COT)制御方式を採用した電源装置の構成と動作が記載されている。この電源装置はハイサイドトランジスタとローサイドトランジスタとPWM制御ユニットを具備して、PWM制御ユニットはコンパレータ回路とワンショットパルス生成回路と逆電流検出回路と制御論理回路・ドライバ回路を含んでいる。
ハイサイドトランジスタのドレインに入力電源電圧VINが供給されて、ハイサイドトランジスタのソースとローサイドトランジスタのドレインとはインダクタの一端に共通接続され、インダクタの他端は出力電圧端子となって、この出力電圧端子は容量の一端と負荷の一端とに接続され、容量の他端と負荷の他端とは接地電位に接続される。コンパレータ回路の非反転入力端子には出力電圧を決定する基準電圧としての出力電圧制御信号が供給され、コンパレータ回路の反転入力端子には出力電圧端子の出力電圧がフィードバック信号として供給され、コンパレータ回路の出力信号はワンショットパルス生成回路の入力端子に供給される。ローサイドトランジスタのドレインは逆電流検出回路の入力端子に供給され、コンパレータ回路の出力信号と逆電流検出回路の出力信号とは制御論理回路・ドライバ回路に供給されて、制御論理回路・ドライバ回路はハイサイドトランジスタのゲートとローサイドトランジスタのゲートとを駆動する。
軽負荷時に、コンパレータ回路が反転入力端子の出力電圧が非反転入力端子の基準電圧に低下したことを検出すると、コンパレータ回路の検出出力信号に応答して、ワンショットパルス生成回路はコンスタント・オン時間のパルス幅を有するワンショットパルスを生成する。コンスタント・オン時間では、制御論理回路・ドライバ回路のゲート駆動により、ハイサイドトランジスタはオン状態となり、ローサイドトランジスタはオフ状態となるので、インダクタの電流は増大する。コンスタント・オン時間の経過後は、制御論理回路・ドライバ回路のゲート駆動により、ハイサイドトランジスタはオフ状態となり、ローサイドトランジスタはオン状態となるので、インダクタの電流は減少しながらローサイドトランジスタを介して接地電位から流れ続ける。
インダクタの電流が0A(ゼロ・アンペア)以下に低下することによって、この電流の方向はインダクタの電流が0A(ゼロ・アンペア)以上の電流方向と反対となって、逆流が発生しようとする。この状態は逆電流検出回路によって検出され、逆電流検出回路の検出出力信号に応答して制御論理回路・ドライバ回路はハイサイドトランジスタとローサイドトランジスタの両者をオフ状態に制御する。その結果、ハイサイドトランジスタとローサイドトランジスタの両者がオフ状態である期間では、容量の充電電荷からの放電電流により負荷が駆動されて、出力電圧端子の出力電圧が徐々に低下する。出力電圧端子の出力電圧が基準電圧に低下すると、ワンショットパルスが生成され、ハイサイドトランジスタがオン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧が安定化されるものである。
下記特許文献3の図19とそれに関係する開示には、負荷電流が大きな重負荷時には下記特許文献3の図17の電源装置が連続モード(CCM)で動作して、負荷電流が小さな軽負荷時には下記特許文献3の図17の電源装置が不連続モード(DCM)で動作することが記載されている。更に連続モード(CCM)ではインダクタの電流は逆流せずにスイッチング周波数は負荷電流の大きさに無関係に一定値となること、また不連続モード(DCM)ではスイッチング周波数は負荷電流が小さくなるほど低下するので電力変換効率を向上できるとしている。
一方、下記特許文献4には、インダクタ電流の谷値がゼロに至る軽負荷時において、高精度に出力電圧を制御するDC−DCコンバータが記載されている。ローサイドスイッチの検出電流の電流−電圧変換による検出電圧は複数の設定値と複数の比較器によって比較され、複数の比較器の比較出力信号は複数のラッチを介してタイマー回路に供給される。タイマー回路は複数のラッチの複数の出力信号に応答してハイサイドスイッチのオン時間を制御するので、負荷が軽負荷となるのに応答してハイサイドスイッチのオン時間が段階的に短縮されるとしている。尚、下記特許文献4に対応する米国特許出願公開は、US2006/0220629A1明細書である。
更に、下記特許文献5には、軽負荷時の出力電圧を低リップルとした高精度出力電圧を得るためのDC−DCコンバータが記載されている。ローサイドスイッチの電流がインダクタに直列接続された電流検出器により検出され、電流検出器の電流検出信号は複数の基準電圧と複数の比較器によって比較され、複数の比較器の比較出力信号は複数のラッチを介してタイマー回路に供給される。タイマー回路は複数のラッチの複数の出力信号に応答して、インダクタ電流が大きくなるとハイサイドスイッチのオン時間を長くする。従って、軽負荷時ではハイサイドスイッチのオン時間が短くされて、軽負荷時でも連続モードで動作して、出力リップル電圧を小さくでき、出力電圧の高精度化を実現できるとしている。
下記特許文献6には、バーストモード制御のスイッチング電源がバーストノイズを発生すると言う問題と、スキップモード制御のスイッチング電源でもバースト状となり出力リップル電圧が大きいと言う問題を解決するためのスイッチング電源装置が記載されている。すなわち、バーストモード制御のスイッチング電源は、スイッチのオン・オフ制御とスイッチのオフ状態維持とを行うのでスイッチング周波数が不連続となりバーストノイズを発生するものである。また、スキップモード制御のスイッチング電源は出力電圧をウィンドウの電圧下限から電圧上限に向けて固定デューティのパルスでオン・オフ制御して増大させる一方、電圧上限から電圧下限に向けてスイッチング動作の停止で減少させるので、出力リップル電圧が大きいと言うものである。
従って、下記特許文献6に記載されたスイッチング電源装置では、平滑コイルと出力コンデンサと負荷に接続されたスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとを駆動するドライバの入力端子とパルス発生部の出力端子との間には、軽負荷判定信号が供給される遅延回路が接続されている。
パルス発生部は出力電圧に応じた帰還電圧と基準電圧との差に応じた値に基づいたデューティ比のパルス信号を発生するために、帰還電圧と基準電圧とが供給される比較器と一定周期を有するセット信号がセット端子に供給され比較器の比較出力信号がリセット端子に供給されてその出力からパルス信号を生成するフリップフロップとによって構成される。
遅延回路は、フリップフロップからのパルス信号がゲートに供給されるP型トランジスタおよびN型トランジスタと、抵抗と、容量と、インバータと、アンド回路と、オア回路とによって構成される。P型トランジスタのソースは電源電圧に接続されて、N型トランジスタのソースは接地電圧に接続され、P型トランジスタのドレインは抵抗の一端に接続され、N型トランジスタのドレインは抵抗の他端に接続される。容量の一端とインバータの入力端子とはN型トランジスタのドレインおよび抵抗の他端に接続され、容量の他端は接地電位に接続される。アンド回路の一方の入力端子と他方の入力端子に、インバータの出力信号と軽負荷判定信号とがそれぞれ供給される。オア回路の一方の入力端子と他方の入力端子に、フリップフロップからのパルス信号とアンド回路の出力信号とがそれぞれ供給される。
軽負荷判定信号がローレベルの場合には、フリップフロップからのパルス信号が、アンド回路とオア回路とによって選択され、遅延回路の出力端子からドライバの入力端子に供給される。
軽負荷判定信号がハイレベルの場合には、フリップフロップからのパルス信号に応答する抵抗と容量との積分回路とインバータとを伝達した幅の広いパルス幅を有する遅延パルス信号が、アンド回路とオア回路とによって選択され、遅延回路の出力端子からドライバの入力端子に供給される。
軽負荷判定信号がローレベルでスイッチング電源装置の通常動作の場合には、遅延回路の出力端子からの幅狭のパルス幅を有するパルス信号のハイレベル期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオン状態とオフ状態となり、平滑コイルに流れる出力電流が増加する。
その結果、出力電流の増加に応答して出力電圧も増加するので、比較器の比較出力信号が反転され、この反転比較出力信号がフリップフロップのリセット端子に供給される。従って、遅延回路の出力端子の幅狭のパルス幅を有するパルス信号がローレベルとなり、この期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオフ状態とオン状態となって、平滑コイルに流れる出力電流が減少して、出力電圧も減少する。
その結果、幅狭のパルス幅に応答して入力電源電圧側トランジスタのオン期間での平滑コイルの出力電流の増加動作と接地電圧側トランジスタのオン期間での平滑コイルの出力電流の減少動作とが反復されるので、略安定な出力電圧が生成される。
軽負荷判定信号がハイレベルでスイッチング電源装置の軽負荷動作の場合には、遅延回路の出力端子からの幅広のパルス幅を有するパルス信号のハイレベル期間に、スイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオン状態とオフ状態となり、平滑コイルに流れる出力電流が増加する。
その結果、出力電流の増加に応答して出力電圧も増加するので、比較器の比較出力信号が反転され、この反転比較出力信号がフリップフロップのリセット端子に供給される。従って、遅延回路の出力端子の幅広のパルス幅を有するパルス信号がローレベルとなり、この期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオフ状態とオン状態となって、平滑コイルに流れる出力電流が減少して、出力電圧も減少する。
その結果、軽負荷判定信号がハイレベルでスイッチング電源装置の軽負荷動作の場合には、遅延回路からドライバに供給される幅広のパルス幅に応答して、入力電源電圧側トランジスタと接地電圧側トランジスタとから構成されるスイッチ回路のスイッチング周波数を略均一の低周波数に低下することが可能としている。
更に、下記特許文献7には、コンスタント・オンタイム制御方式を採用したものではないが、DC/DCコンバータの出力端子の出力電圧と参照電圧とを比較する比較回路の応答速度を比較回路のバイアス電流を変化することによって切り換えることが記載されている。
製品名LM3100 データ・シート "LM3100 SIMPLE SWITCHER(R) Synchronous 1MHz 1.5A Step Down Voltage Regulator",pp.1〜17, TEXAS INSTRUMENTS Literature Number:SNVS421F December 1, 2009.http://www.ti.com/lit/ds/symlink/lm3100/pdf [平成24年05月30日検索]
製品名LM2696 データ・シート "LM2696 3A, Constant On Time Buck Regulator",pp.1〜19, TEXAS INSTRUMENTS Literature Number:SNVS375A May 18, 2009.http://www.ti.com/lit/ds/symlink/lm2696/pdf [平成24年06月01日検索]
本発明者等は本発明に先立って、軽負荷時の電力効率を向上したスイッチングレギュレータ方式のDC−DCコンバータに使用される半導体集積回路の開発に従事した。この半導体集積回路は、ハイサイドトランジスタとローサイドトランジスタと制御・ドライバユニットとを具備する。具体的には、ハイサイドトランジスタを構成するNチャネルパワーMOSトランジスタの半導体チップと、ローサイドトランジスタを構成するNチャネルパワーMOSトランジスタの半導体チップと、制御・ドライバユニットを構成するCMOS半導体集積回路の半導体チップが、1個の樹脂パッケージに封止された半導体デバイスである。この半導体デバイスは、半導体業界でシステム・イン・パッケージ(SIP:System In Package)またはマルチ・チップ・モジュール(MCP:Multi-Chip Module)と呼ばれるハイブリッド型半導体集積回路である。
本発明者等は本発明に先立って、上述した背景技術に関して再度検討を行ったものである。
最初に、上記特許文献1と上記特許文献2に記載されたDC−DCコンバータは、エラーアンプを必要とするものである。しかし、上記特許文献2に記載されたように、DC−DCコンバータのエラーアンプには位相補償コンデンサと位相補償抵抗とが接続される必要があるので、設計が複雑で基板スペースが増大すると言う問題がある。
次に、上記非特許文献1と上記非特許文献2と上記特許文献3の図17と図18と図19とに記載されたコンスタント・オンタイム(COT)方式の電源装置は、位相補償コンデンサと位相補償抵抗を必要としないので、設計が簡素化され基板スペースが最小限とすることが可能となる。更に、上記特許文献3の図19に記載されたようにコンスタント・オンタイム(COT)方式の電源装置は、負荷電流の大きな重負荷動作から負荷電流の小さな軽負荷動作への変化によって連続モード(CCM)から不連続モード(DCM)へ動作が遷移して、不連続モード(DCM)では負荷電流の減少によりスイッチング周波数が低下するので電力変換効率を向上できる。
更に、上記特許文献4と上記特許文献5に記載されたDC−DCコンバータは、軽負荷時の出力リップル電圧を低減するために、重負荷時よりも軽負荷時でハイサイドスイッチのオン時間を短縮するものである。しかしながら、この方式ではハイサイドスイッチのオン時間の短縮によって軽負荷時のスイッチング周波数が増大するのでスイッチング損失が増大して、軽負荷時には電力変換効率が低下すると言う問題が本発明者等の検討により明らかとされた。
また更に上記特許文献6に記載されたスイッチング電源装置も、上記特許文献4と上記特許文献5と同様に出力電圧のリップルを低減するために、軽負荷時にハイレベルの軽負荷判定信号によりドライバの供給パルスを幅狭パルスから遅延回路からの幅広の遅延パルスに切り替えることにより、スイッチ回路のスイッチング周波数を低下して、出力電圧のリップルを低減するものである。
しかしながら、上記特許文献6に記載のスイッチング電源装置は、上記特許文献3の図19に記載されたような負荷電流の減少によってスイッチング周波数が低下する不連続モード(DCM)を有さないので、電力変換効率を向上することができない。更に、上記特許文献6に記載のスイッチング電源装置は、ドライバの供給パルスを幅狭パルスから遅延回路からの幅広の遅延パルスに切り替えるためには軽負荷判定信号をローレベルからハイレベルに切り替える必要がある。また、上記特許文献6に記載のスイッチング電源装置では、パルス発生部のフリップフロップのセット端子に、一定周期を有するセット信号を供給する必要がある。また、更に上記特許文献6に記載のスイッチング電源装置では、遅延回路の抵抗と容量の時定数が遅延回路の抵抗値と容量値とのバラツキによって誤差を持つので、遅延回路の幅広の遅延パルスのパルス幅も誤差を持ち、軽負荷時のスイッチング周波数も誤差が生じるものである。これらの問題を上記特許文献6に記載のスイッチング電源装置が有することが、本発明に先立った本発明者等による検討により明らかとされたものである。
更に上記特許文献7に記載されたDC/DCコンバータはDC/DCコンバータの出力端子の出力電圧と参照電圧とを比較する比較回路の応答速度を比較回路のバイアス電流を変化して切り換えるものであるが、この切り換えは中央処理ユニット(CPU)から生成されるモード設定信号によって決定されるものである。しかし、上記特許文献7に記載されたDC/DCコンバータは、負荷の変動に応答してスイッチング周波数等の動作条件を変化することは不可能であることが本発明に先立った本発明者等による検討により明らかとされたものである。
図12は、上記特許文献3の図17とそれに関係する開示とに基づき、本発明に先立って本発明者等により検討されたコンスタント・オンタイム(COT)制御方式を採用したスイッチングレギュレータ方式のDC−DCコンバータの構成を示す図である。
図12に示すように、スイッチングレギュレータ方式のDC−DCコンバータは、システム・イン・パッケージ(SIP)の形態に構成されたハイブリッド型の半導体集積回路ICとローパスフィルタLPFとブートストラップ容量CBOOTとによって構成されている。
半導体集積回路ICは、ハイサイドトランジスタQ1とローサイドトランジスタQ2とを含んだスイッチ回路1と、制御駆動ユニット2と、コンパレータ(CMP)3と、コンスタント・オンタイム(COT)・パルス生成回路4と、逆電流検出回路(RID)5とを含んでいる。ハイサイドトランジスタQ1とローサイドトランジスタQ2とは、それぞれNチャネルパワーMOSトランジスタのトランジスタチップによって構成されている。また、制御駆動ユニット2とコンパレータ(CMP)3とコンスタント・オンタイム(COT)・パルス生成回路4と逆電流検出回路(RID)5は、制御駆動CMOS半導体集積回路のICチップに集積化されている。
ハイサイドトランジスタQ1のドレインに入力電源電圧VINが供給されて、ハイサイドトランジスタQ1のソースとローサイドトランジスタQ2のドレインとの共通接続点はスイッチングノードSWとなる。このスイッチングノードSWはローパスフィルタLPFのインダクタLの一端に共通接続され、インダクタLの他端は出力電圧端子となって、この出力電圧端子は容量Cの一端と負荷LOADの一端とに接続され、容量Cの他端と負荷LOADの他端は接地電位GNDに接続される。コンパレータ(CMP)3の非反転入力端子+には出力電圧VOUTを決定する基準電圧Vrefが供給され、コンパレータ(CMP)3の反転入力端子−には出力電圧端子の出力電圧VOUTがフィードバック信号として供給され、コンパレータ(CMP)3の出力信号はコンスタント・オンタイム(COT)・パルス生成回路4の入力端子に供給される。ローサイドトランジスタQ2のドレインは逆電流検出回路(RID)5の入力端子に供給されて、コンスタント・オンタイム(COT)・パルス生成回路4の出力信号と逆電流検出回路(RID)5の出力信号とは制御駆動ユニット2に供給されて、制御駆動ユニット2はハイサイドトランジスタQ1のゲートとローサイドトランジスタQ2のゲートを駆動する。尚、スイッチングノードSWと制御駆動ユニット2との間に接続されたブートストラップ容量CBOOTは、制御駆動ユニット2に供給される電源電圧VDD(図示せず)からハイサイドトランジスタQ1のゲート・ソース電圧VGSQ1を減算した電圧値VDD−VGSQ1によってスイッチングノードSWのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブートストラップ容量CBOOTが不使用の場合には、スイッチングノードSWのハイレベル電圧は電圧値VDD−VGSQ1によって決定されるものとなり、入力電源電圧VINをスイッチングノードSWに伝達することが不可能となる。それに対して、ブートストラップ容量CBOOTを使用することによって、入力電源電圧VINをスイッチングノードSWに伝達することが可能となるものである。スイッチ回路1のスイッチング動作によってハイサイドトランジスタQ1のオフ状態であってローサイドトランジスタQ2のオン状態である期間には、ブートストラップ容量CBOOTの両端間に電源電圧VDDが充電される。スイッチ回路1のその後のスイッチング動作によりハイサイドトランジスタQ1のオン状態となってローサイドトランジスタQ2のオフ状態となると、スイッチングノードSWの電圧レベルは接地電位GNDから電源電圧VDDに向かって上昇する。この時にはブートストラップ容量CBOOTの両端間に電源電圧VDDが充電されていたので、ハイサイドトランジスタQ1のゲート・ソース間電圧は電源電圧VDDの電圧が維持される。従って、ハイサイドトランジスタQ1のドレイン・ソース間電圧VDSは極めてゼロ・ボルトに近い電圧となるので、入力電源電圧VINの電圧レベルがスイッチングノードSWに伝達されることが可能となる。
図13は、図12に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(COT)制御方式を採用したスイッチングレギュレータ方式のDC−DCコンバータの軽負荷時における動作を説明するための波形を示す図である。
軽負荷時に、反転入力端子の出力電圧VOUTが非反転入力端子の基準電圧Vrefに低下したことをコンパレータ(CMP)3が検出すると、コンパレータ(CMP)3の検出出力信号CMP3 OUTPUTに応答して、コンスタント・オンタイム(COT)・パルス生成回路4はコンスタント・オン時間のパルス幅を有するワンショットパルス出力信号COT4 OUTPUTを生成する。このワンショットパルス出力信号COT4 OUTPUTのコンスタント・オン時間(T1)では、制御駆動ユニット2のゲート駆動により、ハイサイドトランジスタQ1はオン状態となり、ローサイドトランジスタQ2はオフ状態となる。その結果、図12に示すように、インダクタの電流ILはハイサイドトランジスタQ1の電流IHighによって決定される。更に、図13に示すように、コンスタント・オン時間(T1)では、スイッチングノードSWの電圧は入力電源電圧VINの電圧レベルによって決定され、インダクタの電流ILは増大する。
コンスタント・オン時間(T1)の経過後は、制御駆動ユニット2のゲート駆動により、ハイサイドトランジスタQ1はオフ状態となり、ローサイドトランジスタQ2はオン状態となる。従って、図12に示すように、コンスタント・オン時間(T1)の経過後のローサイドトランジスタQ2・オン時間(T2)では、インダクタの電流ILはローサイドトランジスタQ2の電流ILowによって決定される。更に、図13に示すように、ローサイドトランジスタQ2・オン時間(T2)では、インダクタ電流ILは減少しながらローサイドトランジスタQ2を介して接地電位GNDからスイッチングノードSWへ流れ続ける。
図12と図13とに示すように、インダクタ電流ILが0A(ゼロ・アンペア)以下に低下することによって、この電流ILの方向はインダクタLの電流ILが0A(ゼロ・アンペア)以上のローサイドトランジスタQ2の電流ILowの方向と反対となって、逆流電流IRが発生しようとする。この状態は逆電流検出回路(RID)5によって検出され、逆電流検出回路(RID)5の検出出力信号に応答して制御駆動ユニット2はハイサイドトランジスタQ1とローサイドトランジスタQ2の両者をオフ状態に制御する。この状態が、図13に示した両トランジスタQ1・Q2・オフ時間(T3)である。従って、この期間では、ハイサイドトランジスタQ1とローサイドトランジスタQ2との両者がオフ状態であるので、ローパスフィルタLPFの容量Cの充電電荷からの放電電流により負荷LOADが駆動され、図13に示したように、出力電圧端子の出力電圧VOUTが徐々に低下する。その結果、出力電圧VOUTが基準電圧Vrefに低下して、コンパレータ(CMP)3の検出出力信号CMP3 OUTPUTとコンスタント・オンタイム(COT)・パルス生成回路4のワンショットパルス出力信号COT4 OUTPUTとが生成される。従って、ハイサイドトランジスタQ1が再度オン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧VOUTが所定のリップル電圧Vrippleの範囲で安定化されるものである。
図14は、図12と図13とに説明した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(COT)制御方式を採用したスイッチングレギュレータ方式のDC−DCコンバータが重負荷時には連続モード(CCM)で動作して、軽負荷時には不連続モード(DCM)で動作することを説明する図である。
上記非特許文献2に記載されたように境界電流IBOUNDARY(=(VIN−VOUT)・D/(2・L・fsw))を境界として、軽負荷時の不連続モード(DCM)と軽負荷時の不連続モード(DCM)との間で動作モードが移行する。
連続モード(CCM)では、インダクタLの電流ILの最小値は0A(ゼロ・アンペア)より大きくなり、スイッチング周波数fswは負荷電流IOUTの大きさに無関係に一定値となって、出力電圧VOUTと入力電源電圧VINとコンスタント・オン時間(T1)であるオンタイムTONにより下記(1)式で与えられる。
また不連続モード(DCM)では、インダクタLの電流ILの最小値は0A(ゼロ・アンペア)となって、スイッチング周波数fswは負荷電流IOUTが小さくなるほど低下して、下記(2)式で与えられる。
従って、不連続モード(DCM)では、負荷電流IOUTの低下に従ってスイッチング周波数fswが低下して軽負荷時でのスイッチング損失が低下するので、スイッチングレギュレータ方式のDC−DCコンバータの電力変換効率を向上することができる。従って、ノートPC等のバッテリー駆動の電子機器において、中央処理ユニット(CPU)やマイクロプロセッサがスリープモードとなることで、バッテリーの負荷電流IOUTの減少に応答してスイッチングレギュレータ方式のDC−DCコンバータのスイッチング周波数fswが低下してスイッチング損失が低下することは、バッテリーの寿命を長期化するために非常に有益である。
しかしながら、図14に示した動作説明図の不連続モード(DCM)においては、負荷電流IOUT対スイッチング周波数fswの依存性特性のみによってスイッチング周波数fswと電力変換効率とが決定されるものである。すなわち、スリープモードの中央処理ユニット(CPU)等の負荷電流IOUTの電流値が決定されると、上記(2)式によってDC−DCコンバータのスイッチング周波数fswが決定されるので、もはやそれ以上のスイッチング周波数fswの低下は不可能であることが、本発明に先立った本発明者等による検討によって明らかとされたものである。
一方、上記非特許文献2に記載されたように、ハイサイドスイッチをトランジスタで構成する一方、ローサイドスイッチを双方向性導通機能のトランジスタではなく整流機能を有するダイオードにより構成して、軽負荷時の連続モード(CCM)と重負荷時の不連続モード(CCM)とを実行する方式も本発明に先立って本発明者等によって検討された。すなわち、上記非特許文献2に記載されたように、ハイサイドトランジスタのソースのスイッチングノードSWに整流ダイオードのカソードを接続して、整流ダイオードのアノードを接地電位GNDに接続するものである。従って、ハイサイドトランジスタのオン期間の直後には、0A(ゼロ・アンペア)以上のローサイド電流ILOWが整流ダイオードのアノードからカソードに流れる一方、図12で説明した逆流電流検出回路(RID)5を使用しなくても逆流電流IRが整流ダイオードのカソードからアノードに流れることが防止されるものである。
ローサイドスイッチを整流ダイオードにより構成する方式は、整流ダイオードにローサイド電流ILOWが流れる期間における導通損失が大きくなる。それは、例えば、DC−DCコンバータの入力電源電圧VINが12ボルト程度と比較的高いのに対して出力電圧VOUTが1ボルト程度と比較的低い場合に、図13の動作波形図において、ハイサイドスイッチのオン時間(T1)よりもローサイドスイッチのオン時間(T2)が長時間となる。従って、この長時間のローサイドスイッチのオン時間(T2)でのローサイドスイッチの整流ダイオードの導通損失を小さくすることが必要となる。
その結果、整流ダイオードの導通損失を小さくするためには、一般的なPN接合ダイオードの順方向電圧VFよりも低い順方向電圧を有するショットキーバリアダイオードを使用する必要がある。しかし、このローサイドスイッチの整流ダイオードには、ハイサイドスイッチのオン時間(T1)に12ボルト程度の比較的高い入力電源電圧VINが印加されるので、高耐圧特性が必要とされる。更に図14に示した動作説明図の不連続動作モード(DCM)では、ローサイドスイッチの整流ダイオードは、1アンペアから10アンペアまでの比較的大きな負荷電流IOUTを流す必要があるので、大電流特性が必要とされる。パワーMOSトランジスタ等のように高耐圧特性と大電流特性のトランジスタは入手が比較的容易であるのに対して、高耐圧特性と大電流特性のショットキーバリアダイオードは入手が比較的困難なことが多い。
更に図12に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(COT)制御方式を採用したスイッチングレギュレータ方式のDC−DCコンバータでは、図14に示すように軽負荷状態ではスイッチング周波数fSWが低下されるがコンパレータ(CMP)3の消費電力が無視できないと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
図15は、図12に示した本発明に先立って本発明者等により検討されたDC−DCコンバータにおける負荷電流IOUTの変動に応答した出力電圧VOUTの変動特性を示す図である。
図15に示すように小さな負荷電流IOUTの軽負荷状態から大きな負荷電流IOUTの重負荷状態に変化することによって、負荷電流IOUTの増加のタイミングにおいて出力電圧VOUTの電圧レベルが一時的に低下する。
図15に示した特性L1は図12に示した本発明に先立って本発明者等により検討されたDC−DCコンバータのコンパレータ(CMP)3のバイアス電流を比較的大きな値に設定することによって、コンパレータ(CMP)3の応答特性を高速とした場合の出力電圧VOUTの一時的な低下特性を示したものである。特性L1に示したように、DC−DCコンバータのコンパレータ(CMP)3のバイアス電流を比較的大きな値に設定してコンパレータ(CMP)3の応答特性を高速に設定した場合には、出力電圧VOUTの一時的な低下を軽減することが可能となる。
それに対して図15に示した特性L2は図12に示した本発明に先立って本発明者等により検討されたDC−DCコンバータのコンパレータ(CMP)3のバイアス電流を比較的小さな値に設定することによって、コンパレータ(CMP)3の応答特性を低速とした場合の出力電圧VOUTの一時的な低下特性を示したものである。特性L2に示したように、DC−DCコンバータのコンパレータ(CMP)3のバイアス電流を比較的小さな値に設定してコンパレータ(CMP)3の応答特性を低速に設定した場合には、出力電圧VOUTの一時的な低下が顕著となるものである。
その結果、図12に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム制御方式を採用したスイッチングレギュレータ方式のDC−DCコンバータでは、負荷電流IOUTの変動による出力電圧VOUTの変動を軽減するには、コンパレータ(CMP)3のバイアス電流を比較的大きな値に設定してコンパレータ(CMP)3の応答特性を高速に設定する必要がある。しかし、コンパレータ(CMP)3のバイアス電流を比較的大きな値に設定することで軽負荷状態においてスイッチング周波数fSWが低下した状態のコンパレータ(CMP)3の消費電力を無視できないと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
すなわち、代表的な実施の形態による半導体集積回路(IC)は、ハイサイドスイッチ素子(Q1)とローサイドスイッチ素子(Q2)とを含んだスイッチ回路(1)と、駆動制御ユニット(2)と、コンパレータ(3)と、コンスタント・オンタイム・パルス生成回路(4)と負荷検出回路(6)とを具備する。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記コンパレータ(3)の前記比較出力信号に応答して、ワンショットパルス(PLS)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)の前記ワンショットパルス(PLS)に応答して、前記駆動制御ユニット(2)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)とを駆動する。
前記負荷検出回路(6)は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出して軽負荷状態であることを示す第1の状態(“H”)の負荷検出信号(LLSG)を生成して、前記両者のオフ時間が短時間であることを検出して重負荷状態であることを示す第2の状態(“L”)の前記負荷検出信号(LLSG)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)は、第1パルス幅(WP1)と前記第1パルス幅よりも幅の広い第2パルス幅(WP2)とを有する前記ワンショットパルス(PLS)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、幅の広い前記第2パルス幅(WP2)を有する前記ワンショットパルス(PLS)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、幅の狭い前記第1パルス幅(WP1)を有する前記ワンショットパルス(PLS)を生成する。
前記コンパレータ(3)は、第1バイアス電流(IB1)と前記第1バイアス電流よりも大きな第2バイアス電流(IB2)とに設定可能とされる。
前記コンパレータ(3)のバイアス電流は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、前記第2バイアス電流(IB2)に設定される。
前記コンパレータ(3)のバイアス電流は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、前記第1バイアス電流(IB1)に設定されることを特徴とするものである(図1参照)。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
すなわち、本半導体集積回路によれば、軽負荷時の連続モード(CCM)の動作から不連続モード(DCM)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善して軽負荷時でのコンパレータ(3)の消費電力を低減する一方、負荷電流IOUTの変動による出力電圧VOUTの変動を軽減することができる。
1.実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕代表的な実施の形態による半導体集積回路(IC)は、ハイサイドスイッチ素子(Q1)とローサイドスイッチ素子(Q2)とを含んだスイッチ回路(1)と、駆動制御ユニット(2)と、コンパレータ(3)と、コンスタント・オンタイム・パルス生成回路(4)と、負荷検出回路(6)とを具備するものである。
前記ハイサイドスイッチ素子(Q1)の一端には前記半導体集積回路(IC)の外部から入力電源電圧(VIN)が供給可能とされ、前記ハイサイドスイッチ素子(Q1)の他端と前記ローサイドスイッチ素子(Q2)の一端とはスイッチングノード(SW)に接続され、前記ローサイドスイッチ素子(Q2)の他端は接地電位(GND)に接続される。
前記スイッチングノード(SW)は、前記半導体集積回路(IC)の外部のインダクタ(L)と容量(C)とを含むローパスフィルタ(LPF)と接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続される。
前記インダクタ(L)の前記他端と前記容量(C)の前記一端との接続ノードは、DC−DCコンバータの出力端子として当該DC−DCコンバータの出力電圧(VOUT)を生成可能とされる。
前記出力電圧(VOUT)に依存するフィードバック電圧と基準電圧(Vref)を前記コンパレータ(3)が比較することによって、前記コンパレータ(3)の出力端子から比較出力信号が生成される。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記コンパレータ(3)の前記比較出力信号に応答して、ワンショットパルス(PLS)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)の前記ワンショットパルス(PLS)に応答して、前記駆動制御ユニット(2)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)とを駆動する。
前記負荷検出回路(6)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)の両者が所定の時間にオフ状態であることを検出することによって、前記DC−DCコンバータの前記出力端子の負荷が軽負荷状態であることを示す第1の状態(“H”)の負荷検出信号(LLSG)を生成する。
前記負荷検出回路(6)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記DC−DCコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第1の状態(“H”)と相違する第2の状態(“L”)の前記負荷検出信号(LLSG)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)は、第1パルス幅(WP1)と前記第1パルス幅よりも幅の広い第2パルス幅(WP2)とを有する前記ワンショットパルス(PLS)を生成可能とされる。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、幅の広い前記第2パルス幅(WP2)を有する前記ワンショットパルス(PLS)を生成するものである。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、幅の狭い前記第1パルス幅(WP1)を有する前記ワンショットパルス(PLS)を生成する。
前記コンパレータ(3)は、第1バイアス電流(IB1)と前記第1バイアス電流よりも大きな第2バイアス電流(IB2)とに設定可能とされる。
前記コンパレータ(3)のバイアス電流は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、前記第2バイアス電流(IB2)に設定される。
前記コンパレータ(3)のバイアス電流は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、前記第1バイアス電流(IB1)に設定されることを特徴とするものである(図1参照)。
前記実施の形態によれば、軽負荷時の連続モード(CCM)の動作から不連続モード(DCM)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善することができる。更に前記実施の形態によれば、軽負荷時での半導体集積回路(IC)の消費電力を顕著に低減する一方、負荷電流の変動による出力電圧の変動を軽減することができる。
好適な実施の形態では、前記コンパレータ(3)は、差動対トランジスタ(31、32)と、負荷素子(33、34)と、バイアス電流設定回路(36…39)とを含む。
前記バイアス電流設定回路(36…39)は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、前記差動対トランジスタ(31、32)と前記負荷素子(33、34)とに流れるバイアス電流を前記第1バイアス電流(IB1)に設定する。
前記バイアス電流設定回路(36…39)は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、前記差動対トランジスタ(31、32)と前記負荷素子(33、34)とに流れるバイアス電流を前記第2バイアス電流(IB2)に設定することを特徴とする(図8参照)。
他の好適な実施の形態では、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)とは、第1のNチャネルパワーMOSトランジスタと第2のNチャネルパワーMOSトランジスタとによりそれぞれ構成される。
前記駆動制御ユニット(2)は、前記第1のNチャネルパワーMOSトランジスタ(Q1)のゲートを駆動するハイサイドスイッチ駆動信号(VG Q1)と前記第2のNチャネルパワーMOSトランジスタ(Q2)のゲートを駆動するローサイドスイッチ駆動信号(VG Q2)とを生成する(図1参照)。
前記負荷検出回路(6)は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第1の状態(“H”)の前記負荷検出信号(LLSG)を生成する。
前記負荷検出回路(6)は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第2の状態(“L”)の前記負荷検出信号(LLSG)を生成することを特徴とするものである(図3、図4参照)。
他の好適な実施の形態では、前記半導体集積回路(IC)は、第1入力端子および第2入力端子が前記第2のNチャネルパワーMOSトランジスタ(Q2)のドレインおよびソースに接続された逆流検出回路(5)を更に具備する。
前記ローパスフィルタの前記インダクタ(L)に流れるインダクタ電流(IL)が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路(5)が検出して、所定の逆流検出信号を前記駆動制御ユニット(2)に供給する。
前記駆動制御ユニット(2)は、前記所定の逆流検出信号に応答して、前記第1のNチャネルパワーMOSトランジスタ(Q1)と前記第2のNチャネルパワーMOSトランジスタ(Q2)の両者をオフ状態に制御することを特徴とするものである(図1参照)。
更に他の好適な実施の形態では、前記半導体集積回路(IC)は、前記コンパレータ(3)と前記コンスタント・オンタイム・パルス生成回路(4)との間に接続されたトリガ回路(7)を更に具備する。
前記トリガ回路(7)が前記コンパレータ(3)の前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路(4)の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路(4)が前記ワンショットパルス(PLS)を生成することを特徴とするものである(図1参照)。
より好適な実施の形態では、前記トリガ回路(7)は、フリップフロップ(FF)を含むものである。
前記フリップフロップ(FF)は前記コンパレータ(3)の前記比較出力信号に応答して第1の記憶状態から第2の記憶状態に遷移して、前記第2の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路(4)が前記ワンショットパルス(PLS)を生成するものである。
前記コンスタント・オンタイム・パルス生成回路(4)による前記ワンショットパルス(PLS)の生成の終了に応答して、前記フリップフロップ(FF)は前記第2の記憶状態から前記第1の記憶状態に復帰することを特徴とするものである(図1、図2参照)。
他のより好適な実施の形態では、前記コンスタント・オンタイム・パルス生成回路(4)は、定電流回路(40)と積分容量(42)と電圧比較器(43)とを含む。
前記積分容量(42)は、前記コンパレータ(3)の前記比較出力信号に応答して、前記定電流回路(40)の前記定電流(Is)によって積分電圧(Vcs)を生成可能とされる。
前記電圧比較器(43)に、第1基準電圧(Vref1)と、前記第1基準電圧よりも高電圧レベルの第2基準電圧(Vref2)と、前記定電流回路(40)の前記定電流(Is)による前記積分容量(42)の前記積分電圧(Vcs)とが供給される。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記第1基準電圧(Vref1)と前記積分容量(42)の前記積分電圧(Vcs)との前記電圧比較器(43)による電圧比較を使用して、前記幅の狭い前記第1パルス幅(WP1)を有する前記ワンショットパルス(PLS)を生成するものである。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記第2基準電圧(Vref2)と前記積分容量(42)の前記積分電圧(Vcs)との前記電圧比較器(43)による電圧比較を使用して、前記幅の広い前記第2パルス幅(WP2)を有する前記ワンショットパルス(PLS)を生成することを特徴とするものである(図2参照)。
更に別のより好適な実施の形態では、前記コンスタント・オンタイム・パルス生成回路(4)は、スイッチトランジスタ(41)と第1スイッチ(47)と第2スイッチ(48)とを更に含む。
前記スイッチトランジスタ(41)は前記定電流回路(40)と前記積分容量(42)とに接続され、前記コンパレータ(3)の前記比較出力信号に応答して、前記スイッチトランジスタ(41)は、前記積分容量(42)の前記定電流回路(40)の前記定電流(Is)による前記積分電圧(Vcs)の生成を開始する。
前記積分容量(42)の前記積分電圧(Vcs)は、前記電圧比較器(43)の第1入力端子に供給される。
前記第1スイッチ(47)は、前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、前記第1基準電圧(Vref1)を前記電圧比較器(43)の第2入力端子に供給する。
前記第2スイッチ(48)は、前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、前記第2基準電圧(Vref2)を前記電圧比較器(43)の前記第2入力端子に供給することを特徴とするものである(図1参照)。
具体的な実施の形態では、前記負荷検出回路(6)は、ノア論理回路(60)と、Pチャネル検出MOSトランジスタ(61)と、Nチャネル検出MOSトランジスタ(62)と、検出抵抗(63)と、検出容量(64)と、検出インバータ(65)とを含む。
前記ノア論理回路(60)の第1入力端子と第2入力端子には、前記駆動制御ユニット(2)から前記ハイサイドスイッチ駆動信号(VG Q1)と前記ローサイドスイッチ駆動信号(VG Q2)とがそれぞれ供給される。
前記Pチャネル検出MOSトランジスタ(61)のゲートと前記Nチャネル検出MOSトランジスタ(62)のゲートには、前記ノア論理回路(60)の出力信号が共通に供給される。
前記Pチャネル検出MOSトランジスタ(61)のソースには電源電圧(VDD)が供給されて、前記Nチャネル検出MOSトランジスタ(62)のソースには前記接地電位(GND)が供給される。
前記Pチャネル検出MOSトランジスタ(61)のドレインは前記検出抵抗(63)の一端と前記検出容量(64)の一端と前記検出インバータ(65)の入力端子に接続され、前記検出抵抗(63)の他端は前記Nチャネル検出MOSトランジスタ(62)のドレインに接続され、前記検出容量(64)の他端は前記接地電位(GND)に接続される。
前記検出インバータ(65)の出力端子から、前記第1の状態(“H”)および前記第2の状態(“L”)の前記負荷検出信号(LLSG)が生成されることを特徴とするものである(図3参照)。
他のより好適な実施の形態では、前記半導体集積回路(IC)は、過電流保護回路(OCP)と過温度保護回路(OTP)と過電圧保護回路(OVP)とを含むアナログ回路(8)を更に具備する。
前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、前記アナログ回路(8)は活性状態から低消費電力状態に制御されることを特徴とするものである(図1参照)。
別のより好適な実施の形態では、前記半導体集積回路(IC)は、バンドギャップ基準電圧生成回路(92)と降圧回路(94〜97)とを含む基準電圧生成回路(9)を更に具備する。
前記バンドギャップ基準電圧生成回路(92)から生成されるバンドギャップ基準電圧に基づき、前記基準電圧生成回路(9)は前記コンパレータ(3)に供給される前記基準電圧(Vref)を生成する。
前記降圧回路(94〜97)に前記バンドギャップ基準電圧が供給されることによって、前記降圧回路(94〜97)は前記コンパレータ(3)の前記電圧比較器(43)に供給される前記第1基準電圧(Vref1)および前記第2基準電圧(Vref2)を生成することを特徴とするものである(図5参照)。
最も具体的な実施の形態では、前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路とを含む制御・ドライバユニットとは、半導体集積回路の1個のチップに集積化される。
前記第1のNチャネルパワーMOSトランジスタのチップと、前記第2のNチャネルパワーMOSトランジスタのチップと、前記半導体集積回路の前記1個のチップとが、システム・イン・パッケージ(SIP)の1個のパッケージに封止されたことを特徴とするものである。
他の最も具体的な実施の形態では、モノリシック半導体集積回路の1個の半導体チップに、前記第1のNチャネルパワーMOSトランジスタ(Q1)と前記第2のNチャネルパワーMOSトランジスタ(Q2)と前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路とが集積化されたことを特徴とするものである。
〔2〕別の観点の代表的な実施の形態は、ハイサイドスイッチ素子(Q1)とローサイドスイッチ素子(Q2)とを含んだスイッチ回路(1)と、駆動制御ユニット(2)と、コンパレータ(3)と、コンスタント・オンタイム・パルス生成回路(4)と、負荷検出回路(6)とを具備する半導体集積回路(IC)の動作方法である。
前記ハイサイドスイッチ素子(Q1)の一端には前記半導体集積回路(IC)の外部から入力電源電圧(VIN)が供給可能とされ、前記ハイサイドスイッチ素子(Q1)の他端と前記ローサイドスイッチ素子(Q2)の一端とはスイッチングノード(SW)に接続され、前記ローサイドスイッチ素子(Q2)の他端は接地電位(GND)に接続される。
前記スイッチングノード(SW)は、前記半導体集積回路(IC)の外部のインダクタ(L)と容量(C)とを含むローパスフィルタ(LPF)と接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続される。
前記インダクタ(L)の前記他端と前記容量(C)の前記一端との接続ノードは、DC−DCコンバータの出力端子として当該DC−DCコンバータの出力電圧(VOUT)を生成可能とされる。
前記出力電圧(VOUT)に依存するフィードバック電圧と基準電圧(Vref)を前記コンパレータ(3)が比較することによって、前記コンパレータ(3)の出力端子から比較出力信号が生成される。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記コンパレータ(3)の前記比較出力信号に応答して、ワンショットパルス(PLS)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)の前記ワンショットパルス(PLS)に応答して、前記駆動制御ユニット(2)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)とを駆動する。
前記負荷検出回路(6)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)の両者が所定の時間にオフ状態であることを検出することによって、前記DC−DCコンバータの前記出力端子の負荷が軽負荷状態であることを示す第1の状態(“H”)の負荷検出信号(LLSG)を生成する。
前記負荷検出回路(6)は、前記ハイサイドスイッチ素子(Q1)と前記ローサイドスイッチ素子(Q2)の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記DC−DCコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第1の状態(“H”)と相違する第2の状態(“L”)の前記負荷検出信号(LLSG)を生成する。
前記コンスタント・オンタイム・パルス生成回路(4)は、第1パルス幅(WP1)と前記第1パルス幅よりも幅の広い第2パルス幅(WP2)とを有する前記ワンショットパルス(PLS)を生成可能とされる。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、幅の広い前記第2パルス幅(WP2)を有する前記ワンショットパルス(PLS)を生成するものである。
前記コンスタント・オンタイム・パルス生成回路(4)は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、幅の狭い前記第1パルス幅(WP1)を有する前記ワンショットパルス(PLS)を生成する。
前記コンパレータ(3)は、第1バイアス電流(IB1)と前記第1バイアス電流よりも大きな第2バイアス電流(IB2)とに設定可能とされる。
前記コンパレータ(3)のバイアス電流は、前記負荷検出回路(6)から生成される前記第2の状態(“L”)の前記負荷検出信号(LLSG)に応答して、前記第2バイアス電流(IB2)に設定される。
前記コンパレータ(3)のバイアス電流は、前記負荷検出回路(6)から生成される前記第1の状態(“H”)の前記負荷検出信号(LLSG)に応答して、前記第1バイアス電流(IB1)に設定されることを特徴とするものである(図1参照)。
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
[実施の形態1]
《半導体集積回路の構成》
図1は、スイッチングレギュレータ方式のDC−DCコンバータを構成するための実施の形態1による半導体集積回路ICの構成を示す図である。
《半導体集積回路の構成》
図1は、スイッチングレギュレータ方式のDC−DCコンバータを構成するための実施の形態1による半導体集積回路ICの構成を示す図である。
図1に示した実施の形態1の半導体集積回路ICが、図12に示した本発明に先立って本発明者等によって検討された半導体集積回路ICと相違するのは、次の点である。
最初に、図1に示した実施の形態1の半導体集積回路ICには、軽負荷検出回路(LLDET)6が、特に追加されている。軽負荷検出回路(LLDET)6の第1入力端子と第2入力端子はハイサイドトランジスタQ1のゲートとローサイドトランジスタQ2のゲートにそれぞれ接続されているので、軽負荷検出回路(LLDET)6の第1入力端子と第2入力端子には制御駆動ユニット2のハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号とがそれぞれ供給される。
軽負荷検出回路(LLDET)6はハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号との両者が少なくとも所定の時間にローレベルであることを検出することにより、少なくとも所定の時間にハイサイドトランジスタQ1とローサイドトランジスタQ2との両者がオフ状態であることが検出される。この両トランジスタのオフ期間は図12と図13とで説明した軽負荷時の両トランジスタQ1・Q2・オフ時間(T3)に対応するので、軽負荷であるほど、すなわち負荷電流IOUTが低いほど、両者のオフ期間が長くなる。両者のオフ期間が所定の時間よりも長くなると、軽負荷検出回路(LLDET)6の出力端子からハイレベル“H”の軽負荷検出信号LLSGが生成される。
図1に示す実施の形態1の半導体集積回路ICのコンスタント・オンタイム(COT)・パルス生成回路4は、少なくとも2個のコンスタント・オンタイム(COT)・パルス幅WP1、WP2から選択されるワンショットパルスPLSを生成して制御駆動ユニット2に供給するものである。コンスタント・オンタイム(COT)・パルス生成回路4の2個のパルス幅WP1、WP2の選択は、軽負荷検出回路(LLDET)6の出力端子から供給される軽負荷検出信号LLSGの電圧レベルによって決定される。すなわち、ローレベル“L”の軽負荷検出信号LLSGによって2個のパルス幅WP1、WP2から幅狭パルス幅WP1が選択され、ハイレベル“H”の軽負荷検出信号LLSGによって2個のパルス幅WP1、WP2から幅広パルス幅WP2が選択される。
図1に示した実施の形態1のコンスタント・オンタイム(COT)・パルス生成回路4によってローレベル“L”の軽負荷検出信号LLSGに応答して選択されるワンショットパルスPLSの幅狭パルス幅WP1は、図12と図13とで説明したDC−DCコンバータのコンスタント・オン時間(T1)であるオンタイムTONに等しい時間幅に設定されている。
従って、重負荷時のローレベル“L”の軽負荷検出信号LLSGに応答する図1の実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの連続モード(CCM)におけるスイッチング周波数fswは、上記(1)式に従って下記(3)式で与えられる。
従って、負荷LOADに供給される負荷電流IOUTが比較的大きな重負荷時でのDC−DCコンバータの連続モード(CCM)におけるスイッチング周波数fswは、過度に高い周波数ではなくて適切な周波数に設定されるので、重負荷時にスイッチング損失が過度に増大することを防止することが可能となる。
一方、軽負荷時のハイレベル“H”の軽負荷検出信号LLSGに応答して、コンスタント・オンタイム(COT)・パルス生成回路4は幅広パルス幅WP2を選択する。従って、軽負荷時のハイレベル“H”の軽負荷検出信号LLSGに応答する図1の実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの不連続モード(DCM)におけるスイッチング周波数fswは、上記(2)式に従って下記(4)式で与えられる。
従って、負荷LOADに供給される負荷電流IOUTが比較的小さな軽負荷時でのDC−DCコンバータの不連続モード(DCM)におけるスイッチング周波数fswは、負荷電流IOUTの減少に比例するとともに幅広パルス幅WP2の自乗に反比例して低下するものとなる。その結果、重負荷時の連続モード(CCM)から軽負荷時の不連続モード(DCM)への切り替わりによる負荷電流IOUTの減少とハイレベル“H”の軽負荷検出信号LLSGに応答して選択されるワンショットパルスPLSの幅広パルス幅WP2とに適応的に応答して更にスイッチング周波数fswを低下することが可能となる。
更に、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータによれば、ローサイドスイッチの整流ダイオードに高耐圧特性と大電流特性を有するショットキーバリアダイオードを使用することなく、ローサイドスイッチの整流ダイオードの導通損失を小さくすることが可能となる。
図1に示した実施の形態1の半導体集積回路ICに示したように、ローサイドスイッチは、入手の容易な高耐圧特性と大電流特性のNチャネルパワーMOSトランジスタQ2によって構成されている。ハイサイドスイッチのNチャネルパワーMOSトランジスタQ1とローサイドスイッチのNチャネルパワーMOSトランジスタQ2とを大きなトランジスタサイズとすることで、オン抵抗を極めて小さくすることが可能となる。その結果、ハイサイドトランジスタとローサイドトランジスタの導通損失を小さくすることが可能となる。
また更に、軽負荷検出信号LLSGは、制御駆動ユニット2のハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号とが供給される軽負荷検出回路(LLDET)6により極めて簡単に生成されることが可能となる。
一方、ローサイドスイッチに整流ダイオードを使用する場合には、軽負荷時のハイサイドスイッチとローサイドスイッチとの両者のオフ期間測定のための電流検出抵抗をローパスフィルタLPFのインダクタLと直列に接続する必要がある。しかし、この電流検出抵抗には負荷LOADに供給される負荷電流IOUTが流れるので、電流検出抵抗の導通損失を無視することができない。また更に、この電流検出抵抗の両端の電位差を制御駆動ICチップの2個の外部ピンを介して、軽負荷検出回路(LLDET)6に供給する必要があると言う問題がある。
更に図1に示した実施の形態1のスイッチングレギュレータ方式のDC−DCコンバータでは、特に軽負荷検出回路(LLDET)6から生成される軽負荷検出信号LLSGがコンパレータ(CMP)3に供給されて、コンパレータ(CMP)3のバイアス電流が軽負荷検出信号LLSGにより制御されるものである。すなわち、重負荷時のローレベル“L”の軽負荷検出信号LLSGに応答してコンパレータ(CMP)3のバイアス電流が大きな電流に制御されるので、コンパレータ(CMP)3の応答特性を高速とすることが可能となる。
更に、軽負荷時のローレベル“H”の軽負荷検出信号LLSGに応答してコンパレータ(CMP)3のバイアス電流が小さな電流に制御されるので、幅広パルス幅WP2の選択によるスイッチング周波数fswの低下との相乗作用によって軽負荷時での半導体集積回路(IC)の消費電力を顕著に低減することが可能となる。
《DC−DCコンバータの詳細な構成》
図1に示した実施の形態1のスイッチングレギュレータ方式のDC−DCコンバータは、システム・イン・パッケージ(SIP)の形態に構成されたハイブリッド型の半導体集積回路ICとローパスフィルタLPFとブートストラップ容量CBOOTとによって構成されている。
図1に示した実施の形態1のスイッチングレギュレータ方式のDC−DCコンバータは、システム・イン・パッケージ(SIP)の形態に構成されたハイブリッド型の半導体集積回路ICとローパスフィルタLPFとブートストラップ容量CBOOTとによって構成されている。
すなわち、ハイサイドトランジスタを構成するNチャネルパワーMOSトランジスタQ1の半導体チップと、ローサイドトランジスタを構成するNチャネルパワーMOSトランジスタQ2の半導体チップと、制御・ドライバユニットを構成するCMOS半導体集積回路チップとが、システム・イン・パッケージ(SIP)の1個の樹脂パッケージに封止されている。
半導体集積回路ICは、ハイサイドトランジスタQ1とローサイドトランジスタQ2を含んだスイッチ回路1と、制御駆動ユニット2と、コンパレータ(CMP)3と、コンスタント・オンタイム(COT)・パルス生成回路4と、逆電流検出回路(RID)5等を含んでいる。
特に、図1に示した実施の形態1の半導体集積回路ICは、コンスタント・オンタイム(COT)・パルス生成回路4を採用しているので、従来のPWM制御方式の降圧型DC−DCコンバータに使用されたエラーアンプと位相補償コンデンサと位相補償抵抗とが省略されている。その結果、図1に示した実施の形態1の半導体集積回路ICによれば、上記非特許文献1と上記非特許文献2と同様に、外付け部品点数が削減され、基板スペースを最小限とすることが可能となる。
スイッチ回路1のハイサイドトランジスタQ1のドレインに入力電源電圧VINが供給されて、ハイサイドトランジスタQ1のソースとローサイドトランジスタQ2のドレインとの共通接続点はスイッチングノードSWとなる。このスイッチングノードSWはローパスフィルタLPFのインダクタLの一端に共通接続され、インダクタLの他端は出力電圧端子となって、この出力電圧端子は容量Cの一端と負荷LOADの一端とに接続されて、容量Cの他端と負荷LOADの他端は接地電位GNDに接続される。尚、スイッチングノードSWと制御駆動ユニット2との間には、上述した昇圧のためのブートストラップ容量CBOOTが接続される。
コンパレータ(CMP)3の非反転入力端子+に出力電圧VOUTを決定する基準電圧Vrefが供給され、コンパレータ(CMP)3の反転入力端子−に出力電圧端子から出力電圧VOUTがフィードバック信号として供給される。コンパレータ(CMP)3の出力信号はトリガ回路として構成されたフリップフロップ(FF)7のリセット端子Rに供給されて、フリップフロップ(FF)7の出力端子Qのローレベル出力信号はコンスタント・オンタイム(COT)・パルス生成回路4の入力端子にパルス生成指示信号として供給される。
上述のようにコンパレータ(CMP)3には特に軽負荷検出回路(LLDET)6から生成される軽負荷検出信号LLSGが供給され、コンパレータ(CMP)3のバイアス電流が軽負荷検出信号LLSGによって制御される。すなわち、重負荷時のローレベル“L”の軽負荷検出信号LLSGに応答してコンパレータ(CMP)3のバイアス電流が大きな電流に制御されるので、コンパレータ(CMP)3の応答特性を高速とすることが可能となる。更に軽負荷時のローレベル“H”の軽負荷検出信号LLSGに応答してコンパレータ(CMP)3のバイアス電流が小さな電流に制御されるので、幅広パルス幅WP2の選択によるスイッチング周波数fswの低下との相乗作用によって軽負荷時での半導体集積回路(IC)の消費電力を顕著に低減することが可能となる。
コンスタント・オンタイム(COT)・パルス生成回路4には、ワンショットパルスPLSの幅狭パルス幅WP1を決定するための第1基準電圧Vref1とワンショットパルスPLSの幅広パルス幅WP2を決定するための第2基準電圧Vref2とが供給される。
スイッチ回路1のハイサイドトランジスタQ1とローサイドトランジスタQ2の両者のオフ期間が所定の時間より長いことを検出することで軽負荷検出回路(LLDET)6の出力端子から生成されるハイレベル“H”の軽負荷検出信号LLSGが、コンスタント・オンタイム(COT)・パルス生成回路4に供給される。その結果、コンスタント・オンタイム(COT)・パルス生成回路4は、ハイレベル“H”の軽負荷検出信号LLSGに応答して、2個のコンスタント・オンタイム(COT)パルス幅WP1、WP2から幅広パルス幅WP2を選択してワンショットパルスPLSを生成する。
スイッチ回路1のハイサイドトランジスタQ1とローサイドトランジスタQ2の両者のオフ期間が所定の時間より短いことを検出することで軽負荷検出回路(LLDET)6の出力端子から生成されるローレベル“L”の軽負荷検出信号LLSGが、コンスタント・オンタイム(COT)・パルス生成回路4に供給される。その結果、コンスタント・オンタイム(COT)・パルス生成回路4は、ローレベル“L”の軽負荷検出信号LLSGに応答して、2個のコンスタント・オンタイム(COT)パルス幅WP1、WP2から幅狭パルス幅WP1を選択してワンショットパルスPLSを生成する。コンスタント・オンタイム(COT)・パルス生成回路4から生成される幅狭パルス幅WP1または幅広パルス幅WP2のワンショットパルスPLSは、インバータ回路10と短パルス生成回路11を介してトリガ回路として構成されたフリップフロップ(FF)7のセット端子Sに供給され、制御駆動ユニット2の入力端子に直接供給される。
幅狭パルス幅WP1または幅広パルス幅WP2のワンショットパルスPLSに応答して、制御駆動ユニット2はハイサイドトランジスタQ1のゲートとローサイドトランジスタQ2のゲートを駆動する。
逆電流検出回路(RID)5の非反転入力端子+と反転入力端子−はそれぞれローサイドトランジスタQ2のソースとドレインに接続され、図12で説明したインダクタ電流ILが0A(ゼロ・アンペア)以下に低下することに起因する逆流電流IRの発生を検出する。逆流電流IRの発生が逆電流検出回路(RID)5により検出されると、ローレベル“L”の逆電流検出信号を逆電流検出回路(RID)5が制御駆動ユニット2へ供給する。その結果、逆電流検出回路(RID)5の検出出力信号に応答して、制御駆動ユニット2はハイサイドトランジスタQ1とローサイドトランジスタQ2の両者をオフ状態に制御する。
更に、図1に示した実施の形態1の半導体集積回路ICは、基準電圧生成回路9とアナログ回路8とを含むものである。
基準電圧生成回路9は、コンパレータ(CMP)3の非反転入力端子+に供給される基準電圧Vrefと、コンスタント・オンタイム(COT)・パルス生成回路に供給される第1基準電圧Vref1と第2基準電圧Vref2とを生成する。
アナログ回路8は、過電流保護回路(OCP:Over Current Protection)と過温度保護回路(OTP:Over Temperature Protection)と過電圧保護回路(OVP:Over Voltage Protection)等を含むものである。過電流保護回路(OCP)はハイサイドトランジスタQ1またはローサイドトランジスタQ2に流れる電流が過大となって、ハイサイドトランジスタQ1またはローサイドトランジスタQ2が破壊されることを防止するために制御駆動ユニット2を制御するものである。過温度保護回路(OTP)は、制御駆動ユニット2とコンパレータ(CMP)3とパルス生成回路4と逆電流検出回路(RID)5等を含む制御駆動CMOS半導体集積回路のICチップまたはNチャネルパワーMOSトランジスタQ1、Q2のトランジスタチップのチップ温度が過大となって、これらのチップの破壊を防止するために制御駆動ユニット2を制御するものである。最後の過電圧保護回路(OVP)は、スイッチ回路1のハイサイドトランジスタQ1のドレインに供給される入力電源電圧VINが過大となって、パワートランジスタQ1、Q2のチップまたは制御駆動CMOS半導体集積回路のICチップの破壊を防止するために制御駆動ユニット2を制御するものである。
アナログ回路8に内蔵された過電流保護回路(OCP)と過温度保護回路(OTP)と過電圧保護回路(OVP)はハイレベル“H”の軽負荷検出信号LLSGに応答してそれぞれ活性状態から低消費電力状態に制御されるので、図1に示した実施の形態1の半導体集積回路ICの消費電力が大幅に削減されることが可能となる。従って、この半導体集積回路ICの消費電力の削減は、図1に示した実施の形態1のスイッチングレギュレータ方式のDC−DCコンバータがハイレベル“H”の軽負荷検出信号LLSGに応答してスイッチング周波数fswを低下して電力変換効率を向上する際に極めて有効である。
《コンスタント・オンタイム・パルス生成回路の詳細構成》
図1には、コンスタント・オンタイム(COT)・パルス生成回路4の詳細な構成の一例も図示されている。
図1には、コンスタント・オンタイム(COT)・パルス生成回路4の詳細な構成の一例も図示されている。
図1に示すように、コンスタント・オンタイム(COT)・パルス生成回路4は、定電流回路40、放電スイッチトランジスタ41、充電容量42、電圧比較器43、波形スライサSLCRを構成する2個のインバータ44、45、第1スイッチ46、第2スイッチ47、第1インバータ48、第2インバータ49、制御フリップフロップCNT−FFで構成される。
特に、波形スライサSLCRは略接地電圧GNDであるローレベルの入力電圧信号に応答してローレベルの出力信号を生成する一方、接地電圧GNDよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を生成するものである。
定電流回路40の一端は電源電圧VDDに接続されて、定電流回路40の他端は充電容量42の一端と放電スイッチトランジスタ41のドレインと電圧比較器43の非反転入力端子+と波形スライサSLCRに接続され、充電容量42の他端と放電スイッチトランジスタ41のソースは接地電位GNDに接続されている。
NチャネルMOSトランジスタである放電スイッチトランジスタ41のゲートにフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号が供給されることによって、放電スイッチトランジスタ41はオン状態となるので、定電流回路40からの定電流Isは放電スイッチトランジスタ41を介して接地電位GNDに流れる。
NチャネルMOSトランジスタである放電スイッチトランジスタ41のゲートにフリップフロップ(FF)7の出力端子Qのローレベルのパルス生成指示信号が供給されることによって、放電スイッチトランジスタ41はオフ状態となる。従って、定電流回路40からの定電流Isによる充電容量42の充電が開始されて、充電容量42の充電電圧Vcsは接地電位GNDから電源電圧VDDに向かって直線的に上昇する。
第1スイッチ46の一端と第2スイッチ47の一端には、ワンショットパルスPLSの幅狭パルス幅WP1を決定するための第1基準電圧Vref1とワンショットパルスPLSの幅広パルス幅WP2を決定するための第2基準電圧Vref2が基準電圧生成回路9からそれぞれ供給される。第1スイッチ46の他端と第2スイッチ47の他端とは電圧比較器43の反転入力端子−に共通接続され、第1スイッチ46の制御端子と第2スイッチ47の制御端子とは第1インバータ48の出力端子と第2インバータ49の出力端子とにそれぞれ接続される。
電圧比較器43の出力端子と波形スライサSLCRのインバータ45の出力端子は制御フリップフロップCNT−FFのリセット入力端子Rとセット入力端子Sにそれぞれ接続され、制御フリップフロップCNT−FFのデータ出力端子Qからは幅狭パルス幅WP1または幅広パルス幅WP2のワンショットパルスPLSが生成される。
第1インバータ48に入力端子に軽負荷検出回路(LLDET)6の出力端子から軽負荷検出信号LLSGが供給され、第1インバータ48の出力端子は第2インバータ49の入力端子に接続される。
基準電圧生成回路9から生成される第2基準電圧Vref2と第1基準電圧Vref1の間には、Vref2>Vref1の関係が設定されている。
《重負荷時の動作》
重負荷時に軽負荷検出回路(LLDET)6の出力端子から生成されるローレベル“L”の軽負荷検出信号LLSGに応答して、第1インバータ48の出力端子はハイレベル“H”となって、第2インバータ49の出力端子はローレベル“L”となる。従って、第1スイッチ46はオン状態に制御され、第2スイッチ47はオフ状態に制御されるので、電圧比較器43の反転入力端子−には低電圧レベルの第1基準電圧Vref1が供給される。
重負荷時に軽負荷検出回路(LLDET)6の出力端子から生成されるローレベル“L”の軽負荷検出信号LLSGに応答して、第1インバータ48の出力端子はハイレベル“H”となって、第2インバータ49の出力端子はローレベル“L”となる。従って、第1スイッチ46はオン状態に制御され、第2スイッチ47はオフ状態に制御されるので、電圧比較器43の反転入力端子−には低電圧レベルの第1基準電圧Vref1が供給される。
例えば、制御フリップフロップCNT−FFのリセット入力端子Rは比較的高抵抗値の抵抗を介して電源電圧VDDに接続されることで、制御フリップフロップCNT−FFはリセット状態に設定されてデータ出力端子QからローレベルのワンショットパルスPLSが生成されている。更に、フリップフロップ(FF)7のセット入力端子Sは比較的高抵抗値の抵抗を介して電源電圧VDDに接続されることで、フリップフロップ(FF)7がセット状態に設定されてデータ出力端子Qからはハイレベルの信号が生成される。このフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によってコンスタント・オンタイム(COT)・パルス生成回路4の放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに維持されている。
充電容量42の充電開始の以前にはトリガ回路のフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によって放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに維持されている。従って、波形スライサSLCRは、略接地電圧GNDであるローレベルの入力電圧信号に応答してローレベルの出力信号を制御フリップフロップCNT−FFのセット入力端子Sに供給している。その結果、制御フリップフロップCNT−FFはリセット状態となっており、データ出力端子Qからローレベルの出力信号が生成されている。
NチャネルMOSトランジスタである放電スイッチトランジスタ41のゲートに供給されるフリップフロップ(FF)7の出力端子Qの信号がハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化することに応答して、トランジスタ41がオン状態からオフ状態に変化して、定電流回路40からの定電流Isによる充電容量42の充電が開始される。従って、充電容量42の充電電圧Vcsは接地電位GNDよりもわずかに高い電圧となるので、波形スライサSLCRは接地電位GNDよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を制御フリップフロップCNT−FFのセット入力端子Sに供給する。その結果、制御フリップフロップCNT−FFはリセット状態からセット状態に遷移するので、データ出力端子QのワンショットパルスPLSはローレベルからハイレベルに変化する。
更に、充電容量42の充電電圧Vcsが接地電位GNDから電源電圧VDDに向かって直線的に上昇する際に、電圧比較器43の非反転入力端子+の充電電圧Vcsは短時間WP1のうちに電圧比較器43の反転入力端子−の低電圧レベルの第1基準電圧Vref1に到達する。充電電圧Vcsがわずかに反転入力端子−の第1基準電圧Vref1を超過すると電圧比較器43の出力はローレベルからハイレベルに変化するので、制御フリップフロップCNT−FFのリセット入力端子Rにはハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップCNT−FFは短時間WP1のうちにセット状態からリセット状態に復帰するので、データ出力端子QのワンショットパルスPLSはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスPLSに応答して、インバータ回路10と短パルス生成回路11により生成されるハイレベルの短パルス信号がフリップフロップ(FF)7の入力端子Sに供給され、フリップフロップ(FF)7の出力端子Qはセット状態のハイレベルとなる。すなわち、短パルス生成回路11は入力のハイレベルのエッジを検出して、例えば10ns程度のハイレベルの短パルスを発生する。従って、フリップフロップ(FF)7の出力端子Qの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によって放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに変化する。
《軽負荷時の動作》
軽負荷時に軽負荷検出回路(LLDET)6の出力端子から生成されるハイレベル“H”の軽負荷検出信号LLSGに応答して、第1インバータ48の出力端子はローレベル“L”となって、第2インバータ49の出力端子はハイレベル“H”となる。従って、第1スイッチ46はオフ状態に制御され、第2スイッチ47はオン状態に制御されるので、電圧比較器43の反転入力端子−には高電圧レベルの第2基準電圧Vref2が供給される。
軽負荷時に軽負荷検出回路(LLDET)6の出力端子から生成されるハイレベル“H”の軽負荷検出信号LLSGに応答して、第1インバータ48の出力端子はローレベル“L”となって、第2インバータ49の出力端子はハイレベル“H”となる。従って、第1スイッチ46はオフ状態に制御され、第2スイッチ47はオン状態に制御されるので、電圧比較器43の反転入力端子−には高電圧レベルの第2基準電圧Vref2が供給される。
例えば、制御フリップフロップCNT−FFのリセット入力端子Rは比較的高抵抗値の抵抗を介して電源電圧VDDに接続されることで、制御フリップフロップCNT−FFはリセット状態に設定されてデータ出力端子Qからローレベルの出力信号が生成されている。
充電容量42の充電開始の以前にはトリガ回路のフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によって放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに維持されている。従って、波形スライサSLCRは、略接地電圧GNDであるローレベルの入力電圧信号に応答してローレベルの出力信号を制御フリップフロップCNT−FFのセット入力端子Sに供給している。その結果、制御フリップフロップCNT−FFはリセット状態となっており、データ出力端子Qからローレベルの出力信号が生成されている。
NチャネルMOSトランジスタである放電スイッチトランジスタ41のゲートに供給されるフリップフロップ(FF)7の出力端子Qの信号がハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化することに応答して、トランジスタ41がオン状態からオフ状態に変化して、定電流回路40からの定電流Isによる充電容量42の充電が開始される。従って、充電容量42の充電電圧Vcsは接地電位GNDよりもわずかに高い電圧となるので、波形スライサSLCRは接地電位GNDよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を制御フリップフロップCNT−FFのセット入力端子Sに供給する。その結果、制御フリップフロップCNT−FFはリセット状態からセット状態に遷移するので、データ出力端子QのワンショットパルスPLSはローレベルからハイレベルに変化する。
更に、充電容量42の充電電圧Vcsが接地電位GNDから電源電圧VDDに向かって直線的に上昇する際に、電圧比較器43の非反転入力端子+の充電電圧Vcsは長時間WP2の経過後にようやく電圧比較器43の反転入力端子−の高電圧レベルの第2基準電圧Vref2に到達する。その結果、充電電圧Vcsがわずかに反転入力端子−の第2基準電圧Vref2を超過すると電圧比較器43の出力はローレベルからハイレベルに変化して、制御フリップフロップCNT−FFのリセット入力端子Rにはハイレベルのリセット入力信号が供給される。従って、制御フリップフロップCNT−FFは長時間WP2のうちにセット状態からリセット状態に復帰するので、データ出力端子QのワンショットパルスPLSはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスPLSに応答して、インバータ回路10と短パルス生成回路11とにより生成されるハイレベルの短パルス信号がフリップフロップ(FF)7の入力端子Sに供給され、フリップフロップ(FF)7の出力端子Qはセット状態のハイレベルとなる。すなわち、短パルス生成回路11は入力のハイレベルのエッジを検出して、例えば10ns程度のハイレベルの短パルスを発生する。従って、フリップフロップ(FF)7の出力端子Qの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によって放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに変化する。
《ワンショットパルスの生成動作》
図2は、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータにおいて、コンスタント・オンタイム(COT)・パルス生成回路4が幅狭パルス幅WP1または幅広パルス幅WP2のワンショットパルスPLSを生成する動作を説明するための波形を示す図である。
図2は、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータにおいて、コンスタント・オンタイム(COT)・パルス生成回路4が幅狭パルス幅WP1または幅広パルス幅WP2のワンショットパルスPLSを生成する動作を説明するための波形を示す図である。
図2に示したように、時刻T0の以前ではコンスタント・オンタイム(COT)・パルス生成回路4のワンショットパルス出力信号COT4 PLSはローレベルであるので、制御駆動ユニット2はスイッチ回路1のハイサイドトランジスタQ1とローサイドトランジスタQ2との両者をオフ状態に制御する。両者のトランジスタQ1、Q2がオフ期間なのでローパスフィルタLPFの容量Cの充電電荷からの放電電流によって負荷LOADが駆動されて、ローパスフィルタLPFの出力電圧端子の出力電圧VOUTが徐々に低下する。
その結果、出力電圧VOUTが基準電圧Vrefに低下して、コンパレータ(CMP)3の検出出力信号CMP3 OUTPUTがローレベルからハイレベルに変化して、フリップフロップ(FF)7の出力端子Qの信号FF7 Q OUTPUTはハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化する。
従って、コンスタント・オンタイム(COT)・パルス生成回路4の定電流回路40からの定電流Isによる充電容量42の充電が開始されるので、充電容量42の充電電圧Vcsは接地電位GNDから電源電圧VDDに向かって直線的に上昇する。充電電圧Vcsの上昇によってワンショットパルス出力信号COT4 PLSはローレベルからハイレベルに変化するので、制御駆動ユニット2はハイサイドトランジスタQ1をオフ状態からオン状態に変化して、出力電圧VOUTは徐々に上昇する。出力電圧VOUTが基準電圧Vrefのレベルまで上昇して、コンパレータ(CMP)3の検出出力信号CMP3 OUTPUTがハイレベルからローレベルに変化したとしても、フリップフロップ(FF)7の出力端子Qの信号FF7 Q OUTPUTはローレベルのパルス生成指示信号に維持されている。
重負荷時においては、コンスタント・オンタイム(COT)・パルス生成回路4の充電容量42の充電電圧Vcsが接地電位GNDから電源電圧VDDに向かって直線的に上昇する際、充電電圧Vcsは短時間WP1のうちに低電圧レベルの第1基準電圧Vref1に到達する。その結果、電圧比較器43の出力はローレベルからハイレベルに変化するので、制御フリップフロップCNT−FFのリセット入力端子Rにハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップCNT−FFは短時間WP1に対応した時刻T1でセット状態からリセット状態に復帰するので、そのデータ出力端子QのワンショットパルスPLSはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスPLSに応答してインバータ回路10と短パルス生成回路11とにより生成されたハイレベルの短パルス信号はフリップフロップ(FF)7のセット入力端子Sに供給されるので、フリップフロップ(FF)7はリセット状態からセット状態に遷移する。
従って、フリップフロップ(FF)7の出力端子Qの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によって放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに変化する。
軽負荷時においても、コンスタント・オンタイム(COT)・パルス生成回路4の充電容量42の充電電圧Vcsが接地電位GNDから電源電圧VDDに向かって直線的に上昇する際、充電電圧Vcsは長時間WP2の経過後にようやく高電圧レベルの第2基準電圧Vref2に到達する。その結果、電圧比較器43の出力はローレベルからハイレベルに変化するので、制御フリップフロップCNT−FFのリセット入力端子Rにハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップCNT−FFは長時間WP2に対応した時刻T2でセット状態からリセット状態に復帰するので、データ出力端子QのワンショットパルスPLSはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスPLSに応答してインバータ回路10と短パルス生成回路11とにより生成されたハイレベルの短パルス信号はフリップフロップ(FF)7のセット入力端子Sに供給されるので、フリップフロップ(FF)7はリセット状態からセット状態に遷移する。
従って、フリップフロップ(FF)7の出力端子Qの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(FF)7の出力端子Qのハイレベルの放電指示信号によって放電スイッチトランジスタ41はオン状態とされて、充電容量42の充電電圧Vcsは接地電圧GNDに変化する。
《コンスタント・オンタイム・パルス生成回路の動作精度》
図1に示したコンスタント・オンタイム(COT)・パルス生成回路4の構成では、図2に示したように、定電流回路40からの定電流Isによる充電容量42の充電が開始されて、充電容量42の充電電圧Vcsは接地電位GNDから電源電圧VDDに向かって直線的に上昇する。
図1に示したコンスタント・オンタイム(COT)・パルス生成回路4の構成では、図2に示したように、定電流回路40からの定電流Isによる充電容量42の充電が開始されて、充電容量42の充電電圧Vcsは接地電位GNDから電源電圧VDDに向かって直線的に上昇する。
図1に示したコンスタント・オンタイム(COT)・パルス生成回路4から生成されるワンショツトパルスPLSの幅狭パルス幅WP1は充電容量42の充電電圧Vcsの上昇直線と第1基準電圧Vref1とのクロスオーバーのタイミングで決定され、幅広パルス幅WP2もこの上昇直線と第2基準電圧Vref2とのクロスオーバーのタイミングで決定される。従って、このワンショツトパルスPLSの幅狭パルス幅WP1および幅広パルス幅WP2のパルス幅の精度は、上記特許文献6に記載のスイッチング電源装置の遅延パルスのバルス幅の精度よりも向上されるものである。
上記特許文献6に記載の遅延パルスは遅延回路の抵抗と容量の時定数により容量の端子電圧は指数関数的に上昇するので、容量の端子電圧の上昇勾配は時間経過に従って減少する。上記特許文献6に記載の遅延回路では、容量の端子電圧とインバータの入力しきい値とのしきい値判定により遅延パルスが生成される。遅延パルスが生成されるタイミングは、時間経過に従った容量の端子電圧の上昇勾配の減少により誤差が生じる。
《軽負荷検出回路の構成》
図3は、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの軽負荷検出回路(LLDET)6の構成を示す図である。
図3は、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの軽負荷検出回路(LLDET)6の構成を示す図である。
図3に示したように、軽負荷検出回路(LLDET)6は、ノア論理回路(NOR)60と、PチャネルMOSトランジスタ61と、NチャネルMOSトランジスタ62と、抵抗63と、容量64と、インバータ(Inv)65と、フリップフロップ(FF)66によって構成されている。
ノア論理回路(NOR)60の第1入力端子と第2入力端子には、ハイサイドトランジスタQ1のゲートのハイサイドスイッチ駆動信号VG Q1とローサイドトランジスタQ2のゲートのローサイドスイッチ駆動信号VG Q2とがそれぞれ供給される。
PチャネルMOSトランジスタ61のゲートとNチャネルMOSトランジスタ62のゲートにはノア論理回路(NOR)60の出力信号が共通に供給され、PチャネルMOSトランジスタ61のソースには電源電圧VDDが供給され、NチャネルMOSトランジスタ62のソースには接地電位GNDが供給されるものである。PチャネルMOSトランジスタ61のドレインは抵抗63の一端と容量64の一端とインバータ(Inv)65の入力端子に接続され、抵抗63の他端はNチャネルMOSトランジスタ62のドレインに接続されて、容量64の他端は接地電位GNDが接続される。フリップフロップ(FF)66のリセット入力端子Rは図示されてはいないが比較的高抵抗値の抵抗を介して電源電圧VDDに接続され、フリップフロップ(FF)66のセット入力端子Sはインバータ(Inv)65の出力端子に接続されて、フリップフロップ(FF)66のデータ出力端子Qから軽負荷検出信号LLSGが生成される。
放電スイッチ素子であるNチャネルMOSトランジスタ62のドレインに接続された抵抗63と容量64とは、軽負荷検出回路(LLDET)6による軽負荷と重負荷との判別のための所定の時間を生成するものである。すなわち、上述したように軽負荷検出回路(LLDET)6による軽負荷と重負荷の判別は、スイッチ回路1のハイサイドトランジスタQ1とローサイドトランジスタQ2との両トランジスタのオフ期間(T3)の長短によって判別され、両トランジスタのオフ時間(T3)が判別のための所定の時間より長いか短いかが判別される。抵抗63と容量64は、この所定の時間を決定するものである。
《軽負荷検出回路の動作》
図4は、図3に示した実施の形態1による半導体集積回路ICに含まれた軽負荷検出回路(LLDET)6の動作を説明するための波形を示す図である。
図4は、図3に示した実施の形態1による半導体集積回路ICに含まれた軽負荷検出回路(LLDET)6の動作を説明するための波形を示す図である。
図4には、最初にハイサイドトランジスタQ1のゲートのハイサイドスイッチ駆動信号VG Q1とローサイドトランジスタQ2のゲートのローサイドスイッチ駆動信号VG Q2とが示されている。2個の駆動信号VG Q1、VG Q2が同時にローレベルである期間が、上述した軽負荷時の両トランジスタQ1・Q2・オフ時間(T3)である。
図4には、次に2個の駆動信号VG Q1、VG Q2の論理和ORの波形と否定論理和NORの波形とが示されている。この否定論理和NORの波形は、図3に示す実施の形態1による軽負荷検出回路(LLDET)6のノア論理回路(NOR)60の出力信号の波形に対応する。
否定論理和NORの波形のハイレベル期間において、図3に示した軽負荷検出回路(LLDET)6の充電スイッチ素子であるPチャネルMOSトランジスタ61と放電スイッチ素子であるNチャネルMOSトランジスタ62とが、それぞれオフ状態とオン状態に制御される。
従って、図4に示すように、否定論理和NORの波形のハイレベル期間において、軽負荷検出回路(LLDET)6の容量64の端子電圧Vcは放電によって接地電位GNDに向かって低下する。軽負荷時の両トランジスタQ1・Q2・オフ時間(T3)の長短に従って、容量64の端子電圧Vcの電圧低下の大小が決定される。
すなわち、長期間の両トランジスタQ1・Q2・オフ時間(T3)の間において、容量64の端子電圧Vcはインバータ(Inv)65の入力スレッシュホールド電圧VLthよりも低いレベルに低下する。その結果、容量64の端子電圧Vcが入力スレッシュホールド電圧VLthよりも低レベルである期間に、インバータ(Inv)65の出力信号Inv OUPUTはハイレベルとなる。
フリップフロップ(FF)66のセット入力端子Sにインバータ(Inv)65からのハイレベルの出力信号Inv OUPUTが供給されるので、フリップフロップ(FF)66はリセット状態からセット状態に遷移して、そのデータ出力端子Qから図4に示すようにハイレベルの軽負荷検出信号LLSGが定常的に生成されるものとなる。
《基準電圧生成回路および定電流回路の構成》
図5は、図1に示した実施の形態1のDC−DCコンバータを構成するための半導体集積回路ICの基準電圧生成回路9の構成とコンスタント・オンタイム(COT)・パルス生成回路4の定電流回路40の構成とを示す図である。
図5は、図1に示した実施の形態1のDC−DCコンバータを構成するための半導体集積回路ICの基準電圧生成回路9の構成とコンスタント・オンタイム(COT)・パルス生成回路4の定電流回路40の構成とを示す図である。
コンパレータ3に供給される基準電圧Vrefとコンスタント・オンタイム・パルス生成回路4に供給される第1基準電圧Vref1および第2基準電圧Vref2とを生成する基準電圧生成回路9は、図5に示したように、4個の抵抗94〜97とバンドギャップ基準電圧生成回路92と差動増幅器93によって構成される。
その一端が電源電圧VDDに接続されたバンドギャップ基準電圧生成回路92の出力端子は差動増幅器93の非反転入力端子+に接続され、バンドギャップ基準電圧生成回路92の他端は接地電位GNDに接続される。差動増幅器93の出力端子は反転入力端子−と抵抗94の一端と抵抗96の一端とに接続され、抵抗94の他端と抵抗96の他端は抵抗95の一端と抵抗97の一端とにそれぞれ接続され、抵抗95の他端と抵抗97の他端は接地電位GNDに接続される。
差動増幅器93の出力端子からはコンパレータ3に供給される基準電圧Vrefが生成されて、第2分圧回路を構成する2個の抵抗94、95の第2接続ノードと第1分圧回路を構成する2個の抵抗96、97の第1接続ノードからコンスタント・オンタイム・パルス生成回路4に供給される第2基準電圧Vref2と第1基準電圧Vref1とがそれぞれ生成される。
良く知られているように、バンドギャップ基準電圧生成回路92は、温度変化に対して実質的に安定化されたバンドギャップ基準電圧を発生する。このバンドギャップ基準電圧は、シリコンの略1.2ボルトのバンドギャップ電圧に対応するものである。バンドギャップ基準電圧生成回路92のバンドギャップ基準電圧は差動増幅器93の非反転入力端子+に供給されることによって、ボルテージフォロワの回路形態となるように出力端子と反転入力端子−とが接続された差動増幅器93の出力端子から低出力インピーダンスで基準電圧Vrefであるバンドギャップ基準電圧が生成される。
図5に示すように、基準電圧生成回路9から生成されるバンドギャップ基準電圧としての基準電圧Vrefをコンスタント・オンタイム(COT)・パルス生成回路4の定電流回路40が使用することによって、充電容量42の充電に使用される定電流Isを定電流回路40が生成する。
定電流回路40は、図5に示すように、差動増幅器400とNチャネルMOSトランジスタ401と抵抗402と2個のPチャネルMOSトランジスタ403、404によって構成される。基準電圧生成回路9の基準電圧Vrefが差動増幅器400の非反転入力端子+に供給されて、差動増幅器400の出力端子にNチャネルMOSトランジスタ401のゲートが接続され、NチャネルMOSトランジスタ401のソースは抵抗402の一端と差動増幅器400の反転入力端子−とに接続されて、抵抗402の他端は接地電位GNDに接続される。
NチャネルMOSトランジスタ401のドレインは2個のPチャネルMOSトランジスタ403、404の両ゲートとPチャネルMOSトランジスタ403のドレインとに接続され、2個のPチャネルMOSトランジスタ403、404の両ソースには電源電圧VDDが供給され、PチャネルMOSトランジスタ404のドレインは出力端子405に接続される。
差動増幅器400とNチャネルMOSトランジスタ401と抵抗402はボルテージフォロワを構成するので、抵抗402の両端には基準電圧Vrefが印加される。その結果、抵抗402とNチャネルMOSトランジスタ401のドレイン・ソース電流経路とに流れるバイアス電流が安定化される。
PチャネルMOSトランジスタ403はカレントミラーの入力トランジスタとして機能するのに対し、PチャネルMOSトランジスタ404はカレントミラーの出力トランジスタとして機能する。抵抗402とNチャネルMOSトランジスタ401のドレイン・ソース電流経路に流れるバイアス電流がカレントミラーの入力トランジスタとして機能するPチャネルMOSトランジスタ403に流れるので、カレントミラーの出力トランジスタとして機能するPチャネルMOSトランジスタ404にはバイアス電流に比例した電流値の定電流Isが流れる。尚、バイアス電流と定電流Isとの電流比は、PチャネルMOSトランジスタ403とPチャネルMOSトランジスタ404との素子サイズ比によって決定される。抵抗402の抵抗値の温度依存性を小さく設定することによって、コンスタント・オンタイム(COT)・パルス生成回路4の充電容量42の充電に使用される定電流回路40の定電流Isの温度依存性を小さくすることが可能となる。従って、図1に示した実施の形態1の半導体集積回路ICのコンスタント・オンタイム(COT)・パルス生成回路4から生成されるワンショットパルスPLSの幅狭パルス幅WP1および幅広パルス幅WP2が高精度で設定され、その温度依存性は略無視されることが可能である。
上述したように、コンスタント・オンタイム(COT)・パルス生成回路4が幅狭パルス幅WP1および幅広パルス幅WP2のワンショットパルスPLSを生成するために、図5の実施の形態1による基準電圧生成回路9はVref2>Vref1の関係に設定された高レベルの第2基準電圧Vref2と低レベルの第1基準電圧Vref1とを生成する。従って、この条件が満足されるように、第2分圧回路を構成する2個の抵抗94、95の抵抗比と、第1分圧回路を構成する2個の抵抗96、97の抵抗比が設定される。
4個の分圧抵抗94、95、96、97は、図1に示した実施の形態1の半導体集積回路ICのCMOS半導体集積回路チップの半導体製造プロセスで同時に製造されることによって抵抗比は高精度で設定されることが可能となる。また、この4個の分圧抵抗が同一材料によって半導体製造プロセスで同時に製造されて更に同一の半導体チップに集積化されることによって、その抵抗比の温度依存性は略無視されることが可能となる。
その結果、図5に示した実施の形態1による基準電圧生成回路9の構成によれば、第1基準電圧Vref1と第2基準電圧Vref2とが高精度で設定され、その温度依存性は無視されることが可能である。従って、図1に示した実施の形態1の半導体集積回路ICのコンスタント・オンタイム(COT)・パルス生成回路4から生成されるワンショットパルスPLSの幅狭パルス幅WP1および幅広パルス幅WP2が高精度で設定されて、その温度依存性は略無視されることが可能である。
上記(4)式を使用して説明したように、コンスタント・オンタイム(COT)・パルス生成回路4が生成するワンショットパルスPLSの幅広パルス幅WP2は、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの不連続モード(DCM)のスイッチング周波数fswを決定するものである。
一方、図1に示した実施の形態1の半導体集積回路ICを使用する種々の電源のメーカーの設計ポリシーの相違によって、不連続モード(DCM)の比較的高いスイッチング周波数fswが要求される場合もあるし、不連続モード(DCM)の比較的低いスイッチング周波数fswが要求される場合もある。このように、種々の電源のメーカーの相違する要望を満足するためには、図1に示した実施の形態1の半導体集積回路ICは、コンスタント・オンタイム(COT)・パルス生成回路4が生成するワンショットパルスPLSの幅広パルス幅WP2を可変設定することが可能であることが必要となる。
従って、ワンショットパルスPLSの幅広パルス幅WP2の可変設定を実現するために、図5に示すように第2基準電圧Vref2および幅広パルス幅WP2を設定する第2分圧回路を構成する1個の抵抗95の抵抗値を可変とするものである。
抵抗値が可変設定な抵抗95は、図1に示した実施の形態1の半導体集積回路ICのCMOS半導体集積回路チップの半導体製造プロセスにおいて、レーザ光線を使用した半導体抵抗器の抵抗値トリミング等の手法によって実現することが可能である。その他の手法としては、半導体集積回路チップに事前形成された複数の半導体抵抗器から、最終的に使用される1個の抵抗器を電気ヒューズの溶断または不揮発性メモリのプログラムによって選択することも可能である。
《DC−DCコンバータの軽負荷時の動作波形》
図6は、図1乃至図5に示した実施の形態1による半導体集積回路ICを使用するDC−DCコンバータの軽負荷時の不連続モード(DCM)における動作を説明するための波形を示す図である。
図6は、図1乃至図5に示した実施の形態1による半導体集積回路ICを使用するDC−DCコンバータの軽負荷時の不連続モード(DCM)における動作を説明するための波形を示す図である。
この図6において、実線の波形は、軽負荷検出回路(LLDET)6のハイレベル“H”の軽負荷検出信号LLSGによって2個のパルス幅WP1、WP2から幅広パルス幅WP2が選択される場合の動作波形図を示す。
また図6において、破線の波形は、軽負荷検出回路(LLDET)6のローレベル“L”の軽負荷検出信号LLSGによって2個のパルス幅WP1、WP2から幅狭パルス幅WP1が選択される場合の動作波形図を示す。
不連続モード(DCM)で、出力電圧VOUTが基準電圧Vrefに低下したことをコンパレータ(CMP)3が検出すると、コンパレータ(CMP)3の検出出力信号CMP3 OUTPUTに応答して、コンスタント・オンタイム(COT)・パルス生成回路4は幅狭パルス幅WP1または幅広パルス幅WP2のワンショットパルス出力信号COT4 OUTPUTを生成する。このワンショットパルス出力信号COT4 OUTPUTのコンスタント・オン時間(T1)では、制御駆動ユニット2のゲート駆動により、ハイサイドトランジスタQ1はオン状態となり、ローサイドトランジスタQ2はオフ状態となる。その結果、図6に示したように、インダクタの電流ILはハイサイドトランジスタQ1の電流によって決定され、インダクタの電流ILは増大する。更に図6に示すように、コンスタント・オン時間(T1)のスイッチングノードSWの電圧は、入力電源電圧VINの電圧レベルによって決定される。
コンスタント・オン時間(T1)の経過後は、制御駆動ユニット2のゲート駆動により、ハイサイドトランジスタQ1はオフ状態となり、ローサイドトランジスタQ2はオン状態となる。従って、図6に示すように、コンスタント・オン時間(T1)の経過後のローサイドトランジスタQ2・オン時間(T2)では、インダクタの電流ILはローサイドトランジスタQ2の電流によって決定され、インダクタの電流ILは減少する。更に、図6に示すように、ローサイドトランジスタQ2・オン時間(T2)では、インダクタ電流ILは減少しながらローサイドトランジスタQ2を介して接地電位GNDからスイッチングノードSWへ流れ続ける。
図6に示すように、インダクタ電流ILが0A(ゼロ・アンペア)以下に低下しようとして、図12で説明した逆流電流IRが発生しようとする。この状態は逆電流検出回路(RID)5によって検出され、逆電流検出回路(RID)5の検出出力信号に応答して制御駆動ユニット2はハイサイドトランジスタQ1とローサイドトランジスタQ2の両者をオフ状態に制御する。この状態が、図6に示された両トランジスタQ1・Q2・オフ時間(T3)である。従って、この期間では、ハイサイドトランジスタQ1とローサイドトランジスタQ2との両者がオフ状態であるので、ローパスフィルタLPFの容量Cの充電電荷からの放電電流により負荷LOADが駆動され、図6に示したように、出力電圧端子の出力電圧VOUTが徐々に低下する。その結果、出力電圧VOUTが基準電圧Vrefに低下して、コンパレータ(CMP)3の検出出力信号CMP3 OUTPUTとコンスタント・オンタイム(COT)・パルス生成回路4のワンショットパルス出力信号COT4 OUTPUTが生成される。従って、ハイサイドトランジスタQ1が再度オン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧VOUTが所定のリップル電圧Vrippleの範囲で安定化されるものである。
図6に示すように、ハイレベル“H”の軽負荷検出信号LLSGによって幅広パルス幅WP2が選択される場合の出力電圧VOUTのリップル電圧Vrippleの大きさは、ローレベル“L”の軽負荷検出信号LLSGによって幅狭パルス幅WP1が選択される場合の出力電圧VOUTのリップル電圧Vrippleの大きさよりも大きくなる。
従って、軽負荷時の電力変換効率を改善するために、ワンショットパルス出力信号COT4 OUTPUTのパルス幅を幅狭パルス幅WP1から幅広パルス幅WP2に切り替えることで、上記(4)式に従ってスイッチング周波数fswを低下して、スイッチング損失を低減することは有益である。しかし、ワンショットパルス出力信号COT4 OUTPUTのパルス幅を幅狭パルス幅WP1から幅広パルス幅WP2に切り替えることで、図6に示すように、出力電圧VOUTのリップル電圧Vrippleが増大するものである。
このように、ワンショットパルス出力信号のパルス幅の切換によるスイッチング損失の低減と出力電圧のリップル電圧の増大とは、トレードオフの関係にあるものである。
しかし、中央処理ユニット(CPU)等の負荷LOADがスリープモードとなることで負荷電流IOUTが減少して、それによりワンショットパルス出力信号のパルス幅が幅狭パルス幅WP1から幅広パルス幅WP2に切り替えられ、出力電圧VOUTのリップル電圧Vrippleが増大することは大きな欠点とはならない。すなわち、スリープモードの中央処理ユニット(CPU)等の負荷LOADに供給される動作電圧である出力電圧VOUTがリップル電圧Vrippleを含んでも、特に問題はない。中央処理ユニット(CPU)等の負荷LOADがスリープモードからアクティブモードに遷移することで、負荷電流IOUTが増大して、それによりワンショットパルス出力信号のパルス幅が幅広パルス幅WP2から幅狭パルス幅WP1に切り替えられて、出力電圧VOUTのリップル電圧Vrippleが減少することとなる。
《連続モード(CCM)および不連続モード(DCM)》
図7は、図1乃至図6に示した実施の形態1による半導体集積回路ICを使用するDC−DCコンバータの重負荷時の連続モード(CCM)の動作および軽負荷時の不連続モード(DCM)の動作を説明する図である。
図7は、図1乃至図6に示した実施の形態1による半導体集積回路ICを使用するDC−DCコンバータの重負荷時の連続モード(CCM)の動作および軽負荷時の不連続モード(DCM)の動作を説明する図である。
図7に示したように、連続モード(CCM)では、インダクタLの電流ILの最小値は0Aより大きくなり、スイッチング周波数fswは負荷電流IOUTの大きさに無関係に一定値となって、出力電圧VOUTと入力電源電圧VINとコンスタント・オン時間(T1)のオンタイムTONである幅狭パルス幅WP1とに従って上記(3)式によって与えられる。
また図7に示したように、不連続モード(DCM)の破線の特性LWP1は、軽負荷検出回路(LLDET)6の出力端子のローレベル“L”の軽負荷検出信号LLSGによってワンショットパルス出力信号のパルス幅として幅狭パルス幅WP1が選択された場合の特性を示すものである。
更に図7に示したように、不連続モード(DCM)の実線の特性LWP2は、軽負荷検出回路(LLDET)6の出力端子からのハイレベル“H”の軽負荷検出信号LLSGに応答してコンスタント・オンタイム(COT)・パルス生成回路4がワンショットパルス出力信号PLSのパルス幅として幅広パルス幅WP2が選択した場合の特性を示すものである。
最初に、図1乃至図6に示した実施の形態1による半導体集積回路ICを使用するDC−DCコンバータは、負荷電流IOUTが大きな状態で動作を開始するので、上述した境界電流IBOUNDARYよりも負荷電流IOUTが大きな重負荷時の連続モード(CCM)の動作となっている。
負荷電流IOUTが境界電流IBOUNDARYよりも減少すると、DC−DCコンバータは重負荷時の連続モード(CCM)の動作から軽負荷時の不連続モード(DCM)の動作に遷移する。この遷移の直後の軽負荷時の不連続モード(DCM)の動作は、不連続モード(DCM)の破線の特性LWP1によって決定される。この状態での負荷電流IOUTは比較的大きく、軽負荷の程度は低いので、軽負荷検出回路(LLDET)6の出力端子からはローレベル“L”の軽負荷検出信号LLSGが軽負荷検出回路(LLDET)6により生成されて、ワンショットパルス出力信号のパルス幅として幅狭パルス幅WP1がコンスタント・オンタイム(COT)・パルス生成回路4で選択される。
従って、程度の低い軽負荷時のローレベル“L”の軽負荷検出信号LLSGに応答する図1の実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの不連続モード(DCM)でのスイッチング周波数fswは、上記(2)式に従って下記(5)式で与えられる。
例えば、中央処理ユニット(CPU)等の負荷LOADがスリープモードとなることで負荷電流IOUTが減少すると、上記(5)式に従ってスイッチング周波数fswが低下する。このスイッチング周波数fswの低下に応答してハイサイドトランジスタQ1とローサイドトランジスタQ2の両者のオフ時間(T3)が長くなる。
図3に示した軽負荷検出回路(LLDET)6による軽負荷と重負荷の判別は両トランジスタQ1・Q2・オフ時間(T3)の長短によって判別され、抵抗63と容量64とで決定される所定の時間よりも両者のオフ時間(T3)が長くなると、程度の高い軽負荷状態を示すハイレベル“H”の軽負荷検出信号LLSGが生成される。
その結果、コンスタント・オンタイム(COT)・パルス生成回路4はハイレベル“H”の軽負荷検出信号LLSGに応答してワンショットパルス出力信号のパルス幅として幅広パルス幅WP2を選択するので、この状態のDC−DCコンバータの不連続モード(DCM)でのスイッチング周波数fswは、上記(4)式に従って与えられる。
図7に示したように、軽負荷検出回路(LLDET)6の軽負荷検出信号LLSGがローレベル“L”からハイレベル“H”に変化することに応答して、図1に示した実施の形態1のDC−DCコンバータの不連続モード(DCM)の周波数特性は幅狭パルス幅WP1で決定される破線の特性LWP1から幅広パルス幅WP2で決定される実線の特性LWP2へ切り替えされる。
尚、図7に示した境界周波数fBOUNDARYは、軽負荷検出回路(LLDET)6による軽負荷と重負荷の判別に使用される抵抗63と容量64とで決定される所定の時間に対応する周波数である。
図7に示すように、幅広パルス幅WP2で決定される実線の特性LWP2のスイッチング周波数fswは、幅狭パルス幅WP1で決定される破線の特性LWP1のスイッチング周波数fswよりも低い周波数となる。従って、程度の高い軽負荷状態では、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータの不連続モード(DCM)でのスイッチング周波数fswは、最初の破線の特性LWP1によるスイッチング周波数fswの低下に適応的に応答して次の実線の特性LWP2に従ってスイッチング周波数fswを更に低下するものである。その結果、図1に示した実施の形態1の半導体集積回路ICを使用するDC−DCコンバータによれば、程度の高い軽負荷状態における不連続モード(DCM)の動作効率を更に改善することが可能となる。
《コンパレータの構成》
図8は、図1に示した実施の形態1の半導体集積回路ICに含まれたコンパレータ(CMP)3の構成を示す図である。
図8は、図1に示した実施の形態1の半導体集積回路ICに含まれたコンパレータ(CMP)3の構成を示す図である。
図8に示すように、コンパレータ(CMP)3は、差動対トランジスタとしてのPチャネルMOSトランジスタ31、32と、負荷トランジスタとしてのNチャネルMOSトランジスタ33、34と、定電流源35と、バイアス電流設定回路としてのPチャネルMOSトランジスタ36、37、38、39とを含んでいる。基準電圧Vrefと出力電圧VOUTとがPチャネルMOSトランジスタ31のゲートとPチャネルMOSトランジスタ32のゲートとにそれぞれ供給され、PチャネルMOSトランジスタ31、32のドレインはNチャネルMOSトランジスタ33、34のドレインに接続されている。PチャネルMOSトランジスタ31、32のソースは、バイアス電流設定回路としてのPチャネルMOSトランジスタ37、39のドレインに接続されている。負荷トランジスタとしてのNチャネルMOSトランジスタ33、34のゲートはNチャネルMOSトランジスタ33のドレインとPチャネルMOSトランジスタ31のドレインに接続されて、NチャネルMOSトランジスタ34のドレインとPチャネルMOSトランジスタ32のドレインの共通接続ノードはコンパレータ(CMP)3の出力端子Outとされる。
バイアス電流設定回路としてのPチャネルMOSトランジスタ36のゲートとドレインとは定電流源35の一端と接続され定電流源35の他端は接地電位GNDに接続されているので、PチャネルMOSトランジスタ36のソース・ドレイン電流経路に定電流源35の基準電流Irefが流れる。バイアス電流設定回路のPチャネルMOSトランジスタ36のゲートはPチャネルMOSトランジスタ37、38の両ゲートに接続され、PチャネルMOSトランジスタ36、37、38のソースは電源電圧VDDが接続されている。PチャネルMOSトランジスタ37のドレインは、差動対トランジスタとしてのPチャネルMOSトランジスタ31、32のソースに直接接続されている。PチャネルMOSトランジスタ38のドレインは、PチャネルMOSトランジスタ39のソース・ドレイン電流経路を介して差動対トランジスタとしてのPチャネルMOSトランジスタ31、32のソースに接続されている。軽負荷検出回路(LLDET)6から生成される軽負荷検出信号LLSGが、PチャネルMOSトランジスタ39のゲートに供給される。
バイアス電流設定回路では、PチャネルMOSトランジスタ36のデバイス面積とPチャネルMOSトランジスタ37のデバイス面積とは1:1の比率に設定され、PチャネルMOSトランジスタ36のデバイス面積とPチャネルMOSトランジスタ38のデバイス面積とは1:Nの比率に設定されている。尚、Nは、1より大きな数である。
重負荷時では軽負荷検出回路(LLDET)6から生成されるローレベル“L”の軽負荷検出信号LLSGに応答して、PチャネルMOSトランジスタ39がオン状態に設定される。従って、差動対トランジスタのPチャネルMOSトランジスタ31、32と負荷トランジスタのNチャネルMOSトランジスタ33、34とにはバイアス電流設定回路から(1+N)・Irefの比較的大きなバイアス電流が供給される。その結果、重負荷時のローレベル“L”の軽負荷検出信号LLSGに応答して、コンパレータ(CMP)3の応答特性を、高速とすることが可能となる。
軽負荷時において軽負荷検出回路(LLDET)6から生成されるハイレベル“H”の軽負荷検出信号LLSGに応答してPチャネルMOSトランジスタ39がオフ状態に設定されて、差動対トランジスタのPチャネルMOSトランジスタ31、32と負荷トランジスタのNチャネルMOSトランジスタ33、34にバイアス電流設定回路からIrefの比較的小さなバイアス電流が供給される。その結果、軽負荷時のハイレベル“H”の軽負荷検出信号LLSGに応答して幅広パルス幅WP2の選択によるスイッチング周波数fswの低下との相乗作用によって、軽負荷時での半導体集積回路(IC)の消費電力を顕著に低減することが可能となる。
[実施の形態2]
図9は、図1に示したDC−DCコンバータを構成するための半導体集積回路ICの基準電圧生成回路9として使用される実施の形態2による基準電圧生成回路9の構成を示す図である。
[実施の形態2]
図9は、図1に示したDC−DCコンバータを構成するための半導体集積回路ICの基準電圧生成回路9として使用される実施の形態2による基準電圧生成回路9の構成を示す図である。
図9に示した実施の形態2による基準電圧生成回路9が、図5に示した実施の形態1による基準電圧生成回路9と相違するのは、次の点である。
すなわち、図9に示した実施の形態2による基準電圧生成回路9では、第2分圧回路を構成する接地電位GNDの抵抗95は、半導体集積回路ICのCMOS半導体集積回路チップの半導体製造プロセスで同時に製造される半導体抵抗器ではなく、半導体チップの外部の配線基板に搭載される可変抵抗器によって構成されている。
更に、図5に示した基準電圧生成回路9の第2分圧回路の抵抗94は、図9に示した実施の形態2による基準電圧生成回路9では、定電流回路98に置換されている。この定電流回路98は、図5に示したコンスタント・オンタイム(COT)・パルス生成回路4の定電流回路40と同様にバンドギャップ基準電圧としての基準電圧Vrefを使用することによって定電流Isを生成するように構成されることが可能である。定電流回路98の一端と他端とは、差動増幅器93の出力端子と外部部品の可変抵抗器95にそれぞれ接続される。
差動増幅器93の出力端子からはコンパレータ3に供給される基準電圧Vrefが生成されて、第2分圧回路を構成する定電流回路98と可変抵抗器95の第2接続ノードと第1分圧回路を構成する2個の抵抗96、97の第1接続ノードからコンスタント・オンタイム・パルス生成回路4に供給される第2基準電圧Vref2と第1基準電圧Vref1がそれぞれ生成される。尚、定電流回路98の一端は、差動増幅器93の出力端子に接続するのではなく、電源電圧VDDに接続することも可能である。
種々の電源のメーカーの設計ポリシーに従って、図9に示した実施の形態2による基準電圧生成回路9の可変抵抗器95の抵抗値と第2基準電圧Vref2とが任意に設定されて、図1に示した半導体集積回路ICを使用するDC−DCコンバータの不連続モード(DCM)のスイッチング周波数fswが任意に設定されるものである。
[実施の形態3]
図10は、DC−DCコンバータを構成するための実施の形態3による半導体集積回路ICの軽負荷検出回路(LLDET)6の構成を示す図である。
[実施の形態3]
図10は、DC−DCコンバータを構成するための実施の形態3による半導体集積回路ICの軽負荷検出回路(LLDET)6の構成を示す図である。
図10に示した実施の形態3による軽負荷検出回路(LLDET)6が図3に示した実施の形態1による軽負荷検出回路(LLDET)6と相違するのは、下記の点である。
すなわち、図10に示した実施の形態3による軽負荷検出回路(LLDET)6では、図3に示した実施の形態1による軽負荷検出回路(LLDET)6の単一のインバータ(Inv)65が、複数のインバータ(Inv)651、652、653…65nに置換されている。更に、図10に示した実施の形態3による軽負荷検出回路(LLDET)6では、図3に示した実施の形態1による軽負荷検出回路(LLDET)6の単一のフリップフロップ(FF)66が、複数の(FF)661、662、663…66nに置換されている。
特に、図10に示した実施の形態3による軽負荷検出回路(LLDET)6では、複数のインバータ(Inv)651、652、653…65nの複数の入力スレッシュホールド電圧VLthは、参照記号651、652、653…65nの順序で低い電圧レベルに設定されている。
その結果、図10に示した実施の形態3による軽負荷検出回路(LLDET)6によれば、負荷電流IOUTの減少(重負荷状態から軽負荷状態の変化)に多段階に応答して、複数のフリップフロップ(FF)661、662、663…66nから生成される複数ビットの軽負荷検出信号LLSG1、LLSG2、LLSG3、LLSGnが、オール“0”からオール“1”に変化する。すなわち、超重負荷状態では複数ビットの軽負荷検出信号LLSG1、LLSG2、LLSG3、LLSGnがオール“0”となり、重負荷状態では軽負荷検出信号LLSG1がローレベル“0”からハイレベル“1”に変化する。中負荷状態では軽負荷検出信号LLSG2がローレベル“0”からハイレベル“1”に変化して、軽負荷状態では軽負荷検出信号LLSG3がローレベル“0”からハイレベル“1”に変化して、最後に超軽負荷状態では軽負荷検出信号LLSGnがローレベル“0”からハイレベル“1”に変化する。
図11は、DC−DCコンバータを構成するための実施の形態3による半導体集積回路ICのコンパレータ(CMP)3の構成を示す図である。
図11に示した実施の形態3によるコンパレータ(CMP)3が図8に示した実施の形態1によるコンパレータ(CMP)3と相違するのは、下記の点である。
すなわち、図11に示した実施の形態3のコンパレータ(CMP)3では、図8に示した実施の形態1のコンパレータ(CMP)3のバイアス電流設定回路の単一のPチャネルMOSトランジスタ38と単一のPチャネルMOSトランジスタ39が複数のPチャネルMOSトランジスタ381…38nと複数のPチャネルMOSトランジスタ391…39nにそれぞれ置換されている。
更に、図11に示した実施の形態3によるコンパレータ(CMP)3のバイアス電流設定回路では、PチャネルMOSトランジスタ36とPチャネルMOSトランジスタ37と複数のPチャネルMOSトランジスタ381…38nとは、相互に等しいデバイス面積に設定されている。
特に、図11に示した実施の形態3によるコンパレータ(CMP)3のバイアス電流設定回路では、複数のPチャネルMOSトランジスタ391、392、393、39nのゲートには、図10に示した実施の形態3による軽負荷検出回路(LLDET)6によって生成される複数ビットの軽負荷検出信号LLSG1、LLSG2、LLSG3、LLSGnがそれぞれ供給される。
その結果、図11に示した実施の形態3によるコンパレータ(CMP)3によれば、負荷状態が、超重負荷状態、重負荷状態、中負荷状態、軽負荷状態、超軽負荷状態と変化するのに応答して、複数ビットの軽負荷検出信号LLSG1、LLSG2、LLSG3、LLSGnがオール“0”からオール“1”に変化する。従って、図11に示した実施の形態3によるコンパレータ(CMP)3によれば、負荷状態が、超重負荷状態、重負荷状態、中負荷状態、軽負荷状態、超軽負荷状態への変化に応答して、複数のPチャネルMOSトランジスタ391、392、393、39nが“オール・オン状態”から“オール・オフ状態”に変化する。
このようにして、図11に示した実施の形態3によるコンパレータ(CMP)3によれば、差動対トランジスタのPチャネルMOSトランジスタ31、32と負荷トランジスタのNチャネルMOSトランジスタ33、34に流れるバイアス電流を多段階で変化することが可能となる。
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図3に示した軽負荷検出回路(LLDET)6で、PチャネルMOSトランジスタ61のドレインとNチャネルMOSトランジスタ62のドレインとの間に接続された抵抗63は、図5に示した定電流回路40や図9に示した定電流回路98と同様に、定電流回路に置換されることが可能である。この定電流回路への置換によって、軽負荷検出回路(LLDET)6による軽負荷と重負荷との判別の精度を向上することが可能である。
また、図3に示した軽負荷検出回路(LLDET)6で、抵抗63または定電流回路をNチャネルMOSトランジスタ62のドレインではなくPチャネルMOSトランジスタ61のドレインに接続することによって、容量64の充電を抵抗63または定電流回路によって遅延することもできる。しかし、この場合には、ノア論理回路(NOR)の出力端子とPチャネルMOSトランジスタ61とNチャネルMOSトランジスタ62の両ゲートとの間にインバータを1個追加して、インバータ(Inv)65の出力端子とフリップフロップ(FF)66のセット入力端子Sとの間にインバータを1個追加するものとする。
また、図3に示した軽負荷検出回路(LLDET)6を、2個のカウンタと1個のアンド論理回路(AND)とによって構成することも可能である。2個のカウンタには、リング発振器等から生成されるクロック信号とハイサイドトランジスタQ1のゲートのハイサイドスイッチ駆動信号VG Q1とローサイドトランジスタQ2のゲートのローサイドスイッチ駆動信号VG Q2を供給する。すなちわ、2個のカウンタは、2個の駆動信号VG Q1、VG Q2のローレベル期間にクロック信号の個数をカウントするものとなる。従って、スイッチ回路1のハイサイドトランジスタQ1とローサイドトランジスタQ2の両トランジスタのオフ期間(T3)の長短を2個のカウンタはクロック信号のカウント数から判定する。2個のカウンタのカウント数が所定の値を超過する場合には、2個のカウンタの出力端子から生成されるハイレベルの2個のカウント出力信号に応答してアンド論理回路(AND)の出力端子からハイレベルの軽負荷判定信号LLSGが生成されることが可能となる。
更にスイッチ回路1のハイサイドトランジスタQ1とローサイドトランジスタQ2は、NチャネルパワーMOSトランジスタにのみ限定されるものではない。例えば、両トランジスタQ1、Q2は、Nチャネルの絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)によって構成されることも可能である。良く知られているように、絶縁ゲートバイポーラトランジスタ(IGBT)は入力部と出力部とに、それぞれ高入力インピーダンスの絶縁ゲートMOSトランジスタ構造と低出力インピーダンスのコレクタ・エミッタ電流経路のバイポーラトランジスタ構造とを有するものである。
また更に、図3に示した軽負荷検出回路(LLDET)6において、インバータ(Inv)65を高入力スレシュホールドのインバータと低入力スレシュホールドのインバータとし、フリップフロップ(FF)66をこの2個のインバータに対応して2個のフリップフロップとし、軽負荷から重負荷までの負荷の程度を2ビットで示す軽負荷検出信号LLSGを生成する。
従って、図1に示したコンスタント・オンタイム(COT)・パルス生成回路4に、第3基準電圧Vref3を電圧比較器43の反転入力端子−に供給する第3スイッチと、第4基準電圧Vref4を電圧比較器43の反転入力端子−に供給する第4スイッチとを追加するものとする。更に、第1インバータ48は第2インバータ48とは、2ビットの軽負荷検出信号LLSGに応答して第1スイッチと第2スイッチと第3スイッチと第4スイッチの任意の1個のオン状態に制御する4ビット出力信号を生成するデコーダ回路に置換するものとする。この際には、第4基準電圧Vref4と第3基準電圧Vref3と第2基準電圧Vref2と第1基準電圧Vref1との間に、Vref4>Vref3>Vref2>Vref1>の関係を設定するものとする。その結果、コンスタント・オンタイム(COT)・パルス生成回路4は、パルス幅に関してWP4>WP3>WP2>WP1の関係に設定された4個のパルス幅を有するワンショットパルスPLSを生成する。4個のパルス幅のうちでいずれが選択されるかは、2ビットの軽負荷検出信号LLSGによって任意に決定することが可能となる。
その結果、DC−DCコンバータの不連続モード(DCM)の動作は、相違した4本の特性直線を3段階で遷移するものとなり、負荷電流IOUTの低下に応答して3段階にスイッチング周波数fswを低下できるので、電力変換効率を更に改善することが可能となる。
また図1に示した実施の形態1のスイッチングレギュレータ方式のDC−DCコンバータを構成するための半導体集積回路ICは、システム・イン・パッケージ(SIP)の形態に構成されたハイブリッド型半導体集積回路ICにのみ限定されるものではない。例えば、この半導体集積回路ICは、1個の半導体チップにハイサイドトランジスタを構成するNチャネルパワーMOSトランジスタQ1とローサイドトランジスタを構成するNチャネルパワーMOSトランジスタQ2とCMOS制御・ドライバユニットとを集積化したモノリシック半導体集積回路で構成されることも可能である。
IC…半導体集積回路
LOAD…負荷
LPF…ローパスフィルタ
L…インダクタ
C…容量
CBOOT…ブートストラップ容量
1…スイッチ回路
2…駆動制御ユニット
3…コンパレータ(CMP)
4…コンスタント・オンタイム(COT)・パルス生成回路
5…逆電流検出回路(RID)
6…軽負荷検出回路(LLDET)
7…トリガ回路のフリップフロップ(FF)
8…アナログ回路
9…基準電圧生成電圧
SW…スイッチングノード
VIN…入力電源電圧
VOUT…出力電圧
VDD…電源電圧
GND…接地電位
Vref…基準電圧
Vref1…第1基準電圧
Vref2…第2基準電圧
40…定電流回路
41…放電スイッチトランジスタ
42…充電容量
43…電圧比較器
SLCR…波形スライサ
44、45…インバータ
46…第1スイッチ
47…第2スイッチ
48…第1インバータ
49…第2インバータ
CNT−FF…制御フリップフロップ
LLSG…軽負荷検出信号
PLS…ワンショットパルス
WP1…幅狭パルス幅
WP2…幅広パルス幅
60…ノア論理回路(NOR)
61…PチャネルMOSトランジスタ
62…NチャネルMOSトランジスタ
63…抵抗
64…容量
65…インバータ(Inv)
66…フリップフロップ(FF)
VG Q1…ハイサイドスイッチ駆動信号
VG Q2…ローサイドスイッチ駆動信号
LOAD…負荷
LPF…ローパスフィルタ
L…インダクタ
C…容量
CBOOT…ブートストラップ容量
1…スイッチ回路
2…駆動制御ユニット
3…コンパレータ(CMP)
4…コンスタント・オンタイム(COT)・パルス生成回路
5…逆電流検出回路(RID)
6…軽負荷検出回路(LLDET)
7…トリガ回路のフリップフロップ(FF)
8…アナログ回路
9…基準電圧生成電圧
SW…スイッチングノード
VIN…入力電源電圧
VOUT…出力電圧
VDD…電源電圧
GND…接地電位
Vref…基準電圧
Vref1…第1基準電圧
Vref2…第2基準電圧
40…定電流回路
41…放電スイッチトランジスタ
42…充電容量
43…電圧比較器
SLCR…波形スライサ
44、45…インバータ
46…第1スイッチ
47…第2スイッチ
48…第1インバータ
49…第2インバータ
CNT−FF…制御フリップフロップ
LLSG…軽負荷検出信号
PLS…ワンショットパルス
WP1…幅狭パルス幅
WP2…幅広パルス幅
60…ノア論理回路(NOR)
61…PチャネルMOSトランジスタ
62…NチャネルMOSトランジスタ
63…抵抗
64…容量
65…インバータ(Inv)
66…フリップフロップ(FF)
VG Q1…ハイサイドスイッチ駆動信号
VG Q2…ローサイドスイッチ駆動信号
Claims (20)
- 半導体集積回路は、ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、駆動制御ユニットと、コンパレータと、コンスタント・オンタイム・パルス生成回路と、負荷検出回路とを具備するものであり、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量とを含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、DC−DCコンバータの出力端子として当該DC−DCコンバータの出力電圧を生成可能とされ、
前記出力電圧に依存するフィードバック電圧と基準電圧を前記コンパレータが比較することによって、前記コンパレータの出力端子から比較出力信号が生成され、
前記コンスタント・オンタイム・パルス生成回路は、前記コンパレータの前記比較出力信号に応答して、ワンショットパルスを生成して、
前記コンスタント・オンタイム・パルス生成回路の前記ワンショットパルスに応答して、前記駆動制御ユニットは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出することによって、前記DC−DCコンバータの前記出力端子の負荷が軽負荷状態であることを示す第1の状態の負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記DC−DCコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第1の状態と相違する第2の状態の前記負荷検出信号を生成して、
前記コンスタント・オンタイム・パルス生成回路は、第1パルス幅と前記第1パルス幅よりも幅の広い第2パルス幅とを有する前記ワンショットパルスを生成可能とされ、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、幅の広い前記第2パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第2の状態の前記負荷検出信号に応答して、幅の狭い前記第1パルス幅を有する前記ワンショットパルスを生成して、
前記コンパレータは、第1バイアス電流と前記第1バイアス電流よりも大きな第2バイアス電流とに設定可能とされ、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第2の状態の前記負荷検出信号に応答して、前記第2バイアス電流に設定され、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、前記第1バイアス電流に設定される
半導体集積回路。 - 請求項1において、
前記コンパレータは、差動対トランジスタと、負荷素子と、バイアス電流設定回路とを含み、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第2の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第1バイアス電流に設定して、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第2バイアス電流に設定する
半導体集積回路。 - 請求項2において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第1のNチャネルパワーMOSトランジスタと第2のNチャネルパワーMOSトランジスタとによりそれぞれ構成され、
前記駆動制御ユニットは、前記第1のNチャネルパワーMOSトランジスタのゲートを駆動するハイサイドスイッチ駆動信号と前記第2のNチャネルパワーMOSトランジスタのゲートを駆動するローサイドスイッチ駆動信号とを生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第1の状態の前記負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第2の状態の前記負荷検出信号を生成する
半導体集積回路。 - 請求項3において、
前記半導体集積回路は、第1入力端子および第2入力端子が前記第2のNチャネルパワーMOSトランジスタのドレインおよびソースに接続された逆流検出回路を更に具備して、
前記ローパスフィルタの前記インダクタに流れるインダクタ電流が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路が検出して、所定の逆流検出信号を前記駆動制御ユニットに供給して、
前記駆動制御ユニットは、前記所定の逆流検出信号に応答して、前記第1のNチャネルパワーMOSトランジスタと前記第2のNチャネルパワーMOSトランジスタの両者をオフ状態に制御する
半導体集積回路。 - 請求項4において、
前記半導体集積回路は、前記コンパレータと前記コンスタント・オンタイム・パルス生成回路との間に接続されたトリガ回路を更に具備して、
前記トリガ回路が前記コンパレータの前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成する
半導体集積回路。 - 請求項5において、
前記トリガ回路は、フリップフロップを含むものであり、
前記フリップフロップは前記コンパレータの前記比較出力信号に応答して第1の記憶状態から第2の記憶状態に遷移して、前記第2の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路による前記ワンショットパルスの生成の終了に応答して、前記フリップフロップは前記第2の記憶状態から前記第1の記憶状態に復帰する
半導体集積回路。 - 請求項4において、
前記コンスタント・オンタイム・パルス生成回路は、定電流回路と積分容量と電圧比較器とを含み、
前記積分容量は、前記コンパレータの前記比較出力信号に応答して、前記定電流回路の前記定電流によって積分電圧を生成可能とされ、
前記電圧比較器に、第1基準電圧と、前記第1基準電圧よりも高電圧レベルの第2基準電圧と、前記定電流回路の前記定電流による前記積分容量の前記積分電圧とが供給され、
前記コンスタント・オンタイム・パルス生成回路は、前記第1基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の狭い前記第1パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記第2基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の広い前記第2パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路。 - 請求項7において、
前記コンスタント・オンタイム・パルス生成回路は、スイッチトランジスタと第1スイッチと第2スイッチとを更に含み、
前記スイッチトランジスタは前記定電流回路と前記積分容量とに接続され、前記コンパレータの前記比較出力信号に応答して、前記スイッチトランジスタは、前記積分容量の前記定電流回路の前記定電流による前記積分電圧の生成を開始して、
前記積分容量の前記積分電圧は、前記電圧比較器の第1入力端子に供給され、
前記第1スイッチは、前記第2の状態の前記負荷検出信号に応答して、前記第1基準電圧を前記電圧比較器の第2入力端子に供給して、
前記第2スイッチは、前記第1の状態の前記負荷検出信号に応答して、前記第2基準電圧を前記電圧比較器の前記第2入力端子に供給する
半導体集積回路。 - 請求項4において、
前記負荷検出回路は、ノア論理回路と、Pチャネル検出MOSトランジスタと、Nチャネル検出MOSトランジスタと、検出抵抗と、検出容量と、検出インバータとを含み、
前記ノア論理回路の第1入力端子と第2入力端子には、前記駆動制御ユニットから前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号とがそれぞれ供給され、
前記Pチャネル検出MOSトランジスタのゲートと前記Nチャネル検出MOSトランジスタのゲートには、前記ノア論理回路の出力信号が共通に供給され、
前記Pチャネル検出MOSトランジスタのソースには電源電圧が供給されて、前記Nチャネル検出MOSトランジスタのソースには前記接地電位が供給され、
前記Pチャネル検出MOSトランジスタのドレインは前記検出抵抗の一端と前記検出容量の一端と前記検出インバータの入力端子に接続され、前記検出抵抗の他端は前記Nチャネル検出MOSトランジスタのドレインに接続され、前記検出容量の他端は前記接地電位に接続され、
前記検出インバータの出力端子から、前記第1の状態および前記第2の状態の前記負荷検出信号が生成される
半導体集積回路。 - 請求項4において、
前記半導体集積回路は、過電流保護回路と過温度保護回路と過電圧保護回路とを含むアナログ回路を更に具備して、
前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、前記アナログ回路は活性状態から低消費電力状態に制御される
半導体集積回路。 - 請求項4において、
前記半導体集積回路は、バンドギャップ基準電圧生成回路と降圧回路とを含む基準電圧生成回路を更に具備して、
前記バンドギャップ基準電圧生成回路から生成されるバンドギャップ基準電圧に基づき、前記基準電圧生成回路は前記コンパレータに供給される前記基準電圧を生成して、
前記降圧回路に前記バンドギャップ基準電圧が供給されることによって、前記降圧回路は前記コンパレータの前記電圧比較器に供給される前記第1基準電圧および前記第2基準電圧を生成する
半導体集積回路。 - 請求項4において、
前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路を含む制御・ドライバユニットとは、半導体集積回路の1個のチップに集積化され、
前記第1のNチャネルパワーMOSトランジスタのチップと、前記第2のNチャネルパワーMOSトランジスタのチップと、前記半導体集積回路の前記1個のチップとが、システム・イン・パッケージの1個のパッケージに封止された
半導体集積回路。 - 請求項4において、
モノリシック半導体集積回路の1個の半導体チップに、前記第1のNチャネルパワーMOSトランジスタと前記第2のNチャネルパワーMOSトランジスタと前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路が集積化された
半導体集積回路。 - ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、駆動制御ユニットと、コンパレータと、コンスタント・オンタイム・パルス生成回路と、負荷検出回路とを具備する半導体集積回路の動作方法であって、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量とを含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、DC−DCコンバータの出力端子として当該DC−DCコンバータの出力電圧を生成可能とされ、
前記出力電圧に依存するフィードバック電圧と基準電圧を前記コンパレータが比較することによって、前記コンパレータの出力端子から比較出力信号が生成され、
前記コンスタント・オンタイム・パルス生成回路は、前記コンパレータの前記比較出力信号に応答して、ワンショットパルスを生成して、
前記コンスタント・オンタイム・パルス生成回路の前記ワンショットパルスに応答して、前記駆動制御ユニットは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出することによって、前記DC−DCコンバータの前記出力端子の負荷が軽負荷状態であることを示す第1の状態の負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記DC−DCコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第1の状態と相違する第2の状態の前記負荷検出信号を生成して、
前記コンスタント・オンタイム・パルス生成回路は、第1パルス幅と前記第1パルス幅よりも幅の広い第2パルス幅とを有する前記ワンショットパルスを生成可能とされ、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、幅の広い前記第2パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第2の状態の前記負荷検出信号に応答して、幅の狭い前記第1パルス幅を有する前記ワンショットパルスを生成して、
前記コンパレータは、第1バイアス電流と前記第1バイアス電流よりも大きな第2バイアス電流とに設定可能とされ、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第2の状態の前記負荷検出信号に応答して、前記第2バイアス電流に設定され、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、前記第1バイアス電流に設定される
半導体集積回路の動作方法。 - 請求項14において、
前記コンパレータは、差動対トランジスタと、負荷素子と、バイアス電流設定回路とを含み、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第2の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第1バイアス電流に設定して、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第1の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第2バイアス電流に設定する
半導体集積回路の動作方法。 - 請求項15において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第1のNチャネルパワーMOSトランジスタと第2のNチャネルパワーMOSトランジスタとによりそれぞれ構成され、
前記駆動制御ユニットは、前記第1のNチャネルパワーMOSトランジスタのゲートを駆動するハイサイドスイッチ駆動信号と前記第2のNチャネルパワーMOSトランジスタのゲートを駆動するローサイドスイッチ駆動信号とを生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第1の状態の前記負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第2の状態の前記負荷検出信号を生成する
半導体集積回路の動作方法。 - 請求項16において、
前記半導体集積回路は、第1入力端子および第2入力端子が前記第2のNチャネルパワーMOSトランジスタのドレインおよびソースに接続された逆流検出回路を更に具備して、
前記ローパスフィルタの前記インダクタに流れるインダクタ電流が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路が検出して、所定の逆流検出信号を前記駆動制御ユニットに供給して、
前記駆動制御ユニットは、前記所定の逆流検出信号に応答して、前記第1のNチャネルパワーMOSトランジスタと前記第2のNチャネルパワーMOSトランジスタの両者をオフ状態に制御する
半導体集積回路の動作方法。 - 請求項17において、
前記半導体集積回路は、前記コンパレータと前記コンスタント・オンタイム・パルス生成回路との間に接続されたトリガ回路を更に具備して、
前記トリガ回路が前記コンパレータの前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成する
半導体集積回路の動作方法。 - 請求項18において、
前記トリガ回路は、フリップフロップを含むものであり、
前記フリップフロップは前記コンパレータの前記比較出力信号に応答して第1の記憶状態から第2の記憶状態に遷移して、前記第2の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路による前記ワンショットパルスの生成の終了に応答して、前記フリップフロップは前記第2の記憶状態から前記第1の記憶状態に復帰する
半導体集積回路の動作方法。 - 請求項17において、
前記コンスタント・オンタイム・パルス生成回路は、定電流回路と積分容量と電圧比較器とを含み、
前記積分容量は、前記コンパレータの前記比較出力信号に応答して、前記定電流回路の前記定電流によって積分電圧を生成可能とされ、
前記電圧比較器に、第1基準電圧と、前記第1基準電圧よりも高電圧レベルの第2基準電圧と、前記定電流回路の前記定電流による前記積分容量の前記積分電圧とが供給され、
前記コンスタント・オンタイム・パルス生成回路は、前記第1基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の狭い前記第1パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記第2基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の広い前記第2パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路の動作方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
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