JP4171246B2 - メモリカードおよびその製造方法 - Google Patents
メモリカードおよびその製造方法 Download PDFInfo
- Publication number
- JP4171246B2 JP4171246B2 JP2002169144A JP2002169144A JP4171246B2 JP 4171246 B2 JP4171246 B2 JP 4171246B2 JP 2002169144 A JP2002169144 A JP 2002169144A JP 2002169144 A JP2002169144 A JP 2002169144A JP 4171246 B2 JP4171246 B2 JP 4171246B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- memory card
- connection terminal
- chip
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/0772—Physical layout of the record carrier
- G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Credit Cards Or The Like (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリカードおよびその製造技術に関し、特に、メモリカードの製造歩留まりの向上、および製造原価の低減を実現する技術に関するものである。
【０００２】
【従来の技術】
デジタルビデオカメラ、携帯電話、携帯音楽プレーヤなどのデジタル機器用データ記憶媒体として、メモリチップを内蔵したメモリカードが広く使用されている。
【０００３】
このメモリカードは、縦×横＝３２ｍｍ×２４ｍｍ、厚さ１．２ｍｍ〜１．４ｍｍ程度と極めて小形、軽量であることが特徴で、デジタル機器のメモリスロットに挿入することによって機器とのアクセスが行われ、データの書き込みや読み出しが実行されるようになっている。
【０００４】
例えば特開２００１−２１７３８３号公報などに記載されているように、この種のメモリカードは、配線基板の一面に搭載したメモリチップを絶縁性樹脂で封止して封止部を形成し、この封止部をキャップで被覆した構造を有している。また、このキャップで被覆されていない配線基板の裏面はメモリカードの裏面を構成し、その一部には上記メモリチップと電気的に接続された接続端子が形成されている。そして、このメモリカードをデジタル機器のスロットに挿入すると、上記接続端子とスロットのコネクタとが電気的に接続され、データの読み出しや書き込みが実行される。
【０００５】
【発明が解決しようとする課題】
本発明者らの検討によれば、上記のような従来構造のメモリカードには、次のような問題点がある。
【０００６】
第１に、従来構造のメモリカードは、配線基板の一面に搭載したメモリチップを絶縁性樹脂で封止して封止部を形成しているため、配線基板と絶縁性樹脂との熱膨張係数差に起因して配線基板に反りが発生し、これがメモリカードの外観不良、すなわち製造歩留まりの低下を引き起こす要因となっている。
【０００７】
特に、最近のメモリカードは、メモリ容量を増やすために、配線基板上に複数のメモリチップを積層して搭載している。そのため、メモリチップを封止する絶縁性樹脂の厚さが小さくなる結果、配線基板と絶縁性樹脂との熱膨張係数差に起因する配線基板の反りが発生し易くなっている。
【０００８】
第２に、メモリカード用の配線基板は、両面にＣｕ配線を形成したガラスエポキシ樹脂あるいはＢＴレジンなどの樹脂基板で構成されているために、その製造原価が比較的高価であり、これがメモリカードの製造原価の低減を図る上で制約となっている。
【０００９】
本発明の目的は、メモリカードの製造歩留まりを向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、メモリカードの製造コストを低減することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明のメモリカードは、リードフレーム、および前記リードフレーム上に搭載され、ワイヤを介して前記リードフレームのリードと電気的に接続された一つ以上の半導体チップを絶縁性樹脂で封止してなる封止部と、前記封止部の主面と側面とを覆うキャップと、前記リードフレームと一体に形成され、前記封止部の裏面から外部に露出する接続端子とを備えたものである。
【００１４】
上記のように構成された本発明のメモリカードによれば、半導体チップの上下両側を絶縁性樹脂によって覆う構造となるため、封止部の反りを解消ないし抑制することができる。
【００１５】
また、従来のメモリカードにおける多層配線基板に代えて、それよりも安価なリードフレームを採用したことにより、メモリカードの製造原価を低減することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態は、メモリチップと、このメモリチップを制御するコントロールチップとを搭載したメモリカード（例えば１２８メガバイトの記憶容量を有するマルチメディアカード）に適用したものであり、図１および図２は、メモリカードの平面図（図１は表面側、図２は裏面側）、図３は、メモリカードの内部構造およびピン配列を示す平面図、図４は、図１のＡ−Ａ’線に沿った断面図である。
【００１８】
メモリカード１Ａは、ポリフェニルエーテル(poly phenyl ether)などの合成樹脂からなる薄い板状のキャップ２と、このキャップ２の内部に装着された封止部３とで構成されている。キャップ２は、縦（長さ）が３２ｍｍ、横（幅）が２４ｍｍ、厚さが１．４ｍｍの長方形で、その一隅には斜めの切り欠き４が設けられている。
【００１９】
キャップ２の表面は、メモリカード１Ａの表面となる部分であり、その中央部にはメモリカード１Ａの仕様などを記載したラベル５が貼り付けてある。また、キャップ２の表面の一端部にはインデックスマーク６が形成されており、このインデックスマーク６あるいは前記切り欠き４の位置を視認することによって、メモリカード１Ａをデジタル機器のスロットに挿入する際の正しい向きが容易に判別できるようになっている。
【００２０】
キャップ２の裏面には、長方形の溝７が設けられており、この溝７の内部には、トランスファモールドによって成形されたエポキシ樹脂などの絶縁性樹脂からなる封止部３が装着されている。封止部３は、縦（長さ）が３０ｍｍ、横（幅）が２１ｍｍ、厚さが１ｍｍの長方形で、その一面がキャップ２の内面に接着された状態で溝７の内部に固定されている。封止部３の内部には、金属製のリードフレームＬＦ1と、このリードフレームＬＦ1の一部（リード８）の上に搭載された３個の半導体チップ（２個のメモリチップ１０Ａ、１０Ａおよび１個のコントロールチップ１０Ｂ）が封止されている。
【００２１】
２個のメモリチップ１０Ａ、１０Ａは、互いに同一の外形寸法を有し、それぞれの主面には５１２メガビット（＝６４メガバイト）の記憶容量を有するフラッシュメモリが形成されている。２個のメモリチップ１０Ａ、１０Ａは、それらの一方の上に他方を積層した状態でリード８の上に搭載されている。また、２個のメモリチップ１０Ａ、１０Ａのそれぞれの主面には、その一辺に沿って複数のボンディングパッドＢＰが一列に形成されており、これらのボンディングパッドＢＰとリード８がＡｕワイヤ９を介して電気的に接続されている。
【００２２】
コントロールチップ１０Ｂは、上記メモリチップ１０Ａ、１０Ａの近傍のリードフレームＬＦ1（リード８）上に搭載されている。コントロールチップ１０Ｂの主面には、対向する２つの長辺に沿って複数のボンディングパッドＢＰが一列ずつ形成されており、これらのボンディングパッドＢＰとリード８がＡｕワイヤ９を介して電気的に接続されている。
【００２３】
封止部３の裏面は、メモリカード１Ａの裏面となる部分であり、その一端部の近傍には、メモリカード１Ａとデジタル機器とを電気的に接続するための複数の接続端子１１が形成されている。そして、メモリカード１Ａをデジタル機器のメモリスロットに挿入すると、これらの接続端子１１とスロットのコネクタとが電気的に接続され、メモリチップ１０Ａ、１０Ａに格納されたデータの読み出し、あるいはメモリチップ１０Ａ、１０Ａへのデータの書き込みが実行される。
【００２４】
本実施の形態のメモリカード１Ａは、上記接続端子１１をリードフレームＬＦ1と一体に形成している。リードフレームＬＦ1を構成する金属板は、接続端子１１となる部分が厚く（２００μｍ〜２５０μｍ程度）、他の部分（リード８）が薄い（１００μｍ〜１２５μｍ程度）ため、接続端子１１となる部分のみが封止部３の外部に露出するようになっている。
【００２５】
このように、本実施の形態のメモリカード１Ａは、従来のメモリカードの配線基板に代えてリードフレームＬＦ1を使用し、このリードフレームＬＦ1に搭載した半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を絶縁性樹脂で封止することによって、封止部３を構成している。
【００２６】
図５は、メモリカード１Ａの製造に使用するリードフレームＬＦ1の全体平面図である。このリードフレームＬＦ1は、前述したリード８や接続端子１１などのパターンを縦方向および横方向に繰り返し形成した多連構造を有しており、例えばメモリカード（１Ａ）１６個分の半導体チップを搭載できるようになっている。
【００２７】
上記リードフレームＬＦ1を製造するには、図６に示すような板厚２００μｍ〜２５０μｍ程度のＣｕ、Ｃｕ合金またはＦｅ−Ｎｉ合金などからなる金属板（フープ材）２０を用意し、リード８を形成する箇所には、その片面にフォトレジスト膜２１を形成し、接続端子１１を形成する箇所には、その両面にフォトレジスト膜２１を形成する。そして、この状態で金属板２０を薬液によりエッチングし、片面にフォトレジスト膜２１が形成された領域の板厚を元の板厚の半分程度（１００μｍ〜１２５μｍ程度）まで薄くする（ハーフエッチング）。
【００２８】
これにより、フォトレジスト膜２１が形成されていない領域の金属板２０は完全にエッチングされて消失し、片面にフォトレジスト膜２１が形成された領域に薄い板厚（１００μｍ〜１２５μｍ程度）のリード８が形成される。また、両面にフォトレジスト膜２１が形成された領域の金属板２０はエッチングされないので、エッチング前と同じ板厚（２００μｍ〜２５０μｍ程度）の接続端子１１が形成される。図示は省略するが、その後、リード８のボンディング領域（Ａｕワイヤ９が接続される領域）にＡｇメッキを施し、接続端子１１にＮｉとＡｕのメッキを施すことにより、図５に示すリードフレームＬＦ1が完成する。
【００２９】
上記リードフレームＬＦ1を使ってメモリカード１Ａを製造するには、まず図７に示すような、裏面に両面接着テープ２２を貼り付けたコントロールチップ１０Ｂと、図８に示すような、裏面に両面接着テープ２２を貼り付けたメモリチップ１０Ａとをそれぞれ用意する。
【００３０】
裏面に両面接着テープ２２を貼り付けたコントロールチップ１０Ｂは、例えば図９に示すように、コントロール回路が形成された半導体ウエハ２３の裏面とダイシングテープ２４との間に両面接着テープ２２を挟み込み、続いて図１０に示すように、この状態で半導体ウエハ２３と両面接着テープ２２を同時にダイシングすることによって得られる。また、裏面に両面接着テープ２２を貼り付けたメモリチップ１０Ａもこれと同様の方法で得ることができる。
【００３１】
次に、上記両面接着テープ２２を使って、メモリチップ１０Ａおよびコントロールチップ１０ＢのそれぞれをリードフレームＬＦ1の所定箇所に接着する。図１１は、メモリチップ１０Ａとコントロールチップ１０Ｂを接着したリードフレームＬＦ1の一部（メモリカード約２個分の領域）を示す拡大平面図、図１２は、同じくリードフレームＬＦ1の一部（メモリカード約１個分の領域）を示す拡大断面図である。
【００３２】
次に、図１３および図１４に示すように、両面接着テープ２２を使ってメモリチップ１０Ａの上に第２のメモリチップ１０Ａを接着する。このとき、下層のメモリチップ１０ＡのボンディングパッドＢＰが上層のメモリチップ１０Ａと重ならないよう、上下のメモリチップ１０Ａ、１０Ａを互いにずらして積層する。
【００３３】
次に、図１５および図１６に示すように、周知のボールボンディング装置（図示せず）を使ってメモリチップ１０ＡのボンディングパッドＢＰとリード８、およびコントロールチップ１０ＢのボンディングパッドＢＰとリード８をそれぞれＡｕワイヤ９で結線する。
【００３４】
次に、モールド金型を使って上記リードフレームＬＦ1と半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止する。図１７は、モールド金型４０の一部（メモリカード約１個分の領域）を示す拡大断面図である。
【００３５】
モールド金型４０を使ってリードフレームＬＦ1と半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止するには、まずモールド金型４０の下型４０Ｂの表面に薄い樹脂シート４１を敷いた後、この樹脂シート４１の上にリードフレームＬＦ1を載置する。リードフレームＬＦ1は、接続端子１１が形成された面を下に向けて載置し、接続端子１１を樹脂シート４１に接触させる。そしてこの状態で、樹脂シート４１とリードフレームＬＦ1を上型４０Ａと下型４０Ｂで挟み付ける。このようにすると、接続端子１１が金型４０（上型４０Ａおよび下型４０Ｂ）の押圧力によって樹脂シート４１に押し付けられるので、その先端部分が樹脂シート４１の中に食い込む。
【００３６】
この結果、図１８に示すように、上型４０Ａと下型４０Ｂの隙間（キャビティ）に溶融樹脂を注入して封止部３を成形した後、上型４０Ａと下型４０Ｂを分離すると、樹脂シート４１の中に食い込んでいた接続端子１１の先端部分のみが封止部３の裏面から外側に露出する。図１９は、封止部３を成形した後、モールド金型４０から取り外したリードフレームＬＦ1の表面側の平面図、図２０は、同じく裏面側の平面図である。
【００３７】
次に、ダイアモンドブレードなどを使ってリードフレームＬＦ1および樹脂をダイシングすることにより、図２１に示すような個片化された封止部３が複数個（１６個）得られる。その後、図２２に示すように、両面接着テープ２５などを使ってキャップ２の裏面に封止部３の表面を接着することにより、前記図１〜図４に示す本実施の形態のメモリカード１Ａが完成する。
【００３８】
本実施の形態のメモリカード１Ａによれば、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）の上下両側を封止部３によって覆う構造となるため、封止部の反りを解消ないし抑制することができる。
【００３９】
また、リードフレームＬＦ1（熱膨張係数＝４．４×１０-6／℃〜１７×１０-6／℃程度）と絶縁性樹脂（熱膨張係数＝９×１０-6／℃〜１６×１０-6／℃程度）との熱膨張係数差が、従来のメモリカードにおける多層配線基板（ガラスエポキシ樹脂基板の熱膨張係数＝１．３×１０-5／℃〜１．６×１０-6／℃程度）と絶縁性樹脂との熱膨張係数差に比べて小さいので、封止部の反りを解消ないし抑制することができる。
【００４０】
これにより、メモリカード１Ａの外観不良率を低減できるので、メモリカード１Ａの製造歩留まりを向上させることができる。
【００４１】
また、従来のメモリカードにおける多層配線基板に代えて、それよりも製造原価が安いリードフレームＬＦ1を採用したことにより、メモリカードの製造コストを低減することができる。
【００４２】
（実施の形態２）
図２３は、本実施の形態で使用するリードフレームＬＦ2の一部（メモリカード約２個分の領域）を示す拡大平面図、図２４は、同じくリードフレームＬＦ2の一部（メモリカード約１個分の領域）を示す断面図である。
【００４３】
このリードフレームＬＦ2は、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を搭載する領域に絶縁テープ１２を接着した構成になっている。また、接続端子１１は、リードフレームＬＦ2の一部をプレスで折り曲げることによって形成されている。
【００４４】
このリードフレームＬＦ2を製造するには、図２５に示すように、金属板３０をプレスで打ち抜いてリード８および接続端子１１を形成した後、接続端子１１をプレスで下方に折り曲げる。あるいは、金属板３０のリード８および接続端子１１を形成する箇所の片面にフォトレジスト膜を形成し、この状態で金属板３０をハーフエッチングしてリード８および接続端子１１を形成した後、接続端子１１をプレスで下方に折り曲げてもよい。その後、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を搭載する領域に絶縁テープ１２を接着することにより、リードフレームＬＦ2が完成する。
【００４５】
図２６は、上記リードフレームＬＦ2にメモリチップ１０Ａとコントロールチップ１０Ｂを搭載した状態を示す拡大平面図、図２７は、同じく断面図である。リードフレームＬＦ2にメモリチップ１０Ａとコントロールチップ１０Ｂを搭載するには、例えば絶縁テープ１２の表面に接着剤（図示せず）を塗布し、続いて絶縁テープ１２の表面にメモリチップ１０Ａとコントロールチップ１０Ｂとを接着すればよい。
【００４６】
上記のような絶縁テープ１２を備えたリードフレームＬＦ2を使用する場合は、前記実施の形態１のように、メモリチップ１０Ａとコントロールチップ１０Ｂのそれぞれの裏面に両面接着テープ２２を貼り付ける作業を省略することができる。
【００４７】
その後、前記実施の形態１と同様の方法でワイヤボンディング、樹脂封止およびダイシングを行うことにより、図２８に示すような本実施の形態のメモリカード１Ｂが得られる。
【００４８】
（実施の形態３）
図２９は、本実施の形態で使用するリードフレームＬＦ3の一部（メモリカード約２個分の領域）を示す拡大平面図である。
【００４９】
このリードフレームＬＦ3は、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂で封止して封止部３を成形したときに、封止部３の一隅に斜めの切り欠きが形成されるようにするため、封止部３の一隅に相当する箇所に三角形のコーナーダム１３が設けられている。
【００５０】
上記リードフレームＬＦ3に半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を搭載し、次いでワイヤボンディングを行う方法は、前記実施の形態１と同じである。
【００５１】
図３０は、上記リードフレームＬＦ3に搭載した半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止して封止部３を成形した状態を示す拡大平面図（表面側）、図３１は、同じく拡大平面図（裏面側）である。図に示すように、封止部３を成形する際は、モールド金型（上型および下型）のコーナーダム１３に対応する箇所にイジェクトピンを配置することによって、封止部３の外側にコーナーダム１３が露出するようにする。
【００５２】
その後、ダイアモンドブレードなどを使ってリードフレームＬＦ3および樹脂をダイシングすることにより、図３２に示すような個片化された封止部３が得られる。
【００５３】
図３２に示す封止部３は、その表面をキャップで被覆することなく、そのままメモリカード１Ｃとして使用することができる。メモリカード１Ｃの仕様やインデックスマークは、例えばレーザーマーカを使って封止部３の表面に直接印刷することができる。
【００５４】
これにより、部品点数および組み立て工程数が低減できるので、さらに安価なメモリカード１Ｃを実現することができる。
【００５５】
また、図３２に示す封止部３をキャップで被覆する場合は、図３３に示すように、キャップ２の裏面に封止部３と相似形の溝１４を設け、この溝１４の内部に封止部３を装着してもよい。このようにすると、上記キャップ２の外径寸法が前記実施の形態１で使用したキャップ２と同一の外径寸法を有する場合でも、溝１４の内部に装着する封止部３の体積をより大きくすることができる。これにより、封止部３の内部のチップ実装領域が大きくなるので、外径寸法の大きい、すなわち記憶容量の大きいメモリチップ１０Ａを搭載することができるので、大容量のメモリカード１Ｄを実現することができる。
【００５６】
（実施の形態４）
前記実施の形態１では、多連構造のリードフレーム（ＬＦ1）の全体を一括してモールドする構造の金型（図１７、図１８参照）を使って半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止したが、製品領域毎に封止部３を個別に成形できるキャビティを備えたモールド金型を使用して半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止することもできる。
【００５７】
以下、図３４に示すリードフレームＬＦ4（メモリカード約２個分の領域が図示されている）を使ってメモリカードを製造する方法を説明する。まず、図３５に示すように、前述した方法でリードフレームＬＦ4にメモリチップ１０Ａおよびコントロールチップ１０Ｂを搭載し、続いてメモリチップ１０ＡのボンディングパッドＢＰとリード８、およびコントロールチップ１０ＢのボンディングパッドＢＰとリード８をそれぞれＡｕワイヤ９で結線する。
【００５８】
次に、上記リードフレームＬＦ4を図３６に示すモールド金型５０に装着する。このモールド金型５０は、上型５０Ａと下型５０Ｂの隙間（キャビティ５２）が製品領域毎に分離され、それぞれのキャビティ５２内にゲート（図示せず）を通じて溶融樹脂が注入される構造になっている。このモールド金型５０にリードフレームＬＦ4を装着するには、モールド金型５０の下型５０Ｂの表面に薄い樹脂シート５１を敷き、この樹脂シート５１の上にリードフレームＬＦ4を載置した後、樹脂シート５１およびリードフレームＬＦ4を上型５０Ａと下型５０Ｂで挟み付ける。
【００５９】
図３７は、上記モールド金型５０のキャビティ５２内に溶融樹脂を注入して封止部３を成形した後、モールド金型５０から取り外したリードフレームＬＦ4の表面側の部分平面図、図３８は、同じく裏面側の部分平面図である。
【００６０】
次に、ダイアモンドブレードなどを使ってリードフレームＬＦ4をダイシングすることにより、図３９に示すような個片化された封止部３が得られ、続いて両面接着テープ２５などを使ってキャップ２の裏面に封止部３の表面を接着することにより、本実施の形態のメモリカード１Ａが完成する。
【００６１】
本実施の形態によれば、メモリカードの製造歩留まりの向上および製造コストの低減を図ることができる。
【００６２】
また、各製品領域ごとに、接続端子１１の近傍のリードフレームＬＦ4の枠となる部分を上型５０Ａと下型５０Ｂで挟んだ状態でトランスファーモールド工程を行うために、接続端子１１の電極となる面が樹脂によって覆われてしまうことを防止できるという効果が得られる。
【００６３】
さらに、一隅に斜めの切り欠きを有する封止部３を形成する場合でも、製品毎にキャビティ５２を設けたモールド金型５０を使用してトランスファーモールド工程を行うために、キャビティ５２の形状を変更することによって、より柔軟に、かつ容易に対応することが可能になる効果が得られる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
前記実施の形態では、マルチメディアカードに適用した場合について説明したが、他の規格を採用するメモリカードに適用することもできる。また、リードフレームに搭載する半導体チップの数やメモリの種類も適宜変更することができる。
【００６６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６７】
従来のメモリカードにおける多層配線基板に代えて、絶縁性樹脂との熱膨張係数差が多層配線基板より小さい金属製のリードフレームを採用したことにより、メモリカードの反りなどに起因する外観不良率を低減できるので、メモリカードの製造歩留まりを向上させることができる。
【００６８】
また、従来のメモリカードにおける多層配線基板に代えて、それよりも製造原価が安いリードフレームを採用したことにより、メモリカードの製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるメモリカードの平面図（表面側）である。
【図２】本発明の一実施の形態であるメモリカードの平面図（裏面側）である。
【図３】本発明の一実施の形態であるメモリカードの内部構造およびピン配列を示す平面図である。
【図４】図１のＡ−Ａ’線に沿った断面図である。
【図５】本発明の一実施の形態であるメモリカードの製造に使用するリードフレームの全体平面図である。
【図６】図５に示すリードフレームの製造方法を説明する断面図である。
【図７】本発明の一実施の形態であるメモリカードの製造に使用するコントロールチップの平面および断面を示す図である。
【図８】本発明の一実施の形態であるメモリカードの製造に使用するメモリチップの平面および断面を示す図である。
【図９】図７に示すコントロールチップの裏面に両面接着テープを貼り付ける方法を説明する側面図である。
【図１０】図７に示すコントロールチップの裏面に両面接着テープを貼り付ける方法を説明する斜視図である。
【図１１】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図１２】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図１３】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図１４】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図１５】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図１６】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図１７】本発明の一実施の形態であるメモリカードの製造方法を示すモールド金型の要部拡大断面図である。
【図１８】本発明の一実施の形態であるメモリカードの製造方法を示すモールド金型の要部拡大断面図である。
【図１９】本発明の一実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの全体平面図（表面側）である。
【図２０】本発明の一実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの全体平面図（裏面側）である。
【図２１】本発明の一実施の形態であるメモリカードの製造方法を示す封止部の断面図である。
【図２２】本発明の一実施の形態であるメモリカードの製造方法を示す封止部およびキャップの断面図である。
【図２３】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大平面図である。
【図２４】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大断面図である。
【図２５】図２４に示すリードフレームの製造方法を説明する断面図である。
【図２６】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図２７】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図２８】本発明の他の実施の形態であるメモリカードの断面図である。
【図２９】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大平面図である。
【図３０】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図（表面側）である。
【図３１】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図（裏面側）である。
【図３２】本発明の他の実施の形態であるメモリカードの平面図（裏面側）である。
【図３３】本発明の他の実施の形態であるメモリカードの平面図（裏面側）である。
【図３４】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大平面図である。
【図３５】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図３６】本発明の他の実施の形態であるメモリカードの製造方法を示すモールド金型の要部拡大断面図である。
【図３７】本発明の他の実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの要部拡大平面図（表面側）である。
【図３８】本発明の他の実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの要部拡大平面図（裏面側）である。
【図３９】本発明の他の実施の形態であるメモリカードの製造方法を示す封止部およびキャップの断面図である。
【符号の説明】
１Ａ、１Ｂ、１Ｃ、１Ｄ メモリカード
２ キャップ
３ 封止部
４ 切り欠き
５ ラベル
６ インデックスマーク
７ 溝
８ リード
９ Ａｕワイヤ
１０Ａ メモリチップ
１０Ｂ コントロールチップ
１１ 接続端子
１２ 絶縁テープ
１３ コーナーダム
１４ 溝
２０ 金属板
２１ フォトレジスト膜
２２ 両面接着テープ
２３ 半導体ウエハ
２４ ダイシングテープ
２５ 両面接着テープ
３０ 金属板
４０ モールド金型
４０Ａ 上型
４０Ｂ 下型
４１ 樹脂シート
５０ モールド金型
５０Ａ 上型
５０Ｂ 下型
５１ 樹脂シート
５２ キャビティ
ＬＦ1〜ＬＦ4 リードフレーム
【発明の属する技術分野】
本発明は、メモリカードおよびその製造技術に関し、特に、メモリカードの製造歩留まりの向上、および製造原価の低減を実現する技術に関するものである。
【０００２】
【従来の技術】
デジタルビデオカメラ、携帯電話、携帯音楽プレーヤなどのデジタル機器用データ記憶媒体として、メモリチップを内蔵したメモリカードが広く使用されている。
【０００３】
このメモリカードは、縦×横＝３２ｍｍ×２４ｍｍ、厚さ１．２ｍｍ〜１．４ｍｍ程度と極めて小形、軽量であることが特徴で、デジタル機器のメモリスロットに挿入することによって機器とのアクセスが行われ、データの書き込みや読み出しが実行されるようになっている。
【０００４】
例えば特開２００１−２１７３８３号公報などに記載されているように、この種のメモリカードは、配線基板の一面に搭載したメモリチップを絶縁性樹脂で封止して封止部を形成し、この封止部をキャップで被覆した構造を有している。また、このキャップで被覆されていない配線基板の裏面はメモリカードの裏面を構成し、その一部には上記メモリチップと電気的に接続された接続端子が形成されている。そして、このメモリカードをデジタル機器のスロットに挿入すると、上記接続端子とスロットのコネクタとが電気的に接続され、データの読み出しや書き込みが実行される。
【０００５】
【発明が解決しようとする課題】
本発明者らの検討によれば、上記のような従来構造のメモリカードには、次のような問題点がある。
【０００６】
第１に、従来構造のメモリカードは、配線基板の一面に搭載したメモリチップを絶縁性樹脂で封止して封止部を形成しているため、配線基板と絶縁性樹脂との熱膨張係数差に起因して配線基板に反りが発生し、これがメモリカードの外観不良、すなわち製造歩留まりの低下を引き起こす要因となっている。
【０００７】
特に、最近のメモリカードは、メモリ容量を増やすために、配線基板上に複数のメモリチップを積層して搭載している。そのため、メモリチップを封止する絶縁性樹脂の厚さが小さくなる結果、配線基板と絶縁性樹脂との熱膨張係数差に起因する配線基板の反りが発生し易くなっている。
【０００８】
第２に、メモリカード用の配線基板は、両面にＣｕ配線を形成したガラスエポキシ樹脂あるいはＢＴレジンなどの樹脂基板で構成されているために、その製造原価が比較的高価であり、これがメモリカードの製造原価の低減を図る上で制約となっている。
【０００９】
本発明の目的は、メモリカードの製造歩留まりを向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、メモリカードの製造コストを低減することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明のメモリカードは、リードフレーム、および前記リードフレーム上に搭載され、ワイヤを介して前記リードフレームのリードと電気的に接続された一つ以上の半導体チップを絶縁性樹脂で封止してなる封止部と、前記封止部の主面と側面とを覆うキャップと、前記リードフレームと一体に形成され、前記封止部の裏面から外部に露出する接続端子とを備えたものである。
【００１４】
上記のように構成された本発明のメモリカードによれば、半導体チップの上下両側を絶縁性樹脂によって覆う構造となるため、封止部の反りを解消ないし抑制することができる。
【００１５】
また、従来のメモリカードにおける多層配線基板に代えて、それよりも安価なリードフレームを採用したことにより、メモリカードの製造原価を低減することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態は、メモリチップと、このメモリチップを制御するコントロールチップとを搭載したメモリカード（例えば１２８メガバイトの記憶容量を有するマルチメディアカード）に適用したものであり、図１および図２は、メモリカードの平面図（図１は表面側、図２は裏面側）、図３は、メモリカードの内部構造およびピン配列を示す平面図、図４は、図１のＡ−Ａ’線に沿った断面図である。
【００１８】
メモリカード１Ａは、ポリフェニルエーテル(poly phenyl ether)などの合成樹脂からなる薄い板状のキャップ２と、このキャップ２の内部に装着された封止部３とで構成されている。キャップ２は、縦（長さ）が３２ｍｍ、横（幅）が２４ｍｍ、厚さが１．４ｍｍの長方形で、その一隅には斜めの切り欠き４が設けられている。
【００１９】
キャップ２の表面は、メモリカード１Ａの表面となる部分であり、その中央部にはメモリカード１Ａの仕様などを記載したラベル５が貼り付けてある。また、キャップ２の表面の一端部にはインデックスマーク６が形成されており、このインデックスマーク６あるいは前記切り欠き４の位置を視認することによって、メモリカード１Ａをデジタル機器のスロットに挿入する際の正しい向きが容易に判別できるようになっている。
【００２０】
キャップ２の裏面には、長方形の溝７が設けられており、この溝７の内部には、トランスファモールドによって成形されたエポキシ樹脂などの絶縁性樹脂からなる封止部３が装着されている。封止部３は、縦（長さ）が３０ｍｍ、横（幅）が２１ｍｍ、厚さが１ｍｍの長方形で、その一面がキャップ２の内面に接着された状態で溝７の内部に固定されている。封止部３の内部には、金属製のリードフレームＬＦ1と、このリードフレームＬＦ1の一部（リード８）の上に搭載された３個の半導体チップ（２個のメモリチップ１０Ａ、１０Ａおよび１個のコントロールチップ１０Ｂ）が封止されている。
【００２１】
２個のメモリチップ１０Ａ、１０Ａは、互いに同一の外形寸法を有し、それぞれの主面には５１２メガビット（＝６４メガバイト）の記憶容量を有するフラッシュメモリが形成されている。２個のメモリチップ１０Ａ、１０Ａは、それらの一方の上に他方を積層した状態でリード８の上に搭載されている。また、２個のメモリチップ１０Ａ、１０Ａのそれぞれの主面には、その一辺に沿って複数のボンディングパッドＢＰが一列に形成されており、これらのボンディングパッドＢＰとリード８がＡｕワイヤ９を介して電気的に接続されている。
【００２２】
コントロールチップ１０Ｂは、上記メモリチップ１０Ａ、１０Ａの近傍のリードフレームＬＦ1（リード８）上に搭載されている。コントロールチップ１０Ｂの主面には、対向する２つの長辺に沿って複数のボンディングパッドＢＰが一列ずつ形成されており、これらのボンディングパッドＢＰとリード８がＡｕワイヤ９を介して電気的に接続されている。
【００２３】
封止部３の裏面は、メモリカード１Ａの裏面となる部分であり、その一端部の近傍には、メモリカード１Ａとデジタル機器とを電気的に接続するための複数の接続端子１１が形成されている。そして、メモリカード１Ａをデジタル機器のメモリスロットに挿入すると、これらの接続端子１１とスロットのコネクタとが電気的に接続され、メモリチップ１０Ａ、１０Ａに格納されたデータの読み出し、あるいはメモリチップ１０Ａ、１０Ａへのデータの書き込みが実行される。
【００２４】
本実施の形態のメモリカード１Ａは、上記接続端子１１をリードフレームＬＦ1と一体に形成している。リードフレームＬＦ1を構成する金属板は、接続端子１１となる部分が厚く（２００μｍ〜２５０μｍ程度）、他の部分（リード８）が薄い（１００μｍ〜１２５μｍ程度）ため、接続端子１１となる部分のみが封止部３の外部に露出するようになっている。
【００２５】
このように、本実施の形態のメモリカード１Ａは、従来のメモリカードの配線基板に代えてリードフレームＬＦ1を使用し、このリードフレームＬＦ1に搭載した半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を絶縁性樹脂で封止することによって、封止部３を構成している。
【００２６】
図５は、メモリカード１Ａの製造に使用するリードフレームＬＦ1の全体平面図である。このリードフレームＬＦ1は、前述したリード８や接続端子１１などのパターンを縦方向および横方向に繰り返し形成した多連構造を有しており、例えばメモリカード（１Ａ）１６個分の半導体チップを搭載できるようになっている。
【００２７】
上記リードフレームＬＦ1を製造するには、図６に示すような板厚２００μｍ〜２５０μｍ程度のＣｕ、Ｃｕ合金またはＦｅ−Ｎｉ合金などからなる金属板（フープ材）２０を用意し、リード８を形成する箇所には、その片面にフォトレジスト膜２１を形成し、接続端子１１を形成する箇所には、その両面にフォトレジスト膜２１を形成する。そして、この状態で金属板２０を薬液によりエッチングし、片面にフォトレジスト膜２１が形成された領域の板厚を元の板厚の半分程度（１００μｍ〜１２５μｍ程度）まで薄くする（ハーフエッチング）。
【００２８】
これにより、フォトレジスト膜２１が形成されていない領域の金属板２０は完全にエッチングされて消失し、片面にフォトレジスト膜２１が形成された領域に薄い板厚（１００μｍ〜１２５μｍ程度）のリード８が形成される。また、両面にフォトレジスト膜２１が形成された領域の金属板２０はエッチングされないので、エッチング前と同じ板厚（２００μｍ〜２５０μｍ程度）の接続端子１１が形成される。図示は省略するが、その後、リード８のボンディング領域（Ａｕワイヤ９が接続される領域）にＡｇメッキを施し、接続端子１１にＮｉとＡｕのメッキを施すことにより、図５に示すリードフレームＬＦ1が完成する。
【００２９】
上記リードフレームＬＦ1を使ってメモリカード１Ａを製造するには、まず図７に示すような、裏面に両面接着テープ２２を貼り付けたコントロールチップ１０Ｂと、図８に示すような、裏面に両面接着テープ２２を貼り付けたメモリチップ１０Ａとをそれぞれ用意する。
【００３０】
裏面に両面接着テープ２２を貼り付けたコントロールチップ１０Ｂは、例えば図９に示すように、コントロール回路が形成された半導体ウエハ２３の裏面とダイシングテープ２４との間に両面接着テープ２２を挟み込み、続いて図１０に示すように、この状態で半導体ウエハ２３と両面接着テープ２２を同時にダイシングすることによって得られる。また、裏面に両面接着テープ２２を貼り付けたメモリチップ１０Ａもこれと同様の方法で得ることができる。
【００３１】
次に、上記両面接着テープ２２を使って、メモリチップ１０Ａおよびコントロールチップ１０ＢのそれぞれをリードフレームＬＦ1の所定箇所に接着する。図１１は、メモリチップ１０Ａとコントロールチップ１０Ｂを接着したリードフレームＬＦ1の一部（メモリカード約２個分の領域）を示す拡大平面図、図１２は、同じくリードフレームＬＦ1の一部（メモリカード約１個分の領域）を示す拡大断面図である。
【００３２】
次に、図１３および図１４に示すように、両面接着テープ２２を使ってメモリチップ１０Ａの上に第２のメモリチップ１０Ａを接着する。このとき、下層のメモリチップ１０ＡのボンディングパッドＢＰが上層のメモリチップ１０Ａと重ならないよう、上下のメモリチップ１０Ａ、１０Ａを互いにずらして積層する。
【００３３】
次に、図１５および図１６に示すように、周知のボールボンディング装置（図示せず）を使ってメモリチップ１０ＡのボンディングパッドＢＰとリード８、およびコントロールチップ１０ＢのボンディングパッドＢＰとリード８をそれぞれＡｕワイヤ９で結線する。
【００３４】
次に、モールド金型を使って上記リードフレームＬＦ1と半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止する。図１７は、モールド金型４０の一部（メモリカード約１個分の領域）を示す拡大断面図である。
【００３５】
モールド金型４０を使ってリードフレームＬＦ1と半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止するには、まずモールド金型４０の下型４０Ｂの表面に薄い樹脂シート４１を敷いた後、この樹脂シート４１の上にリードフレームＬＦ1を載置する。リードフレームＬＦ1は、接続端子１１が形成された面を下に向けて載置し、接続端子１１を樹脂シート４１に接触させる。そしてこの状態で、樹脂シート４１とリードフレームＬＦ1を上型４０Ａと下型４０Ｂで挟み付ける。このようにすると、接続端子１１が金型４０（上型４０Ａおよび下型４０Ｂ）の押圧力によって樹脂シート４１に押し付けられるので、その先端部分が樹脂シート４１の中に食い込む。
【００３６】
この結果、図１８に示すように、上型４０Ａと下型４０Ｂの隙間（キャビティ）に溶融樹脂を注入して封止部３を成形した後、上型４０Ａと下型４０Ｂを分離すると、樹脂シート４１の中に食い込んでいた接続端子１１の先端部分のみが封止部３の裏面から外側に露出する。図１９は、封止部３を成形した後、モールド金型４０から取り外したリードフレームＬＦ1の表面側の平面図、図２０は、同じく裏面側の平面図である。
【００３７】
次に、ダイアモンドブレードなどを使ってリードフレームＬＦ1および樹脂をダイシングすることにより、図２１に示すような個片化された封止部３が複数個（１６個）得られる。その後、図２２に示すように、両面接着テープ２５などを使ってキャップ２の裏面に封止部３の表面を接着することにより、前記図１〜図４に示す本実施の形態のメモリカード１Ａが完成する。
【００３８】
本実施の形態のメモリカード１Ａによれば、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）の上下両側を封止部３によって覆う構造となるため、封止部の反りを解消ないし抑制することができる。
【００３９】
また、リードフレームＬＦ1（熱膨張係数＝４．４×１０-6／℃〜１７×１０-6／℃程度）と絶縁性樹脂（熱膨張係数＝９×１０-6／℃〜１６×１０-6／℃程度）との熱膨張係数差が、従来のメモリカードにおける多層配線基板（ガラスエポキシ樹脂基板の熱膨張係数＝１．３×１０-5／℃〜１．６×１０-6／℃程度）と絶縁性樹脂との熱膨張係数差に比べて小さいので、封止部の反りを解消ないし抑制することができる。
【００４０】
これにより、メモリカード１Ａの外観不良率を低減できるので、メモリカード１Ａの製造歩留まりを向上させることができる。
【００４１】
また、従来のメモリカードにおける多層配線基板に代えて、それよりも製造原価が安いリードフレームＬＦ1を採用したことにより、メモリカードの製造コストを低減することができる。
【００４２】
（実施の形態２）
図２３は、本実施の形態で使用するリードフレームＬＦ2の一部（メモリカード約２個分の領域）を示す拡大平面図、図２４は、同じくリードフレームＬＦ2の一部（メモリカード約１個分の領域）を示す断面図である。
【００４３】
このリードフレームＬＦ2は、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を搭載する領域に絶縁テープ１２を接着した構成になっている。また、接続端子１１は、リードフレームＬＦ2の一部をプレスで折り曲げることによって形成されている。
【００４４】
このリードフレームＬＦ2を製造するには、図２５に示すように、金属板３０をプレスで打ち抜いてリード８および接続端子１１を形成した後、接続端子１１をプレスで下方に折り曲げる。あるいは、金属板３０のリード８および接続端子１１を形成する箇所の片面にフォトレジスト膜を形成し、この状態で金属板３０をハーフエッチングしてリード８および接続端子１１を形成した後、接続端子１１をプレスで下方に折り曲げてもよい。その後、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を搭載する領域に絶縁テープ１２を接着することにより、リードフレームＬＦ2が完成する。
【００４５】
図２６は、上記リードフレームＬＦ2にメモリチップ１０Ａとコントロールチップ１０Ｂを搭載した状態を示す拡大平面図、図２７は、同じく断面図である。リードフレームＬＦ2にメモリチップ１０Ａとコントロールチップ１０Ｂを搭載するには、例えば絶縁テープ１２の表面に接着剤（図示せず）を塗布し、続いて絶縁テープ１２の表面にメモリチップ１０Ａとコントロールチップ１０Ｂとを接着すればよい。
【００４６】
上記のような絶縁テープ１２を備えたリードフレームＬＦ2を使用する場合は、前記実施の形態１のように、メモリチップ１０Ａとコントロールチップ１０Ｂのそれぞれの裏面に両面接着テープ２２を貼り付ける作業を省略することができる。
【００４７】
その後、前記実施の形態１と同様の方法でワイヤボンディング、樹脂封止およびダイシングを行うことにより、図２８に示すような本実施の形態のメモリカード１Ｂが得られる。
【００４８】
（実施の形態３）
図２９は、本実施の形態で使用するリードフレームＬＦ3の一部（メモリカード約２個分の領域）を示す拡大平面図である。
【００４９】
このリードフレームＬＦ3は、半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂で封止して封止部３を成形したときに、封止部３の一隅に斜めの切り欠きが形成されるようにするため、封止部３の一隅に相当する箇所に三角形のコーナーダム１３が設けられている。
【００５０】
上記リードフレームＬＦ3に半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を搭載し、次いでワイヤボンディングを行う方法は、前記実施の形態１と同じである。
【００５１】
図３０は、上記リードフレームＬＦ3に搭載した半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止して封止部３を成形した状態を示す拡大平面図（表面側）、図３１は、同じく拡大平面図（裏面側）である。図に示すように、封止部３を成形する際は、モールド金型（上型および下型）のコーナーダム１３に対応する箇所にイジェクトピンを配置することによって、封止部３の外側にコーナーダム１３が露出するようにする。
【００５２】
その後、ダイアモンドブレードなどを使ってリードフレームＬＦ3および樹脂をダイシングすることにより、図３２に示すような個片化された封止部３が得られる。
【００５３】
図３２に示す封止部３は、その表面をキャップで被覆することなく、そのままメモリカード１Ｃとして使用することができる。メモリカード１Ｃの仕様やインデックスマークは、例えばレーザーマーカを使って封止部３の表面に直接印刷することができる。
【００５４】
これにより、部品点数および組み立て工程数が低減できるので、さらに安価なメモリカード１Ｃを実現することができる。
【００５５】
また、図３２に示す封止部３をキャップで被覆する場合は、図３３に示すように、キャップ２の裏面に封止部３と相似形の溝１４を設け、この溝１４の内部に封止部３を装着してもよい。このようにすると、上記キャップ２の外径寸法が前記実施の形態１で使用したキャップ２と同一の外径寸法を有する場合でも、溝１４の内部に装着する封止部３の体積をより大きくすることができる。これにより、封止部３の内部のチップ実装領域が大きくなるので、外径寸法の大きい、すなわち記憶容量の大きいメモリチップ１０Ａを搭載することができるので、大容量のメモリカード１Ｄを実現することができる。
【００５６】
（実施の形態４）
前記実施の形態１では、多連構造のリードフレーム（ＬＦ1）の全体を一括してモールドする構造の金型（図１７、図１８参照）を使って半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止したが、製品領域毎に封止部３を個別に成形できるキャビティを備えたモールド金型を使用して半導体チップ（メモリチップ１０Ａ、１０Ａおよびコントロールチップ１０Ｂ）を樹脂封止することもできる。
【００５７】
以下、図３４に示すリードフレームＬＦ4（メモリカード約２個分の領域が図示されている）を使ってメモリカードを製造する方法を説明する。まず、図３５に示すように、前述した方法でリードフレームＬＦ4にメモリチップ１０Ａおよびコントロールチップ１０Ｂを搭載し、続いてメモリチップ１０ＡのボンディングパッドＢＰとリード８、およびコントロールチップ１０ＢのボンディングパッドＢＰとリード８をそれぞれＡｕワイヤ９で結線する。
【００５８】
次に、上記リードフレームＬＦ4を図３６に示すモールド金型５０に装着する。このモールド金型５０は、上型５０Ａと下型５０Ｂの隙間（キャビティ５２）が製品領域毎に分離され、それぞれのキャビティ５２内にゲート（図示せず）を通じて溶融樹脂が注入される構造になっている。このモールド金型５０にリードフレームＬＦ4を装着するには、モールド金型５０の下型５０Ｂの表面に薄い樹脂シート５１を敷き、この樹脂シート５１の上にリードフレームＬＦ4を載置した後、樹脂シート５１およびリードフレームＬＦ4を上型５０Ａと下型５０Ｂで挟み付ける。
【００５９】
図３７は、上記モールド金型５０のキャビティ５２内に溶融樹脂を注入して封止部３を成形した後、モールド金型５０から取り外したリードフレームＬＦ4の表面側の部分平面図、図３８は、同じく裏面側の部分平面図である。
【００６０】
次に、ダイアモンドブレードなどを使ってリードフレームＬＦ4をダイシングすることにより、図３９に示すような個片化された封止部３が得られ、続いて両面接着テープ２５などを使ってキャップ２の裏面に封止部３の表面を接着することにより、本実施の形態のメモリカード１Ａが完成する。
【００６１】
本実施の形態によれば、メモリカードの製造歩留まりの向上および製造コストの低減を図ることができる。
【００６２】
また、各製品領域ごとに、接続端子１１の近傍のリードフレームＬＦ4の枠となる部分を上型５０Ａと下型５０Ｂで挟んだ状態でトランスファーモールド工程を行うために、接続端子１１の電極となる面が樹脂によって覆われてしまうことを防止できるという効果が得られる。
【００６３】
さらに、一隅に斜めの切り欠きを有する封止部３を形成する場合でも、製品毎にキャビティ５２を設けたモールド金型５０を使用してトランスファーモールド工程を行うために、キャビティ５２の形状を変更することによって、より柔軟に、かつ容易に対応することが可能になる効果が得られる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
前記実施の形態では、マルチメディアカードに適用した場合について説明したが、他の規格を採用するメモリカードに適用することもできる。また、リードフレームに搭載する半導体チップの数やメモリの種類も適宜変更することができる。
【００６６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６７】
従来のメモリカードにおける多層配線基板に代えて、絶縁性樹脂との熱膨張係数差が多層配線基板より小さい金属製のリードフレームを採用したことにより、メモリカードの反りなどに起因する外観不良率を低減できるので、メモリカードの製造歩留まりを向上させることができる。
【００６８】
また、従来のメモリカードにおける多層配線基板に代えて、それよりも製造原価が安いリードフレームを採用したことにより、メモリカードの製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるメモリカードの平面図（表面側）である。
【図２】本発明の一実施の形態であるメモリカードの平面図（裏面側）である。
【図３】本発明の一実施の形態であるメモリカードの内部構造およびピン配列を示す平面図である。
【図４】図１のＡ−Ａ’線に沿った断面図である。
【図５】本発明の一実施の形態であるメモリカードの製造に使用するリードフレームの全体平面図である。
【図６】図５に示すリードフレームの製造方法を説明する断面図である。
【図７】本発明の一実施の形態であるメモリカードの製造に使用するコントロールチップの平面および断面を示す図である。
【図８】本発明の一実施の形態であるメモリカードの製造に使用するメモリチップの平面および断面を示す図である。
【図９】図７に示すコントロールチップの裏面に両面接着テープを貼り付ける方法を説明する側面図である。
【図１０】図７に示すコントロールチップの裏面に両面接着テープを貼り付ける方法を説明する斜視図である。
【図１１】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図１２】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図１３】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図１４】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図１５】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図１６】本発明の一実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図１７】本発明の一実施の形態であるメモリカードの製造方法を示すモールド金型の要部拡大断面図である。
【図１８】本発明の一実施の形態であるメモリカードの製造方法を示すモールド金型の要部拡大断面図である。
【図１９】本発明の一実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの全体平面図（表面側）である。
【図２０】本発明の一実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの全体平面図（裏面側）である。
【図２１】本発明の一実施の形態であるメモリカードの製造方法を示す封止部の断面図である。
【図２２】本発明の一実施の形態であるメモリカードの製造方法を示す封止部およびキャップの断面図である。
【図２３】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大平面図である。
【図２４】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大断面図である。
【図２５】図２４に示すリードフレームの製造方法を説明する断面図である。
【図２６】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図２７】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大断面図である。
【図２８】本発明の他の実施の形態であるメモリカードの断面図である。
【図２９】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大平面図である。
【図３０】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図（表面側）である。
【図３１】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図（裏面側）である。
【図３２】本発明の他の実施の形態であるメモリカードの平面図（裏面側）である。
【図３３】本発明の他の実施の形態であるメモリカードの平面図（裏面側）である。
【図３４】本発明の他の実施の形態であるメモリカードの製造に用いるリードフレームの要部拡大平面図である。
【図３５】本発明の他の実施の形態であるメモリカードの製造方法を示すリードフレームの要部拡大平面図である。
【図３６】本発明の他の実施の形態であるメモリカードの製造方法を示すモールド金型の要部拡大断面図である。
【図３７】本発明の他の実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの要部拡大平面図（表面側）である。
【図３８】本発明の他の実施の形態であるメモリカードの製造方法を示すモールド工程後のリードフレームの要部拡大平面図（裏面側）である。
【図３９】本発明の他の実施の形態であるメモリカードの製造方法を示す封止部およびキャップの断面図である。
【符号の説明】
１Ａ、１Ｂ、１Ｃ、１Ｄ メモリカード
２ キャップ
３ 封止部
４ 切り欠き
５ ラベル
６ インデックスマーク
７ 溝
８ リード
９ Ａｕワイヤ
１０Ａ メモリチップ
１０Ｂ コントロールチップ
１１ 接続端子
１２ 絶縁テープ
１３ コーナーダム
１４ 溝
２０ 金属板
２１ フォトレジスト膜
２２ 両面接着テープ
２３ 半導体ウエハ
２４ ダイシングテープ
２５ 両面接着テープ
３０ 金属板
４０ モールド金型
４０Ａ 上型
４０Ｂ 下型
４１ 樹脂シート
５０ モールド金型
５０Ａ 上型
５０Ｂ 下型
５１ 樹脂シート
５２ キャビティ
ＬＦ1〜ＬＦ4 リードフレーム
Claims (15)
- 表面および裏面を有するリードフレームと、
前記リードフレームの表面上に搭載され、且つ、ワイヤを介して前記リードフレームと電気的に接続された第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するコントロールチップと、
前記第１フラッシュメモリチップと前記コントロールチップと前記リードフレームの表面および裏面とを絶縁性樹脂で封止してなる封止部と、
前記封止部の主面と側面とを覆うキャップとを有するメモリカードであって、
前記リードフレームは、接続端子部分とその他の部分とを有し、
前記接続端子部分の厚さは、前記その他の部分の厚さよりも厚く、
前記その他の部分は、前記封止部に覆われており、且つ、前記接続端子部分は、前記封止部から露出しており、
前記封止部の平面形状は、四辺形の一隅に切り欠きが設けられた形状であることを特徴とするメモリカード。 - 前記接続端子部分は、前記リードフレームの一部を折り曲げることによって形成されていることを特徴とする請求項１記載のメモリカード。
- 前記第１フラッシュメモリチップ上に接着された第２フラッシュメモリチップをさらに有することを特徴とする請求項１または２記載のメモリカード。
- 前記リードフレームのチップ搭載領域には、絶縁テープが接着され、前記第１フラッシュメモリおよび前記コントロールチップは、前記絶縁テープ上に搭載されていることを特徴とする請求項１〜３のいずれか１項に記載のメモリカード。
- 前記キャップには溝が設けられ、前記封止部は、前記溝の内部に装着されていることを特徴とする請求項１〜４のいずれか１項に記載のメモリカード。
- 前記封止部は、前記溝の内部に接着材を介して固定されていることを特徴とする請求項５記載のメモリカード。
- 表面および裏面を有するリードフレームと、
前記リードフレームの表面上に搭載され、且つ、ワイヤを介して前記リードフレームと電気的に接続された第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するコントロールチップと、
前記第１フラッシュメモリチップと前記コントロールチップと前記リードフレームの表面および裏面とを絶縁性樹脂で封止してなる封止部とを有するメモリカードであって、
前記リードフレームは、接続端子部分とその他の部分とを有し、
前記接続端子部分の厚さは、前記その他の部分の厚さよりも厚く、
前記その他の部分は、前記封止部に覆われており、且つ、前記接続端子部分は、前記封止部から露出しており、
前記封止部の平面形状は、四辺形の一隅に切り欠きが設けられた形状であることを特徴とするメモリカード。 - 前記接続端子部分は、前記リードフレームの一部を折り曲げることによって形成されていることを特徴とする請求項７記載のメモリカード。
- 前記第１フラッシュメモリチップ上に接着された第２フラッシュメモリチップをさらに有することを特徴とする請求項７または８のいずれか１項に記載のメモリカード。
- 前記封止部の表面にマークが印刷されていることを特徴とする請求項７〜９のいずれか１項に記載のメモリカード。
- 以下の工程を含むメモリカードの製造方法：
（ａ）接続端子となる接続端子部分およびその他の部分を含むパターンを縦方向および／または横方向に繰り返し形成した多連構造を有するリードフレームと、複数の第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するコントロールチップとをそれぞれ用意する工程、
（ｂ）前記リードフレームのそれぞれのパターン上に、前記第１フラッシュメモリチップ および前記コントロールチップを搭載する工程、
（ｃ）前記第１フラッシュメモリチップおよび前記コントロールチップのそれぞれと前記リードとをワイヤを介して電気的に接続する工程、
（ｄ）前記パターン、前記第１フラッシュメモリチップ、前記コントロールチップおよび前記ワイヤを絶縁性樹脂で封止する工程、
（ｅ）前記リードフレームおよび前記絶縁性樹脂を前記パターン毎に切断、個片化することによって、前記パターン、前記第１フラッシュメモリチップ、前記コントロールチップおよび前記ワイヤが前記絶縁性樹脂で封止されてなる複数の封止部を得る工程、
を有し、
前記（ａ）工程において、前記接続端子部分の厚さは前記その他の部分の厚さよりも厚くされており、且つ、前記リードフレームにはコーナーダムが設けられており、
前記（ｄ）工程後に、前記その他の部分は前記絶縁性樹脂に覆われており、且つ、前記接続端子部分および前記コーナーダムは前記絶縁性樹脂から露出しており、
前記（ｅ）工程後に、前記封止部の平面形状は、四辺形の一隅に、前記コーナーダムの形状に沿って形成された切り欠きが設けられた形状とされていることを特徴とするメモリカードの製造方法。 - 前記（ｅ）工程の後、前記接続端子部分が露出した一面を除いた前記封止部の表面をキャップで被覆する工程をさらに含むことを特徴とする請求項１１記載のメモリカードの製造方法。
- 前記（ａ）工程における前記リードフレームを用意する工程は、
金属板の第１領域の片面と第２領域の両面とをそれぞれフォトレジスト膜で被覆し、第３領域の両面を前記フォトレジスト膜で被覆しない第１工程と、
前記第１工程の後、前記フォトレジスト膜をマスクにして前記金属板をエッチングすることにより、前記金属板の前記第１領域に前記金属板の半分程度の厚さを有する前記その他の部分を形成し、前記金属板の前記第２領域に前記金属板と同じ厚さを有する前記接続端子部分を形成する第２工程を含むことを特徴とする請求項１１または１２のいずれか１項に記載のメモリカードの製造方法。 - 前記第２工程の後、前記接続端子部分をプレスで折り曲げる工程を含む方法によって製造されることを特徴とする請求項１３記載のメモリカードの製造方法。
- 前記リードフレームの端は、前記キャップに覆われていることを特徴とする請求項１記載のメモリカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002169144A JP4171246B2 (ja) | 2002-06-10 | 2002-06-10 | メモリカードおよびその製造方法 |
| US10/443,956 US6924547B2 (en) | 2002-06-10 | 2003-05-23 | Memory card |
| KR1020030035493A KR101000625B1 (ko) | 2002-06-10 | 2003-06-03 | 메모리 카드 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002169144A JP4171246B2 (ja) | 2002-06-10 | 2002-06-10 | メモリカードおよびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004013738A JP2004013738A (ja) | 2004-01-15 |
| JP2004013738A5 JP2004013738A5 (ja) | 2005-10-13 |
| JP4171246B2 true JP4171246B2 (ja) | 2008-10-22 |
Family
ID=29706817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002169144A Expired - Fee Related JP4171246B2 (ja) | 2002-06-10 | 2002-06-10 | メモリカードおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6924547B2 (ja) |
| JP (1) | JP4171246B2 (ja) |
| KR (1) | KR101000625B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7264992B2 (en) * | 2004-08-06 | 2007-09-04 | Paul Hsueh | Removable flash integrated memory module card and method of manufacture |
| US8141240B2 (en) | 1999-08-04 | 2012-03-27 | Super Talent Electronics, Inc. | Manufacturing method for micro-SD flash memory card |
| US7830666B2 (en) * | 2000-01-06 | 2010-11-09 | Super Talent Electronics, Inc. | Manufacturing process for single-chip MMC/SD flash memory device with molded asymmetric circuit board |
| US20080286990A1 (en) * | 2003-12-02 | 2008-11-20 | Super Talent Electronics, Inc. | Direct Package Mold Process For Single Chip SD Flash Cards |
| US6900527B1 (en) * | 2001-09-19 | 2005-05-31 | Amkor Technology, Inc. | Lead-frame method and assembly for interconnecting circuits within a circuit module |
| US8102657B2 (en) | 2003-12-02 | 2012-01-24 | Super Talent Electronics, Inc. | Single shot molding method for COB USB/EUSB devices with contact pad ribs |
| US8998620B2 (en) * | 2003-12-02 | 2015-04-07 | Super Talent Technology, Corp. | Molding method for COB-EUSB devices and metal housing package |
| US20080195817A1 (en) * | 2004-07-08 | 2008-08-14 | Super Talent Electronics, Inc. | SD Flash Memory Card Manufacturing Using Rigid-Flex PCB |
| WO2006006694A1 (en) | 2004-07-12 | 2006-01-19 | Kabushiki Kaisha Toshiba | Storage device and host apparatus |
| US20060027906A1 (en) * | 2004-08-03 | 2006-02-09 | Sheng-Chih Hsu | Exclusive memory structure applicable for multi media card and secure digital card |
| KR100574996B1 (ko) * | 2004-11-25 | 2006-05-02 | 삼성전자주식회사 | 반도체 패키지 및 이를 이용한 메모리 카드, 및 이의제조에 이용되는 몰드 |
| KR100585163B1 (ko) | 2004-11-27 | 2006-06-01 | 삼성전자주식회사 | 메모리 카드 및 그 제조방법 |
| JP2007081232A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| ATE440346T1 (de) * | 2005-11-14 | 2009-09-15 | Tyco Electronics France Sas | Smartcard-kírper, smartcard und herstellungsverfahren |
| JP4843311B2 (ja) * | 2005-12-27 | 2011-12-21 | 富士通コンポーネント株式会社 | メモリカード及びその製造方法 |
| JP2007205908A (ja) | 2006-02-02 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 重量センサ |
| CN101371268B (zh) | 2006-02-02 | 2012-05-09 | 松下电器产业株式会社 | 存储卡以及存储卡的制造方法 |
| US8599571B2 (en) | 2006-04-21 | 2013-12-03 | Panasonic Corporation | Memory card |
| KR100849182B1 (ko) | 2007-01-22 | 2008-07-30 | 삼성전자주식회사 | 반도체 카드 패키지 및 그 제조방법 |
| US8254134B2 (en) * | 2007-05-03 | 2012-08-28 | Super Talent Electronics, Inc. | Molded memory card with write protection switch assembly |
| JP5187305B2 (ja) * | 2007-06-15 | 2013-04-24 | パナソニック株式会社 | メモリカードおよびその製造方法 |
| US8102658B2 (en) * | 2007-07-05 | 2012-01-24 | Super Talent Electronics, Inc. | Micro-SD to secure digital adaptor card and manufacturing method |
| JP2009032013A (ja) * | 2007-07-26 | 2009-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| USD795261S1 (en) * | 2009-01-07 | 2017-08-22 | Samsung Electronics Co., Ltd. | Memory device |
| USD794643S1 (en) * | 2009-01-07 | 2017-08-15 | Samsung Electronics Co., Ltd. | Memory device |
| USD794642S1 (en) * | 2009-01-07 | 2017-08-15 | Samsung Electronics Co., Ltd. | Memory device |
| USD794034S1 (en) * | 2009-01-07 | 2017-08-08 | Samsung Electronics Co., Ltd. | Memory device |
| USD795262S1 (en) * | 2009-01-07 | 2017-08-22 | Samsung Electronics Co., Ltd. | Memory device |
| USD794644S1 (en) * | 2009-01-07 | 2017-08-15 | Samsung Electronics Co., Ltd. | Memory device |
| USD794641S1 (en) * | 2009-01-07 | 2017-08-15 | Samsung Electronics Co., Ltd. | Memory device |
| KR101035209B1 (ko) * | 2010-01-26 | 2011-05-17 | 주식회사 영일프레시젼 | 방열판을 포함하는 아이씨 카드의 충진제 플래쉬 방지방법 |
| JP5242644B2 (ja) | 2010-08-31 | 2013-07-24 | 株式会社東芝 | 半導体記憶装置 |
| JP2012212417A (ja) | 2011-03-24 | 2012-11-01 | Toshiba Corp | 半導体メモリカード |
| US20130286603A1 (en) * | 2012-04-30 | 2013-10-31 | Takashi Okada | Memory card and sd card |
| JP5740372B2 (ja) * | 2012-09-12 | 2015-06-24 | 株式会社東芝 | 半導体メモリカード |
| US9195929B2 (en) * | 2013-08-05 | 2015-11-24 | A-Men Technology Corporation | Chip card assembling structure and method thereof |
| US20200325821A1 (en) | 2019-04-09 | 2020-10-15 | Rolls-Royce North American Technologies Inc. | Starter/generator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19710514C2 (de) * | 1997-03-13 | 2001-06-28 | Itt Mfg Enterprises Inc | Steckkarte für elektronische Geräte |
| JP3815936B2 (ja) * | 2000-01-25 | 2006-08-30 | 株式会社ルネサステクノロジ | Ｉｃカード |
| JP3768761B2 (ja) | 2000-01-31 | 2006-04-19 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US6444501B1 (en) * | 2001-06-12 | 2002-09-03 | Micron Technology, Inc. | Two stage transfer molding method to encapsulate MMC module |
| US6843421B2 (en) * | 2001-08-13 | 2005-01-18 | Matrix Semiconductor, Inc. | Molded memory module and method of making the module absent a substrate support |
-
2002
- 2002-06-10 JP JP2002169144A patent/JP4171246B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-23 US US10/443,956 patent/US6924547B2/en not_active Expired - Lifetime
- 2003-06-03 KR KR1020030035493A patent/KR101000625B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040014185A (ko) | 2004-02-14 |
| US6924547B2 (en) | 2005-08-02 |
| JP2004013738A (ja) | 2004-01-15 |
| KR101000625B1 (ko) | 2010-12-10 |
| US20030227075A1 (en) | 2003-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4171246B2 (ja) | メモリカードおよびその製造方法 | |
| KR100551641B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
| KR20110079800A (ko) | 반도체 장치 | |
| JP2004153220A (ja) | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 | |
| US20050110127A1 (en) | Semiconductor device | |
| JP2004349316A (ja) | 半導体装置及びその製造方法 | |
| US7781259B2 (en) | Method of manufacturing a semiconductor using a rigid substrate | |
| JP4334047B2 (ja) | 半導体装置とその製造方法 | |
| JP2007173606A (ja) | 電子装置及びその製造方法 | |
| JP2533012B2 (ja) | 表面実装型半導体装置 | |
| JP4451298B2 (ja) | Ｉｃカードモジュール体 | |
| JPH10256473A (ja) | 半導体装置 | |
| JP3013810B2 (ja) | 半導体装置の製造方法 | |
| CN217334014U (zh) | 半导体器件 | |
| JPH04320365A (ja) | 樹脂封止型半導体装置およびメモリカード | |
| JPH07122701A (ja) | 半導体装置およびその製造方法ならびにｐｇａ用リードフレーム | |
| KR0145767B1 (ko) | 초박형 반도체 패키지 및 그 제조방법 | |
| JP4207671B2 (ja) | 半導体パッケージの製造方法 | |
| JP4021115B2 (ja) | 樹脂封止型半導体装置とその製造方法 | |
| JPH09270435A (ja) | 半導体装置の製造方法 | |
| JP2003273311A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JPH0276798A (ja) | 集積回路装置の製造方法 | |
| KR19990000701A (ko) | 칩 온 보드(cob) 패키지용 인쇄회로기판 및 그를 이용한 칩 온 보드 패키지 | |
| JP2001077136A (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050601 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050601 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070821 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080808 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |