JP4146672B2 - 静電気保護素子 - Google Patents
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Description
【発明の属する分野】
本発明は、静電気保護素子に関する。更に詳しくは、本発明は、半導体集積回路において、外部から半導体集積回路への静電気注入、又は帯電した半導体集積回路から外部への静電気放出現象に起因して、半導体集積回路が破壊されることから保護するために設けられる静電気保護素子に関する。
【0002】
【従来の技術】
半導体集積回路で問題とされる静電気の帯電又は放電の現象は、半導体集積回路を機械装置又は人等が取り扱うときに、帯電した機械装置又は人等から静電気が流入して帯電する現象、あるいは、運搬時に発生する振動・摩擦等で半導体集積回路自体が帯電した後に、外部の導体に静電気を放出する現象である。このような静電気現象によって、瞬時に静電気が半導体集積回路に帯電又は半導体集積回路から放電されるため、半導体集積回路の内部に過大な電流が流れる。そして、この過大な電流に対応して過大な電圧が内部回路に印加される。そのため、半導体集積回路の内部で、接合の破壊、絶縁膜の破壊、配線の溶断等が発生し、半導体集積回路が破壊される恐れがある。
【0003】
半導体集積回路を静電気による破壊から保護するために、一般的に、半導体集積回路の外部端子と内部回路の間に静電気保護素子が設けられており、これが静電気の迂回路となる。この静電気保護素子は、半導体集積回路を形成する製造工程を用いて形成される。ここでその製造コストを増加させないためには、半導体集積回路を形成する製造工程以外の特別な製造工程を追加せずに形成することが望ましい。
【0004】
静電気保護素子は、電流制限素子と電圧クランプ素子とを適宜組み合わせた構成をもつ。電流制限素子は、半導体集積回路の内部を過渡的に流れる電流を制限する素子であり、例えば、拡散抵抗、多結晶シリコン抵抗等が挙げられる。一方、電圧クランプ素子は、内部回路に印加される電圧を抑制する素子であり、例えば、ダイオード、バイポーラトランジスタ、MOSトランジスタ、サイリスタ等が挙げられる。
【0005】
なかでも、サイリスタは、電圧クランプ素子として、過大な電流を流すことに長所がある。しかしながら、例えば、電力機器向けに用いられるサイリスタがオン状態になり電流が流れ始めるトリガー電圧は高電圧であるため、サイリスタが動作する前に半導体集積回路が破壊する可能性が非常に高い。そのため、トリガー電圧Vtrを低減する工夫が必要である。
【0006】
図7に静電気保護素子としてSCR素子に要求される、静電気サージ印加時のI−V特性の概略図を示す。図中、VtrはSCR素子がアバランシェ降伏し始める電圧を示し、Vt1は第1ブレイクダウン電圧を、VHは保持電圧を示している。ここで、(i)内部回路のゲート酸化膜を静電気サージによる破壊から保護するために、サージ印加時の酸化膜耐圧(BVox)を第1ブレイクダウン電圧(Vt1)を超えないように、また(ii)保持電圧(VH)は通常動作時に回路がラッチアップしないように、内部回路の最大動作電圧(Vddmax)より高くすることが静電気保護素子に要求される。
【0007】
上述したような従来技術として、例えば特開2000−138295号公報に記載の技術があり、図4(a)及び(b)を用いて説明する。図4(a)は、概略断面図を、図4(b)は、図4(a)の等価回路図を示す。この技術は、トリガー電圧を低減する工夫がなされたサイリスタを用いた静電保護素子に関する。この公報にあるサイリスタは、低電圧でオン状態にトリガーするためのトリガーダイオードを含んでいる。該トリガーダイオードは、n型高濃度不純物領域9と、p型高濃度不純物領域8と、該n型高濃度不純物領域9の表面に形成されるシリサイド層と、該p型高濃度不純物領域8の表面に形成されるシリサイド層とを電気的に絶縁する手段(素子分離領域)とを具備し、それにより、シリサイド形成工程を含む半導体集積回路の製造工程に何ら特別な工程、特にフォトグラフィ工程を追加せず、製造コストの増大を招かずに作製できる。図中、1はp型シリコン基板、1′はp型ウェル、2はn型ウェル、3はシャロー・トレンチ・アイソレーション(STI)、5はn型アノード高濃度不純物領域、7はp型カソード高濃度不純物領域、4はp型アノード高濃度不純物領域、6はn型カソード高濃度不純物領域、10a〜f、11はシリサイド層、12は側壁、13はゲート酸化膜、14はゲートポリシリコン、15は酸化膜、16a〜dはコンタクト、17、18はメタル配線、Dはトリガーダイオード、Rnwはnウエルの抵抗、Rpwはpウエルの抵抗、Tr1は第1トランジスタ、Tr2は第2トランジスタを意味する。
【0008】
【発明が解決しようとする課題】
しかしながら、更に製造プロセスの世代が進み、最小加工寸法が小さくなると、動作させる電源電圧が低下するので、トランジスタの短チャネル効果が生じやすくなる。この対策として、nウェル及びpウェルの不純物濃度を高くするか、ゲート絶縁膜を薄膜化しなければならず、ゲート絶縁膜の絶縁破壊電圧は低下する。
このように、微細化と共に、両ウェルの不純物の高濃度化によってnウェル抵抗Rnw及びpウェル抵抗Rpwは低下するため、従来構造のサイリスタでは、サイリスタをオン状態にするトリガーダイオードが動作を始める電圧Vtrは低下する。
【0009】
しかしながら、トリガーダイオードに流れる電流によって決まる第1ブレイクダウン電圧Vt1は、ウェル濃度により一義的に決定されるため、この第1ブレイクダウン電圧Vt1の調整は困難である。
そのため、トリガー電圧Vtrを低下させるだけでなく、サイリスタをオン状態にする第1ブレイクダウン電圧Vt1を、プロセスの各世代に対応できるように調整可能とすることが望まれている。更に、トリガーダイオードのゲート電位が浮遊状態の場合に生ずるサイリスタの不安定動作を抑圧することも望まれている。
【0010】
【課題を解決するための手段】
かくして本発明によれば、半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、n型高濃度不純物領域と、p型高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するMOSFETのゲートと同じ構成を有し、
前記サイリスタは、カソードを形成するp型高濃度不純物領域と、アノードを形成するn型高濃度不純物領域とを備え、
前記p型カソード高濃度不純物領域がpウェル上に設けられ、かつカソード側抵抗体と接続されている及び/又はn型アノード高濃度不純物領域がnウェル上に設けられ、かつアノード側抵抗体と接続され、
前記n型高濃度不純物領域が前記nウェルと接し、及び/又は、前記p型高濃度不純物領域が前記pウェルと接することを特徴とする静電気保護素子が提供される。
【0011】
更に本発明によれば、前記トリガーダイオードのゲートが、GND配線、VDD配線又は入力あるいは出力用の信号配線に接続されていることを特徴とする静電気保護素子が提供される。
【0012】
【発明の実施の形態】
本発明の静電気保護素子は、通常半導体基板上に形成される。半導体基板としては、シリコン基板、シリコンゲルマニウム基板等が挙げられる。これら基板はp型又はn型の導電型を有していてもよい。p型を与える不純物としては、ボロン等が挙げられ、n型を与える不純物としては、リン、砒素等が挙げられる。
半導体基板上には、半導体集積回路が形成される。半導体集積回路の種類は、少なくともMOSFETを含みさえすれば特に限定されない。MOSFET以外の半導体集積回路として、例えば、バイポーラトランジスタ、キャパシタ、抵抗等が挙げられる。
【0013】
静電気保護素子は、サイリスタとサイリスタを低電圧でオン状態にトリガーするトリガーダイオードとを少なくとも具備する。
トリガーダイオードは、n型高濃度不純物領域と、p型高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを少なくとも具備する。n型高濃度不純物領域において、その不純物濃度は、トリガーダイオードの所望する性質に応じて適宜設定される。一方、p型高濃度不純物領域において、その不純物濃度は、トリガーダイオードの所望する性質に応じて適宜設定される。
【0014】
トリガーダイオードのゲートは、半導体集積回路を構成するMOSFETのゲートと同じ構成を有している。それにより、MOSFETのゲートと同一の工程で、トリガーダイオードのゲートも形成できるため、製造工程を減らすことができる。
更に、トリガーダイオードのゲートは、GND配線、VDD配線又は入力あるいは出力用の信号配線に接続されていることが好ましい。
【0015】
次に、サイリスタは、カソードを形成するp型カソード高濃度不純物領域と、アノードを形成するn型アノード高濃度不純物領域とを備えている。p型カソード高濃度不純物領域において、その不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。一方、n型アノード高濃度不純物領域において、その不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。
更に、本発明では、p型カソード高濃度不純物領域がpウェルに形成されているか及び/又はn型アノード高濃度不純物領域がnウェルに形成されている。加えて、ウェルに形成されている高濃度不純物領域は、抵抗体と接続している。
【0016】
pウェルの不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。nウェルの不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。
p型カソード高濃度不純物領域及び/又はn型アノード高濃度不純物領域と接続する抵抗体は、多結晶シリコン、静電気保護素子がp型基板に形成された場合その上のnウェル、及び静電気保護素子がn型基板に形成された場合その上のpウェルから選択されることが好ましい。これら抵抗体から選択することで、例えば図6(b)に示すTr1又はTr2のベース電圧をこの抵抗体で制御できる。
以下、実施の形態に基づいて、本発明を詳細に説明する。
【0017】
本発明の実施の形態では、半導体基板に低濃度のボロンを含有したp型半導体を用いた例を用いて説明するが、他の不純物を含有する半導体基板やn型半導体基板でも以下の説明は適用できるのはもちろんである。
実施の形態1
図1(a)は、本発明による実施の形態1であり、静電気保護素子であるトリガーダイオードを有するサイリスタの構造を説明する断面図である。図1(b)は、図1(a)の等価回路図である。
【0018】
p型シリコン基板1中には、n型ウェル2が形成されている。n型ウェル2の表面には、p型アノード高濃度不純物領域4と、n型アノード高濃度不純物領域5とが形成されている。n型ウェル2から離れたp型ウェル1′の表面には、p型カソード高濃度不純物領域7とn型カソード高濃度不純物領域6とが形成されている。p型アノード高濃度不純物領域4、n型アノードゲート高濃度不純物領域5、p型カソードゲート高濃度不純物領域7及びn型カノード高濃度不純物領域6のそれぞれの表面には、シリサイド層10a〜10fが形成されており、コンタクト16a〜dを介してメタル配線17と18に接続されている。
【0019】
一方、サイリスタ動作のトリガーを与えるトリガーダイオードDは、トリガーダイオードDのアノードとなるp型高濃度不純物領域8、カソードとなるn型高濃度不純物領域9及びn型ウェル2で構成されている。トリガーダイオードDのアノードとなるp型高濃度不純物領域8、カソードとなるn型高濃度不純物領域9の上部には、半導体集積回路のMOSトランジスタのゲート部分を構成するゲート酸化膜13、ゲートポリシリコン(ゲート電極)14、絶縁体からなるゲートの側壁12が存在する。ゲートポリシリコン14の上には、半導体集積回路のサリサイド工程で、シリコン上のシリサイド層10a〜fと同時に形成されたシリサイド層11がある。側壁12の表面にはシリサイド層が形成されないので、トリガーダイオードDのp型高濃度不純物領域8とカソードとなるn型高濃度不純物領域9とがシリサイド層によって短絡することがない。
【0020】
実施の形態1では、上記構造に加え、図1(a)に示すように、第1ブレイクダウン電圧を制御するために、シリサイド層10aとメタル配線17の間にポリシリコンあるいはnウェル等からなる抵抗体R1を配置している。
今、シリサイド層10aとメタル配線17の間に配置した抵抗体R1を40Ω、p型ウェル1′及びn型ウェル2のトータル抵抗値(Rpw+Rnw)を300Ωとした場合のTPL試験(Transmission Line Pulse 試験)結果を図8(a)及び(b)に示す。図8(b)は、図8(a)の拡大図である。なお、この試験は、カソード−アノード間にパルスを印加した時のI−V特性を測定するものであり、サイリスタの特性評価に一般的に用いられる手法である。図8(a)より明らかなように、抵抗体を配置する実施の形態1では、抵抗体のない従来例よりも、第1ブレイクダウン電圧が9.5Vから7.5Vまで約2V程度低下していることが分かる。
【0021】
実施の形態2
図2(a)は、図1(a)の変形であり、本発明による第2の実施の形態であり、静電気保護素子であるトリガーダイオードを有するサイリスタの構造を説明する断面図であり、シリサイド層10fとメタル配線18の間にポリシリコンあるいはnウェル等の抵抗体R2を配置している。図2(b)は、図2(a)の等価回路図である。
【0022】
実施の形態3
更に、図3(a)は、本発明による第3の実施の形態を示すものであり、シリサイド層10aとメタル配線17の間、及びシリサイド層10fとメタル配線18の間にポリシリコンあるいはnウェル等の抵抗体(R1、R2)を共に配置している。図3(b)は、図3(a)の等価回路図である。
上述した実施の形態1〜3では、トリガーダイオードのゲートが、従来例と同様、ゲート電位が浮遊状態の場合について説明してきたが、以下の実施の形態では、ゲート電位を固定した他の実施例について説明する。
【0023】
実施の形態4
図5(a)は、従来例の図4(a)に対し、トリガーダイオードのゲートポリシリコン14をカソード側のメタル配線17に接続した本発明の第4の実施の形態を示す。即ち、従来技術の図4(a)では、トリガーダイオードのゲートポリシリコン14が浮遊状態であるのに対し、実施の形態4では、トリガーダイオードのゲートポリシリコン14をGND端子に接続し、電位を固定したものである。図5(b)は、図5(a)の等価回路図である。
【0024】
図9、図10を用いてその効果を示す。ここで、図9は、従来構造でのTPL試験結果であり、図10は実施の形態4のトリガーダイオードのゲート電極をGND電位に固定した場合である。ここで、図9及び10の電圧は、静電気保護素子を3回連続で、電流を0Aから100mAまで掃引して得られた平均値を表している。
図9では、サイリスタの両端子に1回目に電圧を印加した時と、2回目の電圧印加で、V−I特性が変化している。即ちリーク電流の上昇(3.5Vで100倍以上)が観察されたが、一方、実施の形態4ではこのようなリーク電流の上昇の抑制を実現している(図10)。
【0025】
図9では、トリガーダイオードのゲート電極が浮遊状態であるがために、電圧ストレスによりゲート酸化膜に何らかの欠陥が生じたためと考えられる。一方、実施の形態4では、図10のように、トリガーダイオードのゲート電極が固定されているため、ゲート酸化膜への影響は殆どない。即ち、実施の形態4の構造のサイリスタでは、動作が安定することがわかる。
なお、上述した説明ではトリガーダイオードのゲート電極をGND電位に固定した例で説明したが、その電位の固定はVDD電圧、あるいは入力あるいは出力用の信号配線に接続することで行っても同様な効果が得られる。
【0026】
実施の形態5
更に、本発明の他の実施の形態として、第5の実施の形態を図6(a)に示す。図6(a)においては、上述した第3の実施の形態と第4の実施の形態を組み合わせた構成である。この構成により、サイリスタの第1ブレイクダウンVt1電圧の低減と、安定動作を達成することが可能となる。図6(b)は、図6(a)の等価回路図である。
【0027】
なお、以上の説明では、CMOS半導体集積回路において、p型基板1上のn型ウェル2の領域以外に、p型シリコン基板1よりも高濃度な不純物濃度を持つp型ウェル1′が形成されている。しかしながら、図示はしないがp型ウェル1′が形成されていない構造においても、低電圧でトリガーするサイリスタが得られることは言うまでもない。
以上述べた第1ブレイクダウン電圧を制御するために配置しているシリサイド層10aとメタル配線17の間、あるいはシリサイド層10fとメタル配線18の間のポリシリコンあるいはnウェル等の抵抗体は、それぞれゲート電極形成工程又はnウェル形成工程と同時に作製される。したがって、半導体装置の全作成工程に、追加の工程はなく、製造コストの増加はない。
【0028】
【発明の効果】
本発明では、カソード又はアノードあるいは両方の拡散層に抵抗体を挿入することで、静電気保護素子としてSCR素子に要求される静電気サージ印加時のI−V特性、特に第1ブレイクダウン電圧の低減が、容易に実現可能となる。また、トリガーダイオードのゲート電極をGND電位に固定することにより、リーク電流を抑制し、安定なサイリスタ動作を実現することが可能となる。
【図面の簡単な説明】
【図1】実施の形態1の静電気保護素子の概略説明図である。
【図2】実施の形態2の静電気保護素子の概略説明図である。
【図3】実施の形態3の静電気保護素子の概略説明図である。
【図4】従来の静電気保護素子の概略説明図である。
【図5】実施の形態4の静電気保護素子の概略説明図である。
【図6】実施の形態5の静電気保護素子の概略説明図である。
【図7】静電気保護素子としてSCR素子に要求される、静電気サージ印加時のI−V特性の概略図である。
【図8】実施の形態1と従来の静電気保護素子のTPL試験結果を示すグラフである。
【図9】従来構造でのTPL試験結果を示すグラフである。
【図10】実施の形態4のトリガーダイオードのゲート電極をGND電位に固定した場合のTPL試験結果を示すグラフである。
【符号の説明】
1 p型シリコン基板
1′ p型ウェル
2 n型ウェル
3 シャロー・トレンチ・アイソレーション(STI)
4 p型アノード高濃度不純物領域
5 n型アノード高濃度不純物領域
6 n型カソード高濃度不純物領域
7 p型カソード高濃度不純物領域
8 p型高濃度不純物領域
9 n型高濃度不純物領域
10a〜f、11 シリサイド層
12 側壁
13 ゲート酸化膜
14 ゲートポリシリコン
15 酸化膜
16a〜d コンタクト
17、18 メタル配線
D トリガーダイオード
Rnw nウエルの抵抗
Rpw pウエルの抵抗
Tr1 第1トランジスタ
Tr2 第2トランジスタ
R1、R2 抵抗体
Vtr SCR素子がアバランシェ降伏し始める電圧
Vt1 第1ブレイクダウン電圧
VH 保持電圧
BVox 酸化膜耐圧
Vddmax 内部回路の最大動作電圧
Claims (6)
- 半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、n型高濃度不純物領域と、p型高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するMOSFETのゲートと同じ構成を有し、
前記サイリスタは、pウェル上に設けたカソードを形成し、かつカソード側抵抗体と接続するp型カソード高濃度不純物領域と、アノードを形成するn型アノード高濃度不純物領域とを備え、
前記p型高濃度不純物領域が前記pウェルと接することを特徴とする静電気保護素子。 - 半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、n型高濃度不純物領域と、p型高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するMOSFETのゲートと同じ構成を有し、
前記サイリスタは、カソードを形成するp型カソード高濃度不純物領域と、nウェル上に設けたアノードを形成し、かつアノード側抵抗体と接続するn型アノード高濃度不純物領域とを備え、
前記n型高濃度不純物領域が前記nウェルと接することを特徴とする静電気保護素子。 - 半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、n型高濃度不純物領域と、p型高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するMOSFETのゲートと同じ構成を有し、
前記サイリスタは、pウェル上に設けたカソードを形成し、かつカソード側抵抗体と接続するp型カソード高濃度不純物領域と、nウェル上に設けたアノードを形成し、かつアノード側抵抗体と接続するn型アノード高濃度不純物領域とを備え、
前記n型高濃度不純物領域が前記nウェルと接し、前記p型高濃度不純物領域が前記pウェルと接することを特徴とする静電気保護素子。 - 前記アノード側及び/又はカソード側抵抗体が、多結晶シリコン、静電気保護素子がp型基板に形成された場合その上のnウェル、及び静電気保護素子がn型基板に形成された場合その上のpウェルから選択される請求項1〜3のいずれか1つに記載の静電気保護素子。
- 前記トリガーダイオードのゲートが、GND配線、VDD配線又は入力あるいは出力用の信号配線に接続されている請求項1〜4のいずれか1つに記載の静電気保護素子。
- 前記pウェルがn型カソード高濃度不純物領域を、前記nウェルがp型アノード高濃度不純物領域を更に備え、前記p型カソード高濃度不純物領域、前記n型カソード高濃度不純物領域、前記p型高濃度不純物領域、前記n型高濃度不純物領域、前記p型アノード高濃度不純物領域及び前記n型アノード高濃度不純物領域が、前記ダイオードの順方向の順番に配置されている請求項1〜5のいずれか1つに記載の静電気保護素子。
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