JP3187773B2 - 入力保護素子を備えた半導体装置 - Google Patents
入力保護素子を備えた半導体装置Info
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Description
し、さらに言えば、半導体装置に形成された内部回路を
保護するための入力保護素子を備えた半導体装置に関す
る。
体(Metal-Oxide-Semiconductor、MOS)型の電界効
果トランジスタ(以下、MOSトランジスタという)を
備えた半導体装置において、静電気放電(Electrostati
c Discharge、ESD)などの発生により外部から過大
な電圧が入力されると、半導体装置に形成された内部回
路を構成する素子が破壊されてしまう現象(いわゆる、
静電破壊)が発生する。とりわけ、半導体記憶装置など
の相補型(Complementary)MOSトランジスタを備えた
半導体装置では、微細化された素子が高度に集積化され
ているので、この静電破壊が起こり易くなる。このた
め、静電破壊を防止する入力保護素子を備えた半導体装
置が従来より種々提案されている。
体装置の一例を示す。
01の表面領域にp型ウェル103が形成されている。
このウェル103の表面には、素子分離のためのフィー
ルド絶縁層102が選択的に形成されている。ウェル1
03のフィールド絶縁層102の形成されない表面に
は、n+型拡散領域からなるドレイン領域104とn+型
拡散領域からなるソース領域105が形成され、さら
に、p+型拡散領域からなるウェル・コンタクト106
が形成されている。ドレイン領域104、ソース領域1
05およびウェル・コンタクト106のそれぞれの表面
には、薄い第1絶縁層110が形成されている。
0のそれぞれの表面には、層間絶縁層として第2絶縁層
107が形成されている。そして、第2絶縁層107の
表面にはゲート電極108が形成されている。第2絶縁
層107の表面に形成されたドレイン電極114、ソー
ス電極115およびウェル電極116は、第2絶縁層1
07に形成されたコンタクト孔を通してドレイン領域1
04、ソース領域105およびウェル・コンタクト10
6にそれぞれ接触している。
04とソース領域105に挟まれた部分および第2絶縁
層107がゲート絶縁層として動作し、ゲート電極10
8、ドレイン領域104およびソース領域105は、n
チャネル型MOSトランジスタを構成する。そして、ド
レイン電極114とゲート電極108には入力電圧がそ
れぞれ入力され、ソース電極115およびウェル電極1
16には接地電圧がそれぞれ入力される。
MOSトランジスタを入力保護素子とする保護回路が形
成される。この保護回路において、過大な電圧が入力電
圧として入力されると、ドレイン領域104とウェル1
03との間のp−n接合部でブレーク・ダウンが起こ
る。このブレーク・ダウンによりドレイン領域104か
らウェル103に電流が注入され、この電流がドレイン
拡散層104からウェル・コンタクト106に向かって
ウェル103の内部を流れる。この電流により電圧降下
が生じ、ウェル103の電圧が上昇する。そして、当該
MOSトランジスタがスナップ・バック状態となって寄
生バイポーラ動作を起こす。その結果、過大な入力電圧
に対して放電がなされ、入力電圧が抑制される。こうし
て、当該MOSトランジスタが保護素子として動作して
内部回路の素子の破壊が防止される。
特開昭63−202056号公報や特開平9−2237
48号公報にも開示されている。また、特公平2−23
09号公報、特表平8−511662号公報には、ES
Dによる素子の破壊を防止する他の技術が開示されてい
る。
は、次の問題がある。
集積度を高める場合、素子の形成される基板やウェルの
不純物濃度を高める必要がある。
グ則に従うことを前提とすると、デバイス寸法を1/k
倍にするには、基板やウェルの不純物濃度はk倍とする
必要がある。さらに、より狭い素子分離幅を実現させる
ためには、スケーリング則により決定される不純物濃度
よりもさらに高い不純物濃度とする必要がある。
積化によりウェル103の不純物濃度が高められた場
合、ウェル103の抵抗率は低くなる。このため、ウェ
ル103で生じる電圧降下の値が小さくなり、ウェル1
03の電圧の上昇が抑制されてしまう。その結果、当該
MOSトランジスタが寄生バイポーラ動作を開始するま
でに要する時間が長くなる。よって、入力保護素子とし
ての起動が遅くなるので、内部回路を構成する素子が破
壊されるという問題がある。
な抵抗率を確保すれば、入力保護素子の起動が速めら
れ、内部回路を破壊を防止することができる。しかし、
そうするとウェル103の不純物濃度を高めることがで
きなくなるので、素子の微細化が不純物濃度により制約
を受けて集積度を高めることが困難になるという問題が
ある。
が迅速に起動して内部回路を確実に保護することのでき
る半導体装置を提供することにある。
速な起動を確保し、且つ高集積化が可能な半導体装置を
提供することにある。
体装置は、半導体基板上に設けられた内部回路を保護す
るための入力保護素子として動作するMOSFETが前
記半導体基板上に形成された半導体装置であって、前記
半導体基板の表面領域に形成された第1導電型のウェル
と、前記ウェルの内部に形成された、前記MOSFET
のソース・ドレインとして動作する第2導電型の第1拡
散領域および第2拡散領域と、前記第1拡散領域と前記
第2拡散領域の間において前記ウェル上に形成された前
記MOSFETのゲート絶縁層と、前記ゲート絶縁層上
に形成された前記MOSFETのゲート電極と、前記半
導体基板の内部において前記ウェルの外部に形成され
た、前記ウェルより抵抗率の大きい抵抗領域と、 前記抵
抗領域の内部に形成されたコンタクト領域と、 前記第1
拡散領域に電気的に接続された第1端子と、 前記第2拡
散領域と前記コンタクト領域とに電気的に接続された第
2端子とを備え、 前記第1端子と前記第2端子の間に入
力電圧が印加されると、前記第1拡散領域と前記コンタ
クト領域の間に前記抵抗領域を介して電流が流れ、それ
によって前記MOSFETが入力保護素子として動作し
て前記入力電圧を放電させることを特徴とする。
に第1導電型のウェルを有すると共に、そのウェルの内
部にソース・ドレインとして動作する第2導電型の第1
拡散領域と第2拡散領域が設けられ、ウェル上にゲート
絶縁層が設けられ、そのゲート絶縁層上にゲート電極が
設けられている。これら第1拡散領域と第2拡散領域、
ゲート絶縁層およびゲート電極により、半導体基板上に
入力保護素子としてのMOSトランジスタが形成されて
いる。さらに、ウェルより抵抗率の大きい抵抗領域が、
半導体基板の内部においてウェルの外部に形成されてい
ると共に、コンタクト領域がその抵抗領域の内部に形成
されている。第1拡散領域は第1端子に電気的に接続さ
れ、第2拡散領域とコンタクト領域は第2端子に電気的
に接続されている。第1端子と第2端子の間に入力電圧
が印加されると、第1拡散領域とコンタクト領域の間に
抵抗領域を介して電流が流れ、それによって前記MOS
FETが入力保護素子として動作して前記入力電圧を放
電させる。
の間に抵抗率の大きい抵抗領域を介して流れる電流は、
抵抗領域を介さない場合よりも大きな電圧降下を発生す
る。その結果、第1拡散領域に接続された第1端子とコ
ンタクト領域に接続された第2端子の間の電圧は、急速
に上昇し、入力保護素子としてのMOSトランジスタを
迅速に起動させることができるのである。このMOSト
ランジスタの迅速な起動により、内部回路を確実に保護
することが可能となる。
子として起動するのに必要な電圧は抵抗領域で生ずる電
圧降下に依存するため、その電圧はウェルの抵抗率に依
存しない。よって、ウェルの抵抗率、すなわち、不純物
濃度を最適な値に設定することができるので、高集積化
が可能となる。
例では、前記抵抗領域が前記ウェルより不純物濃度の低
い第1導電型の半導体から形成される。この場合、通常
の製造工程により作製できるので、製造が容易に行える
利点がある。この例では、前記抵抗領域は前記半導体基
板の一部分から形成してもよい。こうすると、抵抗領域
を形成する工程が不要となり、製造工程が簡略化できる
利点がある。
は、前記ウェルと前記抵抗領域との間に形成された電流
経路遮断領域をさらに備えており、その電流経路遮断領
域は、前記第1拡散領域と前記コンタクト領域の間に流
れる電流がその電流経路遮断領域を迂回するように、前
記ウェルと前記コンタクト領域との間の最短の電流経路
上に配置される。この場合、電流経路遮断領域が抵抗領
域内の最短の電流経路を遮断するので、電流は電流経路
遮断領域の周囲を迂回して流れる。よって、抵抗領域を
流れる電流の経路長が長くなる。したがって、抵抗領域
での電圧降下がさらに大きくなり、MOSトランジスタ
の入力保護素子としての起動がより迅速になる利点があ
る。
成されてもよいし、絶縁体で形成されてもよい。それら
を使用すれば、通常の製造工程を適用して作製すること
ができる。
い例では、前記ゲート絶縁層が、前記半導体基板の表面
領域に形成されたフィールド絶縁層よりも厚く形成さ
れ、前記ゲート電極が前記第1端子に電気的に接続され
る。
い例では、前記ゲート絶縁層が、前記半導体基板の表面
領域に形成されたフィールド絶縁層よりも薄く形成さ
れ、前記ゲート電極が前記第2端子に電気的に接続され
る。
態を添付図面を参照しながら具体的に説明する。
実施形態の半導体装置を示す。図1(a)はその平面図
であり、図1(b)は図1(a)のA−A線における断
面図である。
1の表面領域にp型ウェル3が形成されている。シリコ
ン基板1の不純物濃度は1×1015cm-3であり、ウェ
ル3の不純物濃度は1×1017cm-3である。このウェ
ル3の表面には、酸化シリコン材からなる素子分離のた
めのフィールド絶縁層2a、2bが選択的に形成されて
いる。ウェル3のフィールド絶縁層2a、2bの形成さ
れない表面には、n+型拡散領域からなるドレイン領域
4とソース領域5が形成され、さらに、p+型拡散領域
からなる基板コンタクト6が形成されている。
板コンタクト6のそれぞれの表面には、酸化シリコン材
からなる薄い第1絶縁層10が形成されている。そし
て、フィールド絶縁層2a、2bと第1絶縁層10のそ
れぞれの表面は、層間絶縁層として形成された酸化シリ
コン材からなる第2絶縁層7で覆われている。さらに、
第2絶縁層7の表面には金属材からなるゲート電極8が
形成されており、この電極はフィールド絶縁層2a上方
に配置されている。
コンタクト6の上には第2絶縁層7と第1絶縁層10と
を貫通するコンタクト孔11、12、13がそれぞれ形
成されている。そして、第2絶縁層7の表面に形成され
たドレイン電極14、ソース電極15および基板電極1
6は、それらのコンタクト孔11、12、13を通して
ドレイン領域4、ソース領域5および基板コンタクト6
にそれぞれ接触している。
フィールド絶縁層2aと第2絶縁層7により、ゲート絶
縁層23が形成される。そして、ゲート電極8、ゲート
絶縁層23、ドレイン領域4およびソース領域5によ
り、フィールド絶縁層2a直下のウェル3をチャネル領
域とするnチャネル型MOSトランジスタ20が形成さ
れる。このような厚いゲート絶縁層23を持つMOSト
ランジスタ20は、ゲート絶縁破壊に対して高い耐性を
持つ。
半導体装置の入力端子と内部回路とを接続する入力配線
17に接続されている。ソース電極15と基板電極16
は、当該半導体装置の接地配線18に接続されている。
そして、ドレイン電極14とゲート電極8には、入力端
子に入力される入力電圧Vinがそれぞれ入力され、ソー
ス電極15およびウェル電極16には、接地電圧V
SS(=0V)がそれぞれ入力される。
クト6直下には、抵抗領域19が実質的に存在する。こ
の抵抗領域19は、基板コンタクト6からドレイン拡散
層4の方向に向かって延在し、ウェル3の端部と接触し
て電気的に接続される。上記のように、ウェル3の不純
物濃度に対して基板1の不純物濃度が1/100である
ため、抵抗領域19の抵抗率はウェル3の抵抗率の約1
00倍となる。これは、ウェル3と抵抗領域19に同じ
値の電流が流れた場合、抵抗領域19に生ずる電圧降下
がウェル3に生じる電圧降下より遙かに大きいことを意
味する。
図2に示すような保護回路が形成される。図2におい
て、抵抗器21は、抵抗領域19を等価的に表現したも
のである。抵抗器21の一端はMOSトランジスタ20
のバック・ゲートに接続され、他端は接地配線18に接
続されている。なお、MOSトランジスタ20を示す回
路記号は、通常より厚いゲート絶縁層を持つMOSトラ
ンジスタ素子であることを表すためのものである。
動作は、以下の通りである。
(例えば、ドレイン領域4とウェル3の間のアバランシ
ェ破壊電圧やMOSトランジスタ20のパンチスルー電
圧を超える電圧)が入力電圧Vinとして入力されると、
ドレイン領域4からウェル3内へ電流が注入される。そ
の電流は、ウェル3から基板コンタクト16に向かって
抵抗領域19の内部を流れる。そして、この抵抗領域1
9内を電流が流れることにより電圧降下が生じ、ウェル
3の電圧は上昇する。これは、図2の抵抗器21により
電圧降下が生じ、この電圧降下がMOSトランジスタ2
0のバックゲートの電圧を上昇させることに相当する。
ェル3とソース領域5の間のp−n接合の電圧障壁の値
を超えると、MOSトランジスタ20はスナップ・バッ
クの状態になり、寄生バイポーラ動作を起こす。すなわ
ち、n型の導電性を持つドレイン領域4およびソース領
域5とp型の導電型を持つウェル3により形成されるn
pn型の寄生バイポーラ・トランジスタが動作する。そ
の結果、ドレイン領域4からソース領域5へ向かって電
流が流れる。こうして、過大な入力電圧Vinに対する放
電がなされ、入力電圧Vinが抑制されて内部回路の素子
の破壊が防止される。
子としての特性図を示す。図3(a)は図1の半導体装
置の場合であり、図3(b)は図7の従来の半導体装置
の場合である。これらの図において、縦軸はドレイン電
流IDを示し、横軸はドレイン電圧VDを示す。また、点
Pおよび点P’はスナップ・バック状態の開始点を示
し、電流値ID0およびID0’は点P、P’それぞれにお
けるドレイン電流値である。
体装置は、図7の半導体装置に対してΔID0だけ低いド
レイン電流値でスナップ・バック状態になること分か
る。これは、図1の半導体装置では、より小さいドレイ
ン電流IDで必要なウェルの電圧上昇が得られることを
示しており、ウェルの電位がより急速に上昇することを
意味する。
ェル3が抵抗領域19を介して基板コンタクト6と電気
的に接続され、ウェル3の電圧が抵抗率の高い抵抗領域
19を介して供給される。よって、抵抗領域19の生ず
る大きな電圧降下によりウェル3の電圧が急速に上昇す
るので、MOSトランジスタ20の入力保護素子として
の起動が迅速になる。また、基板1とウェル3は、不純
物濃度をそれぞれに設定することができる。よって、ウ
ェル3の不純物濃度を高めて高集積化を行っても、基板
1の不純物濃度を低く設定することで抵抗領域19の抵
抗率が確保され、MOSトランジスタ20は入力保護素
子として迅速に起動する。
コン基板1の一部分が抵抗領域19として動作する構成
としているが、基板の表面にp-型シリコンからなる別
の領域を抵抗領域として形成しても、図1の半導体装置
と同じ作用効果が得られる。この場合、基板としてn型
シリコンなど他の材料を使用できる。
施形態の半導体装置を示す。図4(a)はその平面図で
あり、図4(b)は図4(a)のB−B線における断面
図である。
装置は、シリコン基板1の表面領域に電流経路遮断領域
9を形成する点において、図1の第1実施形態の半導体
装置と異なる。その他の構成は、第1実施形態の半導体
装置と同じなので、図4において図1の半導体装置の構
成要素と同一または対応する要素には同じ符号を付して
その説明を省略する。
板1の表面領域にn型シリコン材からなる電流経路遮断
領域9を形成している。この電流経路遮断領域9は、ウ
ェル3と基板コンタクト6との間に配置されている。
基板コンタクト6までの最短の電流経路31が抵抗領域
19に対して逆の導電型(すなわち、n型)を持つ電流
経路遮断領域9で遮られている。そのため、抵抗領域1
9を流れる電流は、電流経路遮断領域9を迂回する経路
(例えば、経路32)を流れる。よって、抵抗領域19
内を流れる電流の経路長が長くなるので、図2の抵抗器
21の抵抗値が増大する。したがって、第1実施形態の
半導体装置に比べ、ウェルの電圧がさらに急速に上昇す
るので、MOSトランジスタ20が入力保護素子として
より迅速に起動するという利点がある。
断領域9をn型シリコン材で形成しているが、酸化シリ
コン材などの絶縁体を使用して形成することもできる。
この場合にも図4の半導体装置と同じ作用効果が得られ
る。
施形態の半導体装置を示す。
装置は、薄いゲート絶縁層43の表面にゲート電極8を
形成し、そのゲート電極8が接地線18に接続されてい
る点において、図1の第1実施形態の半導体装置と異な
る。その他の構成は、第1実施形態の半導体装置と同じ
なので、図5において図1の半導体装置の構成要素と同
一または対応する要素には同じ符号を付してその説明を
省略する。
よびソース領域5の表面に酸化シリコン材からなる薄い
ゲート絶縁層24が形成されている。このゲート絶縁層
43は、ウェル3のドレイン領域4とソース領域5に挟
まれた部分の表面を覆っている。そして、ゲート電極8
は、接地配線18に接続されている。ゲート電極8、ド
レイン領域4およびソース領域5により、ゲート絶縁層
43直下のウェル3をチャネル領域とするnチャネル型
MOSトランジスタ40が形成される。
力保護回路が形成される。この回路では、ゲートは接地
配線18に接続される。これは、MOSトランジスタ4
0のしきい値電圧が低いため、入力端子に過大な入力電
圧Vinが入力された時以外は動作しないようにするため
である。
装置のそれと同じである。このため、ウェル3の電圧
は、抵抗率の高い抵抗領域19を介して供給される。よ
って、抵抗領域19の生ずる大きな電圧降下によりウェ
ル3の電圧が急速に上昇するので、MOSトランジスタ
の入力保護素子としての起動が迅速になる。また、基板
1とウェル3は、不純物濃度をそれぞれに設定すること
ができる。よって、ウェル3の不純物濃度を高めて高集
積化を行っても、基板1の不純物濃度を低く設定するこ
とで抵抗領域19の抵抗率が確保され、MOSトランジ
スタ20は入力保護素子として迅速に起動する。
基板1の表面領域にn型シリコン材からなる電流経路遮
断領域を形成し、それをウェル3と基板コンタクト6と
の間に配置することも可能である。その場合、図4の半
導体装置と同様に抵抗領域19内を流れる電流の経路長
が長くなるので、図6の抵抗器21の抵抗値が増大す
る。したがって、ウェルの電圧がさらに急速に上昇する
ので、MOSトランジスタ40が入力保護素子としてよ
り迅速に起動する。
Sトランジスタはnチャネル型であったが、pチャネル
型であってもよいことは無論である。この場合、導電型
を逆にすることを除いて、第1〜第3の実施形態の場合
と同じ構成とすればよい。
置によれば、入力保護素子が迅速に起動して内部回路を
確実に保護することができ、且つ高集積化が可能とな
る。
を示す平面図であり、(b)はその断面図である。
護回路を示す回路図である。
の動作を説明するための特性図であり、(b)は従来の
半導体装置の特性図である。
を示す平面図であり、(b)はその断面図である。
面図である。
護回路を示す回路図である。
Claims (7)
- 【請求項1】 半導体基板上に設けられた内部回路を保
護するための入力保護素子として動作するMOSFET
が前記半導体基板上に形成された半導体装置であって、 前記半導体基板の表面領域に形成された第1導電型のウ
ェルと、 前記ウェルの内部に形成された、前記MOSFETのソ
ース・ドレインとして動作する第2導電型の第1拡散領
域および第2拡散領域と、前記第1拡散領域と前記第2拡散領域の間において 前記
ウェル上に形成された前記MOSFETのゲート絶縁層
と、 前記ゲート絶縁層上に形成された前記MOSFETのゲ
ート電極と、 前記半導体基板の内部において前記ウェルの外部に形成
された、前記ウェルより抵抗率の大きい抵抗領域と、 前記抵抗領域の内部に形成されたコンタクト領域と、 前記第1拡散領域に電気的に接続された第1端子と、 前記第2拡散領域と前記コンタクト領域とに電気的に接
続された第2端子とを備え、 前記第1端子と前記第2端子の間に入力電圧が印加され
ると、前記第1拡散領域と前記コンタクト領域の間に前
記抵抗領域を介して電流が流れ、それによって前記MO
SFETが入力保護素子として動作して前記入力電圧を
放電させる ことを特徴とする半導体装置。 - 【請求項2】 前記抵抗領域が、前記ウェルより不純物
濃度の低い前記第1導電型の半導体からなる請求項1に
記載の半導体装置。 - 【請求項3】 前記ウェルと前記抵抗領域との間に形成
された電流経路遮断領域をさらに備えており、その電流
経路遮断領域は、前記第1拡散領域と前記コンタクト領
域の間に流れる電流がその電流経路遮断領域を迂回する
ように、前記ウェルと前記コンタクト領域との間の最短
の電流経路上に配置されている請求項1または2に記載
の半導体装置。 - 【請求項4】 前記電流経路遮断領域が、前記第2導電
型の半導体で形成される請求項3に記載の半導体装置。 - 【請求項5】 前記電流経路遮断領域が、絶縁体で形成
される請求項3に記載の半導体装置。 - 【請求項6】 前記ゲート絶縁層が、前記半導体基板の
表面領域に形成されたフィールド絶縁層よりも厚く形成
されており、前記ゲート電極が、前記第1端子に電気的
に接続されている請求項1〜5のいずれかに記載の半導
体装置。 - 【請求項7】 前記ゲート絶縁層が、前記半導体基板の
表面領域に形成されたフィールド絶縁層よりも薄く形成
されており、前記ゲート電極が、前記第2端子に電気的
に接続されている請求項1〜5のいずれかに記載の半導
体装置。
Priority Applications (1)
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JP22088798A JP3187773B2 (ja) | 1998-08-04 | 1998-08-04 | 入力保護素子を備えた半導体装置 |
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JP3187773B2 true JP3187773B2 (ja) | 2001-07-11 |
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JP5330899B2 (ja) * | 2009-05-25 | 2013-10-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
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- 1998-08-04 JP JP22088798A patent/JP3187773B2/ja not_active Expired - Fee Related
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