JPH07193195A - Cmos集積回路装置 - Google Patents
Cmos集積回路装置Info
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- JPH07193195A JPH07193195A JP5331105A JP33110593A JPH07193195A JP H07193195 A JPH07193195 A JP H07193195A JP 5331105 A JP5331105 A JP 5331105A JP 33110593 A JP33110593 A JP 33110593A JP H07193195 A JPH07193195 A JP H07193195A
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- 230000015556 catabolic process Effects 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
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- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】電源端子の静電耐圧を上げるとともにラッチア
ップが起こりにくいCMOS集積回路装置を提供する。 【構成】LDD構造のCMOSトランジスタ1、2、3
を有するCMOS集積回路装置において、電源端子4と
グランド端子5間に並列に耐圧用のシングルドレイン構
造のMOSトランジスタ6と、耐圧用兼ラッチアップ防
止用のジャンパーダイオード7を設けている。
ップが起こりにくいCMOS集積回路装置を提供する。 【構成】LDD構造のCMOSトランジスタ1、2、3
を有するCMOS集積回路装置において、電源端子4と
グランド端子5間に並列に耐圧用のシングルドレイン構
造のMOSトランジスタ6と、耐圧用兼ラッチアップ防
止用のジャンパーダイオード7を設けている。
Description
【0001】
【産業上の利用分野】本発明はCMOS集積回路装置に
関するものであり、特にCMOSデバイスの保護に関す
る。
関するものであり、特にCMOSデバイスの保護に関す
る。
【0002】
【従来の技術】MOS集積回路において集積性を向上さ
せる場合、MOSトランジスタの微細構造化が避けられ
ない。反面、微細化を進めるとチャンネル長が短くな
り、ホットエレクトロン効果が顕著になり、MOSトラ
ンジスタの信頼性が低下する。このため、最近では従来
のシングルドレイン構造に代えてLDD(Lightly Dope
dDrain)構造が用いられている。
せる場合、MOSトランジスタの微細構造化が避けられ
ない。反面、微細化を進めるとチャンネル長が短くな
り、ホットエレクトロン効果が顕著になり、MOSトラ
ンジスタの信頼性が低下する。このため、最近では従来
のシングルドレイン構造に代えてLDD(Lightly Dope
dDrain)構造が用いられている。
【0003】このLDD構造にすると、シングルドレイ
ン構造のように高濃度で近接している場合に比べ、空乏
層の広がりが大きくなり、電界が弱くなり、基板電流、
ゲート電流が小さくなって、信頼性が向上する。
ン構造のように高濃度で近接している場合に比べ、空乏
層の広がりが大きくなり、電界が弱くなり、基板電流、
ゲート電流が小さくなって、信頼性が向上する。
【0004】しかしながら、LDD構造ではゲートの酸
化膜も薄くなり、静電気破壊を起こし易い。このよう
に、CMOS集積回路装置は微細化するにつれて入出力
端子の静電破壊耐電圧が低下することとなった。このた
め、信号の入出力端子に保護素子を設け、且つその保護
素子や内部のCMOS素子のゲート酸化膜に直接高い電
圧が加わらないように回路設計上の工夫を行っている。
化膜も薄くなり、静電気破壊を起こし易い。このよう
に、CMOS集積回路装置は微細化するにつれて入出力
端子の静電破壊耐電圧が低下することとなった。このた
め、信号の入出力端子に保護素子を設け、且つその保護
素子や内部のCMOS素子のゲート酸化膜に直接高い電
圧が加わらないように回路設計上の工夫を行っている。
【0005】
【発明が解決しようとする課題】一方、電源端子に接続
される素子は集積化が進むにつれて加速度的に数が増加
し、設計上の回路チェックやパターンレイアウト上のチ
ェックミスにより電源端子の静電気に対する耐圧低下が
生じるようになっている。また、CMOS集積回路で
は、寄生トランジスタが必然的に生じるが、この寄生ト
ランジスタはサイリスタを構成するので、一度ONにな
ると、そのON状態を維持し、本来のCMOS素子の動
作を損なう結果となる。この寄生トランジスタのON維
持状態はラッチアップと呼ばれる。
される素子は集積化が進むにつれて加速度的に数が増加
し、設計上の回路チェックやパターンレイアウト上のチ
ェックミスにより電源端子の静電気に対する耐圧低下が
生じるようになっている。また、CMOS集積回路で
は、寄生トランジスタが必然的に生じるが、この寄生ト
ランジスタはサイリスタを構成するので、一度ONにな
ると、そのON状態を維持し、本来のCMOS素子の動
作を損なう結果となる。この寄生トランジスタのON維
持状態はラッチアップと呼ばれる。
【0006】本発明はこのような点に鑑みなされたもの
であって、電源端子の静電耐圧を上げるとともにラッチ
アップが起こりにくいCMOS集積回路装置を提供する
ことを目的とする。
であって、電源端子の静電耐圧を上げるとともにラッチ
アップが起こりにくいCMOS集積回路装置を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、LDD構造のCMOS素子を有するCM
OS集積回路装置において、電源端子とグランド端子間
に並列に耐圧用のシングルドレイン構造のMOSトラン
ジスタと、耐圧用兼ラッチアップ防止用のジャンパーダ
イオードを設けている。
め本発明では、LDD構造のCMOS素子を有するCM
OS集積回路装置において、電源端子とグランド端子間
に並列に耐圧用のシングルドレイン構造のMOSトラン
ジスタと、耐圧用兼ラッチアップ防止用のジャンパーダ
イオードを設けている。
【0008】
【作用】このような構成によると、シングルドレイン構
造のMOSトランジスタはLDD構造のMOSトランジ
スタに比べて一次降伏電圧が低いので、電源端子に印加
された静電パルスや過電圧サージに対し一次降伏を起こ
し、内部回路への高電圧印加を阻止する。尚、シングル
ドレイン構造のMOSトランジスタの二次降伏電圧は高
いので、二次降伏を起こして、それ自身が破壊してしま
う可能性は比較的少ない。一方、ジャンパーダイオード
も順方向に静電パルスや過電圧サージがかかった場合、
ONして耐圧素子として働く。また、このジャンパーダ
イオードは逆方向の高い電圧に対してはOFFである
が、その抵抗によって入力端子から内部のCMOS素子
へ流れてラッチアップを起こしうる電流を制限するの
で、ラッチアップ防止としても作用する。
造のMOSトランジスタはLDD構造のMOSトランジ
スタに比べて一次降伏電圧が低いので、電源端子に印加
された静電パルスや過電圧サージに対し一次降伏を起こ
し、内部回路への高電圧印加を阻止する。尚、シングル
ドレイン構造のMOSトランジスタの二次降伏電圧は高
いので、二次降伏を起こして、それ自身が破壊してしま
う可能性は比較的少ない。一方、ジャンパーダイオード
も順方向に静電パルスや過電圧サージがかかった場合、
ONして耐圧素子として働く。また、このジャンパーダ
イオードは逆方向の高い電圧に対してはOFFである
が、その抵抗によって入力端子から内部のCMOS素子
へ流れてラッチアップを起こしうる電流を制限するの
で、ラッチアップ防止としても作用する。
【0009】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1は本実施例のCMOS集積回路装置の要部を
示している。1と2はCMOSを成すPチャンネルMO
SトランジスタとNチャンネルMOSトランジスタであ
り、3はそれらのゲートに信号を与えるMOSトランジ
スタである。
する。図1は本実施例のCMOS集積回路装置の要部を
示している。1と2はCMOSを成すPチャンネルMO
SトランジスタとNチャンネルMOSトランジスタであ
り、3はそれらのゲートに信号を与えるMOSトランジ
スタである。
【0010】4は電源入力端子、5はグランド端子であ
る。8は保護回路であり、この保護回路8は電源端子4
とグランド端子5間に接続されたNチャンネルMOSト
ランジスタ6と、ジャンパーダイオード7とから成って
いる。ジャンパーダイオード7はカソード側に数Ωの抵
抗Rを有している。
る。8は保護回路であり、この保護回路8は電源端子4
とグランド端子5間に接続されたNチャンネルMOSト
ランジスタ6と、ジャンパーダイオード7とから成って
いる。ジャンパーダイオード7はカソード側に数Ωの抵
抗Rを有している。
【0011】図2は図1の回路に対応した各素子の構造
図を示している。ただし、トランジスタ3は省略してい
る。図2において、10はP型の半導体基板であり、1
1と12は、それぞれトランジスタ6のソース領域とド
レイン領域であり、N+層から成っている。13、14
はソース電極とドレイン電極である。15はゲート酸化
膜であり、16はゲート電極である。この構造から分か
るように、MOSトランジスタ6はシングルドレイン構
造である。
図を示している。ただし、トランジスタ3は省略してい
る。図2において、10はP型の半導体基板であり、1
1と12は、それぞれトランジスタ6のソース領域とド
レイン領域であり、N+層から成っている。13、14
はソース電極とドレイン電極である。15はゲート酸化
膜であり、16はゲート電極である。この構造から分か
るように、MOSトランジスタ6はシングルドレイン構
造である。
【0012】次に、17はN+拡散層であり、基板10
とN+拡散層17間にPN接合のダイオード7が形成さ
れる。右のN+拡散層18上のコンタクトは電源端子4
に接続され、左のN+拡散層19上のコンタクトは次段
のCMOS素子に接続される。右のコンタクト61と左
のコンタクト62間には、N+拡散層による抵抗分Rが
生じる。図1に示されているRはN+拡散層による抵抗
である。
とN+拡散層17間にPN接合のダイオード7が形成さ
れる。右のN+拡散層18上のコンタクトは電源端子4
に接続され、左のN+拡散層19上のコンタクトは次段
のCMOS素子に接続される。右のコンタクト61と左
のコンタクト62間には、N+拡散層による抵抗分Rが
生じる。図1に示されているRはN+拡散層による抵抗
である。
【0013】CMOSを成すトランジスタ1と2は、い
ずれもLDD構造をしている。22はNウエルであり、
このNウエル22にP層でソース領域23とドレイン領
域24が形成されている。25、26は低濃度のP-拡
散層である。27、28はソース電極とドレイン電極で
あり、29はゲート酸化膜、30はゲート電極である。
上記22〜30によってLDD構造のPチャンネルMO
Sトランジスタ1が形成されている。
ずれもLDD構造をしている。22はNウエルであり、
このNウエル22にP層でソース領域23とドレイン領
域24が形成されている。25、26は低濃度のP-拡
散層である。27、28はソース電極とドレイン電極で
あり、29はゲート酸化膜、30はゲート電極である。
上記22〜30によってLDD構造のPチャンネルMO
Sトランジスタ1が形成されている。
【0014】次に、31〜38はLDD構造のNチャン
ネルMOSトランジスタ2を形成している。ここで、3
1、32はN+層よりなるドレイン領域とソース領域で
あり、33、34は低濃度のN-拡散層である。35は
ドレイン電極、36はソース電極、37はゲート酸化
膜、38はゲート電極である。39はグランド接続用の
P+領域である。
ネルMOSトランジスタ2を形成している。ここで、3
1、32はN+層よりなるドレイン領域とソース領域で
あり、33、34は低濃度のN-拡散層である。35は
ドレイン電極、36はソース電極、37はゲート酸化
膜、38はゲート電極である。39はグランド接続用の
P+領域である。
【0015】トランジスタ1とトランジスタ2及び基板
10によって寄生のPNPトランジスタQ1とNPNト
ランジスタQ2が形成される。トランジスタ1のソース
電極を通して入力される電流がPNPトランジスタQ1
のエミッタに流入してPNPトランジスタQ1をONさ
せると、NPNトランジスタQ2もONする。トランジ
スタQ1とQ2はサイリスタを構成するので、一度ON
になると、ラッチアップを起こす。しかし、本実施例で
は、ジャンパーダイオード7を成す部分の抵抗Rによっ
て電源端子4からトランジスタ1側へ流れる電流が制限
されるので、過電圧サージ等が電源端子に加わっても前
記ラッチアップは起こり難くくなる。
10によって寄生のPNPトランジスタQ1とNPNト
ランジスタQ2が形成される。トランジスタ1のソース
電極を通して入力される電流がPNPトランジスタQ1
のエミッタに流入してPNPトランジスタQ1をONさ
せると、NPNトランジスタQ2もONする。トランジ
スタQ1とQ2はサイリスタを構成するので、一度ON
になると、ラッチアップを起こす。しかし、本実施例で
は、ジャンパーダイオード7を成す部分の抵抗Rによっ
て電源端子4からトランジスタ1側へ流れる電流が制限
されるので、過電圧サージ等が電源端子に加わっても前
記ラッチアップは起こり難くくなる。
【0016】図3において、aは前記LDD構造のMO
Sトランジスタ1と2の電圧対電流特性を示している。
また、bはシングルドレイン構造のMOSトランジスタ
6の電圧対電流特性を示している。これから分かるよう
に、シングルドレイン構造のトランジスタ6はLDD構
造のトランジスタ1、2に比し、一次降伏電圧が低く、
二次降伏電圧が高い。このため、電源端子4に正の静電
パルスや過電圧サージが加わったとき、トランジスタ6
がONし、内部のトランジスタ1、2の破壊を防止す
る。このトランジスタの二次降伏電圧は高いので、それ
自身が壊れる可能性は低い。尚、電源端子4に負の静電
パルスや過電圧サージが加わった場合には、トランジス
タ6はOFFであるが、トランジスタ6の寄生ダイオー
ドはONし、又ダイオード7がONして内部のトランジ
スタ1、2を保護する。
Sトランジスタ1と2の電圧対電流特性を示している。
また、bはシングルドレイン構造のMOSトランジスタ
6の電圧対電流特性を示している。これから分かるよう
に、シングルドレイン構造のトランジスタ6はLDD構
造のトランジスタ1、2に比し、一次降伏電圧が低く、
二次降伏電圧が高い。このため、電源端子4に正の静電
パルスや過電圧サージが加わったとき、トランジスタ6
がONし、内部のトランジスタ1、2の破壊を防止す
る。このトランジスタの二次降伏電圧は高いので、それ
自身が壊れる可能性は低い。尚、電源端子4に負の静電
パルスや過電圧サージが加わった場合には、トランジス
タ6はOFFであるが、トランジスタ6の寄生ダイオー
ドはONし、又ダイオード7がONして内部のトランジ
スタ1、2を保護する。
【0017】上記実施例では、P型基板を用いた場合を
挙げたが、N型基板を用いたものであってもよい。ま
た、上記実施例で、トランジスタ6はNチャンネル型で
あったが、Pチャンネル型としてもよい。その場合は、
ゲートを電源端子4でなく、グランド端子5に接続す
る。
挙げたが、N型基板を用いたものであってもよい。ま
た、上記実施例で、トランジスタ6はNチャンネル型で
あったが、Pチャンネル型としてもよい。その場合は、
ゲートを電源端子4でなく、グランド端子5に接続す
る。
【0018】図4は上述した保護回路8の適用例につい
て示している。1つの集積回路装置に複数の電源端子が
設けられている場合があるが、このとき電源端子40に
関し、内部の寄生ダイオード41が充分大きく、これが
保護回路の役割をする場合には、この電源端子40に保
護回路は設けない。一方、内部の寄生ダイオード42が
小さい電源端子43に関しては保護回路8を設ける。
て示している。1つの集積回路装置に複数の電源端子が
設けられている場合があるが、このとき電源端子40に
関し、内部の寄生ダイオード41が充分大きく、これが
保護回路の役割をする場合には、この電源端子40に保
護回路は設けない。一方、内部の寄生ダイオード42が
小さい電源端子43に関しては保護回路8を設ける。
【0019】
【発明の効果】以上説明したように、本発明によればL
DD構造のCMOSを有する超微細化の集積回路であっ
ても、電源端子から入ってくる外部サージ電圧や静電パ
ルスによる誤動作や破壊を充分防止することができると
ともに、寄生サイリスタのラッチアップを充分防止する
ことができる。
DD構造のCMOSを有する超微細化の集積回路であっ
ても、電源端子から入ってくる外部サージ電圧や静電パ
ルスによる誤動作や破壊を充分防止することができると
ともに、寄生サイリスタのラッチアップを充分防止する
ことができる。
【図1】本発明を実施したCMOS集積回路装置の要部
回路図。
回路図。
【図2】その構造図。
【図3】LDD構造とシングルドレイン構造の各MOS
トランジスタの電圧対電流の特性図。
トランジスタの電圧対電流の特性図。
【図4】本発明の他の実施例の要部回路図。
1、2 CMOSを構成するLDD構造のMOSトラン
ジスタ 4 電源端子 5 グランド端子 6 シングルドレイン構造のMOSトランジスタ 7 ジャンパーダイオード 8 保護回路 10 半導体基板 Q1、Q2 サイリスタを構成する寄生トランジスタ
ジスタ 4 電源端子 5 グランド端子 6 シングルドレイン構造のMOSトランジスタ 7 ジャンパーダイオード 8 保護回路 10 半導体基板 Q1、Q2 サイリスタを構成する寄生トランジスタ
Claims (1)
- 【請求項1】LDD構造のCMOS素子を有するCMO
S集積回路装置において、電源端子とグランド端子間に
並列に耐圧用のシングルドレイン構造のMOSトランジ
スタと、耐圧用兼ラッチアップ防止用のジャンパーダイ
オードを設けたことを特徴とするCMOS集積回路装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33110593A JP3320872B2 (ja) | 1993-12-27 | 1993-12-27 | Cmos集積回路装置 |
US08/363,880 US5561312A (en) | 1993-12-27 | 1994-12-27 | Protection device for a CMOS integrated circuit apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33110593A JP3320872B2 (ja) | 1993-12-27 | 1993-12-27 | Cmos集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07193195A true JPH07193195A (ja) | 1995-07-28 |
JP3320872B2 JP3320872B2 (ja) | 2002-09-03 |
Family
ID=18239923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33110593A Expired - Fee Related JP3320872B2 (ja) | 1993-12-27 | 1993-12-27 | Cmos集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5561312A (ja) |
JP (1) | JP3320872B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
US6943412B1 (en) | 1999-08-20 | 2005-09-13 | Nec Corporation | Semiconductor integrated circuit |
JP2010098838A (ja) * | 2008-10-16 | 2010-04-30 | Seiko Npc Corp | チャージポンプ回路 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3497689B2 (ja) * | 1997-03-14 | 2004-02-16 | 富士通株式会社 | 情報処理装置 |
US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
US6236088B1 (en) * | 1997-06-30 | 2001-05-22 | Intersil Corporation | Semiconductor device gate structure for thermal overload protection |
JP3720999B2 (ja) * | 1999-02-18 | 2005-11-30 | 沖電気工業株式会社 | 入力保護回路 |
JP4648533B2 (ja) * | 2000-10-30 | 2011-03-09 | Okiセミコンダクタ株式会社 | 半導体装置 |
US6417541B1 (en) * | 2001-01-12 | 2002-07-09 | Chartered Semiconductor Manufacturing Ltd | ESD protection network with field oxide device and bonding pad |
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US7773442B2 (en) * | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
US8300370B2 (en) * | 2008-11-14 | 2012-10-30 | Mediatek Inc. | ESD protection circuit and circuitry of IC applying the ESD protection circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
-
1993
- 1993-12-27 JP JP33110593A patent/JP3320872B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/363,880 patent/US5561312A/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
US6943412B1 (en) | 1999-08-20 | 2005-09-13 | Nec Corporation | Semiconductor integrated circuit |
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Also Published As
Publication number | Publication date |
---|---|
US5561312A (en) | 1996-10-01 |
JP3320872B2 (ja) | 2002-09-03 |
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