KR20030096026A - 정전기 방전 보호 소자 - Google Patents

정전기 방전 보호 소자 Download PDF

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샤프 가부시키가이샤
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Abstract

본 발명은 사이리스터, 및 사이리스터를 온-상태로 트리거시키는 트리거 다이오드를 구비하는, MOSFET를 제공하는 반도체 집적 회로에 사용되는 정전기 방전 보호 소자를 제공하고, 여기서, 트리거 다이오드는 n-형 캐소드 고농도 불순물 영역, p-형 애노드 고농도 불순물 영역, 및 2개의 고농도 불순물 영역 사이에 형성되고 반도체 집적 회로를 형성하는 MOSFET의 게이트와 동일한 재료로 구성되는 게이트를 구비하고, 사이리스터는, 캐소드를 형성하는 p-형 고농도 불순물 영역, 및 애노드를 형성하는 n-형 고농도 불순물 영역을 구비하고, p-형 고농도 불순물 영역은 p 우물에 제공되고 저항기에 접속되고, n-형 고농도 불순물 영역은 n 우물에 제공되고 저항기에 접속된다.

Description

정전기 방전 보호 소자{Electrostatic Discharge Protection Element}
본 발명은 정전기 방전 보호 소자에 관한 것이다. 특히, 본 발명은 외부로부터 반도체 집적 회로로의 정전기의 주입, 또는 대전된 반도체 집적 회로로부터 외부로의 정전기 방출의 현상으로 인한 절연파괴로부터 반도체 집적 회로를 보호하기 위해 반도체 집적 회로내에 제공되는 정전기 방전 보호 소자에 관한 것이다.
반도체 집적 회로를 취급할 때 문제점으로 고려되는 정전기의 대전 또는 방출 현상은 기계 장치 또는 사람에 의해 반도체 집적 회로가 취급될 시에 대전된 기계 장치 또는 사람으로부터 정전기가 흐를 때 반도체 집적 회로가 전기적으로 대전되는 현상, 및 운반시에 발생하는 진동, 마찰등에 의해 반도체 집적 회로가 전기적으로 대전된 이후에 반도체 집적 회로가 정전기를 외부 도체로 방전하는 현상이다. 정전기는 정전기 현상의 결과로서 반도체 집적 회로로 순시적으로 대전되거나 반도체 집적 회로로부터 방전되고, 그 결과, 과도한 전류가 반도체 집적 회로를 통해 흐른다. 따라서, 이러한 과도한 전류에 대응하는 과도한 전압이 반도체 집적 회로의 내부 회로에 인가된다. 그 결과, 접합 절연파괴, 절연 필름 절연파괴, 와이어 파열등이 반도체 집적 회로 내부에서 발생하여, 반도체 집적 회로가 파괴될 수 있는 위험성이 있다.
일반적으로, 정전기 방전 보호 소자는 정전기로 인한 절연파괴로부터 반도체 집적 회로를 보호하기 위해 반도체 집적 회로의 외부 단자 및 내부 회로 사이에 제공되고, 이것은 정전기의 우회로 (detour) 가 된다. 이러한 정전기 방전 보호 소자는 반도체 집적 회로를 형성하는 제조 프로세스를 사용하여 형성된다. 여기서, 반도체 집적 회로의 제조 비용을 증가시키지 않기 위해 반도체 집적 회로를 형성하는 제조 프로세스에 특정한 제조 프로세스를 더하지 않고 소자를 형성하는 것이 바람직하다.
정전기 방전 보호 소자는 전류 제한 소자 및 전압 클램프 소자가 거의 결합된 구조를 갖는다. 전류 제한 소자는 반도체 집적 회로를 통해 일시적으로 흐르는 전류를 제한하는 소자이고, 그 예로서 확산된 저항기, 다결정 저항기등을 예로 들 수 있다. 한편, 전압 클램프 소자는 내부 회로에 인가된 전압을 억제하는 소자이고, 그 예로서 다이오드, 바이폴라 트랜지스터, MOS 트랜지스터, 사이리스터등을 예로 들 수 있다.
특히, 사이리스터는 과도한 전류를 흐르게 하는 전압 클램프 소자와 같은 장점을 갖는다. 그러나, 예를 들어, 전류 흐름을 개시하기 위해 전력 장치와 사용되는 사이리스터를 온-상태로 변환시키는 트리거 전압은 고전압이고, 그 결과, 사이리스터가 턴 온하기 이전에 반도체 집적 회로의 절연파괴의 가능성이 매우 높다. 따라서, 트리거 전압 (Vtr) 을 감소시킬 필요성이 있다.
도 7은 정전기 서지 (surge) 의 인가시에, 정전기 방전 보호 소자와 같은, SCR 소자에 요구되는 I-V 특성의 개략적 다이어그램을 도시한다. 도면에서, SCR 소자가 애벌런시 (avalanche) 절연파괴를 시작하는 전압은 Vtr로 표시하고, 제 1 절연 파괴 전압은 Vt1으로 표시하고, 홀딩 전압은 VH로 표시한다. 여기서, 정전기 방전 보호 소자는 (i) 정전기 서지로 인한 절연파괴로부터 내부 회로의 게이트 산화막을 보호하기 위해, 제 1 절연파괴 전압 (Vt1) 을 초과하지 않는 서지 인가시의 산화막의 내전압 (withstand voltage : BVox) 을 가져야 하고, (ii) 통상의 동작시에 회로의 래칭 업 (latching up) 을 방지하기 위해 내부 회로의 최대 동작 전압 (Vddmax) 을 초과하는 홀딩 전압 (VH) 을 가져야 한다.
예를 들어, 미국 특허 제 6,524,893 호에 기재된 기술을 전술한 종래 기술의 예로 들 수 있고, 이것을 도 4(a) 및 4(b) 를 참조하여 설명한다. 도 4(a) 는 개략적인 횡단면도를 도시하고, 도 4(b) 는 도 4(a) 의 등가 회로도를 도시한다. 이러한 기술은 트리거 전압의 감소를 달성한 사이리스터를 사용하는 정전기 방전 보호 소자에 관한 것이다. 이러한 공보에 기재된 사이리스터는 저전압에서 사이리스터를 온-상태로 트리거시키는 트리거 다이오드를 구비한다. 이러한 트리거 다이오드에는 n-형 캐소드 고농도 불순물 영역 (6), p-형 애노드 고농도 불순물 영역 (4), 상기 n-형 캐소드 고농도 불순물 영역 (6) 의 표면상에 형성된 실리사이드 층, 상기 p-형 애노드 고농도 불순물 영역 (4) 의 표면상에 형성된 실리사이드 층, 및 영역 (4) 로부터 영역 (6) 을 전기적으로 분리시키는 (소자 분리 영역) 수단이 제공되어서, 상기 트리거 다이오드는 실리사이드를 형성하는 단계를 포함하는 반도체 집적 회로의 제조 프로세스에 어떤 특수한 프로세스, 특히 포토그래피 프로세스를 더하지 않고, 제조 비용을 증가시키기 않고 제조할 수 있다. 도 4(a)에서, p-형 실리콘 기판은 1로 표시하고, p-형 우물은 1'로 표시하고, n-형 우물은 2로 표시하고, 얕은 트렌치 분리 (STI) 는 3으로 표시하고, n-형 애노드 고농도 불순물 영역은 5로 표시하고, p-형 캐소드 고농도 불순물 영역은 7로 표시하고, p-형 고농도 불순물 영역은 8로 표시하고, n-형 고농도 불순물 영역은 9로 표시하고, 실리사이드 층은 10a 내지 10f와 11로 표시하고, 측벽은 12로 표시하고, 게이트 산화막은 13으로 표시하고, 게이트 폴리 실리콘은 14로 표시하고, 산화막은 15로 표시하고, 접촉은 16a 내지 16d로 표시하고, 금속 와이어는 17 및 18로 표시하고, 트리거 다이오드는 D로 표시하고, n 우물의 저항은 Rnw로 표시하고, p 우물의 저항은 Rpw로 표시하고, 제 1 트랜지스터는 Tr1로 표시하고, 제 2 트랜지스터는 Tr2로 표시한다.
그러나, 최소의 프로세싱 규모로 감소시키기 위해 현대의 제조 프로세스를 도입할 때, 반도체 집적 회로의 동작을 위한 전원 전압은 낮아지고, 트랜지스터의 짧은 채널 효과가 쉽게 발생한다. 이것을 방지하기 위해, n 우물 및 p 우물의 불순물 농도를 강화해야 하거나 게이트 절연막의 막 두께를 감소시켜야 하고, 그 결과, 게이트 절연막의 절연 파괴 전압이 감소한다.
따라서, 트랜지스터의 소형화와 함께, 2개 유형의 우물에서 불순물의 농도의 강화는 n 우물 저항 (Rnw) 및 p 우물 저항 (Rpw) 의 감소를 초래하고, 따라서, 사이리스터를 온-상태로 변환시키는 트리거 다이오드가 동작을 시작하는 전압은 종래의 구조를 갖는 사이리스터에서 감소한다.
그러나, 트리거 다이오드를 통해 흐르는 전류의 양에 의해 결정되는 제 1 절연 파괴 전압 (Vt1) 은 유일하게 우물 농도에 따라 결정되고, 따라서, 이러한 제 1 절연 파괴 전압 (Vt1) 을 조절하는 것이 어렵다.
따라서, 어떤 유형의 프로세스 뿐만 아니라 낮은 트리거 전압 (Vtr) 에 따라 사이리스터를 제조할 수 있도록 사이리스터가 조절 가능한 온-상태로 변환되는 제 1 절연 파괴 전압 (Vt1) 을 만드는 것이 바람직하다. 또한, 트리거 다이오드의 게이트 전위가 부동 (floating) 상태에 있는 경우에 발생하는 사이리스터의 불안정한 동작을 억제하는 것이 바람직하다.
따라서, 본 발명은 사이리스터, 및 사이리스터를 온-상태로 트리거시키는 트리거 다이오드를 구비하는, MOSFET를 제공하는 반도체 집적 회로에서 사용되는 정전기 방전 보호 소자를 제공하고, 여기서,
상기 트리거 다이오드는 n-형 캐소드 고농도 불순물 영역, p-형 애노드 고농도 불순물 영역, 및 2개의 고농도 불순물 영역 사이에 형성된 게이트를 구비하고, 게이트는 반도체 집적 회로를 형성하는 MOSFET의 게이트와 동일한 재료로 이루어져 있고,
상기 사이리스터는 캐소드를 형성하는 p-형 고농도 불순물 영역 및 애노드를 형성하는 n-형 고농도 불순물 영역을 구비하고,
상기 p-형 고농도 불순물 영역은 p 우물에 제공되고 저항기에 접속되고, 상기 n-형 고농도 불순물 영역은 n 우물에 제공되고 저항기에 접속된다.
또한, 본 발명은 전술한 트리거 다이오드의 게이트가 GND 와이어, VDD 와이어, 또는 입력 또는 출력용 신호 와이어에 접속되는 정전기 방전 보호 소자를 제공한다.
이하, 본 발명의 이러한 목적 및 다른 목적을 명백하게 상세히 설명한다. 그러나, 본 발명의 바람직한 실시형태를 나타내는 동안 상세한 설명 및 구체적인 예를 실례로서 제공하고, 본 발명의 사상 및 범위 내의 다양한 변형예가 상세한 설명에 의해 당업자에게 명백할 것이다.
도 1 (a) 및 (b) 는 실시형태 1의 정전기 방전 보호 소자를 도시하는 개략도.
도 2 (a) 및 (b) 는 실시형태 2의 정전기 방전 보호 소자를 도시하는 개략도.
도 3(a) 및 (b) 는 실시형태 3의 정전기 방전 보호 소자를 도시하는 개략도.
도 4 (a) 및 (b) 는 종래 기술의 정전기 방전 보호 소자를 도시하는 개략도.
도 5 (a) 및 (b) 는 실시형태 4의 정전기 방전 보호 소자를 도시하는 개략도.
도 6 (a) 및 (b) 는 실시형태 5의 정전기 방전 보호 소자를 도시하는 개략도.
도 7은 정전기 서지의 인가시에, 정전기 방전 보호 소자와 같은, SCR 소자에 요구되는 I-V 특성의 개략적인 다이어그램.
도 8 (a) 및 (b) 는 실시형태 1 및 종래 기술의 정전기 방전 보호 소자의 TPL 테스트의 결과를 나타내는 그래프.
도 9는 종래 기술 구조의 TPL 테스트의 결과를 나타내는 그래프.
도 10은 트리거 다이오드의 게이트 전극이 실시형태 4에 따라 GND 전위에 고정되는 경우에 TPL 테스트의 결과를 나타내는 그래프.
*도면의 주요 부분에 대한 부호 설명*
1 : p-형 실리콘 기판 1' : p-형 우물
2 : n-형 우물 3 : 얕은 트렌치 절연 (STI)
4 : p-형 애노드 고농도 불순물 영역
5 : n-형 애노드 고농도 불순물 영역
6 : n-형 캐소드 고농도 불순물 영역
7 : p-형 캐소드 고농도 불순물 영역
8 : p-형 고농도 불순물 영역은
9 : n-형 고농도 불순물 영역
10a - 10f 및 11 : 실리사이드 층
12 : 측벽 13 : 게이트 산화막
14 : 게이트 폴리 실리콘 15 : 산화막
16a - 16d : 접촉 17 및 18 : 금속 와이어
일반적으로, 본 발명의 정전기 방전 보호 소자는 반도체 기판상에 형성된다. 실리콘 기판, 실리콘 게르마늄 기판등을 반도체 기판의 예로 들 수 있다. 이러한 기판은 p 또는 n 전도성 형태일 수 있다. p-형을 제공하는 불순물의 예로는 붕소등을 들 수 있고, n-형을 제공하는 불순물의 예로는 인, 비소등을 들 수 있다.
반도체 집적 회로는 반도체 기판에 형성된다. 반도체 집적 회로의 유형은 MOSFET를 구비하기만 하면 특별히 한정되지 않는다. MOSFET 이외에, 바이폴라 트랜지스터, 커패시터, 저항기등을 반도체 집적 회로의 소자의 예로 들 수 있다.
정전기 방전 보호 소자는 적어도 하나의, 사이리스터, 및 사이리스터를 저 전압의 온-상태로 트리거시키는 트리거 다이오드를 구비한다.
트리거 다이오드는 적어도 하나의, n-형 캐소드 고농도 불순물 영역, p-형 애노드 고농도 불순물 영역, 및 2개의 고농도 불순물 영역 사이에 형성된 게이트를 구비한다. n-형 캐소드 고농도 불순물 영역의 불순물 농도는 트리거 다이오드의 소망하는 특성에 따라 적절하게 설정된다. 한편, p-형 애노드 고농도 불순물 영역의 불순물 농도는 트리거 다이오드의 소망하는 특성에 따라 적절하게 설정된다.
트리거 다이오드의 게이트는 반도체 집적 회로를 형성하는 MOSFET의 게이트와 동일한 재료를 갖는다. 따라서, 트리거 다이오드의 게이트가 MOSFET의 게이트의 프로세스와 동일한 프로세스로 형성되므로, 제조 단계의 수를 감소시킬 수 있다.
또한, 트리거 다이오드의 게이트가 GND 와이어, VDD 와이어, 또는 입력 또는 출력용의 신호 와이어에 접속되는 것이 바람직하다.
다음으로, 사이리스터는 캐소드를 형성하는 p-형 고농도 불순물 영역, 및 애노드를 형성하는 n-형 고농도 불순물 영역을 구비한다. p-형 고농도 불순물 영역의 불순물 농도는 사이리스터의 소망하는 특성에 따라 적절하게 설정된다. 한편, n-형 고농도 불순물 영역의 불순물 농도는 사이리스터의 소망하는 특성에 따라 적절하게 설정된다.
또한, 본 발명에 따라 p-형 고농도 불순물 영역은 p 우물에서 형성되고, n-형 고농도 불순물 영역은 n 우물에서 형성된다. 또한, 우물(들)에 형성된 고농도 불순물 영역(들)은 저항기(들)에 접속된다.
p 우물의 불순물 농도는 사이리스터의 소망하는 특성에 따라 적절하게 설정된다. n 우물의 불순물 농도는 사이리스터의 소망하는 특성에 따라 적절하게 설정된다.
p-형 고농도 불순물 영역 및/또는 n-형 고농도 불순물 영역에 접속된 저항기(들)는 다결정 실리콘, 정전기 방전 보호 소자가 p-형 기판에 형성되는 경우에는 p-형 기판의 n 우물, 또는 정전기 방전 보호 소자가 n-형 기판에 형성되는 경우에는 n-형 기판의 p 우물로 이루어지는 것이 바람직하다. 저항기는 상기 저항기로부터 선택되어서, 예를 들어, 도 6 (b) 에 도시된 Tr1 또는 Tr2의 베이스 전압이 이러한 저항기(들)에 의해 제어될 수 있다.
이하, 실시형태에 기초하여 본 발명을 상세히 설명한다.
저농도의 붕소를 포함하는 p-형 반도체 기판을 사용하는 실시형태를 이하에서 본 발명의 실시형태로 설명하지만, 이하의 설명은 다른 불순물을 포함하는 반도체 기판 및 n-형 반도체 기판에 적용할 수 있다.
실시형태 1
도 1 (a) 는 본 발명의 실시형태 1에 따른 정전기 방전 보호 소자인 트리거 다이오드를 갖는 사이리스터의 구조를 설명하는 횡단면도이다. 도 1 (b) 는 도 1 (a) 의 등가 회로 다이어그램이다.
n-형 우물 (2) 은 p-형 실리콘 기판 (1) 에 형성된다. p-형 애노드 고농도 불순물 영역 (4) 및 n-형 애노드 고농도 불순물 영역 (5) 은 n-형 우물 (2) 의 표면 상에 형성된다. p-형 캐소드 고농도 불순물 영역 (7) 및 n-형 캐소드 고농도 불순물 영역 (6) 은 n-형 우물 (2) 로부터 이격된 거리에 위치한 p-형 우물 (1') 의 표면 상에 형성된다. 실리사이드 층 (10a 내지 10f) 은 p-형 애노드 고농도 불순물 영역 (4), n-형 애노드 게이트 고농도 불순물 영역 (5), p-형 캐소드 게이트 고농도 불순물 영역 (7), 및 n-형 캐소드 고농도 불순물 영역 (6) 의 각각의 표면 상에 형성되고, 접촉 (16a 내지 16d) 을 통해 금속 와이어 (17 및 18) 에 접속된다.
한편, 사이리스터 동작을 트리거시키는 트리거 다이오드 (D) 는 트리거 다이오드 (D) 의 애노드가 되는 p-형 고농도 불순물 영역 (8), 캐소드가 되는 n-형 고농도 불순물 영역 (9), 및 n-형 우물 (2) 로 형성된다. 반도체 집적 회로의 MOS 트랜지스터의 게이트부를 형성하는 게이트 산화막 (13), 게이트 폴리 실리콘 (게이트 전극) (14), 및 절연체로 이루어진 측벽 스페이서 (12) 가 트리거 다이오드 (D) 의 애노드가 되는 상기 p-형 고농도 불순물 영역 (8) 및 캐소드가 되는 상기 n-형 고농도 불순물 영역 (9) 에 존재한다. 반도체 집적 회로에 대한 실리사이드 프로세스에서 실리콘 상에 실리사이드 층 (10a 내지 10f) 과 동일한 시간에 형성된 실리사이드 층 (11) 이 게이트 폴리 실리콘의 상부에 위치된다. 측벽 스페이서 (12) 의 표면상에 형성되는 실리사이드 층은 없고, 따라서, 트리거 다이오드 (D) 의 p-형 고농도 불순물 영역 (8), 및 캐소드가 되는 n-형 고농도 불순물 영역 (9) 은 실리사이드 층을 통해 단락되지 않는다.
실시형태 1에서, 폴리 실리콘으로 이루어진 저항기 (R1), n 우물등이 전술한 구조에 부가되고, 도 1 (a) 에 도시한 바와 같이, 제 1 절연파괴 전압을 제어하기 위해 실리사이드 층 (10a) 및 금속 와이어 (17) 사이에 배치된다.
여기서, 도 8 (a) 및 8 (b) 는 실리사이드 층 (10a) 및 금속 와이어 (17) 사이에 배치된 저항기 (R1) 가 40 Ω으로 설정되고, p-형 우물 (1') 및 n-형 우물 (2) 의 총 저항 (Rpw + Rnw) 이 30 Ω으로 설정된 경우에 TPL 테스트 (송신 라인 펄스 테스트) 의 결과를 도시한다. 여기서, 펄스가 캐소드 및 애노드 사이에 인가되는 시간의 I-V 특성은 사이리스터의 특성을 평가하기 위해 일반적으로 사용되는 이러한 테스트에 따라 결정된다. 도 8 (a) 로부터 명백한 바와 같이, 제 1 절연파괴 전압이 저항기가 없는 종래 기술의 9.5 V로부터 저항기가 제공된 실시형태 1의 7.5 V로 대략 2 V 낮아진다는 것을 알 수 있다.
실시형태 2
본 발명의 제 2 실시형태에 따른 도 2 (a) 는 정전기 방전 보호 소자인 트리거 다이오드를 갖는 사이리스터의 (도 1 (a) 의 구조의 변형예인) 구조를 설명하는 횡단면도이고, 여기서, 폴리 실리콘, n 우물등으로 이루어진 저항기 (R2) 는 실리사이드 층 (10f) 및 금속 와이어 (18) 사이에 위치된다. 도 2 (b) 는 도 2 (a) 의 등가 회로 다이어그램이다.
실시형태 3
또한, 도 3 (a) 는 본 발명의 제 3 실시형태를 도시하고, 여기서, 폴리 실리콘, n 우물등으로 이루어진 저항기 (R1 및 R2) 는 실리사이드 층 (10a) 및 금속 와이어 (17) 사이 뿐만 아니라 실리사이드 층 (10f) 및 금속 와이어 (18) 사이에 모두 배치된다. 도 3 (b) 는 도 3 (a) 의 등가 회로 다이어그램이다.
트리거 다이오드의 게이트의 게이트 전위가 종래의 기술과 동일한 방식으로 부동 상태에 있는 경우를 전술한 실시형태 (1 내지 3) 에 설명하였지만, 이하에서는 게이트 전위가 고정된 다른 유형의 실시형태를 설명한다.
실시형태 4
도 5 (a) 는 본 발명의 제 4 실시형태를 도시하고, 여기서, 트리거 다이오드의 게이트 폴리 실리콘 (14) 은 캐소드 측상의 금속 와이어 (17) 에 접속되지만, 구조의 나머지 부분은 도 4 (a) 의 종래 기술과 동일한다. 즉, 트리거 다이오드의 게이트 폴리 실리콘 (14) 은 도 4 (a) 의 종래 기술에서는 부동 상태에 있지만, 트리거 다이오드의 게이트 폴리 실리콘 (14) 이 GND 단자에 접속되어 있어서 실시형태 4에서는 전위가 고정된다. 도 5 (b) 는 도 5 (a) 의 등가 회로 다이어그램이다.
이에 대한 효과를 도 9 및 10을 참조하여 설명한다. 여기서, 도 9는 종래의 구조에서의 TPL 테스트의 결과를 나타내지만, 도 10은 트리거 다이오드의 게이트 전극이 실시형태 4에 따라 GND 전위에 고정된 경우를 나타낸다. 여기서, 도 9 및 10에서의 전압은 정전기 방전 보호 소자를 통해 전류를 0 A에서 100 mA 까지 연속 3회 소인 (sweeping) 함으로써 얻어지는 평균값을 나타낸다.
도 9는 전압이 제 1 시간 동안 사이리스터의 모든 단자를 통해 인가될 때 및 제 2 시간 동안 전압 인가시의 V-I 특성에서의 변화를 나타낸다. 즉, 도 9에서 누설 전류의 증가 (3.5 V에서, 100 배, 또는 그 이상) 가 관찰되지만, 이러한 누설 전류의 증가의 억제가 실시형태 4 (도 10) 에서 구현된다.
도 9에서 트리거 다이오드의 게이트 전극은 부동 상태에 있어서, 전압 스트레스로 인하여 게이트 산화막에서 어떤 결함을 초래할 수 있다. 한편, 실시형태 4의 도 10에 도시한 바와 같이 트리거 다이오드의 게이트 전극은 고정되어서, 게이트 산화막은 거의 영향받지 않는다. 즉, 실시형태 4의 구조를 갖는 사이리스터의 동작이 안정된다는 것을 알 수 있다.
여기서, 트리거 다이오드의 게이트 전극이 GND 전위에 고정된 예를 전술하였지만, 게이트 전극의 전위 고정이 VDD 전압에서, 또는 입력 또는 출력용 신호 와이어로의 접속을 통해 실행되는 경우에서도 동일한 효과를 얻을 수 있다.
실시형태 5
또한, 도 6 (a) 는 본 발명의 또 다른 실시형태로서 제 5 실시형태를 도시한다. 도 6 (a) 는 전술한 제 3 실시형태 및 제 4 실시형태를 결합한 구조를 도시한다. 이러한 구조에서, 사이리스터의 제 1 절연파괴 전압 (Vt1) 을 감소시키고 안정한 동작을 달성하는 것이 가능하다. 도 6 (b) 는 도 6 (a) 의 등가 회로 다이어그램을 도시한다.
여기서, 상기 설명에서, p-형 실리콘 기판 (1) 보다 더 높은 불순물 농도를 갖는 p-형 우물 (1') 이 n-형 우물이 p-형 기판 (1) 에 위치되는 영역과는 상이한 영역의 CMOS 반도체 집적 회로에 형성된다. 그러나, 도시하지는 않았지만, 저전압에서 트리거되는 사이리스터를 p-형 우물 (1') 이 형성되지 않은 구조에서 얻을 수 있다.
전술한 절연파괴 전압을 제어하고, 폴리 실리콘, n 우물등으로 이루어지고, 실리사이드 층 (10a) 및 금속 와이어 (17) 사이 또는 실리사이드 층 (10f) 및 금속 와이어 층 (18) 사이에 위치되는, 저항기는 게이트 전극이 형성되는 동일한 시간과 n 우물이 형성되는 동일한 시간에 제조된다. 따라서, 반도체 집적 회로를 형성하는 모든 제조 프로세스에 부가되는 추가의 프로세스가 없으므로, 제조 비용이 증가하지 않는다.
정전기 서지의 인가시에, 특히, 제 1 절연파괴 전압의 감소시에 정전기 방전 보호 소자와 같은 SCR 소자에 대해 요구되는 I-V 특성을 캐소드, 애노드, 또는 둘 모두의 확산 층(들) 에 저항기(들) 를 삽입함으로써 실현할 수 있다. 또한, 누설 전류를 억제할 수 있고, 트리거 다이오드의 게이트 전극을 GND 전위에 고정함으로써 안정한 사이리스터 동작을 실현할 수 있다.

Claims (12)

  1. 사이리스터, 및 사이리스터를 온-상태로 트리거시키는 트리거 다이오드를 구비하는, MOSFET를 제공하는 반도체 집적 회로에서 사용되는 정전기 방전 보호 소자로서,
    상기 트리거 다이오드는 n-형 캐소드 고농도 불순물 영역, p-형 애노드 고농도 불순물 영역, 및 상기 2개의 고농도 불순물 영역 사이에 형성되는 게이트를 구비하고, 상기 게이트는 상기 반도체 집적 회로를 형성하는 MOSFET의 게이트와 동일한 재료로 이루어지고,
    상기 사이리스터는, p 우물에 제공되고 저항기에 접속되는 캐소드를 형성하는 p-형 고농도 불순물 영역, 및 애노드를 형성하는 n-형 고농도 불순물 영역을 구비하는 것을 특징으로 하는 정전기 방전 보호 소자.
  2. 사이리스터, 및 사이리스터를 온-상태로 트리거시키는 트리거 다이오드를 구비하는, MOSFET를 제공하는 반도체 집적 회로에서 사용되는 정전기 방전 보호 소자로서,
    상기 트리거 다이오드는 n-형 캐소드 고농도 불순물 영역, p-형 애노드 고농도 불순물 영역, 및 상기 2개의 고농도 불순물 영역 사이에 형성되는 게이트를 구비하고, 상기 게이트는 상기 반도체 집적 회로를 형성하는 MOSFET의 게이트와 동일한 재료로 이루어지고,
    상기 사이리스터는, 캐소드를 형성하는 p-형 고농도 불순물 영역, 및 n 우물에 제공되고 저항기에 접속되는 애노드를 형성하는 n-형 고농도 불순물 영역을 구비하는 것을 특징으로 하는 정전기 방전 보호 소자.
  3. 사이리스터, 및 사이리스터를 온-상태로 트리거시키는 트리거 다이오드를 구비하는, MOSFET를 제공하는 반도체 집적 회로에서 사용되는 정전기 방전 보호 소자로서,
    상기 트리거 다이오드는 n-형 캐소드 고농도 불순물 영역, p-형 애노드 고농도 불순물 영역, 및 상기 2개의 고농도 불순물 영역 사이에 형성되는 게이트를 구비하고, 상기 게이트는 상기 반도체 집적 회로를 형성하는 MOSFET의 게이트와 동일한 재료로 구성되고,
    상기 사이리스터는, p 우물에 제공되고 저항기에 접속되는 캐소드를 형성하는 p-형 고농도 불순물 영역, 및 n 우물에 제공되고 저항기에 접속되는 애노드를 형성하는 n-형 고농도 불순물 영역을 구비하는 것을 특징으로 하는 정전기 방전 보호 소자.
  4. 제 1 항에 있어서,
    상기 저항기는, 다결정 실리콘, 상기 정전기 방전 보호 소자가 p-형 기판에서 형성되는 경우에는 p-형 기판의 n 우물, 및 상기 정전기 방전 보호 소자가 n-형 기판에서 형성되는 경우에는 n-형 기판의 p 우물중에서 선택되는 것을 특징으로 하는 정전기 방전 보호 소자.
  5. 제 1 항에 있어서,
    상기 트리거 다이오드의 게이트는, GND 와이어, VDD 와이어, 또는 입력 또는 출력용 신호 와이어에 접속되는 것을 특징으로 하는 정전기 방전 보호 소자.
  6. 제 1 항에 있어서,
    상기 정전기 방전 소자 및 반도체 집적 회로는 하나의 기판상에서 형성되지만 서로 상이한 영역에 형성되는 것을 특징으로 하는 정전기 방전 보호 소자.
  7. 제 2 항에 있어서,
    상기 저항기는, 다결정 실리콘, 상기 정전기 방전 보호 소자가 p-형 기판에서 형성되는 경우에는 p-형 기판의 n 우물, 및 상기 정전기 방전 보호 소자가 n-형 기판에서 형성되는 경우에는 n-형 기판의 p 우물중에서 선택되는 것을 특징으로 하는 정전기 방전 보호 소자.
  8. 제 2 항에 있어서,
    상기 트리거 다이오드의 게이트는, GND 와이어, VDD 와이어, 또는 입력 또는 출력용 신호 와이어에 접속되는 것을 특징으로 하는 정전기 방전 보호 소자.
  9. 제 2 항에 있어서,
    상기 정전기 방전 소자 및 반도체 집적 회로는 하나의 기판상에서 형성되지만 서로 상이한 영역에 형성되는 것을 특징으로 하는 정전기 방전 보호 소자.
  10. 제 3 항에 있어서,
    상기 저항기는, 다결정 실리콘, 상기 정전기 방전 보호 소자가 p-형 기판에서 형성되는 경우에는 p-형 기판의 n 우물, 및 상기 정전기 방전 보호 소자가 n-형 기판에서 형성되는 경우에는 n-형 기판의 p 우물중에서 선택되는 것을 특징으로 하는 정전기 방전 보호 소자.
  11. 제 3 항에 있어서,
    상기 트리거 다이오드의 게이트는, GND 와이어, VDD 와이어, 또는 입력 또는 출력용 신호 와이어에 접속되는 것을 특징으로 하는 정전기 방전 보호 소자.
  12. 제 3 항에 있어서,
    상기 정전기 방전 소자 및 반도체 집적 회로는 하나의 기판상에서 형성되지만 서로 상이한 영역에 형성되는 것을 특징으로 하는 정전기 방전 보호 소자.
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