KR100952245B1

KR100952245B1 - 정전기 방전 보호회로 및 그 제조 방법

Info

Publication number: KR100952245B1
Application number: KR1020070137121A
Authority: KR
Inventors: 송종규
Original assignee: 주식회사 동부하이텍
Priority date: 2007-12-26
Filing date: 2007-12-26
Publication date: 2010-04-09
Also published as: KR20090069452A

Abstract

본 발명은 정전기 방전 보호회로 및 그 제조 방법에 관한 것으로, 반도체 기판 상에 정션을 형성하고, 정션을 통해 반도체 기판을 접지시키며, 반도체 기판 상에 형성된 정전기 방전 보호소자에 기판 저항을 연결하되, 기판 저항의 일단을 정전기 방전 보호소자의 게이트에 연결하고, 기판 저항의 타단을 정션을 통해 접지와 연결시키며, 정션 하부에 웰을 형성하여 기판 저항의 저항 값을 증가시키는 것을 특징으로 한다. 본 발명에 의하면, 반도체 ESD 보호회로에서 웰 도핑 프로파일에 영향을 미치지 않는 범위내에서 ESD 보호회로의 트리거링 특성을 향상시킬 수 있는 바, ESD 보호소자 제조 공정에서의 신뢰도를 높일 수 있다.

ESD, 트리거링, 바이폴라 트랜지스터

Description

정전기 방전 보호회로 및 그 제조 방법{CIRCUIT FOR CLAMPING ELECTRO STATIC DISCHARGE AND METHOD THEREFOR}

본 발명은 반도체 소자에 관한 것으로, 특히 트리거링(triggering) 특성을 개선하는데 적합한 정전기 방전(Electro Static Discharge : 이하 ESD라 함) 보호회로(clamp device) 및 그 제조 방법에 관한 것이다.

반도체 집적회로에서 집적도가 증가할수록 소스와 드레인의 채널길이(source-to-drain channel length)는 줄어들게 되며, 그에 의한 의도하지 않은 전기적 현상이 발생하는데, 예를 들면 ESD 특성 악화, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch-through) 등이다.

정전기에 의한 ESD에는 크게 두 가지 종류가 있다.

첫째가 디바이스가 패키지(Package) 형태로 어떠한 테스트 장비 등에 장착될 때 그 장비의 접지 상태가 불안정하여 발생하는 정전기로 전압은 약 250V로 낮으나 임피던스가 작아서 전하량은 상대적으로 많은 경우(Machine Model)이며, 두 번째는 디바이스가 사용자에 의해 인체에 유기되어 있던 정전기가 방전되는 형태로 약 2000V의 고전압이나 큰 임피던스를 통해서 방전되어 낮은 전하량을 가지는 경우(Human Body Model)이다.

이러한 정전기에 노출되면 MOS(Metal Oxide Semiconductor) 디바이스는 게이트 옥사이드 파괴(gate oxide rupture), 접합 파괴(junction spiking) 등의 현상이 발생하여 디바이스가 완전히 파괴되거나 혹은 미세하게 데미지(damage)를 받아 소자 신뢰도(reliability)에 심각한 영향을 준다.

따라서 정전기의 유입에 따른 파괴로부터 집적회로를 보호하기 위하여 집적회로 내부와 외부와의 연결부위에 ESD 보호회로를 삽입한다. 정전기 방전은 ESD 보호회로에 의해 접지선(ground line) 또는 Vcc선을 통해 제거되며, 내부 회로는 안전 하게 되는 것이다.

일반적으로 ESD 보호회로를 구성하는 방법은 크게 두 방법으로 나뉠 수 있다.

하나는 집적회로의 기본 소자인 MOS 트랜지스터나 바이폴라(bi-polar) 트랜지스터를 이용하여 구성하는 방법이고, 또 다른 방법은 ESD 보호를 위한 전용 소자를 이용하여 ESD 보호회로를 구성하는 방법이다.

MOS 트랜지스터나 바이폴라 트랜지스터로 구현된 ESD 보호소자는 공정상에 특별한 마스크를 추가할 필요가 없기 때문에 전체적인 비용 절감의 효과는 상당하나, 실리사이드 공정을 기본으로 하는 0.25um CMOS 공정 이후부터는 더욱 급격하게 낮아지게 되었다. ESD 에너지를 분산시키기 위한 구조가 아무리 효율적이라 하더라도 각 소자 하나가 갖는 ESD에 대한 내구성은 거의 일정하기 때문에, ESD 전용 소자를 이용한 ESD 보호회로가 더 실용적이다.

ESD 보호회로는 구조의 단순화와 더불어 면적당 ESD 내구성이 높은 장점이 있다. 또한 ESD 보호회로 중 CMOS 공정과 병행 가능한 소자를 이용함으로서, 최소한의 비용추가로 높은 ESD 보호 성능을 얻을 수 있다.

한편, ESD 보호소자에서 접지 쪽으로 정전기를 추출하기 위하여 접지와 패드(pad) 사이에 구성되는 MOS 트랜지스터의 드레인 영역은 저항이 커야 ESD 특성의 향상을 기대할 수 있다.

첫 번째로, 드레인 전체에 균일한 저항을 제공하여야만 MOS 트랜지스터가 ESD 상황에서 턴-온(turn-on) 될 때 MOS 트랜지스터의 양 끝단이 먼저 턴-온 되지 않고 트랜지스터가 균일하게 턴-온 되는 특성을 얻을 수 있다.

두 번째, ESD 상황에서 스냅백(Snap-Back) 모드로 들어갈 때, 두 번째 항복(2nd Breakdown) 전압을 스냅백 전압보다 높게 하기 위해서는 드레인의 저항 성분을 증가시켜야 한다.

도 1은 종래의 ESD 보호회로, 예를 들면 GGMOS(Gate Ground MOS)에 대한 구조 및 제조 방법을 설명하는 공정 단면도이다.

도 1에 도시한 바와 같이, 전형적인 ESD 보호회로는 기본적으로 패드(pad)(100), NPN 바이폴라 트랜지스터(102), 기판 저항(104), 접지(Vss)(106)로 구성되며, NPN 바이폴라 트랜지스터(102)의 게이트 및 소스가 모두 접지(Vss)(106)와 공통으로 연결되는 GGMOS 형태를 지닌다.

ESD 보호회로는 ESD가 유입되지 않을 시에는 오픈(open)된 상태로 동작되고, ESD 유입시에는 패드(100)에 가해지는 ESD를 접지(Vss)(106)로 배출시키게끔 설계되어 있다.

ESD가 발생하면, 패드(100)를 통해 NPN 바이폴라 트랜지스터(102)의 드레인 영역으로 주입되고, 이 드레인 영역을 거친 후 채널을 통해 소스 영역으로 전류가 흘러 접지(Vss)(106)로 빠져나감으로써 ESD로부터 소자를 1차적으로 보호한다.

이때, 소스 영역에 드레인 영역으로 이동중인 전자(electron)는 충돌 이온화(impact ionization)를 일으키며, 홀(hole)과 전자쌍(electron pair)을 생성하게 된다. 이때 생성된 홀은 P-웰 기판으로 빠지고, 기판에 모인 홀은 기판 전류를 만드는데 기여한다.

이러한 기판 전류는 NPN 바이폴라 트랜지스터(102)를 턴-온 시키는 역할을 하며, 이러한 NPN 바이폴라 트랜지스터(102)의 턴-온 동작에 의해 ESD를 접지(Vss)(106)로 빠져나가게 함으로써 소자를 2차적으로 보호한다.

종래의 기술에서는, NPN 바이폴라 트랜지스터의 턴-온 시점을 제어하기 위해서 웰 도핑 농도를 변경하거나, 디자인을 달리하여 소자를 개발하고 있다. 즉, 턴-온 방식의 ESD 보호회로에서는 트리거링(triggering) 속도가 ESD 응답 속도를 결정하게 된다.

ESD 보호회로의 트리거링 특성을 향상시키기 위해, 상기와 같이 웰 도핑 농도를 변경하는 경우, 전체 공정에 변화가 생겨 개발에 어려움을 겪을 수 있다. 게다가, 소자 디자인을 변경하는 것 역시 한계가 있다.

이에 본 발명은, 반도체 NMOS 소자에서 기판 저항을 높여 트리거링 특성을 향상시킴으로써 ESD 소자의 신뢰성을 높일 수 있는 ESD 보호회로 및 그 제조 방법을 제공하고자 한다.

본 발명의 과제를 해결하기 위한 일 실시예에 따르면, 기판 트리거 방식의 정전기 방전 보호회로로서, 도전형 반도체 기판과, 상기 기판 상에 형성된 정전기 방전 보호소자에 연결되는 기판 저항과, 상기 기판 저항과 P+ 정션을 통해 연결되는 접지와, 상기 P+ 정션 하부에 형성되는 웰을 포함하는 정전기 방전 보호회로를 제공한다.

본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, 기판 트리거 방식의 정전기 방전 보호회로로서, 도전형 반도체 기판과, 상기 기판 상에 형성된 정전기 방전 보호소자에 연결되는 제 1 기판 저항과, 상기 제 1 기판 저항과 제 1 P+ 정션을 통해 연결되는 제 1 접지와, 상기 제 1 P+ 정션 하부에 형성되는 제 1 웰과, 상기 정전기 방전 보호소자에 연결되는 제 2 기판 저항과, 상기 제 2 기판 저항과 제 2 P+ 정션을 통해 연결되는 제 2 접지와, N+ 정션 상부의 전원전압과, 상기 N+ 정션 하부에 형성되는 제 2 웰과, 상기 정전기 방전 보호소자에 연결되는 제 3 기판 저항과, 상기 제 2 P+ 정션 하부에 형성되는 제 3 웰을 포함하는 정전기 방전 보호회로를 제공한다.

본 발명의 과제를 해결하기 위한 또 다른 실시예에 따르면, 기판 트리거 방식의 정전기 방전 보호회로를 제조하는 방법으로서, 반도체 기판 상에 형성된 정전기 방전 보호소자에 기판 저항을 연결하는 과정과, 상기 반도체 기판 내에 웰을 형성하여 상기 기판 저항의 저항 값을 증가시키는 과정을 포함하는 정전기 방전 보호회로 제조 방법을 제공한다.

본 발명에 의하면, 반도체 ESD 보호회로에서 웰 도핑 프로파일에 영향을 미치지 않는 범위내에서 ESD 보호회로의 트리거링 특성을 향상시킬 수 있는 바, ESD 보호소자 제조 공정에서의 신뢰도를 높일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 2는 본 발명의 일 실시예에 따른 ESD 보호회로, 예를 들면 GGMOS(Gate Ground MOS)에 대한 구조 및 제조 방법을 설명하는 공정 단면도이다.

도 2에 도시한 바와 같이, ESD 보호소자는 기본적으로 패드(PAD)(200), NPN 바이폴라 트랜지스터(202), 제 1 기판 저항(204), N-웰(206), 접지(Vss)(208), 제 2 기판 저항(210)으로 구성되며, NPN 바이폴라 트랜지스터(202)의 게이트 및 소스가 모두 접지(Vss)(208)와 공통으로 연결되는 GGMOS 형태를 지닌다.

ESD 보호소자는 ESD가 유입되지 않을 시에는 오픈(open)된 상태로 동작되고, ESD 유입시에는 패드(200)에 가해지는 ESD를 접지(Vss)(208)로 배출시키게끔 설계되어 있다.

도 2에 도시한 바와 같이, 일반적인 MOS 구조에서 P-웰을 접지 상태로 만들기 위해 P+ 정션(A)을 형성하여 P-웰 픽업(pick-up)을 접지 상태로 만든다. ESD 보호소자 역시 동일한 P-웰 픽업 구조를 지니고 있다.

NPN 바이폴라 트랜지스터(202)는 P-웰 기판에 모인 홀에 의해 생성되는 기판 전류에 의해 턴-온 되어, 패드(200)를 통해 발생된 ESD를 접지(Vss)(208)로 배출하는 역할을 한다.

그리고 제 1 기판 저항(204)은 일단이 NPN 바이폴라 트랜지스터(202)의 게이트와 연결되고 타단이 P+ 정션(A)을 통해 접지(Vss)(208)와 연결되며, 상기 제 1 기판 저항(204)의 저항 값이 클수록 NPN 바이폴라 트랜지스터(202)를 턴-온 시키는 데 유리하다.

본 실시예에 따른 N-웰(206)은, 상기 P+ 정션(A) 하부에 형성되며, 후술하는 제 2 기판 저항(210)의 저항 값을 증가시키는 역할을 한다. 즉, 종래와 같이 도핑 농도를 조절하여 P-웰 기판의 저항을 높이는 방식이 아니라, P+ 정션(A) 하부에 N-웰(206)을 형성하여 제 2 기판 저항(210)의 저항 값을 증가시키도록 구현한 것이다.

제 2 기판 저항(210)은 일단이 상기 NPN 바이폴라 트랜지스터(202)의 게이트와 연결되고 타단이 P+ 정션(A)을 통해 접지(Vss)(208)와 연결되며, 상기 N-웰(206)에 의해 저항 값이 증가되어 NPN 바이폴라 트랜지스터(202)의 턴-온 시간을 단축시킨다.

상술한 구성과 함께, 그 동작 및 제조 과정을 구체적으로 살펴보면 다음과 같다.

ESD가 발생하면, 패드(200)를 통해 NPN 바이폴라 트랜지스터(202)의 드레인 영역으로 ESD가 주입되고, 이 드레인 영역을 거친 후 채널을 통해 소스 영역으로 전류가 흘러 접지(Vss)(208)로 빠져나감으로써 ESD로부터 소자를 1차적으로 보호한다.

이러한 기판 전류는 NPN 바이폴라 트랜지스터(202)를 턴-온 시키는 역할을 하며, 이러한 NPN 바이폴라 트랜지스터(202)의 턴-온 동작에 의해 ESD를 접지(Vss)(208)로 빠져나가게 함으로써 소자를 2차적으로 보호한다.

이때, NPN 바이폴라 트랜지스터(202)의 턴-온 시간의 단축, 즉 트리거링 특성을 향상시키기 위해서는 제 1 기판 저항(202)의 저항 값, 즉 P-웰 기판의 저항이 클 필요가 있다.

본 실시예에서는 P-웰 기판의 저항을 증가시키기 위해 제 1 기판 저항(202)에 부가하여 제 2 기판 저항(210)을 NPN 바이폴라 트랜지스터(202)의 게이트에 연결하고, 상기 P+ 정션(A) 하부에 N-웰(206)을 형성한 것을 특징으로 한다. 상기 N-웰(206)로 인해 본 발명에서는, 제 2 기판 저항(210)의 저항 값이 증가되어 P-웰 기판의 저항이 증가된다.

따라서 NPN 바이폴라 트랜지스터(202)의 턴-온 시간이 단축될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 ESD 보호회로, 예를 들면 GGMOS에 대한 구조 및 제조 방법을 설명하는 공정 단면도로서, 더블 가드 링(Double guard ring)) 구조 또는 트리플 가드 링(Tripple guard ring) 구조를 예시적으로 도시한 것이다.

도 3에 도시한 바와 같이, ESD 보호소자는 상기 도 2의 실시예에서 제 2 N-웰(312), 전원전압(Vdd)(314), 제 3 기판 저항(316), 제 3 N-웰(318), 제 2 접지(Vss)(320), 제 4 기판 저항(322)이 추가로 구성되는 것을 특징으로 한다. 이하에서는, 본 실시예의 특징을 부각시키기 위해, 상기 도 2의 실시예와 중복되는 구 조 및 공정 과정에 대해서는 그 설명을 생략하기로 한다.

본 실시예에 따른 제 2 N-웰(312)은, 전원전압(Vdd)(314)과 연결된 N+ 정션 하부에 형성되며, 후술하는 제 3 기판 저항(316)의 저항 값을 증가시키는 역할을 한다. 즉, 종래와 같이 도핑 농도를 조절하여 P-웰 기판의 저항을 높이는 방식이 아니라, N+ 정션 하부에 N-웰(312)을 형성하여 제 3 기판 저항(316)의 저항 값을 증가시키도록 구현한 것이다.

제 3 기판 저항(316)은 일단이 NPN 바이폴라 트랜지스터(302)의 게이트와 연결되고 타단이 제 2 접지(Vss)(320)와 연결되며, 상기 제 2 N-웰(312)에 의해 저항 값이 증가되어 NPN 바이폴라 트랜지스터(302)의 턴-온 시간을 단축시킨다.

또한, 본 실시예에 따른 제 3 N-웰(318)은, 상기 N+ 정션 옆에 형성되는 또 하나의 P+ 정션 하부에 형성되며, 후술하는 제 4 기판 저항(318)의 저항 값을 증가시키는 역할을 한다. 즉, 종래와 같이 도핑 농도를 조절하여 P-웰 기판의 저항을 높이는 방식이 아니라, P+ 정션 하부에 제 3 N-웰(318)을 형성하여 제 4 기판 저항(322)의 저항 값을 증가시키도록 구현한 것이다.

제 4 기판 저항(322)은 일단이 NPN 바이폴라 트랜지스터(302)의 게이트와 연결되고 타단이 P+ 정션을 통해 제 2 접지(Vss)(320)와 연결되며, 상기 제 3 N-웰(318)에 의해 저항 값이 증가되어 NPN 바이폴라 트랜지스터(302)의 턴-온 시간을 단축시킨다.

먼저, 본 실시예에서는 ESD가 발생한 경우에, P-웰 기판의 저항을 증가시키기 위해 제 1 기판 저항(302) 및 제 2 기판 저항(310)에 부가하여 제 3 기판 저항(316) 및 제 4 기판 저항(322)을 NPN 바이폴라 트랜지스터(302)에 연결한다.

구체적으로, 제 3 기판 저항(316) 및 제 4 기판 저항(322)의 일단은 NPN 바이폴라 트랜지스터(302)의 게이트와 각각 연결되고 타단은 P+ 정션을 통해 제 2 접지(Vss)와 각각 연결된다.

그리고 N+ 정션 하부에는 제 2 N-웰(312)을 형성하고, N+ 정션 옆에 형성된 또 하나의 P+ 정션 하부에는 제 3 N-웰(318)을 형성한다.

상기 제 2 N-웰(312)로 인해 제 3 기판 저항(316)의 저항 값이 증가되어 P-웰 기판의 저항이 증가되며, 상기 제 3 N-웰(318)로 인해 제 4 기판 저항(322)의 저항 값이 증가되어 P-웰 기판의 저항이 증가된다.

따라서 NPN 바이폴라 트랜지스터(302)의 턴-온 시간이 단축될 수 있다.

이상 설명한 바와 같이, 본 발명은 반도체 ESD 보호회로에서 웰 도핑 프로파일에 영향을 미치지 않는 범위내에서 ESD 보호회로의 트리거링 특성을 향상시키도록 구현한 것이다.

한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.

도 1은 종래의 ESD 보호소자에 대한 구조 및 제조 방법을 설명하는 공정 단면도,

도 2는 본 발명의 일 실시예에 따른 ESD 보호소자에 대한 구조 및 제조 방법을 설명하는 공정 단면도,

도 3은 본 발명의 다른 실시예에 따른 ESD 보호소자에 대한 구조 및 제조 방법을 설명하는 공정 단면도.

＜도면의 주요부분에 대한 부호의 설명＞

200 : 패드 202 : NPN 바이폴라 트랜지스터

204 : 제 1 기판 저항 206 : N-웰

208 : 접지 210 : 제 2 기판 저항

Claims

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기판 트리거 방식의 정전기 방전 보호회로로서,

도전형 반도체 기판과,

상기 기판 상에 형성된 정전기 방전 보호소자에 연결되는 제 1 기판 저항과,

상기 제 1 기판 저항과 제 1 P+ 정션을 통해 연결되는 제 1 접지와,

상기 제 1 P+ 정션 하부에 형성되는 제 1 웰과,

상기 정전기 방전 보호소자에 연결되는 제 2 기판 저항과,

상기 제 2 기판 저항과 제 2 P+ 정션을 통해 연결되는 제 2 접지와,

N+ 정션 상부의 전원전압과,

상기 N+ 정션 하부에 형성되는 제 2 웰과,

상기 정전기 방전 보호소자에 연결되는 제 3 기판 저항과,

상기 제 2 P+ 정션 하부에 형성되는 제 3 웰

을 포함하는 정전기 방전 보호회로.
제 10 항에 있어서,

상기 제 1 기판은,

그 일단이 상기 정전기 방전 보호소자의 게이트에 연결되고, 그 타단이 상기 제 1 P+ 정션을 통해 상기 제 1 접지와 연결되는 것을 특징으로 하는 정전기 방전 보호회로.
제 10 항에 있어서,

상기 제 2 기판 저항 및 제 3 기판 저항은,

그 일단이 상기 정전기 방전 보호소자의 게이트에 연결되고, 그 타단이 상기 제 2 P+ 정션을 통해 상기 제 2 접지와 연결되는 것을 특징으로 하는 정전기 방전 보호회로.
제 10 항에 있어서,

상기 반도체 기판은 P-웰이며 상기 제 1 웰, 제 2 웰, 제 3 웰은 각각 N-웰인 것을 특징으로 하는 정전기 방전 보호회로.
제 13 항에 있어서,

상기 제 1 N-웰에 의해 상기 제 1 기판 저항의 저항 값을 증가시키고, 상기 제 2 N-웰에 의해 상기 제 2 기판 저항의 저항 값을 증가시키며, 상기 제 3 N-웰에 의해 상기 제 3 기판 저항의 저항 값을 증가시키는 것을 특징으로 하는 정전기 방전 보호회로.
제 10 항에 있어서,

상기 정전기 방전 보호소자는, NPN 바이폴라 트랜지스터인 것을 특징으로 하는 정전기 방전 보호회로.