KR102496371B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시 형태에 따른 반도체 장치는, 기판에 형성되는 가드 활성 영역, 상기 가드 활성 영역에 인접하는 소자 영역에 배치되며, 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 각각 포함하는 복수의 트랜지스터들, 및 상기 복수의 트랜지스터들 중에서 제1 트랜지스터와 제2 트랜지스터 사이에 배치되며, 상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체, 상기 제1 트랜지스터의 게이트 구조체에 연결되는 제1 활성 영역, 및 상기 제2 트랜지스터의 게이트 구조체에 연결되는 제2 활성 영역을 갖는 다이오드 트랜지스터를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 제조 공정은 복수의 단위 공정들을 포함하며, 복수의 단위 공정들이 진행되는 동안 이미 형성된 반도체 소자들을 보호하기 위하여 다양한 방법이 제안되고 있다. 단위 공정들에 의해 이미 형성된 반도체 소자들이 입을 수 있는 데미지를 최소화하기 위한 목적으로, 반도체 기판에는 다양한 보호 소자들이 추가로 형성될 수 있다. 그러나 제한된 면적에 가능한 많은 수의 반도체 소자들을 배치해야 하는 점을 고려할 때, 보호 소자들의 배치로 인해 반도체 장치의 집적도가 저하되거나, 설계의 자유도가 감소하는 문제 등이 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 복수의 트랜지스터들을 보호하기 위한 다이오드를 트랜지스터 형태로 제공함으로써, 레이아웃 설계의 자유도를 높이고, 게이트 전극들의 손상을 방지할 수 있는 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판에 형성되는 가드 활성 영역, 상기 가드 활성 영역에 인접하는 소자 영역에 배치되며, 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 각각 포함하는 복수의 트랜지스터들, 및 상기 복수의 트랜지스터들 중에서 제1 트랜지스터와 제2 트랜지스터 사이에 배치되며, 상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체, 상기 제1 트랜지스터의 게이트 구조체에 연결되는 제1 활성 영역, 및 상기 제2 트랜지스터의 게이트 구조체에 연결되는 제2 활성 영역을 갖는 다이오드 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판에 형성되는 가드 활성 영역, 제1 방향에서 상기 가드 활성 영역에 인접하여 배치되며, 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 갖는 제1 트랜지스터, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 트랜지스터와 인접하여 배치되며, 상기 제1 방향에서 연장되어 상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체, 및 상기 다이오드 게이트 구조체와 상기 제1 트랜지스터 사이에 배치되며 상기 제1 트랜지스터의 게이트 구조체에 연결되는 제1 활성 영역을 갖는 다이오드 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판에 형성되며, 제1 도전형의 불순물로 도핑되는 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 각각 포함하는 복수의 트랜지스터들, 상기 복수의 트랜지스터들에 인접하도록 상기 기판에 형성되며, 상기 제1 도전형의 불순물로 도핑되는 가드 활성 영역, 및 상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체 및 상기 다이오드 게이트 구조체에 인접하는 제1 활성 영역과 제2 활성 영역을 포함하며, 플라즈마 이온에 의해 발생하는 전류를 상기 기판으로 흘리는 다이오드 트랜지스터를 포함한다.
본 발명의 일 실시예에 따르면, 플라즈마를 이용하는 공정에서 반도체 소자에 발생할 수 있는 데미지를 없애거나 최소화하기 위한 다이오드 소자를, 트랜지스터 형태로 형성할 수 있다. 따라서 소정의 간격 내에 게이트 전극을 효율적으로 배치할 수 있어 제한된 면적에 많은 수의 반도체 소자들을 집적할 수 있으며, 하나의 트랜지스터에서 복수의 다이오드 소자를 정의하여 복수의 반도체 소자들에 대한 보호 기능을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 3은 도 2에 도시한 일 실시예에 따른 반도체 장치의 I-I` 방향의 단면을 도시한 도면이다.
도 4는 도 2에 도시한 일 실시예에 따른 반도체 장치의 II-II` 방향의 단면을 도시한 도면이다.
도 5는 도 2에 도시한 일 실시예에 따른 반도체 장치의 III-III` 방향의 단면을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 7은 도 6에 도시한 일 실시예에 따른 반도체 장치의 IV-IV` 방향의 단면을 도시한 도면이다.
도 8은 도 6에 도시한 일 실시예에 따른 반도체 장치의 V-V` 방향의 단면을 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 10은 도 9에 도시한 일 실시예에 따른 반도체 장치의 VI-VI` 방향의 단면을 도시한 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 12는 도 11에 도시한 일 실시예에 따른 반도체 장치의 VII-VII` 방향의 단면을 도시한 도면이다.
도 13은 도 11에 도시한 일 실시예에 따른 반도체 장치의 VIII-VIII` 방향의 단면을 도시한 도면이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 15는 도 14에 도시한 일 실시예에 따른 반도체 장치의 IX-IX` 방향의 단면을 도시한 도면이다.
도 16은 도 14에 도시한 일 실시예에 따른 반도체 장치의 X-X` 방향의 단면을 도시한 도면이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 장치를 간단하게 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 복수의 영역들(10-40)을 포함할 수 있다. 복수의 영역들(10-40) 중 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)에서 서로 인접한 영역들(10-40)은, 서로 다른 도전형의 불순물로 도핑되는 웰 영역을 포함할 수 있다. 일례로, 제1 영역(10)과 제4 영역(40)은 NMOS 트랜지스터가 형성되는 P-웰 영역을 포함하고, 제2 영역(20)과 제3 영역(30)은 PMOS 트랜지스터가 형성되는 N-웰 영역을 포함할 수 있다.
서로 다른 도전형의 불순물로 도핑되는 웰 영역들 간의 간섭을 막기 위해, 복수의 영역들(10-40)은 가드 활성 영역들(11-41)로 둘러싸일 수 있다. 제1 영역(10)과 제4 영역(40)의 가드 활성 영역들(11, 41)은, P-웰 영역에 N형 불순물을 도핑함으로써 형성될 수 있으며, 접지 전압에 연결될 수 있다. 제2 영역(20)과 제3 영역(30)의 가드 활성 영역들(21, 31)은, N-웰 영역에 P형 불순물을 도핑함으로써 형성될 수 있으며, 접지 전압보다 높은 전압에 연결될 수 있다.
가드 활성 영역들(11-41)에 의해, 복수의 반도체 소자들(13-43)이 형성되는 소자 영역들(12-42)이 정의될 수 있다. 소자 영역들(12-42)에 형성되는 복수의 반도체 소자들(13-43)의 종류는, 복수의 영역들(10-40) 각각에 형성되는 웰 영역의 도전형에 의해 결정될 수 있다.
복수의 반도체 소자들(13-43)은 게이트 구조체와 활성 영역을 갖는 트랜지스터들을 포함할 수 있다. 게이트 구조체는 반도체 장치(1)가 형성되는 반도체 기판의 상면에 수직한 방향으로 세워질 수 있다. 활성 영역과 게이트 구조체 등을 형성한 후 진행되는 후속 공정들에서 게이트 구조체가 무너지는 것을 방지하기 위해서는, 소정의 기준 간격마다 게이트 구조체가 배치되어야 할 수 있다. 또한, 플라즈마를 이용하는 공정 등에서 발생하는 게이트 구조체의 손상을 막기 위해, 게이트 구조체와 연결되는 다이오드를 형성할 수 있다.
게이트 구조체와 연결되는 다이오드는, 플라즈마 등을 이용하는 공정에서 방전에 의해 발생하는 전하의 통로를 제공하는 안테나 다이오드일 수 있다. 안테나 다이오드는 반도체 기판과 연결될 수 있으며, 따라서 방전에 의해 발생하는 전하, 전류 등이 반도체 기판으로 빠져나감으로써 게이트 구조체의 파손을 방지할 수 있다.
일반적인 경우, 안테나 다이오드는 복수의 반도체 소자들(13-43)과 별도의 다이오드 활성 영역을 만들고, 게이트 구조체를 다이오드 활성 영역까지 연장하여 연결함으로써 형성될 수 있다. 다이오드 활성 영역을 제1 방향(X축 방향)에서 반도체 소자들(13-43) 사이에 형성할 경우, 반도체 소자들(13-43)에 포함되는 게이트 구조체들 간의 간격이 다이오드 활성 영역에 의해 멀어질 수 있다. 따라서, 후속 공정에서 게이트 구조체들 중 일부가 무너지는 문제가 발생할 수 있으며, 이 문제를 해결하기 위해 추가로 더미 게이트 구조체를 다이오드 활성 영역에 인접하여 형성할 경우, 반도체 소자들(13-43)의 집적도가 낮아질 수 있다. 또한, 다이오드 활성 영역이 제2 방향(Y축 방향)에서 반도체 소자들(13-43) 사이에 형성될 경우, 제2 방향에서 반도체 소자들(13-43)의 집적도가 낮아질 수 있다.
본 발명의 실시예들에서는 상기와 같은 문제점을 해결하기 위해, 복수의 반도체 소자들(13-43) 중 일부의 사이에 트랜지스터 형태로 안테나 다이오드를 형성할 수 있다. 따라서, 게이트 구조체들 사이의 간격을 소정의 기준 간격 이하로 확보하여 후속 공정에서 게이트 구조체가 무너지는 것을 방지할 수 있으며, 반도체 소자들(13-43)의 집적도가 낮아지는 문제 역시 해결할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 제1 트랜지스터(110), 제2 트랜지스터(120), 다이오드 트랜지스터(130) 등을 포함할 수 있다. 제1 트랜지스터(110)와 제2 트랜지스터(120)는 반도체 장치(100)에 구현하고자 하는 회로에 포함되어 동작하는 반도체 소자들일 수 있으며, 다이오드 트랜지스터(130)는 반도체 장치(100)의 제조 공정에서 제1 트랜지스터(110)와 제2 트랜지스터(120)의 손상을 방지 또는 줄이고자 하는 목적으로 마련되는 반도체 소자일 수 있다. 다이오드 트랜지스터(130)는 제1 트랜지스터(110)와 제2 트랜지스터(120) 사이에 배치될 수 있다.
한편, 제1 트랜지스터(110), 제2 트랜지스터(120), 다이오드 트랜지스터(130)는 제1 더미 게이트 구조체(141)와 제2 더미 게이트 구조체(142) 사이에 배치될 수 있다. 다만, 제1 더미 게이트 구조체(141)와 제2 더미 게이트 구조체(142)는 실시예에 따라 생략되거나, 또는 제1 더미 게이트 구조체(141)와 제2 더미 게이트 구조체(142) 사이에 더 많은 개수의 트랜지스터들이 형성될 수도 있다.
제1 트랜지스터(110)는 활성 영역(111, 112)과 게이트 구조체(113)를 포함할 수 있다. 활성 영역(111, 112)은 제1 트랜지스터(110)의 소스 영역(111)과 드레인 영역(112)을 각각 제공할 수 있다. 게이트 구조체(113)는 활성 영역(111, 112)과 교차하도록 형성되며, 반도체 장치(100)가 형성되는 반도체 기판의 상면에서 돌출되도록 형성될 수 있다. 소스 영역(111)과 드레인 영역(112) 각각은, 컨택(114, 115)을 통해 상부의 메탈 라인(116, 117)과 연결될 수 있다. 게이트 구조체(113) 역시 컨택(118)을 통해 상부의 메탈 라인과 연결될 수 있으며, 도 2에서 게이트 구조체(130)와 연결되는 메탈 라인은 생략된 것으로 이해될 수 있다.
제1 트랜지스터(110)와 제2 트랜지스터(120)는 유사한 구조를 가질 수 있다. 제2 트랜지스터(120)는 소스 영역(121), 드레인 영역(122)과 게이트 구조체(123)를 포함하며, 소스 영역(121)과 드레인 영역(122)은, 각각 컨택(124, 125)을 통해 상부의 메탈 라인(126, 127)과 연결될 수 있다. 게이트 구조체(123)도 컨택(128)을 통해 상부의 메탈 라인과 연결될 수 있다.
다이오드 트랜지스터(130)는 제1 활성 영역(131)과 제2 활성 영역(132), 및 다이오드 게이트 구조체(133)를 포함할 수 있다. 제1 활성 영역(131)과 제2 활성 영역(132)은 소스 영역들(111, 121) 및 드레인 영역들(112, 122)과 같은 도전형의 불순물로 도핑될 수 있다. 제1 활성 영역(131)은 제1 트랜지스터(110)와 다이오드 게이트 구조체(133) 사이에 형성되며, 제2 활성 영역(132)은 제2 트랜지스터(120)와 다이오드 게이트 구조체(133) 사이에 형성될 수 있다. 제1 활성 영역(131)은 제1 컨택(134)을 통해 상부의 제1 메탈 라인(136)과 연결되며, 제1 메탈 라인(136)은 제1 트랜지스터(110)의 게이트 구조체(113)와 컨택(119)을 통해 연결될 수 있다. 즉, 제1 트랜지스터(110)의 게이트 구조체(113)가 제1 활성 영역(131)이 제공하는 제1 안테나 다이오드에 연결될 수 있다.
마찬가지로, 제2 활성 영역(132)은 제2 컨택(135)을 통해 상부의 제2 메탈 라인(137)과 연결되며, 제2 메탈 라인(137)은 제2 트랜지스터(120)의 게이트 구조체(123)와 컨택(129)을 통해 연결될 수 있다. 따라서, 제2 트랜지스터(120)의 게이트 구조체(123)는, 제2 활성 영역(132)이 제공하는 제2 안테나 다이오드에 연결될 수 있다.
본 발명의 일 실시예에서는, 제1 방향(X축 방향)에서 제1 트랜지스터(110)와 제2 트랜지스터(120) 사이에 배치되는 다이오드 트랜지스터(130)가, 제1 트랜지스터(110)에 연결되는 제1 안테나 다이오드와, 제2 트랜지스터(120)에 연결되는 제2 안테나 다이오드를 제공할 수 있다. 따라서, 제2 방향(Y축 방향)으로 추가적인 반도체 소자, 또는 활성 영역이 형성되지 않으며, 제2 방향에서 반도체 장치(100)의 집적도가 저하되는 것을 방지할 수 있다. 또한, 제1 트랜지스터(110)의 게이트 구조체(113)와 제2 트랜지스터(120)의 게이트 구조체(123) 사이에 다이오드 게이트 구조체(133)가 배치됨에 따라, 연마 공정 등의 후속 공정에 따른 게이트 구조체의 무너짐 역시 방지할 수 있다.
다이오드 게이트 구조체(133)는 제2 방향으로 연장되며, 가드 컨택(151)에 의해 가드 활성 영역(150)과 연결될 수 있다. 가드 활성 영역(150)은 활성 영역(111, 112, 121, 122)과 같은 도전형의 불순물로 도핑되는 영역일 수 있으며, 소정의 전압을 입력받을 수 있다. 일례로, 제1 트랜지스터(110)와 제2 트랜지스터(120)가 NMOS 트랜지스터일 경우, 가드 활성 영역(150)은 N형 불순물로 도핑될 수 있다. 반면, 제1 트랜지스터(110)와 제2 트랜지스터(120)가 PMOS 트랜지스터일 경우, 가드 활성 영역(150)은 P형 불순물로 도핑될 수 있다.
제1 및 제2 트랜지스터들(110, 120)이 NMOS 트랜지스터이면, 가드 활성 영역(150)은 접지 전압을 바이어스 전압으로 입력받을 수 있다. 따라서, 다이오드 게이트 구조체(133)가 접지 전압을 입력받으며, 다이오드 트랜지스터(130)가 턴-오프 상태를 유지하여 제1 활성 영역(131)과 제2 활성 영역(132)이 분리될 수 있다. 제1 및 제2 트랜지스터들(110, 120)이 PMOS 트랜지스터이면, 가드 활성 영역(150)은 접지 전압보다 높은 전압을 바이어스 전압으로 입력받을 수 있으며, 역시 다이오드 트랜지스터(130)가 턴-오프 상태를 유지하여 제1 활성 영역(131)과 제2 활성 영역(132)이 분리될 수 있다.
가드 활성 영역(150)에 입력되는 바이어스 전압은, 가드 컨택(151)을 통해 입력되거나, 또는 가드 컨택(151)과 다른 별도의 컨택에 의해 입력될 수 있다. 가드 컨택(151)은 메탈 라인들(114, 115, 124, 125, 134, 135) 하부 높이까지 연장되는 컨택일 수 있다.
도 3은 도 2에 도시한 일 실시예에 따른 반도체 장치의 I-I` 방향의 단면을 도시한 도면이다. 도 4는 도 2에 도시한 일 실시예에 따른 반도체 장치의 II-II` 방향의 단면을 도시한 도면이며, 도 5는 도 2에 도시한 일 실시예에 따른 반도체 장치의 III-III` 방향의 단면을 도시한 도면이다.
먼저 도 3을 참조하면, 본 발명의 일 실시예에서 제1 트랜지스터(110)와 제2 트랜지스터(120) 사이에 다이오드 트랜지스터(130)가 배치될 수 있다. 제1 트랜지스터(110)와 제2 트랜지스터(120) 및 다이오드 트랜지스터(130) 각각의 경계에는 소자 분리 영역(102)이 형성될 수 있다. 소자 분리 영역(102)은 STI(Shallow Trench Isolation) 또는 DTI(Deep Trench Isolation) 등으로 형성될 수 있다.
제1 트랜지스터(110)와 제2 트랜지스터(120)에 인접하여 형성되는 제1 및 제2 더미 게이트 구조체들(141, 142)은 소자 분리 영역(102)에 바로 인접하여 형성될 수 있다. 제1 및 제2 더미 게이트 구조체들(141, 142)은 활성 영역과 교차하거나 인접하여 형성되지 않을 수 있다.
다음으로 도 4를 참조하면, 다이오드 트랜지스터(130)의 제1 활성 영역(131)은 복수의 컨택들(134)을 통해 상부의 제1 메탈 라인(136)과 연결될 수 있다. 제1 메탈 라인(136)은 제2 방향(Y축 방향)을 따라 제1 트랜지스터(110)의 게이트 구조체(113)의 상부까지 연장될 수 있다. 제1 트랜지스터(110)의 게이트 구조체(113)는 컨택(119)과 제1 메탈 라인(136)을 통해 제1 활성 영역(131)과 연결될 수 있다. 따라서, 플라즈마 등을 이용하는 후속 공정에서 방전에 따른 전하, 또는 전류가 생성될 경우, 제1 활성 영역(131)이 제공하는 제1 안테나 다이오드로 전하 또는 전류가 흐름으로써 게이트 구조체(113)에 가해지는 손상이 최소화될 수 있다.
가드 활성 영역(150)은 소자 분리 영역(102) 사이에 위치하며 제1 활성 영역(131)과 같은 도전형의 불순물로 도핑될 수 있다. 도 5를 참조하면, 가드 활성 영역(150)은 가드 컨택(151)에 의해 다이오드 게이트 구조체(133)와 연결될 수 있으며, 가드 컨택(151)은 제1 메탈 라인(136)의 하부까지 연장될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 6에 도시한 일 실시예에 따른 반도체 장치(200)는, 핀 구조물에 의해 제공되는 채널 영역을 갖는 제1 트랜지스터(210)와 제2 트랜지스터(220) 및 다이오드 트랜지스터(230) 등을 포함할 수 있다. 도 6에 도시한 일 실시예에서는, 반도체 장치(200)의 구조를 설명하기 위해 일부 구성 요소가 생략될 수 있다. 일례로, 도 6에서는 반도체 기판 상에 형성되는 층간 절연층이 도시되지 않을 수 있다.
제1 트랜지스터(210)는 소스 영역(211)과 드레인 영역(212), 및 게이트 구조체(213) 등을 포함할 수 있다. 소스 영역(211)과 드레인 영역(212)은 게이트 구조체(213)에 매립되는 핀 구조물과 연결될 수 있다. 소스 영역(211)과 드레인 영역(212) 각각은 컨택(214, 215)에 연결되며, 컨택(214, 215)은 소스 영역(211)과 드레인 영역(212)의 적어도 일부 영역을 리세스하는 형태로 형성될 수 있다. 게이트 구조체(213)는 컨택(216)에 연결되며, 일례로 게이트 구조체(213)에 연결되는 컨택(216)은, 소스 영역(211) 및 드레인 영역(212)에 연결되는 컨택(214, 215)보다 작은 높이를 가질 수 있다. 상기 높이는, 제3 방향(Z축 방향)에서 정의되는 길이일 수 있다. 제2 트랜지스터(220)는 제1 트랜지스터(210)와 유사한 구조를 가질 수 있다.
다이오드 트랜지스터(230)는 제1 트랜지스터(210)와 제2 트랜지스터(220) 사이에 배치되며, 제1 활성 영역(231)과 제2 활성 영역(232) 및 다이오드 게이트 구조체(233) 등을 포함할 수 있다. 제1 활성 영역(231)은 제1 컨택(234)을 통해 제1 메탈 라인(236)에 연결되며, 제2 활성 영역(232)은 제2 컨택(235)을 통해 제2 메탈 라인(237)에 연결될 수 있다. 제1 컨택(234)과 제2 컨택(235) 각각은, 제1 활성 영역(231)과 제2 활성 영역(232)의 일부를 리세스하는 형태로 형성될 수 있다.
제1 메탈 라인(236)은 제2 방향(Y축 방향)으로 연장되어 컨택(219)을 통해 제1 트랜지스터(210)의 게이트 구조체(213)와 연결될 수 있다. 한편, 제2 메탈 라인(237)은 제2 방향으로 연장되어 컨택(229)을 통해 제2 트랜지스터(220)의 게이트 구조체(223)와 연결될 수 있다. 따라서, 제1 활성 영역(231)은 제1 트랜지스터(210)의 게이트 구조체(213)와 연결되는 제1 안테나 다이오드를 제공하고, 제2 활성 영역(232)은 제2 트랜지스터(220)의 게이트 구조체(223)와 연결되는 제2 안테나 다이오드를 제공할 수 있다.
다이오드 게이트 구조체(233)는 가드 컨택(251)에 의해 가드 활성 영역(250)과 연결될 수 있다. 가드 활성 영역(250)은 활성 영역들(211, 212, 221, 222, 231, 232)과 같은 도전형의 불순물로 도핑되는 영역이며, 소정의 바이어스 전압을 입력받을 수 있다. 다이오드 게이트 구조체(233)를 가드 활성 영역(250)과 연결함으로써, 다이오드 트랜지스터(230)는 턴-오프 상태를 유지할 수 있다. 따라서, 제1 안테나 다이오드와 제2 안테나 다이오드 사이의 간섭을 최소화할 수 있다.
도 7은 도 6에 도시한 일 실시예에 따른 반도체 장치의 IV-IV` 방향의 단면을 도시한 도면이며, 도 8은 도 6에 도시한 일 실시예에 따른 반도체 장치의 V-V` 방향의 단면을 도시한 도면이다.
먼저 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 핀 구조물(204)에 의해 제공되는 채널 영역을 갖는 복수의 트랜지스터들(210, 220)과 다이오드 트랜지스터(230)를 포함할 수 있다. 핀 구조물(204)은 기판(201)의 상면에 수직하는 제3 방향(Z축 방향)을 따라 세워지는 구조물로서, 제1 방향(X축 방향)을 따라 연장될 수 있다. 핀 구조물(204)은 하부 핀(202)과 상부 핀(203)을 포함하며, 상부 핀(203)은 게이트 구조체들(213, 223, 233)에 의해 커버될 수 있다.
하부 핀(202)은 활성 영역들(211, 212, 221, 222, 231, 232)이 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정에 의해 형성되는 데에 필요한 시드층을 제공할 수 있다. 즉, 하부 핀(202)은 활성 영역들(211, 212, 221, 222, 231, 232)과 연결될 수 있다. 또한, 복수의 트랜지스터들(210, 220)과 다이오드 트랜지스터(230) 사이에서는 하부 핀(202)이 제거될 수 있다.
앞서 설명한 바와 같이, 활성 영역들(211, 212, 221, 222, 231, 232)에 연결되는 컨택들(214, 215, 224, 225, 234, 235)은, 활성 영역들(211, 212, 221, 222, 231, 232)의 일부를 리세스하는 형태로 형성될 수 있다. 컨택들(214, 215, 224, 225, 234, 235)은 배리어 금속층 및 배리어 금속층 내부를 채우는 필(Fill) 금속층 등을 포함할 수 있으며, 배리어 금속층과 필 금속층은 서로 다른 물질로 형성될 수 있다.
활성 영역들(211, 212, 221, 222, 231, 232)과 게이트 구조체들(213, 223, 233)은 층간 절연층(260)에 의해 커버될 수 있다. 층간 절연층(260)은 제1 층간 절연층(261)과 제2 층간 절연층(262)을 포함할 수 있으며, 제1 층간 절연층(261)은 제2 층간 절연층(262)의 상면에 형성될 수 있다. 컨택들(214, 215, 224, 225, 234, 235)은 층간 절연층(260)에 매립되고, 컨택들(214, 215, 224, 225, 234, 235)의 상면은 제2 층간 절연층(262)의 상면과 공면을 형성할 수 있다. 따라서, 제1 메탈 라인(236)과 제2 메탈 라인(237)은 제2 층간 절연층(262)의 상면 위에서 제1 컨택(234) 및 제2 컨택(235)과 연결될 수 있다.
도 8을 참조하면, 다이오드 트랜지스터(230)의 제1 활성 영역(231)은 제1 컨택(234)을 통해 층간 절연층(260) 상부의 제1 메탈 라인(236)과 연결될 수 있다. 제1 활성 영역(231)은 하부 핀(202)으로부터 성장하여 형성될 수 있으며, 하부 핀(202)들 사이에는 소자 분리막(205)이 형성될 수 있다. 제1 메탈 라인(236)은 제2 방향(Y축 방향)으로 연장되어 컨택(219)을 통해 제1 트랜지스터(210)의 게이트 구조체(213)와 연결될 수 있다. 따라서, 제1 트랜지스터(210)의 게이트 구조체(213)는 제1 활성 영역(231)이 제공하는 제1 안테나 다이오드와 연결되며, 플라즈마를 이용하는 후속 공정에서 발생하는 방전에 의한 전류 등이 제1 안테나 다이오드를 통해 반도체 기판(201)으로 흐를 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 9에 도시한 일 실시예에서, 반도체 장치(300)는 복수의 트랜지스터들(310, 320), 다이오드 트랜지스터(330), 및 더미 게이트 구조체들(341, 342) 등을 포함할 수 있다. 다이오드 트랜지스터(330)는 제1 트랜지스터(310) 및 제2 트랜지스터(320) 사이에 배치되며, 복수의 안테나 다이오드들을 제공할 수 있다. 제1 트랜지스터(310)와 제2 트랜지스터(320)는, 앞서 도 2 내지 도 5를 참조하여 설명한 제1 트랜지스터(110) 및 제2 트랜지스터(120)와 유사한 구조를 가질 수 있다.
도 9에 도시한 일 실시예에서, 다이오드 트랜지스터(330)는 제1 내지 제4 활성 영역들(331-334)을 포함할 수 있다. 제1 활성 영역(331)과 제3 활성 영역(333)은 제1 트랜지스터(310)에 인접하여 배치되며, 제2 활성 영역(332)과 제4 활성 영역(334)은 제2 트랜지스터(320)에 인접하여 배치될 수 있다. 제1 활성 영역(331)은 제1 트랜지스터(310)의 게이트 구조체(313)에 연결되는 제1 안테나 다이오드를 제공하며, 제2 활성 영역(332)은 제2 트랜지스터(320)의 게이트 구조체(323)에 연결되는 제2 안테나 다이오드를 제공할 수 있다.
제1 활성 영역(331)은 제1 컨택(336)을 통해 제1 메탈 라인(371)과 연결되고, 제1 메탈 라인(371)은 제1 트랜지스터(310)의 게이트 구조체(313)와 컨택(319)에 의해 연결될 수 있다. 마찬가지로, 제2 활성 영역(332)은 제2 컨택(337)을 통해 제2 메탈 라인(372)과 연결되며, 제2 메탈 라인(372)은 제2 트랜지스터(320)의 게이트 구조체(323)와 컨택(329)에 의해 연결될 수 있다.
한편, 제3 활성 영역(333)과 제4 활성 영역(334)은, 제1 메탈 라인(371) 및 제2 메탈 라인(372)과 분리될 수 있다. 도 9를 참조하면, 제3 활성 영역(333)은 제3 컨택(338)을 통해 제3 메탈 라인(373)에 연결되며, 제4 활성 영역(334)은 제4 컨택(339)을 통해 제4 메탈 라인(374)에 연결될 수 있다. 따라서, 도 9에 도시한 일 실시예에서는 다이오드 트랜지스터(330)가 제1 내지 제4 활성 영역들(331-334)에 의해 제1 내지 제4 안테나 다이오드들을 제공할 수 있다. 제3 메탈 라인(373)과 제4 메탈 라인(374)은, 제1 트랜지스터(310) 및 제2 트랜지스터(320)와 다른 트랜지스터에 연결되어 제3 안테나 다이오드 및 제4 안테나 다이오드를 제공할 수 있다.
다이오드 게이트 구조체(335)는 제1 내지 제4 활성 영역들(331-334)에 인접하도록 형성될 수 있다. 다이오드 게이트 구조체(335)는 제2 방향(Y축 방향)에서 가드 활성 영역(350)까지 연장되며, 가드 컨택(351)에 의해 가드 활성 영역(350)과 연결될 수 있다. 가드 활성 영역(350)은 제1 내지 제4 활성 영역들(331-334)과 같은 도전형의 불순물로 도핑되며, 소정의 바이어스 전압을 입력받을 수 있다. 가드 활성 영역(350)에 입력되는 바이어스 전압에 의해 다이오드 트랜지스터(330)가 턴-오프 상태를 유지할 수 있다. 따라서 제1 활성 영역(331)과 제2 활성 영역(332)이 서로 전기적으로 분리되고, 제3 활성 영역(333)과 제4 활성 영역(334)이 서로 전기적으로 분리되어, 다이오드 트랜지스터(330)가 제1 내지 제4 안테나 다이오드들을 제공할 수 있다. 4개의 서로 다른 트랜지스터들에 연결되는 4개의 안테나 다이오드들이 하나의 다이오드 트랜지스터(330)에 의해 제공되므로, 반도체 장치(300)의 집적도를 개선할 수 있다.
한편, 도 9에 도시한 일 실시예에서는, 제1 활성 영역(331)과 제2 활성 영역(332)이, 제3 활성 영역(333) 및 제4 활성 영역(334)에 비해 가드 활성 영역(350)에 가까이 배치될 수 있다. 따라서, 제1 트랜지스터(310)와 제2 트랜지스터(320)의 게이트 구조체들(313, 323)에서 제1 방향(X축 방향)으로 연장되는 일부 영역은, 다이오드 트랜지스터(330)와 가드 활성 영역(350) 사이에 배치될 수 있다.
도 10은 도 9에 도시한 일 실시예에 따른 반도체 장치의 VI-VI` 방향의 단면을 도시한 도면이다.
도 10을 참조하면, 반도체 기판(301)에는 소자 분리 영역(302)이 형성될 수 있다. 소자 분리 영역(302)은 활성 영역들(331, 333)과 가드 활성 영역(350) 사이에 형성될 수 있다. 소자 분리 영역(302)에 의해, 다이오드 게이트 구조체(335)와 제1 트랜지스터(310) 사이에 배치되는 제1 활성 영역(331)과 제3 활성 영역(333)이 서로 전기적으로 분리될 수 있다.
앞서 설명한 바와 같이, 제1 활성 영역(331)은 제1 안테나 다이오드를 제공하고, 제3 활성 영역(333)은 제3 안테나 다이오드를 제공하며, 제1 안테나 다이오드와 제3 안테나 다이오드는 서로 다른 트랜지스터들에 연결될 수 있다. 도 10을 참조하면, 제1 활성 영역(331)은 제1 컨택(336)과 제1 메탈 라인(371) 등을 통해 제1 트랜지스터(310)의 게이트 구조체(313)에 연결될 수 있다. 한편, 제3 활성 영역(333)은 제3 컨택(338)을 통해 제3 메탈 라인(373)에 연결되며, 제3 메탈 라인(373)은 제1 트랜지스터(310)가 아닌 다른 트랜지스터의 게이트 구조체에 연결될 수 있다.
가드 활성 영역(350)은 가드 컨택(351)에 연결되며, 가드 컨택(351)은 가드 활성 영역(350)과 다이오드 게이트 구조체(335)를 연결할 수 있다. 가드 컨택(351)은 층간 절연층(360)을 관통하도록 형성될 수 있다. 즉, 가드 컨택(351)의 상면은, 층간 절연층(360)의 상면, 및 메탈 라인들(371, 373)의 하면과 공면을 형성할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 11에 도시한 일 실시예에서, 반도체 장치(400)는 복수의 트랜지스터들(410, 420), 다이오드 트랜지스터(430), 및 더미 게이트 구조체들(441, 442) 등을 포함할 수 있다. 다이오드 트랜지스터(430)는 제1 트랜지스터(410) 및 제2 트랜지스터(420) 사이에 배치되며, 복수의 안테나 다이오드들을 제공할 수 있다. 제1 트랜지스터(410)와 제2 트랜지스터(420)는, 앞서 도 2 내지 도 5, 도 9, 및 도 10 등을 참조하여 설명한 제1 트랜지스터(110, 310) 및 제2 트랜지스터(120, 320)와 유사한 구조를 가질 수 있다.
도 11에 도시한 일 실시예에서, 다이오드 트랜지스터(430)는 제1 내지 제4 활성 영역들(431-434)을 포함할 수 있다. 제1 활성 영역(431)과 제3 활성 영역(433)은 제1 트랜지스터(410)에 인접하여 배치되며, 제2 활성 영역(432)과 제4 활성 영역(434)은 제2 트랜지스터(420)에 인접하여 배치될 수 있다. 제1 활성 영역(431)은 제1 트랜지스터(410)의 게이트 구조체(413)에 연결되는 제1 안테나 다이오드를 제공하며, 제2 활성 영역(432)은 제2 트랜지스터(420)의 게이트 구조체(423)에 연결되는 제2 안테나 다이오드를 제공할 수 있다.
도 11을 참조하면, 제1 활성 영역(431)과 제2 활성 영역(432)이 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 서로 다른 위치에 배치될 수 있다. 또한, 다이오드 게이트 구조체(435)를 기준으로 제1 활성 영역(431)과 마주보는 제4 활성 영역(434), 및 제2 활성 영역(432)과 마주보는 제3 활성 영역(433)은, 상부의 메탈 라인들(436, 437)과 연결되지 않고 플로팅될 수 있다.
다이오드 게이트 구조체(435)는 가드 활성 영역(450)까지 연장되어 가드 컨택(451)에 의해 소정의 바이어스 전압을 입력받으며, 상기 바이어스 전압에 의해 다이오드 트랜지스터(430)는 턴-오프 상태를 유지할 수 있다. 다만, 턴-오프 상태를 유지함에도 불구하고 다이오드 게이트 구조체(435)를 가로지르는 누설 경로를 통해 전류가 흐를 수 있다. 도 11에서는 제1 활성 영역(431)과 제2 활성 영역(432)을 제1 및 제2 방향들에서 서로 다른 위치에 배치함으로써, 제1 안테나 다이오드로 유입된 전류가 누설 경로를 따라 제2 안테나 다이오드로 흐르는 것을 방지할 수 있다. 따라서, 제1 안테나 다이오드와 제2 안테나 다이오드 간의 간섭을 줄일 수 있다.
도 12는 도 11에 도시한 일 실시예에 따른 반도체 장치의 VII-VII` 방향의 단면을 도시한 도면이며, 도 13은 도 11에 도시한 일 실시예에 따른 반도체 장치의 VIII-VIII` 방향의 단면을 도시한 도면이다.
먼저 도 12를 참조하면, 반도체 기판(401)에 소자 분리 영역(402)이 형성되고, 소자 분리 영역(402)의 사이에 활성 영역들(431, 433) 및 가드 활성 영역(450)이 만들어질 수 있다. 제1 활성 영역(431)은 제1 컨택(438)을 통해 상부의 제1 메탈 라인(436)과 연결되고, 제1 메탈 라인(436)은 컨택(419)에 의해 제1 트랜지스터(410)의 게이트 구조체(413)와 연결될 수 있다. 따라서, 제1 활성 영역(431)은 제1 트랜지스터(410)에 대한 제1 안테나 다이오드를 제공할 수 있다.
한편, 제3 활성 영역(433)은 따로 컨택과 연결되지 않음으로써 플로팅될 수 있다. 즉, 제3 활성 영역(433)은 다른 트랜지스터와 연결되는 안테나 다이오드를 제공하지 않을 수 있다. 따라서 제2 활성 영역(432)이 제공하는 제2 안테나 다이오드로 유입된 전류가, 다이오드 게이트 구조체(435) 하부의 누설 경로를 통해 제3 활성 영역(433)까지 흘러들어오는 경우에도, 서로 다른 트랜지스터들 간의 간섭이 발생하지 않으므로 반도체 장치(400)의 데미지를 방지할 수 있다.
가드 활성 영역(450)은 가드 컨택(451)과 연결되며, 가드 컨택(451)은 층간 절연층(460)을 관통하는 높이를 가질 수 있다. 가드 컨택(451)의 상면은 층간 절연층(460)의 상면 및 제1 메탈 라인(436)의 하면과 공면을 형성할 수 있다.
다음으로 도 13을 참조하면, 제2 활성 영역(432)은 제2 컨택(439)에 의해 층간 절연층(460) 상의 제2 메탈 라인(437)과 연결되며, 제2 메탈 라인(437)은 제2 방향(Y축 방향)으로 연장되어 컨택(429)을 통해 제2 트랜지스터(420)의 게이트 구조체(423)와 연결될 수 있다. 즉, 제2 활성 영역(432)은 제2 트랜지스터(420)의 게이트 구조체(423)에 연결되는 제2 안테나 다이오드를 제공할 수 있다.
제2 메탈 라인(437)의 하부에 배치되는 제4 활성 영역(434)은 별도의 컨택과 연결되지 않고 플로팅될 수 있다. 따라서 도 13에 도시한 바와 같이 제2 메탈 라인(437)과 제4 활성 영역(434) 사이에는 층간 절연층(460)만이 배치될 수 있다. 제1 안테나 다이오드를 제공하는 제1 활성 영역(431)으로 유입된 전류가 다이오드 게이트 구조체(435)하부의 누설 경로를 통해 제4 활성 영역(434)으로 흐르는 경우, 제4 활성 영역(434)은 플로팅되어 있으므로 다른 트랜지스터들에는 영향이 미치지 않을 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역을 도시한 평면도이다.
도 14에 도시한 일 실시예에서, 반도체 장치(500)는 복수의 트랜지스터들(510, 520), 다이오드 트랜지스터(530), 및 더미 게이트 구조체들(541, 542) 등을 포함할 수 있다. 다이오드 트랜지스터(530)는 제1 트랜지스터(510) 및 제2 트랜지스터(520) 사이에 배치되며, 복수의 안테나 다이오드들을 제공할 수 있다. 제1 트랜지스터(510)와 제2 트랜지스터(520)는, 앞서 도 2 내지 도 5, 도 9 내지 도 13 등을 참조하여 설명한 제1 트랜지스터(110, 310, 410) 및 제2 트랜지스터(120, 320, 420)와 유사한 구조를 가질 수 있다.
도 14에 도시한 일 실시예에서, 다이오드 트랜지스터(530)는 제1 및 제2 활성 영역들(531, 532)을 포함할 수 있다. 제1 활성 영역(531)과 제2 활성 영역(532)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 서로 다른 위치에 배치될 수 있다. 도 14를 참조하면, 다이오드 게이트 구조체(533)를 기준으로, 제1 활성 영역(531)과 제2 활성 영역(532) 각각의 맞은 편에는 다른 활성 영역이 형성되지 않을 수 있다.
플라즈마 등을 이용하는 반도체 공정에서 제1 트랜지스터(510)의 게이트 구조체(513)에 방전으로 인한 전류가 유입될 경우, 상기 전류는 제1 활성 영역(531)을 통해 반도체 기판으로 빠져나갈 수 있다. 도 14에 도시한 일 실시예에서는, 제1 활성 영역(531)과 제2 활성 영역(532)이 대각선 방향으로 배치되어 다이오드 게이트 구조체(533) 하부의 누설 경로가 길어질 수 있다. 따라서, 상기 전류가 누설 경로로 흐르는 경우에도 제2 활성 영역(532)까지 전달되지 않을 수 있으며, 제1 안테나 다이오드와 제2 안테나 다이오드 사이의 간섭을 줄여 트랜지스터들(510, 520)에서 발생하는 데미지를 효과적으로 줄일 수 있다.
반도체 장치(500)는, 제1 활성 영역(531)과 제1 컨택(534)을 통해 연결되는 제1 메탈 라인(536), 및 제2 활성 영역(532)과 제2 컨택(535)을 통해 연결되는 제2 메탈 라인(537)을 포함할 수 있다. 제1 메탈 라인(536)은 제1 활성 영역(531)의 상부까지 연장되고, 제2 메탈 라인(537)은 제2 활성 영역(532)의 상부까지 연장되므로, 제1 메탈 라인(536)과 제2 메탈 라인(537)은 제2 방향(Y축 방향)에서 서로 다른 길이를 가질 수 있다.
도 14에 도시한 게이트 구조체들(513, 523)의 형상은 예시적인 것일 뿐이며, 다양하게 변형될 수 있다. 게이트 구조체들(513, 523)은 제1 메탈 라인(536) 또는 제2 메탈 라인(537)과 연결되기 위해 제1 방향(X축 방향)으로 연장되는 영역을 포함하며, 상기 영역은 도 14에 도시한 일 실시예와 달리 다이오드 트랜지스터(530)와 가드 활성 영역(550) 사이에 배치될 수도 있다. 이 경우, 제1 메탈 라인(536)이 제2 메탈 라인(537)보다 제2 방향(Y축 방향)에서 길게 형성될 수 있다.
도 15는 도 14에 도시한 일 실시예에 따른 반도체 장치의 IX-IX` 방향의 단면을 도시한 도면이며, 도 16은 도 14에 도시한 일 실시예에 따른 반도체 장치의 X-X` 방향의 단면을 도시한 도면이다.
도 15 및 도 16을 참조하면, 반도체 기판(501)에 소자 분리 영역(502)이 형성되고, 소자 분리 영역(502)의 사이에 제1 활성 영역(531) 및 가드 활성 영역(550)이 만들어질 수 있다. 도 14를 참조하여 설명한 바와 같이, 제1 활성 영역(531)과 제2 활성 영역(532)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 서로 다른 위치에 형성될 수 있다. 따라서, 도 15에 도시한 바와 같이 제1 활성 영역(531)과 가드 활성 영역(550) 사이에는 소자 분리 영역(502)만이 형성될 수 있다. 또한, 도 16을 참조하면, 제2 활성 영역(532)과 접촉하는 소자 분리 영역(502)이, 제2 트랜지스터(520)의 게이트 구조체(523) 하부까지 연장될 수 있다.
도 14 내지 도 16에 도시한 일 실시예에서는, 다이오드 게이트 구조체(533)를 기준으로 대각선 방향으로 제1 활성 영역(531)과 제2 활성 영역(532)이 형성되며, 다이오드 게이트 구조체(533)에 인접한 다른 영역들은 모두 소자 분리 영역(502)으로 채워질 수 있다. 즉, 제1 활성 영역(531)과 제2 활성 영역(532) 간의 거리가 증가할 수 있다. 결과적으로, 플라즈마를 이용하는 반도체 공정에서 방전에 의해 발생한 전류가 제1 활성 영역(531)으로 유입되더라도, 상기 전류가 다이오드 게이트 구조체(533) 하부의 누설 경로를 통해 제2 활성 영역(532)까지 전달되지 않을 수 있다. 따라서, 플라즈마를 이용하는 반도체 공정을 적용함에 있어서, 이미 형성된 트랜지스터들(510, 520)을 좀 더 효과적으로 보호할 수 있다.
가드 활성 영역(550)은 가드 컨택(551)과 연결되며, 가드 컨택(551)은 층간 절연층(560)을 관통하는 높이를 가질 수 있다. 가드 컨택(551)의 상면은 층간 절연층(560)의 상면 및 제1 메탈 라인(536)의 하면과 공면을 형성할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 장치를 간단하게 나타낸 도면이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 패드 영역(610), 회로 영역(620) 및 뱅크 영역(630)을 가질 수 있다. 패드 영역(610)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있으며, 회로 영역(620)은 메모리 장치(600)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 뱅크 영역(630)에는 메모리 셀들을 갖는 복수의 뱅크들이 형성될 수 있다.
실시예들에 따라 변형될 수 있으나, 회로 영역(620)에 배치되는 회로들은, 본 발명의 일 실시예에 따른 반도체 장치들(100-500)에 의해 구현될 수 있다. 즉, 회로 영역(620)에는 메모리 장치(600)의 제조 공정에서 트랜지스터들의 손상을 방지하기 위한 목적으로 안테나 다이오드가 마련될 수 있으며, 안테나 다이오드는 본 발명의 실시예들에 따른 다이오드 트랜지스터들(130-530)에 의해 제공될 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치를 나타낸 블록도이다.
도 18에 도시한 실시예에 따른 전자 장치(1000)는 디스플레이(1010), 이미지 센서(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 이외에 전자 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 18에 도시된 구성 요소 가운데, 포트(1040)는 전자 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 이미지 센서(1020), 메모리 장치(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함하는 개념일 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다.
디스플레이(1010), 이미지 센서(1020), 메모리(1030), 프로세서(1050) 등과 같이, 반도체 공정을 통해 형성되는 트랜지스터들을 포함하는 구성 요소들에는 본 발명에 따른 반도체 장치가 적용될 수 있다. 즉, 트랜지스터들의 게이트 구조체에 연결되는 안테나 다이오드를 제공하기 위해, 트랜지스터들 사이에 다이오드 트랜지스터를 형성하고, 다이오드 트랜지스터의 활성 영역들을 다이오드로 이용할 수 있다. 또한 다이오드 트랜지스터의 게이트 구조체를 가드 활성 영역에 연결시켜 다이오드 트랜지스터를 턴-오프함으로써, 다이오드 트랜지스터의 활성 영역들 간의 간섭을 최소화할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400, 500: 반도체 장치
101, 201, 301, 401, 501: 반도체 기판
110, 210, 310, 410, 510: 제1 트랜지스터
120, 220, 320, 420, 520: 제2 트랜지스터
130, 230, 330, 430, 530: 다이오드 트랜지스터
113, 213, 313, 413, 513, 123, 223, 323, 423, 523: 게이트 구조체
133, 233, 333, 433, 533: 다이오드 게이트 구조체
131, 231, 331, 431, 531: 제1 활성 영역
132, 232, 332, 432, 532: 제2 활성 영역

Claims (10)

  1. 기판에 형성되는 가드 활성 영역;
    상기 가드 활성 영역에 인접하는 소자 영역에 배치되며, 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 각각 포함하는 복수의 트랜지스터들; 및
    상기 복수의 트랜지스터들 중에서 제1 트랜지스터와 제2 트랜지스터 사이에 배치되며, 상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체, 상기 제1 트랜지스터의 게이트 구조체에 연결되는 제1 활성 영역, 및 상기 제2 트랜지스터의 게이트 구조체에 연결되는 제2 활성 영역을 갖는 다이오드 트랜지스터; 를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 다이오드 트랜지스터는, 제1 방향에서 상기 제1 및 제2 트랜지스터들 사이에 배치되는 반도체 장치.
  3. 제2항에 있어서,
    상기 다이오드 게이트 구조체는, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 가드 활성 영역에 연결되는 반도체 장치.
  4. 제2항에 있어서,
    상기 다이오드 게이트 구조체는, 상기 제1 방향으로 연장되는 가드 컨택에 의해 상기 가드 활성 영역과 연결되는 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 활성 영역과 상기 제2 활성 영역은, 상기 제1 방향 및 상기 제1 방향과 교차하는 제2 방향에서 서로 다른 위치에 배치되는 반도체 장치.
  6. 제2항에 있어서,
    상기 게이트 구조체는 상기 제1 방향으로 연장되는 영역을 포함하며, 상기 영역은 상기 다이오드 트랜지스터와 상기 가드 활성 영역 사이에 배치되는 반도체 장치.
  7. 제1항에 있어서,
    상기 다이오드 트랜지스터는, 상기 제1 활성 영역에 인접하여 상기 다이오드 게이트 구조체와 상기 제1 트랜지스터 사이에 배치되는 제3 활성 영역, 및 상기 제2 활성 영역에 인접하여 상기 다이오드 게이트 구조체와 상기 제2 트랜지스터 사이에 배치되는 제4 활성 영역을 갖는 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 활성 영역은 상기 제1 및 제2 트랜지스터들과 다른 제3 트랜지스터의 게이트 구조체와 연결되고, 상기 제4 활성 영역은 상기 제1 내지 제3 트랜지스터들과 다른 제4 트랜지스터의 게이트 구조체와 연결되는 반도체 장치.
  9. 기판에 형성되는 가드 활성 영역;
    상기 가드 활성 영역에 인접하여 배치되며, 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 갖는 제1 트랜지스터; 및
    상기 가드 활성 영역 및 상기 제1 트랜지스터와 인접하여 배치되며, 제1 방향으로 연장되어 상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체, 및 상기 다이오드 게이트 구조체와 상기 제1 트랜지스터 사이에 배치되며 상기 제1 트랜지스터의 게이트 구조체에 연결되는 제1 활성 영역을 갖는 다이오드 트랜지스터; 를 포함하는 반도체 장치.
  10. 기판;
    상기 기판에 형성되며, 제1 도전형의 불순물로 도핑되는 활성 영역 및 상기 활성 영역과 교차하는 게이트 구조체를 각각 포함하는 복수의 트랜지스터들;
    상기 복수의 트랜지스터들에 인접하도록 상기 기판에 형성되며, 상기 제1 도전형의 불순물로 도핑되는 가드 활성 영역; 및
    상기 가드 활성 영역에 연결되는 다이오드 게이트 구조체 및 상기 다이오드 게이트 구조체에 인접하는 제1 활성 영역과 제2 활성 영역을 포함하며, 플라즈마를 이용하는 공정에서 발생하는 전류를 상기 기판으로 흘리는 다이오드 트랜지스터; 를 포함하는 반도체 장치.
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