JP4421791B2 - レベルシフト回路 - Google Patents
レベルシフト回路 Download PDFInfo
- Publication number
- JP4421791B2 JP4421791B2 JP2001204970A JP2001204970A JP4421791B2 JP 4421791 B2 JP4421791 B2 JP 4421791B2 JP 2001204970 A JP2001204970 A JP 2001204970A JP 2001204970 A JP2001204970 A JP 2001204970A JP 4421791 B2 JP4421791 B2 JP 4421791B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- supply voltage
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する２つの回路ブロック間のインタフェースを行うレベルシフト回路に関し、特に、ＬＳＩ等の１チップＩＣ内の回路ブロックごとに電源のオン／オフ制御するパワーマネージメント制御が行われる該回路ブロック間のインタフェースを行うレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化によって集積度が向上してきており、数多くの回路を１チップに収められるようになってきている。このような場合、ＬＳＩの低消費電力化を図るために、回路ブロックごとに電源系を別けるパワーマネージメントを実施していた。このため、異なる電源系の回路ブロック間での信号の入出力を行うためにレベルシフト回路が使用されていた。
【０００３】
図４は、従来のレベルシフト回路の例を示した回路図である。図４のレベルシフト回路１００は、第１電源電圧Ｖｄｄ１を電源とするインバータ１０１と、ゲートに第１電源電圧Ｖｄｄ１が印加されているＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１０２と、第１電源電圧Ｖｄｄ１よりも高い電圧である第２電源電圧Ｖｄｄ２を電源とするラッチ回路１０３とで構成されている。第１電源電圧Ｖｄｄ１を電源とする第１論理回路１０４から出力された信号は、レベルシフト回路１００の入力端ＳＩＮに入力され、インバータ１０１、ＮＭＯＳトランジスタ１０２及びラッチ回路１０３を介して出力端ＯＵＴから第２電源電圧Ｖｄｄ２で動作する第２論理回路１０５に出力される。
【０００４】
以下、第１電源電圧Ｖｄｄ１を１.５Ｖ、第２電源電圧Ｖｄｄ２を３.０Ｖ、ＮＭＯＳトランジスタ１０２のしきい値電圧を０.５Ｖとした場合を例にして説明する。入力端ＳＩＮにハイ（Ｈｉｇｈ）レベルの信号（＝１.５Ｖ）が入力されると、該信号はインバータ１０１で信号レベルがロー（Ｌｏｗ）レベルに反転される。ＮＭＯＳトランジスタ１０２のゲートには第１電源電圧Ｖｄｄ１が印加されており、ＮＭＯＳトランジスタ１０２はオンして導通状態にあることから、インバータ１０１の出力信号であるローレベルの信号（＝０Ｖ）は、ＮＭＯＳトランジスタ１０２を介してラッチ回路１０３のインバータ１１０の入力端に出力される。
【０００５】
インバータ１１０の出力端はハイレベルとなり、出力端ＯＵＴからハイレベルの信号（＝３.０Ｖ）が出力されると共に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１１はオフして遮断状態となる。このように、振幅Ｖｄｄ１のハイレベルの信号が、振幅Ｖｄｄ２のハイレベルの信号にレベルシフトされて出力端ＯＵＴから出力される。
【０００６】
次に、入力端ＳＩＮにローレベルの信号が入力されると、インバータ１０１の出力端はハイレベル（＝１.５Ｖ）になる。ＮＭＯＳトランジスタ１０２のゲートには１.５Ｖが印加されていることから、インバータ１１０の入力端に、第１電源電圧１.５ＶからＮＭＯＳトランジスタ１０２のしきい値電圧０.５Ｖだけ低下した１.０Ｖの電圧が印加されるとＮＭＯＳトランジスタ１０２はオフして遮断状態となる。
【０００７】
ここで、インバータ１１０のしきい値を１.０Ｖ以下に設定しておくことにより、インバータ１１０の出力端はローレベル（＝０Ｖ）になり、ＰＭＯＳトランジスタ１１１のゲート及び出力端ＯＵＴが共にローレベルになる。ＰＭＯＳトランジスタ１１１はオンして導通状態となり、インバータ１１０の入力端は３.０Ｖになることによって、インバータ１１０内で貫通電流が流れないようにする。
【０００８】
【発明が解決しようとする課題】
しかしこのような構成では、パワーマネージメント制御が行われて第１電源電圧Ｖｄｄ１の供給が停止すると、インバータ１０１及びＮＭＯＳトランジスタ１０２は共にオフし、このときＰＭＯＳトランジスタ１１１がオンしていなければ、インバータ１１０の入力端は不定となりラッチ回路１０３が誤動作して、第２論理回路１０５が正常に動作できなくなるという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、パワーマネージメント制御時においても誤動作することなく、所定の信号を出力することができるレベルシフト回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、所定の第１電源電圧を電源として動作する第１の回路から出力された信号をレベルシフトさせて、該第１電源電圧よりも高い所定の電圧の第２電源電圧を電源として動作する第２の回路へ出力するレベルシフト回路において、
上記第１の回路から出力された信号の入力制御を行うスイッチング素子からなるスイッチング部と、
上記第１電源電圧の電圧に応じて該スイッチング素子の動作制御を行う、第１電源電圧を電源として動作する第１制御回路部と、
上記スイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧にレベルシフトすると共に該信号レベルをラッチして上記第２の回路に出力する、第２電源電圧を電源として動作するラッチ回路部と、
上記第１電源電圧の電圧に応じて該ラッチ回路部の動作制御を行う、第２電源電圧を電源として動作する第２制御回路部と、
を備え、
上記第１制御回路部は、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させ、上記第２制御回路部は、第１電源電圧があらかじめ設定された上記所定値以下になると、上記ラッチ回路部に対して所定の２値の信号を出力させるものである。
【００１２】
この場合、上記第２制御回路部は、第１電源電圧が上記所定値を超えている場合、ラッチ回路部に対してスイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させるようにする。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるレベルシフト回路の構成例を示した図である。
図１のレベルシフト回路１は、第１電源電圧Ｖｄｄ１を電源とする第１論理回路２からの論理信号をレベルシフトさせて、第１電源電圧Ｖｄｄ１よりも大きい第２電源電圧Ｖｄｄ２を電源とする第２論理回路３に出力する。
【００１４】
レベルシフト回路１は、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１と、ラッチ回路１２と、第１電源電圧Ｖｄｄ１の電圧値に応じてＮＭＯＳトランジスタ１１の動作制御を行う第１制御回路１３と、第１電源電圧Ｖｄｄ１の電圧値に応じてラッチ回路１２の動作制御を行う第２制御回路１４とで構成されている。第１制御回路１３は、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になるとローレベルの制御信号Ｓ１Ｂを、第１電源電圧Ｖｄｄ１が所定値αを超えるとハイレベルの制御信号Ｓ１ＢをそれぞれＮＭＯＳトランジスタ１１のゲートに出力する。ＮＭＯＳトランジスタ１１は、該制御信号Ｓ１Ｂに応じて、第１論理回路２からの論理信号が入力される入力端ＳＩＮとラッチ回路１２との接続制御を行う。
【００１５】
ラッチ回路１２は、ＮＡＮＤ回路２１とインバータ２２，２３とで構成されており、ＮＡＮＤ回路２１、インバータ２２及び２３は、第２電源電圧Ｖｄｄ２を電源として動作する。ＮＡＮＤ回路２１において、一方の入力端にはＮＭＯＳトランジスタ１１のソースが接続され、他方の入力端には第２制御回路１４からの制御信号Ｓ２Ｂが入力される。更に、ＮＡＮＤ回路２１の出力端は、インバータ２２を介してＮＡＮＤ回路２１の上記一方の入力端に接続されると共に、インバータ２３を介して出力端ＯＵＴに接続されている。
【００１６】
一方、第２制御回路１４は、第１制御回路１３から第１電源電圧Ｖｄｄ１が所定値α以下になったことを示す信号が入力されるとローレベルの制御信号Ｓ２Ｂを、第１電源電圧Ｖｄｄ１が所定値αを超えたことを示す信号が入力されるとハイレベルの制御信号Ｓ２ＢをそれぞれＮＡＮＤ回路２１の他方の入力端に出力する。
【００１７】
次に、図２は、第１制御回路１３及び第２制御回路１４の回路例を示した図であり、図２を用いて第１制御回路１３及び第２制御回路１４の回路構成について説明する。
第１制御回路１３は、所定の基準電圧ＶＲＥＦを生成して出力する基準電圧発生回路３０と、抵抗３８及び３９で第１電源電圧Ｖｄｄ１を分圧して出力する分圧回路３１と、基準電圧ＶＲＥＦと分圧回路３１からの分圧電圧ＶＦＢとを比較し、該比較結果に応じた２値の信号を出力する比較器３２とを備えている。なお、比較器３２において、非反転入力端に基準電圧ＶＲＥＦが入力されると共に反転入力端に上記分圧電圧ＶＦＢが入力されている。
【００１８】
更に、第１制御回路１３は、比較器３２の出力信号の信号レベルを反転させるためのインバータ３３と、該インバータ３３の出力信号の信号レベルを反転させるインバータ３４と、ＰＭＯＳトランジスタ３５と、ＮＭＯＳトランジスタ３６と、抵抗３７とを備えている。第１電源電圧Ｖｄｄ１と接地との間には、ＰＭＯＳトランジスタ３５と抵抗３７との直列回路が接続され、抵抗３７と並列にＮＭＯＳトランジスタ３６が接続されている。
【００１９】
ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６及び抵抗３７の接続部からＮＭＯＳトランジスタ１１への制御信号Ｓ１Ｂが出力され、インバータ３４の出力信号は、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３６の各ゲートに出力される。また、インバータ３３からの出力信号は、第２制御回路１４にも出力される。なお、基準電圧発生回路３０、比較器３２及びインバータ３３，３４は、第１電源電圧Ｖｄｄ１を電源として動作する。
【００２０】
一方、第２制御回路１４は、第１制御回路１３のインバータ３３から入力された信号の信号レベルを反転させるインバータ４１と、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３と、抵抗４４とで構成されている。第２電源電圧Ｖｄｄ２と接地との間には、ＰＭＯＳトランジスタ４２と抵抗４４との直列回路が接続され、抵抗４４と並列にＮＭＯＳトランジスタ４３が接続されている。ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３及び抵抗４４の接続部からＮＡＮＤ回路２１への制御信号Ｓ２Ｂが出力され、インバータ４１の出力信号は、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３の各ゲートに出力される。なお、インバータ４１は、第２電源電圧Ｖｄｄ２を電源として動作し、インバータ３３の出力がハイレベルのときに、出力端がローレベルになるようにインバータ４１のしきい値電圧を設定しておく。
【００２１】
このような構成において、第１電源電圧Ｖｄｄ１が所定値α以下、すなわち分圧電圧ＶＦＢが基準電圧ＶＲＥＦ以下になると、比較器３２の出力端はハイレベルとなり、ＰＭＯＳトランジスタ３５はオフして遮断状態となり、ＮＭＯＳトランジスタ３６はオンして導通状態となる。このため、第１制御回路１３は、ローレベルの制御信号Ｓ１Ｂを出力する。また、この際、インバータ３３から第２制御回路１４にローレベルの信号が出力され、第２制御回路１４において、ＰＭＯＳトランジスタ４２はオフして遮断状態となり、ＮＭＯＳトランジスタ４３はオンして導通状態となることから、ローレベルの制御信号Ｓ２Ｂを出力する。
【００２２】
これらのことから、ＮＭＯＳトランジスタ１１はオフして遮断状態になると共に、ラッチ回路１２のＮＡＮＤ回路２１の出力端はハイレベルになり、出力端ＯＵＴからはローレベルの信号が出力される。なお、ＮＡＮＤ回路２１において、一方の入力端が制御信号Ｓ２Ｂによってローレベルになると共に、他方の入力端においてもインバータ２２によってローレベルになる。
【００２３】
次に、第１電源電圧Ｖｄｄ１が所定値αを超える、すなわち分圧電圧ＶＦＢが基準電圧ＶＲＥＦを超えると、比較器３２の出力端はローレベルとなり、ＰＭＯＳトランジスタ３５はオンして導通状態となり、ＮＭＯＳトランジスタ３６はオフして遮断状態となる。このため、第１制御回路１３は、ハイレベルの制御信号Ｓ１Ｂを出力する。また、この際、インバータ３３から第２制御回路１４にハイレベルの信号が出力され、第２制御回路１４において、ＰＭＯＳトランジスタ４２はオンして導通状態となり、ＮＭＯＳトランジスタ４３はオフして遮断状態となることから、ハイレベルの制御信号Ｓ２Ｂを出力する。
【００２４】
これらのことから、ＮＭＯＳトランジスタ１１はオンして導通状態になると共に、ラッチ回路１２のＮＡＮＤ回路２１は、ＮＭＯＳトランジスタ１１を介して入力される信号の信号レベルを反転させた信号を出力し、出力端ＯＵＴからはＮＭＯＳトランジスタ１１を介して入力された信号と同じ信号レベルの信号が出力される。
【００２５】
例えば、第１電源電圧Ｖｄｄ１を１.５Ｖ、第２電源電圧Ｖｄｄ２を３.０Ｖ、ＮＭＯＳトランジスタ１１のしきい値電圧を０.５Ｖとした場合を例にして、第１電源電圧Ｖｄｄ１が所定値αを超えているときの動作について説明する。入力端ＳＩＮに１.５Ｖのハイレベルの信号が入力されると、ＮＭＯＳトランジスタ１１のゲートには第１制御回路１３から１.５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されることから、ＮＭＯＳトランジスタ１１はオンする。
【００２６】
ＮＭＯＳトランジスタ１１がオンして、ＮＡＮＤ回路２１の入力端に、第１電源電圧Ｖｄｄ１の１.５ＶからＮＭＯＳトランジスタ１１のしきい値電圧０.５Ｖだけ低下した１.０Ｖの電圧が印加されるとＮＭＯＳトランジスタ１１はオフして遮断状態となる。ここで、ＮＡＮＤ回路２１のしきい値を１.０Ｖ以下に設定しておくことにより、ＮＡＮＤ回路２１の出力端はローレベル（＝０Ｖ）になり、インバータ２３によって出力端ＯＵＴに３.０Ｖのハイレベルの信号が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介して３.０Ｖのハイレベルの信号が入力される。
【００２７】
次に、入力端ＳＩＮにローレベルの信号（＝０Ｖ）が入力されると、ＮＭＯＳトランジスタ１１のゲートには１.５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されており、ＮＭＯＳトランジスタ１１はオンして導通状態にあることから、入力端ＳＩＮに入力されたローレベルの信号（＝０Ｖ）は、ＮＭＯＳトランジスタ１１を介してラッチ回路１２におけるＮＡＮＤ回路２１の一方の入力端に出力される。ＮＡＮＤ回路２１の出力端は３.０Ｖのハイレベルになり、インバータ２３によって出力端ＯＵＴにローレベルの信号（＝０Ｖ）が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介してローレベルの信号（＝０Ｖ）が入力される。
【００２８】
次に、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１３からローレベルの制御信号Ｓ１Ｂ（＝０Ｖ）が出力されると共に、第２制御回路１４からローレベルの制御信号Ｓ２Ｂ（＝０Ｖ）が出力される。このことから、ＮＭＯＳトランジスタ１１はオフして遮断状態になると共に、ＮＡＮＤ回路２１の出力端は、ＮＭＯＳトランジスタ１１に接続された入力端のレベルに関係なくハイレベル（＝３.０Ｖ）になり、インバータ２３によって出力端ＯＵＴにローレベルの信号（＝０Ｖ）が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介してローレベルの信号（＝０Ｖ）が入力される。
【００２９】
ここで、上記説明では第１電源電圧Ｖｄｄ１が所定値α以下のときに、出力端ＯＵＴはローレベルになるようにしたが、第１電源電圧Ｖｄｄ１が所定値α以下のときに、出力端ＯＵＴはハイレベルになるようにしてもよく、このようにした場合のレベルシフト回路を図３に示す。なお、図３では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１のラッチ回路１２の回路構成を変えたことにあり、これに伴って図１のラッチ回路１２をラッチ回路１２ａにし、図１のレベルシフト回路１をレベルシフト回路１ａにした。
【００３０】
レベルシフト回路１ａのラッチ回路１２ａにおいて、ＮＭＯＳトランジスタ１１と出力端ＯＵＴとの間にインバータ２２と２３との直列回路が接続され、インバータ２２の入力端にはＮＡＮＤ回路２１の出力端が、インバータ２２の出力端には、ＮＡＮＤ回路２１の一方の入力端が接続されている。更に、ＮＡＮＤ回路２１の他方の入力端には、第２制御回路１４からの制御信号Ｓ２Ｂが入力される。このような構成にすることにより、第１電源電圧Ｖｄｄ１が所定値α以下になると、出力端ＯＵＴからハイレベルの信号（＝３.０Ｖ）を出力させることができる。
【００３１】
このように、本実施の形態におけるレベルシフト回路は、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１３はＮＭＯＳトランジスタ１１をオフさせて遮断状態にすると共に、第２制御回路１４は、ラッチ回路に対して０Ｖのローレベル信号又は第２電源電圧Ｖｄｄ２の電圧のハイレベル信号のいずれかを出力させるようにした。このことから、パワーマネージメント制御時においても誤動作することなく、所定の信号を出力させることができる。
【００３２】
なお、上記実施の形態では、説明を分かりやすくするため、第１論理回路２から第２論理回路３への１つの信号に対応したレベルシフト回路を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、レベルシフトさせる必要がある信号ごとにレベルシフト回路１又は１ａを設けるようにしてもよい。
【００３３】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させるようにした。このようにしたことから、ＬＳＩ等の１チップＩＣ内の回路ブロックごとに電源のオン／オフ制御するパワーマネージメント制御時においても誤動作することなく、所定の信号を出力させることができ、パワーマネージメント制御時における第２の回路の誤動作を防止することができるため、信頼性の向上を図ることができる。
【００３４】
また、第１電源電圧があらかじめ設定された所定値以下になると、ラッチ回路部に対して所定の２値の信号を出力させるようにした。このことから、パワーマネージメント制御時に第１電源電圧が供給されなくなった場合に、ラッチ回路部から所定の信号を出力させることができ、パワーマネージメント制御時における第２の回路の仕様に応じた信号を出力することができ、汎用性を高めることができる。
【００３５】
この場合、第１電源電圧が所定値を超えている場合、ラッチ回路部に対してスイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させるようにした。このことから、第１電源電圧が供給されている場合は、通常のレベルシフト回路として動作させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるレベルシフト回路の構成例を示した図である。
【図２】 図１における第１制御回路１３及び第２制御回路１４の回路例を示した図である。
【図３】 本発明の実施の形態におけるレベルシフト回路の他の構成例を示した図である。
【図４】 従来のレベルシフト回路の構成例を示した図である。
【符号の説明】
１，１ａ レベルシフト回路
２ 第１論理回路
３ 第２論理回路
１１ ＮＭＯＳトランジスタ
１２，１２ａ ラッチ回路
１３ 第１制御回路
１４ 第２制御回路
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する２つの回路ブロック間のインタフェースを行うレベルシフト回路に関し、特に、ＬＳＩ等の１チップＩＣ内の回路ブロックごとに電源のオン／オフ制御するパワーマネージメント制御が行われる該回路ブロック間のインタフェースを行うレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化によって集積度が向上してきており、数多くの回路を１チップに収められるようになってきている。このような場合、ＬＳＩの低消費電力化を図るために、回路ブロックごとに電源系を別けるパワーマネージメントを実施していた。このため、異なる電源系の回路ブロック間での信号の入出力を行うためにレベルシフト回路が使用されていた。
【０００３】
図４は、従来のレベルシフト回路の例を示した回路図である。図４のレベルシフト回路１００は、第１電源電圧Ｖｄｄ１を電源とするインバータ１０１と、ゲートに第１電源電圧Ｖｄｄ１が印加されているＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１０２と、第１電源電圧Ｖｄｄ１よりも高い電圧である第２電源電圧Ｖｄｄ２を電源とするラッチ回路１０３とで構成されている。第１電源電圧Ｖｄｄ１を電源とする第１論理回路１０４から出力された信号は、レベルシフト回路１００の入力端ＳＩＮに入力され、インバータ１０１、ＮＭＯＳトランジスタ１０２及びラッチ回路１０３を介して出力端ＯＵＴから第２電源電圧Ｖｄｄ２で動作する第２論理回路１０５に出力される。
【０００４】
以下、第１電源電圧Ｖｄｄ１を１.５Ｖ、第２電源電圧Ｖｄｄ２を３.０Ｖ、ＮＭＯＳトランジスタ１０２のしきい値電圧を０.５Ｖとした場合を例にして説明する。入力端ＳＩＮにハイ（Ｈｉｇｈ）レベルの信号（＝１.５Ｖ）が入力されると、該信号はインバータ１０１で信号レベルがロー（Ｌｏｗ）レベルに反転される。ＮＭＯＳトランジスタ１０２のゲートには第１電源電圧Ｖｄｄ１が印加されており、ＮＭＯＳトランジスタ１０２はオンして導通状態にあることから、インバータ１０１の出力信号であるローレベルの信号（＝０Ｖ）は、ＮＭＯＳトランジスタ１０２を介してラッチ回路１０３のインバータ１１０の入力端に出力される。
【０００５】
インバータ１１０の出力端はハイレベルとなり、出力端ＯＵＴからハイレベルの信号（＝３.０Ｖ）が出力されると共に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１１はオフして遮断状態となる。このように、振幅Ｖｄｄ１のハイレベルの信号が、振幅Ｖｄｄ２のハイレベルの信号にレベルシフトされて出力端ＯＵＴから出力される。
【０００６】
次に、入力端ＳＩＮにローレベルの信号が入力されると、インバータ１０１の出力端はハイレベル（＝１.５Ｖ）になる。ＮＭＯＳトランジスタ１０２のゲートには１.５Ｖが印加されていることから、インバータ１１０の入力端に、第１電源電圧１.５ＶからＮＭＯＳトランジスタ１０２のしきい値電圧０.５Ｖだけ低下した１.０Ｖの電圧が印加されるとＮＭＯＳトランジスタ１０２はオフして遮断状態となる。
【０００７】
ここで、インバータ１１０のしきい値を１.０Ｖ以下に設定しておくことにより、インバータ１１０の出力端はローレベル（＝０Ｖ）になり、ＰＭＯＳトランジスタ１１１のゲート及び出力端ＯＵＴが共にローレベルになる。ＰＭＯＳトランジスタ１１１はオンして導通状態となり、インバータ１１０の入力端は３.０Ｖになることによって、インバータ１１０内で貫通電流が流れないようにする。
【０００８】
【発明が解決しようとする課題】
しかしこのような構成では、パワーマネージメント制御が行われて第１電源電圧Ｖｄｄ１の供給が停止すると、インバータ１０１及びＮＭＯＳトランジスタ１０２は共にオフし、このときＰＭＯＳトランジスタ１１１がオンしていなければ、インバータ１１０の入力端は不定となりラッチ回路１０３が誤動作して、第２論理回路１０５が正常に動作できなくなるという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、パワーマネージメント制御時においても誤動作することなく、所定の信号を出力することができるレベルシフト回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、所定の第１電源電圧を電源として動作する第１の回路から出力された信号をレベルシフトさせて、該第１電源電圧よりも高い所定の電圧の第２電源電圧を電源として動作する第２の回路へ出力するレベルシフト回路において、
上記第１の回路から出力された信号の入力制御を行うスイッチング素子からなるスイッチング部と、
上記第１電源電圧の電圧に応じて該スイッチング素子の動作制御を行う、第１電源電圧を電源として動作する第１制御回路部と、
上記スイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧にレベルシフトすると共に該信号レベルをラッチして上記第２の回路に出力する、第２電源電圧を電源として動作するラッチ回路部と、
上記第１電源電圧の電圧に応じて該ラッチ回路部の動作制御を行う、第２電源電圧を電源として動作する第２制御回路部と、
を備え、
上記第１制御回路部は、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させ、上記第２制御回路部は、第１電源電圧があらかじめ設定された上記所定値以下になると、上記ラッチ回路部に対して所定の２値の信号を出力させるものである。
【００１２】
この場合、上記第２制御回路部は、第１電源電圧が上記所定値を超えている場合、ラッチ回路部に対してスイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させるようにする。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるレベルシフト回路の構成例を示した図である。
図１のレベルシフト回路１は、第１電源電圧Ｖｄｄ１を電源とする第１論理回路２からの論理信号をレベルシフトさせて、第１電源電圧Ｖｄｄ１よりも大きい第２電源電圧Ｖｄｄ２を電源とする第２論理回路３に出力する。
【００１４】
レベルシフト回路１は、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１と、ラッチ回路１２と、第１電源電圧Ｖｄｄ１の電圧値に応じてＮＭＯＳトランジスタ１１の動作制御を行う第１制御回路１３と、第１電源電圧Ｖｄｄ１の電圧値に応じてラッチ回路１２の動作制御を行う第２制御回路１４とで構成されている。第１制御回路１３は、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になるとローレベルの制御信号Ｓ１Ｂを、第１電源電圧Ｖｄｄ１が所定値αを超えるとハイレベルの制御信号Ｓ１ＢをそれぞれＮＭＯＳトランジスタ１１のゲートに出力する。ＮＭＯＳトランジスタ１１は、該制御信号Ｓ１Ｂに応じて、第１論理回路２からの論理信号が入力される入力端ＳＩＮとラッチ回路１２との接続制御を行う。
【００１５】
ラッチ回路１２は、ＮＡＮＤ回路２１とインバータ２２，２３とで構成されており、ＮＡＮＤ回路２１、インバータ２２及び２３は、第２電源電圧Ｖｄｄ２を電源として動作する。ＮＡＮＤ回路２１において、一方の入力端にはＮＭＯＳトランジスタ１１のソースが接続され、他方の入力端には第２制御回路１４からの制御信号Ｓ２Ｂが入力される。更に、ＮＡＮＤ回路２１の出力端は、インバータ２２を介してＮＡＮＤ回路２１の上記一方の入力端に接続されると共に、インバータ２３を介して出力端ＯＵＴに接続されている。
【００１６】
一方、第２制御回路１４は、第１制御回路１３から第１電源電圧Ｖｄｄ１が所定値α以下になったことを示す信号が入力されるとローレベルの制御信号Ｓ２Ｂを、第１電源電圧Ｖｄｄ１が所定値αを超えたことを示す信号が入力されるとハイレベルの制御信号Ｓ２ＢをそれぞれＮＡＮＤ回路２１の他方の入力端に出力する。
【００１７】
次に、図２は、第１制御回路１３及び第２制御回路１４の回路例を示した図であり、図２を用いて第１制御回路１３及び第２制御回路１４の回路構成について説明する。
第１制御回路１３は、所定の基準電圧ＶＲＥＦを生成して出力する基準電圧発生回路３０と、抵抗３８及び３９で第１電源電圧Ｖｄｄ１を分圧して出力する分圧回路３１と、基準電圧ＶＲＥＦと分圧回路３１からの分圧電圧ＶＦＢとを比較し、該比較結果に応じた２値の信号を出力する比較器３２とを備えている。なお、比較器３２において、非反転入力端に基準電圧ＶＲＥＦが入力されると共に反転入力端に上記分圧電圧ＶＦＢが入力されている。
【００１８】
更に、第１制御回路１３は、比較器３２の出力信号の信号レベルを反転させるためのインバータ３３と、該インバータ３３の出力信号の信号レベルを反転させるインバータ３４と、ＰＭＯＳトランジスタ３５と、ＮＭＯＳトランジスタ３６と、抵抗３７とを備えている。第１電源電圧Ｖｄｄ１と接地との間には、ＰＭＯＳトランジスタ３５と抵抗３７との直列回路が接続され、抵抗３７と並列にＮＭＯＳトランジスタ３６が接続されている。
【００１９】
ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６及び抵抗３７の接続部からＮＭＯＳトランジスタ１１への制御信号Ｓ１Ｂが出力され、インバータ３４の出力信号は、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３６の各ゲートに出力される。また、インバータ３３からの出力信号は、第２制御回路１４にも出力される。なお、基準電圧発生回路３０、比較器３２及びインバータ３３，３４は、第１電源電圧Ｖｄｄ１を電源として動作する。
【００２０】
一方、第２制御回路１４は、第１制御回路１３のインバータ３３から入力された信号の信号レベルを反転させるインバータ４１と、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３と、抵抗４４とで構成されている。第２電源電圧Ｖｄｄ２と接地との間には、ＰＭＯＳトランジスタ４２と抵抗４４との直列回路が接続され、抵抗４４と並列にＮＭＯＳトランジスタ４３が接続されている。ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３及び抵抗４４の接続部からＮＡＮＤ回路２１への制御信号Ｓ２Ｂが出力され、インバータ４１の出力信号は、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３の各ゲートに出力される。なお、インバータ４１は、第２電源電圧Ｖｄｄ２を電源として動作し、インバータ３３の出力がハイレベルのときに、出力端がローレベルになるようにインバータ４１のしきい値電圧を設定しておく。
【００２１】
このような構成において、第１電源電圧Ｖｄｄ１が所定値α以下、すなわち分圧電圧ＶＦＢが基準電圧ＶＲＥＦ以下になると、比較器３２の出力端はハイレベルとなり、ＰＭＯＳトランジスタ３５はオフして遮断状態となり、ＮＭＯＳトランジスタ３６はオンして導通状態となる。このため、第１制御回路１３は、ローレベルの制御信号Ｓ１Ｂを出力する。また、この際、インバータ３３から第２制御回路１４にローレベルの信号が出力され、第２制御回路１４において、ＰＭＯＳトランジスタ４２はオフして遮断状態となり、ＮＭＯＳトランジスタ４３はオンして導通状態となることから、ローレベルの制御信号Ｓ２Ｂを出力する。
【００２２】
これらのことから、ＮＭＯＳトランジスタ１１はオフして遮断状態になると共に、ラッチ回路１２のＮＡＮＤ回路２１の出力端はハイレベルになり、出力端ＯＵＴからはローレベルの信号が出力される。なお、ＮＡＮＤ回路２１において、一方の入力端が制御信号Ｓ２Ｂによってローレベルになると共に、他方の入力端においてもインバータ２２によってローレベルになる。
【００２３】
次に、第１電源電圧Ｖｄｄ１が所定値αを超える、すなわち分圧電圧ＶＦＢが基準電圧ＶＲＥＦを超えると、比較器３２の出力端はローレベルとなり、ＰＭＯＳトランジスタ３５はオンして導通状態となり、ＮＭＯＳトランジスタ３６はオフして遮断状態となる。このため、第１制御回路１３は、ハイレベルの制御信号Ｓ１Ｂを出力する。また、この際、インバータ３３から第２制御回路１４にハイレベルの信号が出力され、第２制御回路１４において、ＰＭＯＳトランジスタ４２はオンして導通状態となり、ＮＭＯＳトランジスタ４３はオフして遮断状態となることから、ハイレベルの制御信号Ｓ２Ｂを出力する。
【００２４】
これらのことから、ＮＭＯＳトランジスタ１１はオンして導通状態になると共に、ラッチ回路１２のＮＡＮＤ回路２１は、ＮＭＯＳトランジスタ１１を介して入力される信号の信号レベルを反転させた信号を出力し、出力端ＯＵＴからはＮＭＯＳトランジスタ１１を介して入力された信号と同じ信号レベルの信号が出力される。
【００２５】
例えば、第１電源電圧Ｖｄｄ１を１.５Ｖ、第２電源電圧Ｖｄｄ２を３.０Ｖ、ＮＭＯＳトランジスタ１１のしきい値電圧を０.５Ｖとした場合を例にして、第１電源電圧Ｖｄｄ１が所定値αを超えているときの動作について説明する。入力端ＳＩＮに１.５Ｖのハイレベルの信号が入力されると、ＮＭＯＳトランジスタ１１のゲートには第１制御回路１３から１.５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されることから、ＮＭＯＳトランジスタ１１はオンする。
【００２６】
ＮＭＯＳトランジスタ１１がオンして、ＮＡＮＤ回路２１の入力端に、第１電源電圧Ｖｄｄ１の１.５ＶからＮＭＯＳトランジスタ１１のしきい値電圧０.５Ｖだけ低下した１.０Ｖの電圧が印加されるとＮＭＯＳトランジスタ１１はオフして遮断状態となる。ここで、ＮＡＮＤ回路２１のしきい値を１.０Ｖ以下に設定しておくことにより、ＮＡＮＤ回路２１の出力端はローレベル（＝０Ｖ）になり、インバータ２３によって出力端ＯＵＴに３.０Ｖのハイレベルの信号が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介して３.０Ｖのハイレベルの信号が入力される。
【００２７】
次に、入力端ＳＩＮにローレベルの信号（＝０Ｖ）が入力されると、ＮＭＯＳトランジスタ１１のゲートには１.５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されており、ＮＭＯＳトランジスタ１１はオンして導通状態にあることから、入力端ＳＩＮに入力されたローレベルの信号（＝０Ｖ）は、ＮＭＯＳトランジスタ１１を介してラッチ回路１２におけるＮＡＮＤ回路２１の一方の入力端に出力される。ＮＡＮＤ回路２１の出力端は３.０Ｖのハイレベルになり、インバータ２３によって出力端ＯＵＴにローレベルの信号（＝０Ｖ）が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介してローレベルの信号（＝０Ｖ）が入力される。
【００２８】
次に、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１３からローレベルの制御信号Ｓ１Ｂ（＝０Ｖ）が出力されると共に、第２制御回路１４からローレベルの制御信号Ｓ２Ｂ（＝０Ｖ）が出力される。このことから、ＮＭＯＳトランジスタ１１はオフして遮断状態になると共に、ＮＡＮＤ回路２１の出力端は、ＮＭＯＳトランジスタ１１に接続された入力端のレベルに関係なくハイレベル（＝３.０Ｖ）になり、インバータ２３によって出力端ＯＵＴにローレベルの信号（＝０Ｖ）が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介してローレベルの信号（＝０Ｖ）が入力される。
【００２９】
ここで、上記説明では第１電源電圧Ｖｄｄ１が所定値α以下のときに、出力端ＯＵＴはローレベルになるようにしたが、第１電源電圧Ｖｄｄ１が所定値α以下のときに、出力端ＯＵＴはハイレベルになるようにしてもよく、このようにした場合のレベルシフト回路を図３に示す。なお、図３では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１のラッチ回路１２の回路構成を変えたことにあり、これに伴って図１のラッチ回路１２をラッチ回路１２ａにし、図１のレベルシフト回路１をレベルシフト回路１ａにした。
【００３０】
レベルシフト回路１ａのラッチ回路１２ａにおいて、ＮＭＯＳトランジスタ１１と出力端ＯＵＴとの間にインバータ２２と２３との直列回路が接続され、インバータ２２の入力端にはＮＡＮＤ回路２１の出力端が、インバータ２２の出力端には、ＮＡＮＤ回路２１の一方の入力端が接続されている。更に、ＮＡＮＤ回路２１の他方の入力端には、第２制御回路１４からの制御信号Ｓ２Ｂが入力される。このような構成にすることにより、第１電源電圧Ｖｄｄ１が所定値α以下になると、出力端ＯＵＴからハイレベルの信号（＝３.０Ｖ）を出力させることができる。
【００３１】
このように、本実施の形態におけるレベルシフト回路は、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１３はＮＭＯＳトランジスタ１１をオフさせて遮断状態にすると共に、第２制御回路１４は、ラッチ回路に対して０Ｖのローレベル信号又は第２電源電圧Ｖｄｄ２の電圧のハイレベル信号のいずれかを出力させるようにした。このことから、パワーマネージメント制御時においても誤動作することなく、所定の信号を出力させることができる。
【００３２】
なお、上記実施の形態では、説明を分かりやすくするため、第１論理回路２から第２論理回路３への１つの信号に対応したレベルシフト回路を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、レベルシフトさせる必要がある信号ごとにレベルシフト回路１又は１ａを設けるようにしてもよい。
【００３３】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させるようにした。このようにしたことから、ＬＳＩ等の１チップＩＣ内の回路ブロックごとに電源のオン／オフ制御するパワーマネージメント制御時においても誤動作することなく、所定の信号を出力させることができ、パワーマネージメント制御時における第２の回路の誤動作を防止することができるため、信頼性の向上を図ることができる。
【００３４】
また、第１電源電圧があらかじめ設定された所定値以下になると、ラッチ回路部に対して所定の２値の信号を出力させるようにした。このことから、パワーマネージメント制御時に第１電源電圧が供給されなくなった場合に、ラッチ回路部から所定の信号を出力させることができ、パワーマネージメント制御時における第２の回路の仕様に応じた信号を出力することができ、汎用性を高めることができる。
【００３５】
この場合、第１電源電圧が所定値を超えている場合、ラッチ回路部に対してスイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させるようにした。このことから、第１電源電圧が供給されている場合は、通常のレベルシフト回路として動作させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるレベルシフト回路の構成例を示した図である。
【図２】 図１における第１制御回路１３及び第２制御回路１４の回路例を示した図である。
【図３】 本発明の実施の形態におけるレベルシフト回路の他の構成例を示した図である。
【図４】 従来のレベルシフト回路の構成例を示した図である。
【符号の説明】
１，１ａ レベルシフト回路
２ 第１論理回路
３ 第２論理回路
１１ ＮＭＯＳトランジスタ
１２，１２ａ ラッチ回路
１３ 第１制御回路
１４ 第２制御回路
Claims (2)
- 所定の第１電源電圧を電源として動作する第１の回路から出力された信号をレベルシフトさせて、該第１電源電圧よりも高い所定の電圧の第２電源電圧を電源として動作する第２の回路へ出力するレベルシフト回路において、
上記第１の回路から出力された信号の入力制御を行うスイッチング素子からなるスイッチング部と、
上記第１電源電圧の電圧に応じて該スイッチング素子の動作制御を行う、第１電源電圧を電源として動作する第１制御回路部と、
上記スイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧にレベルシフトすると共に該信号レベルをラッチして上記第２の回路に出力する、第２電源電圧を電源として動作するラッチ回路部と、
上記第１電源電圧の電圧に応じて該ラッチ回路部の動作制御を行う、第２電源電圧を電源として動作する第２制御回路部と、
を備え、
上記第１制御回路部は、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させ、上記第２制御回路部は、第１電源電圧があらかじめ設定された上記所定値以下になると、上記ラッチ回路部に対して所定の２値の信号を出力させることを特徴とするレベルシフト回路。 - 上記第２制御回路部は、第１電源電圧が上記所定値を超えている場合、上記ラッチ回路部に対して上記スイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させることを特徴とする請求項１記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204970A JP4421791B2 (ja) | 2001-07-05 | 2001-07-05 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204970A JP4421791B2 (ja) | 2001-07-05 | 2001-07-05 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017997A JP2003017997A (ja) | 2003-01-17 |
| JP4421791B2 true JP4421791B2 (ja) | 2010-02-24 |
Family
ID=19041358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001204970A Expired - Fee Related JP4421791B2 (ja) | 2001-07-05 | 2001-07-05 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4421791B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3888464B2 (ja) * | 2004-05-10 | 2007-03-07 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路 |
| US10044354B2 (en) | 2016-07-11 | 2018-08-07 | Ricoh Company, Ltd. | I/O cell |
-
2001
- 2001-07-05 JP JP2001204970A patent/JP4421791B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003017997A (ja) | 2003-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7495483B2 (en) | Input buffer for CMOS integrated circuits | |
| US7564288B2 (en) | Semiconductor integrated circuit | |
| US8154323B2 (en) | Output driver operable over wide range of voltages | |
| US7567111B2 (en) | Potential fixing circuit for integrated circuit having multiple supply potentials | |
| US20080054982A1 (en) | Low power level shifter and method thereof | |
| US6566932B2 (en) | On-chip system with voltage level converting device for preventing leakage current due to voltage level difference | |
| US7545171B2 (en) | Input/output device with fixed value during sleep mode or at a time of supplying initial voltage to system | |
| JP4137118B2 (ja) | 半導体装置 | |
| US6781414B2 (en) | Input/output buffer circuit | |
| US7218145B2 (en) | Level conversion circuit | |
| JPH10301680A (ja) | プル・アップ回路及び半導体装置 | |
| JP2004128590A (ja) | レベルシフタ回路 | |
| US20050012529A1 (en) | Output buffer circuit eliminating high voltage insulated transistor and level shift circuit, and an interface circuit using the output buffer circuit | |
| JP4421791B2 (ja) | レベルシフト回路 | |
| JP3761812B2 (ja) | レベルシフト回路 | |
| JP4753663B2 (ja) | 出力回路 | |
| US11979155B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
| US7038491B2 (en) | Level shifter for wide range operation | |
| JP2004304475A (ja) | トレラント入力回路 | |
| KR100502677B1 (ko) | 반도체 메모리 소자의 출력 버퍼 | |
| KR20240029870A (ko) | 출력 드라이버 회로 및 이를 포함하는 시스템 | |
| CN114079455A (zh) | 高速电平移位器 | |
| KR100490119B1 (ko) | 파워온리셋회로 | |
| KR20030003386A (ko) | 로직 레벨 시프팅 회로 | |
| JPH0583114A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090828 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091124 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091203 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |