JPH10112640A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH10112640A JPH10112640A JP8263327A JP26332796A JPH10112640A JP H10112640 A JPH10112640 A JP H10112640A JP 8263327 A JP8263327 A JP 8263327A JP 26332796 A JP26332796 A JP 26332796A JP H10112640 A JPH10112640 A JP H10112640A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】入力レベルがＣＭＯＳ又はＴＴＬと変化した場
合でも貫通電流を抑止するだけでなく、外部回路との入
出力レベルの不一致による誤動作を防止した入出力回路
を提供する。 【解決手段】入力バッファ選択信号により複数のうちの
１つが活性化されると共に、入出力共通端子からの入力
信号が選択して供給されしきい値の異なる複数の入力バ
ッファ回路と、入力バッファ選択信号により無効化され
た入力バッファの出力信号の伝達を抑制すると共に、有
効とされる入力バッファの出力信号を伝達する入力信号
伝達回路と、入力信号伝達回路の出力を入力とし内部回
路へ入力信号を出力する入力信号出力手段と、入力バッ
ファ選択信号により出力レベルを切り替える出力バッフ
ァ回路を備える。
合でも貫通電流を抑止するだけでなく、外部回路との入
出力レベルの不一致による誤動作を防止した入出力回路
を提供する。 【解決手段】入力バッファ選択信号により複数のうちの
１つが活性化されると共に、入出力共通端子からの入力
信号が選択して供給されしきい値の異なる複数の入力バ
ッファ回路と、入力バッファ選択信号により無効化され
た入力バッファの出力信号の伝達を抑制すると共に、有
効とされる入力バッファの出力信号を伝達する入力信号
伝達回路と、入力信号伝達回路の出力を入力とし内部回
路へ入力信号を出力する入力信号出力手段と、入力バッ
ファ選択信号により出力レベルを切り替える出力バッフ
ァ回路を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力回路に関
し、特にＣＭＯＳで構成される半導体集積回路の入出力
回路に関する。
し、特にＣＭＯＳで構成される半導体集積回路の入出力
回路に関する。
【０００２】
【従来の技術】複数の半導体集積回路の間で入出力レベ
ルが異なる場合、出力信号を供給する半導体集積回路の
出力バッファの出力レベルによって、この出力信号を受
ける入力バッファを構成するＰチャネルトランジスタ及
びＮチャネルトランジスタが共に導通し貫通電流が流れ
る場合がある。
ルが異なる場合、出力信号を供給する半導体集積回路の
出力バッファの出力レベルによって、この出力信号を受
ける入力バッファを構成するＰチャネルトランジスタ及
びＮチャネルトランジスタが共に導通し貫通電流が流れ
る場合がある。
【０００３】そこで、本出願人は特開平７−３６５８２
号公報により入力バッファと出力バッファでそれぞれ入
力レベル及び出力レベルが異なっても、貫通電流が流れ
ない入出力回路を提案した。
号公報により入力バッファと出力バッファでそれぞれ入
力レベル及び出力レベルが異なっても、貫通電流が流れ
ない入出力回路を提案した。
【０００４】図３に示すように、この従来の入出力回路
は、入力バッファ選択信号２と入出力端子１を入力とす
るＮＡＮＤゲート８と、ＮＡＮＤゲート８の出力を入力
とするインバーター１１と、インバーター１１の出力を
入力とし入力バッファ選択信号２で制御されるトランス
ファーゲート１３と、入力バッファ選択信号２を入力と
するインバーター１０と、入力バッファ選択信号２と入
出力端子１を入力とするＮＯＲゲート９と、ＮＯＲゲー
ト９の出力を入力とするインバーター１２と、インバー
ター１２の出力を入力としインバーター１０の出力によ
って制御されるトランスファーゲート１４と、トランス
ファーゲート１３とトランスファーゲート１４のそれぞ
れの出力を入力としストローブ信号５によって入力デー
タ信号６を出力するラッチ１７と、出力データ信号７を
入力としストローブ信号４によって出力信号１８を生成
するラッチ１６と、出力信号１８を入力とし、アウトプ
ットイネーブル信号３によって入出力端子１へデータを
出力するトライステートバッファ１５から成る。
は、入力バッファ選択信号２と入出力端子１を入力とす
るＮＡＮＤゲート８と、ＮＡＮＤゲート８の出力を入力
とするインバーター１１と、インバーター１１の出力を
入力とし入力バッファ選択信号２で制御されるトランス
ファーゲート１３と、入力バッファ選択信号２を入力と
するインバーター１０と、入力バッファ選択信号２と入
出力端子１を入力とするＮＯＲゲート９と、ＮＯＲゲー
ト９の出力を入力とするインバーター１２と、インバー
ター１２の出力を入力としインバーター１０の出力によ
って制御されるトランスファーゲート１４と、トランス
ファーゲート１３とトランスファーゲート１４のそれぞ
れの出力を入力としストローブ信号５によって入力デー
タ信号６を出力するラッチ１７と、出力データ信号７を
入力としストローブ信号４によって出力信号１８を生成
するラッチ１６と、出力信号１８を入力とし、アウトプ
ットイネーブル信号３によって入出力端子１へデータを
出力するトライステートバッファ１５から成る。
【０００５】この従来例では、ＮＡＮＤゲート８とイン
バーター１１はＣＭＯＳレベル（高入力レベル：ＶＩＨ
＝０．７ＶＤＤ，低入力レベル：ＶＩＬ＝０．３ＶＤ
Ｄ，ＶＤＤ＝４．５〜５．５Ｖ）を満足するＣＭＯＳ入
力バッファであり、ＮＯＲゲート９とインバーター１２
はＴＴＬレベル（ＶＩＨ＝２．２Ｖ，ＶＩＬ＝０．８
Ｖ，ＶＤＤ＝４．５〜５．５Ｖ）を満足するＴＴＬ入力
バッファである。
バーター１１はＣＭＯＳレベル（高入力レベル：ＶＩＨ
＝０．７ＶＤＤ，低入力レベル：ＶＩＬ＝０．３ＶＤ
Ｄ，ＶＤＤ＝４．５〜５．５Ｖ）を満足するＣＭＯＳ入
力バッファであり、ＮＯＲゲート９とインバーター１２
はＴＴＬレベル（ＶＩＨ＝２．２Ｖ，ＶＩＬ＝０．８
Ｖ，ＶＤＤ＝４．５〜５．５Ｖ）を満足するＴＴＬ入力
バッファである。
【０００６】ここで、ＴＴＬレベルの入力バッファはベ
ータレシオが大きいことが要求されるため、ＣＭＯＳの
ＮＯＲゲート９をＴＴＬレベルの入力バッファとして用
いている。
ータレシオが大きいことが要求されるため、ＣＭＯＳの
ＮＯＲゲート９をＴＴＬレベルの入力バッファとして用
いている。
【０００７】入力バッファ選択信号２は、ＮＡＮＤゲー
ト８とインバータ１１から構成されるＣＭＯＳ入力バッ
ファとＮＯＲゲート９とインバータ１２から構成される
ＴＴＬ入力バッファのいずれかを選択する信号であり、
入力バッファ選択信号２が高レベルの時にはＣＭＯＳ入
力バッファが選択され、低レベルの時にはＴＴＬ入力バ
ッファが選択される。
ト８とインバータ１１から構成されるＣＭＯＳ入力バッ
ファとＮＯＲゲート９とインバータ１２から構成される
ＴＴＬ入力バッファのいずれかを選択する信号であり、
入力バッファ選択信号２が高レベルの時にはＣＭＯＳ入
力バッファが選択され、低レベルの時にはＴＴＬ入力バ
ッファが選択される。
【０００８】また、アウトプットイネーブル信号３は、
高レベルの時、ラッチ１６の出力信号１８をトライステ
ートバッファ１５を通して入出力端子１へ出力し、低レ
ベルの時には、トライステートバッファ１５をハイイン
ピーダンスとする。
高レベルの時、ラッチ１６の出力信号１８をトライステ
ートバッファ１５を通して入出力端子１へ出力し、低レ
ベルの時には、トライステートバッファ１５をハイイン
ピーダンスとする。
【０００９】ストローブ信号４は、高レベルの時又は立
ち上がりエッジで、出力データ信号７をラッチ１６に取
り込みトライステートバッファ１５へ出力し、低レベル
の時は、ラッチ１６の出力を保持する。
ち上がりエッジで、出力データ信号７をラッチ１６に取
り込みトライステートバッファ１５へ出力し、低レベル
の時は、ラッチ１６の出力を保持する。
【００１０】また、ストローブ信号５は、高レベルの時
又は立ち上がりエッジで、トランスファーゲート１３又
はトランスファーゲート１４の出力をラッチ１７に取り
込み入力データ信号６を出力し、低レベルの時にはラッ
チ１７の出力を保持する。
又は立ち上がりエッジで、トランスファーゲート１３又
はトランスファーゲート１４の出力をラッチ１７に取り
込み入力データ信号６を出力し、低レベルの時にはラッ
チ１７の出力を保持する。
【００１１】入出力端子１からＴＴＬレベルの信号を取
り込む場合には、入力バッファ選択信号２を低レベルと
することにより、トランスファーゲート１３がオフ、ト
ランスファーゲート１４がオンとなり、入出力端子１に
入力したＴＴＬレベルの信号は、ＮＯＲゲート９とイン
バーター１２から構成されるＴＴＬ入力バッファを通し
てラッチ１７へ入力し、ストローブ信号５が高レベルに
なった時に入力データ信号６として取り込まれる。
り込む場合には、入力バッファ選択信号２を低レベルと
することにより、トランスファーゲート１３がオフ、ト
ランスファーゲート１４がオンとなり、入出力端子１に
入力したＴＴＬレベルの信号は、ＮＯＲゲート９とイン
バーター１２から構成されるＴＴＬ入力バッファを通し
てラッチ１７へ入力し、ストローブ信号５が高レベルに
なった時に入力データ信号６として取り込まれる。
【００１２】また、入出力端子１からＣＭＯＳレベルの
信号を取り込む場合には、入力バッファ選択信号２を高
レベルとすることにより、トランスファーゲート１３が
オン、トランスファーゲート１４がオフとなるため、入
出力端子１に入力したＣＭＯＳレベルの信号は、ＮＡＮ
Ｄゲート８とインバーター１１から構成されるＣＭＯＳ
入力バッファを通ってラッチ１７へ入力し、ストローブ
信号５が高レベルになった時に入力データ信号６として
取り込まれる。
信号を取り込む場合には、入力バッファ選択信号２を高
レベルとすることにより、トランスファーゲート１３が
オン、トランスファーゲート１４がオフとなるため、入
出力端子１に入力したＣＭＯＳレベルの信号は、ＮＡＮ
Ｄゲート８とインバーター１１から構成されるＣＭＯＳ
入力バッファを通ってラッチ１７へ入力し、ストローブ
信号５が高レベルになった時に入力データ信号６として
取り込まれる。
【００１３】いずれの場合でもデータを取り込む際に
は、アウトプットイネーブル信号３を低レベルとし、ト
ライステートバッファ１５をハイインピーダンスとする
ことで、ラッチ１６の保持した値と入出力端子１に入力
する入力データとの衝突を防ぐことができる。
は、アウトプットイネーブル信号３を低レベルとし、ト
ライステートバッファ１５をハイインピーダンスとする
ことで、ラッチ１６の保持した値と入出力端子１に入力
する入力データとの衝突を防ぐことができる。
【００１４】一方、入出力端子１へデータを出力する場
合には、アウトプットイネーブル信号３を高レベルにす
ることによって、トライステートバッファ１５が活性化
されるため、ストローブ信号４を高レベルあるいは立ち
上がりエッジとすることにより出力データ信号７が入出
力端子１へ出力される。
合には、アウトプットイネーブル信号３を高レベルにす
ることによって、トライステートバッファ１５が活性化
されるため、ストローブ信号４を高レベルあるいは立ち
上がりエッジとすることにより出力データ信号７が入出
力端子１へ出力される。
【００１５】この従来例では、入出力端子１にデータを
出力する場合に、ＣＭＯＳ入力バッファ及びＴＴＬ入力
バッファにトライステートバッファ１５の出力データが
入力されるが、入力バッファの初段にそれぞれ２入力Ｎ
ＡＮＤゲート、２入力ＮＯＲゲートを使用しており、入
力バッファ選択信号２によってＮＡＮＤゲート８及びＮ
ＯＲゲート９の入力端子の１つが高レベル又は低レベル
に固定されるため、電源と接地との間に貫通電流は流れ
ない。しかし、出力データはラッチ１７へ伝達されるの
で、ストローブ信号５は低レベルにしておく必要があ
る。
出力する場合に、ＣＭＯＳ入力バッファ及びＴＴＬ入力
バッファにトライステートバッファ１５の出力データが
入力されるが、入力バッファの初段にそれぞれ２入力Ｎ
ＡＮＤゲート、２入力ＮＯＲゲートを使用しており、入
力バッファ選択信号２によってＮＡＮＤゲート８及びＮ
ＯＲゲート９の入力端子の１つが高レベル又は低レベル
に固定されるため、電源と接地との間に貫通電流は流れ
ない。しかし、出力データはラッチ１７へ伝達されるの
で、ストローブ信号５は低レベルにしておく必要があ
る。
【００１６】なお、この従来例においては、ＣＭＯＳ入
力バッファ又はＴＴＬ入力バッファの選択は、入出力回
路に接続される外部回路の出力レベルに応じて、回路設
計者があらかじめ入力バッファ選択信号２を高レベル又
は低レベルに設定することにより行うことができるが、
さらに出力信号がＴＴＬレベル、ＣＭＯＳレベルとダイ
ナミックに変化するようなデバイスの出力を入力する場
合、入力バッファ選択信号２は、例えばコンパレータ等
により入力レベルを検出して制御することもできる。
力バッファ又はＴＴＬ入力バッファの選択は、入出力回
路に接続される外部回路の出力レベルに応じて、回路設
計者があらかじめ入力バッファ選択信号２を高レベル又
は低レベルに設定することにより行うことができるが、
さらに出力信号がＴＴＬレベル、ＣＭＯＳレベルとダイ
ナミックに変化するようなデバイスの出力を入力する場
合、入力バッファ選択信号２は、例えばコンパレータ等
により入力レベルを検出して制御することもできる。
【００１７】
【発明が解決しようとする課題】上述した従来例では、
入出力回路に供給する電源電圧と、入出力端子に接続す
る外部回路の電源電圧が、互いに３．３Ｖ又は５Ｖのよ
うに等しい場合には問題とならないが、外部回路の電源
電圧が３．３Ｖで入出力回路の電源電圧が５Ｖの場合の
ように互いの電源電圧が異なる場合、外部回路の絶対最
大定格を超える信号が入出力回路から出力されて、入出
力回路から外部回路に寄生的な定常電流が流れたり、こ
の定常電流をトリガーとして外部回路の入力バッファ部
でラッチアップが発生したり、最悪の場合には回路が破
壊される可能性がある。
入出力回路に供給する電源電圧と、入出力端子に接続す
る外部回路の電源電圧が、互いに３．３Ｖ又は５Ｖのよ
うに等しい場合には問題とならないが、外部回路の電源
電圧が３．３Ｖで入出力回路の電源電圧が５Ｖの場合の
ように互いの電源電圧が異なる場合、外部回路の絶対最
大定格を超える信号が入出力回路から出力されて、入出
力回路から外部回路に寄生的な定常電流が流れたり、こ
の定常電流をトリガーとして外部回路の入力バッファ部
でラッチアップが発生したり、最悪の場合には回路が破
壊される可能性がある。
【００１８】次に、図４（Ａ），（Ｂ）及び図５
（Ａ），（Ｂ）を用いて外部回路と入出力回路の電源電
圧が異なる場合に発生する不具合について説明する。
（Ａ），（Ｂ）を用いて外部回路と入出力回路の電源電
圧が異なる場合に発生する不具合について説明する。
【００１９】図４（Ａ）及び図５（Ａ）は、外部回路と
してそれぞれ電源電圧３．３Ｖで動作する標準的なＣＭ
ＯＳ入出力バッファを例として、このＣＭＯＳ入出力バ
ッファの出力レベル及び入力レベルを示している。ここ
で外部回路としては、ＮＥＣ製セルベースＩＣであるＣ
ＢＣ８シリーズ（電源電圧：３．３Ｖ±１０％、絶対最
大定格：−０．５〜４．６Ｖ、高レベル入力電圧（ＶＩ
Ｈ）：０．７ＶＤＤ、低レベル入力電圧（ＶＩＬ）：
０．３ＶＤＤ、出力レベル：０〜３．６Ｖ）の入出力バ
ッファを想定している。
してそれぞれ電源電圧３．３Ｖで動作する標準的なＣＭ
ＯＳ入出力バッファを例として、このＣＭＯＳ入出力バ
ッファの出力レベル及び入力レベルを示している。ここ
で外部回路としては、ＮＥＣ製セルベースＩＣであるＣ
ＢＣ８シリーズ（電源電圧：３．３Ｖ±１０％、絶対最
大定格：−０．５〜４．６Ｖ、高レベル入力電圧（ＶＩ
Ｈ）：０．７ＶＤＤ、低レベル入力電圧（ＶＩＬ）：
０．３ＶＤＤ、出力レベル：０〜３．６Ｖ）の入出力バ
ッファを想定している。
【００２０】また、図４（Ｂ）及び図５（Ｂ）は、それ
ぞれ電源電圧を５Ｖとした場合の従来の入出力回路の入
力レベル及び出力レベルを示している。図４（Ａ），
（Ｂ）からわかるように、外部回路がデータを出力する
場合には、従来の入出力回路の入力バッファとしてはＣ
ＭＯＳレベル入力バッファは使用できないものの、ＴＴ
Ｌレベル入力バッファを用いることで外部回路と入出力
回路とのインターフェースをとることができる。
ぞれ電源電圧を５Ｖとした場合の従来の入出力回路の入
力レベル及び出力レベルを示している。図４（Ａ），
（Ｂ）からわかるように、外部回路がデータを出力する
場合には、従来の入出力回路の入力バッファとしてはＣ
ＭＯＳレベル入力バッファは使用できないものの、ＴＴ
Ｌレベル入力バッファを用いることで外部回路と入出力
回路とのインターフェースをとることができる。
【００２１】しかし、図５（Ａ），（Ｂ）からわかるよ
うに、従来の入出力回路の出力バッファが５Ｖ振幅の信
号を出力した時、外部回路の入力レベルは満足するが、
絶対最大定格の４．６Ｖを超えてしまうため、外部回路
の入力バッファ部で寄生的な定常電流が流れたり、この
電流をトリガーにしてラッチアップが発生したり、外部
回路が破壊される場合がある。
うに、従来の入出力回路の出力バッファが５Ｖ振幅の信
号を出力した時、外部回路の入力レベルは満足するが、
絶対最大定格の４．６Ｖを超えてしまうため、外部回路
の入力バッファ部で寄生的な定常電流が流れたり、この
電流をトリガーにしてラッチアップが発生したり、外部
回路が破壊される場合がある。
【００２２】このため、本発明の目的は、ＣＭＯＳで構
成される半導体集積回路の入出力回路において、入力レ
ベルがＣＭＯＳレベルとＴＴＬレベルの間で変化しても
貫通電流が流れないだけでなく、外部回路の許容入力レ
ベルに応じて入出力回路の出力レベルを変化させる構成
とし、入出力回路と外部回路とで電源電圧が異なって
も、外部回路でラッチアップや破壊などが生じない入出
力回路を提供することにある。
成される半導体集積回路の入出力回路において、入力レ
ベルがＣＭＯＳレベルとＴＴＬレベルの間で変化しても
貫通電流が流れないだけでなく、外部回路の許容入力レ
ベルに応じて入出力回路の出力レベルを変化させる構成
とし、入出力回路と外部回路とで電源電圧が異なって
も、外部回路でラッチアップや破壊などが生じない入出
力回路を提供することにある。
【００２３】
【課題を解決するための手段】そのため、本発明による
入出力回路は、入力バッファ選択信号により複数のうち
の１つが活性化されると共に入出力共通端子からの入力
信号が選択して供給されしきい値の異なる複数の入力バ
ッファ回路と、前記入力バッファ選択信号により非選択
とされた入力バッファ回路の出力信号の伝達を抑制する
と共に選択された入力バッファ回路の出力信号を伝達す
る入力信号伝達回路と、前記入力信号伝達回路の出力を
入力とし、読み込みストローブ信号により内部回路へ入
力信号を出力する入力信号出力手段と、前記内部回路か
らの出力信号をラッチするラッチ回路と、前記ラッチ回
路の出力を入力とし出力イネーブル信号に応じて該出力
信号を前記入出力共通端子へ出力する出力バッファ回路
とを備えた入出力回路において、前記入力バッファ選択
信号により前記出力バッファ回路の出力レベルを切り替
えることを特徴としている。
入出力回路は、入力バッファ選択信号により複数のうち
の１つが活性化されると共に入出力共通端子からの入力
信号が選択して供給されしきい値の異なる複数の入力バ
ッファ回路と、前記入力バッファ選択信号により非選択
とされた入力バッファ回路の出力信号の伝達を抑制する
と共に選択された入力バッファ回路の出力信号を伝達す
る入力信号伝達回路と、前記入力信号伝達回路の出力を
入力とし、読み込みストローブ信号により内部回路へ入
力信号を出力する入力信号出力手段と、前記内部回路か
らの出力信号をラッチするラッチ回路と、前記ラッチ回
路の出力を入力とし出力イネーブル信号に応じて該出力
信号を前記入出力共通端子へ出力する出力バッファ回路
とを備えた入出力回路において、前記入力バッファ選択
信号により前記出力バッファ回路の出力レベルを切り替
えることを特徴としている。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１は、本発明の入出力回路の実施の形態
を示す回路図である。なお、従来例と共通の構成要素に
は共通の参照文字／数字を付してある。
を示す回路図である。なお、従来例と共通の構成要素に
は共通の参照文字／数字を付してある。
【００２６】本実施の形態による入出力回路は、図３に
示す従来の入出力回路を構成するトライステートバッフ
ァ１５に代えて、図１に示すようにアウトプットイネー
ブル信号３及び入力バッファ選択信号２により制御され
るトライステートバッファ１９を用いている点が従来の
入出力回路と異なり、入力レベルの切り替えに関する機
能及びトライステートバッファ１９を除く回路構成は従
来例と同様なため説明を省略し、トライステートバッフ
ァ１９の機能について詳しく説明する。
示す従来の入出力回路を構成するトライステートバッフ
ァ１５に代えて、図１に示すようにアウトプットイネー
ブル信号３及び入力バッファ選択信号２により制御され
るトライステートバッファ１９を用いている点が従来の
入出力回路と異なり、入力レベルの切り替えに関する機
能及びトライステートバッファ１９を除く回路構成は従
来例と同様なため説明を省略し、トライステートバッフ
ァ１９の機能について詳しく説明する。
【００２７】図２はトライステートバッファ１９の回路
図であり、トライステートバッファ１９は、出力信号１
８を入力とするインバータ２０と入力バッファ選択信号
２を入力とするインバータ３３を備えている。
図であり、トライステートバッファ１９は、出力信号１
８を入力とするインバータ２０と入力バッファ選択信号
２を入力とするインバータ３３を備えている。
【００２８】また、トライステートバッファ１９は、入
力バッファ選択信号２とアウトプットイネーブル信号３
を入力としマスク信号２２を出力するＮＡＮＤゲート２
１と、マスク信号２２とインバーター２０の出力を入力
とするＮＯＲゲート２３と、ＮＯＲゲート２３の出力を
入力としＰチャネルトランジスタ３０ａに対する制御信
号２８ａを出力するインバーター２４と、マスク信号２
２を入力とするインバーター２５と、インバーター２５
の出力とインバーター２０の出力を入力とするＮＡＮＤ
ゲート２６と、ＮＡＮＤゲート２６の出力を入力としＮ
チャネルトランジスタ３１ａに対する制御信号２９ａを
出力するインバーター２７とから構成される出力バッフ
ァ制御回路３２ａと、出力バッファ制御回路３２ａと全
く同一の回路でＰチャネルトランジスタ３０ｂとＮチャ
ネルトランジスタ３１ｂとを制御信号２８ｂ及び制御信
号２９ｂで制御する出力バッファ制御回路３２ｂを備え
ている。
力バッファ選択信号２とアウトプットイネーブル信号３
を入力としマスク信号２２を出力するＮＡＮＤゲート２
１と、マスク信号２２とインバーター２０の出力を入力
とするＮＯＲゲート２３と、ＮＯＲゲート２３の出力を
入力としＰチャネルトランジスタ３０ａに対する制御信
号２８ａを出力するインバーター２４と、マスク信号２
２を入力とするインバーター２５と、インバーター２５
の出力とインバーター２０の出力を入力とするＮＡＮＤ
ゲート２６と、ＮＡＮＤゲート２６の出力を入力としＮ
チャネルトランジスタ３１ａに対する制御信号２９ａを
出力するインバーター２７とから構成される出力バッフ
ァ制御回路３２ａと、出力バッファ制御回路３２ａと全
く同一の回路でＰチャネルトランジスタ３０ｂとＮチャ
ネルトランジスタ３１ｂとを制御信号２８ｂ及び制御信
号２９ｂで制御する出力バッファ制御回路３２ｂを備え
ている。
【００２９】また、Ｐチャネルトランジスタ３０ａとＮ
チャネルトランジスタ３１ａの各ドレイン及びＰチャネ
ルトランジスタ３０ｂとＮチャネルトランジスタ３１ｂ
の各ドレインは、共通接続しさらに入力端子１に接続し
ている。また、Ｐチャネルトランジスタ３０ｂのソース
は、抵抗３４を介して電源ＶＤＤに接続している。
チャネルトランジスタ３１ａの各ドレイン及びＰチャネ
ルトランジスタ３０ｂとＮチャネルトランジスタ３１ｂ
の各ドレインは、共通接続しさらに入力端子１に接続し
ている。また、Ｐチャネルトランジスタ３０ｂのソース
は、抵抗３４を介して電源ＶＤＤに接続している。
【００３０】次に、表１に示す真理値表を参照してトラ
イステートバッファ１９の機能について説明する。ここ
で、表の中の添え字は図中の信号線に相当し、“１”は
高レベルを“０”は低レベルを表す。
イステートバッファ１９の機能について説明する。ここ
で、表の中の添え字は図中の信号線に相当し、“１”は
高レベルを“０”は低レベルを表す。
【００３１】表１
【００３２】表１から、アウトプットイネーブル信号３
が“０”の時には、Ｐチャネルトランジスタ３０ａ，３
０ｂ及びＮチャネルトランジスタ３１ａ，３１ｂが全て
オフとなるので、無条件で入出力端子１がハイインピー
ダンス状態になることがわかる。
が“０”の時には、Ｐチャネルトランジスタ３０ａ，３
０ｂ及びＮチャネルトランジスタ３１ａ，３１ｂが全て
オフとなるので、無条件で入出力端子１がハイインピー
ダンス状態になることがわかる。
【００３３】また、アウトプットイネーブル信号３が
“１”で、入力バッファ選択信号２も“１”の時には、
Ｐチャネルトランジスタ３０ａとＮチャネルトランジス
タ３１ａから成るＣＭＯＳゲートが活性化し、Ｐチャネ
ルトランジスタ３０ｂとＮチャネルトランジスタ３１ｂ
はオフ状態となる。
“１”で、入力バッファ選択信号２も“１”の時には、
Ｐチャネルトランジスタ３０ａとＮチャネルトランジス
タ３１ａから成るＣＭＯＳゲートが活性化し、Ｐチャネ
ルトランジスタ３０ｂとＮチャネルトランジスタ３１ｂ
はオフ状態となる。
【００３４】同様に、アウトプットイネーブル信号３が
“１”で、入力バッファ選択信号２が“０”の場合に
は、Ｐチャネルトランジスタ３０ｂとＮチャネルトラン
ジスタ３１ｂから成るＣＭＯＳゲートが活性化し、Ｐチ
ャネルトランジスタ３０ａとＮチャネルトランジスタ３
１ａはオフ状態となる。
“１”で、入力バッファ選択信号２が“０”の場合に
は、Ｐチャネルトランジスタ３０ｂとＮチャネルトラン
ジスタ３１ｂから成るＣＭＯＳゲートが活性化し、Ｐチ
ャネルトランジスタ３０ａとＮチャネルトランジスタ３
１ａはオフ状態となる。
【００３５】本実施の形態で電源電圧を５Ｖとし、抵抗
３４を２０ＫΩ、Ｐチャネルトランジスタ３０ｂがオン
したときに抵抗３４とＰチャネルトランジスタ３０ｂ及
び入出力端子１を介して負荷に流れる出力電流を０．１
ｍＡとすると、Ｐチャネルトランジスタ３０ｂがオンし
たときの入力端子１の出力電圧は３Ｖとなり、Ｐチャネ
ルトランジスタ３０ａがオンしたときの入出力端子１の
出力電圧５Ｖよりも２Ｖ低い値となる。
３４を２０ＫΩ、Ｐチャネルトランジスタ３０ｂがオン
したときに抵抗３４とＰチャネルトランジスタ３０ｂ及
び入出力端子１を介して負荷に流れる出力電流を０．１
ｍＡとすると、Ｐチャネルトランジスタ３０ｂがオンし
たときの入力端子１の出力電圧は３Ｖとなり、Ｐチャネ
ルトランジスタ３０ａがオンしたときの入出力端子１の
出力電圧５Ｖよりも２Ｖ低い値となる。
【００３６】すなわち、入力選択信号２が“１”のとき
は、入出力端子１の出力レベルは０〜５Ｖの範囲とな
り、入力選択信号２が“０”のときは、入出力端子１の
出力レベルは０〜３Ｖの範囲となる。
は、入出力端子１の出力レベルは０〜５Ｖの範囲とな
り、入力選択信号２が“０”のときは、入出力端子１の
出力レベルは０〜３Ｖの範囲となる。
【００３７】次に、図１を参照して外部回路と本実施の
形態による入出力回路を入出力端子１を介して接続した
場合の回路動作について説明する。
形態による入出力回路を入出力端子１を介して接続した
場合の回路動作について説明する。
【００３８】外部回路から入出力端子１を介してデータ
を入力するときは、アウトプットイネーブル信号３を低
レベルにし、トライステートバッファ１９の出力をハイ
インピーダンスにすることで、入力データとラッチ１６
の出力データが競合しないようにする。
を入力するときは、アウトプットイネーブル信号３を低
レベルにし、トライステートバッファ１９の出力をハイ
インピーダンスにすることで、入力データとラッチ１６
の出力データが競合しないようにする。
【００３９】次に、入力データがＣＭＯＳレベルであれ
ば、入力バッファ選択信号２を高レベルにして、ＮＡＮ
Ｄゲート８とインバータ１１から成るＣＭＯＳ入力バッ
ファを活性化して、ラッチ１７に入力データを取り込
む。
ば、入力バッファ選択信号２を高レベルにして、ＮＡＮ
Ｄゲート８とインバータ１１から成るＣＭＯＳ入力バッ
ファを活性化して、ラッチ１７に入力データを取り込
む。
【００４０】また、入力データがＴＴＬレベルであれ
ば、入力バッファ選択信号２を低レベルにして、ＮＯＲ
ゲート９とインバータ１２から成るＴＴＬ入力バッファ
を活性化して、ラッチ１７に入力データを取り込む。
ば、入力バッファ選択信号２を低レベルにして、ＮＯＲ
ゲート９とインバータ１２から成るＴＴＬ入力バッファ
を活性化して、ラッチ１７に入力データを取り込む。
【００４１】一方、本実施の形態による入出力回路が入
出力端子１を介して外部回路にデータを出力する場合
は、アウトプットイネーブル信号３を高レベルにしてト
ライステートバッファ１９を活性化すると共に、外部回
路の許容入力レベルに応じて、入力バッファ選択信号２
を高レベル又は低レベルにすることにより、トライステ
ートバッファ１９からの出力レベルを切り替える。
出力端子１を介して外部回路にデータを出力する場合
は、アウトプットイネーブル信号３を高レベルにしてト
ライステートバッファ１９を活性化すると共に、外部回
路の許容入力レベルに応じて、入力バッファ選択信号２
を高レベル又は低レベルにすることにより、トライステ
ートバッファ１９からの出力レベルを切り替える。
【００４２】すなわち、外部回路の電源電圧が本実施の
形態による入出力回路と同じく５Ｖの場合、入力バッフ
ァ選択信号２を高レベルにしてトライステートバッファ
１９の出力レベルを０〜５Ｖの電圧範囲に設定する。
形態による入出力回路と同じく５Ｖの場合、入力バッフ
ァ選択信号２を高レベルにしてトライステートバッファ
１９の出力レベルを０〜５Ｖの電圧範囲に設定する。
【００４３】次に、外部回路の電源電圧が３Ｖで本実施
の形態による入出力回路の電源電圧が５Ｖの場合、入力
バッファ選択信号２を低レベルにしてトライステートバ
ッファ１９の出力レベルを０〜３Ｖの電圧範囲に設定す
る。これにより、本実施の形態による入出力回路の出力
レベルが外部回路の許容入力レベルよりも大きくなるこ
とはないので、入出力端子１を介して定常電流が外部回
路に流れ込んだり、この電流が原因となって外部回路が
ラッチアップを起こすという問題は改善する。
の形態による入出力回路の電源電圧が５Ｖの場合、入力
バッファ選択信号２を低レベルにしてトライステートバ
ッファ１９の出力レベルを０〜３Ｖの電圧範囲に設定す
る。これにより、本実施の形態による入出力回路の出力
レベルが外部回路の許容入力レベルよりも大きくなるこ
とはないので、入出力端子１を介して定常電流が外部回
路に流れ込んだり、この電流が原因となって外部回路が
ラッチアップを起こすという問題は改善する。
【００４４】上記の説明においては、外部回路の電源電
圧が３Ｖの場合について説明したが、外部回路の電源電
圧が２．５Ｖの場合についても、図２の抵抗３４の値を
２ＫΩから２．５ＫΩかに変更するか、抵抗３４に流れ
る電流を０．１ｍＡから０．１２５ｍＡに増やすことに
より、トライステートバッファ１９の出力電圧を０〜
２．５Ｖの範囲に設定することが可能である。
圧が３Ｖの場合について説明したが、外部回路の電源電
圧が２．５Ｖの場合についても、図２の抵抗３４の値を
２ＫΩから２．５ＫΩかに変更するか、抵抗３４に流れ
る電流を０．１ｍＡから０．１２５ｍＡに増やすことに
より、トライステートバッファ１９の出力電圧を０〜
２．５Ｖの範囲に設定することが可能である。
【００４５】これにより、トライステートバッファ１９
の出力レベルを外部回路の許容入力レベルに合わせるこ
とができ、トライステートバッファ１９から入出力端子
１を介して外部回路に定常電流が流れ込み、回路電流が
異常に増加したり、この電流が原因となって外部回路が
破壊するという問題は発生しない。
の出力レベルを外部回路の許容入力レベルに合わせるこ
とができ、トライステートバッファ１９から入出力端子
１を介して外部回路に定常電流が流れ込み、回路電流が
異常に増加したり、この電流が原因となって外部回路が
破壊するという問題は発生しない。
【００４６】また、本実施の形態による入出力回路が、
入出力端子１を介して外部回路にデータを出力する場
合、外部回路の許容入力レベルに合わせて入力バッファ
選択信号２によりトライステートバッファ１９を制御す
るが、この入力バッファ選択信号２は、本実施の形態に
よる入出力回路が入出力端子１を介して外部回路からデ
ータを取り込むときに、入力データの入力レベルに合わ
せて入力バッファを切り替える動作を兼用しており、従
来の入出力回路に対して外部ピン数を増加しないで、ト
ライステートバッファ１９の出力レベルを外部回路の許
容入力レベルに合わせることができる。
入出力端子１を介して外部回路にデータを出力する場
合、外部回路の許容入力レベルに合わせて入力バッファ
選択信号２によりトライステートバッファ１９を制御す
るが、この入力バッファ選択信号２は、本実施の形態に
よる入出力回路が入出力端子１を介して外部回路からデ
ータを取り込むときに、入力データの入力レベルに合わ
せて入力バッファを切り替える動作を兼用しており、従
来の入出力回路に対して外部ピン数を増加しないで、ト
ライステートバッファ１９の出力レベルを外部回路の許
容入力レベルに合わせることができる。
【００４７】
【発明の効果】以上説明したように、本発明による入出
力回路は、入力バッファ選択信号により複数のうちの１
つが活性化されると共に、入出力共通端子からの入力信
号が選択して供給されしきい値の異なる複数の入力バッ
ファ回路を備えることにより、例えば入力レベルがＣＭ
ＯＳ又はＴＴＬレベルと変化しても貫通電流を防止でき
る。
力回路は、入力バッファ選択信号により複数のうちの１
つが活性化されると共に、入出力共通端子からの入力信
号が選択して供給されしきい値の異なる複数の入力バッ
ファ回路を備えることにより、例えば入力レベルがＣＭ
ＯＳ又はＴＴＬレベルと変化しても貫通電流を防止でき
る。
【００４８】また、本発明による入出力回路と異なる電
源電圧を有する外部回路に対してデータを出力する場
合、外部ピン数を増やすことなく、外部回路の許容入力
レベルに応じて本発明による入出力回路の出力レベルを
変えることができるので、外部回路に寄生的な定常電流
が流れたり、この定常電流をトリガーにして、ラッチア
ップなどの誤動作が生じるのを防止することができる。
源電圧を有する外部回路に対してデータを出力する場
合、外部ピン数を増やすことなく、外部回路の許容入力
レベルに応じて本発明による入出力回路の出力レベルを
変えることができるので、外部回路に寄生的な定常電流
が流れたり、この定常電流をトリガーにして、ラッチア
ップなどの誤動作が生じるのを防止することができる。
【図１】本発明の入出力回路の実施の形態を示す回路図
である。
である。
【図２】本発明のトライステートバッファの実施の形態
を示す回路図である。
を示す回路図である。
【図３】従来の入出力回路を示す回路図である。
【図４】電源電圧３．３Ｖにおける外部回路の出力レベ
ル及び電源電圧５．０Ｖにおける従来の入出力回路の入
力レベルを表す波形図である。
ル及び電源電圧５．０Ｖにおける従来の入出力回路の入
力レベルを表す波形図である。
【図５】電源電圧３．３Ｖにおける外部回路の入力レベ
ル及び電源電圧５．０Ｖにおける従来の入出力回路の出
力レベルを表す波形図である。
ル及び電源電圧５．０Ｖにおける従来の入出力回路の出
力レベルを表す波形図である。
１ 入出力端子 ８，２１，２６ ＮＡＮＤゲート ９，２３ ＮＯＲゲート １０，１１，１２，２０，２４，２５，２７，３３
インバータ １３，１４ トランスファーゲート １５，１９ トライステートバッファ １６，１７ ラッチ ３０ａ，３０ｂ Ｐチャネルトランジスタ ３１ａ，３１ｂ Ｎチャネルトランジスタ ３２ａ，３２ｂ 出力バッファ制御回路 ３４ 抵抗
インバータ １３，１４ トランスファーゲート １５，１９ トライステートバッファ １６，１７ ラッチ ３０ａ，３０ｂ Ｐチャネルトランジスタ ３１ａ，３１ｂ Ｎチャネルトランジスタ ３２ａ，３２ｂ 出力バッファ制御回路 ３４ 抵抗
Claims (2)
- 【請求項１】 入力バッファ選択信号により複数のうち
の１つが活性化されると共に入出力共通端子からの入力
信号が選択して供給されしきい値の異なる複数の入力バ
ッファ回路と、 前記入力バッファ選択信号により非選択とされた入力バ
ッファ回路の出力信号の伝達を抑制すると共に選択され
た入力バッファ回路の出力信号を伝達する入力信号伝達
回路と、 前記入力信号伝達回路の出力を入力とし、読み込みスト
ローブ信号により内部回路へ入力信号を出力する入力信
号出力手段と、 前記内部回路からの出力信号をラッチするラッチ回路
と、 前記ラッチ回路の出力を入力とし出力イネーブル信号に
応じて該出力信号を前記入出力共通端子へ出力する出力
バッファ回路とを備えた入出力回路において、 前記入力バッファ選択信号により前記出力バッファ回路
の出力レベルを切り替えることを特徴とする入出力回
路。 - 【請求項２】 前記複数の入力バッファ回路が、ＴＴＬ
レベル入力バッファ回路及びＣＭＯＳレベル入力バッフ
ァ回路から成ることを特徴とする請求項１記載の入出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263327A JPH10112640A (ja) | 1996-10-03 | 1996-10-03 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263327A JPH10112640A (ja) | 1996-10-03 | 1996-10-03 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112640A true JPH10112640A (ja) | 1998-04-28 |
Family
ID=17387941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263327A Pending JPH10112640A (ja) | 1996-10-03 | 1996-10-03 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10112640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639845B2 (en) | 1999-07-02 | 2003-10-28 | Nec Corporation | Data holding circuit having backup function |
-
1996
- 1996-10-03 JP JP8263327A patent/JPH10112640A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639845B2 (en) | 1999-07-02 | 2003-10-28 | Nec Corporation | Data holding circuit having backup function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6911860B1 (en) | On/off reference voltage switch for multiple I/O standards | |
| US5300835A (en) | CMOS low power mixed voltage bidirectional I/O buffer | |
| US6040729A (en) | Digital output buffer for multiple voltage system | |
| US6285209B1 (en) | Interface circuit and input buffer integrated circuit including the same | |
| EP0536536B1 (en) | A low voltage swing output MOS circuit for driving an ECL circuit | |
| EP0260389A2 (en) | Off-chip driver circuits | |
| JPH11274911A (ja) | 耐電圧性出力バッファ | |
| US6144221A (en) | Voltage tolerant interface circuit | |
| US6970024B1 (en) | Over-voltage protection of integrated circuit I/O pins | |
| JPH088719A (ja) | 混合電圧出力バッファ回路 | |
| KR100511824B1 (ko) | 프로그램가능한슬루레이트제어출력드라이버를제공하기위한장치및방법 | |
| JPH0563555A (ja) | マルチモード入力回路 | |
| US6118301A (en) | High voltage tolerant and compliant driver circuit | |
| KR100211758B1 (ko) | 멀티 파워를 사용하는 데이터 출력버퍼 | |
| US7656210B2 (en) | Semiconductor integrated circuit | |
| JP4137118B2 (ja) | 半導体装置 | |
| US5914617A (en) | Output driver for sub-micron CMOS | |
| US7859305B2 (en) | Input/output circuit | |
| US6043683A (en) | Output pad circuit using control signal | |
| US7304511B2 (en) | Output circuit for interfacing between different power supply voltages | |
| KR100310883B1 (ko) | 입력회로 | |
| US7199638B2 (en) | High speed voltage level translator | |
| JPH10112640A (ja) | 入出力回路 | |
| KR19990083515A (ko) | 씨모스출력버퍼보호회로 | |
| WO2002029972A2 (en) | Buffers with reduced voltage input/output signals |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |