JP6971941B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、概して半導体装置に関する。

逆流防止機能を備えたドライバ回路が知られている。

特開２００９−２９０９８６号公報

動作信頼性を向上できる半導体装置を提供する。

一実施形態による半導体装置は、第１トランジスタと第２トランジスタとを含む出力回路と、検出回路と、制御回路とを含む。第１トランジスタは電流経路の一端が出力ノードに接続され、第２トランジスタも電流経路の一端が出力ノードに接続されている。出力回路は出力ノードから電圧を出力する。検出回路は出力回路の出力電圧を検出する。制御回路は検出回路の結果に基づいて第１トランジスタ及び第２トランジスタのバックゲート電位を制御する。制御回路は出力回路の出力電圧が第１電圧を超えた場合に第１トランジスタのバックゲートを出力ノードと電気的に接続し、出力回路の出力電圧が第２電圧を下回った場合に第２トランジスタのバックゲートを出力ノードと電気的に接続する。制御回路は、第５乃至第１０トランジスタを含む。第５トランジスタは、第１トランジスタのバックゲート及び第３トランジスタのバックゲートを出力ノードと電気的に接続又は非接続とする。第６トランジスタは、第１トランジスタのバックゲート及び第３トランジスタのバックゲートに第１電圧を印加可能である。第７トランジスタは、第２トランジスタのバックゲート及び第４トランジスタのバックゲートを出力ノードと電気的に接続又は非接続とする。第８トランジスタは、第２トランジスタのバックゲート及び第４トランジスタのバックゲートに第２電圧を印加可能である。第９トランジスタは、第１トランジスタと第３トランジスタとの接続ノードを第１トランジスタのバックゲート及び第３トランジスタのバックゲートと電気的に接続または非接続とする。第１０トランジスタは、第２トランジスタと第４トランジスタとの接続ノードを第２トランジスタのバックゲート及び第４トランジスタのバックゲートと電気的に接続または非接続とする。出力電圧が第１電圧から第２電圧までの範囲に含まれている場合、第３トランジスタ、第４トランジスタ、第６トランジスタ、及び第８トランジスタはオン状態となり、第５トランジスタ及び第７トランジスタはオフ状態となる。出力電圧が第１電圧を超えている場合、第５トランジスタ及び第８トランジスタはオン状態となり、第３トランジスタ、第４トランジスタ、第６トランジスタ、及び第７トランジスタはオフ状態となる。出力電圧が第２電圧を下回っている場合、第６トランジスタ及び第７トランジスタはオン状態となり、第３トランジスタ、第４トランジスタ、第５トランジスタ、及び第８トランジスタはオフ状態となる。出力電圧が第１電圧から第２電圧までの範囲に含まれている場合、第９トランジスタ及び第１０トランジスタはオフ状態となる。出力電圧が第１電圧を超えている場合、第９トランジスタはオン状態となり、第１０トランジスタはオフ状態となる。出力電圧が第２電圧を下回っている場合、第１０トランジスタはオン状態となり、第９トランジスタはオフ状態となる。

一実施形態に係るドライバ回路の回路図。 一実施形態に係るドライバ回路の回路図。 一実施形態に係るドライバ回路の回路図。 一実施形態に係るドライバ回路の回路図。 一実施形態の比較例に係るドライバ回路の回路図。 一実施形態の変形例に係る差動ドライバ回路のブロック図。 一実施形態の変形例に係る検出回路の回路図。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

１．構成について
始めに、一実施形態に係る半導体装置の構成について、逆流防止機能を備えたドライバ回路を例に挙げて説明する。図１は、一実施形態に係るドライバ回路を示している。

図示するようにドライバ回路１は、出力回路１１、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、第２バックゲート制御回路１５、検出回路１６、及びロジック回路１７を備えている。ドライバ回路１は、例えば１つの半導体チップ上に集積形成される。ドライバ回路１は、外部と接続可能なターミナルＴ１、Ｔ２、Ｔ３、及びＴ４を有する。ターミナルＴ１には、ドライバ回路１の電源電圧ＶＤＤが印加される。ターミナルＴ３及びＴ４には、例えば外部から入力信号ＤＩＰ及びＤＩＮが入力される。入力信号ＤＩＰ及びＤＩＮは、例えば論理“Ｈ”レベルと論理“Ｌ”レベルの２つの論理レベルを取り得るデジタル信号である。ターミナルＴ２は、入力信号ＤＩＰ及びＤＩＮに基づく信号を出力する。すなわち、ターミナルＴ１はドライバ回路１の電源端子であり、ターミナルＴ２は出力端子であり、ターミナルＴ３及びＴ４は入力端子である。

出力回路１１は、ターミナルＴ３及びＴ４に入力された入力信号ＤＩＰ及びＤＩＮに基づいて、ノードＮ２に“Ｈ”レベル又は“Ｌ”レベルの信号を出力する。すなわち出力回路１１は、例えばｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタ２０と、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２１とを備えている。トランジスタ２０は電流経路の一端がノードＮ３に接続され、他端がノードＮ２に接続され、バックゲートがノードＮ４に接続され、ゲートがターミナルＴ３に接続されている。トランジスタ２１は電流経路の一端がノードＮ５に接続され、他端がノードＮ２に接続され、バックゲートがノードＮ６に接続され、ゲートがターミナルＴ４に接続されている。

上記構成において、トランジスタ２０がオン状態となることでノードＮ２がノードＮ３に電気的に接続され、トランジスタ２１がオン状態となることでノードＮ２がノードＮ５に電気的に接続される。そしてノードＮ２の信号が、出力回路１１の出力信号（電圧ＶＯＵＴ）としてターミナルＴ２から外部に出力される。

一般的にＭＯＳＦＥＴは、電流経路の一端及び他端とバックゲートとの間に、寄生ダイオードを備えている。例えばｐ型のＭＯＳＦＥＴであるトランジスタ２０は、寄生ダイオード４０ａ及び４０ｂを備えている。寄生ダイオード４０ａのアノードはノードＮ２に接続され、カソードはノードＮ４に接続されている。寄生ダイオード４０ｂのアノードはノードＮ３に接続され、カソードはノードＮ４に接続されている。トランジスタ２０以外のｐ型のＭＯＳＦＥＴも、同様に寄生ダイオードを備えている。また、ｎ型のＭＯＳＦＥＴであるトランジスタ２１も、寄生ダイオード４０ｃ及び４０ｄを備えている。寄生ダイオード４０ｃのカソードはノードＮ２に接続され、アノードはノードＮ６に接続されている。寄生ダイオード４０ｄのカソードはノードＮ５に接続され、アノードはノードＮ６に接続されている。トランジスタ２１以外のｎ型のＭＯＳＦＥＴも、同様に寄生ダイオードを備えている。

第１スイッチ１２は、ノードＮ１とノードＮ３との間を電気的に接続又は非接続とする。すなわち第１スイッチ１２は、例えばｐ型のＭＯＳＦＥＴであるトランジスタ２２を備えている。トランジスタ２２は、電流経路の一端がノードＮ１に接続され、他端がノードＮ３に接続され、バックゲートがノードＮ４に接続され、ゲートがノードＮ１１に接続されている。そして第１スイッチ１２は、ノードＮ１１が“Ｌ”レベルとなることでトランジスタ２２がオン状態となり、ノードＮ１とノードＮ３との間を電気的に接続する。他方でノードＮ１１が“Ｈ”レベルとなることでトランジスタ２２がオフ状態となり、ノードＮ１とノードＮ３との間は電気的に非接続とされる。

第２スイッチ１３は、ノードＮ５と接地電位ＧＮＤとの間を電気的に接続又は非接続とする。すなわち第２スイッチ１３は、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２３を備えている。トランジスタ２３は、電流経路の一端がノードＮ５に接続され、他端が接地され、バックゲートがノードＮ６に接続され、ゲートがノードＮ１２に接続されている。そして第２スイッチ１３は、ノードＮ１２が“Ｈ”レベルとなることでトランジスタ２３がオン状態となり、ノードＮ５と接地電位ＧＮＤとの間を電気的に接続する。他方でノードＮ１２が“Ｌ”レベルとなることでトランジスタ２３がオフ状態となり、ノードＮ５と接地電位ＧＮＤとの間は電気的に非接続とされる。

第１バックゲート制御回路１４は、トランジスタ２０及び２２のバックゲート電位を制御する。すなわち第１バックゲート制御回路１４は、例えばｐ型のＭＯＳＦＥＴであるトランジスタ２４と、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２５と２６とを備えている。

トランジスタ２４は、電流経路の一端がノードＮ２に接続され、他端がノードＮ４に接続され、バックゲートもノードＮ４に接続され、ゲートがノードＮ７に接続されている。トランジスタ２５は、電流経路の一端がノードＮ４に接続され、他端がノードＮ１に接続され、バックゲートが接地され、ゲートがノードＮ７に接続されている。トランジスタ２６は、電流経路の一端がノードＮ４に接続され、他端がノードＮ３に接続され、バックゲートが接地され、ゲートがノードＮ８に接続されている。

上記構成において、トランジスタ２４がオン状態とされると、ノードＮ２とノードＮ４との間が電気的に接続される。その結果、トランジスタ２０及び２２のバックゲートに電圧ＶＯＵＴが印加される。他方で、トランジスタ２５がオン状態とされると、ノードＮ１とノードＮ４との間が電気的に接続される。その結果、トランジスタ２０及び２２のバックゲートに電源電圧ＶＤＤが印加される。また、トランジスタ２６がオン状態とされると、ノードＮ３とノードＮ４との間が電気的に接続される。

第２バックゲート制御回路１５は、トランジスタ２１及び２３のバックゲート電位を制御する。すなわち第２バックゲート制御回路１５は、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２７と、例えばｐ型のＭＯＳＦＥＴであるトランジスタ２８と２９とを備えている。

トランジスタ２７は、電流経路の一端がノードＮ２に接続され、他端がノードＮ６に接続され、バックゲートもノードＮ６に接続され、ゲートがノードＮ１０に接続されている。トランジスタ２８は、電流経路の一端がノードＮ６に接続され、他端が接地され、バックゲートに電源電圧ＶＤＤが印加され、ゲートがノードＮ１０に接続されている。トランジスタ２９は、電流経路の一端がノードＮ６に接続され、他端がノードＮ５に接続され、バックゲートに電源電圧ＶＤＤが印加され、ゲートがノードＮ９に接続されている。

上記構成において、トランジスタ２７がオン状態とされると、ノードＮ２とノードＮ６との間が電気的に接続される。その結果、トランジスタ２１及び２３のバックゲートに電圧ＶＯＵＴが印加される。他方で、トランジスタ２８がオン状態とされると、ノードＮ６と接地電位ＧＮＤとの間が電気的に接続される。その結果、トランジスタ２１及び２３のバックゲートに接地電位ＧＮＤが印加される。また、トランジスタ２９がオン状態とされると、ノードＮ５とノードＮ６との間が電気的に接続される。

検出回路１６は、電圧ＶＯＵＴが電源電圧範囲を外れているかどうか、すなわち、電源電圧ＶＤＤよりも大きいか否か、及び接地電位ＧＮＤの電圧よりも低いか否かを検出する。すなわち検出回路１６は、コンパレータ３０及び３１を備えている。

コンパレータ３０は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地され、非反転入力端子がノードＮ２に接続され、反転入力端子がノードＮ１と接続され、出力端子がインバータ３２の入力端子に接続されている。コンパレータ３１は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地され、非反転入力端子が接地され、反転入力端子がノードＮ２と接続され、出力端子がインバータ３４の入力端子に接続されている。

上記構成において、コンパレータ３０は、ノードＮ２の電圧ＶＯＵＴとノードＮ１の電源電圧ＶＤＤとを比較し、電圧ＶＯＵＴが電源電圧ＶＤＤより大きい場合は例えば“Ｈ”レベルを出力し、大きくなかった場合は例えば“Ｌ”レベルを出力する。コンパレータ３１は、ノードＮ２の電圧ＶＯＵＴと接地電位ＧＮＤとを比較し、電圧ＶＯＵＴが接地電位ＧＮＤよりも低い場合には例えば“Ｈ”レベルを出力し、低くなかった場合には例えば“Ｌ”レベルを出力する。

ロジック回路１７は、検出回路１６の出力に基づいて、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、及び第２バックゲート制御回路１５の動作を制御する。すなわちロジック回路１７は、インバータ３２乃至３６及びＮＡＮＤゲート３７を備えている。

インバータ３２は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３２は、コンパレータ３０の出力信号（論理“Ｈ”レベルまたは論理“Ｌ”レベル、これを以下では単に論理レベルと呼ぶ）を反転させ、その結果をノードＮ７（トランジスタ２４及び２５のゲート）に出力する。インバータ３３は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３３は、インバータ３２の出力信号を反転させ、その結果をノードＮ８（トランジスタ２６のゲート）に出力する。インバータ３４は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３４は、コンパレータ３１の出力信号を反転させ、その結果をノードＮ９（トランジスタ２９のゲート）に出力する。インバータ３５は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３５は、インバータ３４の出力信号を反転させ、その結果をノードＮ１０（トランジスタ２７及び２８のゲート）に出力する。ＮＡＮＤゲート３７は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地されている。そしてＮＡＮＤゲート３７は、ノードＮ７の論理レベルとノードＮ９の論理レベルとのＮＡＮＤ演算を実行し、その結果をノードＮ１１（トランジスタ２２のゲート）に出力する。インバータ３６は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３６は、ＮＡＮＤゲート３７の出力信号を反転させ、その結果をノードＮ１２（トランジスタ２３のゲート）に出力する。

上記のようにロジック回路１７は、コンパレータ３０及び３１の出力に基づいて、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、及び第２バックゲート制御回路１５の各トランジスタのゲート電位を決定する。

２．動作について
次に、ドライバ回路１の動作について説明する。以下では、電圧ＶＯＵＴの大きさに応じて３つのケースについて説明する。すなわち、
（１）ＧＮＤ≦ＶＯＵＴ≦ＶＤＤの場合
（２）ＶＤＤ＜ＶＯＵＴの場合
（３）ＶＯＵＴ＜ＧＮＤの場合
２．１ 上記（１）のケースについて
まず、電圧ＶＯＵＴが、接地電位ＧＮＤ以上且つ電源電圧ＶＤＤ以下の場合について、図２を用いて説明する。図２はドライバ回路の回路図であり、各ノードに論理レベル又は電圧を付記し、またオフ状態のトランジスタにはバツ印を付記している。

本例ではＶＯＵＴ≦ＶＤＤであるから、検出回路１６のコンパレータ３０は例えば“Ｌ”レベルを出力する。また、ＶＯＵＴ≧ＧＮＤであるから、検出回路１６のコンパレータ３１は例えば“Ｌ”レベルを出力する。

その結果、ノードＮ７には“Ｈ”レベルが与えられ、ノードＮ８には“Ｌ”レベルが与えられる。またノードＮ９には“Ｈ”レベルが与えられ、ノードＮ１０には“Ｌ”レベルが与えられる。その結果、ＮＡＮＤゲート３７における演算結果は“Ｌ”レベルとなり、ノードＮ１１には“Ｌ”レベルが与えられ、ノードＮ１２には“Ｈ”レベルが与えられる。

その結果、第１バックゲート制御回路１４ではトランジスタ２４はオフ状態となり、トランジスタ２５はオン状態となる。すると、ノードＮ４はトランジスタ２５によりノードＮ１に電気的に接続される。この結果、トランジスタ２０及び２２のバックゲートにはノードＮ１から電源電圧ＶＤＤが転送される。なお、ノードＮ８の電位は“Ｌ”レベルであるから、トランジスタ２６はオフ状態となる。

第２バックゲート制御回路１５についても同様である。すなわち、トランジスタ２７はオフ状態となり、トランジスタ２８はオン状態となる。すると、ノードＮ６にはトランジスタ２８により接地電位が転送される。この結果、トランジスタ２１及び２３のバックゲートには接地電位が転送される。なお、ノードＮ９の電位は“Ｈ”レベルであるから、トランジスタ２９はオフ状態となる。

また第１スイッチ１２では、トランジスタ２２がオン状態となり、ノードＮ３にＶＤＤが転送される。同様に第２スイッチ１３では、トランジスタ２３がオン状態となり、ノードＮ５に接地電位ＧＮＤが転送される。

このようにして、出力回路１１のトランジスタ２０のバックゲートと電流経路の一端（ソース）にはＶＤＤが印加され、出力回路１１のトランジスタ２１のバックゲートと電流経路の一端（ソース）には接地電位ＧＮＤが印加される。その結果、入力信号ＤＩＰ及びＤＩＮが“Ｈ”レベルのとき、トランジスタ２１がオン状態となり、トランジスタ２０がオフ状態となる。よって電圧ＶＯＵＴは“Ｌ”レベルとなる。他方で入力信号ＤＩＰ及びＤＩＮが“Ｌ”レベルのとき、トランジスタ２０がオン状態となり、トランジスタ２１がオフ状態となる。よって電圧ＶＯＵＴは“Ｈ”レベルとなる。

２．２ 上記（２）のケースについて
次に、電圧ＶＯＵＴが電源電圧ＶＤＤよりも大きい場合について、図３を用いて説明する。図３はドライバ回路の回路図であり、各ノードに論理レベル又は電圧を付記し、またオフ状態のトランジスタにはバツ印を付記している。

本例では、電圧ＶＯＵＴが電源電圧ＶＤＤよりも大きい。従ってコンパレータ３０は例えば“Ｈ”レベルを出力する。また、ＶＯＵＴ≧ＧＮＤであるから、コンパレータ３１は例えば“Ｌ”レベルを出力する。

この結果、ノードＮ７には“Ｌ”レベルが与えられ、ノードＮ８には“Ｈ”レベルが与えられる。また、ノードＮ９には“Ｈ”レベルが与えられ、ノードＮ１０には“Ｌ”レベルが与えられる。そのため、ＮＡＮＤゲート３７の演算結果は“Ｈ”レベルとなる。よって、ノードＮ１１には”Ｈ”レベルが与えられ、ノードＮ１２には“Ｌ”レベルが与えられる。

すると、第１バックゲート制御回路１４ではトランジスタ２４がオン状態となり、トランジスタ２５はオフ状態となる。すると、トランジスタ２０及び２２のバックゲートは、トランジスタ２４により、ノードＮ２に接続される。すなわち、これらのバックゲートには電圧ＶＯＵＴが印加される。また、トランジスタ２６がオン状態となり、ノードＮ３とノードＮ４が電気的に接続される。

第２バックゲート制御回路１５については、上記２．１で説明した場合と同様である。すなわち、トランジスタ２７はオフ状態となり、トランジスタ２８はオン状態となる。すると、ノードＮ６にはトランジスタ２８により接地電位が転送される。この結果、トランジスタ２１及び２３のバックゲートには接地電位が転送される。なお、ノードＮ９の電位は“Ｈ”レベルであるから、トランジスタ２９はオフ状態となる。

また第１スイッチ１２ではトランジスタ２２がオフ状態となり、ノードＮ３はノードＮ１と電気的に非接続とされる。同様に第２スイッチ１３ではトランジスタ２３がオフ状態となり、ノードＮ５は接地電位ＧＮＤと電気的に非接続とされる。

このようにして、出力回路１１のトランジスタ２０のバックゲートと電流経路の一端と他端（ソースとドレイン）には、電圧ＶＯＵＴが印加される。また、第１スイッチ１２及び第２スイッチ１３はオフ状態となり、出力回路１１は電源電圧ＶＤＤ及び接地電位ＧＮＤに対して電気的に非接続とされる。その結果、入力信号ＤＩＰ及びＤＩＮの状態によらず、トランジスタ２１及び２２はオンしない。その結果、ノードＮ２は電源電圧ＶＤＤ及び接地電位ＧＮＤと電気的に非接続とされる。

２．３ 上記（３）のケースについて
次に、電圧ＶＯＵＴが接地電位ＧＮＤよりも低い場合について、図４を用いて説明する。図４はドライバ回路の回路図であり、各ノードに論理レベル又は電圧を付記し、またオフ状態のトランジスタにはバツ印を付記している。

本例では電圧ＶＯＵＴが接地電位ＧＮＤよりも低い。従ってコンパレータ３１は例えば“Ｈ”レベルを出力する。また、本例ではＶＯＵＴ≦ＶＤＤであるから、コンパレータ３０は例えば“Ｌ”レベルを出力する。

この結果、ノードＮ７には“Ｈ”レベルが与えられ、ノードＮ８には“Ｌ”レベルが与えられる。また、ノードＮ９には“Ｌ”レベルが与えられ、ノードＮ１０には“Ｈ”レベルが与えられる。そのため、ＮＡＮＤゲート３７の演算結果は“Ｈ”レベルとなる。よって、ノードＮ１１には“Ｈ”レベルが与えられ、ノードＮ１２には“Ｌ”レベルが与えられる。

すると、第２バックゲート制御回路１５では、トランジスタ２７がオン状態となり、トランジスタ２８はオフ状態となる。すると、トランジスタ２１及び２３のバックゲートは、トランジスタ２７により、ノードＮ２に接続される。すなわち、これらのバックゲートには電圧ＶＯＵＴが印可される。また、トランジスタ２９がオン状態となり、ノードＮ５とノードＮ６が電気的に接続される。

第１バックゲート制御回路１４については、上記２．１で説明した場合と同様である。すなわち、トランジスタ２４はオフ状態となり、トランジスタ２５はオン状態となる。すると、ノードＮ４はトランジスタ２５によりノードＮ１に電気的に接続される。この結果、トランジスタ２０及び２２のバックゲートにはノードＮ１から電源電圧ＶＤＤが転送される。なお、ノードＮ８の電位は“Ｌ”レベルであるから、トランジスタ２６はオフ状態となる。

第１スイッチ１２及び第２スイッチ１３については、上記２．２で説明した場合と同様、どちらもオフ状態となる。

このようにして、出力回路１１のトランジスタ２１のバックゲートと電流経路の一端と他端（ソースとドレイン）には、電圧ＶＯＵＴが印可される。また、第１スイッチ１２及び第２スイッチ１３はオフ状態となり、出力回路１１は電源電圧ＶＤＤ及び接地電位ＧＮＤに対して電気的に非接続とされる。その結果、入力信号ＤＩＰ及ＤＩＮの状態によらず、トランジスタ２１及び２２はオンしない。その結果、ノードＮ２は電源電圧ＶＤＤ及び接地電位ＧＮＤと電気的に非接続とされる。

３．本実施形態に係る効果
本実施形態によれば、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。

本実施形態によれば、電圧ＶＯＵＴが電源電圧範囲を外れた際に、出力端子から電流が逆流することを抑制できる。

本実施形態にかかる逆流防止機能を備えたドライバ回路であると、出力回路１１、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、第２バックゲート制御回路１５、検出回路１６、及びロジック回路１７を備えている。検出回路１６は電圧ＶＯＵＴが電源電圧範囲を外れていることを検出し、第１バックゲート制御回路１４、第２バックゲート制御回路１５、及びロジック回路１７は、検出結果に基づいて出力回路１１、第１スイッチ１２、及び第２スイッチ１３のバックゲートを制御する。さらに、第１スイッチ１２及び第２スイッチ１３は、検出回路１６の検出結果に基づいて、出力回路１１を電源電圧ＶＤＤ及び接地電位ＧＮＤと電気的に接続又は非接続とする。

具体的には、上記２．２の項で述べたケース（ＶＤＤ＜ＶＯＵＴ）では、第１バックゲート制御回路１４によって、トランジスタ２０のバックゲートと電流経路の一端と他端（ソースとドレイン）には電圧ＶＯＵＴが印加される。また、第２バックゲート制御回路１５によって、トランジスタ２１のバックゲートに接地電位ＧＮＤが印加される。その結果、トランジスタ２０に寄生するダイオード両端に生じる電位差は、逆バイアス状態又は略同電位となり、ダイオードがオンすることを抑制できる。さらに、第１スイッチ１２及び第２スイッチ１３がオフ状態となることで、出力回路１１と電源電圧ＶＤＤ及び接地電位ＧＮＤとを電気的に非接続としている。加えて、トランジスタ２２のドレインとバックゲート（通常動作では電源電圧ＶＤＤ）間のダイオードを介し、電源電圧ＶＤＤに電流が流れる対策として、第１バックゲート制御回路１４によって、トランジスタ２２のバックゲートには電圧ＶＯＵＴが印加される。これらの制御により、出力端子から電流が逆流することを抑制できる。

また２．３の項で述べたケース（ＶＯＵＴ＜ＧＮＤ）では、第１バックゲート制御回路１４によって、トランジスタ２０のバックゲートには電源電圧ＶＤＤが印加される。また、第２バックゲート制御回路１５によって、トランジスタ２１のバックゲートと電流経路の一端と他端（ソースとドレイン）には電圧ＶＯＵＴが印加される。その結果、トランジスタ２１に寄生するダイオード両端に生じる電位差は、逆バイアス状態又は略同電位となり、ダイオードがオンすることを抑制できる。さらに、第１スイッチ１２及び第２スイッチ１３がオフ状態となることで、出力回路１１と電源電圧ＶＤＤ及び接地電位ＧＮＤとを電気的に非接続としている。加えて、トランジスタ２３のドレインとバックゲート（通常動作では接地電位ＧＮＤ）間のダイオードを介し、接地電位ＧＮＤに電流が流れる対策として、第２バックゲート制御回路１５によって、トランジスタ２３のバックゲートには電圧ＶＯＵＴが印加される。これらの制御により、出力端子から電流が逆流することを抑制できる。

他方で、２．１の項で述べたケース（ＧＮＤ≦ＶＯＵＴ≦ＶＤＤ）では、第１バックゲート制御回路１４によって、トランジスタ２０及び２２のバックゲートには電源電圧ＶＤＤが印加される。また、第２バックゲート制御回路１５によって、トランジスタ２１及び２３のバックゲートには接地電位ＧＮＤが印加される。また、第１スイッチ１２及び第２スイッチ１３はオン状態となり、出力回路１１に電源電圧ＶＤＤ及び接地電位ＧＮＤを電気的に接続している。その結果、出力回路１１は入力信号ＤＩＰ及びＤＩＮに基づいて“Ｈ”レベル又は“Ｌ”レベルを出力する通常動作を実行できる。

このようにバックゲートを制御することで、電圧ＶＯＵＴが電源電圧範囲（０Ｖ〜ＶＤＤ）内の場合は、出力回路１１は入力信号ＤＩＰ及びＤＩＮに基づいて“Ｈ”レベル又は“Ｌ”レベルを出力することができる。これに対して、電圧ＶＯＵＴが電源電圧範囲を外れた場合には、トランジスタに寄生するダイオードがオンすることを抑制することで、出力端子から電流が逆流することを抑制できる。このように、電流が逆流することを抑制することで、電源電圧ＶＤＤ又は接地電位ＧＮＤに逆流電流による変動が生じることを抑制でき、動作信頼性を向上させることができる。

すなわち本実施形態によれば、図５のようにダイオード素子を信号経路（例えばトランジスタ５０のソースと電源電圧ＶＤＤとの間、及びトランジスタ５１のドレインと電圧ＶＯＵＴとの間など）へ直列に挿入することなく、逆流を抑制できる。ダイオード素子は一般的に整流素子として広く用いられているが、本願ではトランジスタのバックゲートに印加する電圧を切り替えることにより寄生ダイオードがオンすることによる逆流を抑制している。すなわち、ダイオードを信号経路へ直列に挿入し寄生ダイオードがオンした際の逆流を抑制する必要がない。その結果、ダイオードに順方向電圧を印加した際にアノードとカソードの間で生じる電位差によって、出力振幅が制限されることも抑制できる。すなわち、電源電圧範囲を十分に活用した広い出力が可能である。

さらに、図５では、出力端子から見てトランジスタの配置が電源電圧ＶＤＤ側、接地電位ＧＮＤ側で対称となっていないため、出力波形の対称性が悪い。本実施形態によれば、出力端子から見てトランジスタの配置が電源電圧ＶＤＤ側、接地電位ＧＮＤ側で対称となっており、出力波形の対称性にも優れている。

４．変形例等
上記実施形態は、相補信号を出力する出力回路にも適用できる。図６はこのような例について示しており、上記実施形態で説明したドライバ回路を２つ組み合わせたものである。すなわち、信号ＯＵＴ１を出力するドライバ回路１−１と、信号ＯＵＴ１に対して相補な信号（逆相の信号）ＯＵＴ２を出力するドライバ回路１−２を備え、これらにより差動信号ドライバ回路１００が形成されている。ドライバ回路１−２に入力される制御信号は、例えばドライバ回路１−１に入力される入力信号ＤＩＰ及びＤＩＮを反転させたものであってもよい。また、差動信号ドライバ回路１００は、ＲＳ４８５規格やＲＳ４２２規格などの差動信号を利用した通信方式に適用してもよい。

また、例えば検出回路１６は、その入力部に変換回路を備えてもよい。一例として、抵抗分圧による電位変換回路を備えた検出回路１６を図７に示す。比較したい電圧を、コンパレータの電源電圧範囲内に近づくように抵抗分圧によって変換している。抵抗素子４１の一端には電圧ＶＯＵＴが印加され、他端は抵抗素子４２の一端と接続され、抵抗素子４２の他端は接地されている。抵抗素子４１と抵抗素子４２との接続ノードは、コンパレータ３０の非反転入力端子に接続されている。抵抗素子４１及び４２によって電圧ＶＯＵＴが分圧され、電圧ＶＯＵＴよりも接地電位ＧＮＤに近い電圧が、コンパレータ３０の非反転入力端子に入力される。同様に、抵抗素子４３の一端には電源電圧ＶＤＤが印加され、他端は抵抗素子４４の一端と接続され、抵抗素子４４の他端は接地されている。抵抗素子４３と抵抗素子４４との接続ノードは、コンパレータ３０の反転入力端子に接続されている。抵抗素子４３及び４４によって電源電圧ＶＤＤが分圧され、電源電圧ＶＤＤよりも接地電位ＧＮＤに近い電圧が、コンパレータ３０の反転入力端子に入力される。これにより、コンパレータ３０の入力電圧範囲が限られていたとしても、比較を行うことができる電圧ＶＯＵＴの範囲が広まる。抵抗素子４５乃至４８による、電圧ＶＯＵＴおよび接地電位ＧＮＤの分圧も同様である。抵抗分圧を用いる場合、抵抗素子４１及び４２の抵抗値の比は、抵抗素子４３及び４４の抵抗値の比と等しいことが好ましい。同様に、抵抗素子４５及び４６の抵抗値の比は、抵抗素子４７及び４８の抵抗値の比と等しいことが好ましい。また、抵抗素子４１及び４２の抵抗値の合計値は、抵抗素子４５及び４６の抵抗値の合計値と等しいことが好ましい。ただし、電圧ＶＯＵＴと電源電圧ＶＤＤ又は接地電位ＧＮＤとの比較を行うことができれば、これらの条件に限定されない。

また、検出回路１６は、電源電圧ＶＤＤ又は接地電位ＧＮＤと出力端子の電圧とを比較し判定することができれば、コンパレータに限らず種々の回路を用いて構成してもよい。加えて、ロジック回路１７は、検出回路１６の検出結果に基づいて各トランジスタのゲートを制御することが可能であれば、上記実施形態と異なるロジック回路で構成しても構わない。また、その他の回路に組み込まれても構わない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ドライバ回路、１１…出力回路、１２…第１スイッチ、１３…第２スイッチ、１４…第１バックゲート制御回路、１５…第２バックゲート制御回路、１６…検出回路、１７…ロジック回路。

Claims (6)

1. 電流経路の一端が出力ノードに接続され、第１入力信号を受信する第１トランジスタと、電流経路の一端が前記出力ノードに接続され、第２入力信号を受信する第２トランジスタとを含み、前記第１入力信号と前記第２入力信号に基づく出力電圧を前記出力ノードから出力する出力回路と、
   前記第１トランジスタに第１電圧を転送する第３トランジスタと、
   前記第２トランジスタに第２電圧を転送する第４トランジスタと、
   前記出力電圧を検出し、検出結果を出力する検出回路と、
   前記検出結果に基づいて前記第１乃至第４トランジスタのバックゲート電位を制御する制御回路と
   を具備し、前記制御回路は、前記出力電圧が前記第１電圧を超えた場合に前記第１トランジスタ及び第３トランジスタのバックゲートを前記出力ノードと電気的に接続し、前記出力電圧が前記第２電圧を下回った場合に前記第２トランジスタ及び第４トランジスタのバックゲートを前記出力ノードと電気的に接続し、
   前記制御回路は、
   前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートを前記出力ノードと電気的に接続又は非接続とする第５トランジスタと、
   前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートに前記第１電圧を印加可能な第６トランジスタと、
   前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートを前記出力ノードと電気的に接続又は非接続とする第７トランジスタと、
   前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートに前記第２電圧を印加可能な第８トランジスタと、
   前記第１トランジスタと前記第３トランジスタとの接続ノードを前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートと電気的に接続または非接続とする第９トランジスタと、
   前記第２トランジスタと前記第４トランジスタとの接続ノードを前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートと電気的に接続または非接続とする第１０トランジスタと、
   を備え、
   前記出力電圧が前記第１電圧から前記第２電圧までの範囲に含まれている場合、前記第３トランジスタ、前記第４トランジスタ、前記第６トランジスタ、及び前記第８トランジスタはオン状態となり、前記第５トランジスタ及び前記第７トランジスタはオフ状態となり、
   前記出力電圧が前記第１電圧を超えている場合、前記第５トランジスタ及び前記第８トランジスタはオン状態となり、前記第３トランジスタ、前記第４トランジスタ、前記第６トランジスタ、及び前記第７トランジスタはオフ状態となり、
   前記出力電圧が前記第２電圧を下回っている場合、前記第６トランジスタ及び前記第７トランジスタはオン状態となり、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタ、及び前記第８トランジスタはオフ状態となり、
   前記出力電圧が前記第１電圧から前記第２電圧までの範囲に含まれている場合、前記第９トランジスタ及び前記第１０トランジスタはオフ状態となり、
   前記出力電圧が前記第１電圧を超えている場合、前記第９トランジスタはオン状態となり、前記第１０トランジスタはオフ状態となり、
   前記出力電圧が前記第２電圧を下回っている場合、前記第１０トランジスタはオン状態となり、前記第９トランジスタはオフ状態となる、半導体装置。
2. 前記制御回路は、前記出力電圧が前記第１電圧を超えた場合及び前記出力電圧が前記第２電圧を下回った場合に、前記第３トランジスタ及び前記第４トランジスタをオフさせる、請求項１記載の半導体装置。
3. 前記第５トランジスタのバックゲートは、前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートと接続され、
   前記第６トランジスタのバックゲートは、前記第２電圧が印加され、
   前記第７トランジスタのバックゲートは、前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートと接続され、
   前記第８トランジスタのバックゲートは、前記第１電圧が印加され、
   前記第６トランジスタはｎ型のＭＯＳＦＥＴであり、前記第８トランジスタはｐ型のＭＯＳＦＥＴである、請求項１記載の半導体装置。
4. 前記第５トランジスタのバックゲートは、前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートと接続され、
   前記第６トランジスタのバックゲートは、前記第２電圧が印加され、
   前記第７トランジスタのバックゲートは、前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートと接続され、
   前記第８トランジスタのバックゲートは、前記第１電圧が印加され、
   前記第９トランジスタのバックゲートは、前記第２電圧が印加され、
   前記第１０トランジスタのバックゲートは、前記第１電圧が印加され、
   前記第６トランジスタはｎ型のＭＯＳＦＥＴであり、前記第８トランジスタはｐ型のＭＯＳＦＥＴであり、前記第９トランジスタはｎ型のＭＯＳＦＥＴであり、前記第１０トランジスタはｐ型のＭＯＳＦＥＴである、請求項１記載の半導体装置。
5. 前記検出回路は、前記出力電圧と前記第１電圧とを比較する第１比較器と、
   前記出力電圧と前記第２電圧とを比較する第２比較器とを備え、
   前記検出回路は、前記第１比較器の出力及び前記第２比較器の出力から、前記出力回路の前記出力電圧が前記第１電圧を超えているか、前記第２電圧を下回っているか、前記第１電圧と前記第２電圧の間にあるかを検出する、請求項１記載の半導体装置。
6. 前記第１電圧、前記第２電圧、及び前記出力電圧の少なくともいずれかを変換する変換回路を更に備え、
   前記変換回路は、前記第１電圧又は前記第２電圧と前記出力電圧との大小関係を維持したまま、前記第１電圧及び前記出力電圧の少なくともいずれかを、前記第１電圧と前記第２電圧との間の電圧に変換し、または、
   前記第２電圧及び前記出力電圧の少なくともいずれかを、前記第１電圧と前記第２電圧との間の電圧に変換し、
   前記第１比較器及び前記第２比較器の少なくともいずれかは、前記変換した電圧に基づいて比較動作を行う、請求項５記載の半導体装置。

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