JP4149151B2 - 入出力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入出力バッファ回路に関するものであり、特に、自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力されるPMOSトランジスタを含む入出力バッファ回路に関するものである。
【0002】
【従来の技術】
入出力バッファ回路とは、半導体集積回路(以下、LSIと称する)の外部に信号を出力し、また外部から信号を入力する、信号を双方向に伝播することのできるバッファ回路である。1例として、図9に入出力バッファ回路1を示す。LSIの外部との接続部分である入出力端子PADから入力された信号は、入出力バッファ部B内の入力バッファ部BIに入力される。この時出力バッファ部BOは出力イネーブル信号(不図示)により非活性となっている。信号の出力は、出力イネーブル信号により活性化された出力バッファ部BOより、入出力端子PADから行われる。ここで、出力バッファ部BOは、CMOS構成のドライブ段を有しているものとし、図9においては、このうちPMOSトランジスタBM1が例示されている。
【0003】
また、図9では、入出力バッファ回路1は、入出力バッファ部B以外に、外部入出力端子PADからの静電気等のサージ電圧による内部素子の静電破壊を防止するための静電破壊保護部D、入力モード時に高電圧側の入力電圧レベルを所定電圧レベルにクランプするクランプ部Cを備えている。
【0004】
静電破壊保護部Dは、入出力端子PADから入力されるサージ電圧を、電源電圧VDD1及び接地電圧GNDに吸収するためのダイオード素子DU、DLで構成されている。これらのダイオード素子DU、DLは、PN接合で構成できるほか、ダイオード接続されたMOSトランジスタで構成することもできる。例えば、ダイオード素子DUを、PMOSトランジスタで構成するには、ソース端子、ゲート端子、及びバックゲート端子を電源電圧VDD1に接続し、ドレイン端子を入出力端子PADに接続して構成する。入出力端子PADに、電源電圧VDD1から、ダイオード接続されたPMOSトランジスタの閾値電圧を加えた電圧以上のサージ電圧が印加された際、PMOSトランジスタで構成されたダイオード素子DUが導通し、サージ電圧を電源電圧VDD1側に逃がす経路が形成されることにより、入出力バッファ部B等の内部回路をサージ電圧から保護する働きを有している。
【0005】
クランプ部Cは、入出力端子PADがフローティング状態の際に、電圧レベルをクランプするための回路である。プルアップ制御回路C1により制御されたPMOSトランジスタCM1が、必要に応じて導通することにより、入出力端子PADを電源電圧VDD1にクランプする。
【0006】
近年のLSIの微細化等の進展により、LSIの駆動電源電圧は低下してきており、個々に異なる電源電圧で動作するLSIを複数組み合わせてシステムを構成する場合がある。このとき、異種電源電圧で動作するLSIの入出力端子同士を直接接続できれば好都合であり、これを実現するための提案が従来よりなされている。この提案は、PMOSトランジスタのNウェル電位を、電源電圧と入力される電圧信号とのうち高電圧側でバイアスするNウェル電位制御部Aを備えるというものであり、具体的には以下の方法がある。
【0007】
図10に示すNウェル電位制御部A100は、ソース端子を電源電圧VDD1に接続し、ドレイン端子及びバックゲート端子をNウェルNWに接続し、更にゲート端子を入出力端子PAD(入出力される電圧信号VIN)に接続する第1PMOSトランジスタPM1と、ソース端子を入出力端子PADに接続し、ドレイン端子及びバックゲート端子をNウェルNWに接続し、更にゲート端子を電源電圧VDD1に接続する第2PMOSトランジスタPM2とにより構成されている。
【0008】
PMOSトランジスタPM1、PM2の閾値電圧をVthPとすると、VIN<VDD1−VthPの場合には、第1PMOSトランジスタPM1のゲート端子に印加される電圧信号VINが、ソース端子に印加される電源電圧VDD1に比して低く、しかもその電位差が、閾値電圧VthP以上となっている。従って、第1PMOSトランジスタPM1は線形動作をして導通し、NウェルNWと電源電圧VDD1が接続される。一方、第2PMOSトランジスタPM2においては、ゲート端子とソース端子との電圧関係が、第1PMOSトランジスタPM1とは反対の関係となるので、非導通状態を維持している。よって、NウェルNWの電位VNWは、電源電圧VDD1にバイアスされる。
【0009】
VIN>VDD1+VthPの場合には、第1及び第2PMOSトランジスタPM1、PM2のゲート端子とソース端子との電圧関係が、上記とは逆の関係となる。即ち、第1PMOSトランジスタPM1は非導通状態になる一方で、第2PMOSトランジスタPM2が線形動作をして導通することとなる。従って、NウェルNWの電位VNWは、電圧信号VINにバイアスされる。
【0010】
図10のNウェル電位制御部A100では、NウェルNWは、VIN<VDD1−VthPの場合には、電源電圧VDD1にバイアスされ、VIN>VDD1+VthPの場合には、電圧信号VINにバイアスされる。これらの領域では、NウェルNWは、電源電圧VDD1と電圧信号VINのうち高い電圧側にバイアスされる。
【0011】
【発明が解決しようとする課題】
しかしながら、Nウェル電位制御部A100においては、VDD1−VthP<VIN<VDD1+VthPの領域において、NウェルNWがフローティング状態となり問題である。
【0012】
以上のように、NウェルNWの電位VNWが、フローティング状態にあると、図9における出力バッファ部BOのドライブ段PMOSトランジスタBM1、クランプ部CのPMOSトランジスタCM1、及び静電破壊保護部DのPMOSトランジスタで構成されたダイオード素子DU等のPMOSトランジスタにおけるバックゲートバイアスが不安定となり、バックゲートバイアス効果による閾値電圧の不安定化に伴う駆動能力の不安定化、スイッチン制御の不安定化、あるいはドレイン端子からNウェルNWへのPN接合における順方向電流の増大等、回路動作上の種々の不具合が発生する虞があり問題である。
【0013】
本発明は前記従来技術の問題点を解消するためになされたものであり、PMOSトランジスタを含む入出力バッファ回路において、自己の電源電圧とは異なる電圧の電圧信号が入出力端子に直接入力されても、Nウェル電位を確実にバイアスすることができ、電圧信号の全ての電圧範囲において、Nウェル電位がフローティング状態にならないNウェル電位制御部を備えた入出力バッファ回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
前記目的を達成するために、請求項1に係る入出力バッファ回路は、自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、電圧信号がドレイン端子に印加されるPMOSトランジスタのNウェル電位を、電圧信号が、電源電圧に比して第1所定電圧値以下の電圧となる第1領域では電源電圧に、電圧信号が、電源電圧に比して第2所定電圧値以上の電圧となる第2領域では電圧信号に、電圧信号が、第1及び第2領域に挟まれた電圧となる第3領域では電源電圧、あるいは電圧信号に設定するNウェル電位制御部を備え、Nウェル電位制御部は、ソース端子が電源電圧に接続され、ドレイン端子及びバックゲート端子がNウェルに接続される第1PMOSトランジスタと、ソース端子が入出力端子に接続され、ドレイン端子及びバックゲート端子がNウェルに接続され、更にゲート端子が電源電圧に接続される第2PMOSトランジスタと、第2所定電圧値を、第2PMOSトランジスタの閾値電圧値とし、第1及び第3領域において、第1PMOSトランジスタを導通し、第2領域において、第1PMOSトランジスタを非導通にするPMOSトランジスタ制御部とを備えることを特徴とする。
【0015】
請求項1の入出力バッファ回路では、Nウェル電位制御部により、電圧信号がドレイン端子に印加されるPMOSトランジスタのNウェル電位を、入出力端子の電圧信号の電圧レベルに応じて、電源電圧と電圧信号との間で適宜切り替える。切り換える電圧信号の電圧レベルは、電源電圧との大小関係に応じて行われる。即ち、電圧信号が、電源電圧に比して第1所定電圧値以下の電圧となる第1領域では電源電圧に設定し、電源電圧に比して第2所定電圧値以上の電圧となる第2領域では電圧信号に設定する。そして、中間の第3領域では何れは一方の電圧レベルに設定される。この場合、第2PMOSトランジスタのソース端子が入出力端子に接続され、ゲート端子が電源電圧に接続されているため、電圧信号の電圧レベルが、電源電圧に第2PMOSトランジスタの閾値電圧を加えた電圧以上に昇圧した場合に、第2PMOSトランジスタは導通してNウェルに電圧信号を供給する。一方、第1PMOSトランジスタは、PMOSトランジスタ制御部によって制御される。電圧信号の電圧レベルが、電源電圧に第2PMOSトランジスタの閾値電圧を加えた電圧を閾値電圧として、この電圧以下の第1及び第3領域では導通してNウェルに電源電圧を供給すると共に、この電圧以上の第2領域では非導通となる。通常、第1及び第2PMOSトランジスタの閾値電圧は一致する。従って、第1及び第3領域では、第2PMOSトランジスタが非導通になると共に第1PMOSトランジスタが導通してNウェル電位を電源電圧にし、第2領域では、第1PMOSトランジスタが非導通になると共に第2PMOSトランジスタが導通してNウェル電位を電圧信号にする。
また、請求項4に係る入出力バッファ回路は、自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、電圧信号がドレイン端子に印加されるPMOSトランジスタのNウェル電位を、電圧信号が、電源電圧に比して第1所定電圧値以下の電圧となる第1領域では前記電源電圧に、電圧信号が、電源電圧に比して第2所定電圧値以上の電圧となる第2領域では前記電圧信号に、電圧信号が、第1及び第2領域に挟まれた電圧となる第3領域では電源電圧、あるいは電圧信号に設定するNウェル電位制御部を備え、Nウェル電位制御部は、第1及び第2PMOSトランジスタとを備えており、各々のソース端子、ドレイン端子、及びバックゲート端子については、請求項1と同様な接続関係を有しながら、第1PMOSトランジスタのゲート端子が入出力端子に接続されている。第2PMOSトランジスタは、第1所定電圧値を、第1PMOSトランジスタの閾値電圧値とし、第1領域において、第2PMOSトランジスタを非導通とし、第2及び第3領域において、第2PMOSトランジスタを導通するPMOSトランジスタ制御部を備えることを特徴とする。
請求項4の入出力バッファ回路では、Nウェル電位制御部により、電圧信号がドレイン 端子に印加されるPMOSトランジスタのNウェル電位を、入出力端子の電圧信号の電圧レベルに応じて、電源電圧と電圧信号との間で適宜切り替える。切り換える電圧信号の電圧レベルは、電源電圧との大小関係に応じて行われる。即ち、電圧信号が、電源電圧に比して第1所定電圧値以下の電圧となる第1領域では電源電圧に設定し、電源電圧に比して第2所定電圧値以上の電圧となる第2領域では電圧信号に設定する。そして、中間の第3領域では何れは一方の電圧レベルに設定される。この場合、第1及び第2PMOSトランジスタのゲート端子への接続が、請求項1における接続と反対の関係を有している。第1PMOSトランジスタは、電圧信号の電圧レベルが、電源電圧より第1PMOSトランジスタの閾値電圧以下に降圧した場合に導通して、Nウェルに電源電圧を供給する。一方、第2PMOSトランジスタは、PMOSトランジスタ制御部に制御される。電圧信号の電圧レベルが、電源電圧より第1PMOSトランジスタの閾値電圧を下回った電圧を閾値電圧として、この電圧以下の第1領域では非導通となると共に、この電圧以上の第2及び第3領域では導通してNウェルに電圧信号を供給する。通常、第1及び第2PMOSトランジスタの閾値電圧は一致するので、第1領域では、第1PMOSトランジスタが導通すると共に第2PMOSトランジスタが非導通となってNウェル電位を電源電圧にし、第2及び第3領域では、第1PMOSトランジスタが非導通になると共に第2PMOSトランジスタが導通してNウェル電位を電圧信号にする。
【0016】
これにより、PMOSトランジスタのNウェル電位は、入出力端子に印加される電圧信号の電圧レベルに応じて適宜な電圧が設定されるので、所定電圧レベルにおいて、フローティング状態となることはない。従って、入出力端子の電圧信号におけるあらゆる電圧レベルに対して、Nウェル電位を確実に設定することができ、入出力バッファ回路において、入力状態、出力状態を問わず、常に安定した回路動作を得ることができる。
PMOSトランジスタの閾値電圧を利用して、電源電圧から閾値電圧離れた電圧信号の電圧レベルを境界として、Nウェル電位を電源電圧と電圧信号との間で切り替えることができる。
【0017】
また、請求項2に係る入出力バッファ回路は、請求項1に記載の入出力バッファ回路において、Nウェル電位制御部は、第3領域では、Nウェル電位を前記電源電圧に固定するNウェル電位制御部である。
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
また、請求項3に係る入出力バッファ回路は、請求項1または2に記載の入出力バッファ回路において、PMOSトランジスタ制御部は、ソース端子が第1PMOSトランジスタのゲート端子に、ドレイン端子が入出力端子に接続され、ゲート端子に電源電圧より低い所定電圧が印加されるNMOSトランジスタと、ソース端子が入出力端子に、ドレイン端子が第1PMOSトランジスタのゲート端子に、ゲート端子が電源電圧に、バックゲート端子がNウェルに接続される第3PMOSトランジスタとを備えることを特徴とする。
【0024】
請求項3の入出力バッファ回路では、第1PMOSトランジスタを制御するPMOSトランジスタ制御部として、NMOSトランジスタが、ゲート端子に電源電圧より低い所定電圧が印加されて、入出力端子と第1PMOSトランジスタのゲート端子との間に接続されている。そして、電源電圧より低い所定電圧からNMOSトランジスタの閾値電圧を減じた電圧を上限とする電圧を、第1PMOSトランジスタのゲート端子に印加して第1PMOSトランジスタを導通する。一方、電圧信号の電圧レベルが、電源電圧に加えて第3PMOSトランジスタの閾値電圧以上に昇圧した場合に、第3PMOSトランジスタは導通し、第1PMOSトランジスタのゲート端子に電圧信号を印加して、NMOSトランジスタを非導通とする。通常、第1乃至第3PMOSトランジスタの閾値は一致するので、第3PMOSトランジスタは、NMOSトランジスタを非導通とすると共に、第1PMOSトランジスタも非導通とする。第2PMOSトランジスタは導通するので、Nウェル電位が切り替わる。
【0025】
また、請求項5に係る入出力バッファ回路は、請求項4に記載の入出力バッファ回路において、PMOSトランジスタ制御部は、ソース端子が第2PMOSトランジスタのゲート端子に、ドレイン端子が電源電圧に接続され、ゲート端子に電圧信号、あるいは電圧信号より低い所定電圧が印加されるNMOSトランジスタと、ソース端子が電源電圧に、ドレイン端子が第2PMOSトランジスタのゲート端子に、ゲート端子が入出力端子に、バックゲート端子がNウェルに接続される第3PMOSトランジスタとを備えることを特徴とする。
【0026】
請求項5の入出力バッファ回路では、第2PMOSトランジスタを制御するPMOSトランジスタ制御部として、NMOSトランジスタが、ゲート端子に電圧信号、あるいは電圧信号より低い所定電圧が印加されて、電源電圧と第2PMOSトランジスタのゲート端子との間に接続されている。そして、電圧信号、あるいは電圧信号より低い所定電圧から、NMOSトランジスタの閾値電圧を減じた電圧を上限とする電圧を、第2PMOSトランジスタのゲート端子に印加して第2PMOSトランジスタを導通する。一方、電圧信号の電圧レベルが、電源電圧から第3PMOSトランジスタの閾値電圧以下に降圧した場合に、第3PMOSトランジスタは導通し、第2PMOSトランジスタのゲート端子に電源電圧を印加して、NMOSトランジスタを非導通とする。通常、第1乃至第3PMOSトランジスタの閾値は一致するので、第3PMOSトランジスタは、NMOSトランジスタを非導通とすると共に、第2PMOSトランジスタも非導通とする。第1PMOSトランジスタは導通するので、Nウェル電位が切り替わる。
【0027】
これにより、NMOSトランジスタにより、第1あるいは第2PMOSトランジスタを導通する際、第1あるいは第2PMOSトランジスタのゲート端子に印加される電圧は、NMOSトランジスタのゲート端子に印加される電圧からNMOSトランジスタの閾値電圧を減じた電圧を上限として制限されるので、第1あるいは第2PMOSトランジスタのゲート端子とソース端子との間に閾値電圧以上の電圧を確実に印加することができる。特に、NMOSトランジスタのゲート端子に印加する電圧を、電源電圧、あるいは電圧信号より低い所定電圧とすれば、第1あるいは第2PMOSトランジスタのゲート端子に印加される電圧の上限は、所定電圧分だけ低くすることができる。第1あるいは第2PMOSトランジスタを線形動作させて導通させ、Nウェルを確実に電源電圧、あるいは電圧信号にバイアスすることができる。
【0028】
ここで、請求項3に記載の入出力バッファ回路においては、NMOSトランジスタのゲート端子に印加される所定電圧は、複数の電源系統のうちの1つの電源系統を利用することができる。
【0029】
また、電源電圧あるいは電圧信号を入力とし、所定電圧を出力する第2電圧降圧部を備えていれば、NMOSトランジスタのゲート端子に印加する所定電圧を、電源電圧あるいは電圧信号から適宜に降圧して提供することができる。
【0030】
また、NMOSトランジスタのソース端子からの信号を入力とし、この信号から降圧した信号を第1あるいは第2PMOSトランジスタのゲート端子に出力する第1電圧降圧部を備えていれば、第1あるいは第2PMOSトランジスタを導通する際に、第1あるいは第2PMOSトランジスタのゲート端子に印加する電圧を適宜に降圧させ、第1あるいは第2PMOSトランジスタを確実に導通させることができる。
【0031】
ここで、第1、第2電圧降圧部としては、抵抗素子による降圧や、接合における降圧を利用してやれば、適宜に降圧された出力を容易に得ることができる。
【0032】
【発明の実施の形態】
以下、本発明の入出力バッファ回路について具体化した実施形態を図1乃至図8に基づき図面を参照しつつ詳細に説明する。図1は、本発明の実施形態の入出力バッファ回路におけるNウェル電位制御部を示す回路図である。図2は、Nウェル電位制御部の第1具体例を示す回路図である。図3は、Nウェル電位制御部の第2具体例を示す回路図である。図4は、Nウェル電位制御部の第3具体例を示す回路図である。図5は、Nウェル電位制御部の第4具体例を示す回路図である。図6は、Nウェル電位制御部の第5具体例を示す回路図である。図7は、実施形態のNウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。図8は、他の実施形態のNウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。図9は、入出力バッファ回路を示す回路ブロック図である。図10は、従来技術のNウェル電位制御部を示す回路図である。
【0033】
図1に示す本発明の実施形態の入出力バッファ回路におけるNウェル電位制御部A1では、従来技術のNウェル電位制御部A100に加えて、PMOSトランジスタ制御部を備え、第1PMOSトランジスタPM1の導通・非導通を制御している。PMOSトランジスタ制御部は、NMOSトランジスタNM1、第3PMOSトランジスタPM3、そして第1、第2電圧降圧部11、12を備えている。第1PMOSトランジスタPM1のゲート端子と入出力端子PADとの間に、ゲート端子を電源電圧VDD1に、バックゲート端子をNウェルNWに接続した、第3PMOSトランジスタPM3を備えている。更に、NMOSトランジスタNM1を、ドレイン端子を入出力端子PADに、ソース端子を必要に応じて第1電圧降圧部12を介して第1PMOSトランジスタPM1のゲート端子P1に接続して備えている。そして、このゲート端子は、第2電圧降圧部11によりバイアスされている。
【0034】
第2電圧降圧部11は、電源電圧VDD1より低い所定電圧を出力し、NMOSトランジスタNM1のゲート端子を所定電圧にバイアスする。NMOSトランジスタNM1のドレイン端子に入力される入出力端子PADからの電圧信号VINが、所定電圧からNMOSトランジスタNM1の閾値電圧VthNを減じた電圧値以下である場合には、NMOSトランジスタNM1は線形動作して導通することとなり、NMOSトランジスタNM1のソース端子には電圧信号VINがそのまま出力される。一方、電圧信号VINが昇圧し、所定電圧から閾値電圧VthNを減じた電圧値以上になると、NMOSトランジスタNM1は飽和動作することとなる。即ち、NMOSトランジスタNM1のソース端子には、所定電圧から閾値電圧VthNを減じた電圧が出力されることとなる。この出力電圧は、電圧信号VINが昇圧しても変わることはなく、所定電圧から閾値電圧VthNを減じた電圧に固定される。
【0035】
これにより、第1PMOSトランジスタPM1の導通に際し、ゲート端子P1に印加される電圧は、第1電圧降圧部12による降圧前の状態で、所定電圧から閾値電圧VthNを減じた電圧値以下に制限されることとなる。従って、所定電圧を電源電圧VDD1から適宜に降圧した電圧に設定しておけば、第1電圧降圧部12がなく、NMOSトランジスタNM1のソース端子と第1PMOSトランジスタPM1のゲート端子P1とが直結されていても、第1PMOSトランジスタPM1のゲート端子P1とソース端子との間に閾値電圧VthP以上の電圧が確実に印加される。即ち、NMOSトランジスタNM1の閾値電圧VthNと、第1PMOSトランジスタPM1の閾値電圧VthPとの大小関係に応じて、所定電圧を設定してやれば、第1PMOSトランジスタPM1のゲート端子P1に印加される電圧を、ソース端子の電圧である電源電圧VDD1から閾値電圧VthP以上に降圧された電圧とすることができる。第1PMOSトランジスタPM1は線形動作して導通するので、NウェルNWを確実に電源電圧VDD1にバイアスすることができる。
【0036】
第1電圧降圧部12は、NMOSトランジスタNM1のソース端子からの電圧を降圧して、第1PMOSトランジスタPM1のゲート端子P1をバイアスする。これにより、前述した第2電圧降圧部11の有無に関わらず、第1電圧降圧部12により、NMOSトランジスタNM1のソース端子からの電圧を適宜に降圧した電圧を、第1PMOSトランジスタPM1のゲート端子P1に印加することができる。電圧値に関わりなく、第1PMOSトランジスタPM1のゲート端子P1とソース端子との間に閾値電圧VthP以上の電圧が確実に印加され、第1PMOSトランジスタPM1は線形動作して導通するので、NウェルNWを確実に電源電圧VDD1にバイアスすることができる。
【0037】
この状態は、電圧信号VINが、電源電圧VDD1に比して閾値電圧VthP以上の電圧値に達するまで継続する。そして、電源電圧VDD1に比して閾値電圧VthP以上の電圧値に達した後は、第3PMOSトランジスタPM3が導通することにより、第1PMOSトランジスタPM1のゲート端子P1を電圧信号VINにバイアスして、第1PMOSトランジスタPM1を非導通とする。同時に、第2PMOSトランジスタPM2を導通するので、NウェルNWは、電源電圧VDD1代えて、電圧信号VINにバイアスされる。
【0038】
図1に示す本発明の実施形態において、入出力バッファ回路1に備えられるPMOSトランジスタのNウェルNWの電位VNWは、入出力端子PADに印加される電圧信号VINに応じて、VIN<VDD1+VthPの時は電源電圧VDD1に、VIN>VDD1+VthPの時は、電圧信号VINに、切れ目なくバイアスされるので、フローティング状態となることはない。従って、入出力端子PADの電圧信号VINにおけるあらゆる電圧値に対して、NウェルNWの電位VNWを確実に設定することができ、入出力バッファ回路1において、入力状態、出力状態を問わず、常に安定した回路動作を得ることができる。
【0039】
以下、第2電圧降圧部11、及び第1電圧降圧部12の具体例を、図2乃至図6において第1乃至第5具体例として示す。ここで、第1乃至第3具体例(図2乃至図4)は、第2電圧降圧部11の具体例であり、第4、第5具体例(図5、図6)は、第1電圧降圧部12の具体例である。
【0040】
先ず、第2電圧降圧部11の具体例を示す。図2の第1具体例のNウェル電位制御部A11では、第2電圧降圧部11から出力される電源電圧VDD1より低い所定電圧として、複数の電源系統のうちの1つの電源系統である第2の電源電圧VDD2を利用する態様を示している。近年のLSIや、電子応用製品の基板上においては、回路動作を行わせるための電源電圧は、複数系統用意されている場合がある。そこで、これらの電源系統のうち、入出力バッファ回路1の回路動作に使用される電源電圧VDD1に比して低電圧の第2の電源電圧VDD2をNMOSトランジスタNM1のゲート端子バイアス用の電圧として利用することができる。これにより、第1PMOSトランジスタPM1を導通する際には、第1PMOSトランジスタPM1のゲート端子P1に直結されたNMOSトランジスタNM1のソース端子には、第2の電源電圧VDD2から閾値電圧VthNを減じた電圧を上限とした電圧が印加されることとなる。ここで、VDD2<VDD1であるので、第1PMOSトランジスタPM1のゲート・ソース間には、閾値電圧VthP以上の電圧が印加され、第1PMOSトランジスタPM1は、線形動作して導通することとなる。従って、NウェルNWには、電源電圧VDD1が確実にバイアスされることとなる。
【0041】
図3の第2具体例のNウェル電位制御部A12では、第2電圧降圧部11として、電源電圧VDD1と接地電圧GNDとの間に抵抗素子R1、R2を挿入することにより、電源電圧VDD1を分圧した所定電圧をNMOSトランジスタNM1のゲート端子に印加する構成である。抵抗素子R1、R2の分圧比を適宜に設定してやれば、この所定電圧から閾値電圧VthNを減じた電圧が、第1PMOSトランジスタPM1のゲート端子P1に印加され、第1PMOSトランジスタPM1を確実に導通させて、NウェルNWには、電源電圧VDD1が確実にバイアスされる。
【0042】
図4の第3具体例のNウェル電位制御部A13では、第2電圧降圧部11として、所定数のダイオードを直列接続したダイオード群D1により生成した降圧電圧をNMOSトランジスタNM1のゲート端子に印加する。ダイオード群D1の降圧値を適宜に設定してやれば、第1PMOSトランジスタPM1を確実に導通させ、NウェルNWには、電源電圧VDD1が確実にバイアスされる。
【0043】
次に、第1電圧降圧部12の具体例を示す。図5の第4具体例のNウェル電位制御部A14では、第1電圧降圧部12として、所定数のダイオードを直列接続したダイオード群D2により、NMOSトランジスタNM1のソース端子から出力される電圧を降圧して第1PMOSトランジスタPM1のゲート端子P1に印加している。NMOSトランジスタNM1のソース端子から出力される電圧は、電源電圧VDD1から閾値電圧VthNを減じた電圧値を上限としているので、ダイオード群D2の降圧値を適宜に設定することにより、第1PMOSトランジスタPM1を導通する際には、第1PMOSトランジスタPM1のゲート端子P1には、電源電圧VDD1から閾値電圧VthPを減じた電圧以下の電圧を印加することができる。第1PMOSトランジスタPM1は、線形動作して導通することとなり、NウェルNWには、電源電圧VDD1が確実にバイアスされることとなる。
【0044】
図6の第5具体例のNウェル電位制御部A15では、第1電圧降圧部12として、NMOSトランジスタNM1のソース端子と接地電圧GNDとの間に抵抗素子R3、R4を挿入することにより、NMOSトランジスタNM1のソース端子からの電圧を、分圧した所定電圧をPMOSトランジスタPM1のゲート端子P1に印加する構成である。抵抗素子R3、R4の分圧比を適宜に設定してやれば、第1PMOSトランジスタPM1を確実に導通させて、NウェルNWには、電源電圧VDD1が確実にバイアスされることとなる。
【0045】
図7に、実施形態のNウェル電位制御部A1(第1乃至第5具体例A11乃至A15)において、電圧信号VINに対して、ウェルNWの電位VNWの切り替わり波形を、第1PMOSトランジスタPM1のゲート端子P1の電圧値VP1と共に示す。図7においては、電源電圧VDD1を3.3Vとし、NMOS/PMOSトランジスタの閾値電圧の絶対値が略等しい場合(VthN≒VthP)を例として示している。
【0046】
電圧信号VINが、電源電圧VDD1に閾値電圧VthPを加えた電圧以上の場合(図7における、領域(2):VIN>VDD1+VthP)には、第3PMOSトランジスタPM3が導通して、第1PMOSトランジスタPM1のゲート端子P1の電圧値VP1を、電圧信号VINにバイアスするので、第1PMOSトランジスタPM1は非導通となる。一方、第2PMOSトランジスタPM2は導通し、NウェルNWの電位VNWは、電圧信号VINとなる。
【0047】
電圧信号VINが、電源電圧VDD1に閾値電圧VthPを加えた電圧以下に降圧すると(図7における、領域(1)、(3):VIN<VDD1+VthP)、第2及び第3PMOSトランジスタPM2、PM3は非導通となる。一方、NMOSトランジスタNM1は導通する。但し、電圧信号VINがNMOSトランジスタNM1のゲート端子の電圧から閾値電圧VthNを減じた電圧に降圧するまでは、NMOSトランジスタNM1は飽和動作をするため、ソース端子の電圧は、ゲート端子の電圧から閾値電圧VthNを減じた電圧に略固定される。この電圧が、第1PMOSトランジスタPM1のゲート端子P1に印加され、ゲート・ソース間の電位差が閾値電圧VthP以上にバイアスされることにより、第1PMOSトランジスタPM1は線形動作して導通し、NウェルNWが電源電圧VDD1にバイアスされる。
【0048】
図7において、ゲート端子P1の電圧VP1が、電源電圧VDD1(3.3V)から、略閾値電圧VthNだけ降圧した場合の波形は、図1において、第2電圧降圧部11、及び第1電圧降圧部12が共に無く、NMOSトランジスタNM1のゲート端子を電源電圧VDD1に接続した場合の波形である。第1PMOSトランジスタPM1のゲート端子P1には、ソース端子から閾値電圧VthNだけ降圧した電圧が印加されることとなるが、閾値電圧VthNとVthPとが絶対値として略等しいため、第1PMOSトランジスタPM1を充分に線形動作させて導通させることができない虞がある。
【0049】
そこで、第1PMOSトランジスタPM1のゲート端子P1の電圧VP1を更に降圧させるために、第2電圧降圧部11、あるいは第1電圧降圧部12の少なくとも何れか一方を備えることが好ましい。
【0050】
第2電圧降圧部11を備えてやれば、NMOSトランジスタNM1において、ゲート端子に印加する所定電圧を電源電圧VDD1より降圧させることができ、飽和動作するソース端子の電圧値を更に降圧させることができる。この結果、ゲート端子P1の電圧VP1における電源電圧VDD1からの総降圧値V1、V2は、閾値電圧VthNに、第2電圧降圧部11によるゲート端子での所定電圧の降圧値が加算された電圧となる。第2電圧降圧部11を備える場合には、NMOSトランジスタNM1のゲート端子に印加される電圧が降圧されるので、NMOSトランジスタNM1の飽和動作は、総降圧値V1、V2に応じて領域(1)においても維持されることとなる(図7中、Iで指示した波形)。
【0051】
また、第1電圧降圧部12を備えてやれば、ゲート端子P1の電圧VP1を、一律に降圧させることができる。電源電圧VDD1からの総降圧値V1、V2は、閾値電圧VthNに、第1電圧降圧部12による降圧値が加算された電圧である。第1電圧降圧部12を備える場合には、NMOSトランジスタNM1のゲート端子に印加される電圧は、例えば、電源電圧VDD1とすることができるので、NMOSトランジスタNM1の飽和動作は、総降圧値V1、V2に関わらず領域(3)においてのみ維持されることとなる。更に、第1電圧降圧部12による降圧は、一定電圧値となるので、NMOSトランジスタNM1が線形動作をする領域(1)においても、所定電圧の降圧を維持する(図7中、IIで指示した波形)。
【0052】
尚、上記では、第2電圧降圧部11と第1電圧降圧部12とを単独で備える場合について説明したが、第2電圧降圧部11と第1電圧降圧部12とを共に備えてやれば、各々の降圧が加算され、第1PMOSトランジスタPM1の導通時にゲート端子P1に印加される電圧VINを有効に降圧させることができる。即ち、第2電圧降圧部11と第1電圧降圧部12とは、両者を共に備えても各々を単独に備えても同様の効果を奏することができる。
【0053】
また、実施形態では、NMOSトランジスタNM1及び第3PMOSトランジスタPM3とを、第1PMOSトランジスタPM1のゲート端子P1と入出力端子PADとの間に備える場合について説明したが、他の実施形態として、これらの接続関係を逆転させても同様の効果を奏することができる。即ち、NMOSトランジスタNM1及び第3PMOSトランジスタPM3を、第2PMOSトランジスタPM2のゲート端子P2と電源電圧VDD1との間に備え、NMOSトランジスタNM1のゲート端子を入出力端子PADに接続する。また、第1、第3PMOSトランジスタPM1、PM3のゲート端子は、入出力端子PADに接続する。この場合、第2電圧降圧部11、第1電圧降圧部12については実施形態と同様な接続とすることができ、同様の作用・効果を奏する。即ち、第2電圧降圧部11は、NMOSトランジスタNM1のゲート端子に接続して所定電圧を印加させるようにし、入出力端子PADの電圧信号VINを降圧するように設定することもできる。第1電圧降圧部12は、NMOSトランジスタNM1と第2PMOSトランジスタPM2のゲート端子P2との間に備えることができる。
【0054】
他の実施形態において、電圧信号VINに対する、第2PMOSトランジスタPM2のゲート端子P2の電圧VP2及びNウェルNWの電位VNWについての関係を示した波形を図8に示す。領域(1')では、第1、第3PMOSトランジスタPM1、PM3が導通して、第2PMOSトランジスタPM2が非導通となるため、NウェルNWは、電源電圧VDD1にバイアスされる。
【0055】
第2電圧降圧部11と第1電圧降圧部12とを備えない場合には、NMOSトランジスタNM1が飽和動作する領域(3')において、第2PMOSトランジスタPM2のゲート端子P2の電圧VP2は、電圧信号VINから閾値電圧VthNを減じた電圧がバイアスされる。この状態で、NMOS/PMOSの両閾値電圧の絶対値が略等しい(VthN≒VthP)とすると、図7に示した実施形態の場合と同様に、第2PMOSトランジスタPM2が充分に線形動作して導通しない虞がある。
【0056】
また、領域(2')になると、NMOSトランジスタNM1は、線形動作する領域となるので、第2PMOSトランジスタPM2のゲート端子P2の電圧VP2には、電源電圧VDD1が印加され、第2PMOSトランジスタPM2は、線形動作してNウェルNWを電圧信号VINにバイアスする。
【0057】
次に、第2電圧降圧部11を備えると、NMOSトランジスタNM1のゲート端子への印加電圧が降圧するので、この降圧分だけNMOSトランジスタNM1の飽和動作領域が伸びることとなる(図8中、Iで指示した波形)。
【0058】
また、第1電圧降圧部12を備えると、ゲート端子P2の電圧VP2を、一律に降圧させることができる(図8中、IIで指示した波形)。
【0059】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、MOSトランジスタの閾値電圧VthN、VthPを利用することにより、NウェルNWの電位VNWのバイアス電圧を切り替えるべき電圧信号VINを設定するようにしたが、本発明はこれに限定されるものではなく、電圧信号を検出することができる構成であれば適用することができる。電圧信号が、電源電圧に比して、第1所定電圧値以下であるか、第2所定電圧値以上であるかを検出すればよい。
【0060】
具体的には、これらの第1所定電圧値及び第2所定電圧値をオフセット電圧とするコンパレータ等を構成することにより検出することができる。この場合、コンパレータ等の出力信号により、第1あるいは第2PMOSトランジスタを確実に非導通に制御するため、出力信号の信号レベルを、電源電圧と、入出力端子に入力される電圧信号とのうち高い電圧レベルで制御する必要がある。そこで、第1PMOSトランジスタが非導通となるのは、電圧信号が、コンパレータ等に設定した出力反転電圧以上においてであり、電源電圧より高電圧領域を含む。従って、第1PMOSトランジスタを非導通とする信号を出力するコンパレータ等は、電圧信号で駆動することが好ましい。逆に、第2PMOSトランジスタが非導通となるのは、電圧信号が、コンパレータ等に設定した出力反転電圧以下においてであり、電源電圧より低電圧領域を含む。従って、第2PMOSトランジスタを非導通とする信号を出力するコンパレータ等は、電源電圧で駆動することが好ましい。
【0061】
(付記1) 自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、
前記電圧信号がドレイン端子に印加されるPMOSトランジスタのNウェル電位を、
前記電圧信号が、前記電源電圧に比して第1所定電圧値以下の電圧となる第1領域では前記電源電圧に、
前記電圧信号が、前記電源電圧に比して第2所定電圧値以上の電圧となる第2領域では前記電圧信号に、
前記電圧信号が、前記第1及び第2領域に挟まれた電圧となる第3領域では前記電源電圧、あるいは前記電圧信号に設定するNウェル電位制御部を備えることを特徴とする入出力バッファ回路。
(付記2) 前記Nウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続される第1PMOSトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続され、更にゲート端子が前記電源電圧に接続される第2PMOSトランジスタと、
前記第2所定電圧値を、前記第1PMOSトランジスタの閾値電圧値とし、前記第1及び第3領域において、前記第1PMOSトランジスタを導通し、前記第2領域において、前記第1PMOSトランジスタを非導通にするPMOSトランジスタ制御部とを備えることを特徴とする付記1に記載の入出力バッファ回路。
(付記3) 前記PMOSトランジスタ制御部は、
ソース端子が前記第1PMOSトランジスタのゲート端子に、ドレイン端子が前記入出力端子に接続され、ゲート端子に前記電源電圧より低い所定電圧が印加されるNMOSトランジスタと、
ソース端子が前記入出力端子に、ドレイン端子が前記第1PMOSトランジスタのゲート端子に、ゲート端子が前記電源電圧に、バックゲート端子が前記Nウェルに接続される第3PMOSトランジスタとを備えることを特徴とする付記2に記載の入出力バッファ回路。
(付記4) 前記所定電圧は、複数の電源系統のうちの1つの電源系統を利用することを特徴とする付記3に記載の入出力バッファ回路。
(付記5) 前記PMOSトランジスタ制御部は、
ドレイン端子が前記入出力端子に接続されるNMOSトランジスタと、
前記NMOSトランジスタのソース端子からの電圧信号を降圧して、第1PMOSトランジスタのゲート端子に入力する第1電圧降圧部と、
ソース端子が前記入出力端子に、ドレイン端子が前記第1PMOSトランジスタのゲート端子に、ゲート端子が前記電源電圧に、バックゲート端子が前記Nウェルに接続される第3PMOSトランジスタとを備えることを特徴とする付記2乃至4の少なくとも何れか1項に記載の入出力バッファ回路。
(付記6) 前記Nウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続され、更にゲート端子が前記入出力端子に接続される第1PMOSトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続される第2PMOSトランジスタと、
前記第1所定電圧値を、前記第2PMOSトランジスタの閾値電圧値とし、前記第1領域において、前記第2PMOSトランジスタを非導通とし、前記第2及び第3領域において、前記第2PMOSトランジスタを導通するPMOSトランジスタ制御部とを備えることを特徴とする付記1に記載の入出力バッファ回路。
(付記7) 前記PMOSトランジスタ制御部は、
ソース端子が前記第2PMOSトランジスタのゲート端子に、ドレイン端子が前記電源電圧に接続され、ゲート端子に前記電圧信号、あるいは前記電圧信号より低い所定電圧が印加されるNMOSトランジスタと、
ソース端子が前記電源電圧に、ドレイン端子が前記第2PMOSトランジスタのゲート端子に、ゲート端子が前記入出力端子に、バックゲート端子が前記Nウェルに接続される第3PMOSトランジスタとを備えることを特徴とする付記6に記載の入出力バッファ回路。
(付記8) 前記PMOSトランジスタ制御部は、
ドレイン端子が前記電源電圧に接続されるNMOSトランジスタと、
前記NMOSトランジスタのソース端子からの電圧信号を降圧して、第2PMOSトランジスタのゲート端子に入力する第1電圧降圧部と、
ソース端子が前記電源電圧に、ドレイン端子が前記第2PMOSトランジスタのゲート端子に、ゲート端子が前記入出力端子に、バックゲート端子が前記Nウェルに接続される第3PMOSトランジスタとを備えることを特徴とする付記6又は7に記載の入出力バッファ回路。
(付記9) 前記電源電圧あるいは前記電圧信号の電圧レベルを降圧して、前記所定電圧を出力する第2電圧降圧部を備えることを特徴とする付記3又は7に記載の入出力バッファ回路。
(付記10) 前記第1あるいは第2電圧降圧部は、抵抗素子による電圧降圧を利用することを特徴とする付記5、8又は9の少なくとも何れか1項に記載の入出力バッファ回路。
(付記11) 前記第1あるいは第2電圧降圧部は、接合における電圧降圧を利用することを特徴とする付記5、8又は9の少なくとも何れか1項に記載の入出力バッファ回路。
【0062】
【発明の効果】
本発明によれば、PMOSトランジスタを含む入出力バッファ回路において、自己の電源電圧とは異なる電圧レベルの電圧信号が入出力端子に直接入力されても、Nウェル電位を確実にバイアスすることができ、電圧レベルの全ての領域において、Nウェル電位がフローティング状態にならないNウェル電位制御部を備えた入出力バッファ回路を提供することが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施形態の入出力バッファ回路におけるNウェル電位制御部を示す回路図である。
【図2】 Nウェル電位制御部の第1具体例を示す回路図である。
【図3】 Nウェル電位制御部の第2具体例を示す回路図である。
【図4】 Nウェル電位制御部の第3具体例を示す回路図である。
【図5】 Nウェル電位制御部の第4具体例を示す回路図である。
【図6】 Nウェル電位制御部の第5具体例を示す回路図である。
【図7】 実施形態のNウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。
【図8】 他の実施形態のNウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。
【図9】 入出力バッファ回路を示す回路ブロック図である。
【図10】 従来技術のNウェル電位制御部を示す回路図である。
【符号の説明】
1 入出力バッファ回路
11 第2電圧降圧部
12 第1電圧降圧部
A1、A11、A12、A13、A14、A15、A100
Nウェル電位制御部
D1、D2 ダイオード群
NM1 NMOSトランジスタ
NW Nウェル
PAD 入出力端子
PM1 第1PMOSトランジスタ
PM2 第2PMOSトランジスタ
PM3 第3PMOSトランジスタ
R1、R2、R3、R4 抵抗素子
VDD1 電源電圧
VDD2 第2の電源電圧
Claims (5)
- 自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、
前記電圧信号がドレイン端子に印加されるPMOSトランジスタのNウェル電位を、
前記電圧信号が、前記電源電圧に比して第1所定電圧値以下の電圧となる第1領域では前記電源電圧に、
前記電圧信号が、前記電源電圧に比して第2所定電圧値以上の電圧となる第2領域では前記電圧信号に、
前記電圧信号が、前記第1及び第2領域に挟まれた電圧となる第3領域では前記電源電圧、あるいは前記電圧信号に設定するNウェル電位制御部を備え、
前記Nウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続される第1PMOSトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続され、更にゲート端子が前記電源電圧に接続される第2PMOSトランジスタと、
前記第2所定電圧値を、前記第2PMOSトランジスタの閾値電圧値とし、前記第1及び第3領域において、前記第1PMOSトランジスタを導通し、前記第2領域において、前記第1PMOSトランジスタを非導通にするPMOSトランジスタ制御部とを備えることを特徴とする入出力バッファ回路。 - 前記Nウェル電位制御部は、前記第3領域では、前記Nウェル電位を前記電源電圧に固定するNウェル電位制御部であることを特徴とする請求項1に記載の入出力バッファ回路。
- 前記PMOSトランジスタ制御部は、
ソース端子が前記第1PMOSトランジスタのゲート端子に、ドレイン端子が前記入出力端子に接続され、ゲート端子に前記電源電圧より低い所定電圧が印加されるNMOSトランジスタと、 ソース端子が前記入出力端子に、ドレイン端子が前記第1PMOSトランジスタのゲート端子に、ゲート端子が前記電源電圧に、バックゲート端子が前記Nウェルに接続される第3PMOSトランジスタとを備えることを特徴とする請求項1または2に記載の入出力バッファ回路。 - 自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、
前記電圧信号がドレイン端子に印加されるPMOSトランジスタのNウェル電位を、
前記電圧信号が、前記電源電圧に比して第1所定電圧値以下の電圧となる第1領域では前記電源電圧に、
前記電圧信号が、前記電源電圧に比して第2所定電圧値以上の電圧となる第2領域では前記電圧信号に、
前記電圧信号が、前記第1及び第2領域に挟まれた電圧となる第3領域では前記電源電圧、あるいは前記電圧信号に設定するNウェル電位制御部を備え、
前記Nウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続され、更にゲート端子が前記入出力端子に接続される第1PMOSトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Nウェルに接続される第2PMOSトランジスタと、
前記第1所定電圧値を、前記第1PMOSトランジスタの閾値電圧値とし、前記第1領域において、前記第2PMOSトランジスタを非導通とし、前記第2及び第3領域において、前記第2PMOSトランジスタを導通するPMOSトランジスタ制御部とを備えることを特徴とする入出力バッファ回路。 - 前記PMOSトランジスタ制御部は、
ソース端子が前記第2PMOSトランジスタのゲート端子に、ドレイン端子が前記電源電圧に接続され、ゲート端子に前記電圧信号、あるいは前記電圧信号より低い所定電圧が印加されるNMOSトランジスタと、
ソース端子が前記電源電圧に、ドレイン端子が前記第2PMOSトランジスタのゲート端子に、ゲート端子が前記入出力端子に、バックゲート端子が前記Nウェルに接続される第3PMOSトランジスタとを備えることを特徴とする請求項4に記載の入出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001258877A JP4149151B2 (ja) | 2001-08-29 | 2001-08-29 | 入出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001258877A JP4149151B2 (ja) | 2001-08-29 | 2001-08-29 | 入出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003069410A JP2003069410A (ja) | 2003-03-07 |
JP4149151B2 true JP4149151B2 (ja) | 2008-09-10 |
Family
ID=19086325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001258877A Expired - Fee Related JP4149151B2 (ja) | 2001-08-29 | 2001-08-29 | 入出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4149151B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100772427B1 (ko) | 2006-08-28 | 2007-11-01 | (주)알파칩스 | 출력 구동장치 |
CN106067821B (zh) * | 2016-07-20 | 2023-04-14 | 成都博思微科技有限公司 | 一种高速缓冲器的保护电路及其实现方法 |
WO2023063291A1 (ja) * | 2021-10-15 | 2023-04-20 | ローム株式会社 | 出力ドライバ |
-
2001
- 2001-08-29 JP JP2001258877A patent/JP4149151B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003069410A (ja) | 2003-03-07 |
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A711 | Notification of change in applicant |
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|
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|
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