JP3311133B2 - 出力回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路におい
て信号を出力する出力回路に関する。
て信号を出力する出力回路に関する。
【０００２】
【従来の技術】コンピュータ等の電子機器において、信
号は共通のバスライン上を伝達される。図５４はバスラ
イン・アプリケーションにおける典型的な接続の一例を
示す回路図である。バスライン 500には出力回路である
２個のトライステート・バッファ 501、 502からそれぞ
れ信号が出力される。上記両トライステート・バッファ
はＣＭＯＳ構成のものであり、イネーブル信号ＥＮ１、
ＥＮ２がアクティブにされることにより入力信号ＩＮ
１、ＩＮ２に応じた信号を上記バスライン 500上に出力
し、イネーブル信号ＥＮ１、ＥＮ２がインアクティブに
される場合には出力が高インピーダンス状態にされる。
なお、ここで上記両トライステート・バッファ 501、 5
02には値が異なる別々の電源電位Ｖcc1 、Ｖcc2 が供給
されているとする。なお、トライステート・バッファ内
では寄生ダイオード 503が図示の極性で電源と出力ノー
ドとの間に挿入されている。
号は共通のバスライン上を伝達される。図５４はバスラ
イン・アプリケーションにおける典型的な接続の一例を
示す回路図である。バスライン 500には出力回路である
２個のトライステート・バッファ 501、 502からそれぞ
れ信号が出力される。上記両トライステート・バッファ
はＣＭＯＳ構成のものであり、イネーブル信号ＥＮ１、
ＥＮ２がアクティブにされることにより入力信号ＩＮ
１、ＩＮ２に応じた信号を上記バスライン 500上に出力
し、イネーブル信号ＥＮ１、ＥＮ２がインアクティブに
される場合には出力が高インピーダンス状態にされる。
なお、ここで上記両トライステート・バッファ 501、 5
02には値が異なる別々の電源電位Ｖcc1 、Ｖcc2 が供給
されているとする。なお、トライステート・バッファ内
では寄生ダイオード 503が図示の極性で電源と出力ノー
ドとの間に挿入されている。
【０００３】ところで、上記トライステート・バッファ
としてＣＭＯＳ構成のものを使用した場合、図５５に示
すようにその出力段にはＰチャネル及びＮチャネルＭＯ
Ｓトランジスタ 511、 512が設けられる。なお、Ｐチャ
ネルＭＯＳトランジスタ 511のゲート制御信号は入力信
号ＩＮとイネーブル信号ＥＮを反転するインバータ 513
の出力とが供給されるＮＡＮＤゲート 514によって形成
され、ＰチャネルＭＯＳトランジスタ 512のゲート制御
信号はイネーブル信号ＥＮと入力信号ＩＮとが供給され
るＮＯＲゲート 515によって形成される。従って、出力
ノード 516にはＰチャネルＭＯＳトランジスタ 511のＰ
型ドレイン拡散層と、ＮチャネルＭＯＳトランジスタ 5
12のＮ型ドレイン拡散層とが接続され、出力ノード 516
とＰチャネルＭＯＳトランジスタ 511のバックゲートと
の間には寄生ｐｎ接合ダイオード517が形成される。前
記図５４中の寄生ダイオード 503はこのｐｎ接合ダイオ
ードを示したものである。
としてＣＭＯＳ構成のものを使用した場合、図５５に示
すようにその出力段にはＰチャネル及びＮチャネルＭＯ
Ｓトランジスタ 511、 512が設けられる。なお、Ｐチャ
ネルＭＯＳトランジスタ 511のゲート制御信号は入力信
号ＩＮとイネーブル信号ＥＮを反転するインバータ 513
の出力とが供給されるＮＡＮＤゲート 514によって形成
され、ＰチャネルＭＯＳトランジスタ 512のゲート制御
信号はイネーブル信号ＥＮと入力信号ＩＮとが供給され
るＮＯＲゲート 515によって形成される。従って、出力
ノード 516にはＰチャネルＭＯＳトランジスタ 511のＰ
型ドレイン拡散層と、ＮチャネルＭＯＳトランジスタ 5
12のＮ型ドレイン拡散層とが接続され、出力ノード 516
とＰチャネルＭＯＳトランジスタ 511のバックゲートと
の間には寄生ｐｎ接合ダイオード517が形成される。前
記図５４中の寄生ダイオード 503はこのｐｎ接合ダイオ
ードを示したものである。
【０００４】いま、図５４中の一方のトライステート・
バッファ 502が高レベルの信号を出力し、他方のトライ
ステート・バッファ 501は出力が高インピーダンス状態
になっている場合を考える。このとき、上記両電源電位
Ｖcc1 、Ｖcc2 と、ＭＯＳトランジスタのドレイン拡散
層とバックゲートとの間のｐｎ接合のビルトイン電位Ｖ
ｆとの間にＶcc1 ＜Ｖcc2 −Ｖｆの関係が成立すると、
上記ダイオード 503が順バイアス状態となり、図５４中
に示すようにこのダイオードを介してＶcc1 の電源から
Ｖcc2 の電源に電流Ｉが流れてしまう。
バッファ 502が高レベルの信号を出力し、他方のトライ
ステート・バッファ 501は出力が高インピーダンス状態
になっている場合を考える。このとき、上記両電源電位
Ｖcc1 、Ｖcc2 と、ＭＯＳトランジスタのドレイン拡散
層とバックゲートとの間のｐｎ接合のビルトイン電位Ｖ
ｆとの間にＶcc1 ＜Ｖcc2 −Ｖｆの関係が成立すると、
上記ダイオード 503が順バイアス状態となり、図５４中
に示すようにこのダイオードを介してＶcc1 の電源から
Ｖcc2 の電源に電流Ｉが流れてしまう。
【０００５】このような電流が流れないようにするため
には、出力ノードに接続される出力段をＮチャネルＭＯ
Ｓトランジスタのみで構成することが考えられる。その
例を図５６に示す。このトライステート・バッファの出
力段には２個のＮチャネルＭＯＳトランジスタ 518、 5
12が設けられる。一方のＭＯＳトランジスタ 518のゲー
ト制御信号はイネーブル信号ＥＮと入力信号ＩＮを反転
するインバータ 513の出力とが供給されるＮＯＲゲート
519によって形成される。他方のＮチャネルＭＯＳトラ
ンジスタ 512のゲート制御信号は、図５５の場合と同様
にイネーブル信号ＥＮと入力信号ＩＮとが供給されるＮ
ＯＲゲート 515によって形成される。
には、出力ノードに接続される出力段をＮチャネルＭＯ
Ｓトランジスタのみで構成することが考えられる。その
例を図５６に示す。このトライステート・バッファの出
力段には２個のＮチャネルＭＯＳトランジスタ 518、 5
12が設けられる。一方のＭＯＳトランジスタ 518のゲー
ト制御信号はイネーブル信号ＥＮと入力信号ＩＮを反転
するインバータ 513の出力とが供給されるＮＯＲゲート
519によって形成される。他方のＮチャネルＭＯＳトラ
ンジスタ 512のゲート制御信号は、図５５の場合と同様
にイネーブル信号ＥＮと入力信号ＩＮとが供給されるＮ
ＯＲゲート 515によって形成される。
【０００６】しかしながら、図５６のように出力段をＮ
チャネルＭＯＳトランジスタのみで構成した場合、出力
ノード 516から接地電位を出力することはできるが、電
源電位Ｖccをそのまま出力することはできずＮチャネル
ＭＯＳトランジスタのしきい値の分だけ信号レベルが低
下してしまう。
チャネルＭＯＳトランジスタのみで構成した場合、出力
ノード 516から接地電位を出力することはできるが、電
源電位Ｖccをそのまま出力することはできずＮチャネル
ＭＯＳトランジスタのしきい値の分だけ信号レベルが低
下してしまう。
【０００７】
【発明が解決しようとする課題】このように従来では、
バスラインを介して複数の出力回路を接続して使用する
とき、出力回路に異なる値の電源電位が供給されている
場合には電源間に電流が流れるという不都合が生じる。
また、このような電流が流れないようにすると、今度は
出力がフルスイングしなくなるという不都合が生じる。
バスラインを介して複数の出力回路を接続して使用する
とき、出力回路に異なる値の電源電位が供給されている
場合には電源間に電流が流れるという不都合が生じる。
また、このような電流が流れないようにすると、今度は
出力がフルスイングしなくなるという不都合が生じる。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力をフルスイングさ
せることができ、かつ複数の出力を接続して使用する場
合に異なる値の電源電位が供給されていても電源間に電
流が流れることを防止することができる出力回路を提供
することである。
されたものであり、その目的は、出力をフルスイングさ
せることができ、かつ複数の出力を接続して使用する場
合に異なる値の電源電位が供給されていても電源間に電
流が流れることを防止することができる出力回路を提供
することである。
【０００９】
【課題を解決するための手段とその作用】この発明の出
力回路は、ソース、ドレイン、ゲート及びバックゲート
を有し、ソースとバックゲートとが電位的に分離された
ＭＯＳトランジスタと、上記ＭＯＳトランジスタのバッ
クゲートとゲートとの間に挿入されたスイッチ手段とを
具備している。この発明によれば、ＭＯＳトランジスタ
のソースとバックゲートとが電位的に分離されているた
め、ドレインにそのソース電位よりも高い電位が供給さ
れる場合でも、ドレインとバックゲートとの間に存在す
る寄生ｐｎ接合ダイオードを介してソース側に電流が流
れることがない。また、ＭＯＳトランジスタのバックゲ
ートとソースとの間に存在する寄生ｐｎ接合ダイオード
により、バックゲートにはソース電位に対しこの寄生ｐ
ｎ接合ダイオードのビルトイン電位に対応した値だけレ
ベルシフトした電位が得られ、この電位がスイッチ手段
を介してＭＯＳトランジスタのゲートに供給される。従
って、ＭＯＳトランジスタの外部から信号を供給しなく
てもゲートは電位的に浮遊状態にはならず、そのゲート
電位によってＭＯＳトランジスタをオフ状態にすること
ができる。
力回路は、ソース、ドレイン、ゲート及びバックゲート
を有し、ソースとバックゲートとが電位的に分離された
ＭＯＳトランジスタと、上記ＭＯＳトランジスタのバッ
クゲートとゲートとの間に挿入されたスイッチ手段とを
具備している。この発明によれば、ＭＯＳトランジスタ
のソースとバックゲートとが電位的に分離されているた
め、ドレインにそのソース電位よりも高い電位が供給さ
れる場合でも、ドレインとバックゲートとの間に存在す
る寄生ｐｎ接合ダイオードを介してソース側に電流が流
れることがない。また、ＭＯＳトランジスタのバックゲ
ートとソースとの間に存在する寄生ｐｎ接合ダイオード
により、バックゲートにはソース電位に対しこの寄生ｐ
ｎ接合ダイオードのビルトイン電位に対応した値だけレ
ベルシフトした電位が得られ、この電位がスイッチ手段
を介してＭＯＳトランジスタのゲートに供給される。従
って、ＭＯＳトランジスタの外部から信号を供給しなく
てもゲートは電位的に浮遊状態にはならず、そのゲート
電位によってＭＯＳトランジスタをオフ状態にすること
ができる。
【００１０】また、この発明の出力回路は、ソース、ド
レイン、ゲート及びバックゲートを有し、ソースとバッ
クゲートとが電位的に分離されたＭＯＳトランジスタ
と、上記ＭＯＳトランジスタのソースとバックゲートと
の間に形成される寄生ｐｎ接合ダイオードの接合間電圧
にほぼ等しい電圧を発生し、ソース電位に加えるもしく
は減じた電圧を発生する電圧発生手段と、上記電圧発生
手段の出力と上記ＭＯＳトランジスタのゲートとの間に
挿入されたスイッチ手段とを具備している。この発明で
は、ＭＯＳトランジスタを外部の信号によらずにオフ状
態にするための電圧発生手段を上記ＭＯＳトランジスタ
のソースとバックゲートとの間に発生する寄生ｐｎ接合
ダイオードを用いずに形成している。
レイン、ゲート及びバックゲートを有し、ソースとバッ
クゲートとが電位的に分離されたＭＯＳトランジスタ
と、上記ＭＯＳトランジスタのソースとバックゲートと
の間に形成される寄生ｐｎ接合ダイオードの接合間電圧
にほぼ等しい電圧を発生し、ソース電位に加えるもしく
は減じた電圧を発生する電圧発生手段と、上記電圧発生
手段の出力と上記ＭＯＳトランジスタのゲートとの間に
挿入されたスイッチ手段とを具備している。この発明で
は、ＭＯＳトランジスタを外部の信号によらずにオフ状
態にするための電圧発生手段を上記ＭＯＳトランジスタ
のソースとバックゲートとの間に発生する寄生ｐｎ接合
ダイオードを用いずに形成している。
【００１１】
【実施例】以下図面を参照してこの発明を実施例により
説明する。図１はこの発明に係る出力回路の第１の実施
例による詳細な回路図である。この出力回路の基本的な
構成は、前記図５５に示す従来回路の場合と同様に出力
段がＰチャネル及びＮチャネルＭＯＳトランジスタで構
成され、両ＭＯＳトランジスタのゲートを駆動するため
の制御信号を発生する手段がＮＡＮＤゲート、ＮＯＲゲ
ート及びインバータ等を用いて構成されている。出力段
のＰチャネルＭＯＳトランジスタ（以下ＰチャネルＭＯ
ＳトランジスタをＰＭＯＳトランジスタと称する）Ｐ１
とＮチャネルＭＯＳトランジスタ（以下ＮチャネルＭＯ
ＳトランジスタをＮＭＯＳトランジスタと称する）Ｎ１
のドレインは共に出力端子Ｙに接続されている。ＰＭＯ
ＳトランジスタＰ１のソースは電源電位（Ｖcc）ノード
に接続され、ＮＭＯＳトランジスタＮ１のソースは接地
電位ノードに接続されている。
説明する。図１はこの発明に係る出力回路の第１の実施
例による詳細な回路図である。この出力回路の基本的な
構成は、前記図５５に示す従来回路の場合と同様に出力
段がＰチャネル及びＮチャネルＭＯＳトランジスタで構
成され、両ＭＯＳトランジスタのゲートを駆動するため
の制御信号を発生する手段がＮＡＮＤゲート、ＮＯＲゲ
ート及びインバータ等を用いて構成されている。出力段
のＰチャネルＭＯＳトランジスタ（以下ＰチャネルＭＯ
ＳトランジスタをＰＭＯＳトランジスタと称する）Ｐ１
とＮチャネルＭＯＳトランジスタ（以下ＮチャネルＭＯ
ＳトランジスタをＮＭＯＳトランジスタと称する）Ｎ１
のドレインは共に出力端子Ｙに接続されている。ＰＭＯ
ＳトランジスタＰ１のソースは電源電位（Ｖcc）ノード
に接続され、ＮＭＯＳトランジスタＮ１のソースは接地
電位ノードに接続されている。
【００１２】一般的な半導体装置の場合、ＰＭＯＳトラ
ンジスタのバックゲートはソースと同電位にされる。し
かし、この実施例ではＰＭＯＳトランジスタＰ１のソー
スとバックゲートとは電位的に分離されている。なお、
このＰＭＯＳトランジスタＰ１を含み後述するＰＭＯＳ
トランジスタも全てソースとバックゲートとが電位的に
分離されており、後述する全てのＰＭＯＳトランジスタ
のバックゲートは共通に接続されているものとする。ま
た、ＮＭＯＳトランジスタＮ１を含み後述するＮＭＯＳ
トランジスタの全てはバックゲートとソースとが同電位
にされる。
ンジスタのバックゲートはソースと同電位にされる。し
かし、この実施例ではＰＭＯＳトランジスタＰ１のソー
スとバックゲートとは電位的に分離されている。なお、
このＰＭＯＳトランジスタＰ１を含み後述するＰＭＯＳ
トランジスタも全てソースとバックゲートとが電位的に
分離されており、後述する全てのＰＭＯＳトランジスタ
のバックゲートは共通に接続されているものとする。ま
た、ＮＭＯＳトランジスタＮ１を含み後述するＮＭＯＳ
トランジスタの全てはバックゲートとソースとが同電位
にされる。
【００１３】ＰＭＯＳトランジスタＴＰ１とＴＰ２及び
ＮＭＯＳトランジスタＴＮ１とＴＮ２は、上記ＰＭＯＳ
トランジスタＰ１のゲート駆動信号を発生するＮＡＮＤ
ゲートを構成している。すなわち、ＰＭＯＳトランジス
タＴＰ１、ＴＰ２のソースは共通に接続され、ドレイン
も共通に接続され、この共通ドレインノードは上記ＰＭ
ＯＳトランジスタＰ１のゲートノードに接続されてい
る。また、上記ゲートノードと接地電位ノードとの間に
はＮＭＯＳトランジスタＴＮ１、ＴＮ２の各ドレイン、
ソース間が直列に接続されている。また、ＰＭＯＳトラ
ンジスタＴＰ１のゲートとＮＭＯＳトランジスタＴＮ１
のゲートとが共通に接続され、この共通ゲートノードに
はインバータＩＮＶ１を介してイネーブル信号／ＥＮが
供給される。また、ＰＭＯＳトランジスタＴＰ２のゲー
トとＮＭＯＳトランジスタＴＮ２のゲートとが共通に接
続され、この共通ゲートノードには入力信号／ＩＮが供
給される。ＮＯＲゲートＮＯＲ１は上記ＮＭＯＳトラン
ジスタＮ１のゲート駆動信号を発生するものであり、イ
ネーブル信号／ＥＮと入力信号／ＩＮが供給される。
ＮＭＯＳトランジスタＴＮ１とＴＮ２は、上記ＰＭＯＳ
トランジスタＰ１のゲート駆動信号を発生するＮＡＮＤ
ゲートを構成している。すなわち、ＰＭＯＳトランジス
タＴＰ１、ＴＰ２のソースは共通に接続され、ドレイン
も共通に接続され、この共通ドレインノードは上記ＰＭ
ＯＳトランジスタＰ１のゲートノードに接続されてい
る。また、上記ゲートノードと接地電位ノードとの間に
はＮＭＯＳトランジスタＴＮ１、ＴＮ２の各ドレイン、
ソース間が直列に接続されている。また、ＰＭＯＳトラ
ンジスタＴＰ１のゲートとＮＭＯＳトランジスタＴＮ１
のゲートとが共通に接続され、この共通ゲートノードに
はインバータＩＮＶ１を介してイネーブル信号／ＥＮが
供給される。また、ＰＭＯＳトランジスタＴＰ２のゲー
トとＮＭＯＳトランジスタＴＮ２のゲートとが共通に接
続され、この共通ゲートノードには入力信号／ＩＮが供
給される。ＮＯＲゲートＮＯＲ１は上記ＮＭＯＳトラン
ジスタＮ１のゲート駆動信号を発生するものであり、イ
ネーブル信号／ＥＮと入力信号／ＩＮが供給される。
【００１４】上記ＰＭＯＳトランジスタＰ１のバックゲ
ートにはＰＭＯＳトランジスタＰ２のドレインとバック
ゲートとが接続されている。このＰＭＯＳトランジスタ
Ｐ２のソースは電源電位ノードに接続され、ゲートは上
記出力端子Ｙに接続されている。上記ＰＭＯＳトランジ
スタＴＰ１、ＴＰ２の共通ソースノードにはＰＭＯＳト
ランジスタＰ４のドレインが接続されている。このＰＭ
ＯＳトランジスタＰ４のソースは電源電位ノードに接続
されている。上記ＰＭＯＳトランジスタＰ１のバックゲ
ートと上記出力端子Ｙとの間には、ＰＭＯＳトランジス
タＰ６のソース、ドレイン間が接続されている。このＰ
ＭＯＳトランジスタＰ６のゲートは電源電位ノードに接
続されている。
ートにはＰＭＯＳトランジスタＰ２のドレインとバック
ゲートとが接続されている。このＰＭＯＳトランジスタ
Ｐ２のソースは電源電位ノードに接続され、ゲートは上
記出力端子Ｙに接続されている。上記ＰＭＯＳトランジ
スタＴＰ１、ＴＰ２の共通ソースノードにはＰＭＯＳト
ランジスタＰ４のドレインが接続されている。このＰＭ
ＯＳトランジスタＰ４のソースは電源電位ノードに接続
されている。上記ＰＭＯＳトランジスタＰ１のバックゲ
ートと上記出力端子Ｙとの間には、ＰＭＯＳトランジス
タＰ６のソース、ドレイン間が接続されている。このＰ
ＭＯＳトランジスタＰ６のゲートは電源電位ノードに接
続されている。
【００１５】ＰＭＯＳトランジスタＰ９とＮＭＯＳトラ
ンジスタＮ２は、上記インバータＩＮＶ１の出力ＥＮ、
接地電位及び上記出力端子Ｙにおける電位に応じた制御
信号を発生するものであり、ＰＭＯＳトランジスタＰ９
のソースは上記出力端子Ｙに接続され、ＰＭＯＳトラン
ジスタＰ９とＮＭＯＳトランジスタＮ２のドレインとゲ
ートは互いに共通接続され、ＮＭＯＳトランジスタＮ２
のソースは接地電位ノードに接続されている。
ンジスタＮ２は、上記インバータＩＮＶ１の出力ＥＮ、
接地電位及び上記出力端子Ｙにおける電位に応じた制御
信号を発生するものであり、ＰＭＯＳトランジスタＰ９
のソースは上記出力端子Ｙに接続され、ＰＭＯＳトラン
ジスタＰ９とＮＭＯＳトランジスタＮ２のドレインとゲ
ートは互いに共通接続され、ＮＭＯＳトランジスタＮ２
のソースは接地電位ノードに接続されている。
【００１６】また、ＰＭＯＳトランジスタＰ８のソー
ス、ドレイン間は、上記ＰＭＯＳトランジスタＰ１のバ
ックゲートと上記ＰＭＯＳトランジスタＰ４のドレイン
との間に接続されている。さらに、ＰＭＯＳトランジス
タＰ１１のソース、ドレイン間は電源電位ノードと上記
ＰＭＯＳトランジスタＰ１のバックゲートとの間に接続
されている。そして、上記ＰＭＯＳトランジスタＰ９と
ＮＭＯＳトランジスタＮ２の共通ドレインノードの信号
が上記ＰＭＯＳトランジスタＰ１１、Ｐ４の両ゲートに
供給される。また、上記信号ＥＮが上記ＰＭＯＳトラン
ジスタＰ８のゲートに供給される。
ス、ドレイン間は、上記ＰＭＯＳトランジスタＰ１のバ
ックゲートと上記ＰＭＯＳトランジスタＰ４のドレイン
との間に接続されている。さらに、ＰＭＯＳトランジス
タＰ１１のソース、ドレイン間は電源電位ノードと上記
ＰＭＯＳトランジスタＰ１のバックゲートとの間に接続
されている。そして、上記ＰＭＯＳトランジスタＰ９と
ＮＭＯＳトランジスタＮ２の共通ドレインノードの信号
が上記ＰＭＯＳトランジスタＰ１１、Ｐ４の両ゲートに
供給される。また、上記信号ＥＮが上記ＰＭＯＳトラン
ジスタＰ８のゲートに供給される。
【００１７】ところで、一般にＮＭＯＳトランジスタは
Ｐ型基板に形成され、ＰＭＯＳトランジスタはＮ型基板
に形成される。この実施例回路を単一基板に形成し、集
積回路として構成する場合、ここでは説明の便宜上、図
２に示すようにＰ型基板を用いるとする。従って、上記
各ＰＭＯＳトランジスタはＰ型基板11内のＮウエル12に
形成され、ＮＭＯＳトランジスタはＰ型基板11に形成さ
れる。前記のように上記出力端子Ｙには電源電位Ｖccよ
りも高い電位が印加される可能性がある。このため、通
常、ＶccにバイアスされるＮ型基板を使用することはで
きない。なぜなら、Ｎ型基板にＰＭＯＳトランジスタの
ドレインとなるＰ型拡散層が形成されており、ドレイン
とＮ型基板との間には寄生ｐｎ接合ダイオードが形成さ
れるから、出力端子ＹにＶccよりも高い電位が印加され
るとこの寄生ｐｎ接合ダイオードが順方向にバイアスさ
れて不要な電流が流れるからである。従って、上記図１
中では、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ
６、Ｐ８、Ｐ９、Ｐ１１、ＴＰ１、ＴＰ２のバックゲー
トがＮウエルであることを示す符号Ｎwellを付してい
る。また、上記ＰＭＯＳトランジスタは全て同じＮウエ
ルＮwell内に形成される必要はなく、互いに電気的に接
続された別々のＮウエル内に形成されていてもよい。な
お、上記ＰＭＯＳトランジスタＴＰ１とＴＰ２のバック
ゲートはＰＭＯＳトランジスタＰ４のドレインに接続す
るようにしてもよい。
Ｐ型基板に形成され、ＰＭＯＳトランジスタはＮ型基板
に形成される。この実施例回路を単一基板に形成し、集
積回路として構成する場合、ここでは説明の便宜上、図
２に示すようにＰ型基板を用いるとする。従って、上記
各ＰＭＯＳトランジスタはＰ型基板11内のＮウエル12に
形成され、ＮＭＯＳトランジスタはＰ型基板11に形成さ
れる。前記のように上記出力端子Ｙには電源電位Ｖccよ
りも高い電位が印加される可能性がある。このため、通
常、ＶccにバイアスされるＮ型基板を使用することはで
きない。なぜなら、Ｎ型基板にＰＭＯＳトランジスタの
ドレインとなるＰ型拡散層が形成されており、ドレイン
とＮ型基板との間には寄生ｐｎ接合ダイオードが形成さ
れるから、出力端子ＹにＶccよりも高い電位が印加され
るとこの寄生ｐｎ接合ダイオードが順方向にバイアスさ
れて不要な電流が流れるからである。従って、上記図１
中では、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｐ
６、Ｐ８、Ｐ９、Ｐ１１、ＴＰ１、ＴＰ２のバックゲー
トがＮウエルであることを示す符号Ｎwellを付してい
る。また、上記ＰＭＯＳトランジスタは全て同じＮウエ
ルＮwell内に形成される必要はなく、互いに電気的に接
続された別々のＮウエル内に形成されていてもよい。な
お、上記ＰＭＯＳトランジスタＴＰ１とＴＰ２のバック
ゲートはＰＭＯＳトランジスタＰ４のドレインに接続す
るようにしてもよい。
【００１８】次に上記出力回路の動作を説明する。な
お、説明に当たっては、ＶccレベルをＨ、接地レベルを
Ｌとし、ＰＭＯＳトランジスタのしきい値電圧をＶtp(P
x)（ｘは１、２、…）で表すものとする。
お、説明に当たっては、ＶccレベルをＨ、接地レベルを
Ｌとし、ＰＭＯＳトランジスタのしきい値電圧をＶtp(P
x)（ｘは１、２、…）で表すものとする。
【００１９】まず、イネーブル信号／ＥＮがＬにされて
いるイネーブル状態のときの動作を説明する。この場合
には入力信号／ＩＮのレベルに応じて出力段のＰＭＯＳ
トランジスタＰ１もしくはＮＭＯＳトランジスタＮ１の
いずれかがオン状態となり、出力端子Ｙの信号はＨもし
くはＬとなる。また、／ＥＮがＬなので、インバータＩ
ＮＶ１の出力ＥＮはＨになる。従ってＮＭＯＳトランジ
スタＮ２がオンし、ＰＭＯＳトランジスタＰ９はオフす
る。これにより、ＰＭＯＳトランジスタＰ１１とＰ４の
ゲートノードがＬにされて両ＭＯＳトランジスタはオン
する。上記両ＰＭＯＳトランジスタがオンすることによ
り、ＰＭＯＳトランジスタのバックゲートＮwellはＶcc
にプルアップされ、ＰＭＯＳトランジスタＴＰ１、ＴＰ
２の共通ソースノードもＶccにプルアップされる。ま
た、ＰＭＯＳトランジスタＰ８はオフしている。従っ
て、ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯＳ
トランジスタＴＮ１とＴＮ２からなるＮＡＮＤゲートは
動作可能な状態となる。すなわち、イネーブル状態のと
き、この回路は通常のトライステート・バッファと同じ
動作をすることを意味している。
いるイネーブル状態のときの動作を説明する。この場合
には入力信号／ＩＮのレベルに応じて出力段のＰＭＯＳ
トランジスタＰ１もしくはＮＭＯＳトランジスタＮ１の
いずれかがオン状態となり、出力端子Ｙの信号はＨもし
くはＬとなる。また、／ＥＮがＬなので、インバータＩ
ＮＶ１の出力ＥＮはＨになる。従ってＮＭＯＳトランジ
スタＮ２がオンし、ＰＭＯＳトランジスタＰ９はオフす
る。これにより、ＰＭＯＳトランジスタＰ１１とＰ４の
ゲートノードがＬにされて両ＭＯＳトランジスタはオン
する。上記両ＰＭＯＳトランジスタがオンすることによ
り、ＰＭＯＳトランジスタのバックゲートＮwellはＶcc
にプルアップされ、ＰＭＯＳトランジスタＴＰ１、ＴＰ
２の共通ソースノードもＶccにプルアップされる。ま
た、ＰＭＯＳトランジスタＰ８はオフしている。従っ
て、ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯＳ
トランジスタＴＮ１とＴＮ２からなるＮＡＮＤゲートは
動作可能な状態となる。すなわち、イネーブル状態のと
き、この回路は通常のトライステート・バッファと同じ
動作をすることを意味している。
【００２０】次にイネーブル信号／ＥＮがＨにされてい
るディセーブル状態のときの動作を説明する。この場合
は入力信号／ＩＮの状態にかかわらず、出力端子Ｙは高
インピーダンス状態になる。いま、／ＥＮはＨなので、
ＮＯＲゲートＮＯＲ１の出力はＬであり、ＮＭＯＳトラ
ンジスタＮ１はオフする。また、この出力回路が前記図
６０に示すようにバスラインに接続して使用されている
場合、他の出力回路の出力状態に応じて出力端子Ｙは次
の３つの状態を取り得る。すなわち、第１の状態は出力
端子ＹがＬの場合であり、第２の状態は出力端子ＹがＨ
の場合であり、第３の状態は出力端子ＹがＶccよりも高
いレベルにされる場合である。
るディセーブル状態のときの動作を説明する。この場合
は入力信号／ＩＮの状態にかかわらず、出力端子Ｙは高
インピーダンス状態になる。いま、／ＥＮはＨなので、
ＮＯＲゲートＮＯＲ１の出力はＬであり、ＮＭＯＳトラ
ンジスタＮ１はオフする。また、この出力回路が前記図
６０に示すようにバスラインに接続して使用されている
場合、他の出力回路の出力状態に応じて出力端子Ｙは次
の３つの状態を取り得る。すなわち、第１の状態は出力
端子ＹがＬの場合であり、第２の状態は出力端子ＹがＨ
の場合であり、第３の状態は出力端子ＹがＶccよりも高
いレベルにされる場合である。
【００２１】まず、第１の状態、すなわち出力端子Ｙが
Ｌのときは、出力端子ＹのＬの信号によってＰＭＯＳト
ランジスタＰ２がオンし、ＰＭＯＳトランジスタのバッ
クゲートＮwellはＶccにプルアップされる。いま、ＥＮ
はＬなので、ＮＭＯＳトランジスタＮ２はオフし、ＰＭ
ＯＳトランジスタＰ９、Ｐ８はオンする。出力端子Ｙの
電位はＰＭＯＳトランジスタＰ９を介してＰＭＯＳトラ
ンジスタＰ１１、Ｐ４の共通ゲートノードに伝達される
ので、その電位はＶccと接地電位の中間電位となる。従
ってこの電位によっては、ＰＭＯＳトランジスタＰ１
１、Ｐ４はオンする場合もある。一方、ＰＭＯＳトラン
ジスタＰ８もオンしているので、ＰＭＯＳトランジスタ
Ｐ１のバックゲートＮwellの電位は、確実にＰＭＯＳト
ランジスタＴＰ１とＴＰ２の共通ソースノードに伝達さ
れる。従って、ＰＭＯＳトランジスタＴＰ１とＴＰ２及
びＮＭＯＳトランジスタＴＮ１とＴＮ２からなるＮＡＮ
Ｄゲートは動作可能な状態となる。いま、／ＥＮはＨで
あり、ＥＮはＬであるから、ＰＭＯＳトランジスタＴＰ
１がオンし、ＰＭＯＳトランジスタＰ１のゲートノード
はＶccにプルアップされる。これにより、ＰＭＯＳトラ
ンジスタＰ１はオフする。また、／ＥＮはＨであり、Ｎ
ＯＲゲートＮＯＲ１の出力はＬであるから、ＮＭＯＳト
ランジスタＮ１もオフしている。従って、出力端子Ｙは
高インピーダンス状態に保たれる。
Ｌのときは、出力端子ＹのＬの信号によってＰＭＯＳト
ランジスタＰ２がオンし、ＰＭＯＳトランジスタのバッ
クゲートＮwellはＶccにプルアップされる。いま、ＥＮ
はＬなので、ＮＭＯＳトランジスタＮ２はオフし、ＰＭ
ＯＳトランジスタＰ９、Ｐ８はオンする。出力端子Ｙの
電位はＰＭＯＳトランジスタＰ９を介してＰＭＯＳトラ
ンジスタＰ１１、Ｐ４の共通ゲートノードに伝達される
ので、その電位はＶccと接地電位の中間電位となる。従
ってこの電位によっては、ＰＭＯＳトランジスタＰ１
１、Ｐ４はオンする場合もある。一方、ＰＭＯＳトラン
ジスタＰ８もオンしているので、ＰＭＯＳトランジスタ
Ｐ１のバックゲートＮwellの電位は、確実にＰＭＯＳト
ランジスタＴＰ１とＴＰ２の共通ソースノードに伝達さ
れる。従って、ＰＭＯＳトランジスタＴＰ１とＴＰ２及
びＮＭＯＳトランジスタＴＮ１とＴＮ２からなるＮＡＮ
Ｄゲートは動作可能な状態となる。いま、／ＥＮはＨで
あり、ＥＮはＬであるから、ＰＭＯＳトランジスタＴＰ
１がオンし、ＰＭＯＳトランジスタＰ１のゲートノード
はＶccにプルアップされる。これにより、ＰＭＯＳトラ
ンジスタＰ１はオフする。また、／ＥＮはＨであり、Ｎ
ＯＲゲートＮＯＲ１の出力はＬであるから、ＮＭＯＳト
ランジスタＮ１もオフしている。従って、出力端子Ｙは
高インピーダンス状態に保たれる。
【００２２】第２の状態、すなわち出力端子ＹがＨのと
き、ＥＮはＬであり、ＮＭＯＳトランジスタＮ２はオフ
し、ＰＭＯＳトランジスタＰ９、Ｐ８は共にオンする。
そして、出力端子ＹのＨの信号はＰＭＯＳトランジスタ
Ｐ９を介してＰＭＯＳトランジスタＰ４、Ｐ１１の共通
ゲートノードに伝達され、その電位はＶccとなる。従っ
て、両ＰＭＯＳトランジスタＰ４、Ｐ１１はオフする。
また、ＰＭＯＳトランジスタＰ２も出力端子ＹのＨの信
号によりオフする。このとき、ＰＭＯＳトランジスタＰ
１のバックゲートの電位は、ソース電位Ｖccから、ソー
スとバックゲートとの間に寄生的に発生しているｐｎ接
合ダイオードによるビルトイン電位Ｖｆ分だけ低下した
（Ｖcc−Ｖｆ）となる。そして、ＰＭＯＳトランジスタ
Ｐ８がオンすることにより、この電位（Ｖcc−Ｖｆ）が
ＮＡＮＤゲートを構成するＰＭＯＳトランジスタＴＰ１
とＴＰ２の共通ソースノードに伝達される。また、ＥＮ
がＬであるからＰＭＯＳトランジスタＴＰ１もオンし、
上記電位（Ｖcc−Ｖｆ）はＰＭＯＳトランジスタＰ１の
ゲートノードに伝達される。ここで、Ｖtp(P1)＞−Ｖｆ
の場合、ＰＭＯＳトランジスタＰ１には電流が流れる
が、Ｖtp(P1)を−Ｖｆ＞Ｖtp(P1)となるように設定する
ことにより、この電流を十分に小さくすることができ、
出力端子Ｙは高インピーダンス状態とみなすことができ
る。
き、ＥＮはＬであり、ＮＭＯＳトランジスタＮ２はオフ
し、ＰＭＯＳトランジスタＰ９、Ｐ８は共にオンする。
そして、出力端子ＹのＨの信号はＰＭＯＳトランジスタ
Ｐ９を介してＰＭＯＳトランジスタＰ４、Ｐ１１の共通
ゲートノードに伝達され、その電位はＶccとなる。従っ
て、両ＰＭＯＳトランジスタＰ４、Ｐ１１はオフする。
また、ＰＭＯＳトランジスタＰ２も出力端子ＹのＨの信
号によりオフする。このとき、ＰＭＯＳトランジスタＰ
１のバックゲートの電位は、ソース電位Ｖccから、ソー
スとバックゲートとの間に寄生的に発生しているｐｎ接
合ダイオードによるビルトイン電位Ｖｆ分だけ低下した
（Ｖcc−Ｖｆ）となる。そして、ＰＭＯＳトランジスタ
Ｐ８がオンすることにより、この電位（Ｖcc−Ｖｆ）が
ＮＡＮＤゲートを構成するＰＭＯＳトランジスタＴＰ１
とＴＰ２の共通ソースノードに伝達される。また、ＥＮ
がＬであるからＰＭＯＳトランジスタＴＰ１もオンし、
上記電位（Ｖcc−Ｖｆ）はＰＭＯＳトランジスタＰ１の
ゲートノードに伝達される。ここで、Ｖtp(P1)＞−Ｖｆ
の場合、ＰＭＯＳトランジスタＰ１には電流が流れる
が、Ｖtp(P1)を−Ｖｆ＞Ｖtp(P1)となるように設定する
ことにより、この電流を十分に小さくすることができ、
出力端子Ｙは高インピーダンス状態とみなすことができ
る。
【００２３】第３の状態、すなわち出力端子ＹがＶccよ
りも高いレベルＶｙにされるとき、従来では電源間に大
きな値の電流が流れていた。出力端子ＹにはＶccよりも
高いレベルが印加されているので、Ｖｙ＞Ｖcc＋｜Ｖtp
(P6)｜の場合、ＰＭＯＳトランジスタＰ６がオンするの
で、ＰＭＯＳトランジスタのバックゲートＮwellの電位
は出力端子Ｙと同じになる。このバックゲートＮwellの
電位は、ＰＭＯＳトランジスタＰ８を介してＰＭＯＳト
ランジスタＰ４のドレインのノードに伝達され、さらに
前記同様にＰＭＯＳトランジスタＴＰ１を介してＰＭＯ
ＳトランジスタＰ１のゲートノードに伝達される。ま
た、ＥＮはＬなので、ＮＭＯＳトランジスタＮ２はオフ
し、ＰＭＯＳトランジスタＰ９、Ｐ８は共にオンする。
出力端子Ｙの電位はＰＭＯＳトランジスタＰ９を介して
ＰＭＯＳトランジスタＰ１１、Ｐ４の共通ゲートノード
に伝達される。従って、ＰＭＯＳトランジスタＰ１、Ｐ
２、Ｐ１１、Ｐ４のゲート、ソース間電圧は零となり、
それぞれオフする。従って、この場合も出力端子Ｙは高
インピーダンス状態に保たれる。
りも高いレベルＶｙにされるとき、従来では電源間に大
きな値の電流が流れていた。出力端子ＹにはＶccよりも
高いレベルが印加されているので、Ｖｙ＞Ｖcc＋｜Ｖtp
(P6)｜の場合、ＰＭＯＳトランジスタＰ６がオンするの
で、ＰＭＯＳトランジスタのバックゲートＮwellの電位
は出力端子Ｙと同じになる。このバックゲートＮwellの
電位は、ＰＭＯＳトランジスタＰ８を介してＰＭＯＳト
ランジスタＰ４のドレインのノードに伝達され、さらに
前記同様にＰＭＯＳトランジスタＴＰ１を介してＰＭＯ
ＳトランジスタＰ１のゲートノードに伝達される。ま
た、ＥＮはＬなので、ＮＭＯＳトランジスタＮ２はオフ
し、ＰＭＯＳトランジスタＰ９、Ｐ８は共にオンする。
出力端子Ｙの電位はＰＭＯＳトランジスタＰ９を介して
ＰＭＯＳトランジスタＰ１１、Ｐ４の共通ゲートノード
に伝達される。従って、ＰＭＯＳトランジスタＰ１、Ｐ
２、Ｐ１１、Ｐ４のゲート、ソース間電圧は零となり、
それぞれオフする。従って、この場合も出力端子Ｙは高
インピーダンス状態に保たれる。
【００２４】このように上記実施例の出力回路は、イネ
ーブル状態のときに出力端子Ｙは接地電位から電源電位
Ｖccまでフルスイングでき、ディセーブル状態のとき
は、たとえ出力端子Ｙが電源電位Ｖccよりも高い電位に
されても、出力端子Ｙから電源電位ノードに電流は流れ
込まなくなり、出力端子Ｙが電源電位Ｖcc以下の場合も
電源電位ノードから出力端子Ｙに電流は流れ出なくな
る。すなわち、高インピーダンス状態を維持することが
できる。
ーブル状態のときに出力端子Ｙは接地電位から電源電位
Ｖccまでフルスイングでき、ディセーブル状態のとき
は、たとえ出力端子Ｙが電源電位Ｖccよりも高い電位に
されても、出力端子Ｙから電源電位ノードに電流は流れ
込まなくなり、出力端子Ｙが電源電位Ｖcc以下の場合も
電源電位ノードから出力端子Ｙに電流は流れ出なくな
る。すなわち、高インピーダンス状態を維持することが
できる。
【００２５】次にこの発明の第２の実施例を図３を用い
て説明する。上記図１の実施例回路において、イネーブ
ル信号／ＥＮがＬからＨに変化する際の状況として、回
路がイネーブル状態で出力信号ＹがＨにある状態から、
回路がディセーブル状態で出力信号ＹがＨの状態に変化
した場合について考えてみる。回路がイネーブル状態で
出力信号ＹがＨなので、ＰＭＯＳトランジスタＰ１のゲ
ートノードはＬになっている。回路がイネーブル状態か
らディセーブル状態に変化した場合、ＰＭＯＳトランジ
スタＰ１をオフさせるためにそのゲートノードをＨにす
る必要がある。ところが、ディセーブル状態で出力信号
ＹがＨにされているため、ＮＭＯＳトランジスタＮ２が
オフした直後に、ＰＭＯＳトランジスタＰ１１とＰ４の
供給ゲートノードはＰＭＯＳトランジスタＰ９を介して
Ｈにプルアップされる。すなわち、ＰＭＯＳトランジス
タＰ１１とＰ４は急速にオフする。従って、ＰＭＯＳト
ランジスタＰ１のゲートノードは、ＰＭＯＳトランジス
タＰ８とＴＰ１を経由して前記のように（Ｖcc−Ｖｆ）
の電位までプルアップされる。この電位は前記のように
ＰＭＯＳトランジスタＰ１のバックゲートとソースとの
間に寄生的に発生するｐｎ接合ダイオードに電流が流れ
ることによって形成される。しかし、この電流は、Ｖcc
の電源電位ノードをエミッタ、バックゲートＮwellをベ
ース、前記Ｐ型基板をコレクタとする寄生バイポーラト
ランジスタのベース電流に相当し、Ｐ型基板にエミッタ
・コレクタ電流が流れるので、ラッチアップを引き起こ
すトリガ電流になる可能性がある。
て説明する。上記図１の実施例回路において、イネーブ
ル信号／ＥＮがＬからＨに変化する際の状況として、回
路がイネーブル状態で出力信号ＹがＨにある状態から、
回路がディセーブル状態で出力信号ＹがＨの状態に変化
した場合について考えてみる。回路がイネーブル状態で
出力信号ＹがＨなので、ＰＭＯＳトランジスタＰ１のゲ
ートノードはＬになっている。回路がイネーブル状態か
らディセーブル状態に変化した場合、ＰＭＯＳトランジ
スタＰ１をオフさせるためにそのゲートノードをＨにす
る必要がある。ところが、ディセーブル状態で出力信号
ＹがＨにされているため、ＮＭＯＳトランジスタＮ２が
オフした直後に、ＰＭＯＳトランジスタＰ１１とＰ４の
供給ゲートノードはＰＭＯＳトランジスタＰ９を介して
Ｈにプルアップされる。すなわち、ＰＭＯＳトランジス
タＰ１１とＰ４は急速にオフする。従って、ＰＭＯＳト
ランジスタＰ１のゲートノードは、ＰＭＯＳトランジス
タＰ８とＴＰ１を経由して前記のように（Ｖcc−Ｖｆ）
の電位までプルアップされる。この電位は前記のように
ＰＭＯＳトランジスタＰ１のバックゲートとソースとの
間に寄生的に発生するｐｎ接合ダイオードに電流が流れ
ることによって形成される。しかし、この電流は、Ｖcc
の電源電位ノードをエミッタ、バックゲートＮwellをベ
ース、前記Ｐ型基板をコレクタとする寄生バイポーラト
ランジスタのベース電流に相当し、Ｐ型基板にエミッタ
・コレクタ電流が流れるので、ラッチアップを引き起こ
すトリガ電流になる可能性がある。
【００２６】そこで、この第２の実施例回路では、この
ようなラッチアップが起こらないようにしたものであ
る。図３に示す第２の実施例回路が図１のものと異なっ
ている点は、前記インバータＩＮＶ１の出力を反転する
インバータＩＮＶ２と、このインバータＩＮＶ２の出力
及びイネーブル信号／ＥＮが供給されるＮＡＮＤゲート
ＮＡＮＤ１からなる信号遅延回路を設け、前記インバー
タＩＮＶ１の出力に替えて、この信号遅延回路の出力を
前記ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタ
Ｎ２の共通ゲートノード及び前記ＰＭＯＳトランジスタ
Ｐ８のゲートに供給するようにしたものである。
ようなラッチアップが起こらないようにしたものであ
る。図３に示す第２の実施例回路が図１のものと異なっ
ている点は、前記インバータＩＮＶ１の出力を反転する
インバータＩＮＶ２と、このインバータＩＮＶ２の出力
及びイネーブル信号／ＥＮが供給されるＮＡＮＤゲート
ＮＡＮＤ１からなる信号遅延回路を設け、前記インバー
タＩＮＶ１の出力に替えて、この信号遅延回路の出力を
前記ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタ
Ｎ２の共通ゲートノード及び前記ＰＭＯＳトランジスタ
Ｐ８のゲートに供給するようにしたものである。
【００２７】このような構成の出力回路において、イネ
ーブル信号／ＥＮがＬからＨに変化した場合、まず、イ
ンバータＩＮＶ１の出力ＥＮがＨからＬに変化し、ＮＭ
ＯＳトランジスタＴＮ１がオフし、ＰＯＳトランジスタ
ＴＰ１がオンする。インバータＩＮＶ２及びＮＡＮＤゲ
ートＮＡＮＤ１にはゲート遅延時間が存在するため、こ
の時点でＮＡＮＤゲートＮＡＮＤ１の出力ＥＮ′はまだ
Ｈであり、ＰＭＯＳトランジスタＰ１１とＰ４はオンし
ている。さらにＰＭＯＳトランジスタＰ８はオフしてい
る。そして、上記ゲート遅延時間を、ＰＭＯＳトランジ
スタＰ４による電流パスでＰＭＯＳトランジスタＰ１の
ゲートノードの電位がＬからＨにプルアップされる時間
に設定すれば、前記のような寄生ダイオードによる電流
は流れない。そして、上記ゲート遅延時間の後にＰＭＯ
ＳトランジスタＰ９及びＰ８がオンし、ＮＭＯＳトラン
ジスタＮ２はオフする。
ーブル信号／ＥＮがＬからＨに変化した場合、まず、イ
ンバータＩＮＶ１の出力ＥＮがＨからＬに変化し、ＮＭ
ＯＳトランジスタＴＮ１がオフし、ＰＯＳトランジスタ
ＴＰ１がオンする。インバータＩＮＶ２及びＮＡＮＤゲ
ートＮＡＮＤ１にはゲート遅延時間が存在するため、こ
の時点でＮＡＮＤゲートＮＡＮＤ１の出力ＥＮ′はまだ
Ｈであり、ＰＭＯＳトランジスタＰ１１とＰ４はオンし
ている。さらにＰＭＯＳトランジスタＰ８はオフしてい
る。そして、上記ゲート遅延時間を、ＰＭＯＳトランジ
スタＰ４による電流パスでＰＭＯＳトランジスタＰ１の
ゲートノードの電位がＬからＨにプルアップされる時間
に設定すれば、前記のような寄生ダイオードによる電流
は流れない。そして、上記ゲート遅延時間の後にＰＭＯ
ＳトランジスタＰ９及びＰ８がオンし、ＮＭＯＳトラン
ジスタＮ２はオフする。
【００２８】逆に、イネーブル信号／ＥＮがＨからＬに
変化した場合、まず、インバータＩＮＶ１の出力ＥＮが
ＬからＨに変化し、ＮＭＯＳトランジスタＴＮ１がオン
し、ＰＯＳトランジスタＴＰ１がオフする。ＮＡＮＤゲ
ートＮＡＮＤ１にはイネーブル信号／ＥＮが入力されて
いるので、信号ＥＮとほぼ同時に信号ＥＮ′はＬからＨ
に変化する。従って、ＮＭＯＳトランジスタＮ２がオン
し、ＰＭＯＳトランジスタＰ９とＰ８はオフする。これ
により、ＰＭＯＳトランジスタＰ１１とＰ４がオンし、
ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯＳトラ
ンジスタＴＮ１とＴＮ２からなるＮＡＮＤゲートは動作
可能状態となり、入力信号／ＩＮを受入れ可能な状態に
なる。
変化した場合、まず、インバータＩＮＶ１の出力ＥＮが
ＬからＨに変化し、ＮＭＯＳトランジスタＴＮ１がオン
し、ＰＯＳトランジスタＴＰ１がオフする。ＮＡＮＤゲ
ートＮＡＮＤ１にはイネーブル信号／ＥＮが入力されて
いるので、信号ＥＮとほぼ同時に信号ＥＮ′はＬからＨ
に変化する。従って、ＮＭＯＳトランジスタＮ２がオン
し、ＰＭＯＳトランジスタＰ９とＰ８はオフする。これ
により、ＰＭＯＳトランジスタＰ１１とＰ４がオンし、
ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯＳトラ
ンジスタＴＮ１とＴＮ２からなるＮＡＮＤゲートは動作
可能状態となり、入力信号／ＩＮを受入れ可能な状態に
なる。
【００２９】図４はこの発明の第３の実施例による出力
回路の構成を示すものであり、図３の第２の実施例回路
の場合と同様にラッチアップが起こらないようにしたも
のである。この図４に示す第３の実施例回路が図３のも
のと異なっている点は、前記インバータＩＮＶ２とＮＡ
ＮＤゲートＮＡＮＤ１からなる信号遅延回路に替えて、
直列接続された２個のインバータＩＮＶ２、ＩＮＶ３で
前記信号遅延回路を構成するようにしたものである。す
なわち、インバータＩＮＶ２は前記インバータＩＮＶ１
の出力ＥＮを反転し、インバータＩＮＶ３はインバータ
ＩＮＶ２の出力を反転して前記信号ＥＮ′を得る。
回路の構成を示すものであり、図３の第２の実施例回路
の場合と同様にラッチアップが起こらないようにしたも
のである。この図４に示す第３の実施例回路が図３のも
のと異なっている点は、前記インバータＩＮＶ２とＮＡ
ＮＤゲートＮＡＮＤ１からなる信号遅延回路に替えて、
直列接続された２個のインバータＩＮＶ２、ＩＮＶ３で
前記信号遅延回路を構成するようにしたものである。す
なわち、インバータＩＮＶ２は前記インバータＩＮＶ１
の出力ＥＮを反転し、インバータＩＮＶ３はインバータ
ＩＮＶ２の出力を反転して前記信号ＥＮ′を得る。
【００３０】このように構成された出力回路において、
イネーブル信号／ＥＮがＬからＨに変化する場合の動作
は図３の実施例の場合と同様である。一方、イネーブル
信号／ＥＮがＨからＬに変化した場合、信号ＥＮ′は信
号ＥＮに対し、インバータＩＮＶ２、ＩＮＶ３の信号伝
搬遅延時間分だけ遅れてＬからＨに変化する。従って、
ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯＳトラ
ンジスタＴＮ１とＴＮ２からなるＮＡＮＤゲートは、図
３の実施例の場合とは異なり、インバータ２個分の信号
伝搬遅延時間分だけ遅れて動作可能状態になり、入力信
号／ＩＮを受入れ可能な状態になる。
イネーブル信号／ＥＮがＬからＨに変化する場合の動作
は図３の実施例の場合と同様である。一方、イネーブル
信号／ＥＮがＨからＬに変化した場合、信号ＥＮ′は信
号ＥＮに対し、インバータＩＮＶ２、ＩＮＶ３の信号伝
搬遅延時間分だけ遅れてＬからＨに変化する。従って、
ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯＳトラ
ンジスタＴＮ１とＴＮ２からなるＮＡＮＤゲートは、図
３の実施例の場合とは異なり、インバータ２個分の信号
伝搬遅延時間分だけ遅れて動作可能状態になり、入力信
号／ＩＮを受入れ可能な状態になる。
【００３１】ところで、上記各実施例では、ＰＭＯＳト
ランジスタＰ１のバックゲートの電位をそのゲートに供
給するためのスイッチ制御を行うＰＭＯＳトランジスタ
Ｐ８の一端をＰＭＯＳトランジスタＰ４のドレインに接
続している。しかし、これは図５の第４の実施例回路に
示すように、ＰＭＯＳトランジスタＰ１のゲートに直接
に接続するようにしてもよい。しかし、このような接続
とした場合、イネーブル信号／ＥＮがＨからＬに変化
し、かつ入力信号／ＩＮがＨの場合、ＰＭＯＳトランジ
スタＰ１のゲートノードがＬにプルダウンされるが、Ｐ
ＭＯＳトランジスタＰ８がオフする動作が遅いと、この
ＰＭＯＳトランジスタＰ８を経由して電源電位ノードか
ら接地電位ノードに一時的に貫通電流が流れる可能性が
ある。なお、この実施例回路では信号遅延回路がインバ
ータＩＮＶ２とＮＡＮＤゲートＮＡＮＤ１からなる場合
を示したが、これは図４に示すように２個のインバータ
ＩＮＶ２、ＩＮＶ３で構成することもできる。
ランジスタＰ１のバックゲートの電位をそのゲートに供
給するためのスイッチ制御を行うＰＭＯＳトランジスタ
Ｐ８の一端をＰＭＯＳトランジスタＰ４のドレインに接
続している。しかし、これは図５の第４の実施例回路に
示すように、ＰＭＯＳトランジスタＰ１のゲートに直接
に接続するようにしてもよい。しかし、このような接続
とした場合、イネーブル信号／ＥＮがＨからＬに変化
し、かつ入力信号／ＩＮがＨの場合、ＰＭＯＳトランジ
スタＰ１のゲートノードがＬにプルダウンされるが、Ｐ
ＭＯＳトランジスタＰ８がオフする動作が遅いと、この
ＰＭＯＳトランジスタＰ８を経由して電源電位ノードか
ら接地電位ノードに一時的に貫通電流が流れる可能性が
ある。なお、この実施例回路では信号遅延回路がインバ
ータＩＮＶ２とＮＡＮＤゲートＮＡＮＤ１からなる場合
を示したが、これは図４に示すように２個のインバータ
ＩＮＶ２、ＩＮＶ３で構成することもできる。
【００３２】次にこの発明の第５の実施例を図６を用い
て説明する。上記図３の実施例回路において、イネーブ
ル信号／ＥＮがＨにされているディセーブル状態のとき
に出力端子Ｙの電位Ｖｙが、Ｖcc−｜Ｖtp(P2)｜＜Ｖｙ
＜Ｖccの場合、ＰＭＯＳトランジスタＰ２はオフしてい
るので、ＰＭＯＳトランジスタのバックゲートＮwellは
前記のように寄生ｐｎ接合ダイオードによって少なくと
も（Ｖcc−Ｖｆ）にプルアップされている。また、ＰＭ
ＯＳトランジスタＰ８とＴＰ１がオンしているので、Ｐ
ＭＯＳトランジスタＰ１のゲートも同電位になる。そし
て、−Ｖｆ＜Ｖtp(P1)の場合にはＰＭＯＳトランジスタ
Ｐ１はオンし、ドレイン、ソース間に電流が流れる可能
性がある。さらに、ディセーブル状態のときに出力端子
Ｙの電位Ｖｙが、Ｖcc＜Ｖｙ＜Ｖcc＋｜Ｖtp(P6)｜の場
合、ＰＭＯＳトランジスタＰ６はオフしているので、Ｐ
ＭＯＳトランジスタのバックゲートＮwellは前記のよう
に寄生ｐｎ接合ダイオードによって少なくとも（Ｖｙ−
Ｖｆ）にプルアップされている。また、ＰＭＯＳトラン
ジスタＰ８とＴＰ１がオンしているので、ＰＭＯＳトラ
ンジスタＰ１のゲートも同電位になる。そして、−Ｖｆ
＜Ｖtp(P1)の場合にはＰＭＯＳトランジスタＰ１はオン
し、ドレイン、ソース間に電流が流れる可能性がある。
て説明する。上記図３の実施例回路において、イネーブ
ル信号／ＥＮがＨにされているディセーブル状態のとき
に出力端子Ｙの電位Ｖｙが、Ｖcc−｜Ｖtp(P2)｜＜Ｖｙ
＜Ｖccの場合、ＰＭＯＳトランジスタＰ２はオフしてい
るので、ＰＭＯＳトランジスタのバックゲートＮwellは
前記のように寄生ｐｎ接合ダイオードによって少なくと
も（Ｖcc−Ｖｆ）にプルアップされている。また、ＰＭ
ＯＳトランジスタＰ８とＴＰ１がオンしているので、Ｐ
ＭＯＳトランジスタＰ１のゲートも同電位になる。そし
て、−Ｖｆ＜Ｖtp(P1)の場合にはＰＭＯＳトランジスタ
Ｐ１はオンし、ドレイン、ソース間に電流が流れる可能
性がある。さらに、ディセーブル状態のときに出力端子
Ｙの電位Ｖｙが、Ｖcc＜Ｖｙ＜Ｖcc＋｜Ｖtp(P6)｜の場
合、ＰＭＯＳトランジスタＰ６はオフしているので、Ｐ
ＭＯＳトランジスタのバックゲートＮwellは前記のよう
に寄生ｐｎ接合ダイオードによって少なくとも（Ｖｙ−
Ｖｆ）にプルアップされている。また、ＰＭＯＳトラン
ジスタＰ８とＴＰ１がオンしているので、ＰＭＯＳトラ
ンジスタＰ１のゲートも同電位になる。そして、−Ｖｆ
＜Ｖtp(P1)の場合にはＰＭＯＳトランジスタＰ１はオン
し、ドレイン、ソース間に電流が流れる可能性がある。
【００３３】そこで、この図６の実施例回路では、出力
端子Ｙの電位によってＰＭＯＳトランジスタＰ１を経由
して流れる上記の電流が十分に小さくなるようにしたも
のである。図６に示す実施例回路が図３のものと異なっ
ている点は、新たに２個のＰＭＯＳトランジスタＬＰ３
とＬＰ７が追加されていることである。上記一方のＰＭ
ＯＳトランジスタＬＰ３のしきい値Ｖtp(LP3) は前記Ｖ
tp(P1)とＶtp(P1)≦Ｖtp(LP3) なる関係を有しており、
ソースは電源電位ノードに接続され、ドレイン、ゲート
及びバックゲートは前記バックゲートＮwellに接続され
ている。上記他方のＰＭＯＳトランジスタＬＰ７のしき
い値Ｖtp(LP7) は前記Ｖtp(P1)とＶtp(P1)≦Ｖtp(LP7)
なる関係を有しており、ソースは出力端子Ｙに接続さ
れ、ドレイン及びゲートはＰＭＯＳトランジスタＰ４の
ドレインに接続され、バックゲートはバックゲートＮwe
llに接続されている。
端子Ｙの電位によってＰＭＯＳトランジスタＰ１を経由
して流れる上記の電流が十分に小さくなるようにしたも
のである。図６に示す実施例回路が図３のものと異なっ
ている点は、新たに２個のＰＭＯＳトランジスタＬＰ３
とＬＰ７が追加されていることである。上記一方のＰＭ
ＯＳトランジスタＬＰ３のしきい値Ｖtp(LP3) は前記Ｖ
tp(P1)とＶtp(P1)≦Ｖtp(LP3) なる関係を有しており、
ソースは電源電位ノードに接続され、ドレイン、ゲート
及びバックゲートは前記バックゲートＮwellに接続され
ている。上記他方のＰＭＯＳトランジスタＬＰ７のしき
い値Ｖtp(LP7) は前記Ｖtp(P1)とＶtp(P1)≦Ｖtp(LP7)
なる関係を有しており、ソースは出力端子Ｙに接続さ
れ、ドレイン及びゲートはＰＭＯＳトランジスタＰ４の
ドレインに接続され、バックゲートはバックゲートＮwe
llに接続されている。
【００３４】このような構成において、イネーブル信号
／ＥＮがＨにされているディセーブル状態のときに出力
端子Ｙの電位Ｖｙが、Ｖcc−｜Ｖtp(P2)｜＜Ｖｙ＜Ｖcc
の場合、ＰＭＯＳトランジスタのバックゲートＮwellは
（Ｖcc−Ｖｆ）にプルアップされようとする。この場
合、Ｖtp(P1)≦Ｖtp(LP3) なる関係があるため、バック
ゲートＮwellの電位Ｖ（Ｎwell）は、Ｖcc−｜Ｖtp(LP
3) ｜≦Ｖ（Ｎwell）＜Ｖccにすることができる。ま
た、ＰＭＯＳトランジスタＰ８とＴＰ１がオンしている
ので、ＰＭＯＳトランジスタＰ１のゲートノードもこれ
と同電位になる。従って、ＰＭＯＳトランジスタＰ１の
ゲート、ソース間電圧Ｖgs(P1)はＶtp(LP3) と同じにな
り、ＰＭＯＳトランジスタＰ１は常にサブスレッショル
ド領域で動作し、前記のような電流は大幅に削減され
る。
／ＥＮがＨにされているディセーブル状態のときに出力
端子Ｙの電位Ｖｙが、Ｖcc−｜Ｖtp(P2)｜＜Ｖｙ＜Ｖcc
の場合、ＰＭＯＳトランジスタのバックゲートＮwellは
（Ｖcc−Ｖｆ）にプルアップされようとする。この場
合、Ｖtp(P1)≦Ｖtp(LP3) なる関係があるため、バック
ゲートＮwellの電位Ｖ（Ｎwell）は、Ｖcc−｜Ｖtp(LP
3) ｜≦Ｖ（Ｎwell）＜Ｖccにすることができる。ま
た、ＰＭＯＳトランジスタＰ８とＴＰ１がオンしている
ので、ＰＭＯＳトランジスタＰ１のゲートノードもこれ
と同電位になる。従って、ＰＭＯＳトランジスタＰ１の
ゲート、ソース間電圧Ｖgs(P1)はＶtp(LP3) と同じにな
り、ＰＭＯＳトランジスタＰ１は常にサブスレッショル
ド領域で動作し、前記のような電流は大幅に削減され
る。
【００３５】一方、ディセーブル状態のときに出力端子
Ｙの電位Ｖｙが、Ｖcc＜Ｖｙ＜Ｖcc＋｜Ｖtp(P6)｜の場
合、ＰＭＯＳトランジスタのバックゲートＮwellは少な
くとも（Ｖｙ−Ｖｆ）にプルアップされようとする。こ
の場合、Ｖtp(P1)≦Ｖtp(LP7) なる関係があるため、バ
ックゲートＮwellの電位Ｖ（Ｎwell）は、Ｖｙ−｜Ｖtp
(LP7) ｜≦Ｖ（Ｎwell）＜Ｖｙにすることができる。ま
た、ＰＭＯＳトランジスタＰ８とＴＰ１がオンしている
ので、ＰＭＯＳトランジスタＰ１のゲートノードもこれ
と同電位になる。従って、ＰＭＯＳトランジスタＰ１の
ゲート、ソース間電圧Ｖgs(P1)はＶtp(LP7) と同じにな
り、ＰＭＯＳトランジスタＰ１は常にサブスレッショル
ド領域で動作し、前記のような電流は大幅に削減され
る。また、上記両ＰＭＯＳトランジスタＬＰ３、ＬＰ７
は同一のしきい値を持つＰＭＯＳトランジスタとして形
成することが可能である。また、図６では、ＰＭＯＳト
ランジスタＰ７の一端をＰＭＯＳトランジスタＰ４のド
レインに接続する場合について説明したが、これはバッ
クゲートＮwellに接続しても同じことがいえる。
Ｙの電位Ｖｙが、Ｖcc＜Ｖｙ＜Ｖcc＋｜Ｖtp(P6)｜の場
合、ＰＭＯＳトランジスタのバックゲートＮwellは少な
くとも（Ｖｙ−Ｖｆ）にプルアップされようとする。こ
の場合、Ｖtp(P1)≦Ｖtp(LP7) なる関係があるため、バ
ックゲートＮwellの電位Ｖ（Ｎwell）は、Ｖｙ−｜Ｖtp
(LP7) ｜≦Ｖ（Ｎwell）＜Ｖｙにすることができる。ま
た、ＰＭＯＳトランジスタＰ８とＴＰ１がオンしている
ので、ＰＭＯＳトランジスタＰ１のゲートノードもこれ
と同電位になる。従って、ＰＭＯＳトランジスタＰ１の
ゲート、ソース間電圧Ｖgs(P1)はＶtp(LP7) と同じにな
り、ＰＭＯＳトランジスタＰ１は常にサブスレッショル
ド領域で動作し、前記のような電流は大幅に削減され
る。また、上記両ＰＭＯＳトランジスタＬＰ３、ＬＰ７
は同一のしきい値を持つＰＭＯＳトランジスタとして形
成することが可能である。また、図６では、ＰＭＯＳト
ランジスタＰ７の一端をＰＭＯＳトランジスタＰ４のド
レインに接続する場合について説明したが、これはバッ
クゲートＮwellに接続しても同じことがいえる。
【００３６】図７及び図８はそれぞれこの発明の第６、
第７の各実施例よる回路構成を示している。上記図６の
実施例回路中のＰＭＯＳトランジスタＬＰ３はＰＭＯＳ
トランジスタＰ１のゲートノードの電位を設定するもの
であるから、その接続位置はバックゲートとゲートとの
間の経路の途中であればどこであってもよい。そこで、
図７の実施例回路ではこのＰＭＯＳトランジスタＬＰ３
のドレイン、ゲート及びバックゲートをＰＭＯＳトラン
ジスタＰ４のドレインに接続するようにしたものであ
る。また、図８の実施例回路ではこのＰＭＯＳトランジ
スタＬＰ３のドレイン及びバックゲートをＰＭＯＳトラ
ンジスタＰ４のバックゲートに直接に接続するようにし
たものである。なお、この場合、ゲートはＰＭＯＳトラ
ンジスタＰ１のゲートに接続されている。また、上記両
ＰＭＯＳトランジスタＬＰ３、ＬＰ７と同じものを図
４、図５の各実施例回路に設けるように構成してもよ
い。
第７の各実施例よる回路構成を示している。上記図６の
実施例回路中のＰＭＯＳトランジスタＬＰ３はＰＭＯＳ
トランジスタＰ１のゲートノードの電位を設定するもの
であるから、その接続位置はバックゲートとゲートとの
間の経路の途中であればどこであってもよい。そこで、
図７の実施例回路ではこのＰＭＯＳトランジスタＬＰ３
のドレイン、ゲート及びバックゲートをＰＭＯＳトラン
ジスタＰ４のドレインに接続するようにしたものであ
る。また、図８の実施例回路ではこのＰＭＯＳトランジ
スタＬＰ３のドレイン及びバックゲートをＰＭＯＳトラ
ンジスタＰ４のバックゲートに直接に接続するようにし
たものである。なお、この場合、ゲートはＰＭＯＳトラ
ンジスタＰ１のゲートに接続されている。また、上記両
ＰＭＯＳトランジスタＬＰ３、ＬＰ７と同じものを図
４、図５の各実施例回路に設けるように構成してもよ
い。
【００３７】また、上記出力端子Ｙにおける電位Ｖｙが
Ｖccよりも高いもしくは低い場合に、上記のような電流
がより流れないようにするためには、すなわち、上記の
ような状況が生じるＶｙの範囲を狭くするためには次の
ようにすればよい。すなわち、Ｖcc−｜Ｖtp(P2)｜＜Ｖ
ｙ＜Ｖcc及びＶcc＜Ｖｙ＜Ｖcc＋｜Ｖtp(P6)｜の区間の
ときにＰＭＯＳトランジスタＰ１に電流が流れる可能性
があり、この区間を小さくするにはＰＭＯＳトランジス
タＰ２とＰ６のしきい値Ｖtpを大きくする、すなわちＰ
ＭＯＳトランジスタＬＰ３やＬＰ７と同様に、Ｖtp(P1)
＜Ｖtp(P2)、Ｖtp(P1)＜Ｖtp(P6)とすればよい。
Ｖccよりも高いもしくは低い場合に、上記のような電流
がより流れないようにするためには、すなわち、上記の
ような状況が生じるＶｙの範囲を狭くするためには次の
ようにすればよい。すなわち、Ｖcc−｜Ｖtp(P2)｜＜Ｖ
ｙ＜Ｖcc及びＶcc＜Ｖｙ＜Ｖcc＋｜Ｖtp(P6)｜の区間の
ときにＰＭＯＳトランジスタＰ１に電流が流れる可能性
があり、この区間を小さくするにはＰＭＯＳトランジス
タＰ２とＰ６のしきい値Ｖtpを大きくする、すなわちＰ
ＭＯＳトランジスタＬＰ３やＬＰ７と同様に、Ｖtp(P1)
＜Ｖtp(P2)、Ｖtp(P1)＜Ｖtp(P6)とすればよい。
【００３８】図９はこの発明の第８の実施例による回路
構成を示している。この実施例の出力回路では、前記図
６中のＰＭＯＳトランジスタＬＰ７を設ける代わりに、
２個のＰＭＯＳトランジスタＬＰ１２、Ｐ１２を設ける
ようにしたものである。ここで、一方のＰＭＯＳトラン
ジスタＬＰ１２のソースは前記出力端子Ｙに接続され、
ゲート及びドレインは上記他方のＰＭＯＳトランジスタ
Ｐ１２のソースに接続されている。また、ＰＭＯＳトラ
ンジスタＰ１２のドレインはＰＭＯＳトランジスタＰ１
のゲートに接続され、ゲートには前記信号ＥＮが供給さ
れる。このような出力回路では、イネーブル信号／ＥＮ
がＨにされているディセーブル状態のときに上記信号Ｅ
Ｎによって上記ＰＭＯＳトランジスタＰ１２がオン状態
にされ、ＰＭＯＳトランジスタＬＰ１２を介して出力端
子Ｙの電位がＰＭＯＳトランジスタＰ１のゲートに供給
される。なお、この実施例において、ＰＭＯＳトランジ
スタＬＰ１２とＰＭＯＳトランジスタＰ１２の直列接続
の順番を入れ替えても同様の効果を得ることができる。
構成を示している。この実施例の出力回路では、前記図
６中のＰＭＯＳトランジスタＬＰ７を設ける代わりに、
２個のＰＭＯＳトランジスタＬＰ１２、Ｐ１２を設ける
ようにしたものである。ここで、一方のＰＭＯＳトラン
ジスタＬＰ１２のソースは前記出力端子Ｙに接続され、
ゲート及びドレインは上記他方のＰＭＯＳトランジスタ
Ｐ１２のソースに接続されている。また、ＰＭＯＳトラ
ンジスタＰ１２のドレインはＰＭＯＳトランジスタＰ１
のゲートに接続され、ゲートには前記信号ＥＮが供給さ
れる。このような出力回路では、イネーブル信号／ＥＮ
がＨにされているディセーブル状態のときに上記信号Ｅ
Ｎによって上記ＰＭＯＳトランジスタＰ１２がオン状態
にされ、ＰＭＯＳトランジスタＬＰ１２を介して出力端
子Ｙの電位がＰＭＯＳトランジスタＰ１のゲートに供給
される。なお、この実施例において、ＰＭＯＳトランジ
スタＬＰ１２とＰＭＯＳトランジスタＰ１２の直列接続
の順番を入れ替えても同様の効果を得ることができる。
【００３９】図１０はこの発明の第９の実施例による回
路構成を示している。この実施例の出力回路では、前記
図６中の実施例回路に対し新たにＰＭＯＳトランジスタ
Ｐ５を追加するようにしたものである。このＰＭＯＳト
ランジスタＰ５のソース、ドレイン間は出力端子ＹとＰ
ＭＯＳトランジスタＰ１のゲートとの間に接続されてお
り、ゲートは電源電位ノードに接続されている。このよ
うな出力回路では、イネーブル信号／ＥＮがＨにされて
いるディセーブル状態のときに、出力端子Ｙの電位Ｖｙ
が電源電位よりも高い場合、バックゲートＮwellは出力
端子Ｙの電位Ｖｙにプルアップされる。直流的には、Ｐ
ＭＯＳトランジスタＰ５の動作はＰＭＯＳトランジスタ
Ｐ６と同じであるが、過渡的には若干異なる。すなわ
ち、電位ＶｙがＶccよりも高くなったとき、ＰＭＯＳト
ランジスタＰ６はバックゲートに直接に接続されている
ので、バックゲート電位を速くＶｙに追随させることが
できる。このことは、ＰＭＯＳトランジスタＰ１に寄生
的に発生するｐｎｐ型のバイポーラ・トランジスタのベ
ース電流とエミッタ・コレクタ間電流を減らすために効
果があり、また、ｐ型基板への電流の流れ込みを減少さ
せることができるので、ラッチアップ防止に効果があ
る。バックゲートの電位は、ＰＭＯＳトランジスタＰ８
やプリドライバ回路を経由してＰＭＯＳトランジスタＰ
１のゲートに伝達されるので、その抵抗成分がＶｙへの
追随性を劣化させる。従って、図１０の実施例回路で
は、ＰＭＯＳトランジスタＰ５をＰＭＯＳトランジスタ
Ｐ１のゲートに直接に接続し、ＰＭＯＳトランジスタＰ
６のみの場合よりも追随性を改善している。
路構成を示している。この実施例の出力回路では、前記
図６中の実施例回路に対し新たにＰＭＯＳトランジスタ
Ｐ５を追加するようにしたものである。このＰＭＯＳト
ランジスタＰ５のソース、ドレイン間は出力端子ＹとＰ
ＭＯＳトランジスタＰ１のゲートとの間に接続されてお
り、ゲートは電源電位ノードに接続されている。このよ
うな出力回路では、イネーブル信号／ＥＮがＨにされて
いるディセーブル状態のときに、出力端子Ｙの電位Ｖｙ
が電源電位よりも高い場合、バックゲートＮwellは出力
端子Ｙの電位Ｖｙにプルアップされる。直流的には、Ｐ
ＭＯＳトランジスタＰ５の動作はＰＭＯＳトランジスタ
Ｐ６と同じであるが、過渡的には若干異なる。すなわ
ち、電位ＶｙがＶccよりも高くなったとき、ＰＭＯＳト
ランジスタＰ６はバックゲートに直接に接続されている
ので、バックゲート電位を速くＶｙに追随させることが
できる。このことは、ＰＭＯＳトランジスタＰ１に寄生
的に発生するｐｎｐ型のバイポーラ・トランジスタのベ
ース電流とエミッタ・コレクタ間電流を減らすために効
果があり、また、ｐ型基板への電流の流れ込みを減少さ
せることができるので、ラッチアップ防止に効果があ
る。バックゲートの電位は、ＰＭＯＳトランジスタＰ８
やプリドライバ回路を経由してＰＭＯＳトランジスタＰ
１のゲートに伝達されるので、その抵抗成分がＶｙへの
追随性を劣化させる。従って、図１０の実施例回路で
は、ＰＭＯＳトランジスタＰ５をＰＭＯＳトランジスタ
Ｐ１のゲートに直接に接続し、ＰＭＯＳトランジスタＰ
６のみの場合よりも追随性を改善している。
【００４０】図１１のこの発明の第１０の実施例回路で
は、上記ＰＭＯＳトランジスタＰ５をＰＭＯＳトランジ
スタＰ４のドレインに接続することで、Ｐ６のみの場合
よりも追随性を改善している。図１０の実施例回路と、
この図１１の実施例回路におけるＰＭＯＳトランジスタ
Ｐ５の接続の差は、以下のような過渡的な性能差であ
る。すなわち、ＰＭＯＳトランジスタＰ５をＰＭＯＳト
ランジスタＰ１のゲートに接続した場合、ＰＭＯＳトラ
ンジスタＰ５のソース、ドレインの一方のｐ型拡散層
は、Ｐ１のゲートノードの寄生容量となり、フルスイン
グするＰ１のゲートノードの充放電時間を長くし、スイ
ッチング・スピードを遅くする一因となる。一方、ＰＭ
ＯＳトランジスタＰ５をＰＭＯＳトランジスタＰ４のド
レインに接続した場合、このノードはフルスイングしな
いので、スピード劣化の原因にはならない。以上の理由
で、直流的には同じ動作をするＰＭＯＳトランジスタＰ
５とＰ６を両方設けるようにしている。
は、上記ＰＭＯＳトランジスタＰ５をＰＭＯＳトランジ
スタＰ４のドレインに接続することで、Ｐ６のみの場合
よりも追随性を改善している。図１０の実施例回路と、
この図１１の実施例回路におけるＰＭＯＳトランジスタ
Ｐ５の接続の差は、以下のような過渡的な性能差であ
る。すなわち、ＰＭＯＳトランジスタＰ５をＰＭＯＳト
ランジスタＰ１のゲートに接続した場合、ＰＭＯＳトラ
ンジスタＰ５のソース、ドレインの一方のｐ型拡散層
は、Ｐ１のゲートノードの寄生容量となり、フルスイン
グするＰ１のゲートノードの充放電時間を長くし、スイ
ッチング・スピードを遅くする一因となる。一方、ＰＭ
ＯＳトランジスタＰ５をＰＭＯＳトランジスタＰ４のド
レインに接続した場合、このノードはフルスイングしな
いので、スピード劣化の原因にはならない。以上の理由
で、直流的には同じ動作をするＰＭＯＳトランジスタＰ
５とＰ６を両方設けるようにしている。
【００４１】図１２はこの発明の第１１の実施例による
回路構成を示している。前記図５の実施例回路ではイネ
ーブル信号／ＥＮと入力信号／ＩＮ１のＮＡＮＤ論理も
しくはＮＯＲ論理を取って出力段のＰＭＯＳトランジス
タＰ１及びＮＭＯＳトランジスタＮ１のオン／オフ制御
を行っていたが、この実施例の出力回路では入力信号信
号として／ＩＮ１と／ＩＮ２の２つの信号を入力するよ
うにしたものである。この実施例において、前記ＰＭＯ
ＳトランジスタＰ４のソースは電源電位ノードに直接接
続されず、このソースと電源電位ノードとの間には新た
に２個のＰＭＯＳトランジスタＴＰ３、ＴＰ４のソー
ス、ドレイン間が接続される。そして、上記一方のＰＭ
ＯＳトランジスタＴＰ４のゲートにはインバータＩＮＶ
１の出力である信号ＥＮが入力され、上記他方のＰＭＯ
ＳトランジスタＴＰ３のゲートには入力信号／ＩＮ２が
入力される。また、前記ＰＭＯＳトランジスタＴＰ１の
ゲートには信号ＥＮが入力され、前記ＰＭＯＳトランジ
スタＴＰ２のゲートには入力信号／ＩＮ１が入力され
る。また、前記ＮＭＯＳトランジスタＴＮ１、ＴＮ２か
らなる直列回路に対して新たに、ソース、ドレイン間が
直列接続された２個のＮＭＯＳトランジスタＴＮ３、Ｔ
Ｎ４からなる直列回路が並列に接続される。これらＮＭ
ＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３及びＴＮ４の
各ゲートには、信号／ＩＮ２、ＥＮ、／ＩＮ１、ＥＮが
それぞれ供給される。また、ＮＭＯＳトランジスタＮ１
のゲートを駆動する前記２入力のＮＯＲゲートの代わり
に、上記信号／ＥＮ、／ＩＮ１、／ＩＮ２が入力される
３入力のＮＯＲゲートＮＯＲ２が設けられる。なお、こ
の実施例回路では前記図１０、図１１と同様にＰＭＯＳ
トランジスタＰ５が設けられている。このような構成で
なる出力回路は、入力信号が２つに増えた点が異なるだ
けであり、基本的な動作は図５の実施例回路の場合と同
様である。また、他の実施例においても同様の変形が可
能であり、さらに上記実施例では３入力について示した
が、３入力以上の多入力の場合の変形も同様に施すこと
ができる。また、ＮＭＯＳトランジスタＴＮ１とＴＮ２
の接続順序もしくはＴＮ３とＴＮ４の接続順序を変える
ようにしてもよい。さらに、ＮＭＯＳトランジスタＴＮ
１とＴＮ２との直列接続点と、ＴＮ３とＴＮ４との直列
接続点とを相互に接続するようにしてもよい。
回路構成を示している。前記図５の実施例回路ではイネ
ーブル信号／ＥＮと入力信号／ＩＮ１のＮＡＮＤ論理も
しくはＮＯＲ論理を取って出力段のＰＭＯＳトランジス
タＰ１及びＮＭＯＳトランジスタＮ１のオン／オフ制御
を行っていたが、この実施例の出力回路では入力信号信
号として／ＩＮ１と／ＩＮ２の２つの信号を入力するよ
うにしたものである。この実施例において、前記ＰＭＯ
ＳトランジスタＰ４のソースは電源電位ノードに直接接
続されず、このソースと電源電位ノードとの間には新た
に２個のＰＭＯＳトランジスタＴＰ３、ＴＰ４のソー
ス、ドレイン間が接続される。そして、上記一方のＰＭ
ＯＳトランジスタＴＰ４のゲートにはインバータＩＮＶ
１の出力である信号ＥＮが入力され、上記他方のＰＭＯ
ＳトランジスタＴＰ３のゲートには入力信号／ＩＮ２が
入力される。また、前記ＰＭＯＳトランジスタＴＰ１の
ゲートには信号ＥＮが入力され、前記ＰＭＯＳトランジ
スタＴＰ２のゲートには入力信号／ＩＮ１が入力され
る。また、前記ＮＭＯＳトランジスタＴＮ１、ＴＮ２か
らなる直列回路に対して新たに、ソース、ドレイン間が
直列接続された２個のＮＭＯＳトランジスタＴＮ３、Ｔ
Ｎ４からなる直列回路が並列に接続される。これらＮＭ
ＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３及びＴＮ４の
各ゲートには、信号／ＩＮ２、ＥＮ、／ＩＮ１、ＥＮが
それぞれ供給される。また、ＮＭＯＳトランジスタＮ１
のゲートを駆動する前記２入力のＮＯＲゲートの代わり
に、上記信号／ＥＮ、／ＩＮ１、／ＩＮ２が入力される
３入力のＮＯＲゲートＮＯＲ２が設けられる。なお、こ
の実施例回路では前記図１０、図１１と同様にＰＭＯＳ
トランジスタＰ５が設けられている。このような構成で
なる出力回路は、入力信号が２つに増えた点が異なるだ
けであり、基本的な動作は図５の実施例回路の場合と同
様である。また、他の実施例においても同様の変形が可
能であり、さらに上記実施例では３入力について示した
が、３入力以上の多入力の場合の変形も同様に施すこと
ができる。また、ＮＭＯＳトランジスタＴＮ１とＴＮ２
の接続順序もしくはＴＮ３とＴＮ４の接続順序を変える
ようにしてもよい。さらに、ＮＭＯＳトランジスタＴＮ
１とＴＮ２との直列接続点と、ＴＮ３とＴＮ４との直列
接続点とを相互に接続するようにしてもよい。
【００４２】図１３はこの発明の第１２の実施例による
回路構成を示している。なお、この実施例回路におい
て、前記各実施例と対応する箇所には同じ符号を付して
その説明は省略する。この実施例による出力回路は、Ｐ
ＭＯＳトランジスタＰ１のバックゲートとゲートとの間
に前記ＰＭＯＳトランジスタＰ８のソース、ドレイン間
を直列に接続すると共に、前記ＰＭＯＳトランジスタＴ
Ｐ１、ＴＰ２及びＮＭＯＳトランジスタＴＮ１、ＴＮ２
からなるＮＡＮＤゲートＮＡＮＤ２の出力をＰＭＯＳト
ランジスタＰ１のゲートに直接に供給する代わりにＮＭ
ＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ１
５、Ｐ１６からなるスイッチ回路を介して供給するよう
にしたものである。すなわち、上記スイッチ回路内の各
ＭＯＳトランジスタのソース、ドレイン間は上記ＮＡＮ
ＤゲートＮＡＮＤ２の出力ノードとＰＭＯＳトランジス
タＰ１のゲートノードとの間に並列に接続され、ＮＭＯ
ＳトランジスタＮ３のゲートには前記ＮＡＮＤゲートＮ
ＡＮＤ１の出力ＥＮ′が、ＰＭＯＳトランジスタＰ１５
のゲートには前記ＰＭＯＳトランジスタＰ９とＮＭＯＳ
トランジスタＮ２の共通ドレインノードの電位が、ＰＭ
ＯＳトランジスタＰ１６のゲートには出力端子Ｙの電位
がそれぞれ供給される。この実施例回路において、スイ
ッチ回路内のＮＭＯＳトランジスタＮ３はイネーブル信
号／ＥＮに応じてオン／オフ制御され、ＰＭＯＳトラン
ジスタＰ１５とＰ１６はイネーブル信号／ＥＮもしくは
出力端子Ｙの電位に応じてオン／オフ制御される。
回路構成を示している。なお、この実施例回路におい
て、前記各実施例と対応する箇所には同じ符号を付して
その説明は省略する。この実施例による出力回路は、Ｐ
ＭＯＳトランジスタＰ１のバックゲートとゲートとの間
に前記ＰＭＯＳトランジスタＰ８のソース、ドレイン間
を直列に接続すると共に、前記ＰＭＯＳトランジスタＴ
Ｐ１、ＴＰ２及びＮＭＯＳトランジスタＴＮ１、ＴＮ２
からなるＮＡＮＤゲートＮＡＮＤ２の出力をＰＭＯＳト
ランジスタＰ１のゲートに直接に供給する代わりにＮＭ
ＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ１
５、Ｐ１６からなるスイッチ回路を介して供給するよう
にしたものである。すなわち、上記スイッチ回路内の各
ＭＯＳトランジスタのソース、ドレイン間は上記ＮＡＮ
ＤゲートＮＡＮＤ２の出力ノードとＰＭＯＳトランジス
タＰ１のゲートノードとの間に並列に接続され、ＮＭＯ
ＳトランジスタＮ３のゲートには前記ＮＡＮＤゲートＮ
ＡＮＤ１の出力ＥＮ′が、ＰＭＯＳトランジスタＰ１５
のゲートには前記ＰＭＯＳトランジスタＰ９とＮＭＯＳ
トランジスタＮ２の共通ドレインノードの電位が、ＰＭ
ＯＳトランジスタＰ１６のゲートには出力端子Ｙの電位
がそれぞれ供給される。この実施例回路において、スイ
ッチ回路内のＮＭＯＳトランジスタＮ３はイネーブル信
号／ＥＮに応じてオン／オフ制御され、ＰＭＯＳトラン
ジスタＰ１５とＰ１６はイネーブル信号／ＥＮもしくは
出力端子Ｙの電位に応じてオン／オフ制御される。
【００４３】次に、上記第１ないし第１２の各実施例回
路及びこれらの実施例を適宜組み合わせた変形例回路に
おいて、ディセーブル時に、出力端子Ｙに電源電位以上
の電位を印加可能とするための回路の概略的な構成を図
１４ないし図３４に示す。図１４の概略回路は例えば前
記図１に対応しており、図１４中の符号は図１のものと
対応している。ここで、制御回路21は前記インバータＩ
ＮＶ１、ＰＭＯＳトランジスタＰ９及びＮＭＯＳトラン
ジスタＮ２を含む回路に相当し、プリドライバ回路22は
前記ＰＭＯＳトランジスタＴＰ１、ＴＰ２を含む回路に
相当している。なお、この例ではＮＭＯＳトランジスタ
ＴＮ１のソースは接地電圧ノードに接続されている状態
を示しているが、実際はＮＭＯＳトランジスタＴＮ２を
介して接続されており、ＮＭＯＳトランジスタＴＮ１の
ソースノードにはこのＮＭＯＳトランジスタＴＮ２を介
して接地電位が供給される。図１５の概略回路は例えば
前記図１２に対応しており、図１５中の符号は図１２の
ものと対応している。ここで、制御回路21は前記インバ
ータＩＮＶ１、ＩＮＶＰ２、ＮＡＮＤゲートＮＡＮＤ
１、ＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタ
Ｎ２を含む回路に相当し、プリドライバ回路22は前記Ｐ
ＭＯＳトランジスタＴＰ１、ＴＰ２及びＮＭＯＳトラン
ジスタＴＮ１、ＴＮ３を含む回路に相当し、挿入回路23
は前記ＰＭＯＳトランジスタＴＰ３、ＴＰ４からなる回
路に相当する。なお、挿入回路24は前記図１２中には実
際に存在していないがＮＭＯＳトランジスタＴＮ２もし
くはＴＮ４と接地電圧ノードとの間に挿入することがで
きる。
路及びこれらの実施例を適宜組み合わせた変形例回路に
おいて、ディセーブル時に、出力端子Ｙに電源電位以上
の電位を印加可能とするための回路の概略的な構成を図
１４ないし図３４に示す。図１４の概略回路は例えば前
記図１に対応しており、図１４中の符号は図１のものと
対応している。ここで、制御回路21は前記インバータＩ
ＮＶ１、ＰＭＯＳトランジスタＰ９及びＮＭＯＳトラン
ジスタＮ２を含む回路に相当し、プリドライバ回路22は
前記ＰＭＯＳトランジスタＴＰ１、ＴＰ２を含む回路に
相当している。なお、この例ではＮＭＯＳトランジスタ
ＴＮ１のソースは接地電圧ノードに接続されている状態
を示しているが、実際はＮＭＯＳトランジスタＴＮ２を
介して接続されており、ＮＭＯＳトランジスタＴＮ１の
ソースノードにはこのＮＭＯＳトランジスタＴＮ２を介
して接地電位が供給される。図１５の概略回路は例えば
前記図１２に対応しており、図１５中の符号は図１２の
ものと対応している。ここで、制御回路21は前記インバ
ータＩＮＶ１、ＩＮＶＰ２、ＮＡＮＤゲートＮＡＮＤ
１、ＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタ
Ｎ２を含む回路に相当し、プリドライバ回路22は前記Ｐ
ＭＯＳトランジスタＴＰ１、ＴＰ２及びＮＭＯＳトラン
ジスタＴＮ１、ＴＮ３を含む回路に相当し、挿入回路23
は前記ＰＭＯＳトランジスタＴＰ３、ＴＰ４からなる回
路に相当する。なお、挿入回路24は前記図１２中には実
際に存在していないがＮＭＯＳトランジスタＴＮ２もし
くはＴＮ４と接地電圧ノードとの間に挿入することがで
きる。
【００４４】図１６の概略回路は図１４の回路からＰＭ
ＯＳトランジスタＰ１１を除いたものであり、この回路
は例えば前記図１に対応している。ここでは、バックゲ
ートとＶccとの間の寄生ｐｎ接合ダイオードと、バック
ゲートと出力端子Ｙとの間の寄生ｐｎ接合ダイオードに
よるバイアスを仮定している。図１７の概略回路は図１
４の回路にＰＭＯＳトランジスタＬＰ３を追加したもの
であり、この回路は例えば前記図６に対応している。図
１８の概略回路は図１７の回路のＰＭＯＳトランジスタ
ＬＰ３のゲートの接続位置を変更したものであり、この
回路は例えば前記図８に対応している。図１９の概略回
路も図１７の回路のＰＭＯＳトランジスタＬＰ３のゲー
トの接続位置を変更したものであり、この回路は例えば
前記図１０に対応している。図２０の概略回路は図１４
の回路にＰＭＯＳトランジスタＬＰ１２とＰ１２を追加
したものであり、この回路は例えば前記図９に対応して
いる。なお、ＰＭＯＳトランジスタＰ１２は図１０のよ
うにプリドライバ回路内の回路の一部と兼用するように
してもよい。
ＯＳトランジスタＰ１１を除いたものであり、この回路
は例えば前記図１に対応している。ここでは、バックゲ
ートとＶccとの間の寄生ｐｎ接合ダイオードと、バック
ゲートと出力端子Ｙとの間の寄生ｐｎ接合ダイオードに
よるバイアスを仮定している。図１７の概略回路は図１
４の回路にＰＭＯＳトランジスタＬＰ３を追加したもの
であり、この回路は例えば前記図６に対応している。図
１８の概略回路は図１７の回路のＰＭＯＳトランジスタ
ＬＰ３のゲートの接続位置を変更したものであり、この
回路は例えば前記図８に対応している。図１９の概略回
路も図１７の回路のＰＭＯＳトランジスタＬＰ３のゲー
トの接続位置を変更したものであり、この回路は例えば
前記図１０に対応している。図２０の概略回路は図１４
の回路にＰＭＯＳトランジスタＬＰ１２とＰ１２を追加
したものであり、この回路は例えば前記図９に対応して
いる。なお、ＰＭＯＳトランジスタＰ１２は図１０のよ
うにプリドライバ回路内の回路の一部と兼用するように
してもよい。
【００４５】図２１の概略回路は図１４の回路にＰＭＯ
ＳトランジスタＰ６を追加したものであり、この回路は
例えば前記図１に対応している。図２２の概略回路は、
図１５の回路と同様に２入力の信号で出力段を制御する
ようにしたものであり、図中の符号は図１２のものと対
応している。また、図１５の場合と同様に、制御回路21
は前記インバータＩＮＶ１、ＩＮＶ２、ＮＡＮＤゲート
ＮＡＮＤ１、ＰＭＯＳトランジスタＰ９及びＮＭＯＳト
ランジスタＮ２を含む回路に相当し、プリドライバ回路
22は前記ＰＭＯＳトランジスタＴＰ１、ＴＰ２及びＮＭ
ＯＳトランジスタＴＮ３、ＴＮ１を含む回路に相当し、
挿入回路23は前記ＰＭＯＳトランジスタＴＰ３、ＴＰ４
からなる回路に相当する。なお、挿入回路24は前記図１
２中には実際に存在していないがＮＭＯＳトランジスタ
ＴＮ２もしくはＴＰ４と接地電圧ノードとの間に挿入す
ることができる。図２３の概略回路は図１６の回路にＰ
ＭＯＳトランジスタＰ６を追加したものであり、この回
路は例えば前記図１に対応している。図２４の概略回路
は図２１の回路にＰＭＯＳトランジスタＬＰ３を追加し
たものであり、この回路は例えば前記図６に対応してい
る。
ＳトランジスタＰ６を追加したものであり、この回路は
例えば前記図１に対応している。図２２の概略回路は、
図１５の回路と同様に２入力の信号で出力段を制御する
ようにしたものであり、図中の符号は図１２のものと対
応している。また、図１５の場合と同様に、制御回路21
は前記インバータＩＮＶ１、ＩＮＶ２、ＮＡＮＤゲート
ＮＡＮＤ１、ＰＭＯＳトランジスタＰ９及びＮＭＯＳト
ランジスタＮ２を含む回路に相当し、プリドライバ回路
22は前記ＰＭＯＳトランジスタＴＰ１、ＴＰ２及びＮＭ
ＯＳトランジスタＴＮ３、ＴＮ１を含む回路に相当し、
挿入回路23は前記ＰＭＯＳトランジスタＴＰ３、ＴＰ４
からなる回路に相当する。なお、挿入回路24は前記図１
２中には実際に存在していないがＮＭＯＳトランジスタ
ＴＮ２もしくはＴＰ４と接地電圧ノードとの間に挿入す
ることができる。図２３の概略回路は図１６の回路にＰ
ＭＯＳトランジスタＰ６を追加したものであり、この回
路は例えば前記図１に対応している。図２４の概略回路
は図２１の回路にＰＭＯＳトランジスタＬＰ３を追加し
たものであり、この回路は例えば前記図６に対応してい
る。
【００４６】図２５の概略回路は図２１の回路のＰＭＯ
ＳトランジスタＬＰ３のゲートの接続位置を変更したも
のであり、この回路は例えば前記図８に対応している。
図２６の概略回路も図２１の回路のＰＭＯＳトランジス
タＬＰ３のゲートの接続位置を変更したものであり、こ
の回路は例えば前記図１０に対応している。図２７の概
略回路は図２５の回路にＰＭＯＳトランジスタＬＰ１２
とＰ１２を追加したものであり、この回路は例えば前記
図９に対応している。図２８の概略回路は図１４の回路
にＰＭＯＳトランジスタＰ５を追加したものであり、こ
の回路は例えば前記図１０に対応している。ここで、図
１１に示すように、ＰＭＯＳトランジスタＰ１のゲート
に接続されたＰＭＯＳトランジスタＰ５の一端を、ＰＭ
ＯＳトランジスタＰ１のゲートからＰＭＯＳトランジス
タＰ４のドレインに至る経路の途中に接続してプリドラ
イバ回路の一部と兼用するようにしてもよい。
ＳトランジスタＬＰ３のゲートの接続位置を変更したも
のであり、この回路は例えば前記図８に対応している。
図２６の概略回路も図２１の回路のＰＭＯＳトランジス
タＬＰ３のゲートの接続位置を変更したものであり、こ
の回路は例えば前記図１０に対応している。図２７の概
略回路は図２５の回路にＰＭＯＳトランジスタＬＰ１２
とＰ１２を追加したものであり、この回路は例えば前記
図９に対応している。図２８の概略回路は図１４の回路
にＰＭＯＳトランジスタＰ５を追加したものであり、こ
の回路は例えば前記図１０に対応している。ここで、図
１１に示すように、ＰＭＯＳトランジスタＰ１のゲート
に接続されたＰＭＯＳトランジスタＰ５の一端を、ＰＭ
ＯＳトランジスタＰ１のゲートからＰＭＯＳトランジス
タＰ４のドレインに至る経路の途中に接続してプリドラ
イバ回路の一部と兼用するようにしてもよい。
【００４７】図２９の概略回路は図１５の回路にＰＭＯ
ＳトランジスタＰ５を追加したものであり、図１５の回
路と同様に２入力の信号で出力段を制御するようにした
ものである。なお、図中の符号は図１２のものと対応し
ている。また、図１５の場合と同様に、制御回路21は前
記インバータＩＮＶ１、ＩＮＶ２、ＮＡＮＤゲートＮＡ
ＮＤ１、ＰＭＯＳトランジスタＰ９及びＮＭＯＳトラン
ジスタＮ２を含む回路に相当し、プリドライバ回路22は
前記ＰＭＯＳトランジスタＴＰ１、ＴＰ２及びＮＭＯＳ
トランジスタＴＮ１、ＴＮ３を含む回路に相当し、挿入
回路23は前記ＰＭＯＳトランジスタＴＰ３、ＴＰ４から
なる回路に相当し、挿入回路24は図中では実際に存在し
ていないが、前記ＮＭＯＳトランジスタＴＮ２もしくは
ＴＮ４と、接地電位ノードとの間に挿入することができ
る。図３０の概略回路は図１６の回路にＰＭＯＳトラン
ジスタＰ５を追加したものであり、この回路は例えば前
記図１０に対応している。
ＳトランジスタＰ５を追加したものであり、図１５の回
路と同様に２入力の信号で出力段を制御するようにした
ものである。なお、図中の符号は図１２のものと対応し
ている。また、図１５の場合と同様に、制御回路21は前
記インバータＩＮＶ１、ＩＮＶ２、ＮＡＮＤゲートＮＡ
ＮＤ１、ＰＭＯＳトランジスタＰ９及びＮＭＯＳトラン
ジスタＮ２を含む回路に相当し、プリドライバ回路22は
前記ＰＭＯＳトランジスタＴＰ１、ＴＰ２及びＮＭＯＳ
トランジスタＴＮ１、ＴＮ３を含む回路に相当し、挿入
回路23は前記ＰＭＯＳトランジスタＴＰ３、ＴＰ４から
なる回路に相当し、挿入回路24は図中では実際に存在し
ていないが、前記ＮＭＯＳトランジスタＴＮ２もしくは
ＴＮ４と、接地電位ノードとの間に挿入することができ
る。図３０の概略回路は図１６の回路にＰＭＯＳトラン
ジスタＰ５を追加したものであり、この回路は例えば前
記図１０に対応している。
【００４８】図３１の概略回路は図３０の回路に前記Ｐ
ＭＯＳトランジスタＰ１１とＬＰ３を追加したものであ
る。図３２の概略回路は図３１中のＰＭＯＳトランジス
タＬＰ３のゲートの接続を変更するようにしたものであ
る。図３３の概略回路は図３１中のＰＭＯＳトランジス
タＬＰ３の挿入位置を変更するようにしたものである。
図３４の概略回路は前記図２７の回路に対し、ＰＭＯＳ
トランジスタＰ６を削除し、ＰＭＯＳトランジスタＰ５
を追加するようにしたものである。
ＭＯＳトランジスタＰ１１とＬＰ３を追加したものであ
る。図３２の概略回路は図３１中のＰＭＯＳトランジス
タＬＰ３のゲートの接続を変更するようにしたものであ
る。図３３の概略回路は図３１中のＰＭＯＳトランジス
タＬＰ３の挿入位置を変更するようにしたものである。
図３４の概略回路は前記図２７の回路に対し、ＰＭＯＳ
トランジスタＰ６を削除し、ＰＭＯＳトランジスタＰ５
を追加するようにしたものである。
【００４９】ここで、上記各実施例回路、概略回路及び
変形例回路をさらに概略的に示した回路が図３５ないし
図４９の回路である。
変形例回路をさらに概略的に示した回路が図３５ないし
図４９の回路である。
【００５０】図３５の回路は、前記ＰＭＯＳトランジス
タＰ４、Ｐ８、Ｐ１１及びＮＭＯＳトランジスタＴＮ１
をそれぞれスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と
して表したものであり、スイッチＳＷ３の一端が電源電
位ノードに直接に接続される例である。また、この回路
は前記図５に対応している。
タＰ４、Ｐ８、Ｐ１１及びＮＭＯＳトランジスタＴＮ１
をそれぞれスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と
して表したものであり、スイッチＳＷ３の一端が電源電
位ノードに直接に接続される例である。また、この回路
は前記図５に対応している。
【００５１】図３６の回路は、図３５の回路内のスイッ
チＳＷ３の一端をＰＭＯＳトランジスタＰ１のソースノ
ードに接続するようにしたものである。なお、図５のＰ
ＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジス
タＰ１１のソースは同一電位なので、特に具体的には示
していない。
チＳＷ３の一端をＰＭＯＳトランジスタＰ１のソースノ
ードに接続するようにしたものである。なお、図５のＰ
ＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジス
タＰ１１のソースは同一電位なので、特に具体的には示
していない。
【００５２】上記図３５及び図３６の回路ではスイッチ
ＳＷ１、ＳＷ４それぞれの一端は所定の電位のノードに
接続されている。これに対し、図３７の回路では図３５
の回路内のスイッチＳＷ１、ＳＷ４それぞれの一端は電
源電位ノード、接地電位ノードに接続されており、前記
図５に対応している。図３８の回路は、上記図３７の回
路において、スイッチＳＷ１と電源電位ノードとの間に
前記挿入回路23を設けると共にスイッチＳＷ４と接地電
位ノードとの間に前記挿入回路24を設けるようにしたも
のである。この回路は前記図５と図１２の回路の組み合
わせ回路に対応しているが挿入回路24に相当するものは
設けられていない。
ＳＷ１、ＳＷ４それぞれの一端は所定の電位のノードに
接続されている。これに対し、図３７の回路では図３５
の回路内のスイッチＳＷ１、ＳＷ４それぞれの一端は電
源電位ノード、接地電位ノードに接続されており、前記
図５に対応している。図３８の回路は、上記図３７の回
路において、スイッチＳＷ１と電源電位ノードとの間に
前記挿入回路23を設けると共にスイッチＳＷ４と接地電
位ノードとの間に前記挿入回路24を設けるようにしたも
のである。この回路は前記図５と図１２の回路の組み合
わせ回路に対応しているが挿入回路24に相当するものは
設けられていない。
【００５３】図３９の回路は、前記図３５の回路におい
てスイッチＳＷ３が無い例である。この場合、ＰＭＯＳ
トランジスタＰ１１は特に示されていないが、寄生ｐｎ
接合ダイオードによるバイアスだけでも本発明特有の効
果を得ることができる。なお、ＰＭＯＳトランジスタＰ
１１はバックゲートを確実にＶccにプルアップするため
に設けられている。
てスイッチＳＷ３が無い例である。この場合、ＰＭＯＳ
トランジスタＰ１１は特に示されていないが、寄生ｐｎ
接合ダイオードによるバイアスだけでも本発明特有の効
果を得ることができる。なお、ＰＭＯＳトランジスタＰ
１１はバックゲートを確実にＶccにプルアップするため
に設けられている。
【００５４】図４０の回路は、図３５の回路におけるス
イッチＳＷ２の一端をＰＭＯＳトランジスタＰ１のゲー
トに直接ではなくプリドライバ回路22を介して接続した
例である。図４１の回路は、上記図３５の回路に対して
ＰＭＯＳトランジスタＬＰ３のゲートをスイッチＳＷ３
の一端に接続するようにした例である。図４２の回路
は、図３５の回路に対して前記ＰＭＯＳトランジスタＬ
Ｐ３を設けるようにした例であり、このＰＭＯＳトラン
ジスタＬＰ３のゲートはＰＭＯＳトランジスタＰ１のゲ
ートに接続されている。
イッチＳＷ２の一端をＰＭＯＳトランジスタＰ１のゲー
トに直接ではなくプリドライバ回路22を介して接続した
例である。図４１の回路は、上記図３５の回路に対して
ＰＭＯＳトランジスタＬＰ３のゲートをスイッチＳＷ３
の一端に接続するようにした例である。図４２の回路
は、図３５の回路に対して前記ＰＭＯＳトランジスタＬ
Ｐ３を設けるようにした例であり、このＰＭＯＳトラン
ジスタＬＰ３のゲートはＰＭＯＳトランジスタＰ１のゲ
ートに接続されている。
【００５５】図４３の回路は、前記図３５の回路に対し
てＰＭＯＳトランジスタＬＰ１２とスイッチＳＷ５を追
加するようにした例であり、前記図９の回路に対応して
いる。ここで、上記スイッチＳＷ５はＰＭＯＳトランジ
スタＰ１２に対応している。さらに、スイッチＳＷ５の
一端をバックゲートに接続するようにしてもよい。ま
た、スイッチＳＷ５をプリドライバ回路の一部と兼用す
るようにしてもよい。
てＰＭＯＳトランジスタＬＰ１２とスイッチＳＷ５を追
加するようにした例であり、前記図９の回路に対応して
いる。ここで、上記スイッチＳＷ５はＰＭＯＳトランジ
スタＰ１２に対応している。さらに、スイッチＳＷ５の
一端をバックゲートに接続するようにしてもよい。ま
た、スイッチＳＷ５をプリドライバ回路の一部と兼用す
るようにしてもよい。
【００５６】図４４ないし図４９の各回路はそれぞれ前
記プリドライバ回路22とＰＭＯＳトランジスタＰ１のゲ
ートとの間にスイッチを設けた場合の例であり、このス
イッチをＳＷ６で示す。なお、これらの回路は前記図１
３に対応はしている。図４４の回路は、前記ＰＭＯＳト
ランジスタＰ８、Ｐ１１をそれぞれスイッチＳＷ２、Ｓ
Ｗ３として表したものであり、スイッチＳＷ３の一端が
電源電位ノードに直接に接続される例である。図４５の
回路は、図４４の回路内のスイッチＳＷ３の一端をＰＭ
ＯＳトランジスタＰ１のソースノードに接続するように
したものである。図４６の回路は、前記図４４の回路に
おいてスイッチＳＷ３が無い例である。図４７の回路
は、図４４の回路に対して前記ＰＭＯＳトランジスタＬ
Ｐ３を設けるようにした例であり、このＰＭＯＳトラン
ジスタＬＰ３のゲートはＰＭＯＳトランジスタＰ１のバ
ックゲートに接続されている。図４８の回路は、上記図
４７の回路におけるＰＭＯＳトランジスタＬＰ３のゲー
トをＰＭＯＳトランジスタＰ１のゲートに接続するよう
にした例である。図４９の回路は、前記図４６の回路に
対してＰＭＯＳトランジスタＬＰ１２とＰ１２を追加す
るようにした例である。上記図３５ないし図４９の回路
ではＰＭＯＳトランジスタＰ１を用いていたが、これは
ＮチャネルのＭＯＳトランジスタの場合にも適用するこ
とができる。
記プリドライバ回路22とＰＭＯＳトランジスタＰ１のゲ
ートとの間にスイッチを設けた場合の例であり、このス
イッチをＳＷ６で示す。なお、これらの回路は前記図１
３に対応はしている。図４４の回路は、前記ＰＭＯＳト
ランジスタＰ８、Ｐ１１をそれぞれスイッチＳＷ２、Ｓ
Ｗ３として表したものであり、スイッチＳＷ３の一端が
電源電位ノードに直接に接続される例である。図４５の
回路は、図４４の回路内のスイッチＳＷ３の一端をＰＭ
ＯＳトランジスタＰ１のソースノードに接続するように
したものである。図４６の回路は、前記図４４の回路に
おいてスイッチＳＷ３が無い例である。図４７の回路
は、図４４の回路に対して前記ＰＭＯＳトランジスタＬ
Ｐ３を設けるようにした例であり、このＰＭＯＳトラン
ジスタＬＰ３のゲートはＰＭＯＳトランジスタＰ１のバ
ックゲートに接続されている。図４８の回路は、上記図
４７の回路におけるＰＭＯＳトランジスタＬＰ３のゲー
トをＰＭＯＳトランジスタＰ１のゲートに接続するよう
にした例である。図４９の回路は、前記図４６の回路に
対してＰＭＯＳトランジスタＬＰ１２とＰ１２を追加す
るようにした例である。上記図３５ないし図４９の回路
ではＰＭＯＳトランジスタＰ１を用いていたが、これは
ＮチャネルのＭＯＳトランジスタの場合にも適用するこ
とができる。
【００５７】図５０は上記各実施例回路、実施例回路の
概略回路もしくは変形例回路の要部を抽出して示す回路
図である。すなわち、この発明の出力回路は図に示すよ
うにＰＭＯＳトランジスタ31のバックゲートとソースと
を接続せず、両者を電位的に分離し、かつこのＰＭＯＳ
トランジスタ31のバックゲートとゲートとをスイッチ32
を介して接続するようにしたものである。このような構
成によれば、スイッチ32が閉じているとき、ＰＭＯＳト
ランジスタ31のバックゲートとゲートとは同電位に設定
される。ＰＭＯＳトランジスタ31のバックゲートには、
ソース電位Ｖｓからバックゲートとソースとの間に寄生
的に生じるｐｎ接合ダイオードのビルトイン電位分Ｖｆ
だけ低下された電位（Ｖｓ−Ｖｆ）が発生するため、ス
イッチ32が閉じているときはＰＭＯＳトランジスタ31の
ゲートもこの電位に設定される。このとき、−Ｖｆに比
べてＰＭＯＳトランジスタ31のしきい値が小さくされて
いるならば、すなわち、−Ｖｆ＞Ｖtp(31)（ただしＶtp
(31)はＰＭＯＳトランジスタ31のしきい値）にされてい
るならば、このＭＯＳトランジスタ31はオフ状態とな
り、ソース、ドレイン間には電流は流れない。
概略回路もしくは変形例回路の要部を抽出して示す回路
図である。すなわち、この発明の出力回路は図に示すよ
うにＰＭＯＳトランジスタ31のバックゲートとソースと
を接続せず、両者を電位的に分離し、かつこのＰＭＯＳ
トランジスタ31のバックゲートとゲートとをスイッチ32
を介して接続するようにしたものである。このような構
成によれば、スイッチ32が閉じているとき、ＰＭＯＳト
ランジスタ31のバックゲートとゲートとは同電位に設定
される。ＰＭＯＳトランジスタ31のバックゲートには、
ソース電位Ｖｓからバックゲートとソースとの間に寄生
的に生じるｐｎ接合ダイオードのビルトイン電位分Ｖｆ
だけ低下された電位（Ｖｓ−Ｖｆ）が発生するため、ス
イッチ32が閉じているときはＰＭＯＳトランジスタ31の
ゲートもこの電位に設定される。このとき、−Ｖｆに比
べてＰＭＯＳトランジスタ31のしきい値が小さくされて
いるならば、すなわち、−Ｖｆ＞Ｖtp(31)（ただしＶtp
(31)はＰＭＯＳトランジスタ31のしきい値）にされてい
るならば、このＭＯＳトランジスタ31はオフ状態とな
り、ソース、ドレイン間には電流は流れない。
【００５８】上記図５０の回路では、スイッチ32を閉じ
てＰＭＯＳトランジスタ31をオフさせるための電位をＰ
ＭＯＳトランジスタ31自体で発生させていた。しかし、
これは別に上記電位（Ｖｓ−Ｖｆ）をＰＭＯＳトランジ
スタ31とは別に発生させて、スイッチ32を介してＰＭＯ
Ｓトランジスタ31のバックゲートに供給するようにして
もかまわない。図５１はこのような考え方に基づく回路
を示している。すなわち、ＰＭＯＳトランジスタ31のバ
ックゲートはソースと接続せず、両者を電位的に分離す
ることは同じであるが、新たに電位発生回路33が設けら
れ、この電位発生回路33で発生される電位はスイッチ32
を介してＰＭＯＳトランジスタ31のゲートに供給され
る。ここで、上記電位発生回路33は、ＰＭＯＳトランジ
スタ31のバックゲートに発生する前記電位（Ｖｓ−Ｖ
ｆ）に相当する電位を発生するものであり、この回路は
例えば図５２に示すように、上記ＰＭＯＳトランジスタ
31が形成されるＰ型基板11内のＮウエル12とは別のＮウ
エル13と、このＮウエル13内に設けられるＰ型拡散層14
とからなるｐｎ接合ダイオードで構成されている。図５
３に示されるようにＮウエル13とＰ型拡散層14とでＰＮ
接合ダイオードが構成され、ＰＭＯＳトランジスタ３１
のソース電位から上記ビルトイン電圧だけ低下した電位
がスイッチ32を介してＰＭＯＳトランジスタ３１に供給
される。なお、上記回路ではｐｎ接合ダイオードを設け
る場合を説明したが、これはＰＭＯＳトランジスタ３１
とは別のＰＭＯＳトランジスタのソースまたはドレイン
を構成するＰ型拡散層を用いるようにしてもよい。
てＰＭＯＳトランジスタ31をオフさせるための電位をＰ
ＭＯＳトランジスタ31自体で発生させていた。しかし、
これは別に上記電位（Ｖｓ−Ｖｆ）をＰＭＯＳトランジ
スタ31とは別に発生させて、スイッチ32を介してＰＭＯ
Ｓトランジスタ31のバックゲートに供給するようにして
もかまわない。図５１はこのような考え方に基づく回路
を示している。すなわち、ＰＭＯＳトランジスタ31のバ
ックゲートはソースと接続せず、両者を電位的に分離す
ることは同じであるが、新たに電位発生回路33が設けら
れ、この電位発生回路33で発生される電位はスイッチ32
を介してＰＭＯＳトランジスタ31のゲートに供給され
る。ここで、上記電位発生回路33は、ＰＭＯＳトランジ
スタ31のバックゲートに発生する前記電位（Ｖｓ−Ｖ
ｆ）に相当する電位を発生するものであり、この回路は
例えば図５２に示すように、上記ＰＭＯＳトランジスタ
31が形成されるＰ型基板11内のＮウエル12とは別のＮウ
エル13と、このＮウエル13内に設けられるＰ型拡散層14
とからなるｐｎ接合ダイオードで構成されている。図５
３に示されるようにＮウエル13とＰ型拡散層14とでＰＮ
接合ダイオードが構成され、ＰＭＯＳトランジスタ３１
のソース電位から上記ビルトイン電圧だけ低下した電位
がスイッチ32を介してＰＭＯＳトランジスタ３１に供給
される。なお、上記回路ではｐｎ接合ダイオードを設け
る場合を説明したが、これはＰＭＯＳトランジスタ３１
とは別のＰＭＯＳトランジスタのソースまたはドレイン
を構成するＰ型拡散層を用いるようにしてもよい。
【００５９】
【発明の効果】以上説明したようにこの発明の出力回路
によれば、出力をフルスイングさせることができ、かつ
複数の出力を接続して使用する場合に異なる値の電源電
位が供給されていても電源間に電流が流れることを防止
することができる。
によれば、出力をフルスイングさせることができ、かつ
複数の出力を接続して使用する場合に異なる値の電源電
位が供給されていても電源間に電流が流れることを防止
することができる。
【図１】第１の実施例の詳細な回路図。
【図２】第１の実施例回路が形成される基板の断面図。
【図３】第２の実施例の詳細な回路図。
【図４】第３の実施例の詳細な回路図。
【図５】第４の実施例の詳細な回路図。
【図６】第５の実施例の詳細な回路図。
【図７】第６の実施例の詳細な回路図。
【図８】第７の実施例の詳細な回路図。
【図９】第８の実施例の詳細な回路図。
【図１０】第９の実施例の詳細な回路図。
【図１１】第１０の実施例の詳細な回路図。
【図１２】第１１の実施例の詳細な回路図。
【図１３】第１２の実施例の詳細な回路図。
【図１４】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図１５】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図１６】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図１７】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図１８】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図１９】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２０】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２１】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２２】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２３】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２４】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２５】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２６】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２７】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２８】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図２９】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図３０】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図３１】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図３２】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図３３】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図３４】上記各実施例回路及び各実施例を適宜組み合
わせた変形例回路の概略的な構成を示す回路図。
わせた変形例回路の概略的な構成を示す回路図。
【図３５】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図３６】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図３７】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図３８】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図３９】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４０】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４１】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４２】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４３】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４４】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４５】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４６】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４７】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４８】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図４９】上記各実施例回路、概略回路、変形例回路を
さらに概略的に示した回路図。
さらに概略的に示した回路図。
【図５０】上記各実施例回路、実施例回路の概略回路、
変形例回路の要部を抽出して示す回路図。
変形例回路の要部を抽出して示す回路図。
【図５１】図５０の回路の変形例の回路図。
【図５２】図５１の回路で使用される電位発生回路の構
成を示す断面図。
成を示す断面図。
【図５３】図５１の回路を電位発生回路の具体的な構成
と共に示す図。
と共に示す図。
【図５４】バスライン・アプリケーションにおける典型
的な接続の一例を示す回路図。
的な接続の一例を示す回路図。
【図５５】トライステート・バッファの回路図。
【図５６】上記とは異なるトライステート・バッファの
回路図。
回路図。
Ｐ１、Ｐ２、Ｐ４、Ｐ５、Ｐ６、Ｐ８、Ｐ９、Ｐ１１、
Ｐ１２、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＬＰ３、Ｌ
Ｐ７、ＬＰ１２…ＰＭＯＳトランジスタ（ＰチャネルＭ
ＯＳトランジスタ）、Ｎ１、Ｎ２、ＴＮ１、ＴＮ２、Ｔ
Ｎ３、ＴＮ４…ＮＭＯＳトランジスタ（ＮチャネルＭＯ
Ｓトランジスタ）、21…制御回路、22…プリドライバ回
路、23，24…挿入回路。
Ｐ１２、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＬＰ３、Ｌ
Ｐ７、ＬＰ１２…ＰＭＯＳトランジスタ（ＰチャネルＭ
ＯＳトランジスタ）、Ｎ１、Ｎ２、ＴＮ１、ＴＮ２、Ｔ
Ｎ３、ＴＮ４…ＮＭＯＳトランジスタ（ＮチャネルＭＯ
Ｓトランジスタ）、21…制御回路、22…プリドライバ回
路、23，24…挿入回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00 H03K 19/0175
Claims (52)
- 【請求項１】 ソース、ドレイン、ゲート及びバックゲ
ートを有し、ソースとバックゲートとが電位的に分離さ
れた第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのバックゲートとゲート
との間に挿入された第１のスイッチ手段と、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 高電位が印加される第１のノードと、 低電位が印加される第２のノードと、 上記第１のノードと上記電位供給回路との間に挿入され
た第２のスイッチ手段と、 上記第２のノードと上記電位供給回路との間に挿入され
た第３のスイッチ手段と、 第１の基準電位が印加される第３のノードと、 上記第１のＭＯＳトランジスタのバックゲートと上記第
３のノードとの間に挿入された第４のスイッチ手段とを
具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段を介
して上記第１のＭＯＳトランジスタのゲートに供給する
ことによって上記第１のＭＯＳトランジスタをサブスレ
ッショルド領域で動作させるように構成したことを特徴
とする出力回路。 - 【請求項２】 ソース、ドレイン、ゲート及びバックゲ
ートを有し、ソースとバックゲートとが電位的に分離さ
れた第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのバックゲートとゲート
との間に挿入された第１のスイッチ手段と、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 高電位が印加される第１のノードと、 低電位が印加される第２のノードと、 上記第１のノードと上記電位供給回路との間に挿入され
た第２のスイッチ手段と、 上記第２のノードと上記電位供給回路との間に挿入され
た第３のスイッチ手段と、 上記第１のＭＯＳトランジスタのバックゲートとソース
との間に挿入された第４のスイッチ手段とを具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段を介
して上記第１のＭＯＳトランジスタのゲートに供給する
ことによって上記第１のＭＯＳトランジスタをサブスレ
ッショルド領域で動作させるように構成したことを特徴
とする出力回路。 - 【請求項３】 ソース、ドレイン、ゲート及びバックゲ
ートを有し、ソースとバックゲートとが電位的に分離さ
れた第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのバックゲートとゲート
との間に挿入された第１のスイッチ手段と、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 高電位が印加される第１のノードと、 低電位が印加される第２のノードと、 上記第１のノードと上記電位供給回路との間に挿入され
た第２のスイッチ手段と、 上記第２のノードと上記電位供給回路との間に挿入され
た第３のスイッチ手段とを具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段を介
して上記第１のＭＯＳトランジスタのゲートに供給する
ことによって上記第１のＭＯＳトランジスタをサブスレ
ッショルド領域で動作させるように構成したことを特徴
とする出力回路。 - 【請求項４】 ソース、ドレイン、ゲート及びバックゲ
ートを有し、ソースとバックゲートとが電位的に分離さ
れた第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 上記第１のＭＯＳトランジスタのバックゲートと上記電
位供給回路内の上記第１のＭＯＳトランジスタのゲート
に供給すべき電位のノードとの間に挿入された第１のス
イッチ手段と、 高電位が印加される第１のノードと、 低電位が印加される第２のノードと、 上記第１のノードと上記電位供給回路との間に挿入され
た第２のスイッチ手段と、 上記第２のノードと上記電位供給回路との間に挿入され
た第３のスイッチ手段と、 第１の基準電位が印加される第３のノードと、 上記第１のＭＯＳトランジスタのバックゲートと上記第
３のノードとの間に挿入された第４のスイッチ手段とを
具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段及び
上記電位供給回路を介して上記第１のＭＯＳトランジス
タのゲートに供給することによって上記第１のＭＯＳト
ランジスタをサブスレッショルド領域で動作させるよう
に構成したことを特徴とする出力回路。 - 【請求項５】 ソース、ドレイン、ゲート及びバックゲ
ートを有し、ソースとバックゲートとが電位的に分離さ
れた第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 上記第１のＭＯＳトランジスタのバックゲートと上記電
位供給回路内の上記第１のＭＯＳトランジスタのゲート
に供給すべき電位のノードとの間に挿入された第１のス
イッチ手段と、 高電位が印加される第１のノードと、 低電位が印加される第２のノードと、 上記第１のノードと上記電位供給回路との間に挿入され
た第２のスイッチ手段と、 上記第２のノードと上記電位供給回路との間に挿入され
た第３のスイッチ手段と、 上記第１のＭＯＳトランジスタのバックゲートとソース
との間に挿入された第４のスイッチ手段とを具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段及び
上記電位供給回路を介して上記第１のＭＯＳトランジス
タのゲートに供給することによって上記第１のＭＯＳト
ランジスタをサブスレッショルド領域で動作させるよう
に構成したことを特徴とする出力回路。 - 【請求項６】 ソース、ドレイン、ゲート及びバックゲ
ートを有し、ソースとバックゲートとが電位的に分離さ
れた第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 上記第１のＭＯＳトランジスタのバックゲートと上記電
位供給回路内の上記第１のＭＯＳトランジスタのゲート
に供給すべき電位のノードとの間に挿入された第１のス
イッチ手段と、 高電位が印加される第１のノードと、 低電位が印加される第２のノードと、 上記第１のノードと上記電位供給回路との間に挿入され
た第２のスイッチ手段と、 上記第２のノードと上記電位供給回路との間に挿入され
た第３のスイッチ手段とを具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段及び
上記電位供給回路を介して上記第１のＭＯＳトランジス
タのゲートに供給することによって上記第１のＭＯＳト
ランジスタをサブスレッショルド領域で動作させるよう
に構成したことを特徴とする出力回路。 - 【請求項７】 前記第１のノードと前記第２のスイッチ
手段との間には第１の回路が挿入されている請求項１な
いし６のいずれか１つに記載の出力回路。 - 【請求項８】 前記第２のノードと前記第３のスイッチ
手段との間には第２の回路が挿入されている請求項１な
いし６のいずれか１つに記載の出力回路。 - 【請求項９】 前記第１のノードと前記第２のスイッチ
手段との間には第１の回路が挿入されており、前記第２
のノードと前記第３のスイッチ手段との間には第２の回
路が挿入されている請求項１ないし６のいずれか１つに
記載の出力回路。 - 【請求項１０】 前記第１、第２のスイッチ手段は、前
記電位供給回路が前記第１のＭＯＳトランジスタのソー
ス、ゲート間電位差をほぼ零にしてから、前記第１のＭ
ＯＳトランジスタをサブスレッショルド領域で動作させ
るように制御される請求項１ないし６のいずれか１つに
記載の出力回路。 - 【請求項１１】 ソースが前記第４のスイッチ手段の一
端に接続され、ドレイン及びゲートが前記第１のＭＯＳ
トランジスタのバックゲートに接続され、前記第１のＭ
ＯＳトランジスタと同一導電型の第２のＭＯＳトランジ
スタをさらに具備した請求項１，２，４，５，６のいず
れか１つに記載の出力回路。 - 【請求項１２】 ソースが前記第４のスイッチ手段の一
端に接続され、ドレインが前記第１のＭＯＳトランジス
タのバックゲートに接続され、ゲートが前記第１のＭＯ
Ｓトランジスタのゲートに接続され、前記第１のＭＯＳ
トランジスタと同一導電型の第２のＭＯＳトランジスタ
をさらに具備した請求項１，２，４，５，６のいずれか
１つに記載の出力回路。 - 【請求項１３】 前記第２のＭＯＳトランジスタのしき
い値の絶対値が、前記第１のＭＯＳトランジスタのしき
い値の絶対値に等しいか、もしくは小さくされている請
求項１１もしくは１２に記載の出力回路。 - 【請求項１４】 ソースが前記第１のＭＯＳトランジス
タのドレインに接続されドレイン及びゲートが接続さ
れ、前記第１のＭＯＳトランジスタと同一導電型の第３
のＭＯＳトランジスタと、 上記第３のＭＯＳトランジスタのドレイン及びゲートの
共通接続点と前記第１のＭＯＳトランジスタのゲートと
の間に挿入された第５のスイッチ手段とをさらに具備し
た請求項１ないし６のいずれか１つに記載の出力回路。 - 【請求項１５】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースとバックゲートとが電位的に分離
された第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのバックゲートとゲート
との間に挿入された第１のスイッチ手段と、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 上記電位供給回路の出力ノードと上記第１のＭＯＳトラ
ンジスタのゲートとの間に挿入された第２のスイッチ手
段と、 第１の基準電位が印加される第１のノードと、 上記第１のＭＯＳトランジスタのバックゲートと上記第
１のノードとの間に挿入された第３のスイッチ手段とを
具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段を介
して上記第１のＭＯＳトランジスタのゲートに供給する
ことによって上記第１のＭＯＳトランジスタをサブスレ
ッショルド領域で動作させるように構成したことを特徴
とする出力回路。 - 【請求項１６】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースとバックゲートとが電位的に分離
された第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのバックゲートとゲート
との間に挿入された第１のスイッチ手段と、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 上記電位供給回路の出力ノードと上記第１のＭＯＳトラ
ンジスタのゲートとの間に挿入された第２のスイッチ手
段と、 上記第１のＭＯＳトランジスタのバックゲートとソース
との間に挿入された第３のスイッチ手段とを具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段を介
して上記第１のＭＯＳトランジスタのゲートに供給する
ことによって上記第１のＭＯＳトランジスタをサブスレ
ッショルド領域で動作させるように構成したことを特徴
とする出力回路。 - 【請求項１７】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースとバックゲートとが電位的に分離
された第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのバックゲートとゲート
との間に挿入された第１のスイッチ手段と、 上記第１のＭＯＳトランジスタのゲートに電位を供給す
る電位供給回路と、 上記電位供給回路の出力ノードと上記第１のＭＯＳトラ
ンジスタのゲートとの間に挿入された第２のスイッチ手
段とを具備し、 上記第１のＭＯＳトランジスタのソースとバックゲート
との間に形成される寄生ｐｎ接合ダイオードの接合間電
圧にほぼ等しい電圧差をソースに対して持つように上記
第１のＭＯＳトランジスタのバックゲートに発生させ、
このバックゲートの電位を上記第１のスイッチ手段を介
して上記第１のＭＯＳトランジスタのゲートに供給する
ことによって上記第１のＭＯＳトランジスタをサブスレ
ッショルド領域で動作させるように構成したことを特徴
とする出力回路。 - 【請求項１８】 前記第１及び第２のスイッチ手段は、
前記電位供給回路が前記第１のＭＯＳトランジスタのソ
ース、ゲート間電位差をほぼ零にしてから、前記第１の
ＭＯＳトランジスタをサブスレッショルド領域で動作さ
せるように制御される請求項１５、１６及び１７のいず
れか１つに記載の出力回路。 - 【請求項１９】 ソースが前記第３のスイッチ手段の一
端に接続され、ドレイン及びゲートが前記第１のＭＯＳ
トランジスタのバックゲートに接続され、前記第１のＭ
ＯＳトランジスタと同一導電型の第２のＭＯＳトランジ
スタをさらに具備した請求項１５、１６及び１７のいず
れか１つに記載の出力回路。 - 【請求項２０】 ソースが前記第３のスイッチ手段の一
端に接続され、ドレインが前記第１のＭＯＳトランジス
タのバックゲートに接続され、ゲートが前記第１のＭＯ
Ｓトランジスタのゲートに接続され、前記第１のＭＯＳ
トランジスタと同一導電型の第２のＭＯＳトランジスタ
をさらに具備した請求項１５、１６及び１７のいずれか
１つに記載の出力回路。 - 【請求項２１】 ソースが前記第１のＭＯＳトランジス
タのドレインに接続されドレイン及びゲートが接続さ
れ、前記第１のＭＯＳトランジスタと同一導電型の第２
のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタのドレイン及びゲートの
共通接続点と前記第１のＭＯＳトランジスタのゲートと
の間に挿入された第４のスイッチ手段とをさらに具備し
た請求項１５、１６及び１７のいずれか１つに記載の出
力回路。 - 【請求項２２】 前記第２のＭＯＳトランジスタのしき
い値の絶対値が、前記第１のＭＯＳトランジスタのしき
い値の絶対値に等しいか、もしくは小さくされている請
求項１９もしくは２０に記載の出力回路。 - 【請求項２３】 第１及び第２の高電位がそれぞれ印加
される第１及び第２高電位ノードと、 第１の低電位が印加される第１低電位ノードと、 第１、第２及び第３の基準電位がそれぞれ印加される第
１、第２及び第３基準電位ノードと、 出力端子と、 ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ースとバックゲートとが電位的に分離され、ソースが上
記第１高電位ノードに接続され、ドレインが上記出力端
子に接続されたＰチャネルの第１のＭＯＳトランジスタ
と、 出力ノードが上記第１のＭＯＳトランジスタのゲートに
接続され、上記第１のＭＯＳトランジスタのゲートを駆
動するための電位を発生するプリドライバ回路と、 上記第２高電位ノードと上記プリドライバ回路との間に
挿入された第１のパスゲートと、 上記第１低電位ノードと上記プリドライバ回路との間に
挿入された第２のパスゲートと、 上記第１のパスゲートと上記プリドライバ回路との間の
ノードに一端が接続され、上記第１のＭＯＳトランジス
タのバックゲートに他端が接続された第４のパスゲート
と、 上記第２及び第３の基準電位及び上記出力端子の電位が
供給され、制御信号に基づいて上記第１のパスゲートに
上記出力端子の電位もしくは上記第１のパスゲートが導
通するために必要な上記第２の基準電位を選択的に供給
し、上記第１のパスゲートに上記第２の基準電位が供給
されるときは上記制御信号に基づいて上記第２のパスゲ
ートに上記第２のパスゲートが導通するために必要な上
記第３の基準電位を供給し、上記第１のパスゲートに上
記出力端子の電位が供給されるときは上記制御信号に基
づいて上記第２のパスゲートに上記第２のパスゲートが
非導通となるような電位を供給すると共に上記第４のパ
スゲートの導通を制御する信号を供給する制御回路とを
具備し、 上記制御回路は、上記出力端子に上記第１の高電位より
も高い電位が印加されるときは、上記第１のパスゲート
には上記出力端子の電位を供給し、上記第２のパスゲー
トにはこの第２のパスゲートが非導通となるような電位
を供給しかつ上記第４のパスゲートにはこの第４のパス
ゲートが導通するような電位を供給し、上記第１及び第
２のパスゲートが共に導通するような電位を供給すると
きは上記第４のパスゲートにこの第４のパスゲートが非
導通となるような電位を供給することを特徴とする出力
回路。 - 【請求項２４】 前記第１基準電位ノードと前記第１の
ＭＯＳトランジスタのバックゲートとの間に挿入され、
前記制御回路の制御信号に基づいて導通が制御される第
３のパスゲートをさらに具備し、 上記第３のパスゲートは、前記第１、第２のパスゲート
が導通するときには導通し、前記第１のパスゲートに前
記出力端子の電位が供給されるときは非導通となるよう
に制御される請求項２３に記載の出力回路。 - 【請求項２５】 前記第２高電位ノードと前記第１のパ
スゲートとの間には第１の回路が挿入されている請求項
２３もしくは２４に記載の出力回路。 - 【請求項２６】 前記第１低電位ノードと第２のパスゲ
ートとの間には第２の回路が挿入されている請求項２３
もしくは２４に記載の出力回路。 - 【請求項２７】 前記第２高電位ノードと前記第１のパ
スゲートとの間には第１の回路が挿入されており、前記
第１低電位ノードと第２のパスゲートとの間には第２の
回路が挿入されている請求項２３もしくは２４に記載の
出力回路。 - 【請求項２８】 前記第１及び第２の高電位と第１及び
第３の基準電位の値が第１の電源電位の値にされ、前記
第１の低電位と第２の基準電位の値が第２の電源電位の
値にされかつこの第２の電源電位の値が上記第１の電源
電位の値よりも低くされている請求項２３に記載の出力
回路。 - 【請求項２９】 前記第４のパスゲートの一端が前記第
１のＭＯＳトランジスタのバックゲートに接続され、他
端が前記第１のパスゲートと前記プリドライバ回路との
共通ノードから前記第１のＭＯＳトランジスタのゲート
に至る経路の途中に接続されている請求項２３に記載の
出力回路。 - 【請求項３０】 前記制御回路から前記第１のパスゲー
トに前記出力端子の電位が供給され、かつ前記第２のパ
スゲートにこの第２のパスゲートが非導通となるような
電位が供給されるときに、前記プリドライバ回路は前記
第１のＭＯＳトランジスタのソース、ゲート間の電位差
をほとんど零にし、この後、前記制御回路は前記第１の
パスゲートに対して前記第２の基準電位に代えて前記出
力端子の電位を供給し、前記第４のパスゲートが導通す
るように制御する請求項２３に記載の出力回路。 - 【請求項３１】 ソース、ドレイン及びゲートを有し、
ソースが前記第１基準電位ノードもしくは前記第１のＭ
ＯＳトランジスタのソースに接続され、ドレイン及びゲ
ートが前記第１のＭＯＳトランジスタのバックゲートに
接続されたＰチャネルの第２のＭＯＳトランジスタをさ
らに具備した請求項２３に記載の出力回路。 - 【請求項３２】 ソース、ドレイン及びゲートを有し、
ソースが前記第１基準電位ノードもしくは前記第１のＭ
ＯＳトランジスタのソースに接続され、ドレインが前記
第１のＭＯＳトランジスタのバックゲートに接続され、
ゲートが前記第１のＭＯＳトランジスタのゲートに接続
されたＰチャネルの第２のＭＯＳトランジスタをさらに
具備した請求項２３に記載の出力回路。 - 【請求項３３】 ソース、ドレイン及びゲートを有し、
ソースが前記第１基準電位ノードもしくは前記第１のＭ
ＯＳトランジスタのソースに接続され、ドレイン及びゲ
ートが前記第１のパスゲートと前記プリドライバ回路と
の共通ノードに接続されたＰチャネルの第２のＭＯＳト
ランジスタをさらに具備した請求項２３に記載の出力回
路。 - 【請求項３４】 前記第２のＭＯＳトランジスタのしき
い値の絶対値が前記前記第１のＭＯＳトランジスタのし
きい値の絶対値に等しいか、もしくは小さくされている
請求項３１、３２、３３のいずれか１つに記載の出力回
路。 - 【請求項３５】 ソース、ドレイン及びゲートを有し、
ソースが前記出力端子に接続され、ドレイン及びゲート
が、前記第１のパスゲートと前記プリドライバ回路との
共通ノードから前記第１のＭＯＳトランジスタのゲート
に至る経路の途中に接続されたＰチャネルの第３のＭＯ
Ｓトランジスタをさらに具備した請求項２３に記載の出
力回路。 - 【請求項３６】 前記第３のＭＯＳトランジスタのしき
い値の絶対値が前記前記第１のＭＯＳトランジスタのし
きい値の絶対値に等しいか、もしくは小さくされている
請求項３５に記載の出力回路。 - 【請求項３７】 前記第１のパスゲート、前記第３のパ
スゲート及び前記第４のパスゲートがそれぞれＰチャネ
ルのＭＯＳトランジスタで構成されておりかつこれらＭ
ＯＳトランジスタのバックゲートは前記第１のＭＯＳト
ランジスタのバックゲートに共通に接続されており、前
記第２のパスゲートがＮチャネルのＭＯＳトランジスタ
で構成されている請求項２４に記載の出力回路。 - 【請求項３８】 前記出力端子にドレインが接続され、
前記第１低電位ノードにソースが接続されたＮチャネル
のＭＯＳトランジスタをさらに具備した請求項２３ない
し３７のいずれか１つに記載の出力回路。 - 【請求項３９】 ソースが前記第１のＭＯＳトランジス
タのゲートに接続され、ドレインが前記出力端子に接続
され、ゲートが前記第１基準電位ノードに接続された制
御用ＭＯＳトランジスタをさらに具備した請求項２３に
記載の出力回路。 - 【請求項４０】 ソースが前記第１のＭＯＳトランジス
タのバックゲートからゲートに至る経路の途中に接続さ
れ、ドレインが前記出力端子に接続され、ゲートが前記
第１基準電位ノードに接続された制御用ＭＯＳトランジ
スタをさらに具備した請求項２３に記載の出力回路。 - 【請求項４１】 ソースが前記第１のＭＯＳトランジス
タのバックゲートに接続され、ドレインが前記出力端子
に接続され、ゲートが前記第１基準電位ノードに接続さ
れた制御用ＭＯＳトランジスタをさらに具備した請求項
２３に記載の出力回路。 - 【請求項４２】 前記制御用ＭＯＳトランジスタのしき
い値の絶対値が前記前記第１のＭＯＳトランジスタのし
きい値の絶対値に等しいか、もしくは小さくされている
請求項３９ないし４１のいずれか１つに記載の出力回
路。 - 【請求項４３】 前記制御用ＭＯＳトランジスタ、前記
第１のパスゲート、前記第３のパスゲート及び前記第４
のパスゲートがそれぞれＰチャネルのＭＯＳトランジス
タで構成されておりかつこれらＭＯＳトランジスタのバ
ックゲートは前記第１のＭＯＳトランジスタのバックゲ
ートに共通に接続されており、前記第２のパスゲートが
ＮチャネルのＭＯＳトランジスタで構成されている請求
項２４に記載の出力回路。 - 【請求項４４】 前記制御用ＭＯＳトランジスタ、前記
第１のパスゲート及び前記第４のパスゲートがそれぞれ
ＰチャネルのＭＯＳトランジスタで構成されておりかつ
これらＭＯＳトランジスタのバックゲートは前記第１の
ＭＯＳトランジスタのバックゲートに共通に接続されて
おり、前記第２のパスゲートがＮチャネルのＭＯＳトラ
ンジスタで構成されている請求項２３もしくは２４に記
載の出力回路。 - 【請求項４５】 前記出力端子にドレインが接続され、
前記第１低電位ノードにソースが接続されたＮチャネル
のＭＯＳトランジスタをさらに具備した請求項２３もし
くは２４に記載の出力回路。 - 【請求項４６】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースとバックゲートとが電位的に分離
されたＭＯＳトランジスタと、 上記ＭＯＳトランジスタのソースとバックゲートとの間
に形成される寄生ｐｎ接合ダイオードの接合間電圧にほ
ぼ等しい電圧差を上記第１のＭＯＳトランジスタのソー
ス電位に対して持つような電位を発生する電位発生手段
と、 上記電位発生手段の出力と上記ＭＯＳトランジスタのゲ
ートとの間に挿入されたスイッチ手段とを具備したこと
を特徴とする出力回路。 - 【請求項４７】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースとバックゲートとが電位的に分離
され、ソースが高電位ノードに接続され、ドレインが出
力端子に接続されたＰチャネルの第１のＭＯＳトランジ
スタと、 Ｐチャネル及びＮチャネルのＭＯＳトランジスタからな
り上記第１のＭＯＳトランジスタのゲートに電位を供給
する電位供給回路と、 ソースが高電位ノードに接続され、ドレインが上記電位
供給回路に接続され、バックゲートが上記第１のＭＯＳ
トランジスタのバックゲートと接続されたＰチャネルの
第２のＭＯＳトランジスタと、 ソースが低電位ノードに接続され、ドレインが上記電位
供給回路に接続されたＮチャネルの第３のＭＯＳトラン
ジスタと、 ソース、ドレイン間が上記第１のＭＯＳトランジスタの
バックゲートと上記第２のＭＯＳトランジスタのドレイ
ンとの間に接続され、バックゲートが上記第１のＭＯＳ
トランジスタのバックゲートと接続されたＰチャネルの
第４のＭＯＳトランジスタと、 ソース及びドレインを有し、ソースが低電位ノードに接
続され、ドレインが上記出力端子に接続されたＮチャネ
ルの第５のＭＯＳトランジスタとを具備したことを特徴
とする出力回路。 - 【請求項４８】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースとバックゲートとが電位的に分離
され、ソースが高電位ノードに接続され、ドレインが出
力端子に接続されたＰチャネルの第１のＭＯＳトランジ
スタと、 Ｐチャネル及びＮチャネルのＭＯＳトランジスタからな
り上記第１のＭＯＳトランジスタのゲートに電位を供給
する電位供給回路と、 ソースが高電位ノードに接続され、ドレインが上記電位
供給回路に接続され、バックゲートが上記第１のＭＯＳ
トランジスタのバックゲートと接続されたＰチャネルの
第２のＭＯＳトランジスタと、 ソースが低電位ノードに接続され、ドレインが上記電位
供給回路に接続されたＮチャネルの第３のＭＯＳトラン
ジスタと、 ソース、ドレイン間が上記第１のＭＯＳトランジスタの
バックゲートとゲートとの間に接続され、バックゲート
が上記第１のＭＯＳトランジスタのバックゲートと接続
されたＰチャネルの第４のＭＯＳトランジスタと、 ソース及びドレインを有し、ソースが低電位ノードに接
続され、ドレインが上記出力端子に接続されたＮチャネ
ルの第５のＭＯＳトランジスタとを具備したことを特徴
とする出力回路。 - 【請求項４９】 ソース、ドレイン及びバックゲートを
有し、ソースが前記高電位ノードに接続され、ドレイン
が前記第１のＭＯＳトランジスタのバックゲートに接続
され、バックゲートが前記第１のＭＯＳトランジスタの
バックゲートに接続されたＰチャネルの第６のＭＯＳト
ランジスタをさらに具備した請求項４７もしくは４８に
記載の出力回路。 - 【請求項５０】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースが前記第１のＭＯＳトランジスタ
のバックゲートに接続され、ドレインが前記出力端子に
接続され、ゲートが前記高電位ノードに接続され、バッ
クゲートが前記第１のＭＯＳトランジスタのバックゲー
トに接続されたＰチャネルの第６のＭＯＳトランジスタ
をさらに具備した請求項４７もしくは４８に記載の出力
回路。 - 【請求項５１】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースが前記高電位ノードに接続され、
ドレインが前記第１のＭＯＳトランジスタのバックゲー
トに接続され、ゲートが前記出力端子に接続され、バッ
クゲートが前記第１のＭＯＳトランジスタのバックゲー
トに接続されたＰチャネルの第６のＭＯＳトランジスタ
をさらに具備した請求項４７もしくは４８に記載の出力
回路。 - 【請求項５２】 ソース、ドレイン、ゲート及びバック
ゲートを有し、ソースが前記出力端子に接続され、ドレ
イン及びゲートが前記第２のＭＯＳトランジスタのドレ
インに接続され、バックゲートが前記第１のＭＯＳトラ
ンジスタのバックゲートに接続されたＰチャネルの第６
のＭＯＳトランジスタをさらに具備した請求項４７もし
くは４８に記載の出力回路。
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