JP4132011B2 - 電界効果半導体装置 - Google Patents
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Description
【技術分野】
本発明は、電界効果半導体装置の改良に関する。
【0002】
【背景技術】
高速スイッチング特性に優れ、かつ高い入力インピーダンスをもち、入力損失が小さい電力用縦型半導体装置として、例えば絶縁ゲート電界効果トランジスタ(MOSFET)が知られている。図8は従来例のトレンチゲート型MOSFETの断面図である。この従来例のトレンチゲート型MOSFETでは、凹部110にゲート106を形成するトレンチ型構造をとることにより、表面積の有効利用を図るとともに電力ロスを低くすることを図っている。最近、炭化珪素(SiC)の単結晶材料を使用する電力用半導体装置が試作されており、図8のトレンチゲート型MOSFETも、n型の炭化珪素の半導体基板101上にエピタキシャル法でn型ドリフト層102を形成している。n型ドリフト層102上にp型ボディ層103を形成し、さらに、p型ボディ層の所定の領域にn型ソース領域104を形成している。n型ソース領域104とp型ボディ層103の両端部にn型ドリフト層102に達する凹部110を形成し、凹部110の表面に形成したゲート絶縁膜105を介してゲート電極106を形成している。P型ボディ層103とn型ソース領域104上にはソース電極108が形成されている。n型炭化珪素半導体基板101の下面にはドレイン電極107が形成されている。
【0003】
ゲート電極106に電圧を印加し、ゲート電極106と、凹部側壁部分のp型ボディ層103とに挟まれた凹部ゲート絶縁膜105に電界を与えることにより、ゲート絶縁膜105に接するp型ボディ層103の導電型がn型に反転し、ソースS−ドレインD間にキャリアを流すチャネルが形成される。
【0004】
図9に、他の従来例の、SiCを用いたACCUFET(Accumulation Field Effect Transistor:蓄積型電界効果トランジスタ、IEEE Electron Device Letters, vol. 18, No. 12, December 1997)の断面図を示す。ACCUFETは、ドリフト層102にイオンを注入することにより、p+型の埋込領域109を形成している。この埋込領域109を接続線115でソース領域104に接続してソース領域104と同電位にすることにより、ゲート絶縁膜105の下部の電界を緩和する。埋込領域109とソース領域104を同電位にすることにより、接合のビルトイン電圧の存在によりチャネル部111に空乏層が広がり、ゲートGにゲート電圧を印加しなくても、ドレインD−ソースS間の電流を阻止できるノーマリオフ動作が可能になるとともに、高耐圧化にも有利となる。
【0005】
図8のトレンチゲート型MOSFET等のトレンチ構造を有する縦型半導体装置において、高耐圧化を図ろうとすると、トレンチ110の底部やコーナー部に電界が集中しやすく、高耐圧化が難しい。特に、SiCを用いた半導体装置では、絶縁破壊電界が高いために、ドリフト層102の不純物濃度を高くしその抵抗を低くできる。その結果、トレンチ110の底部のゲート絶縁膜105近傍の電界が高くなり、高耐圧化が難しい。また、低オン抵抗を実現するためには、ゲート電圧を高くする必要があるが、高いゲート電圧を印加するとゲート絶縁膜105近傍の電界が高くなり、装置の信頼性が低下する。
【0006】
また、トレンチ構造を有する縦型半導体装置では、トレンチ110を形成するプロセスの影響により、ゲート絶縁膜105とドリフト層102との界面に存在する界面準位が大きくなるとともに界面の荒さが大きくなる。その影響でオン時の電流の通路であるチャネルの移動度が小さくなり、その結果として、オン抵抗が大きくなる。
【0007】
図9のトレンチ構造を有しないACCUFET等の半導体装置では、トレンチを形成しないため、トレンチ構造の半導体装置のように界面準位が大きくなることや界面の荒さの影響は小さい。また、オフ時にドレインDに高電圧が印加された場合、p+埋込領域109からドレイン電極107側に空乏層が広がり、埋込領域109とドリフト層の間をピンチオフ状態にして高電圧に耐えるため、ゲート絶縁膜105には、高い電界が印加されない。しかし、この構造でノーマリオフ、すなわちドレイン電圧が0Vでもオフ状態を維持するためには、埋込領域109とその上のチャネル領域111との接合部において、ビルトイン電圧で形成される空乏層により、チャネル領域111をピンチオフ状態にする必要がある。そのためチャネル領域111のチャネル幅を狭くしなければならない。一方、オン時、低オン抵抗を実現するためには、チャネル幅を広くする必要があり、したがって、ノーマリオフの維持と、オン時の低オン抵抗の両方を共に実現するのが困難である。
【発明の開示】
【0008】
本発明は、ゲート絶縁膜105下部の電界を緩和し、オン抵抗の低い、耐圧の高い、かつ信頼性の高い半導体装置を提供することを目的としている。
【0009】
本発明の半導体装置は、高不純物濃度の第1導電型のソース領域を備える低不純物濃度の第1導電型のチャネル領域を、その底部の一部分を除いて、第2導電型の、埋込ゲート領域、埋込ゲートコンタクト領域及び表面ゲートコンタクト領域に接するように設ける。さらに第1導電型のソース領域と第2導電型の表面ゲートコンタクト領域の間の前記チャネル領域に絶縁膜を介して対向するようにゲート電極を設ける構成を有する。
【0010】
この構成により、オン時にゲート電極に接合のビルトイン電圧以下の電圧を印加したとき、前記チャネル領域に広がっている空乏層がチャネル領域の狭い範囲に縮少する。このため電流の流れるチャネル幅が広くなり、低いゲート電圧でも低いオン抵抗を実現できる。
【0011】
オフ時には、第2導電型の埋込ゲート領域及び埋込ゲートコンタクト領域と、ドリフト層の接合からドレイン側に空乏層が広がり、両埋込領域間をピンチオフし電圧を分担するため、ゲート絶縁膜には高電界が印加されず、高い信頼性の半導体装置を実現できる。
【0012】
さらに、第2導電型の埋込ゲート領域と第2導電型の埋込ゲートコンタクト領域の間において、オン抵抗を低い値に保ちつつゲート抵抗を低減させるために、第2導電型の埋込ゲート接続領域を所定の間隔を隔てて設ける。これにより3つの第2導電型領域は電気的に接続される。
【0013】
この構造により、ゲートにビルトイン電圧以下の電圧を印加して、チャネル領域に広がる空乏層を上下のみならず四方からも狭い範囲に縮めることができる。その結果、チャネル幅を広くでき、低いゲート電圧においても低いオン抵抗を実現できる。またノーマリオフも容易に実現でき、かつ高耐圧化ができる。
【0014】
特に、ゲートが、MOS絶縁ゲートと埋込ゲートとに分離されているので、それぞれのゲートを独立に制御することもできる。MOS絶縁ゲートに埋込ゲートより高い電圧を印加すれば、さらに大きなキャリアの蓄積効果が得られ、さらにオン抵抗を低くすることができる。
【0015】
また、ゲートにビルトイン電圧以上の電圧を印加することにより、第2導電型の埋込ゲートからチャネル領域にホールが注入され、第1導電型の層を伝導度変調し、さらにオン抵抗を低減することができる。
【0016】
特に、第2導電型の埋込ゲート領域を、活性化率の低い不純物のイオン打ち込みなどで形成し、第2導電型の埋込ゲートコンタクト領域を活性化率の高い不純物のイオン打ち込みなどで形成する。これにより、第2導電型の埋込ゲートコンタクト領域からホールが注入され、効率的に伝導度変調が起こり、さらにオン抵抗を低くすることができる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の好適な実施例を図1から図7を参照して説明する。図1ないし図7は、それぞれ各実施例の半導体装置の1個のセグメントを示しており、このセグメントを図の左右方向に複数個連結して、大容量の半導体装置を構成する。各図において、図示された各要素の寸法は、実際の寸法とは対応していない。
【0018】
《第1実施例》
図1は、本発明の第1実施例の耐圧5kVのSiC(炭化珪素)電界効果トランジスタのセグメントの断面図であり、セグメントは紙面に垂直な方向に長いストライプ状である。図1において、厚さ約300μmの、高不純物濃度のn型のSiCのドレイン領域1の上に厚さ約60μmの低不純物濃度のn型のSiCドリフト層2が形成されている。ソース電極12に接続されているn型のSiCのソース領域4の厚さは0.2μmであるが0.1μmから0.3μm程度でもよい。ゲート絶縁膜8の厚さは0.10μmである。p+型SiCの埋込ゲート領域5の厚さの最適値は0.3μmである。しかし0.1μmから0.5μmでもかまわない。n−型のチャネル領域3の最適厚さは0.3μmである。しかし0.1μmから0.5μmでもかまわない。p+型の埋込ゲート領域5の幅は、n型のソース領域4より5μm程度長いのが望ましい。しかし3μmから10μm長ければよい。p+型の埋込ゲート領域5とp+型の埋込ゲートコンタクト領域6との間の間隔は3μmが最適である。しかし2μmないし5μmであればよい。本実施例では、ゲート電極13は紙面に垂直な方向に長いストライプ状である。しかしその形状は例えば円形や四角形等であってもかまわない。
【0019】
本実施例の電界効果トランジスタの製作方法の一例は、次のとおりである。ドレイン領域1として機能する1018から1020atm/cm3の高不純物濃度のn型SiC基板を用意し、この一方の表面に1014から1016atm/cm3のSiC低不純物濃度のn型ドリフト層2を気相成長法等により形成する。次に、1018atm/cm3程度のp+型の埋込ゲート領域5、及びp+型の埋込ゲートコンタクト領域6をアルミニウム等のイオン打ち込み等により形成し、その上に再度1014から1016atm/cm3のSiC低不純物濃度のn型ドリフト層のチャネル領域3を気相成長法等により形成する。次に、チャネル領域3の両端部において、p+型埋込ゲートコンタクト領域6に達するp+型ゲートコンタクト領域7を、アルミニウムのイオン打ち込み法等により形成する。
【0020】
次に、チャネル領域3の中央部に1018から1020atm/cm3の高不純物濃度のn型ソース領域4を窒素等のイオン打ち込み法により形成する。チャネル領域3、n型ソース領域4及びp型ゲートコンタクト領域7の上にSiO2の絶縁膜8を形成した後、p+型ゲートコンタクト領域7上の両端部のSiO2絶縁膜8を取り除き、Al等の金属膜で、p型ゲートコンタクト領域7に接続されたゲート電極13を形成する。また、n型ソース領域4の中央部のSiO2絶縁膜8を取り除き、アルミニウム、ニッケル等の金属膜で、n型ソース領域4に接続されたソース電極12を形成する。さらに、セグメントの奥行き方向(図1の紙面に垂直な方向)の1箇所の位置で埋込ゲート領域5の一部分を露出させ、露出した埋込ゲート領域5に電極G1を接続してソース電極12側に取り出す。最後に、アルミニウム、ニッケル等でドレイン領域1に接続されたドレイン電極11を形成し、完成する。
【0021】
本実施例のSiC電界効果トランジスタでは、ドレインDの電位がソースSの電位より高い状態で、ゲートG1、G2とソースS間の電位を0Vとすると、埋込ゲート領域5とそれに接するn型ドリフト層2及びn型チャネル領域3の接合部からビルトイン電圧に対応した空乏層が広がり、チャネル領域3をピンチオフ状態にできる。その結果、ソースS−ドレインD間の電流を遮断できノーマリオフとなる。この時、p+型の埋込ゲート領域5及び埋込ゲートコンタクト領域6と、ドレインD側のn型ドリフト層2との接合から空乏層が広がり、埋込ゲート領域5と埋込ゲートコンタクト領域6の間のチャネル領域3をピンチオフ状態にする。空乏層はドレインD側にも広がりこのn型ドリフト層2の空乏層が電圧を分担するために、ゲート絶縁膜8に高電界が印加されることを防止でき、高い信頼性が得られる。また、ゲートG1に負電圧を印加することにより、高いドレイン電圧でチャネル領域3をピンチオフ状態にでき、高耐圧化ができる。
【0022】
ドレインDの電位がソースSの電位より高く、かつゲートG1、G2の電位がソースSの電位よりも高くなるようにゲート電圧を印加すると、チャネル領域3、及びp+型埋込ゲート領域5とp+型埋込ゲートコンタクト領域6の間の空乏層が狭くなり、オン抵抗が低減する。ゲート電極13と、絶縁膜8を介して電極13に対向するチャネル領域3とは、MOS電界効果素子を形成している。従って上記の電圧印加状態においては、MOSの電界効果にもとづくキャリアの蓄積効果により、チャネル領域3のチャネル抵抗が低減され、オン抵抗がさらに低くなる。ゲート電圧を更に高くすれば、空乏層はさらに狭くなり、チャネル領域3にさらに多くの電子が蓄積されるために、オン抵抗はさらに低減する。
【0023】
この実施例の電界効果トランジスタの耐圧はゲートG1、G2を0Vとした時、約5.3kVであり、オン抵抗は、ゲート電圧をMOS蓄積効果の生じるしきい値電圧よりも高い2.5Vとしたとき、約69mΩcm2であった。ゲートG1に−20Vを印加すると、耐圧を6kVに向上させることができた。また、ゲート電圧をビルトイン電圧(SiCでは約2.5V)以下にすると、ゲートG1、G2には空乏層の容量分の電流しか流れず、駆動電力を低く抑えることができる。また、ゲート電圧をビルトイン電圧以上にすれば、ゲートG1、G2からホールが注入され、少ないホールの注入で伝導度変調をおこさせることができる。これにより、さらに低いオン抵抗、ひいては低いオン電圧を実現できる。また、本実施例の電界効果トランジスタは、トレンチを有しないので、トレンチ加工をするための反応性イオンエッチング処理を行わない。従ってトレンチ構造を有する電界効果トランジスタのトレンチ部で問題となるような界面準位や界面の荒れによる悪影響はほとんどない。
【0024】
《第2実施例》
図2の(a)は、本発明の第2実施例の電界効果トランジスタの断面図、同(b)は、p+型埋込ゲート領域5およびp+型の埋込ゲートコンタクト領域6を含む図2の(a)のb−b断面図である。図1に示す第1実施例の電界効果トランジスタでは、p+型の埋込ゲート領域5は、紙面に垂直な方向の所定の1箇所の位置でゲート端子G1に接続されている。従って紙面に垂直な方向に長い埋込領域5の、ゲート端子G1から離れた位置では、ゲート端子G1と埋込ゲート領域5間の抵抗(ゲート抵抗)が高くなる。第2実施例の電界効果トランジスタは、図2の(b)に示すように、p型埋込ゲート領域5とp型埋込ゲートコンタクト領域6との間に、両者を接続する複数のp+型の埋込ゲート接続領域9を一定の間隔で設けている。この点を除けば両実施例の構造はほぼ同じである。複数の埋込ゲート接続領域9を設けることにより、p+型の埋込ゲート領域5とp+型の埋込ゲートコンタクト領域6とが複数の箇所で電気的に接続される。この構成により、埋込ゲート領域5が、一定間隔毎に埋込ゲートコンタクト領域6とp+型ゲートコンタクト領域7を介してゲートG2に接続されることになり、p型埋込ゲート領域5のゲート抵抗を大幅に低減できる。例えば長さ1mmの素子にp+型埋込ゲート接続領域9を100μm間隔で設けた場合、オン抵抗はほとんど増加せずに、ゲート抵抗を約10分の1に低減できる。
【0025】
また、この構造により、ゲートG2にp+n−接合のビルトイン電圧以下の電圧を印加して、チャネル領域3に広がる空乏層を、上下方向のみならず左右方向においても狭くすることにより、チャネル幅を広くでき、低いゲート電圧でも低いオン抵抗を実現できる。またノーマリオフも容易に実現できる。
【0026】
《第3実施例》
図3は、本発明の第3実施例のSiC電界効果トランジスタのセグメントの断面図である。本実施例では、ゲート電極13の全面に絶縁膜17を形成し、絶縁膜17の全面にソース電極12Aを形成している。上記のソース電極12Aを絶縁膜17を介してゲート電極13上に設けた点を除く他の構成は第1実施例と同じであるので重複する説明を省略する。図3の構成にすることにより、ソース電極12Aの面積が大きくなるので、その抵抗を大幅に低減することができる。本実施例では、ソース電極12Aにソース端子Sをワイヤボンディングにより接続してもよいが、ソース電極12Aの面に平板状のソース端子板18を圧接してもよい。このようにすると、ゲート電極13を含むゲート部に印加される圧力によるストレスが緩和され高い信頼性が得られる。
【0027】
《第4実施例》
図4は、本発明の第4実施例の、SiC電界効果トランジスタのセグメントの断面図である。本実施例では、p型のゲートコンタクト領域7にゲート電極13Aを形成し、ゲート絶縁膜8の上に他のゲート電極のMOSゲート13Bを形成している。その他の構成は図1に示す第1実施例と同じであるので重複する説明は省略する。ゲート電極を、ゲート電極13AとMOSゲート13Bとに分離したことにより、ゲート電極13AとMOSゲート13Bに互いに異なるゲート電圧を印加することができ、埋込ゲートコンタクト領域6や埋込ゲート領域5の近傍のドリフト層2と、MOSゲート13Bに絶縁膜8を介して対向するチャネル領域3とを独立に制御できる。従って、オンにする時、MOSゲート13Bに、埋込ゲートコンタクト領域6につながるゲート電極13Aより大きな電圧を印加することにより、MOS構造によるキャリアの蓄積効果がさらに大きくなり、さらにオン抵抗を低減できる。例えば、耐電圧5.3kVの電界効果トランジスタで、MOSゲート13Bに5V、ゲート電極13Aに2.5Vを印加すると、MOSゲート13Bに2.5Vを印加した場合に比べ、オン抵抗は約20%低減し、54mΩcm2になる。さらに、ゲート電極13Aの電圧をあげると、埋め込みゲート領域5、埋め込みゲートコンタクト領域6及びゲートコンタクト領域7からチャネル領域3にホールが注入され、伝導度変調が生じてオン抵抗はさらに低減し、18mΩcm2にできる。また、ゲート電極13Aに−20Vの電圧を印加することにより、ドレイン電圧が高い場合でもチャネル領域3をピンチオフにできるので、高耐圧化が図れ、6kVの高耐圧が実現できた。
【0028】
《第5実施例》
図5は、本発明の第5実施例の、SiC電界効果トランジスタのセグメントの断面図である。本実施例では、電界効果トランジスタのセグメントの両端部に段部を設けたトレンチ構造にしている。トレンチ構造にしたことにより、チャネル領域3はn型ドリフト層2から突出した形状となる。チャネル領域3の上面及び側面には絶縁膜8Aを介してゲート電極13Cが形成されている。ゲート電極13Cの両端部は埋込ゲートコンタクト領域6に接している。その他の構成は図1に示す実施例1と同じであるので、重複する説明を省略する。ゲート電極13Cに正の電圧を印加した時に、チャネル領域3の両側壁においてキャリアの蓄積効果が生じ、キャリアが蓄積される領域をp型埋込ゲートコンタクト領域6とp型埋込ゲート領域5の間までのばすことができる。これによりさらなるオン抵抗の低減が図れる。耐電圧5.3kVの電界効果トランジスタ素子の場合、オン抵抗を61mΩcm2にすることができた。
【0029】
なお、本構造において両側壁は埋込ゲート領域5と埋込ゲートコンタクト領域6の間に位置しているが、埋込ゲートコンタクト領域6の上に位置してもよい。これにより若干耐圧が下がるが、電流通路が広くなるのでオン抵抗を更に低減できる。
【0030】
《第6実施例》
図6は、本発明の第6実施例のSiCサイリスタのセグメントの断面図である。図において、アノード領域21として機能する1018から1020atm/cm3の高不純物濃度のp型SiCの基板に、1014から1016atm/cm3の低不純物濃度のn型ドリフト層2を気相成長法等により形成する。ドリフト層2の上に、前記第1実施例の場合と同様に、p型の埋込ゲート領域5及びp型の埋込ゲートコンタクト領域6を形成する。同様にしてp型のゲートコンタクト領域7、チャネル領域3及びn型のカソード領域22を形成する。カソード領域22にカソード電極15を設ける。チャネル領域3に絶縁膜8を介してゲート電極13を設ける。ゲート電極13の端部はゲートコンタクト領域7に接している。アノード領域21にはアノード電極14が設けられている。
【0031】
ゲートG及びカソードKを0Vとし、アノードAに正の電圧を印加すると、埋込ゲート領域5とチャネル領域3との接合部にビルトイン電圧に基づく空乏層が広がり、チャネル領域3をピンチオフ状態にする。これにより、順方向電圧に耐える耐電圧性が生じる。ゲートG及びカソードKを0Vとし、アノードAに負の電圧を印加すると、p+型アノード領域21とドリフト層2との接合部に空乏層が広がり、逆方向電圧に耐える耐電圧性が生じる。したがって、本実施例のSiCサイリスタは順方向および逆方向ともに高耐圧を実現できる。一方、アノードAに正の電圧を印加し、ゲートGにカソードKを基準にしてビルトイン電圧以上の電圧を印加すると、p+型アノード領域21、n−型ドリフト層2、p+型埋込ゲート領域5及びn+型カソード領域のサイリスタ部がオンとなる。ドリフト層2内にアノード領域21から正孔が注入されるため、伝導度変調が生じ、高電流密度領域でオン抵抗が大幅に低減する。耐電圧5.3kVのサイリスタ素子の場合で、電流立ち上がり後のオン抵抗を、10mΩcm2以下にすることができた。
【0032】
本実施例において、p+型アノード領域21の不純物濃度を1016から1018atm/cm3の範囲に抑えるか、またはp+型アノード領域21とn−ドリフト領域2との間に点線で示すようにn型の高濃度領域2Bを設けるかして、p+型アノード領域21からの正孔の注入量を抑えることによりIGBTとして動作させることが出来る。この場合のオン抵抗は、サイリスタのオン抵抗10mΩcm2より大きく40mΩcm2程度になるが、スイッチング速度が速くゲート信号をオンオフするだけで電流をオンオフできるという利点がある。
【0033】
アノード領域21となる初期材料のSiCのp型基板は低抵抗にすることが困難である。そこでアノード21とカソード15間のオン抵抗(前記のように、サイリスタでは10mΩcm2、IGBTでは40mΩcm2)を更に低減するためにはp+型アノード領域21を薄くするのが効果的である。上記の場合は80〜200μm程度の厚さであるが、例えばこれを0.3〜20μm程度の厚さにすれば、製作を過度に難しくすることなくサイリスタやIGBTのオン抵抗を1/10(0.3μmのとき)から1/2(20μmのとき)程度に大幅に低減できる。この場合は、例えば実施例1の製作方法においてドレイン電極を形成する前にp+型アノード領域21を研削や研磨して前記の厚さにすることにより可能となる。また、p+型アノード領域21を1μm以下にする場合は、研削や研磨によりアノード領域21を完全に除去した後にアルミニウムや硼素のイオン打ち込みなどによりn−型ドリフト領域2の表面にp+型領域を新たに形成するのが好ましい。
【0034】
《第7実施例》
図7は、本発明の第7実施例のSiCを用いたGTOサイリスタ(Gate Turn Off Thyristor)のセグメントの断面図である。図7のSiCを用いたGTOサイリスタは、図6のSiCサイリスタの各構成要素において、n型をp型に変えp型をn型に変えたものである。図7において、下部のカソード領域22Aにカソード電極15Aが設けられ、上部のアノード領域21にアノード電極14Aが設けられている。
【0035】
ゲートG及びアノードAを0Vとし、カソードKに負の電圧を印加すると、埋込ゲート領域5とその上のチャネル領域3との接合部近傍にビルトイン電圧に基づく空乏層が広がり、チャネル領域3をピンチオフ状態にする。これにより順方向電圧に耐える耐電圧性が生じる。ゲートG及びアノードAを0Vとし、カソードKに正の電圧を印加すると、カソード領域22Aとドリフト層2との接合部近傍に空乏層が広がり、逆方向電圧に耐える耐電圧性が生じる。したがって、本実施例のSiCを用いたGTOサイリスタは順方向および逆方向ともに高耐圧を実現できる。一方、カソードKに負の電圧を印加し、ゲートGにアノードAを基準にしてビルトイン電圧以下の電圧を印加すると、GTOサイリスタがオンとなる。ドリフト層2内にカソード領域22から電子が注入されるため、伝導度変調が生じ、高電流密度領域のオン抵抗が大幅に低減する。GTOサイリスタがオンした状態において、ゲートGに逆バイアスを印加し、アノードA−カソードK間を流れる電流の一部をゲートGから引き抜くことにより、GTOサイリスタをオフ状態にすることができる。
【0036】
《第8実施例》
本発明の第8実施例では、前記の第1実施例から第5実施例の電界効果トランジスタ及び第6及び第7実施例のSiCサイリスタにおいて、埋込ゲート領域5をイオン活性化率の低いホウ素のイオン打ち込みにより形成し、埋込ゲートコンタクト領域6を活性化率の高いアルミニウム等のイオン打ち込みなどにより形成する。埋込ゲート領域5のイオン活性化率が低いために、埋込ゲート領域5からはほとんどホールが注入されず、活性化率の高い埋込ゲートコンタクト領域6からホールが注入される。このホールがチャネル領域3及びドリフト層2の伝導度を効率的に変調させるので、さらなるオン抵抗の低減が図れる。オン抵抗は、前記第1ないし第7実施例のものより約10%低減できる。
【0037】
以上、8つの実施例を説明したが、本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。例えば基本となる素子は、IGBT等でもよい。MOSゲート、埋め込みゲート領域及び埋め込みゲートコンタクト領域をそれぞれ分離し、例えば第4実施例のように、別々のゲートとする構成にしてもよい。
【0038】
前記各実施例では、SiCを用いた素子の場合のみを述べたが、本発明はシリコン、ガリウムヒ素等の他の半導体材料を用いた素子にも適用できる。特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた素子にも有効に適用できる。
【0039】
前記第1ないし第6実施例では低不純物濃度のドリフト層2がn型の素子の場合について述べたが、ドリフト層がp型の素子の場合には、他の要素のn型領域をp型領域に、p型領域をn型領域に置き変えることにより、本発明の構成を適用できる。
【産業上の利用の可能性】
【0040】
以上各実施例の説明から明らかなように、本発明の電界効果半導体装置は、第2導電型の埋込ゲート領域、第2導電型埋込ゲートコンタクト領域、第2導電型ゲートコンタクト領域及びMOSゲートを設けることにより、ノーマリオフで高耐圧を保ち、かつオン時に低いゲート電圧でも低いオン抵抗を有する電界効果トランジスタを実現できる。ゲート電圧が低くてよいので、ゲート絶縁膜の信頼性が向上する。
【0041】
ゲートを埋込ゲートとMOSゲートに分離したものでは、各ゲートを独立に制御でき、さらにオン抵抗を低減することができる。
【0042】
第2導電型埋込ゲート領域より第2導電型埋込ゲートコンタクト領域の方を活性化率の高い不純物により形成することにより、伝導度変調が効果的に行われ、さらにオン抵抗を低減することができる。
【図面の簡単な説明】
【図1】 図1は、本発明の第1実施例の電界効果トランジスタの断面図である。
【図2】 図2は、(a)は本発明の第2実施例の電界効果トランジスタの埋込ゲート領域を示す断面図である。(b)は(a)のb−b断面図である。
【図3】 図3は、本発明の第3実施例の電界効果トランジスタの断面図である。
【図4】 図4は、本発明の第4実施例の電界効果トランジスタの断面図である。
【図5】 図5は、本発明の第5実施例の電界効果トランジスタの断面図である。
【図6】 図6は、本発明の第6実施例のサイリスタの断面図である。
【図7】 図7は、本発明の第7実施例のGTOの断面図である。
【図8】 図8は、従来のトレンチ型電界効果半導体装置の断面図である。
【図9】 図9は、従来の平面型電界効果半導体装置の断面図である。
Claims (12)
- 高不純物濃度の第1の導電型のドレイン領域の上に形成した、低不純物濃度の第1の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第2の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に形成した第2の導電型の埋込ゲートコンタクト領域、
前記埋込ゲートコンタクト領域の上の一部分に形成した第2の導電型のゲートコンタクト領域、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に形成した第1の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第1の導電型のソース領域、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記ソース領域の表面の一部分に形成した絶縁膜、
前記絶縁膜の表面及びゲートコンタクト領域の表面に設けたゲート電極、及び
前記ソース領域に設けたソース電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記ソース領域の表面の一部分まで延在しており、
前記ゲート電極と前記ソース電極とは電気的に絶縁されている電界効果半導体装置。 - 前記第1の導電型のドリフト層内に、前記埋込ゲート領域と前記埋込ゲートコンタクト領域とを接続するための第2の導電型の埋込ゲート接続領域を形成したことを特徴とする請求項1記載の電界効果半導体装置。
- 前記ゲート電極の全面に絶縁膜を介して形成され、前記ソース領域に接続されているソース電極を備える請求項1記載の電界効果半導体装置。
- 前記ゲート電極が、前記ゲートコンタクト領域に接するように形成した第1のゲート電極と、前記絶縁膜を介して前記チャネル領域に対向するように形成した第2のゲート電極とからなる請求項1記載の電界効果半導体装置。
- 高不純物濃度の第1の導電型のドレイン領域の上に形成した、低不純物濃度の第1の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第2の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に形成した第2の導電型の埋込ゲートコンタクト領域、
前記埋込ゲート領域の上にこの埋込ゲート領域より広い範囲に形成した第1の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第1の導電型のソース領域、
前記ドリフト領域の表面、前記チャネル領域の側面及び表面及び前記ソース領域の表面の一部分に形成した絶縁膜、
前記絶縁膜及び前記埋込ゲートコンタクト領域の上に形成したゲート電極、及び
前記ソース領域に形成したソース電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記ソース領域の表面の一部分まで延在しており、
前記ゲート電極と前記ソース電極とは電気的に絶縁されている電界効果半導体装置。 - 高不純物濃度の第2の導電型のアノード領域の上に形成した、低不純物濃度の第1の導電型のドリフト領域、
前記アノード領域の前記ドリフト領域に接する面の反対面に形成したアノード電極、
前記ドリフト領域内の、前記アノード領域に接する面の反対面の近傍の中央領域に形成した第2の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に形成した第2の導電型の埋込ゲートコンタクト領域、
前記埋込ゲートコンタクト領域の上の一部分に形成した第2の導電型のゲートコンタクト領域、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に形成した第1の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第1の導電型のカソード領域、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記カソード領域の表面に形成した絶縁膜、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面に設けたゲート電極、及び
前記カソード領域に設けたカソード電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記カソード領域の表面の一部分まで延在しており、
前記ゲート電極と前記カソード電極とは電気的に絶縁されている電界効果半導体装置。 - 前記第2の導電型のアノード領域と第1の導電型のドリフト領域との間に、第1の導電型の高濃度領域を形成したことを特徴とする請求項6記載の電界効果半導体装置。
- 高不純物濃度の第1の導電型のカソード領域の上に形成した、低不純物濃度の第2の導電型のドリフト領域、
前記カソード領域の前記ドリフト領域に接する面の反対面に形成したカソード電極、
前記ドリフト領域内の、前記カソード領域に接する面の反対面の近傍の中央領域に形成した第1の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記カソード領域に接する面の前記反対面の近傍の端部領域に形成した第1の導電型の埋込ゲートコンタクト領域、
前記埋込ゲートコンタクト領域の上の一部分に形成した第1導電型のゲートコンタクト領域、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に形成した第2の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第2の導電型のアノード領域、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記アノード領域の表面に形成した絶縁膜、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面に設けたゲート電極、及び
前記アノード領域に設けたアノード電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記アノード領域の表面の一部分まで延在しており、
前記ゲート電極と前記アノード電極とは電気的に絶縁されている電界効果半導体装置。 - 高不純物濃度の第1の導電型のドレイン領域として働く炭化珪素基板の上に、低不純物濃度の第1の導電型のドリフト領域を形成するステップ、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面にドレイン電極を形成するステップ、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に第2の導電型の埋込ゲート領域を形成するステップ、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に第2の導電型の埋込ゲートコンタクト領域を形成するステップ、
前記埋込ゲートコンタクト領域の上の一部分に第2の導電型のゲートコンタクト領域を形成するステップ、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に第1の導電型のチャネル領域を形成するステップ、
前記チャネル領域の表面近傍の中央領域に第1の導電型のソース領域を形成するステップ、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記ソース領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及びゲートコンタクト領域の表面にゲート電極を形成するステップ、及び
前記ソース領域にソース電極を形成するステップ、
を備え、
前記ゲート電極は、前記絶縁膜を介して前記ソース領域の表面の一部分まで延在するように、形成し、
前記ゲート電極と前記ソース電極とは電気的に絶縁されるように形成する電界効果半導体装置の製造方法。 - 高不純物濃度の第2の導電型のアノード領域として働く炭化珪素基板の上に、低不純物濃度の第1の導電型のドリフト領域を形成するステップ、
前記アノード領域の前記ドリフト領域に接する面の反対面にアノード電極を形成するステップ、
前記ドリフト領域内の、前記アノード領域に接する面の反対面の近傍の中央領域に第2の導電型の埋込ゲート領域を形成するステップ、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に第2の導電型の埋込ゲートコンタクト領域を形成するステップ、
前記埋込ゲートコンタクト領域の上の一部分に第2の導電型のゲートコンタクト領域を形成するステップ、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に第1の導電型のチャネル領域を形成するステップ、
前記チャネル領域の表面近傍の中央領域に第1の導電型のカソード領域を形成するステップ、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記カソード領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面にゲート電極を形成するステップ、及び
前記カソード領域にカソード電極を形成するステップ、
を備え、
前記ゲート電極は、前記絶縁膜を介して前記カソード領域の表面の一部分まで延在するように、形成し、
前記ゲート電極と前記カソード電極とは電気的に絶縁されるように形成する電界効果半導体装置の製造方法。 - 前記アノード領域を除去するステップ、
前記アノード領域を除去したドリフト領域にイオン打ち込みにより第2の導電型の領域を形成するステップ
を更に備える請求項10記載の電界効果半導体装置の製造方法。 - 高不純物濃度の第1の導電型のカソード領域として働く炭化珪素基板の上に、低不純物濃度の第2の導電型のドリフト領域を形成するステップ、
前記カソード領域の前記ドリフト領域に接する面の反対面にカソード電極を形成するステップ、
前記ドリフト領域内の、前記カソード領域に接する面の反対面の近傍の中央領域に第1の導電型の埋込ゲート領域を形成するステップ、
前記ドリフト領域内の、前記カソード領域に接する面の前記反対面の近傍の端部領域に第1の導電型の埋込ゲートコンタクト領域を形成するステップ、
前記埋込ゲートコンタクト領域の上の一部分に第1導電型のゲートコンタクト領域を形成するステップ、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に第2の導電型のチャネル領域を形成するステップ、
前記チャネル領域の表面近傍の中央領域に第2の導電型のアノード領域を形成するステップ、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記アノード領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面にゲート電極を形成するステップ、及び
前記アノード領域にアノード電極を形成するステップ、
を備え、
前記ゲート電極は、前記絶縁膜を介して前記アノード領域の表面の一部分まで延在するように、形成し、
前記ゲート電極と前記アノード電極とは電気的に絶縁されるように形成する電界効果半導体装置製造方法。
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