KR20120000902A - 스캔 패스를 포함하는 집적 회로 - Google Patents

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Abstract

본 발명의 집적 회로는, 각각이 데이터 입력단, 스캔 인에이블 신호를 입력받는 스캔 데이터 입력단, 스캔 인에이블 입력단 그리고 데이터 출력단을 갖는 제1 및 제2 플립플롭들, 그리고 상기 제1 플립플롭의 데이터 출력단과 상기 제2 플립플롭의 스캔 데이터 입력단 사이에 연결되며, 상기 스캔 인에이블 신호가 스캔 모드를 나타내는 동안 동작하는 스캔 패스를 포함하며, 상기 스캔 패스는, 전원 전압과 제1 노드 사이에 연결되고, 상기 제1 플립플롭의 상기 데이터 출력단과 연결된 입력단 및 출력단을 포함하는 인버터와, 상기 스캔 인에이블 신호를 입력받는 제1 입력단, 상기 인버터의 상기 출력단으로부터 출력되는 신호를 입력받는 제2 입력단 및 출력단을 갖는 로직 게이트와, 상기 로직 게이트의 상기 출력단과 상기 제2 플립플롭의 상기 스캔 데이터 입력단 사이에 연결된 지연 회로 그리고 상기 인버터의 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 스캔 인에이블 신호에 의해서 제어되는 스위칭 소자를 포함한다. 상기 스위칭 소자는 상기 스캔 인에이블 신호가 상기 스캔 모드를 나타내는 동안 상기 인버터를 비동작 상태로 설정한다.

Description

스캔 패스를 포함하는 집적 회로{INTEGRATED CIRCUIT HAVING SCAN PATH}
본 발명은 집적 회로에 관한 것으로, 좀 더 구체적으로는 스캔 패스를 포함하는 집적 회로에 관한 것이다.
고밀도 집적(large scale integrated circuit, LSI) 회로에서 초고밀도 집적 (very large scale integrated, VLSI) 회로로 발전하면서 집적 회로에 포함되는 조합 로직(combinational logic)의 수가 증가하였다. 초고밀도 집적 회로 내 조합 로직의 무결성(integrity)을 검증하기 위해서 사용되는 기법 가운데 하나가 스캔 패스(scan path)를 이용하는 것이다. 그러나, 스캔 패스는 집적 회로의 전력 소모를 증가시키고, 동작 속도를 저하시키는 문제를 유발한다.
단일 집적 회로 상에 집적되는 트랜지스터들의 수가 매우 많아짐에 따라서 누설 전력 소모(leakage power consumption)는 중요한 문제로 대두되고 있다.
따라서 본 발명의 목적은 전력 소모를 최소로 하는 스캔 패스를 포함하는 집적 회로를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 집적 회로는, 각각이 데이터 입력단, 스캔 인에이블 신호를 입력받는 스캔 데이터 입력단, 스캔 인에이블 입력단 그리고 데이터 출력단을 갖는 제1 및 제2 플립플롭들, 그리고 상기 제1 플립플롭의 데이터 출력단과 상기 제2 플립플롭의 스캔 데이터 입력단 사이에 연결되며, 상기 스캔 인에이블 신호가 스캔 모드를 나타내는 동안 동작하는 스캔 패스를 포함한다. 상기 스캔 패스는, 전원 전압과 제1 노드 사이에 연결되고, 상기 제1 플립플롭의 상기 데이터 출력단과 연결된 입력단 및 출력단을 포함하는 인버터와, 상기 스캔 인에이블 신호를 입력받는 제1 입력단, 상기 인버터의 상기 출력단으로부터 출력되는 신호를 입력받는 제2 입력단 및 출력단을 갖는 로직 게이트와, 상기 로직 게이트의 상기 출력단과 상기 제2 플립플롭의 상기 스캔 데이터 입력단 사이에 연결된 지연 회로, 그리고 상기 인버터의 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 스캔 인에이블 신호에 의해서 제어되는 스위칭 소자를 포함한다. 상기 스위칭 소자는 상기 스캔 인에이블 신호가 상기 스캔 모드를 나타내는 동안 상기 인버터를 비동작 상태로 설정한다.
이 실시예에 있어서, 상기 로직 게이트는 앤드 게이트이다.
이 실시예에 있어서, 상기 스위칭 소자는, 상기 인버터의 상기 제1 노드와 연결된 드레인, 상기 접지 전압과 연결된 소스 및 상기 스캔 인에이블 신호와 연결된 게이트를 갖는 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 인버터는 상기 전원 전압과 상기 제1 노드 사이에 직렬로 순차적으로 연결된 제1 및 제2 트랜지스터들을 포함하며, 상기 제1 및 제2 트랜지스터들의 게이트들은 상기 제1 플립플롭의 상기 데이터 출력단과 연결된다.
이 실시예에 있어서, 상기 제1 플립플롭의 상기 데이터 출력단과 상기 제2 플립플롭의 상기 데이터 입력단 사이에 연결된 조합 로직을 더 포함한다.
본 발명의 다른 특징에 의하면 로직 회로는, 각각이 데이터 입력단, 스캔 인에이블 신호를 입력받는 스캔 데이터 입력단, 스캔 인에이블 입력단 그리고 데이터 출력단을 갖는 제1 및 제2 플립플롭들과, 상기 스캔 인에이블 신호 및 상기 제1 플립플롭의 상기 데이터 출력단으로부터 출력되는 신호를 입력받고, 제1 지연 신호를 출력하는 제1 지연 회로와, 상기 스캔 인에이블 신호를 입력받는 제1 입력단, 상기 제1 지연 회로로부터의 상기 제1 지연 신호를 입력받는 제1 입력단 및 출력단을 갖는 로직 게이트, 그리고 상기 로직 게이트의 상기 출력단과 상기 제2 플립플롭의 상기 스캔 데이터 입력단 사이에 연결된 제2 지연 회로를 포함한다.
상기 제1 지연 회로는, 복수의 연결 노드들과, 상기 복수의 연결 노드들에 각각 대응하고, 각각이 전원 전압과 대응하는 연결 노드 사이에 연결되며, 상기 제1 플립플롭의 상기 데이터 출력단과 상기 로직 게이트의 상기 제2 입력단 사이에 직렬로 연결된 복수의 인버터들, 그리고 상기 복수의 연결 노드들에 각각 대응하고, 각각이 대응하는 연결 노드와 접지 전압 사이에 연결되며, 상기 스캔 인에이블 신호에 의해서 제어되는 복수의 스위칭 소자들을 포함한다.
이 실시예에 있어서, 상기 스위칭 소자들 각각은 상기 스캔 인에이블 신호가 상기 스캔 모드를 나타내는 동안 대응하는 인버터를 비동작 상태로 설정한다.
이 실시예에 있어서, 상기 로직 게이트는 앤드 게이트이다.
이 실시예에 있어서, 상기 스위칭 소자들 각각은, 상기 대응하는 연결 노드와 연결된 드레인, 상기 접지 전압과 연결된 소스 및 상기 스캔 인에이블 신호와 연결된 게이트를 갖는 MOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 플립플롭의 상기 데이터 출력단과 상기 제2 플립플롭의 상기 데이터 입력단 사이에 연결된 조합 로직을 더 포함한다.
이와 같은 본 발명에 의하면, 스캔 패스를 포함하는 집적 회로에서 노말 동작시 스캔 패스에 의한 불필요한 전력 소모를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 보여주는 도면이다.
도 2는 본 발명의 다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 3은 본 발명의 또다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 4는 도 2에 도시된 집적 회로 내 스캔 패스의 변형된 예를 보여주는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 집적 회로를 보여주는 도면이다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 보여주는 도면이다.
도 1을 참조하면, 집적 회로는 입력 단자들(101-104), 플립플롭들(110, 120)과 조합 로직 회로(130) 그리고 스캔 패스(140)를 포함한다.
플립플롭들(110, 120) 각각은 데이터 입력단(D), 스캔 데이터 입력단(SI), 스캔 인에이블 입력단(SE), 클럭 입력단(CK) 그리고 출력단(Q)을 포함한다. 플립플롭(110)은 입력 단자(101)로부터의 스캔 인에이블 신호(SEI)를 스캔 인에이블 입력단(SE)으로 입력받고, 입력 단자(102)로부터의 데이터 신호(DI)를 데이터 입력단(D)으로 입력받고, 입력 단자(103)로부터의 스캔 데이터 신호(SDI)를 스캔 데이터 입력단(SI)으로 입력받고, 입력 단자(104)로부터의 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 그리고 데이터 출력단(Q)을 통해 출력 신호(Q1)를 출력한다. 플립플롭(110)으로부터의 출력 신호(Q)는 조합 로직 회로(130)와 스캔 패스(140)로 입력된다.
플립플롭(120)은 입력 단자(101)로부터의 스캔 인에이블 신호(SEI)를 스캔 인에이블 입력단(SE)으로 입력받고, 조합 로직 회로(130)로부터 출력되는 신호를 데이터 입력단(D)으로 입력받고, 스캔 패스(140)로부터 출력되는 신호를 스캔 데이터 입력단(SI)으로 입력받고, 입력 단자(104)로부터의 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 그리고 데이터 출력단(Q)을 통해 출력 신호(Q2)를 출력한다.
스캔 패스(140)는 앤드 게이트(141)와 버퍼들(142, 144) 그리고 인버터(143)를 포함한다. 앤드 게이트(141)는 플립플롭(110)의 출력단(Q)으로부터의 출력 신호(Q1)를 입력받는 입력단, 압력 단자(101)로부터의 스캔 인에이블 신호(SEI)를 입력받는 입력단 그리고 출력단을 갖는다. 버퍼(142), 인버터(143) 그리고 버퍼(144)는 직렬로 순차적으로 연결된다. 버퍼(142)는 앤드 게이트(141)의 출력단으로부터의 출력 신호를 입력받는다. 버퍼(144)로부터의 출력 신호는 플립플롭(120)의 스캔 데이터 입력단(SI)으로 입력된다. 앤드 게이트(141)의 출력단과 플립플롭(120)의 스캔 데이터 입력단(SI) 사이에 연결되는 버퍼들 및 인버터들의 수 및 배열 방식은 다양하게 변경될 수 있다. 특히, 앤드 게이트(141)의 출력단과 플립플롭(120)의 스캔 데이터 입력단(SI) 사이에 연결되는 버퍼들 및 인버터들의 수는 조합 로직 회로(130)의 동작 시간에 따라서 결정될 수 있다.
이와 같이 구성된 집적 회로는 입력 단자(101)로부터 입력되는 스캔 인에이블 신호(SEI)에 따라서 노말 모드와 스캔 모드로 동작할 수 있다. 예컨대, 스캔 인에이블 신호(SEI)가 로우 레벨이면 집적 회로는 노말 모드로 동작하고, 스캔 인에이블 신호(SEI)가 하이 레벨이면 집적 회로는 스캔 모드로 동작한다.
우선 스캔 인에이블 신호(SEI)가 로우 레벨인 노말 모드동안 플립플롭들(110, 120) 각각은 클럭 신호(CLK)에 동기해서 데이터 입력단(D)을 통해 입력되는 데이터 신호를 래치한다. 이 때, 스캔 인에이블 신호(SEI)가 로우 레벨이므로 앤드 게이트(141)는 로우 레벨의 신호를 출력한다. 노말 모드동안 앤드 게이트(141)는 계속해서 로우 레벨의 신호를 출력하므로, 앤드 게이트(141)의 출력단에 직렬로 연결된 버퍼들 및 인버터들의 상태 천이가 발생하지 않으므로 스캔 패스(140) 내에서의 전력 소모가 최소화될 수 있다.
한편, 스캔 인에이블 신호(SEI)가 하이 레벨인 스캔 모드동안 플립플롭들(110, 120) 각각은 클럭 신호(CLK)에 동기해서 스캔 데이터 입력단(SI)을 통해 입력되는 스캔 데이터 신호를 래치한다. 이 때, 스캔 인에이블 신호(SEI)가 하이 레벨이므로 앤드 게이트(141)는 플립플롭(110)의 출력단(Q)으로부터의 출력 신호를 버퍼(142)로 전달한다. 그러므로 스캔 모드동안 스캔 패스(140)는 플립플롭(110)으로부터의 출력 신호(Q1)를 플립플롭(120)의 스캔 데이터 입력단(SI)으로 전달할 수 있다.
조합 로직 회로(130)와 스캔 패드(140)는 플립플롭(110)의 출력단(Q) 즉, 노드(N1)와 공통으로 연결된다. 스캔 모드동안 플립플롭(110)으로부터의 출력 신호(Q1)는 조합 로직 회로(130)와 스캔 패스(140)로 동시에 입력되므로 노드(N1)의 부하(load)는 앤드 게이트(141) 만큼 커지게 된다.
도 2는 본 발명의 다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 2를 참조하면, 집적 회로는 입력 단자들(201-204), 플립플롭들(210, 220)과 조합 로직 회로(230) 그리고 스캔 패스(240)를 포함한다.
스캔 패스(240)는 버퍼들(241, 244), 앤드 게이트(142), 그리고 인버터(243)를 포함한다. 도 1에 도시된 집적 회로의 스캔 패스(140)와 달리 도 2에 도시된 집적 회로의 스캔 패스(240)는 플립플롭(210)의 출력단(Q)과 앤드 게이트(141)의 입력단 사이에 버퍼(241)가 연결된다.
스캔 인에이블 신호(SEI)가 로우 레벨인 노말 모드동안 플립플롭들(210, 220) 각각은 클럭 신호(CLK)에 동기해서 데이터 입력단(D)을 통해 입력되는 데이터 신호를 래치한다. 이 때, 스캔 인에이블 신호(SEI)가 로우 레벨이므로 앤드 게이트(242)는 로우 레벨의 신호를 출력한다. 노말 모드동안 앤드 게이트(242)는 계속해서 로우 레벨의 신호를 출력하므로, 앤드 게이트(242)의 출력단에 직렬로 연결된 버퍼들 및 인버터들의 상태 천이가 발생하지 않으므로 스캔 패스(240) 내에서의 전력 소모가 최소화될 수 있다.
스캔 인에이블 신호(SEI)가 하이 레벨인 스캔 모드동안 플립플롭들(210, 220) 각각은 클럭 신호(CLK)에 동기해서 스캔 데이터 입력단(SI)을 통해 입력되는 스캔 데이터 신호를 래치한다. 이 때, 스캔 인에이블 신호(SEI)가 하이 레벨이므로 앤드 게이트(242)는 플립플롭(210)의 출력단(Q)으로부터의 출력 신호를 인버터(243)로 전달한다. 그러므로 스캔 모드동안 스캔 패스(240)는 플립플롭(10)으로부터의 출력 신호(Q1)를 플립플롭(120)의 스캔 데이터 입력단(SI)으로 전달할 수 있다.
특히, 스캔 패스(240) 내 버퍼(241)는 앤드 게이트(242)에 비해 적은 수의 트랜지스터들을 포함하므로 노드(N2)의 부하는 도 1에 도시된 노드(N1)에 비해 작다. 그러나 스캔 모드 뿐만 아니라 노말 모드에서도 버퍼(241)는 플립플롭(210)으로부터의 출력 신호(Q1)를 앤드 게이트(242)로 전달하는 동작 상태를 유지하므로 버퍼(241)에서의 불필요한 전력 소모가 유발된다.
도 3은 본 발명의 또다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 3을 참조하면, 집적 회로는 입력 단자들(301-304), 플립플롭들(310, 320)과 조합 로직 회로(330) 그리고 스캔 패스(340)를 포함한다.
플립플롭들(310, 320) 각각은 데이터 입력단(D), 스캔 데이터 입력단(SI), 스캔 인에이블 입력단(SE), 클럭 입력단(CK) 그리고 출력단(Q)을 포함한다. 플립플롭(310)은 입력 단자(301)로부터의 스캔 인에이블 신호(SEI)를 스캔 인에이블 입력단(SE)으로 입력받고, 입력 단자(302)로부터의 데이터 신호(DI)를 데이터 입력단(D)으로 입력받고, 입력 단자(303)로부터의 스캔 데이터 신호(SDI)를 스캔 데이터 입력단(SI)으로 입력받고, 입력 단자(104)로부터의 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 그리고 데이터 출력단(Q)을 통해 출력 신호(Q1)를 출력한다. 플립플롭(310)으로부터의 출력 신호(Q)는 조합 로직 회로(330)와 스캔 패스(140)로 입력된다.
이 실시예에서는 입력 단자(302)로부터 입력된 데이터 신호(DI)와 입력 단자(303)로부터 입력된 스캔 데이터 신호(SDI)가 플립플롭(310)의 데이터 입력단(D)과 스캔 데이터 입력단(SI)으로 직접 입력되는 것으로 도시하고 설명하나, 도면에 도시되지 않은 다른 플립플롭이나 로직 회로로부터 출력되는 신호가 플립플롭(310)의 데이터 입력단(D)과 스캔 데이터 입력단(SI)으로 입력될 수도 있다.
플립플롭(320)은 입력 단자(301)로부터의 스캔 인에이블 신호(SEI)를 스캔 인에이블 입력단(SE)으로 입력받고, 조합 로직 회로(330)로부터 출력되는 신호를 데이터 입력단(D)으로 입력받고, 스캔 패스(340)로부터 출력되는 신호를 스캔 데이터 입력단(SI)으로 입력받고, 입력 단자(304)로부터의 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 그리고 데이터 출력단(Q)을 통해 출력 신호(Q2)를 출력한다.
스캔 패스(340)는 인버터(341), 앤드 게이트(342), 인버터(343), 버퍼(344) 그리고 NMOS 트랜지스터(345)를 포함한다. 인버터(341)는 전원 전압과 노드(N31) 사이에 직렬로 순차적으로 연결된 PMOS 트랜지스터(351)와 NMOS 트랜지스터(352)를 포함한다. PMOS 트랜지스터(351)와 NMOS 트랜지스터(352)의 게이트들은 플립플롭(310)의 출력단(Q)과 연결된다. NMOS 트랜지스터(345)는 노드(N31)와 연결된 드레인, 접지 전압과 연결된 소스 그리고 스캔 인에이블 신호와 연결된 게이트를 갖는다.
앤드 게이트(332)는 스캔 인에이블 신호(SE)를 입력받는 입력단, 인버터(341)의 출력단과 연결된 입력단 그리고 출력단을 갖는다. 인버터(343) 및 버퍼(344)는 앤드 게이트(342)의 출력단과 플립플롭(320)의 스캔 데이터 입력단(SI) 사이에 직렬로 순차적으로 연결된다. 앤드 게이트(342)의 출력단과 플립플롭(320)의 스캔 데이터 입력단(SI) 사이에 연결되는 버퍼들 및 인버터들의 수 및 배열 방식은 다양하게 변경될 수 있다. 특히, 앤드 게이트(342)의 출력단과 플립플롭(320)의 스캔 데이터 입력단(SI) 사이에 연결되는 버퍼들 및 인버터들의 수는 조합 로직 회로(330)의 동작 시간에 따라서 결정될 수 있다.
NMOS 트랜지스터(345)는 스위칭 소자로서 동작한다. 즉, 스캔 인에이블 신호가 하이 레벨인 스캔 모드동안 NMOS 트랜지스터(345)는 턴 온된다. 그 결과, 인버터(341)는 플립플롭(310)으로부터의 출력 신호(Q1)를 앤드 게이트(342)로 전달할 수 있다. 스캔 인에이블 신호가 로우 레벨인 노말 모드동안 NMOS 트랜지스터(345)가 턴 오프되므로, 인버터(341)와 연결된 노드(N31)가 플로팅되어서 인버터(341)는 동작하지 않는다. 그 결과, 노말 모드 동안 스캔 패스(340) 내 모든 소자들은 비동작 상태로 놓이게 되고, 스캔 패스(340)에서의 전력 소모는 거의 없다.
도 4는 도 2에 도시된 집적 회로 내 스캔 패스의 변형된 예를 보여주는 도면이다.
도 4를 참조하면, 집적 회로는 입력 단자들(401-404), 플립플롭들(410, 420)과 조합 로직 회로(430) 그리고 스캔 패스(440)를 포함한다.
스캔 패스(440)는 버퍼들(441, 442, 445), 앤드 게이트(443), 그리고 인버터(444)를 포함한다. 도 1에 도시된 집적 회로의 스캔 패스(140)와 달리 도 4에 도시된 집적 회로의 스캔 패스(440)는 플립플롭(410)의 출력단(Q)과 앤드 게이트(443)의 입력단 사이에 복수의 버퍼들(441, 442)이 연결된다. 즉, 스캔 패스(440) 내 요구되는 버퍼 또는 인버터의 총 합이 n개일 때 플립플롭(410)의 출력단(Q)과 앤드 게이트(443)의 입력단 사이에 n-k 개의 버퍼 또는 인버터들이 배열되고, 앤드 게이트(443)의 출력단과 플립플롭(420)의 스캔 데이터 입력단(SI) 사이에 k개의 버퍼 또는 인버터들이 배열될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 5를 참조하면, 집적 회로는 입력 단자들(501-504), 플립플롭들(510, 520)과 조합 로직 회로(530) 그리고 스캔 패스(540)를 포함한다.
스캔 패스(500)는 제1 지연 회로(541), 로직 게이트(542) 그리고 제2 지연 회로(543)를 포함한다. 제1 지연 회로(541)는 인버터들(551, 552)과 NMOS 트랜지스터들(553, 534)을 포함한다. 인버터들(551,552)은 노드들(N51, N52)에 각각 대응하고, 전원 전압과 대응하는 노드 사이에 연결된다. 인버터들(551,552)은 플립플롭(510)의 출력단(Q1)과 로직 게이트(542)의 입력단 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터들(553, 554)은 인버터들(551, 552)에 연결된 노드들(N51, N52)에 각각 대응한다. NMOS 트랜지스터들(553, 554) 각각의 드레인은 대응하는 노드와 연결되고, 소스는 접지 전압과 연결되며, 그리고 게이트는 스캔 인에이블 신호(SEI)와 연결된다.
이 실시예에서, 로직 게이트(542)는 앤드 게이트이다. 앤드 게이트는 스캔 인에이블 신호(SEI)를 입력받는 입력단, 제1 지연 회로(542)의 출력 신호를 입력받는 입력단 그리고 출력단을 갖는다.
제2 지연 회로(543)는 로직 게이트(542)의 출력단과 플립플롭(520)의 스캔 데이터 입력단(SI) 사이에 직렬로 순차적으로 연결된 인버터(561) 및 버퍼(562)를 포함한다.
스캔 패스(540)의 제1 지연 회로(541)와 제2 지연 회로(543)에 포함되는 인버터들(551, 552, 561) 및 버퍼(562)의 수 및 배열 방식은 다양하게 변경될 수 있다. 스캔 패스(540) 내 요구되는 버퍼 또는 인버터의 총 합이 n개일 때 제1 지연 회로(541)에 n-k 개의 인버터들이 배열되고, 제2 지연 회로(543)에 k개의 버퍼 또는 인버터들이 배열될 수 있다.
스캔 인에이블 신호(SEI)가 하이 레벨인 스캔 모드에서 NMOS 트랜지스터들(553, 554)은 모두 턴 온된다. 그러므로 인버터들(551, 552)에 의해서 플립플롭(510)으로부터 출력되는 출력 신호(Q1)는 앤드 게이트(542) 및 제2 로직 회로(543)를 통해 플립플롭(520)의 스캔 데이터 입력단(SI)으로 전달될 수 있다.
스캔 인에이블 신호(SEI)가 로우 레벨인 노말 모드에서 NMOS 트랜지스터들(553, 554)은 모두 턴 오프되므로, 인버터들(551, 552)은 비동작 상태로 놓인다. 그러므로 노말 모드동안 스캔 패스(540) 내 인버터들(551, 552)에 의한 불필요한 전력 소모를 최소화할 수 있다.
노말 모드에서 스캔 패스(540)의 인버터들(551, 552)이 비동작 상태이므로, 플립플롭(510)의 출력단(Q)으로부터의 출력 신호(Q1)가 로우 레벨에서 하이 레벨로 또는 하이 레벨에서 로우 레벨로 변화할 때 인버터들(551, 552)에 의한 조합 로직(530)의 동작 속도 저하를 최소화할 수 있다.
도 6은 본 발명의 본 발명의 또다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 6을 참조하면, 집적 회로는 입력 단자들(601-604), 플립플롭들(610, 620), 조합 로직 회로(630), 스캔 패스(640) 그리고 스위칭 소자(650)를 포함한다.
스위칭 회로(650)는 스캔 패스(640)의 접지 단자와 접지 전압 사이에 연결되고, 스캔 인에이블 신호(SEI)에 응답해서 동작한다. 스위칭 회로(650)는 NMOS 트랜지스터로 구성될 수 있으며, 스캔 인에이블 신호(SEI)가 로우 레벨일 때 턴 오프되어서 스캔 패스(640)의 접지 단자를 플로팅시킨다. 그 결과 스캔 인에이블 신호(SEI)가 로우 레벨인 노말 모드동안 스캔 패스(640)는 비동작 상태로 설정한다. 스캔 인에이블 신호(SEI)가 하이 레벨인 동안 스위칭 회로(650)는 턴 온되고, 스캔 패스(640)는 동작 상태로 설정된다.
도 6에 도시된 집적 회로는 스캔 모드 동안에만 스캔 패스(640)를 동작 상태로 설정하고, 노말 모드 동안에는 스캔 패스(640)를 비동작 상태로 설정함으로써 노말 모드동안 스캔 패스(640)에서의 전력 소모를 방지할 수 있다.
도 7은 도 6에 도시된 집적 회로 내 스캔 패스의 구성을 예시적으로 보여주는 도면이다.
도 7을 참조하면, 집적 회로는 입력 단자들(701-704), 플립플롭들(710, 720)과 조합 로직 회로(730), 스캔 패스(740) 그리고 스위칭 소자(750)를 포함한다. 스캔 패스(740)는 인버터 회로(741), 로직 게이트(742), 인버터(743) 그리고 버퍼(744)를 포함한다. 인버터 회로(741)는 전원 전압과 노드(N71) 사이에 직렬로 순차적으로 연결된 PMOS 트랜지스터(751) 및 NMOS 트랜지스터(752)를 포함한다. PMOS 트랜지스터(751) 및 NMOS 트랜지스터(752) 각각의 게이트는 플립플롭(710)으로부터 출력되는 출력 신호(Q1)와 연결된다.
이 실시예에서, 로직 게이트(742)는 앤드 게이트이다. 로직 게이트(742)는 스캔 인에이블 신호(SEI)를 입력받는 입력단, 인버터 회로(741)의 출력 신호를 입력받는 입력단 그리고 출력단을 갖는다.
인버터(743) 및 버퍼(744)는 로직 게이트(742)의 출력단과 플립플롭(720)의 스캔 데이터 입력단(SI) 사이에 직렬로 순차적으로 연결된다. 로직 게이트(742)의 출력단과 플립플롭(720)의 스캔 데이터 입력단(SI) 사이에는 다수의 인버터들과 버퍼들이 연결될 수 있다.
인버터 회로(741)의 접지 단자 즉, NMOS 트랜지스터(752)의 소스, 로직 게이트(742)의 접지 단자, 인버터(743)의 접지 단자 그리고 버퍼(744)의 접지 단자는 노드(N71)를 통해 스위칭 소자(760)와 연결된다. 이 실시예에서 스위칭 소자(760)는 노드(N71)와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함한다. 스위칭 소자(760)의 게이트는 스캔 인에이블 신호(SEI)와 연결된다.
노말 모드 동안, 로우 레벨의 스캔 인에이블 신호(SEI)에 응답해서 스위칭 소자(750)가 턴 온되면, 스캔 패스(740) 내 인버터 회로(741), 로직 게이트(742), 인버터(743) 그리고 버퍼(744)의 접지 단자인 노드(N71)가 플로팅된다. 그러므로 스캔 패스(740) 내 인버터 회로(741), 로직 게이트(742), 인버터(743) 그리고 버퍼(744) 각각의 전원 단자와 접지 전압 사이에 전류 경로가 형성되지 않으므로 누설 전류(leakage current)가 흐르지 않게 되고, 스캔 패스(740)에서의 불필요한 전력 소모를 방지할 수 있다.
도 7에서는 스캔 패스(740)의 구체적인 구성의 일 예로 도 3에 도시된 스캔 패스(340)와 유사한 구성을 일 예로 도시하고 설명하였으나, 도 4에 도시된 스캔 패스(440) 내 모든 구성들 즉, 버퍼들(441, 442, 445), 로직 게이트(443) 및 인버터(444) 각각의 접지 단자를 도 7에 도시된 스위칭 소자(750)와 연결할 수 있다. 이 경우에도 노말 모드 동안 스캔 패스(440) 내 모든 구성들 즉, 버퍼들(441, 442, 445), 로직 게이트(443) 및 인버터(444)의 접지 단자가 플로팅되므로 스캔 패스 내 불필요한 전력 소모를 감소시킬 수 있다.
다시 말하면, 집적 회로 내 스캔 패스가 어떠한 구성을 갖더라도 스캔 패스내 구성 소자들의 접지 단자를 스위칭 소자(750)와 연결함으로써 노말 모드 동안 스캔 패스에서의 불필요한 전력 소모를 방지할 수 있게 된다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
110, 120, 210, 220, 310, 320, 410, 420, 510, 520: 플립플롭
130, 230, 330, 430, 530, 630, 730: 조합 로직 회로
140, 240, 340, 440, 540, 640, 740: 스캔 패스

Claims (12)

  1. 각각이 데이터 입력단, 스캔 데이터 입력단, 스캔 인에이블 신호를 입력받는 스캔 인에이블 입력단 그리고 데이터 출력단을 갖는 제1 및 제2 플립플롭들; 그리고
    상기 제1 플립플롭의 데이터 출력단과 상기 제2 플립플롭의 스캔 데이터 입력단 사이에 연결되며, 상기 스캔 인에이블 신호가 스캔 모드를 나타내는 동안 동작하는 스캔 패스를 포함하되;
    상기 스캔 패스는,
    전원 전압과 제1 노드 사이에 연결되고, 상기 제1 플립플롭의 상기 데이터 출력단과 연결된 입력단 및 출력단을 포함하는 인버터와;
    상기 스캔 인에이블 신호를 입력받는 제1 입력단, 상기 인버터의 상기 출력단으로부터 출력되는 신호를 입력받는 제2 입력단 및 출력단을 갖는 로직 게이트와;
    상기 로직 게이트의 상기 출력단과 상기 제2 플립플롭의 상기 스캔 데이터 입력단 사이에 연결된 지연 회로; 그리고
    상기 인버터의 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 스캔 인에이블 신호에 의해서 제어되는 스위칭 소자를 포함하되;
    상기 스위칭 소자는 상기 스캔 인에이블 신호가 상기 스캔 모드를 나타내는 동안 상기 인버터를 비동작 상태로 설정하는 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 로직 게이트는 앤드 게이트인 것을 특징으로 하는 집적 회로.
  3. 제 1 항에 있어서,
    상기 스위칭 소자는,
    상기 인버터의 상기 제1 노드와 연결된 드레인, 상기 접지 전압과 연결된 소스 및 상기 스캔 인에이블 신호와 연결된 게이트를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  4. 제 1 항에 있어서,
    상기 인버터는 상기 전원 전압과 상기 제1 노드 사이에 직렬로 순차적으로 연결된 제1 및 제2 트랜지스터들을 포함하며, 상기 제1 및 제2 트랜지스터들의 게이트들은 상기 제1 플립플롭의 상기 데이터 출력단과 연결된 것을 특징으로 하는 집적 회로.
  5. 제 1 항에 있어서,
    상기 제1 플립플롭의 상기 데이터 출력단과 상기 제2 플립플롭의 상기 데이터 입력단 사이에 연결된 조합 로직을 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 각각이 데이터 입력단, 스캔 데이터 입력단, 스캔 인에이블 신호를 입력받는 스캔 인에이블 입력단 그리고 데이터 출력단을 갖는 제1 및 제2 플립플롭들과;
    상기 스캔 인에이블 신호 및 상기 제1 플립플롭의 상기 데이터 출력단으로부터 출력되는 신호를 입력받고, 제1 지연 신호를 출력하는 제1 지연 회로와;
    상기 스캔 인에이블 신호를 입력받는 제1 입력단, 상기 제1 지연 회로로부터의 상기 제1 지연 신호를 입력받는 제1 입력단 및 출력단을 갖는 로직 게이트; 그리고
    상기 로직 게이트의 상기 출력단과 상기 제2 플립플롭의 상기 스캔 데이터 입력단 사이에 연결된 제2 지연 회로를 포함하되;
    상기 제1 지연 회로는,
    복수의 연결 노드들과;
    상기 복수의 연결 노드들에 각각 대응하고, 각각이 전원 전압과 대응하는 연결 노드 사이에 연결되며, 상기 제1 플립플롭의 상기 데이터 출력단과 상기 로직 게이트의 상기 제2 입력단 사이에 직렬로 연결된 복수의 인버터들; 그리고
    상기 복수의 연결 노드들에 각각 대응하고, 각각이 대응하는 연결 노드와 접지 전압 사이에 연결되며, 상기 스캔 인에이블 신호에 의해서 제어되는 복수의 스위칭 소자들을 포함하되;
    상기 스위칭 소자들 각각은 상기 스캔 인에이블 신호가 상기 스캔 모드를 나타내는 동안 대응하는 인버터를 비동작 상태로 설정하는 것을 특징으로 하는 집적 회로.
  7. 제 6 항에 있어서,
    상기 로직 게이트는 앤드 게이트인 것을 특징으로 하는 집적 회로.
  8. 제 6 항에 있어서,
    상기 스위칭 소자들 각각은,
    상기 대응하는 연결 노드와 연결된 드레인, 상기 접지 전압과 연결된 소스 및 상기 스캔 인에이블 신호와 연결된 게이트를 갖는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제 6 항에 있어서,
    상기 제1 플립플롭의 상기 데이터 출력단과 상기 제2 플립플롭의 상기 데이터 입력단 사이에 연결된 조합 로직을 더 포함하는 것을 특징으로 하는 집적 회로.
  10. 각각이 데이터 입력단, 스캔 데이터 입력단, 스캔 인에이블 신호를 입력받는 스캔 인에이블 입력단 그리고 데이터 출력단을 갖는 제1 및 제2 플립플롭들과;
    공통 노드를 포함하며, 상기 제1 플립플롭의 데이터 출력단과 상기 제2 플립플롭의 스캔 데이터 입력단 사이에 연결되고, 상기 스캔 인에이블 신호가 스캔 모드를 나타내는 동안 상기 제1 플립플롭의 데이터 출력단으로부터 출력되는 신호를 상기 제2 플립플롭의 스캔 데이터 입력단으로 전달하는 스캔 패스; 그리고
    상기 스캔 패스의 상기 공통 노드와 접지 전압 사이에 연결되고, 상기 스캔 인에이블 신호에 응답해서 상기 스캔 패스를 비동작 상태로 설정하기 위한 스위칭 소자를 포함하는 것을 특징으로 하는 집적 회로.
  11. 제 10 항에 있어서,
    상기 스캔 패스는,
    전원 전압과 제1 노드 사이에 연결되고, 상기 제1 플립플롭의 상기 데이터 출력단과 연결된 입력단 및 출력단을 포함하는 인버터와;
    상기 스캔 인에이블 신호를 입력받는 제1 입력단, 상기 인버터의 상기 출력단으로부터 출력되는 신호를 입력받는 제2 입력단 및 출력단을 갖는 로직 게이트와;
    상기 로직 게이트의 상기 출력단과 상기 제2 플립플롭의 상기 스캔 데이터 입력단 사이에 연결된 지연 회로를 포함하되;
    상기 인버터, 로직 게이트 및 지연 회로 각각은 접지 단자를 구비하며, 상기 인버터, 로직 게이트 및 지연 회로 각각의 접지 단자는 상기 공통 노드를 통해 상기 스위칭 소자와 연결되는 것을 특징으로 하는 집적 회로.
  12. 제 10 항에 있어서,
    상기 스위칭 소자는,
    상기 공통 노드 연결된 드레인, 접지 전압과 연결된 소스 및 상기 스캔 인에이블 신호와 연결된 게이트를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001312529A (ja) 2000-02-24 2001-11-09 Matsushita Electric Ind Co Ltd 検査容易化設計方法、集積回路の設計方法および集積回路
JP2002202348A (ja) 2000-12-28 2002-07-19 Nec Microsystems Ltd 論理集積回路のテスト回路およびその方法
JP2003139824A (ja) 2001-11-05 2003-05-14 Toshiba Corp 低消費電力テスト回路
JP4130329B2 (ja) 2002-04-18 2008-08-06 松下電器産業株式会社 スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路
JP4265934B2 (ja) 2003-06-06 2009-05-20 シャープ株式会社 スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法
US7162673B2 (en) 2003-11-14 2007-01-09 Integrated Device Technology, Inc. Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing
US7457998B1 (en) * 2005-01-07 2008-11-25 Cadence Design Systems, Inc. Scan register and methods of using the same
US7646210B2 (en) * 2007-01-05 2010-01-12 International Business Machines Corporation Method and system for low-power level-sensitive scan design latch with power-gated logic
US7949971B2 (en) 2007-03-27 2011-05-24 International Business Machines Corporation Method and apparatus for on-the-fly minimum power state transition
US7844871B2 (en) * 2008-11-11 2010-11-30 International Business Machines Corporation Test interface for memory elements

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