JP3395773B2 - 半導体装置 - Google Patents
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- JP3395773B2 JP3395773B2 JP2001000676A JP2001000676A JP3395773B2 JP 3395773 B2 JP3395773 B2 JP 3395773B2 JP 2001000676 A JP2001000676 A JP 2001000676A JP 2001000676 A JP2001000676 A JP 2001000676A JP 3395773 B2 JP3395773 B2 JP 3395773B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/3181—Functional testing
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、テス
トモードを備えた半導体装置に関し、特に、テストモー
ドにおいてＩＣテスタ等の検査装置を用いて被検査デバ
イスを検査する際に検査を補助するための測定回路を内
蔵した半導体装置に関する。
トモードを備えた半導体装置に関し、特に、テストモー
ドにおいてＩＣテスタ等の検査装置を用いて被検査デバ
イスを検査する際に検査を補助するための測定回路を内
蔵した半導体装置に関する。
【０００２】
【従来の技術】図３に、従来の半導体装置の例を示す。
図３の半導体装置においては、入力端子と内部回路との
間に、２つのインバータを含むバッファ回路が入力回路
として挿入されている。
図３の半導体装置においては、入力端子と内部回路との
間に、２つのインバータを含むバッファ回路が入力回路
として挿入されている。
【０００３】図３に示すように、ＩＣテスタ等の検査装
置から入力端子１、２、３、…に印加される入力データ
は、バッファ回路１０１、１０２、１０３、…をそれぞ
れ介して、内部回路３０に供給される。従って、検査装
置を用いてこのような半導体装置を検査する際には、内
部回路の入力における論理レベルを測定することが必要
となる。そのために、テストモードにおいて動作する測
定回路を半導体装置の内部に設けて、内部回路に入力さ
れている論理レベルを測定することが考えられる。図３
においては、このような測定回路の例として、ＮＡＮＤ
ゲートとインバータとを含むＡＮＤ回路２１、２２、２
３、…を設けている。
置から入力端子１、２、３、…に印加される入力データ
は、バッファ回路１０１、１０２、１０３、…をそれぞ
れ介して、内部回路３０に供給される。従って、検査装
置を用いてこのような半導体装置を検査する際には、内
部回路の入力における論理レベルを測定することが必要
となる。そのために、テストモードにおいて動作する測
定回路を半導体装置の内部に設けて、内部回路に入力さ
れている論理レベルを測定することが考えられる。図３
においては、このような測定回路の例として、ＮＡＮＤ
ゲートとインバータとを含むＡＮＤ回路２１、２２、２
３、…を設けている。
【０００４】これらのＡＮＤ回路は、一連のデータ入力
端子について鎖的に接続されている。例えば、第２段目
のＡＮＤ回路２２の一方の入力には、第２番目のデータ
入力端子２からバッファ回路１０２を介して入力データ
が供給される。また、ＡＮＤ回路２２の他方の入力に
は、前段のＡＮＤ回路２１の出力が供給される。さら
に、ＡＮＤ回路２２の出力は次段のＡＮＤ回路２３の１
つの入力に供給され、このようにして複数のＡＮＤ回路
が鎖状に接続されている。
端子について鎖的に接続されている。例えば、第２段目
のＡＮＤ回路２２の一方の入力には、第２番目のデータ
入力端子２からバッファ回路１０２を介して入力データ
が供給される。また、ＡＮＤ回路２２の他方の入力に
は、前段のＡＮＤ回路２１の出力が供給される。さら
に、ＡＮＤ回路２２の出力は次段のＡＮＤ回路２３の１
つの入力に供給され、このようにして複数のＡＮＤ回路
が鎖状に接続されている。
【０００５】初段のＡＮＤ回路２１の１つの入力には、
テストモード信号入力端子６０を介して、テストモード
でハイレベルとなるテストモード信号ＴＥＳＴが供給さ
れる。また、最終段のＡＮＤ回路の出力は、選択回路７
０の一方の入力に供給される。選択回路７０の他方の入
力には、内部回路３０の出力が供給される。選択回路７
０は、テストモード信号ＴＥＳＴによって制御され、通
常動作モードにおいては内部回路３０の出力を選択し、
テストモードにおいては最終段のＡＮＤ回路の出力を選
択する。選択回路７０の出力は、出力端子８０を介して
外部から読み出される。
テストモード信号入力端子６０を介して、テストモード
でハイレベルとなるテストモード信号ＴＥＳＴが供給さ
れる。また、最終段のＡＮＤ回路の出力は、選択回路７
０の一方の入力に供給される。選択回路７０の他方の入
力には、内部回路３０の出力が供給される。選択回路７
０は、テストモード信号ＴＥＳＴによって制御され、通
常動作モードにおいては内部回路３０の出力を選択し、
テストモードにおいては最終段のＡＮＤ回路の出力を選
択する。選択回路７０の出力は、出力端子８０を介して
外部から読み出される。
【０００６】ここで、通常モードにおいては、テストモ
ード信号ＴＥＳＴがローレベルであるので、入力データ
の如何にかかわらずＡＮＤ回路２１、２２、２３、…の
出力もローレベルである。一方、テストモードにおいて
は、テストモード信号ＴＥＳＴがハイレベルとなる。従
って、測定対象以外の入力データをハイレベルに固定
し、測定対象の入力系において入力データ（例えば、デ
ータ入力端子１に印加する入力データ）の論理レベルを
変化させると、それに応じて内部回路３０の入力におけ
る論理レベルも変化するはずである。その変化は、鎖状
に接続されたＡＮＤ回路２１、２２、２３、…によって
伝送され、選択回路７０を介して出力端子８０から出力
される。このようにすれば、半導体装置の入力回路に関
する各種の仕様にかかわらず、内部回路３０の入力にお
ける論理レベルを測定することができる。
ード信号ＴＥＳＴがローレベルであるので、入力データ
の如何にかかわらずＡＮＤ回路２１、２２、２３、…の
出力もローレベルである。一方、テストモードにおいて
は、テストモード信号ＴＥＳＴがハイレベルとなる。従
って、測定対象以外の入力データをハイレベルに固定
し、測定対象の入力系において入力データ（例えば、デ
ータ入力端子１に印加する入力データ）の論理レベルを
変化させると、それに応じて内部回路３０の入力におけ
る論理レベルも変化するはずである。その変化は、鎖状
に接続されたＡＮＤ回路２１、２２、２３、…によって
伝送され、選択回路７０を介して出力端子８０から出力
される。このようにすれば、半導体装置の入力回路に関
する各種の仕様にかかわらず、内部回路３０の入力にお
ける論理レベルを測定することができる。
【０００７】ところが、図３に示すように入力回路とし
てバッファ回路を用いると、入力データを供給する別の
システムの電源がオフとなった場合に問題が生じる。即
ち、この場合には、半導体装置のデータ入力端子がハイ
インピーダンス状態となるので、バッファ回路の入力
が、電源電圧ＶＤＤと電源電圧ＶＳＳの中間電位（ＶＤ
Ｄ＋ＶＳＳ）／２の近辺、あるいはＶＳＳをアース電位
とした場合にはＶＤＤ／２の近辺となるおそれがある。
そうすると、バッファ回路を構成するインバータに定常
的なドレイン電流が流れてしまう。
てバッファ回路を用いると、入力データを供給する別の
システムの電源がオフとなった場合に問題が生じる。即
ち、この場合には、半導体装置のデータ入力端子がハイ
インピーダンス状態となるので、バッファ回路の入力
が、電源電圧ＶＤＤと電源電圧ＶＳＳの中間電位（ＶＤ
Ｄ＋ＶＳＳ）／２の近辺、あるいはＶＳＳをアース電位
とした場合にはＶＤＤ／２の近辺となるおそれがある。
そうすると、バッファ回路を構成するインバータに定常
的なドレイン電流が流れてしまう。
【０００８】このような場合においても無駄な電流が流
れることを禁止するような仕様に対応するため、図３に
示すようなバッファ回路１０１のかわりに、図４に示す
ようなＡＮＤ回路１１や、図５に示すようなＯＲ回路９
１で、入力回路を構成する技術が用いられている。
れることを禁止するような仕様に対応するため、図３に
示すようなバッファ回路１０１のかわりに、図４に示す
ようなＡＮＤ回路１１や、図５に示すようなＯＲ回路９
１で、入力回路を構成する技術が用いられている。
【０００９】図４において、ＡＮＤ回路１１は、ＮＡＮ
Ｄゲートとインバータとを含んでいる。ＮＡＮＤゲート
の一方の入力には、データ入力端子１が接続されてい
る。また、ＮＡＮＤゲートの他方の入力には、半導体装
置の内部で発生する制御信号Ｃが供給される。たとえデ
ータ入力端子１がハイインピーダンス状態になっても、
制御信号Ｃをローレベルとしておけば、ＮＡＮＤゲート
の出力が常にハイレベルとなるので、無駄な電流が流れ
ることはない。
Ｄゲートとインバータとを含んでいる。ＮＡＮＤゲート
の一方の入力には、データ入力端子１が接続されてい
る。また、ＮＡＮＤゲートの他方の入力には、半導体装
置の内部で発生する制御信号Ｃが供給される。たとえデ
ータ入力端子１がハイインピーダンス状態になっても、
制御信号Ｃをローレベルとしておけば、ＮＡＮＤゲート
の出力が常にハイレベルとなるので、無駄な電流が流れ
ることはない。
【００１０】図５において、ＯＲ回路９１は、ＮＯＲゲ
ートとインバータとを含んでいる。ＮＯＲゲートの一方
の入力には、データ入力端子１が接続されている。ま
た、他方の入力には、半導体装置の内部で発生する制御
信号Ｃバーが供給される。たとえデータ入力端子１がハ
イインピーダンス状態になっても、制御信号Ｃバーをハ
イレベルとしておけば、ＮＯＲゲートの出力が常にロー
レベルとなるので、無駄な電流が流れることはない。
ートとインバータとを含んでいる。ＮＯＲゲートの一方
の入力には、データ入力端子１が接続されている。ま
た、他方の入力には、半導体装置の内部で発生する制御
信号Ｃバーが供給される。たとえデータ入力端子１がハ
イインピーダンス状態になっても、制御信号Ｃバーをハ
イレベルとしておけば、ＮＯＲゲートの出力が常にロー
レベルとなるので、無駄な電流が流れることはない。
【００１１】
【発明が解決しようとする課題】しかしながら、図４に
示すＡＮＤ回路１１で入力回路を構成した半導体装置を
テストする場合には、制御信号Ｃをハイレベルにしなけ
れば、データ入力端子１の論理レベルを変化させてもＡ
ＮＤ回路１１の出力がローレベルに固定されて変化しな
い。また、図５に示すＯＲ回路９１で入力回路を構成し
た半導体装置をテストする場合には、制御信号Ｃバーを
ローレベルにしなければ、データ入力端子１の論理レベ
ルを変化させてもＯＲ回路９１の出力がハイレベルに固
定されて変化しない。
示すＡＮＤ回路１１で入力回路を構成した半導体装置を
テストする場合には、制御信号Ｃをハイレベルにしなけ
れば、データ入力端子１の論理レベルを変化させてもＡ
ＮＤ回路１１の出力がローレベルに固定されて変化しな
い。また、図５に示すＯＲ回路９１で入力回路を構成し
た半導体装置をテストする場合には、制御信号Ｃバーを
ローレベルにしなければ、データ入力端子１の論理レベ
ルを変化させてもＯＲ回路９１の出力がハイレベルに固
定されて変化しない。
【００１２】従って、図３に示すＡＮＤ回路２１、２
２、２３、…を用いた測定回路を含む半導体装置の入力
系に図４に示すＡＮＤ回路１１や図５に示すＯＲ回路９
１を挿入した場合には、内部制御信号を変化させない限
り、入力回路の入力論理レベルを測定することができな
くなってしまう。
２、２３、…を用いた測定回路を含む半導体装置の入力
系に図４に示すＡＮＤ回路１１や図５に示すＯＲ回路９
１を挿入した場合には、内部制御信号を変化させない限
り、入力回路の入力論理レベルを測定することができな
くなってしまう。
【００１３】そこで、上記の点に鑑み、本発明の目的
は、内部制御信号を用いるゲート回路が入力回路の初段
に用いられた場合でも、ＩＣテスタ等の検査装置によっ
て入力回路の入力論理レベルを測定できるようにした半
導体装置を提供することである。
は、内部制御信号を用いるゲート回路が入力回路の初段
に用いられた場合でも、ＩＣテスタ等の検査装置によっ
て入力回路の入力論理レベルを測定できるようにした半
導体装置を提供することである。
【００１４】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、外部から印加される入
力データを内部で発生する内部制御信号に従ってゲート
して内部回路に供給する半導体装置であって、それぞれ
の入力データを入力するためのＮ個（Ｎは２以上の整
数）のデータ入力端子と、テストモード信号を入力する
ためのテストモード信号入力端子と、内部制御信号とテ
ストモード信号との論理和をとるための論理和手段と、
Ｎ個のデータ入力端子に印加される入力データがそれぞ
れ供給され、論理和手段の出力がアクティブのときに、
対応するデータ入力端子に印加される入力データを通過
させるＮ個のゲート回路と、Ｎ個のゲート回路の出力が
供給される内部回路と、一方の入力に第１番目のゲート
回路の出力が供給され、他方の入力にテストモード信号
が供給される第１段の論理積手段と、一方の入力に第２
番目から第Ｎ番目のゲート回路の出力がそれぞれ供給さ
れ、他方の入力に前段の論理積手段の出力が供給される
第２段から第Ｎ段の論理積手段とを具備する。
め、本発明に係る半導体装置は、外部から印加される入
力データを内部で発生する内部制御信号に従ってゲート
して内部回路に供給する半導体装置であって、それぞれ
の入力データを入力するためのＮ個（Ｎは２以上の整
数）のデータ入力端子と、テストモード信号を入力する
ためのテストモード信号入力端子と、内部制御信号とテ
ストモード信号との論理和をとるための論理和手段と、
Ｎ個のデータ入力端子に印加される入力データがそれぞ
れ供給され、論理和手段の出力がアクティブのときに、
対応するデータ入力端子に印加される入力データを通過
させるＮ個のゲート回路と、Ｎ個のゲート回路の出力が
供給される内部回路と、一方の入力に第１番目のゲート
回路の出力が供給され、他方の入力にテストモード信号
が供給される第１段の論理積手段と、一方の入力に第２
番目から第Ｎ番目のゲート回路の出力がそれぞれ供給さ
れ、他方の入力に前段の論理積手段の出力が供給される
第２段から第Ｎ段の論理積手段とを具備する。
【００１５】上記半導体装置は、通常動作モードにおい
て内部回路の出力を選択し、テストモードにおいて第Ｎ
段の論理積手段の出力を選択する選択回路と、選択回路
の出力が供給される出力端子とをさらに具備しても良
い。ここで、上記内部制御信号及び論理和手段の出力が
ハイレベルでアクティブであっても良い。また、上記内
部制御信号及び論理和手段の出力がローレベルでアクテ
ィブであっても良い。
て内部回路の出力を選択し、テストモードにおいて第Ｎ
段の論理積手段の出力を選択する選択回路と、選択回路
の出力が供給される出力端子とをさらに具備しても良
い。ここで、上記内部制御信号及び論理和手段の出力が
ハイレベルでアクティブであっても良い。また、上記内
部制御信号及び論理和手段の出力がローレベルでアクテ
ィブであっても良い。
【００１６】以上の様に構成した本発明に係る半導体装
置によれば、内部制御信号を用いるゲート回路が入力回
路の初段に用いられた場合でも、テストモード信号を用
いてゲート回路の動作を制御できる。従って、ＩＣテス
タ等の検査装置を用いて入力回路の入力論理レベルを測
定することが可能となる。
置によれば、内部制御信号を用いるゲート回路が入力回
路の初段に用いられた場合でも、テストモード信号を用
いてゲート回路の動作を制御できる。従って、ＩＣテス
タ等の検査装置を用いて入力回路の入力論理レベルを測
定することが可能となる。
【００１７】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。図１に、本発明の第１の実
施形態に係る半導体装置の構成を示す。図１において、
外部の検査装置から複数のデータ入力端子１、２、３、
…に、それぞれの入力データが供給される。また、外部
の検査装置からテストモード信号入力端子６０に、テス
トモードでハイレベルとなるテストモード信号ＴＥＳＴ
が供給される。
施の形態について説明する。図１に、本発明の第１の実
施形態に係る半導体装置の構成を示す。図１において、
外部の検査装置から複数のデータ入力端子１、２、３、
…に、それぞれの入力データが供給される。また、外部
の検査装置からテストモード信号入力端子６０に、テス
トモードでハイレベルとなるテストモード信号ＴＥＳＴ
が供給される。
【００１８】本実施形態においては、入力データをゲー
トするためのゲート回路として、ＡＮＤ回路が挿入され
ている。データ入力端子１、２、３、…に印加される入
力データは、該入力データと内部制御信号Ｃとの論理積
をとるために設けられたＡＮＤ回路１１、１２、１３、
…をそれぞれ介して、半導体装置の内部回路３０に供給
される。各々のＡＮＤ回路は、ＮＡＮＤゲートとインバ
ータとを含んでいる。ＮＡＮＤゲートの一方の入力に
は、対応するデータ入力端子から入力データが供給さ
れ、他方の入力には、ＯＲ回路５０の出力が供給され
る。ＯＲ回路５０は、ＮＯＲゲートとインバータとを含
んでいる。ＮＯＲゲートの一方の入力には、内部回路３
０において発生する内部制御信号Ｃが供給され、他方の
入力には、テストモード信号ＴＥＳＴが供給される。Ｏ
Ｒ回路５０は、内部制御信号Ｃとテストモード信号ＴＥ
ＳＴとの論理和をとる。
トするためのゲート回路として、ＡＮＤ回路が挿入され
ている。データ入力端子１、２、３、…に印加される入
力データは、該入力データと内部制御信号Ｃとの論理積
をとるために設けられたＡＮＤ回路１１、１２、１３、
…をそれぞれ介して、半導体装置の内部回路３０に供給
される。各々のＡＮＤ回路は、ＮＡＮＤゲートとインバ
ータとを含んでいる。ＮＡＮＤゲートの一方の入力に
は、対応するデータ入力端子から入力データが供給さ
れ、他方の入力には、ＯＲ回路５０の出力が供給され
る。ＯＲ回路５０は、ＮＯＲゲートとインバータとを含
んでいる。ＮＯＲゲートの一方の入力には、内部回路３
０において発生する内部制御信号Ｃが供給され、他方の
入力には、テストモード信号ＴＥＳＴが供給される。Ｏ
Ｒ回路５０は、内部制御信号Ｃとテストモード信号ＴＥ
ＳＴとの論理和をとる。
【００１９】テストモードにおいて内部制御信号Ｃが常
にローレベルであっても、テストモード信号ＴＥＳＴが
ハイレベルとなるので、ＯＲ回路５０の出力はハイレベ
ルとなる。従って、データ入力端子１、２、３、…の論
理レベルを変化させると、これに応じてＡＮＤ回路１
１、１２、１３、…の出力も変化するようになる。
にローレベルであっても、テストモード信号ＴＥＳＴが
ハイレベルとなるので、ＯＲ回路５０の出力はハイレベ
ルとなる。従って、データ入力端子１、２、３、…の論
理レベルを変化させると、これに応じてＡＮＤ回路１
１、１２、１３、…の出力も変化するようになる。
【００２０】さらに、半導体装置内の測定回路として、
ＮＡＮＤゲートとインバータを含むＡＮＤ回路２１、２
２、２３、…が設けられている。例えば、第２段目のＡ
ＮＤ回路２２の一方の入力には、第２番目のデータ入力
端子２からゲート回路１２を介して入力データが供給さ
れる。また、ＡＮＤ回路２２の他方の入力には、前段の
ＡＮＤ回路２１の出力が供給される。さらに、ＡＮＤ回
路２２の出力は次段のＡＮＤ回路２３の１つの入力に供
給され、このようにして複数のＡＮＤ回路が鎖状に接続
されている。
ＮＡＮＤゲートとインバータを含むＡＮＤ回路２１、２
２、２３、…が設けられている。例えば、第２段目のＡ
ＮＤ回路２２の一方の入力には、第２番目のデータ入力
端子２からゲート回路１２を介して入力データが供給さ
れる。また、ＡＮＤ回路２２の他方の入力には、前段の
ＡＮＤ回路２１の出力が供給される。さらに、ＡＮＤ回
路２２の出力は次段のＡＮＤ回路２３の１つの入力に供
給され、このようにして複数のＡＮＤ回路が鎖状に接続
されている。
【００２１】初段のＡＮＤ回路２１の１つの入力には、
テストモード信号ＴＥＳＴが供給される。また、最終段
のＡＮＤ回路の出力は、選択回路７０の一方の入力に供
給される。選択回路７０の他方の入力には、内部回路３
０の出力が供給される。選択回路７０は、テストモード
信号ＴＥＳＴによって制御され、通常動作モードにおい
ては内部回路３０の出力を選択し、テストモードにおい
ては最終段のＡＮＤ回路の出力を選択する。選択回路７
０の出力は、出力端子８０を介して外部の検査装置によ
って読み出される。
テストモード信号ＴＥＳＴが供給される。また、最終段
のＡＮＤ回路の出力は、選択回路７０の一方の入力に供
給される。選択回路７０の他方の入力には、内部回路３
０の出力が供給される。選択回路７０は、テストモード
信号ＴＥＳＴによって制御され、通常動作モードにおい
ては内部回路３０の出力を選択し、テストモードにおい
ては最終段のＡＮＤ回路の出力を選択する。選択回路７
０の出力は、出力端子８０を介して外部の検査装置によ
って読み出される。
【００２２】ここで、通常モードにおいては、テストモ
ード信号ＴＥＳＴがローレベルであるので、入力データ
の如何にかかわらずＡＮＤ回路２１、２２、２３、…の
出力もローレベルである。一方、テストモードにおいて
は、テストモード信号ＴＥＳＴがハイレベルとなる。従
って、測定対象以外の入力系において入力データをハイ
レベルに固定し、測定対象の入力系において入力データ
の論理レベルを変化させると、その変化は、鎖状に接続
されたＡＮＤ回路２１、２２、２３、…によって伝送さ
れ、選択回路７０を介して出力端子８０から出力され
る。このようにすれば、半導体装置の入力回路に関する
各種の仕様にかかわらず、ＡＮＤ回路１１、１２、１
３、…の入力論理レベルを測定することができる。
ード信号ＴＥＳＴがローレベルであるので、入力データ
の如何にかかわらずＡＮＤ回路２１、２２、２３、…の
出力もローレベルである。一方、テストモードにおいて
は、テストモード信号ＴＥＳＴがハイレベルとなる。従
って、測定対象以外の入力系において入力データをハイ
レベルに固定し、測定対象の入力系において入力データ
の論理レベルを変化させると、その変化は、鎖状に接続
されたＡＮＤ回路２１、２２、２３、…によって伝送さ
れ、選択回路７０を介して出力端子８０から出力され
る。このようにすれば、半導体装置の入力回路に関する
各種の仕様にかかわらず、ＡＮＤ回路１１、１２、１
３、…の入力論理レベルを測定することができる。
【００２３】次に、本発明の第２の実施形態について、
図２を参照しながら説明する。第２の実施形態が第１の
実施形態と異なるのは、ゲート回路としてＡＮＤ回路の
かわりにＯＲ回路を用いた点である。
図２を参照しながら説明する。第２の実施形態が第１の
実施形態と異なるのは、ゲート回路としてＡＮＤ回路の
かわりにＯＲ回路を用いた点である。
【００２４】図２において、データ入力端子１、２、
３、…に印加される入力データは、該入力データと内部
制御信号Ｃバーとの論理和をとるためのＯＲ回路９１、
９２、９３、…をそれぞれ介して、半導体装置の内部回
路３０に供給される。各々のＯＲ回路は、ＮＯＲゲート
とインバータとを含んでいる。ＮＯＲゲートの一方の入
力には、対応するデータ入力端子から入力データが供給
され、他方の入力には、ＮＯＲゲート５１の出力が供給
される。ＮＯＲゲート５１の一方の入力には、内部回路
３０において発生する内部制御信号Ｃバーがインバータ
５２を介して供給され、他方の入力には、テストモード
信号ＴＥＳＴが供給される。インバータ５２は、内部制
御信号Ｃバーを反転して内部制御信号Ｃを作成する。Ｎ
ＯＲゲート５１は、内部制御信号Ｃとテストモード信号
ＴＥＳＴとの論理和をとり、その結果を反転して出力す
る。
３、…に印加される入力データは、該入力データと内部
制御信号Ｃバーとの論理和をとるためのＯＲ回路９１、
９２、９３、…をそれぞれ介して、半導体装置の内部回
路３０に供給される。各々のＯＲ回路は、ＮＯＲゲート
とインバータとを含んでいる。ＮＯＲゲートの一方の入
力には、対応するデータ入力端子から入力データが供給
され、他方の入力には、ＮＯＲゲート５１の出力が供給
される。ＮＯＲゲート５１の一方の入力には、内部回路
３０において発生する内部制御信号Ｃバーがインバータ
５２を介して供給され、他方の入力には、テストモード
信号ＴＥＳＴが供給される。インバータ５２は、内部制
御信号Ｃバーを反転して内部制御信号Ｃを作成する。Ｎ
ＯＲゲート５１は、内部制御信号Ｃとテストモード信号
ＴＥＳＴとの論理和をとり、その結果を反転して出力す
る。
【００２５】テストモードにおいて内部制御信号Ｃバー
が常にハイレベルであっても、テストモード信号ＴＥＳ
Ｔがハイレベルであるので、ＮＯＲゲート５１の出力が
ローレベルとなる。従って、データ入力端子１、２、
３、…の論理レベルを変化させると、これに応じてゲー
ト回路９１、９２、９３、…の出力も変化するようにな
る。
が常にハイレベルであっても、テストモード信号ＴＥＳ
Ｔがハイレベルであるので、ＮＯＲゲート５１の出力が
ローレベルとなる。従って、データ入力端子１、２、
３、…の論理レベルを変化させると、これに応じてゲー
ト回路９１、９２、９３、…の出力も変化するようにな
る。
【００２６】半導体装置内の測定回路として、ＮＡＮＤ
ゲートとインバータを含むＡＮＤ回路２１、２２、２
３、…、選択回路７０、出力端子８０が設けられている
点、及び、内部回路３０の入力における論理レベルの測
定方法に関しては、第１の実施形態と同様である。
ゲートとインバータを含むＡＮＤ回路２１、２２、２
３、…、選択回路７０、出力端子８０が設けられている
点、及び、内部回路３０の入力における論理レベルの測
定方法に関しては、第１の実施形態と同様である。
【００２７】なお、上記実施形態においては、内部制御
信号が１種類の場合について説明したが、複数の内部制
御信号が用いられている場合であっても対応が可能であ
る。その場合には、図１のＯＲ回路５０、又は、図２の
ＮＯＲゲート５１とインバータ５２を、内部制御信号の
数に対応した数だけ設ければ良い。
信号が１種類の場合について説明したが、複数の内部制
御信号が用いられている場合であっても対応が可能であ
る。その場合には、図１のＯＲ回路５０、又は、図２の
ＮＯＲゲート５１とインバータ５２を、内部制御信号の
数に対応した数だけ設ければ良い。
【００２８】
【発明の効果】以上述べた様に、本発明によれば、内部
制御信号を用いるゲート回路が入力回路の初段に用いら
れた場合でも、テストモード信号を用いてゲート回路の
動作を制御できる。従って、ＩＣテスタ等の検査装置を
用いて入力回路の入力論理レベルを測定することが可能
となる。
制御信号を用いるゲート回路が入力回路の初段に用いら
れた場合でも、テストモード信号を用いてゲート回路の
動作を制御できる。従って、ＩＣテスタ等の検査装置を
用いて入力回路の入力論理レベルを測定することが可能
となる。
【図１】本発明の第１の実施形態に係る半導体装置の構
成を示す図である。
成を示す図である。
【図２】本発明の第２の実施形態に係る半導体装置の構
成を示す図である。
成を示す図である。
【図３】入力系にバッファ回路を含む半導体装置の構成
例を示す図である。
例を示す図である。
【図４】半導体装置の入力系に挿入されるゲート回路の
一例を示す図である。
一例を示す図である。
【図５】半導体装置の入力系に挿入されるゲート回路の
他の例を示す図である。
他の例を示す図である。
１、２、３、… データ入力端子
１１、１２、１３、…、９１、９２、９３、… ゲート
回路 ２１、２２、２３、… ＡＮＤ回路 ３０ 内部回路 ５０ ＯＲ回路 ５１ ＮＯＲゲート ５２ インバータ ６０ テストモード信号入力端子 ７０ 選択回路 ８０ 出力端子
回路 ２１、２２、２３、… ＡＮＤ回路 ３０ 内部回路 ５０ ＯＲ回路 ５１ ＮＯＲゲート ５２ インバータ ６０ テストモード信号入力端子 ７０ 選択回路 ８０ 出力端子
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
H01L 27/04
H01L 21/822
Claims (4)
- 【請求項１】 外部から印加される入力データを内部で
発生する内部制御信号に従ってゲートして内部回路に供
給する半導体装置であって、 それぞれの入力データを入力するためのＮ個（Ｎは２以
上の整数）のデータ入力端子と、 テストモード信号を入力するためのテストモード信号入
力端子と、 前記内部制御信号と前記テストモード信号との論理和を
とるための論理和手段と、 前記Ｎ個のデータ入力端子に印加される入力データがそ
れぞれ供給され、前記論理和手段の出力がアクティブの
ときに、対応するデータ入力端子に印加される入力デー
タを通過させるＮ個のゲート回路と、 前記Ｎ個のゲート回路の出力が供給される内部回路と、 一方の入力に第１番目のゲート回路の出力が供給され、
他方の入力にテストモード信号が供給される第１段の論
理積手段と、 一方の入力に第２番目から第Ｎ番目のゲート回路の出力
がそれぞれ供給され、他方の入力に前段の論理積手段の
出力が供給される第２段から第Ｎ段の論理積手段と、を
具備することを特徴とする半導体装置。 - 【請求項２】 通常動作モードにおいて前記内部回路の
出力を選択し、テストモードにおいて前記第Ｎ段の論理
積手段の出力を選択する選択回路と、 前記選択回路の出力が供給される出力端子と、をさらに
具備することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記内部制御信号及び前記論理和手段の
出力がハイレベルでアクティブであることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記内部制御信号及び前記論理和手段の
出力がローレベルでアクティブであることを特徴とする
請求項１記載の半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP2001000676A JP3395773B2 (ja) | 2000-03-16 | 2001-01-05 | 半導体装置 |
| US09/809,280 US6472902B2 (en) | 2000-03-16 | 2001-03-16 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-74189 | 2000-03-16 | ||
| JP2000074189 | 2000-03-16 | ||
| JP2001000676A JP3395773B2 (ja) | 2000-03-16 | 2001-01-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001330652A JP2001330652A (ja) | 2001-11-30 |
| JP3395773B2 true JP3395773B2 (ja) | 2003-04-14 |
Family
ID=26587690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000676A Expired - Fee Related JP3395773B2 (ja) | 2000-03-16 | 2001-01-05 | 半導体装置 |
Country Status (2)
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| US (1) | US6472902B2 (ja) |
| JP (1) | JP3395773B2 (ja) |
Families Citing this family (2)
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| JP4213605B2 (ja) | 2004-02-26 | 2009-01-21 | 東芝エルエスアイシステムサポート株式会社 | 動作モード設定回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06242188A (ja) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | 半導体集積回路及びそのテスト方法 |
| JP3142435B2 (ja) * | 1994-02-15 | 2001-03-07 | 株式会社東芝 | 半導体集積回路装置 |
| US5740219A (en) * | 1996-12-03 | 1998-04-14 | Vlsi Technology, Inc. | Digital counter test circuit |
-
2001
- 2001-01-05 JP JP2001000676A patent/JP3395773B2/ja not_active Expired - Fee Related
- 2001-03-16 US US09/809,280 patent/US6472902B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US6472902B2 (en) | 2002-10-29 |
| US20010025967A1 (en) | 2001-10-04 |
| JP2001330652A (ja) | 2001-11-30 |
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