JP2003280998A - 内部バス試験装置及び内部バス試験方法 - Google Patents
内部バス試験装置及び内部バス試験方法Info
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Abstract
路の内部バス試験を効率よく実行することのできる内部
バス試験装置及び内部バス試験方法を提供する。 【解決手段】 内部バス試験の開始信号に応じて、内部
バス制御回路2を、任意のアドレス領域を示すアドレス
情報が設定可能な状態に設定する領域アドレス設定手段
21と、内部バス試験が開始されるとき、複数のモジュ
ールの内の特定のモジュールに対応する内部バス制御回
路2の領域セレクタに、領域アドレス設定手段からの状
態設定信号を転送することにより、特定モジュールと接
続するバスを介してその特定モジュールを半導体集積回
路に割り当てられた全てのアドレス領域にアクセス可能
とする制御手段20とを設ける。
Description
ーラ等の半導体集積回路に使用される内部バス試験装置
及び内部バス試験方法に関する。
集積回路は、多機能、高機能化が求められており、回路
構成が複雑化している。このため、半導体集積回路の試
験検証も複雑化しており、試験検証を行うための時間が
増大している。この対策として、試験用回路等をマイク
ロコントローラ内部に組み込んでおき、試験用回路を用
いた試験検証を行うことが一般的である。しかしなが
ら、試験用回路を追加することが、チップ面積や回路規
模の増大につながってしまうという問題がある。一方、
半導体集積回路のコスト低減のため、チップ面積や回路
規模を小さくすることが求められている。このため、複
雑な回路を必要としないで、内部バス試験を効率よく行
うことができる半導体集積回路の需要が高まっている。
試験装置の構成を示す。
して、マイクロコントローラをあげる。このマイクロコ
ントローラを構成する複数のモジュールとして、CPU
1、内部バス制御回路2、DMA(ダイレクト・メモリ
・アクセス)コントローラ3、フラッシュメモリ等の内
蔵メモリ4、外部バスインターフェース5などがある。
ールが複数のバスで接続されることでマイクロコントロ
ーラが構成されている。CPU1と内部バス制御回路2
とは、命令バス(以下、I−BUSという)6及びデー
タバス(以下、D−BUSという)7で接続されてい
る。内部バス制御回路2と内蔵メモリ4とは、内蔵メモ
リ専用バス(以下、F−BUSという)8で接続されて
いる。内部バス制御回路2と外部バスインターフェース
5とは、外部バス(以下、X−BUSという)9で接続
されている。さらに、内部バス制御回路2とDMAコン
トローラ3とは、DMAバス(以下、M−BUSとい
う)10で接続されている。これらのバスにはそれぞ
れ、アドレスバス、データバスおよび制御信号バスが含
まれる。
ポート11からの配線が入力させてあり、CPU1は、
外部からこのポート11に送出されるデータを外部バス
9経由で受取ることができる。
部バス制御回路2は各バスの制御を行っている。CPU
1、DMAコントローラ3及び外部バスインターフェー
ス5は、各バスに対してマスタモジュールとして機能す
ることができる。CPU1がマスタモジュールとして機
能するときには、内蔵メモリ4や外部バスインターフェ
ース5は、各バスに対してスレーブモジュールとして機
能する。
クセスの際、各バスのアドレスバス、データバス、制御
信号バスに対し、内部バス試験のために、アドレス領域
を任意に切り替えることが可能である。例えば、CPU
1がマスタモジュールとしてデータバス7からアクセス
する際に、「0h−>5h−>Fh−>Ah−>0h」
という試験パターンでアドレス領域を切り替えることは
可能である。この内部バス試験は、半導体集積回路に係
る故障検出率の向上のために一般的に行われる。
マイクロコントローラでは、複数のモジュールと接続す
る各バスをアドレス領域によってアクセス先をあらかじ
め決めているため、内部バス制御回路2は、通常動作と
して、スレーブモジュール側へのアクセス信号出力の
際、アドレスバスの内の数ビットは全く試験検証するこ
とが不可能であった。図10は、マイクロコントローラ
で使用されるメモリマップの一例を示す。
ンピュータは、入出力(IO)領域100に0000_
0000hから0000_FFFFhのアドレス領域
が、命令バス6に対応するI−BUS領域102に00
01_0000hから0001_FFFFhのアドレス
領域が、データバス7に対応するD−BUS領域104
に0002_0000hから0003_FFFFhのア
ドレス領域が、内蔵メモリ専用バス8に対応するF−B
US領域106に0004_0000hから000F_
FFFFhのアドレス領域が、外部バス9に対応するX
−BUS領域108に0010_0000hからFFF
F_FFFFhのアドレス領域がそれぞれ割り当てられ
ている。このように、従来のマイクロコントローラで
は、複数のモジュールと接続する各バスをアドレス領域
によってアクセス先をあらかじめ決めている。
S)8のアドレス領域は、0004_0000hから0
00F_FFFFhであるため、内部バス制御回路2が
通常動作としてスレーブモジュールである内蔵メモリ4
側へアクセス信号出力の際には、F−BUS8に含まれ
るアドレスバスの上位10ビットは意味をもっていない
ことになり、従来の半導体集積回路では検証不可能であ
った。
の半導体集積回路の多くがテストモードを設け、テスト
時には、内部バスを外部から制御することで試験する必
要があった。従って、ユーザは実際に使用するCPU命
令動作で半導体集積回路の内部バス試験を行うことが困
難であった。
であり、複雑な回路を必要としないで、半導体集積回路
の内部バス試験を効率よく行うことのできる内部バス試
験装置及び方法を提供することを目的とする。
に使用するCPU命令で半導体集積回路の内部バス試験
を行うことを可能にする内部バス試験装置及び方法を提
供することである。
め、請求項1に記載された発明は、内部バス制御回路と
複数のモジュールとを複数のバスにより接続して構成さ
れる半導体集積回路の内部バス試験装置において、内部
バス試験の開始信号に応じて、前記内部バス制御回路
を、任意のアドレス領域を示すアドレス情報が設定可能
な状態に設定する領域アドレス設定手段と、前記内部バ
ス試験が開始されるとき、前記複数のモジュールの内の
特定のモジュールに対応する前記内部バス制御回路の領
域セレクタに、前記領域アドレス設定手段からの状態設
定信号を転送することにより、前記特定モジュールと接
続するバスを介して前記特定モジュールを前記半導体集
積回路に割り当てられた全てのアドレス領域にアクセス
可能とする制御手段とを備えることを特徴とする。本発
明によれば、ユーザ使用時の通常動作でアクセスできな
い領域アドレスの設定が簡単に実行可能となる。複数の
バスのうち選択されたバスの通常できないアドレスあっ
ても検証可能となり、効率的な内部バス試験が実現可能
となる。
に記載された発明は、内部バス制御回路と複数のモジュ
ールとを複数のバスにより接続して構成される半導体集
積回路の内部バス試験装置において、内部バス試験の開
始信号に応じて、前記内部バス制御回路を、任意のアド
レス領域を示すアドレス情報が設定可能な状態に設定す
る領域アドレス設定手段と、前記内部バス試験が開始さ
れるとき、前記複数のモジュール全てに対応する前記内
部バス制御回路の各領域セレクタに、前記領域アドレス
設定手段からのアドレス情報を転送することにより、前
記複数のモジュールと接続する前記複数のバスを介して
前記複数のモジュールを前記半導体集積回路に割り当て
られた全てのアドレス領域に同時にアクセス可能とする
制御手段とを備えることを特徴とする。本発明によれ
ば、ユーザ使用時の通常動作でアクセスできない領域ア
ドレスの設定が簡単に実行可能となる。複数のバスの各
々で通常できないアドレスあっても検証可能となり、効
率的な内部バス試験が実現可能となる。
たは2記載の内部バス試験装置がさらに、前記内部バス
試験の開始信号を生成する試験開始手段を備え、該試験
開始手段が、外部端子の設定状態に応じて、前記開始信
号を前記領域アドレス設定手段に出力することを特徴と
する。
載の内部バス試験装置がさらに、前記特定のモジュール
と接続する前記バスに送出されたデータを一時的に保持
するレジスタを備え、かつ、前記制御手段は、該レジス
タに保持されたデータを前記内部バス試験の検証結果と
して出力することを特徴とする。
載の内部バス試験装置がさらに、前記複数のモジュール
と接続する前記複数のバスの各々に、送出されたデータ
を一時的に保持するレジスタを備え、かつ、前記制御手
段は、各レジスタに保持されたデータを前記内部バス試
験の検証結果として出力することを特徴とする。
に記載された発明は、内部バス制御回路と複数のモジュ
ールとを複数のバスにより接続して構成される半導体集
積回路であって、該内部バス制御回路を、任意のアドレ
ス領域を示すアドレス情報が設定可能な状態に設定する
領域アドレス設定手段を有する半導体集積回路の内部バ
ス試験方法において、前記領域アドレス設定手段に出力
される内部バス試験の開始信号がオン状態に設定された
ことを検出する工程と、前記内部バス試験が開始される
とき、前記複数のモジュールの内の特定のモジュールに
係る前記内部バス制御回路の状態を通常状態から内部バ
ス試験状態に遷移させる信号を前記領域アドレス設定手
段に設定する工程と、前記特定のモジュールに対応する
前記内部バス制御回路の領域セレクタに、前記領域アド
レス設定手段からの状態設定信号を転送することによ
り、前記特定モジュールと接続するバスを介して前記特
定モジュールを前記半導体集積回路に割り当てられた全
てのアドレス領域にアクセス可能とする工程と、前記内
部バス試験を終了する前に、前記内部バス制御回路の状
態を前記内部バス試験状態から前記通常状態に戻す信号
を前記領域アドレス設定手段に設定する工程とを含むこ
とを特徴とする。本発明によれば、ユーザ使用時の通常
動作でアクセスできない領域アドレスの設定が簡単に実
行可能となる。複数のバスのうち選択されたバスの通常
できないアドレスあっても検証可能となり、効率的な内
部バス試験が実現可能となる。
載の内部バス試験方法がさらに、前記半導体集積回路の
外部端子の設定状態に応じて、前記内部バス試験の開始
信号を前記領域アドレス設定手段に出力する工程を含む
ことを特徴とする。
載の内部バス試験方法がさらに、前記特定のモジュール
と接続する前記バスに送出されたデータを一時的に保持
するレジスタに保持されたデータを前記内部バス試験の
検証結果として出力する工程を含むことを特徴とする。
の図面を参照しながら具体的に説明する。
積回路の内部バス試験装置の構成を示す。また、図3
は、図2に示した内部バス試験装置の動作を説明するた
めの図である。
様に、半導体集積回路の一例として、マイクロコントロ
ーラをあげる。図2および図3において、図1の半導体
集積回路と同一の構成要素には同一の参照符号を付す。
ラを構成する複数のモジュールとして、CPU1、内部
バス制御回路2、DMAコントローラ3、フラッシュメ
モリ等の内蔵メモリ4、および外部バスインターフェー
ス5がある。これら複数のモジュールが複数のバスで接
続されることでマイクロコントローラが構成されてい
る。CPU1と内部バス制御回路2とは、命令バス(I
−BUS)6及びデータバス(D−BUS)7で接続さ
れている。内部バス制御回路2と内蔵メモリ4とは、内
蔵メモリ専用バス(F−BUS)8で接続されている。
内部バス制御回路2と外部バスインターフェース5と
は、外部バス(X−BUS)9で接続されている。さら
に、内部バス制御回路2とDMAコントローラ3とは、
DMAバス(M−BUS)10で接続されている。これ
らのバスにはそれぞれ、アドレスバス、データバスおよ
び制御信号バスが含まれる。
ポート11からの配線が入力させてあり、CPU1は、
外部からこのポート11に送出されるデータを外部バス
9経由で受取ることができる。
部バス制御回路2は各バスの制御を行っている。CPU
1、DMAコントローラ3及び外部バスインターフェー
ス5は、各バスに対してマスタモジュールとして機能す
ることができる。CPU1がマスタモジュールとして機
能するときには、内蔵メモリ4や外部バスインターフェ
ース5は、各バスに対してスレーブモジュールとして機
能する。
クセスの際、各バスのアドレスバス、データバス、制御
信号バスに対し、内部バス試験のために、アドレス領域
を任意に切り替えることが可能である。例えば、CPU
1がマスタモジュールとしてデータバス7からアクセス
する際に、「0h−>5h−>Fh−>Ah−>0h」
という試験パターンでアドレス領域を切り替えることは
可能である。
来のマイクロコントローラの場合は、複数のモジュール
と接続する各バスをアドレス領域によってアクセス先を
あらかじめ決めている(図10参照)ため、内部バス制
御回路2は、通常動作として、スレーブモジュール側へ
のアクセス信号出力の際、アドレスバスの内の数ビット
は全く試験検証することが不可能であった。
内部バス試験装置では、図2に示したように、内部バス
制御回路2内に、領域アドレス設定レジスタ(ARC
R)21を設け、この領域アドレス設定レジスタ21を
用いて、内部バス試験を開始する際には、内部バス制御
回路2を、任意のアドレス領域を示すアドレス情報が設
定可能な状態に設定するよう構成している。
部バスインターフェース5内に、MODRレジスタ51
を設け、このMODRレジスタ51の所定のビット位置
に予め内部バス試験開始用のイネーブルビットを設定し
ておく。外部端子CPUTEST12がオン状態(=
1)に設定されたとき、MODRレジスタ51の上記イ
ネーブルビットからARCRレジスタ21に出力される
内部バス試験の開始信号BUSTESTがオン状態(=
1)となる。この開始信号BUSTESTが1のとき、
内部バス制御回路2のARCRレジスタ21は、イネー
ブル状態となり、内部バス制御回路2は、各バスのアド
レス領域を任意に設定することが可能になる。以下の説
明では、この内部バス制御回路2の状態を、通常動作モ
ードと区別するため、内部バス試験モードという。
図3に示したように、一例として、内蔵メモリ専用バス
(F−BUS)8にキューレジスタ12を設け、内部バ
ス試験時においてF−BUS8に送出させたデータをこ
のキューレジスタ12に、一時的に保持させ、その保持
させたデータを内部バス試験の検証結果として出力する
よう構成しておく。内部バス試験時には、図3の点線矢
印に示したように、CPU1が、D−BUS7及びF−
BUS8を介して、内蔵メモリ4の任意のアドレス領域
を指定して送出させたデータ(例えば、内蔵メモリ4に
書込むべきデータ)と、そのときにキューレジスタ12
に保持させたデータとを比較検証することによって、通
常動作モードでは検証できなかったアドレスバスの内の
数ビットの試験検証でも簡単に実現することができる。
置においては、上記ARCRレジスタ21を用いること
により、スレーブモジュールのアドレス領域を任意に設
定することを可能としている。
の構成を示す。
制御回路2は基本的に、コントロールモジュール20
と、M−BUS制御部30と、F−BUS制御部40
と、X−BUS制御部50と、I−BUS制御部60
と、D−BUS制御部70とからなる。図2の複数のモ
ジュールに対応させて、各バス制御部30、50、6
0、70には、領域セレクタ36、56、66、76を
それぞれ接続させている。コントロールモジュール20
は、前記ARCRレジスタ21に接続するステートマシ
ン22と、前記領域セレクタ36、56、66、76に
接続するバスセレクタ24とを含む。
て、M−BUS制御部30は、入力回路32と、領域判
定部34とを含む。F−BUS制御部40は、出力回路
42を含む。X−BUS制御部50は、入出力回路52
と、領域判定部54とを含む。I−BUS制御部60
は、入出力回路62と、領域判定部64とを含む。D−
BUS制御部70は、入出力回路72と、領域判定部7
4とを含む。
領域セレクタ76の一例を示す。図5に示したように、
D−BUS制御部70に接続させた領域セレクタ76
は、バッファ77と領域セレクタ78とからなる。D_
REQは、CPU1からD−BUS7を介してD−BU
S制御部70に入力されるデータ信号である。データ入
力信号D_REQの一部(D_REQ[1:0])が領
域セレクタ78に供給され、データ入力信号D_REQ
の残りの部分(D_REQ[3:2])がバッファ77
に供給される。D_REQEは、領域セレクタ76から
コントロールモジュール20へ出力されるデータ出力信
号である。データ出力信号D_REQEは、バッファ7
7からの出力信号と、領域セレクタ78からの出力信号
とから構成される。さらに、ARCRレジスタ21から
の出力信号が領域セレクタ78に供給され、内部バス試
験モード時には、このARCRレジスタ21からの出力
信号により、任意のアドレス領域が指定される。
D−BUS制御部70の一例を示す。
0は、ANDゲート71と、スリーステートバッファ7
3Bと、フリップフロップ73Aと、領域判定部74
と、ステートマシン75とからなる。ANDゲート71
とスリーステートバッファ73Bは、D−BUS制御部
70からD−BUS7を介してCPU1へ供給されるデ
ータ出力信号を送出する。フリップフロップ73A、領
域判定部74及びステートマシン75は、CPU1から
D−BUS7を介してD−BUS制御部70に入力され
るデータ信号D_REQを領域セレクタ76に送出する
と共に、D−BUS7に含まれるアドレス信号DA_
I、データ信号DD_I及び制御信号DRW_Iを送出
する。
バスセレクタ24の一例を示す。
モジュール20には、バスセレクタ24のD−BUS制
御部70(図6)との接続部分と、ステートマシン(D
EC_STATE)22との接続部分のみを示す。ステ
ートマシン22は、論理回路とバッファとを含み、この
論理回路は、領域セレクタ76から供給されるデータ出
力信号D_REQEを受取って、アクセス先を指定する
信号D_REQESを出力する。バスセレクタ24は、
ステートマシン22から供給されるアクセス先を指定す
る信号D_REQESに基づいて、スイッチング動作を
行い、このアクセス先に対応するバス(この場合は、F
−BUS8)に、D−BUS7に含まれるアドレス信号
DA_I、データ信号DD_I及び制御信号DRW_I
を送出する。
2は、通常動作モードにおいては、図1の従来のマイク
ロコントローラと同様に、上記した入出力回路、領域判
定部および領域セレクタの機能を用いて、各バスモジュ
ールと接続する複数のバスをアドレス領域によってアク
セス先を固定して(図10参照)アクセスする。
おいては、内部バス試験を開始する際に、コントロール
モジュール20が、ARCRレジスタ21に所定の値を
設定する(書込む)ことによって、内部バス制御回路2
を通常動作モードから遷移して、各バスモジュールが常
に該当バスのアドレス領域に固定となる内部バス試験モ
ードに設定される。
の内部バス試験装置の制御信号の状態を説明するための
タイミング図である。説明の便宜上、図8は、図4のD
−BUS7からF−BUS制御部40の出力回路42を
介して任意のアドレス領域を指定する内部バス試験を行
う場合を示している。図8において、「システムクロッ
ク」はCPU1から内部バス制御回路2に供給されるク
ロック信号、「DA」はCPU1から送出されたD−B
US7内に含まれるアドレス信号、「DRW」はCPU
1から送出されたD−BUS7内に含まれる制御信号、
「DD」はCPU1から送出されたD−BUS7内に含
まれるデータ信号、「DEC_STATE」はステート
マシン22の状態を示す信号、「ARCR」はARCR
レジスタ21が保持している信号の内容、「D_RE
Q」はCPU1からD−BUS7を介してD−BUS制
御部70に入力されるデータ信号、「D_REQE」は
領域セレクタ76がコントロールモジュール20へ送出
するデータ信号、「DA_I」はコントロールモジュー
ル20が出力回路42へ送出するアドレス信号、「DR
W_I」はコントロールモジュール20が出力回路42
へ送出する制御信号、「DD_I」はコントロールモジ
ュール20が出力回路42へ送出するデータ信号、「F
A_O」は出力回路42がF−BUS8に送出するアド
レス信号、「FRW_O」は出力回路42がF−BUS
8に送出する制御信号、「FD_O」は出力回路42が
F−BUS8に送出するデータ信号をそれぞれ示す。
ール20は、例えば、ARCRレジスタ21に「10
0」を設定することによって、アクセス領域としてF−
BUS領域106(図10)が常にアクセスされるよう
に、領域セレクタ66および76を設定する。コントロ
ールモジュール20は、ARCRレジスタ21に上記の
所定値を設定した後、内部バスの状態によって各バスが
アクセスしていない状態を確認後、ステートマシン22
の状態をF−slave状態に遷移する。その後、内部
バス試験が実行され、CPU1はマスタモジュールとし
てデータバス(D−BUS)7から内蔵メモリ4にアク
セスする際に、例えば、所定の試験アドレスパターン
「00000000h−>55555555h−>FF
FFFFFFh−>AAAAAAAAh−>00000
000h」でアドレス領域を切り替える。このデータバ
ス7からの出力は、内部バス制御回路2を経由して内蔵
メモリ専用バス(F−BUS)8に接続するキューレジ
スタ12に一時的に保持されると共に、F−BUS8を
介して内蔵メモリ4に供給される。
トロールモジュール20は、ARCRレジスタ21に所
定の値を設定(書込む)ことによって、内部バス制御回
路2を内部バス試験モードから通常動作モードに戻す。
例えば、ARCRレジスタ21に「000」を設定する
ことによって、通常動作モードに戻す。その後、CPU
1は、キューレジスタ12を読み出して、内蔵メモリ4
へのアクセス結果の確認をすることが可能となる。
部バス試験方法を説明するためのフロー図である。この
実施例による内部バス試験は、外部端子CPUTEST
がオン状態に設定されており、外部バスインターフェー
ス5のMODRレジスタ51からARCRレジスタ21
に送出される内部バス試験の開始信号BUSTESTが
オン状態に設定されていることが検出されたとき、開始
される。
ると、CPU1は、コントロールモジュール20を制御
することにより、ARCRレジスタ21に「100」を
設定する(S1)。これによって、ステートマシン22
の状態(DEC_STATE)は通常動作モードから遷
移して、F−slave状態に設定される。また、アク
セス領域としてF−BUS領域が常にアクセスされるよ
うに、領域セレクタ76が設定される。
は、I−BUS6及びD−BUS7を介して、データ信
号として「00000000h」を送出して内蔵メモリ
4のアドレス「00000000h」に書込む(S
2)。次に、CPU1は、I−BUS6及びD−BUS
7を介して、データ信号として「55555555h」
を送出して内蔵メモリ4のアドレス「55555555
h」に書込む(S3)。次に、CPU1は、I−BUS
6及びD−BUS7を介して、データ信号として「00
000000h」を送出して内蔵メモリ4のアドレス
「00000000h」に書込む(S4)。次に、CP
U1は、I−BUS6及びD−BUS7を介して、デー
タ信号として「55555555h」を送出して内蔵メ
モリ4のアドレス「55555555h」に書込む(S
5)。次に、CPU1は、I−BUS6及びD−BUS
7を介して、データ信号として「00000000h」
を送出して内蔵メモリ4のアドレス「00000000
h」に書込む(S6)。上記の内部バス試験を終了する
前に、CPU1は、コントロールモジュール20を制御
することにより、ARCRレジスタ21に「000」を
設定する(S7)。これによって、ステートマシン22
の状態(DEC_STATE)はF−slave状態か
ら通常動作モードに戻される。そして、最後に、CPU
1はキューレジスタ12を読み出して、内蔵メモリ4へ
のアクセス結果を確認する(S8)。
ユーザ使用時の通常動作でアクセスできない領域アドレ
スの設定が簡単に実行可能となる。複数のバスのうち選
択されたバスの通常できないアドレスあっても検証可能
となり、効率的な内部バス試験が実現可能となる。
ュールとを複数のバスにより接続して構成される半導体
集積回路の内部バス試験装置において、内部バス試験の
開始信号に応じて、前記内部バス制御回路を、任意のア
ドレス領域を示すアドレス情報が設定可能な状態に設定
する領域アドレス設定手段と、前記内部バス試験が開始
されるとき、前記複数のモジュールの内の特定のモジュ
ールに対応する前記内部バス制御回路の領域セレクタ
に、前記領域アドレス設定手段からの状態設定信号を転
送することにより、前記特定モジュールと接続するバス
を介して前記特定モジュールを前記半導体集積回路に割
り当てられた全てのアドレス領域にアクセス可能とする
制御手段と、を備えることを特徴とする内部バス試験装
置。
ュールとを複数のバスにより接続して構成される半導体
集積回路の内部バス試験装置において、内部バス試験の
開始信号に応じて、前記内部バス制御回路を、任意のア
ドレス領域を示すアドレス情報が設定可能な状態に設定
する領域アドレス設定手段と、前記内部バス試験が開始
されるとき、前記複数のモジュール全てに対応する前記
内部バス制御回路の各領域セレクタに、前記領域アドレ
ス設定手段からのアドレス情報を転送することにより、
前記複数のモジュールと接続する前記複数のバスを介し
て前記複数のモジュールを前記半導体集積回路に割り当
てられた全てのアドレス領域に同時にアクセス可能とす
る制御手段と、を備えることを特徴とする内部バス試験
装置。
に、前記内部バス試験の開始信号を生成する試験開始手
段を備え、該試験開始手段が、外部端子の設定状態に応
じて、前記開始信号を前記領域アドレス設定手段に出力
することを特徴とする付記1または2記載の内部バス試
験装置。
に、前記特定のモジュールと接続する前記バスに送出さ
れたデータを一時的に保持するレジスタを備え、かつ、
前記制御手段は、該レジスタに保持されたデータを前記
内部バス試験の検証結果として出力することを特徴とす
る付記1記載の内部バス試験装置。
に、前記複数のモジュールと接続する前記複数のバスの
各々に、送出されたデータを一時的に保持するレジスタ
を備え、かつ、前記制御手段は、各レジスタに保持され
たデータを前記内部バス試験の検証結果として出力する
ことを特徴とする付記2記載の内部バス試験装置。
ュールとを複数のバスにより接続して構成される半導体
集積回路であって、該内部バス制御回路を、任意のアド
レス領域を示すアドレス情報が設定可能な状態に設定す
る領域アドレス設定手段を有する半導体集積回路の内部
バス試験方法において、前記領域アドレス設定手段に出
力される内部バス試験の開始信号がオン状態に設定され
たことを検出する工程と、前記内部バス試験が開始され
るとき、前記複数のモジュールの内の特定のモジュール
に係る前記内部バス制御回路の状態を通常状態から内部
バス試験状態に遷移させる信号を前記領域アドレス設定
手段に設定する工程と、前記特定のモジュールに対応す
る前記内部バス制御回路の領域セレクタに、前記領域ア
ドレス設定手段からの状態設定信号を転送することによ
り、前記特定モジュールと接続するバスを介して前記特
定モジュールを前記半導体集積回路に割り当てられた全
てのアドレス領域にアクセス可能とする工程と、前記内
部バス試験を終了する前に、前記内部バス制御回路の状
態を前記内部バス試験状態から前記通常状態に戻す信号
を前記領域アドレス設定手段に設定する工程と、を含む
ことを特徴とする内部バス試験方法。
に、前記半導体集積回路の外部端子の設定状態に応じ
て、前記内部バス試験の開始信号を前記領域アドレス設
定手段に出力する工程を含むことを特徴とする付記6記
載の内部バス試験方法。
に、前記特定のモジュールと接続する前記バスに送出さ
れたデータを一時的に保持するレジスタに保持されたデ
ータを前記内部バス試験の検証結果として出力する工程
を含むことを特徴とする付記6記載の内部バス試験方
法。 (付記9)内部バス制御回路と複数のモジュールとを複
数のバスにより接続して構成される半導体集積回路であ
って、該内部バス制御回路を、任意のアドレス領域を示
すアドレス情報が設定可能な状態に設定する領域アドレ
ス設定手段を有する半導体集積回路の内部バス試験方法
において、前記領域アドレス設定手段に出力される内部
バス試験の開始信号がオン状態に設定されたことを検出
する工程と、前記内部バス試験が開始されるとき、前記
複数のモジュール全てに係る前記内部バス制御回路の状
態を通常状態から内部バス試験状態に遷移させる信号を
前記領域アドレス設定手段に設定する工程と、前記複数
のモジュールに対応する前記内部バス制御回路の各領域
セレクタに、前記領域アドレス設定手段からの状態設定
信号を転送することにより、前記複数のモジュールと接
続する前記複数のバスを介して前記複数のモジュールを
前記半導体集積回路に割り当てられた全てのアドレス領
域にアクセス可能とする工程と、前記内部バス試験を終
了する前に、前記内部バス制御回路の状態を前記内部バ
ス試験状態から前記通常状態に戻す信号を前記領域アド
レス設定手段に設定する工程と、を含むことを特徴とす
る内部バス試験方法。
に、前記半導体集積回路の外部端子の設定状態に応じ
て、前記内部バス試験の開始信号を前記領域アドレス設
定手段に出力する工程を含むことを特徴とする付記9記
載の内部バス試験方法。
に、前記複数のモジュールと接続する前記複数のバスの
各々に送出されたデータを一時的に保持するレジスタに
保持されたデータを前記内部バス試験の検証結果として
出力する工程を含むことを特徴とする付記9記載の内部
バス試験方法。
レクタに接続するバスセレクタと、前記領域アドレス設
定手段に接続するステートマシンとを有することを特徴
とする付記1又は2記載の内部バス試験装置。
装置及び方法によれば、ユーザ使用時の通常動作ではア
クセスできないアドレス領域の指定が簡単に実現でき、
すべての内部バスのうち選択されたバスの通常アクセス
できないアドレスも検証可能となり、効果的な内部バス
試験が実現可能である。従って、ユーザは実際に使用す
るCPU命令動作で内部バス試験を行うことができ、複
雑な回路を設けることなく、容易に半導体集積回路の故
障検出率を向上することができる。
成を示すブロック図である。
成を示すブロック図である。
るための図である。
ロック図である。
の一例を示す図である。
一例を示す図である。
の一例を示す図である。
御信号の状態を説明するためのタイミング図である。
明するためのフロー図である。
ップの一例を示す図である。
9)
Claims (8)
- 【請求項1】 内部バス制御回路と複数のモジュールと
を複数のバスにより接続して構成される半導体集積回路
の内部バス試験装置において、 内部バス試験の開始信号に応じて、前記内部バス制御回
路を、任意のアドレス領域を示すアドレス情報が設定可
能な状態に設定する領域アドレス設定手段と、前記内部
バス試験が開始されるとき、前記複数のモジュールの内
の特定のモジュールに対応する前記内部バス制御回路の
領域セレクタに、前記領域アドレス設定手段からの状態
設定信号を転送することにより、前記特定モジュールと
接続するバスを介して前記特定モジュールを前記半導体
集積回路に割り当てられた全てのアドレス領域にアクセ
ス可能とする制御手段と、 を備えることを特徴とする内部バス試験装置。 - 【請求項2】 内部バス制御回路と複数のモジュールと
を複数のバスにより接続して構成される半導体集積回路
の内部バス試験装置において、 内部バス試験の開始信号に応じて、前記内部バス制御回
路を、任意のアドレス領域を示すアドレス情報が設定可
能な状態に設定する領域アドレス設定手段と、 前記内部バス試験が開始されるとき、前記複数のモジュ
ール全てに対応する前記内部バス制御回路の各領域セレ
クタに、前記領域アドレス設定手段からのアドレス情報
を転送することにより、前記複数のモジュールと接続す
る前記複数のバスを介して前記複数のモジュールを前記
半導体集積回路に割り当てられた全てのアドレス領域に
同時にアクセス可能とする制御手段と、 を備えることを特徴とする内部バス試験装置。 - 【請求項3】 前記内部バス試験装置はさらに、前記内
部バス試験の開始信号を生成する試験開始手段を備え、
該試験開始手段が、外部端子の設定状態に応じて、前記
開始信号を前記領域アドレス設定手段に出力することを
特徴とする請求項1または2記載の内部バス試験装置。 - 【請求項4】 前記内部バス試験装置はさらに、前記特
定のモジュールと接続する前記バスに送出されたデータ
を一時的に保持するレジスタを備え、かつ、前記制御手
段は、該レジスタに保持されたデータを前記内部バス試
験の検証結果として出力することを特徴とする請求項1
記載の内部バス試験装置。 - 【請求項5】 前記内部バス試験装置はさらに、前記複
数のモジュールと接続する前記複数のバスの各々に、送
出されたデータを一時的に保持するレジスタを備え、か
つ、前記制御手段は、各レジスタに保持されたデータを
前記内部バス試験の検証結果として出力することを特徴
とする請求項2記載の内部バス試験装置。 - 【請求項6】 内部バス制御回路と複数のモジュールと
を複数のバスにより接続して構成される半導体集積回路
であって、該内部バス制御回路を、任意のアドレス領域
を示すアドレス情報が設定可能な状態に設定する領域ア
ドレス設定手段を有する半導体集積回路の内部バス試験
方法において、 前記領域アドレス設定手段に出力される内部バス試験の
開始信号がオン状態に設定されたことを検出する工程
と、 前記内部バス試験が開始されるとき、前記複数のモジュ
ールの内の特定のモジュールに係る前記内部バス制御回
路の状態を通常状態から内部バス試験状態に遷移させる
信号を前記領域アドレス設定手段に設定する工程と、 前記特定のモジュールに対応する前記内部バス制御回路
の領域セレクタに、前記領域アドレス設定手段からの状
態設定信号を転送することにより、前記特定モジュール
と接続するバスを介して前記特定モジュールを前記半導
体集積回路に割り当てられた全てのアドレス領域にアク
セス可能とする工程と、 前記内部バス試験を終了する前に、前記内部バス制御回
路の状態を前記内部バス試験状態から前記通常状態に戻
す信号を前記領域アドレス設定手段に設定する工程と、 を含むことを特徴とする内部バス試験方法。 - 【請求項7】 前記内部バス試験方法はさらに、前記半
導体集積回路の外部端子の設定状態に応じて、前記内部
バス試験の開始信号を前記領域アドレス設定手段に出力
する工程を含むことを特徴とする請求項6記載の内部バ
ス試験方法。 - 【請求項8】 前記内部バス試験方法はさらに、前記特
定のモジュールと接続する前記バスに送出されたデータ
を一時的に保持するレジスタに保持されたデータを前記
内部バス試験の検証結果として出力する工程を含むこと
を特徴とする請求項6記載の内部バス試験方法。
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2003
- 2003-03-12 US US10/385,527 patent/US7028237B2/en active Active
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