JP2672408B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2672408B2 JP2672408B2 JP3054941A JP5494191A JP2672408B2 JP 2672408 B2 JP2672408 B2 JP 2672408B2 JP 3054941 A JP3054941 A JP 3054941A JP 5494191 A JP5494191 A JP 5494191A JP 2672408 B2 JP2672408 B2 JP 2672408B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ、
周辺回路などそれぞれ独立した機能を持つ複数の回路ブ
ロックを１つの半導体チップ上に形成した半導体集積回
路に関する。
周辺回路などそれぞれ独立した機能を持つ複数の回路ブ
ロックを１つの半導体チップ上に形成した半導体集積回
路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の製造技術向上に
伴い、マイクロプロセッサ、周辺回路などそれぞれ独立
した論理機能を持つ回路ブロックを１つの半導体チップ
上に形成した特定用途向け集積回路（以下、ＡＳＩＣと
呼ぶ）などの複合集積回路が開発されている。
伴い、マイクロプロセッサ、周辺回路などそれぞれ独立
した論理機能を持つ回路ブロックを１つの半導体チップ
上に形成した特定用途向け集積回路（以下、ＡＳＩＣと
呼ぶ）などの複合集積回路が開発されている。
【０００３】上述したＡＳＩＣの設計には、たとえばメ
ガセル方式と呼ばれる手法が用いられる。ここでいうメ
ガセルとは、基本の回路ブロックつまり基本セルを多数
組み合わせて所定の機能を持つ１個の回路ブロックに構
成したものである。このメガセル方式では、上記メガセ
ルを１個または複数個用いて所望の機能を持つＬＳＩ
（Large Scale Integrated circuit；大規模集積回路）
が設計される。
ガセル方式と呼ばれる手法が用いられる。ここでいうメ
ガセルとは、基本の回路ブロックつまり基本セルを多数
組み合わせて所定の機能を持つ１個の回路ブロックに構
成したものである。このメガセル方式では、上記メガセ
ルを１個または複数個用いて所望の機能を持つＬＳＩ
（Large Scale Integrated circuit；大規模集積回路）
が設計される。
【０００４】図４は、上記メガセル方式で設計されたＬ
ＳＩの半導体チップ１上での構成を概略的に示すブロッ
ク図であり、ここでは３個のメガセル２ａ，２ｂ，２ｃ
でＬＳＩが構成されている。
ＳＩの半導体チップ１上での構成を概略的に示すブロッ
ク図であり、ここでは３個のメガセル２ａ，２ｂ，２ｃ
でＬＳＩが構成されている。
【０００５】このようなメガセル方式で設計されたＬＳ
Ｉの場合、各メガセルの機能自体が複雑であるばかりで
なく、個々のメガセル間も互いに信号線で接続されてい
るために、そのテストをチップ全体で一度に行おうとす
ると、テストが非常に困難になってくる。
Ｉの場合、各メガセルの機能自体が複雑であるばかりで
なく、個々のメガセル間も互いに信号線で接続されてい
るために、そのテストをチップ全体で一度に行おうとす
ると、テストが非常に困難になってくる。
【０００６】そこで、従来、このようなＬＳＩのテスト
では、個々のメガセル別にテストを行う手法が採用され
ている。そのテスト方法の１つとして、メガセルを制御
する命令を持つプログラムを用いて、テスト対象の１個
のメガセルだけを動作状態にし、他の全てのメガセルを
非動作状態にして、テストを行う方法が知られている。
では、個々のメガセル別にテストを行う手法が採用され
ている。そのテスト方法の１つとして、メガセルを制御
する命令を持つプログラムを用いて、テスト対象の１個
のメガセルだけを動作状態にし、他の全てのメガセルを
非動作状態にして、テストを行う方法が知られている。
【０００７】図５は、そのテスト方法の説明に用いるＬ
ＳＩの概略的な構成を示すブロック図であり、図６は、
そのテスト方法の手順を示すタイミングチャートであ
る。図５では、マイクロプロセッサのＣＰＵ部分のみを
メガセルにしたＣＰＵコア３と、直接メモリアクセス機
能を持つメガセルであるＤＭＡセル４とでＬＳＩが構成
されている。
ＳＩの概略的な構成を示すブロック図であり、図６は、
そのテスト方法の手順を示すタイミングチャートであ
る。図５では、マイクロプロセッサのＣＰＵ部分のみを
メガセルにしたＣＰＵコア３と、直接メモリアクセス機
能を持つメガセルであるＤＭＡセル４とでＬＳＩが構成
されている。
【０００８】次に、図５および図６を参照して、上記テ
スト方法の概要を説明する。ここでは、先にＣＰＵコア
３のテストを行い、次にＤＭＡセル４のテストを行うも
のとする。
スト方法の概要を説明する。ここでは、先にＣＰＵコア
３のテストを行い、次にＤＭＡセル４のテストを行うも
のとする。
【０００９】まず、テスト期間（t0〜t1）において、
ＤＭＡセル４を非動作状態にする。この手順は次の通り
である。テスト用アドレスバスＡ０〜Ａ１５から各メガ
セル３，４に命令を与えるテストプログラム中に、最初
の命令として、ＣＰＵコア３からデータバスＤ０〜Ｄ７
を通じてＤＭＡセル４に対して、ＤＭＡセル４を非動作
状態にするデータを送らせる命令を用意する。この命令
をＣＰＵコア３が実行することによって、ＤＭＡセル４
は非動作状態となる。
ＤＭＡセル４を非動作状態にする。この手順は次の通り
である。テスト用アドレスバスＡ０〜Ａ１５から各メガ
セル３，４に命令を与えるテストプログラム中に、最初
の命令として、ＣＰＵコア３からデータバスＤ０〜Ｄ７
を通じてＤＭＡセル４に対して、ＤＭＡセル４を非動作
状態にするデータを送らせる命令を用意する。この命令
をＣＰＵコア３が実行することによって、ＤＭＡセル４
は非動作状態となる。
【００１０】次のテスト期間（t1〜t2）において、Ｃ
ＰＵコア３のテストを実施する。
ＰＵコア３のテストを実施する。
【００１１】テストが終了すると、次のテスト期間
（t2〜t3）において、ＣＰＵコア３を非動作状態にし、
かつＤＭＡセル４を動作状態にする。この手順は次の通
りである。テスト用アドレスバスＡ０〜Ａ１５からの命
令で、ＣＰＵコア３をＢＵＳＲＱイネーブル状態に設定
する。ついで、ＣＰＵコア３からデータバスＤ０〜Ｄ７
を通じてＤＭＡセル４に対して、ＤＭＡセル４からバス
リクエスト通信線ＢＵＳＲＱを通じてＢＵＳＲＱ要求を
出力させるデータを送らせる。これによって、ＤＭＡセ
ル４からのＢＵＳＲＱをＣＰＵコア３が受け付け、ＣＰ
Ｕコア３は非動作状態となる。
（t2〜t3）において、ＣＰＵコア３を非動作状態にし、
かつＤＭＡセル４を動作状態にする。この手順は次の通
りである。テスト用アドレスバスＡ０〜Ａ１５からの命
令で、ＣＰＵコア３をＢＵＳＲＱイネーブル状態に設定
する。ついで、ＣＰＵコア３からデータバスＤ０〜Ｄ７
を通じてＤＭＡセル４に対して、ＤＭＡセル４からバス
リクエスト通信線ＢＵＳＲＱを通じてＢＵＳＲＱ要求を
出力させるデータを送らせる。これによって、ＤＭＡセ
ル４からのＢＵＳＲＱをＣＰＵコア３が受け付け、ＣＰ
Ｕコア３は非動作状態となる。
【００１２】次のテスト期間（t3〜t4）において、Ｄ
ＭＡセル４のテストを実施する。このようにして、各メ
ガセル３，４を個別にテストできる。
ＭＡセル４のテストを実施する。このようにして、各メ
ガセル３，４を個別にテストできる。
【００１３】上記テスト方法では、テスト対象外のメガ
セルを非動作状態に設定する処理のために、テスト対象
メガセルおよびテスト対象外のメガセルのレジスタやフ
リップフロップの状態が変化してしまう。これを避ける
のに、以下に示す別のテスト方法も従来から行われてい
る。
セルを非動作状態に設定する処理のために、テスト対象
メガセルおよびテスト対象外のメガセルのレジスタやフ
リップフロップの状態が変化してしまう。これを避ける
のに、以下に示す別のテスト方法も従来から行われてい
る。
【００１４】図７は、その別のテスト方法が採用される
ＬＳＩの構成を概略的に示すブロック図である。各メガ
セル５ａ，５ｂには、それぞれテスト用信号線６ａi ，
６ａo ，６ｂi ，６ｂo が接続されていて、これらのテ
スト用信号線はそれぞれ接続回路７ａi，７ａo ，７ｂ
i，７ｂo を介してテスト共通信号線８ｉ，８ｏに接続
され、そのテスト共通信号線８ｉ，８ｏはそれぞれ対応
するテスト用入力端子９ｉ，９ｏに接続されている。
ＬＳＩの構成を概略的に示すブロック図である。各メガ
セル５ａ，５ｂには、それぞれテスト用信号線６ａi ，
６ａo ，６ｂi ，６ｂo が接続されていて、これらのテ
スト用信号線はそれぞれ接続回路７ａi，７ａo ，７ｂ
i，７ｂo を介してテスト共通信号線８ｉ，８ｏに接続
され、そのテスト共通信号線８ｉ，８ｏはそれぞれ対応
するテスト用入力端子９ｉ，９ｏに接続されている。
【００１５】また、上記テスト用信号線のうちメガセル
５ａのテスト用信号線６ａi ，６ａo に対応する接続回
路７ａi ，７ａo にはテスト設定信号線１０ａを介して
テスト設定用端子１１ａが接続され、上記テスト用信号
線のうちメガセル５ｂのテスト用信号線６ｂi ，６ｂo
に対応する接続回路７ｂi ，７ｂo にはテスト設定信号
線１０ｂを介してテスト設定用端子１１ｂが接続されて
いる。
５ａのテスト用信号線６ａi ，６ａo に対応する接続回
路７ａi ，７ａo にはテスト設定信号線１０ａを介して
テスト設定用端子１１ａが接続され、上記テスト用信号
線のうちメガセル５ｂのテスト用信号線６ｂi ，６ｂo
に対応する接続回路７ｂi ，７ｂo にはテスト設定信号
線１０ｂを介してテスト設定用端子１１ｂが接続されて
いる。
【００１６】図７を参照して、この場合のテスト方法を
以下に説明する。ここでは、メガセル５ａをテスト対象
とし、メガセル５ｂをテスト対象から除外する場合を示
す。各接続回路７ａi ，７ａo ，７ｂi ，７ｂo は、対
応するテスト設定用端子１１ａ，１１ｂから入力される
テスト設定信号ＴＡ，ＴＢがハイレベルのとき対応する
テスト用信号線を対応するテスト共通信号線に接続し、
テスト設定信号ＴＡ，ＴＢがローレベルのときテスト共
通信号線から切離す。
以下に説明する。ここでは、メガセル５ａをテスト対象
とし、メガセル５ｂをテスト対象から除外する場合を示
す。各接続回路７ａi ，７ａo ，７ｂi ，７ｂo は、対
応するテスト設定用端子１１ａ，１１ｂから入力される
テスト設定信号ＴＡ，ＴＢがハイレベルのとき対応する
テスト用信号線を対応するテスト共通信号線に接続し、
テスト設定信号ＴＡ，ＴＢがローレベルのときテスト共
通信号線から切離す。
【００１７】いま、テスト設定信号ＴＡをハイレベルに
すると、メガセル５ａに対応する接続回路７ａi ，７ａ
o はテスト用信号線６ａi ，６ａo を、それぞれ対応す
るテスト共通信号線８ｉ，８ｏに接続する。
すると、メガセル５ａに対応する接続回路７ａi ，７ａ
o はテスト用信号線６ａi ，６ａo を、それぞれ対応す
るテスト共通信号線８ｉ，８ｏに接続する。
【００１８】このとき、テスト用入力端子９ｉから入力
されるテストデータは、テスト共通通信線８ｉ、接続回
路７ａi 、テスト用信号線６ａi を介してメガセル５ａ
に入力され、またメガセル５ａから出力される信号は、
テスト用信号線６ａo 、接続回路７ａo 、テスト共通信
号線８ｏを介してテスト用出力端子９ｏに導出される。
したがって、テストデータに応じたメガセル５ａの動作
を半導体チップ外部で評価できる。
されるテストデータは、テスト共通通信線８ｉ、接続回
路７ａi 、テスト用信号線６ａi を介してメガセル５ａ
に入力され、またメガセル５ａから出力される信号は、
テスト用信号線６ａo 、接続回路７ａo 、テスト共通信
号線８ｏを介してテスト用出力端子９ｏに導出される。
したがって、テストデータに応じたメガセル５ａの動作
を半導体チップ外部で評価できる。
【００１９】他のメガセル５ｂについても、同様の手順
によって単独にテストを行うことができる。
によって単独にテストを行うことができる。
【００２０】
【発明が解決しようとする課題】図７に示した従来の半
導体集積回路においては、各メガセルの内部状態を変え
ることなく、個別にメガセルのテストを行うことはでき
るものの、メガセル５ａ，５ｂの数に応じたテスト設定
端子１１ａ，１１ｂが必要になるので、メガセルが増大
するにつれてパッケージのピン数が増加するという問題
点を有する。
導体集積回路においては、各メガセルの内部状態を変え
ることなく、個別にメガセルのテストを行うことはでき
るものの、メガセル５ａ，５ｂの数に応じたテスト設定
端子１１ａ，１１ｂが必要になるので、メガセルが増大
するにつれてパッケージのピン数が増加するという問題
点を有する。
【００２１】したがって、本発明の目的は、内部状態を
変えることなく、かつパッケージのピン数を増加させる
ことなく、回路ブロック別にテストすることのできる半
導体集積回路を提供することである。
変えることなく、かつパッケージのピン数を増加させる
ことなく、回路ブロック別にテストすることのできる半
導体集積回路を提供することである。
【００２２】
【課題を解決するための手段】本発明は、それぞれ独立
した機能を持つ複数の回路ブロックを１つの半導体チッ
プ上に形成した半導体集積回路において、前記各回路ブ
ロックと半導体チップ外部との間でテスト信号の入出力
を行う各回路ブロックに共通のテスト用信号線と、実動
作時に前記各回路ブロックの信号の入出力に使用される
通常信号線に対応付けて設けられ、通常信号線および前
記テスト用信号線を選択的に回路ブロックに接続する接
続切換え回路と、前記各回路ブロックに対応付けて設け
られ、前記テスト用信号線を介して半導体チップ外部か
ら入力される回路ブロック指定用テスト信号を受けて、
そのテスト信号が対応する回路ブロックを指定している
とき、当該回路ブロックに対応する前記接続切換え回路
を、回路ブロックに通常信号線を接続させる状態からテ
スト用信号線を接続させる状態に切換え制御し、かつ前
記回路ブロック指定用テスト信号が対応する回路ブロッ
クを指定していないとき、当該回路ブロックに対応する
前記接続切換え回路を、通常信号線およびテスト用信号
線のいずれもが回路ブロックから切離された状態に切換
え制御するテスト検出回路とを含むことを特徴とする半
導体集積回路である。
した機能を持つ複数の回路ブロックを１つの半導体チッ
プ上に形成した半導体集積回路において、前記各回路ブ
ロックと半導体チップ外部との間でテスト信号の入出力
を行う各回路ブロックに共通のテスト用信号線と、実動
作時に前記各回路ブロックの信号の入出力に使用される
通常信号線に対応付けて設けられ、通常信号線および前
記テスト用信号線を選択的に回路ブロックに接続する接
続切換え回路と、前記各回路ブロックに対応付けて設け
られ、前記テスト用信号線を介して半導体チップ外部か
ら入力される回路ブロック指定用テスト信号を受けて、
そのテスト信号が対応する回路ブロックを指定している
とき、当該回路ブロックに対応する前記接続切換え回路
を、回路ブロックに通常信号線を接続させる状態からテ
スト用信号線を接続させる状態に切換え制御し、かつ前
記回路ブロック指定用テスト信号が対応する回路ブロッ
クを指定していないとき、当該回路ブロックに対応する
前記接続切換え回路を、通常信号線およびテスト用信号
線のいずれもが回路ブロックから切離された状態に切換
え制御するテスト検出回路とを含むことを特徴とする半
導体集積回路である。
【００２３】
【作用】本発明に従えば、テスト用信号線を通じて半導
体チップ外部から１つの回路ブロックを指定するテスト
信号が入力されると、指定対象の回路ブロックに対応す
るテスト検出回路はその回路ブロックに対応する接続切
換え回路を、通常信号線を回路ブロックに接続させる状
態からテスト用信号線を回路ブロックに接続させる状態
に切換えさせると共に、指定対象外の他の回路ブロック
に対応するテスト検出回路はそれらの回路ブロックに対
応する接続切換え回路を、通常信号線およびテスト用信
号線のいずれも回路ブロックから切離した状態に切換え
させる。その結果、指定された回路ブロックだけにテス
ト用信号線が接続された状態となり、そのテスト用信号
線を通じて指定された回路ブロックの単独テストを行う
ことができる。
体チップ外部から１つの回路ブロックを指定するテスト
信号が入力されると、指定対象の回路ブロックに対応す
るテスト検出回路はその回路ブロックに対応する接続切
換え回路を、通常信号線を回路ブロックに接続させる状
態からテスト用信号線を回路ブロックに接続させる状態
に切換えさせると共に、指定対象外の他の回路ブロック
に対応するテスト検出回路はそれらの回路ブロックに対
応する接続切換え回路を、通常信号線およびテスト用信
号線のいずれも回路ブロックから切離した状態に切換え
させる。その結果、指定された回路ブロックだけにテス
ト用信号線が接続された状態となり、そのテスト用信号
線を通じて指定された回路ブロックの単独テストを行う
ことができる。
【００２４】
【実施例】図１は、本発明の一実施例である半導体集積
回路の要部の概略的な構成を示すブロック図である。こ
の半導体集積回路は、複数のメガセルを１つの半導体チ
ップ１２上に形成して構成したＬＳＩであって、図１で
はそのうちの１つのメガセル１３だけが示されている。
回路の要部の概略的な構成を示すブロック図である。こ
の半導体集積回路は、複数のメガセルを１つの半導体チ
ップ１２上に形成して構成したＬＳＩであって、図１で
はそのうちの１つのメガセル１３だけが示されている。
【００２５】メガセルテスト用回路３０は、任意の１つ
のメガセル１３だけをテスト可能な接続状態に設定する
ための回路であり、各メガセル１３に１対１に対応付け
て設けられている。
のメガセル１３だけをテスト可能な接続状態に設定する
ための回路であり、各メガセル１３に１対１に対応付け
て設けられている。
【００２６】上記メガセルテスト用回路３０は、メガセ
ル１３の各入出力部Ｉ／Ｏ−１，Ｉ／Ｏ−２，…，Ｉ／
Ｏ−Ｎを、実動作時に使用される通常ライン１４および
テスト用データバスライン１５D0，１５D1，…，１５D7
（以下、テスト用データバスライン一般を表すときには
符号１５で示す）のいずれかに択一的に接続する接続切
換え回路１６−１，１６−２，…１６−Ｎ（以下、接続
切換え回路一般を表すときには符号１６で示す）と、上
記テスト用データバス１５を通じて半導体チップ１２外
部から与えられるメガセル指定用テスト信号に基づき、
接続切換え回路１６の切換え状態を制御するテスト検出
回路１７とで構成されている。
ル１３の各入出力部Ｉ／Ｏ−１，Ｉ／Ｏ−２，…，Ｉ／
Ｏ−Ｎを、実動作時に使用される通常ライン１４および
テスト用データバスライン１５D0，１５D1，…，１５D7
（以下、テスト用データバスライン一般を表すときには
符号１５で示す）のいずれかに択一的に接続する接続切
換え回路１６−１，１６−２，…１６−Ｎ（以下、接続
切換え回路一般を表すときには符号１６で示す）と、上
記テスト用データバス１５を通じて半導体チップ１２外
部から与えられるメガセル指定用テスト信号に基づき、
接続切換え回路１６の切換え状態を制御するテスト検出
回路１７とで構成されている。
【００２７】上記テスト検出回路１７には、テストモー
ド信号線１８が接続されている。このテストモード信号
線１８および上記テスト用データバス１５は、それぞれ
半導体チップ１２外部の端子１９，２０に接続されてい
る。
ド信号線１８が接続されている。このテストモード信号
線１８および上記テスト用データバス１５は、それぞれ
半導体チップ１２外部の端子１９，２０に接続されてい
る。
【００２８】図２は、上記接続切換え回路１６およびテ
スト検出回路１７の具体的な構成を示す回路図である。
テスト検出回路１７は、メガセル番号一致判断回路２１
と、ＮＯＲゲート２２と、ＡＮＤゲート２３とで構成さ
れている。
スト検出回路１７の具体的な構成を示す回路図である。
テスト検出回路１７は、メガセル番号一致判断回路２１
と、ＮＯＲゲート２２と、ＡＮＤゲート２３とで構成さ
れている。
【００２９】メガセル番号一致判断回路２１は、上記テ
スト用データバスライン１５を通じて半導体チップ１２
外部から与えられるメガセル指定用テスト信号に含まれ
るメガセル番号が、対応するメガセル１３に予め割付け
られているメガセル番号と一致するか否かを判断するた
めの回路である。
スト用データバスライン１５を通じて半導体チップ１２
外部から与えられるメガセル指定用テスト信号に含まれ
るメガセル番号が、対応するメガセル１３に予め割付け
られているメガセル番号と一致するか否かを判断するた
めの回路である。
【００３０】このメガセル番号一致判断回路２１の出力
と、上記テストモード信号線１８を通じて半導体チップ
１２外部からテスト検出回路１７に入力されてくるモー
ド指定信号とがＮＯＲゲート２２の２入力として与えら
れ、その出力は第１の接続切換え信号Ｓ１として接続切
換え回路１６に送られる。
と、上記テストモード信号線１８を通じて半導体チップ
１２外部からテスト検出回路１７に入力されてくるモー
ド指定信号とがＮＯＲゲート２２の２入力として与えら
れ、その出力は第１の接続切換え信号Ｓ１として接続切
換え回路１６に送られる。
【００３１】また、ＡＮＤゲート２３にも、メガセル番
号一致判断回路２１の出力とモード指定信号とが２入力
として与えられ、そのＡＮＤゲート２３の出力は第２の
接続切換え信号Ｓ２として接続切換え回路１６に送られ
る。
号一致判断回路２１の出力とモード指定信号とが２入力
として与えられ、そのＡＮＤゲート２３の出力は第２の
接続切換え信号Ｓ２として接続切換え回路１６に送られ
る。
【００３２】各接続切換え回路１６は、２つの入力用３
ステートゲート２４ａ，２４ｂと、２つの出力用３ステ
ートゲート２５ａ，２５ｂとで構成されている。１つの
入力用３ステートゲート２４ａはメガセル１３の１つの
入力部と通常ライン１４の１本との間に介挿され、他の
１つの入力用３ステートゲート２４ｂはメガセル１３の
同じ入力部とテスト用データバスライン１９の１本との
間に介挿されている。
ステートゲート２４ａ，２４ｂと、２つの出力用３ステ
ートゲート２５ａ，２５ｂとで構成されている。１つの
入力用３ステートゲート２４ａはメガセル１３の１つの
入力部と通常ライン１４の１本との間に介挿され、他の
１つの入力用３ステートゲート２４ｂはメガセル１３の
同じ入力部とテスト用データバスライン１９の１本との
間に介挿されている。
【００３３】また、１つの出力用３ステートゲート２５
ａはメガセル１３の１つの出力部と通常ライン１４の１
本との間に介挿され、他の１つの出力用３ステートゲー
ト２５ｂはメガセル１３の同じ出力部とテスト用データ
バスライン１９の１本との間に介挿されている。
ａはメガセル１３の１つの出力部と通常ライン１４の１
本との間に介挿され、他の１つの出力用３ステートゲー
ト２５ｂはメガセル１３の同じ出力部とテスト用データ
バスライン１９の１本との間に介挿されている。
【００３４】テスト検出回路１７におけるＮＯＲゲート
２２からの接続切換え信号Ｓ１は、上記入力用３ステー
トゲート２４ａおよび出力用３ステートゲート２５ａの
制御信号として与えられる。また、テスト検出回路１７
におけるＡＮＤゲート２３からの接続切換え信号Ｓ２
は、上記入力用３ステートゲート２４ｂおよび出力用３
ステートゲート２５ｂの制御信号として与えられる。
２２からの接続切換え信号Ｓ１は、上記入力用３ステー
トゲート２４ａおよび出力用３ステートゲート２５ａの
制御信号として与えられる。また、テスト検出回路１７
におけるＡＮＤゲート２３からの接続切換え信号Ｓ２
は、上記入力用３ステートゲート２４ｂおよび出力用３
ステートゲート２５ｂの制御信号として与えられる。
【００３５】図３は、上記メガセル番号一致判断回路２
１の具体的な構成を示す回路図である。ここでは、テス
ト用データバス１５の本数に対応させた個数のＥＸ−Ｎ
ＯＲゲート２６0〜２６7（以下、ＥＸ−ＮＯＲゲート一
般を表すときには符号２６で示す）と、ＡＮＤゲート２
７と、フリップフロップ２８とで構成されている。
１の具体的な構成を示す回路図である。ここでは、テス
ト用データバス１５の本数に対応させた個数のＥＸ−Ｎ
ＯＲゲート２６0〜２６7（以下、ＥＸ−ＮＯＲゲート一
般を表すときには符号２６で示す）と、ＡＮＤゲート２
７と、フリップフロップ２８とで構成されている。
【００３６】各ＥＸ−ＮＯＲゲート２６は、テスト用デ
ータバスライン１５の１本からのテスト信号と、ハイレ
ベル（２値のうちの「１」に相当。以下、同じ）または
ローレベル（２値のうちの「０」に相当。以下、同じ）
に予め設定されるメガセル番号参照用の信号とをそれぞ
れ２入力として与えられる。各ＥＸ−ＮＯＲゲート２６
に対応する上記メガセル番号参照用信号は、対応する回
路ブロック１３に割付けられたメガセル番号を示す２値
データとなるように設定される。すなわち、メガセル番
号一致判断回路２１には、対応する回路ブロック１３に
割付けられたメガセル番号が、ＥＸ−ＮＯＲゲート２６
の各１入力として予め設定されている。
ータバスライン１５の１本からのテスト信号と、ハイレ
ベル（２値のうちの「１」に相当。以下、同じ）または
ローレベル（２値のうちの「０」に相当。以下、同じ）
に予め設定されるメガセル番号参照用の信号とをそれぞ
れ２入力として与えられる。各ＥＸ−ＮＯＲゲート２６
に対応する上記メガセル番号参照用信号は、対応する回
路ブロック１３に割付けられたメガセル番号を示す２値
データとなるように設定される。すなわち、メガセル番
号一致判断回路２１には、対応する回路ブロック１３に
割付けられたメガセル番号が、ＥＸ−ＮＯＲゲート２６
の各１入力として予め設定されている。
【００３７】各ＥＸ−ＮＯＲゲート２６の出力は、次段
のＡＮＤゲート２７の入力として与えられ、ＡＮＤゲー
ト２７の出力は次段のフリップフロップ２８のデータ入
力として与えられる。また、テストモード信号線１８を
介して入力されるテスト信号は、フリップフロップ２８
のクロック信号およびリセット信号として与えられ、フ
リップフロップ２８のデータ出力がメガセル一致判断回
路２１の出力とされる。
のＡＮＤゲート２７の入力として与えられ、ＡＮＤゲー
ト２７の出力は次段のフリップフロップ２８のデータ入
力として与えられる。また、テストモード信号線１８を
介して入力されるテスト信号は、フリップフロップ２８
のクロック信号およびリセット信号として与えられ、フ
リップフロップ２８のデータ出力がメガセル一致判断回
路２１の出力とされる。
【００３８】次に、上記ＬＳＩの各メガセル１３を単独
テストする場合の動作について説明する。テスト時に
は、まず半導体チップ１２外部の端子２０からテストモ
ードを指定するハイレベルのテスト信号が入力されると
共に、端子１９からはテスト対象の回路ブロック１３を
指定するメガセル指定用テスト信号つまり１つのメガセ
ル番号を表す２値データが入力される。
テストする場合の動作について説明する。テスト時に
は、まず半導体チップ１２外部の端子２０からテストモ
ードを指定するハイレベルのテスト信号が入力されると
共に、端子１９からはテスト対象の回路ブロック１３を
指定するメガセル指定用テスト信号つまり１つのメガセ
ル番号を表す２値データが入力される。
【００３９】これらのテスト信号は、テスト用データバ
スライン１５およびテストモード信号線１８を通じて各
回路ブロック１３に対応付けられているメガセルテスト
用回路１４のテスト検出回路１７にそれぞれ与えられ
る。
スライン１５およびテストモード信号線１８を通じて各
回路ブロック１３に対応付けられているメガセルテスト
用回路１４のテスト検出回路１７にそれぞれ与えられ
る。
【００４０】すなわち、テスト検出回路１７のメガセル
番号一致判断回路２１では、上記メガセル指定用テスト
信号が各ＥＸ−ＮＯＲゲート２６の１入力として与えら
れる。そのメガセル指定用テスト信号つまりメガセル番
号が、ＥＸ−ＮＯＲゲート２６の他の１入力として設定
されているメガセル番号と一致する場合には、そのメガ
セル番号一致判断回路２１における全ＥＸ−ＮＯＲゲー
ト２６の出力はハイレベルとなり、これらの出力を入力
とするＡＮＤゲート２７の出力はローレベルからハイレ
ベルに反転する。この出力は、フリップフロップ２８に
与えられる。
番号一致判断回路２１では、上記メガセル指定用テスト
信号が各ＥＸ−ＮＯＲゲート２６の１入力として与えら
れる。そのメガセル指定用テスト信号つまりメガセル番
号が、ＥＸ−ＮＯＲゲート２６の他の１入力として設定
されているメガセル番号と一致する場合には、そのメガ
セル番号一致判断回路２１における全ＥＸ−ＮＯＲゲー
ト２６の出力はハイレベルとなり、これらの出力を入力
とするＡＮＤゲート２７の出力はローレベルからハイレ
ベルに反転する。この出力は、フリップフロップ２８に
与えられる。
【００４１】また、テストモードを指定するテストモー
ド信号線１８へのテスト信号はフリップフロップ２８に
クロック信号として入力され、そのテスト信号の立ち上
がりによって、ＡＮＤゲート２７からのハイレベルの出
力がフリップフロップ２８にラッチされ、フリップフロ
ップ２８からはメガセル番号一致判断回路２１の出力と
してハイレベルの出力が取り出される。
ド信号線１８へのテスト信号はフリップフロップ２８に
クロック信号として入力され、そのテスト信号の立ち上
がりによって、ＡＮＤゲート２７からのハイレベルの出
力がフリップフロップ２８にラッチされ、フリップフロ
ップ２８からはメガセル番号一致判断回路２１の出力と
してハイレベルの出力が取り出される。
【００４２】このとき、テスト検出回路１７におけるＮ
ＯＲゲート２２およびＡＮＤゲート２３の２入力は共に
ハイレベルとなるので、ＮＯＲゲート２２の出力つまり
接続切換え信号Ｓ１はローレベル、ＡＮＤゲート２３の
出力つまり接続切換え信号Ｓ２はローレベルとなる。
ＯＲゲート２２およびＡＮＤゲート２３の２入力は共に
ハイレベルとなるので、ＮＯＲゲート２２の出力つまり
接続切換え信号Ｓ１はローレベル、ＡＮＤゲート２３の
出力つまり接続切換え信号Ｓ２はローレベルとなる。
【００４３】したがって、メガセル番号が一致した回路
ブロック１３に対応付けられる接続切換え回路１６で
は、入力用３ステートゲート２４ａおよび出力用３ステ
ートゲート２５ａに対して、これらをオフにするローレ
ベルの接続切換え信号Ｓ１が与えられ、また入力用３ス
テートゲート２４ｂおよび出力用３ステートゲート２５
ｂに対して、これらをオンにするハイレベルの接続切換
え信号Ｓ２が与えられる。
ブロック１３に対応付けられる接続切換え回路１６で
は、入力用３ステートゲート２４ａおよび出力用３ステ
ートゲート２５ａに対して、これらをオフにするローレ
ベルの接続切換え信号Ｓ１が与えられ、また入力用３ス
テートゲート２４ｂおよび出力用３ステートゲート２５
ｂに対して、これらをオンにするハイレベルの接続切換
え信号Ｓ２が与えられる。
【００４４】その結果、その回路ブロック１３では、入
出力部Ｉ／Ｏ−１，Ｉ／Ｏ−２，…，Ｉ／Ｏ−Ｎが対応
する通常ライン１４から切離され、テスト用データバス
ライン１５D0，１５D1，…，１５D7に接続される。
出力部Ｉ／Ｏ−１，Ｉ／Ｏ−２，…，Ｉ／Ｏ−Ｎが対応
する通常ライン１４から切離され、テスト用データバス
ライン１５D0，１５D1，…，１５D7に接続される。
【００４５】一方、メガセル番号が一致しない場合に
は、メガセル番号一致判断回路２１におけるＡＮＤゲー
ト２７の出力がローレベルとなるので、メガセル番号一
致判断回路２１の出力もローレベルとなる。また、テス
トモード信号線１８に導入されるテスト信号がテストモ
ードを指定するハイレベルであるから、テスト検出回路
１７におけるＮＯＲゲート２２の出力である接続切換え
信号Ｓ１がローレベル、ＡＮＤゲート２３の出力である
接続切換え信号Ｓ２もローレベルとなる。
は、メガセル番号一致判断回路２１におけるＡＮＤゲー
ト２７の出力がローレベルとなるので、メガセル番号一
致判断回路２１の出力もローレベルとなる。また、テス
トモード信号線１８に導入されるテスト信号がテストモ
ードを指定するハイレベルであるから、テスト検出回路
１７におけるＮＯＲゲート２２の出力である接続切換え
信号Ｓ１がローレベル、ＡＮＤゲート２３の出力である
接続切換え信号Ｓ２もローレベルとなる。
【００４６】すなわち、メガセル番号が一致しない残り
の全回路ブロック１３では、その入出力部Ｉ／Ｏ−１，
Ｉ／Ｏ−２，…，Ｉ／Ｏ−Ｎは対応する通常ライン１４
からも、テスト用データバスライン１５D0，１５D1，
…，１５D7からも切離された状態に保たれる。
の全回路ブロック１３では、その入出力部Ｉ／Ｏ−１，
Ｉ／Ｏ−２，…，Ｉ／Ｏ−Ｎは対応する通常ライン１４
からも、テスト用データバスライン１５D0，１５D1，
…，１５D7からも切離された状態に保たれる。
【００４７】メガセル一致判断回路２１の出力はテスト
モード信号線１８から導入するテスト信号をローレベル
に復帰させない限り、フリップフロップ２８でラッチさ
れ続けるので、上記状態はメガセル指定用テスト信号の
入力を止めても維持される。
モード信号線１８から導入するテスト信号をローレベル
に復帰させない限り、フリップフロップ２８でラッチさ
れ続けるので、上記状態はメガセル指定用テスト信号の
入力を止めても維持される。
【００４８】この状態のもとで、半導体チップ１２外部
の端子１９のいずれかからテストデータを入力し、他の
端子１９からテスト応答データを取出すことによって、
回路ブロック１３の単独テストが行われる。
の端子１９のいずれかからテストデータを入力し、他の
端子１９からテスト応答データを取出すことによって、
回路ブロック１３の単独テストが行われる。
【００４９】すなわち、入力されたテストデータは、テ
スト用データバスライン１５および接続切換え回路１６
を介して、メガセル番号の一致によって指定された１つ
の回路ブロック１３にのみ入力され、それに応答する回
路ブロック１３からの出力データが接続切換え回路１６
およびテスト用データバスライン１５を介して半導体チ
ップ１２外部に取り出される。
スト用データバスライン１５および接続切換え回路１６
を介して、メガセル番号の一致によって指定された１つ
の回路ブロック１３にのみ入力され、それに応答する回
路ブロック１３からの出力データが接続切換え回路１６
およびテスト用データバスライン１５を介して半導体チ
ップ１２外部に取り出される。
【００５０】上記状態のもとで、テストモード信号線１
８へのテスト信号の導入を停止すると、つまりテスト信
号をハイレベルからローレベルに切換えると、その信号
がメガセル番号一致判断回路２１におけるフリップフロ
ップ２８にリセット信号として入力され、メガセル番号
一致判断回路２１の出力は元のローレベルに復帰する。
８へのテスト信号の導入を停止すると、つまりテスト信
号をハイレベルからローレベルに切換えると、その信号
がメガセル番号一致判断回路２１におけるフリップフロ
ップ２８にリセット信号として入力され、メガセル番号
一致判断回路２１の出力は元のローレベルに復帰する。
【００５１】したがって、すべての回路ブロック１３に
対応付けられるテスト検出回路１７では、ＮＯＲゲート
２２の出力である接続切換え信号Ｓ１がハイレベル、ま
たＡＮＤゲート２３の出力である接続切換え信号Ｓ２が
ローレベルとなる。
対応付けられるテスト検出回路１７では、ＮＯＲゲート
２２の出力である接続切換え信号Ｓ１がハイレベル、ま
たＡＮＤゲート２３の出力である接続切換え信号Ｓ２が
ローレベルとなる。
【００５２】その結果、すべての回路ブロック１３で
は、入出力部Ｉ／Ｏ−１，Ｉ／Ｏ−２，…，Ｉ／Ｏ−Ｎ
がテスト用データバスライン１５D0，１５D1，…，１５
D7から切離され、対応する通常ライン１４に接続された
通常の接続状態に復帰する。
は、入出力部Ｉ／Ｏ−１，Ｉ／Ｏ−２，…，Ｉ／Ｏ−Ｎ
がテスト用データバスライン１５D0，１５D1，…，１５
D7から切離され、対応する通常ライン１４に接続された
通常の接続状態に復帰する。
【００５３】上記動作におけるメガセル番号一致判断回
路２１の判断出力とテストモード設定用テスト信号と組
み合わせと、接続切換え信号Ｓ１，Ｓ２との対応関係を
表１に示す。
路２１の判断出力とテストモード設定用テスト信号と組
み合わせと、接続切換え信号Ｓ１，Ｓ２との対応関係を
表１に示す。
【００５４】
【表１】
【００５５】
【発明の効果】以上のように本発明の半導体集積回路に
よれば、テスト用信号線を通じて半導体チップ外部から
１つの回路ブロックを指定するテスト信号を入力し、指
定対象の回路ブロックに対応する接続切換え回路を、同
じ回路ブロックに対応するテスト検出回路によって、回
路ブロックに通常信号線を接続させる状態からテスト用
信号線を接続させる状態に切換えるとともに、指定対象
外の他の回路ブロックに対応するテスト検出回路によっ
て、それらの回路ブロックに対応する接続切換え回路
を、通常信号線およびテスト用信号線のいずれも回路ブ
ロックから切離した状態に切換えるようにしているの
で、回路ブロック数の増加に応じて半導体チップ外部の
ピン数を増加させることなく、指定された回路ブロック
だけにテスト用信号線を接続した状態のもとで、回路ブ
ロックの単独テストを行うことができる。
よれば、テスト用信号線を通じて半導体チップ外部から
１つの回路ブロックを指定するテスト信号を入力し、指
定対象の回路ブロックに対応する接続切換え回路を、同
じ回路ブロックに対応するテスト検出回路によって、回
路ブロックに通常信号線を接続させる状態からテスト用
信号線を接続させる状態に切換えるとともに、指定対象
外の他の回路ブロックに対応するテスト検出回路によっ
て、それらの回路ブロックに対応する接続切換え回路
を、通常信号線およびテスト用信号線のいずれも回路ブ
ロックから切離した状態に切換えるようにしているの
で、回路ブロック数の増加に応じて半導体チップ外部の
ピン数を増加させることなく、指定された回路ブロック
だけにテスト用信号線を接続した状態のもとで、回路ブ
ロックの単独テストを行うことができる。
【図１】本発明の一実施例である半導体集積回路の概略
的な構成を示すブロック図である。
的な構成を示すブロック図である。
【図２】実施例におけるテスト検出回路および接続切換
え回路の具体的な構成を示す回路図である。
え回路の具体的な構成を示す回路図である。
【図３】実施例におけるメガセル番号一致判断回路の具
体的な構成を示す回路図である。
体的な構成を示す回路図である。
【図４】メガセル方式によるＡＳＩＣの一例を示すブロ
ック図である。
ック図である。
【図５】従来のテスト方法が適用される半導体集積回路
の一例を示すブロック図である。
の一例を示すブロック図である。
【図６】テスト方法の手順を示すタイミングチャートで
ある。
ある。
【図７】従来の別のテスト方法が適用される半導体集積
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
１２ 半導体チップ １３ 回路ブロック １４ 通常ライン １５ テスト用データバスライン １６ 接続切換え回路 １７ テスト検出回路 １８ テストモード信号線
Claims (1)
- 【請求項１】 それぞれ独立した機能を持つ複数の回路
ブロックを１つの半導体チップ上に形成した半導体集積
回路において、前記各回路ブロックと半導体チップ外部
との間でテスト信号の入出力を行う各回路ブロックに共
通のテスト用信号線と、実動作時に前記各回路ブロック
の信号の入出力に使用される通常信号線に対応付けて設
けられ、通常信号線および前記テスト用信号線を選択的
に回路ブロックに接続する接続切換え回路と、前記各回
路ブロックに対応付けて設けられ、前記テスト用信号線
を介して半導体チップ外部から入力される回路ブロック
指定用テスト信号を受けて、そのテスト信号が対応する
回路ブロックを指定しているとき、当該回路ブロックに
対応する前記接続切換え回路を、回路ブロックに通常信
号線を接続させる状態からテスト用信号線を接続させる
状態に切換え制御し、かつ前記回路ブロック指定用テス
ト信号が対応する回路ブロックを指定していないとき、
当該回路ブロックに対応する前記接続切換え回路を、通
常信号線およびテスト用信号線のいずれもが回路ブロッ
クから切離された状態に切換え制御するテスト検出回路
とを含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054941A JP2672408B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054941A JP2672408B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290973A JPH04290973A (ja) | 1992-10-15 |
| JP2672408B2 true JP2672408B2 (ja) | 1997-11-05 |
Family
ID=12984669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054941A Expired - Fee Related JP2672408B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672408B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904737B2 (ja) * | 1998-08-18 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
-
1991
- 1991-03-19 JP JP3054941A patent/JP2672408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04290973A (ja) | 1992-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070711 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |